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KR20220100383A - 배선 구조물의 형성 방법 - Google Patents

배선 구조물의 형성 방법 Download PDF

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KR20220100383A
KR20220100383A KR1020210002754A KR20210002754A KR20220100383A KR 20220100383 A KR20220100383 A KR 20220100383A KR 1020210002754 A KR1020210002754 A KR 1020210002754A KR 20210002754 A KR20210002754 A KR 20210002754A KR 20220100383 A KR20220100383 A KR 20220100383A
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layer
forming
interlayer insulating
spacer
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KR1020210002754A
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정덕영
박수현
이장호
김익수
유우경
이승재
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삼성전자주식회사
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Abstract

배선 구조물의 형성 방법은, 기판 상에 도전 패턴을 수용하는 제1 층간 절연막을 형성하고, 상기 도전 패턴 및 제1 층간 절연막 상에 제1 내지 제3 식각 저지막들 및 제2 층간 절연막을 순차적으로 형성하고, 상기 제2 층간 절연막 및 상기 제3 식각 저지막에 대해 식각 공정을 수행함으로써, 상기 제2 식각 저지막을 노출시키는 트렌치를 형성하되, 상기 제3 식각 저지막의 측벽에는 상기 트렌치와 연통하는 리세스가 형성되고, 상기 트렌치의 저면 및 측벽에 상기 리세스를 채우는 스페이서 막을 형성하고, 상기 스페이서 막 및 상기 제2 식각 저지막을 부분적으로 식각하여 상기 리세스를 채우는 스페이서를 상기 트렌치의 측벽에 형성하고 상기 제1 식각 저지막을 노출시키고, 상기 노출된 제1 식각 저지막에 대해 세정 공정을 수행하여 상기 도전 패턴을 노출시키고, 그리고 상기 상기 노출된 도전 패턴에 접촉하는 배선을 형성하는 것을 포함할 수 있다.

Description

배선 구조물의 형성 방법{METHOD OF FORMING A WIRING STRUCTURE}
본 발명은 배선 구조물의 형성 방법에 관한 것이다.
최근 반도체 장치의 고집적화로 인해 배선들 사이의 거리가 감소되고 있으며, 이에 따라 상기 배선들 사이에 전기적 쇼트가 발생할 수 있다.
본 발명의 과제는 개선된 특성을 갖는 배선 구조물의 형성 방법을 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 배선 구조물의 형성 방법은, 기판 상에 도전 패턴을 수용하는 제1 층간 절연막을 형성하고, 상기 도전 패턴 및 제1 층간 절연막 상에 제1 내지 제3 식각 저지막들 및 제2 층간 절연막을 순차적으로 형성하고, 상기 제2 층간 절연막 및 상기 제3 식각 저지막에 대해 식각 공정을 수행함으로써, 상기 제2 식각 저지막을 노출시키는 트렌치를 형성하되, 상기 제3 식각 저지막의 측벽에는 상기 트렌치와 연통하는 리세스가 형성되고, 상기 트렌치의 저면 및 측벽에 상기 리세스를 채우는 스페이서 막을 형성하고, 상기 스페이서 막 및 상기 제2 식각 저지막을 부분적으로 식각하여 상기 리세스를 채우는 스페이서를 상기 트렌치의 측벽에 형성하고 상기 제1 식각 저지막을 노출시키고, 상기 노출된 제1 식각 저지막에 대해 세정 공정을 수행하여 상기 도전 패턴을 노출시키고, 그리고 상기 상기 노출된 도전 패턴에 접촉하는 배선을 형성하는 것을 포함할 수 있다.
예시적인 실시예들에 따른 배선 구조물의 형성 방법에서, 식각 저지막의 제거를 최소화할 수 있으며, 이에 따라 배선 구조물의 신뢰도가 개선될 수 있다.
도 1 내지 8은 예시적인 실시예들에 따른 배선 구조물의 형성 방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
[실시예]
도 1 내지 도 8은 예시적인 실시예들에 따른 배선 구조물 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 도전 패턴(145)을 수용하는 제1 층간 절연막(110)을 형성할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
제1 층간 절연막(105)은 예를 들어, 실리콘 산탄화물(SiOC)과 같은 산탄화물, 또는 저유전 물질을 포함할 수 있다.
도전 패턴(145)은 제1 층간 절연막(110)을 관통하여 기판(100)의 상면을 노출시키는 제1 개구를 형성하고, 이를 채우는 도전막을 상기 노출된 기판(100) 상면 및 제1 층간 절연막(110) 상면에 형성한 후, 제1 층간 절연막(110) 상면이 노출될 때까지 상기 도전막을 평탄화함으로써 형성할 수 있다. 이와는 달리, 도전 패턴(145)은 기판(100) 상에 상기 도전막을 형성하고 이를 패터닝함으로써 형성될 수도 있으며, 이 경우 제1 층간 절연막(110)은 기판(100) 상에 도전 패턴(145)을 커버하도록 형성된 후, 도전 패턴(145)의 상면이 노출될 때까지 평탄화함으로써 형성될 수 있다.
일 실시예에 있어서, 도전 패턴(145)은 제1 금속 패턴(135) 및 이의 저면 및 측벽을 커버하는 제1 배리어 패턴(125)을 포함할 수 있다. 즉, 도전 패턴(145)은 상기 제1 개구에 의해 노출된 기판(100) 상면, 상기 제1 개구의 측벽, 및 제1 층간 절연막(110) 상면에 제1 배리어 막을 형성하고, 상기 제1 개구를 채우는 제1 금속막을 상기 제1 배리어 막 상에 형성한 후, 제1 층간 절연막(110) 상면이 노출될 때까지 상기 제1 금속막 및 상기 제1 배리어 막을 평탄화함으로써 형성할 수 있다.
제1 금속 패턴(135)은 예를 들어, 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함할 수 있으며, 제1 배리어 패턴(125)은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는, 예를 들어 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있다.
도면 상에서는 기판(100) 상에 2개의 도전 패턴들(145)이 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지는 않으며, 1개 혹은 3개 이상의 복수의 도전 패턴들(145)이 형성될 수도 있다.
한편 도시하지는 않았으나, 제1 층간 절연막(110) 및 도전 패턴(145)과 기판(100) 사이에는 각종 소자들, 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그, 비아 등이 더 형성될 수도 있다.
도 2를 참조하면, 도전 패턴(145) 및 제1 층간 절연막(110) 상에 제1 내지 제3 식각 저지막들(150, 160, 170) 및 제2 층간 절연막(180)을 순차적으로 형성한 후, 제2 층간 절연막(180)의 상면을 부분적으로 노출시키는 식각 마스크(190)를 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 식각 저지막(170)은 제1 식각 저지막(150)의 두께보다 더 큰 두께를 가질 수 있다.
제1 및 제3 식각 저지막들(150, 170)은 예를 들어, 산화 알루미늄(Al2O3)를 포함할 수 있고, 제2 식각 저지막(160)은 예를 들어, 실리콘 산탄화물과 같은 산탄화물을 포함할 수 있다. 이에 따라, 제3 식각 저지막(170)은 제1 층간 절연막(110)에 대해 식각 선택비를 가질 수 있다.
예시적인 실시예들에 있어서, 제2 층간 절연막(180)은 배선들 사이의 커플링 현상을 경감시키기 위해 저유전 물질을 포함할 수 있다. 상기 저유전 물질은, 예를 들어, 실리콘 산탄화물, 불소가 도핑된 실리콘 산화물(F-SiO2), 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ 등과 같은 무기 폴리머, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bisbenzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합 등을 포함할 수 있고, 바람직하게는 실리콘 산탄화물을 포함할 수 있다.
식각 마스크(190)는 제2 층간 절연막(180) 상면을 노출시키는 제2 개구(195)를 포함할 수 있다. 이때, 제2 개구(195)는 기판(100) 상면에 수직한 수직 방향으로 도전 패턴(145)과 오버랩될 수 있다. 다만, 제2 개구(195)의 크기, 개수나 위치는 도 1에 도시된 것에 한정되지 않으며 다양하게 변경될 수 있다.
식각 마스크(190)는 예를 들어, 티타늄, 티타늄 질화물, 티타늄 산화물, 텅스텐, 텅스텐 질화물, 텅스텐 산화물, 탄탈륨, 탄탈륨 질화물, 탄탈륨 산화물 등과 같은 금속, 금속 질화물, 금속 산화물 등을 포함할 수 있다.
도 3을 참조하면, 제2 층간 절연막(180) 및 제3 식각 저지막(170)에 대해 식각 공정을 수행함으로써, 제2 식각 저지막(160)을 노출시키는 트렌치(200)를 형성할 수 있으며, 이때 제3 식각 저지막(170)의 측벽에는 트렌치(200)와 연통하는 리세스(210)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 제2 층간 절연막(180)에 대해 식각 선택비를 갖는 제3 식각 저지막(170)의 상면이 노출될 때까지 제2 층간 절연막(180)을 먼저 건식 식각한 후, 노출된 제3 식각 저지막(170)을 습식 식각함으로써 수행될 수 있다.
상기 습식 식각에 의해 트렌치(200) 내 식각 부산물이 제거될 수 있으며, 이때 식각 마스크(190)도 함께 제거될 수 있다. 한편, 제2 식각 저지막(160)은 제3 식각 저지막(170)에 대해 식각 선택비를 가지므로 제거되지 않을 수 있다.
예시적인 실시예들에 있어서, 상기 습식 식각은 불산(HF)을 포함하는 용액을 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 리세스(210)는 상기 습식 식각에 의해 형성될 수 있으며, 제3 식각 저지막(170)이 기판(100)의 상면에 평행한 수평 방향으로 제거됨에 따라 상기 수평 방향의 깊이를 가질 수 있다. 한편, 트렌치(200)의 상기 수평 방향으로의 폭에 대한 리세스(210)의 상기 수평 방향으로의 깊이의 비율은 10:1 이하일 수 있다.
도 4를 참조하면, 제2 층간 절연막(180)의 상면, 및 트렌치(200)의 저면 및 측벽에 리세스(210)를 채우는 스페이서 막(220)을 형성할 수 있다.
스페이서 막(220)은 SOG(Spin On Glass) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정을 통해 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 화학 기상 증착은 예를 들어, 대기압 화학 기상 증착(AP-CVD) 공정, 저기압 화학 기상 증착(LP-CVD) 공정, 플라즈마 화학 기상 증착(PE-CVD) 공정 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 포함할 수 있다.
스페이서 막(220)은 예를 들어, 실리콘 산탄화물과 같은 산탄화물을 포함할 수 있다. 예시적인 실시예들에 있어서, 스페이서 막(220)이 포함하는 탄소의 비율은 제2 식각 저지막(160)이 포함하는 탄소의 비율과 동일할 수 있다. 일 실시예에 있어서, 스페이서 막(220)이 포함하는 탄소(C)의 비율은 10 wt% 내지 30wt%일 수 있으며, 이에 따라 스페이서 막(220)이 형성될 때, 리세스(210)를 용이하게 채울 수 있다.
예시적인 실시예들에 있어서, 스페이서 막(220)을 형성하기 전에 제2 층간 절연막(180), 트렌치(200)의 저면 및 측벽, 및 리세스(210)에 대해 암모니아(NH3) 전처리 공정을 수행할 수 있다. 이에 따라, 스페이서 막(220)이 형성될 때, 리세스(210)를 용이하게 채울 수 있다. 특히, 스페이서 막(220)이 포함하는 탄소의 비율이 10 wt% 내지 30wt%인 경우, 스페이서 막(220)은 리세스(210)를 더욱 더 용이하게 채울 수 있다.
도 5를 참조하면, 스페이서 막(220) 및 제2 식각 저지막(160)을 부분적으로 식각하여, 리세스(210)를 채우는 스페이서(225)를 트렌치(200)의 측벽에 형성하고, 제2 층간 절연막(180) 및 제1 식각 저지막(150)을 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 상부 모서리 라운딩(Top Corner Rounding: TCR)을 수반할 수 있다. 이에 따라, 상기 식각 공정에 의해 제2 층간 절연막(180)의 상부 일부가 제거되어, 제2 층간 절연막(180)은 라운드진 상부 측벽을 가질 수 있다.
상기 식각 공정을 수행함에 따라, 트렌치(200)의 상부 폭이 증가할 수 있으며, 이후 트렌치(200) 내에 형성되는 배선(255, 도 7 및 8 참조)이 내부에 공극(void)을 포함하지 않을 수 있다.
도 6을 참조하면, 노출된 제1 식각 저지막(150)에 대해 세정 공정을 수행하여 도전 패턴(145)을 노출시킬 수 있으며, 상기 세정 공정에 의해 트렌치(200) 내 식각 부산물이 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 세정 공정은 불산(HF)을 포함하는 용액을 사용하는 습식 식각 공정을 통해 수행될 수 있다.
제1 및 제3 식각 저지막들(150, 170)에 대해 식각 선택비를 갖는 물질, 예를 들어 실리콘 산탄화물을 포함하는 스페이서(225)가 제3 식각 저지막(170) 측벽에 형성된 리세스(210)를 채우도록 형성되어 제3 식각 저지막(170)을 커버하므로, 상기 세정 공정에 의해 제3 식각 저지막(170)은 상기 수평 방향으로 더 제거되지 않을 수 있다.
도 7을 참조하면, 트렌치(200)의 측벽, 도전 패턴(145)의 상면 및 제2 층간 절연막(180)의 상면에 제2 배리어 막(230)을 형성한 후, 트렌치(200)를 채우는 제2 금속막(240)을 제2 배리어 막(230) 상에 형성할 수 있다.
제2 배리어 막(230)은 예를 들어, 탄탈륨 질화물, 티타늄 질화물 등과 같은 금속 질화물 및/또는 탄탈륨, 티타늄 등과 같은 금속을 포함할 수 있으며, 제2 금속막(240)은 예를 들어, 구리, 알루미늄, 텅스텐 등과 같은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 배리어 막(230)은 트렌치(200)의 측벽, 도전 패턴(145)의 상면 및 제2 층간 절연막(180)의 상면에 일정한 두께로 컨포멀하게(conformally) 형성될 수 있다. 제2 금속막(240)은 제2 배리어 막(230) 상에 시드막(도시되지 않음)을 형성한 후, 전기 도금법을 수행하여 형성될 수 있다.
한편, 제2 금속막(240)을 형성하기 이전에, 제2 배리어 막(230) 상에 라이너(liner)(도시되지 않음)를 더 형성할 수도 있다. 이때, 상기 라이너는 예를 들어, 코발트, 루테늄 등을 포함할 수 있다.
도 8을 참조하면, 제2 층간 절연막(180)의 상면이 노출될 때까지 제2 금속막(240) 및 제2 배리어 막(230)을 평탄화하여 트렌치(200) 내에 제2 금속 패턴(245) 및 제2 배리어 패턴(235)을 각각 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 통해 수행될 수 있다.
예시적인 실시예에 있어서, 상기 평탄화 공정 시 제2 층간 절연막(180)의 상부 및 스페이서(225)의 상부도 함께 제거될 수 있다.
제2 금속 패턴(245) 및 이의 저면 및 측벽을 커버하는 제2 배리어 패턴(235)은 함께 배선(255)을 형성할 수 있다.
전술한 공정들을 수행하여 배선 구조물을 완성할 수 있다.
만약 스페이서(225)가 형성되지 않는 경우에는, 상기 세정 공정에 의해 제3 식각 저지막(170)이 상기 수평 방향으로 더 제거됨에 따라 리세스(210)가 상기 수평 방향으로 더 확장될 수 있고, 이후 금속을 포함하는 배선(255)이 확장된 리세스(210)를 채우도록 형성될 수 있다. 이에 따라, 배선들(255) 간 상기 수평 방향으로의 거리가 짧아지므로, 배선들(255) 간 전기적 쇼트가 발생할 수 있고, 경시 절연 파괴(Time Dependent Dielectric Breakdown: TDDB) 및 일렉트로마이그레이션(electromigration)이 유발되어 배선 구조물의 신뢰도가 낮아질 수 있다.
하지만 예시적인 실시예들에 있어서, 상기 세정 공정 수행 전에 스페이서(225)가 리세스(210)를 채우도록 형성될 수 있다. 이에 따라, 스페이서가(225)가 상기 세정 공정에 의해 제3 식각 저지막(170)이 상기 수평 방향으로 더 제거되는 것을 방지할 수 있으므로, 배선들(255) 간 전기적 쇼트 발생이 방지될 수 있고, 경시 절연 파괴(TDDB) 및 일렉트로마이그레이션을 억제하여 배선 구조물의 신뢰도를 높일 수 있다.
전술한 공정들을 통해 형성된 상기 배선 구조물은 기판(100) 상에 형성된 도전 패턴(145) 및 제1 층간 절연막(110), 도전 패턴(145) 및 제1 층간 절연막(110) 상에 순차적으로 형성된 제1 내지 제3 식각 저지막들(150, 160, 170) 및 제2 층간 절연막(180), 제3 식각 저지막(170)의 측벽에 형성된 리세스(210)를 채우면서 제2 층간 절연막(180)의 측벽 상에 형성된 스페이서(255), 및 제2 층간 절연막(180) 및 제1 내지 제3 식각 저지막들(150, 160, 170)을 관통하여 도전 패턴(140)에 접촉하며, 제2 금속 패턴(245) 및 제2 금속 패턴(245)의 측벽 및 저면을 커버하는 제2 배리어 패턴(235)을 포함하는 배선(255)을 포함할 수 있다.
전술한 배선 구조물은 다양한 메모리 장치 및 시스템에 사용될 수 있다. 예를 들어, 상기 배선 구조물은 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자와 같은 반도체 장치에 적용될 수 있다. 혹은 상기 배선 구조물은 디램(DRAM) 장치, 에스램(SRAM) 장치 등과 같은 휘발성 메모리 장치나, 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치의 메모리 주변회로 영역 혹은 셀 영역에도 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 기판 110: 제1 층간 절연막
125: 제1 배리어 패턴 135: 제1 금속 패턴
145: 도전 패턴 150, 160, 170: 제1 내지 제3 식각 저지막
180: 제2 층간 절연막 190: 식각 마스크
195: 제2 개구 200: 트렌치
210: 리세스
220: 스페이서 막 225: 스페이서
230: 제2 배리어 막 235: 제2 배리어 패턴
240: 제2 금속막 245: 제2 금속 패턴
255: 배선

Claims (10)

  1. 기판 상에 도전 패턴을 수용하는 제1 층간 절연막을 형성하고;
    상기 도전 패턴 및 제1 층간 절연막 상에 제1 내지 제3 식각 저지막들 및 제2 층간 절연막을 순차적으로 형성하고;
    상기 제2 층간 절연막 및 상기 제3 식각 저지막에 대해 식각 공정을 수행함으로써, 상기 제2 식각 저지막을 노출시키는 트렌치를 형성하되, 상기 제3 식각 저지막의 측벽에는 상기 트렌치와 연통하는 리세스가 형성되고;
    상기 트렌치의 저면 및 측벽에 상기 리세스를 채우는 스페이서 막을 형성하고;
    상기 스페이서 막 및 상기 제2 식각 저지막을 부분적으로 식각하여 상기 리세스를 채우는 스페이서를 상기 트렌치의 측벽에 형성하고 상기 제1 식각 저지막을 노출시키고;
    상기 노출된 제1 식각 저지막에 대해 세정 공정을 수행하여 상기 도전 패턴을 노출시키고; 그리고
    상기 노출된 도전 패턴에 접촉하는 배선을 형성하는 것을 포함하는 배선 구조물의 형성 방법.
  2. 제1항에 있어서, 상기 식각 공정은
    상기 제2 층간 절연막을 건식 식각하여 상기 제3 식각 저지막을 노출시키고; 그리고
    상기 노출된 제3 식각 저지막을 습식 식각하는 것을 포함하는 배선 구조물의 형성 방법.
  3. 제2항에 있어서, 상기 습식 식각 공정 및 상기 세정 공정은 불산(HF)을 포함하는 용액을 사용하는 배선 구조물의 형성 방법.
  4. 제1항에 있어서, 상기 스페이서 막은 상기 제2 층간 절연막의 상면에도 형성되며,
    상기 스페이서 막 및 상기 제2 식각 저지막을 부분적으로 식각함에 따라서, 상기 트렌치의 저면 및 상기 제2 층간 절연막 상면에 형성된 상기 스페이서 막 부분들이 제거되어, 상기 제1 식각 저지막 및 상기 제2 층간 절연막을 노출시키는 배선 구조물의 형성 방법.
  5. 제4항에 있어서, 상기 스페이서 막 및 상기 제2 식각 저지막을 부분적으로 식각하는 것은 상기 노출된 제2 층간 절연막 상부를 식각하는 것을 더 포함하며,
    이에 따라 상기 제2 층간 절연막은 라운드진 상부 측벽을 포함하는 배선 구조물의 형성 방법.
  6. 제1항에 있어서, 상기 스페이서 막은 실리콘 산탄화물(SiOC)을 포함하는 배선 구조물의 형성 방법.
  7. 제6항에 있어서, 상기 스페이서 막이 포함하는 탄소(C)의 비율은 10 wt% 내지 30wt%인 배선 구조물의 형성 방법.
  8. 제1항에 있어서, 상기 제1 및 제3 식각 저지막들은 산화 알루미늄(Al2O3)을 포함하고,
    상기 제2 식각 저지막은 실리콘 산탄화물(SiOC)을 포함하는 배선 구조물의 형성 방법.
  9. 제8항에 있어서, 상기 스페이서 막은 실리콘 산탄화물(SiOC)을 포함하며,
    상기 제2 식각 저지막이 포함하는 탄소의 비율은 상기 스페이서 막이 포함하는 탄소의 비율과 동일한 배선 구조물의 형성 방법.
  10. 제1항에 있어서, 상기 트렌치의 상기 수평 방향으로의 폭에 대한 상기 리세스의 상기 수평 방향으로의 깊이의 비율은 10:1 이하인 배선 구조물의 형성 방법.
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