Nothing Special   »   [go: up one dir, main page]

KR20220071470A - 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템 - Google Patents

클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20220071470A
KR20220071470A KR1020200158627A KR20200158627A KR20220071470A KR 20220071470 A KR20220071470 A KR 20220071470A KR 1020200158627 A KR1020200158627 A KR 1020200158627A KR 20200158627 A KR20200158627 A KR 20200158627A KR 20220071470 A KR20220071470 A KR 20220071470A
Authority
KR
South Korea
Prior art keywords
clock signal
duty cycle
circuit
error code
corrected
Prior art date
Application number
KR1020200158627A
Other languages
English (en)
Inventor
최훈대
최가람
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200158627A priority Critical patent/KR20220071470A/ko
Priority to US17/380,206 priority patent/US11651813B2/en
Publication of KR20220071470A publication Critical patent/KR20220071470A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
    • H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Dram (AREA)

Abstract

듀티 사이클 보정 정확도가 개선된 클럭 보정 회로가 제공된다. 클럭 보정 회로는, 외부 클럭 신호를 제공받고, 외부 클럭 신호를 지연시킨 내부 클럭 신호를 생성하는 지연 고정 루프 회로, 내부 클럭 신호를 제공받고, 내부 클럭 신호의 듀티 사이클을 보정한 제1 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로, 및 제2 듀티 사이클 보정 회로 및 에러 코드 생성 회로를 포함하는 듀티 사이클 검출 회로를 포함하고, 에러 코드 생성 회로는 제1 보정 클럭 신호를 제공받고, 제1 보정 클럭 신호에 기초하여 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제1 에러 코드를 생성하고, 제2 듀티 사이클 보정 회로는 제1 에러 코드에 응답하여 제1 보정 클럭 신호의 듀티 사이클을 보정한 제2 보정 클럭 신호를 생성하고, 에러 코드 생성 회로는 제2 보정 클럭 신호에 기초하여 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제2 에러 코드를 생성하고, 제1 듀티 사이클 보정 회로는 제2 에러 코드를 제공받고, 제2 에러 코드에 응답하여 내부 클럭 신호의 듀티 사이클을 보정한 제3 보정 클럭 신호를 생성한다.

Description

클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템{CLOCK CORRECTION CIRCUIT AND MEMORY SYSTEM COMPRISING THE CLOCK CORRECTION CIRCUIT}
본 발명은 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템에 대한 것이다.
일반적인 반도체 장치들은 클럭 신호에 동기화되어, 데이터를 송신하거나, 데이터를 수신할 수 있다. 반도체 장치에 제공되는 클럭 신호는, 반도체 장치의 내부의 소자에 의해 왜곡될 수 있다. 예를 들어, 반도체 장치에 제공되는 클럭 신호는 지연되거나, 클럭 신호의 듀티 사이클이 변경될 수 있다.
클럭 신호의 지연 시간을 보상하는 지연 고정 루프 회로 및 클럭 신호의 듀티 사이클을 보상하는 듀티 사이클 보정 회로는 DDR SDRAM을 포함하는 동기식 반도체 메모리에서 널리 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 듀티 사이클 보정 정확도가 개선된 클럭 보정 회로를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 듀티 사이클 보정 정확도가 개선된 메모리 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 클럭 보정 회로는, 외부 클럭 신호를 제공받고, 외부 클럭 신호를 지연시킨 내부 클럭 신호를 생성하는 지연 고정 루프 회로, 내부 클럭 신호를 제공받고, 내부 클럭 신호의 듀티 사이클을 보정한 제1 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로, 및 제2 듀티 사이클 보정 회로 및 에러 코드 생성 회로를 포함하는 듀티 사이클 검출 회로를 포함하고, 에러 코드 생성 회로는 제1 보정 클럭 신호를 제공받고, 제1 보정 클럭 신호에 기초하여 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제1 에러 코드를 생성하고, 제2 듀티 사이클 보정 회로는 제1 에러 코드에 응답하여 제1 보정 클럭 신호의 듀티 사이클을 보정한 제2 보정 클럭 신호를 생성하고, 에러 코드 생성 회로는 제2 보정 클럭 신호에 기초하여 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제2 에러 코드를 생성하고, 제1 듀티 사이클 보정 회로는 제2 에러 코드를 제공받고, 제2 에러 코드에 응답하여 내부 클럭 신호의 듀티 사이클을 보정한 제3 보정 클럭 신호를 생성할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 클럭 보정 회로는, 외부 클럭 신호를 제공받고, 외부 클럭 신호를 지연시킨 내부 클럭 신호를 생성하는 지연 고정 루프 회로, 내부 클럭 신호를 제공받고, 내부 클럭 신호의 듀티 사이클을 보정한 보정 클럭 신호를 생성하고, 보정 클럭 신호는 제1 주파수를 갖는 듀티 사이클 보정 회로, 보정 클럭 신호를 제공받고, 보정 클럭 신호에 응답하여 제2 주파수를 갖는 업데이트 클럭 신호를 생성하는 클럭 생성기, 및 보정 클럭 신호 및 업데이트 클럭 신호에 기초하여 에러 코드를 생성하는 듀티 사이클 결정 회로를 포함하고, 제2 주파수는 제1 주파수와 다르고, 듀티 사이클 보정 회로는 에러 코드를 제공받고, 지연 고정 루프 회로의 동작 동안에 에러 코드에 응답하여 내부 클럭 신호의 듀티 사이클을 보정한 보정 클럭 신호를 생성할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 시스템은, 메모리 컨트롤러, 및 상기 메모리 컨트롤러와 연결되고, 메모리 컨트롤러로부터 클럭 신호를 제공받는 메모리 장치를 포함하고, 메모리 장치는 클럭 보정 회로, 메모리 셀 어레이 및 데이터 입출력 버퍼를 포함하고, 클럭 보정 회로는 클럭 신호에 기초하여 출력 클럭 신호를 생성하고, 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고, 데이터 입출력 버퍼는 메모리 셀 어레이로부터 독출되는 데이터를 저장하고, 출력 클럭 신호에 동기되어 데이터를 출력하고, 클럭 보정 회로는, 클럭 신호를 제공받고, 클럭 신호를 지연시킨 내부 클럭 신호를 생성하는 지연 고정 루프 회로, 내부 클럭 신호를 제공받고, 내부 클럭 신호의 듀티 사이클을 보정한 제1 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로, 및 제1 보정 클럭 신호를 제공받고, 제1 보정 클럭 신호에 기초하여 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제1 에러 코드를 생성하고, 제1 듀티 사이클 보정 회로를 이용하지 않으면서 제1 에러 코드 및 제1 보정 클럭 신호에 기초하여 제1 에러 코드와 다른 제2 에러 코드를 생성하는 제1 듀티 사이클 검출 회로를 포함하고, 제1 듀티 사이클 보정 회로는 제2 에러 코드를 제공받고, 제2 에러 코드에 응답하여 내부 클럭 신호의 듀티 사이클을 보정한 출력 클럭 신호를 생성할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템의 블록도이다.
도 2는 몇몇 실시예에 따른 메모리 장치의 블록도이다.
도 3은 몇몇 실시예에 따른 클럭 보정 회로의 블록도이다.
도 4는 도 3의 지연 고정 루프 회로의 블록도이다.
도 5는 도 3의 듀티 사이클 검출 회로의 블록도이다.
도 6은 몇몇 실시예에 따른 클럭 생성기의 동작을 설명하기 위한 순서도이다.
도 7은 몇몇 실시예에 따른 클럭 생성기의 동작을 설명하기 위한 타이밍도이다.
도 8은 몇몇 실시예에 따른 듀티 사이클 결정 회로의 동작을 설명하기 위한 순서도이다.
도 9는 몇몇 실시예에 따른 듀티 사이클 검출 회로의 동작을 설명하기 위한 순서도이다.
도 10은 몇몇 실시예에 따른 듀티 사이클 검출 회로의 동작을 설명하기 위한 도면이다.
도 11은 몇몇 실시예에 따른 듀티 사이클 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 12는 몇몇 실시예에 따른 클럭 보정 회로의 블록도이다.
도 13은 몇몇 실시예에 따른 클럭 보정 회로의 동작을 설명하기 위한 순서도이다.
도 14는 몇몇 실시예에 따른 클럭 보정 회로의 동작을 설명하기 위한 타이밍도이다.
도 15는 몇몇 실시예에 따른 클럭 보정 회로의 블록도이다.
이하 첨부된 도면을 참조하여, 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 메모리 시스템의 블록도이다.
도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10) 및 메모리 장치(100)를 포함할 수 있다.
메모리 컨트롤러(10)는 메모리 시스템(1)의 동작을 전박적으로 제어할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 외부의 호스트와 메모리 장치(100) 사이의 데이터 교환을 제어할 수 있다. 예를 들어, 메모리 컨트롤러(10)는 호스트이 요청에 따라서, 메모리 장치(100)를 제어할 수 있고, 이를 통해 데이터를 기입(write)하거나, 데이터를 독출(read)할 수 있다.
메모리 컨트롤러(10)는 메모리 장치(100)를 제어하기 위한 커맨드(CMD)를 인가하여 메모리 장치(100)의 동작을 제어할 수 있다. 여기서, 메모리 장치(100)는 동적 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 장치(100)는 DRAM(dynamic random access memory), DDR4(double data rate 4) SDRAM(synchronous DRAM), LPDDR4(low power DDR4) SDRAM 또는 LPDDR5 SDRAM 등을 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 메모리 장치(100)는 비휘발성 메모리 장치를 포함할 수도 있다.
메모리 컨트롤러(10)는 메모리 장치(100)에 클럭 신호(CLK), 커맨드(CMD), 어드레스(ADDR) 등을 전송할 수 있다. 메모리 컨트롤러(10)는 메모리 장치(100)에 데이터(DQ)를 제공할 수 있고, 메모리 장치(100)로부터 데이터(DQ)를 제공받을 수 있다. 메모리 장치(100)는 데이터(DQ)가 저장되는 메모리 셀 어레이(180), 제어 로직 회로(110) 및 클럭 보정 회로(200) 등을 포함할 수 있다.
클럭 보정 회로(200)는 클럭 신호(CLK)를 보정한 클럭 신호를 생성하여, 메모리 장치(100)에 제공할 수 있다. 제어 로직 회로(110)는 커맨드(CMD) 및 어드레스(ADDR)에 기초하여 메모리 셀 어레이(180)에 대한 액세스를 제어하고, 클럭 보정 회로(200)의 동작을 제어할 수 있다.
도 2는 몇몇 실시예에 따른 메모리 장치의 블록도이다.
도 2를 참조하면, 메모리 장치(100)는 제어 로직 회로(110), 어드레스 레지스터(120), 뱅크 제어 로직 회로(130), 로우 어드레스 멀티플렉서(140), 리프레시 카운터(145), 칼럼 어드레스 래치(150), 로우 디코더(160), 칼럼 디코더(170), 메모리 셀 어레이(180), 센스 앰프기(185), 입출력 게이팅 회로(190), ECC 엔진(191), 데이터 입출력 버퍼(195) 및 클럭 보정 회로(200) 등을 포함할 수 있다.
메모리 셀 어레이(180)는 복수 개의 뱅크 어레이들을 포함할 수 있다. 로우 디코더(160)는 복수 개의 뱅크 어레이들에 연결될 수 있다. 칼럼 디코더(170)는 복수 개의 뱅크 어레이들에 연결될 수 있다. 센스 앰프기(185)는 복수 개의 뱅크 어레이들에 각각 연결될 수 있다. 메모리 셀 어레이(180)는 복수의 워드 라인, 복수의 비트 라인 및 워드 라인과 비트 라인이 교차하는 지점에 형성되는 복수의 메모리 셀을 포함할 수 있다.
어드레스 레지스터(120)는 메모리 컨트롤러(10)로부터 어드레스(ADDR)를 제공받을 수 있다. 어드레스(ADDR)는 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR) 등을 포함할 수 있다. 어드레스 레지스터(120)는 뱅크 어드레스 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직 회로(130)에 제공할 수 있다. 어드레스 레지스터(120)는 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(140)에 제공할 수 있다. 어드레스 레지스터(120)는 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(150)에 제공할 수 있다.
뱅크 제어 로직 회로(130)는 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호를 생성할 수 있다. 뱅크 로우 디코더(160)는 뱅크 제어 신호에 응답하여 활성화될 수 있다. 또한, 칼럼 디코더(170)는 뱅크 어드레스(BANK_ADDR)에 대응되는 뱅크 제어 신호에 응답하여 활성화될 수 있다.
로우 어드레스 멀티플렉서(140)는 어드레스 레지스터(120)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레시 카운터(145)로부터 리프레시 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(140)는 로우 어드레스(ROW_ADDR) 또는 리프레시 로우 어드레스(REF_ADDR) 중 하나를 선택하여, 로우 어드레스(RA)로 출력할 수 있다. 로우 어드레스(RA)는 로우 디코더(160)에 전달될 수 있다.
리프레시 카운터(145)는 제어 로직 회로(110)의 제어에 따라서 리프레시 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
뱅크 제어 로직 회로(130)에 의해 활성화된 로우 디코더(160)는 로우 어드레스 멀티플렉서(140)로부터 출력된 로우 어드레스(RA)를 디코딩하여 로우 어드레스(RA)에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 로우 디코더(160)는 로우 어드레스(RA)에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(150)는 어드레스 레지스터(120)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신받은 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(150)는 버스트 모드에서 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(150)는 일시적으로 저장된 칼럼 어드레스(COL_ADDR) 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 칼럼 디코더(170)에 제공할 수 있다.
칼럼 디코더(170) 중 뱅크 제어 로직 회로(130)에 의해 활성화된 칼럼 디코더(170)는 상응하는 입출력 게이팅 회로(190)를 통하여 뱅크 어드레스(BANK_ADDR), 칼럼 어드레스(COL_ADDR)에 대응되는 센스 앰프기(185)를 활성화시킬 수 있다.
입출력 게이팅 회로(190)는 입출력 데이터를 게이팅하는 회로, 입력 데이터 마스크 로직, 메모리 셀 어레이(180)로부터 출력된 데이터를 저장하는 독출 데이터 래치들 및 메모리 셀 어레이(180)에 데이터를 기입하는 기입 드라이버들을 포함할 수 있다.
메모리 셀 어레이(180의 뱅크 어레이로부터 독출된 코드워드(CW)는 뱅크 어레이에 상응하는 센스 앰프기(185)에 의해 감지될 수 있다. 또한, 코드워드(CW)는 독출 데이터 래치에 저장될 수 있다. 독출 데이터 래치에 저장된 코드워드(CW)는 ECC 엔진(191)에 의해 ECC 디코딩이 수행될 수 있고, ECC 디코딩이 수행된 데이터(DQ)는 데이터 입출력 버퍼(195)를 통하여 메모리 컨트롤러(10)에 제공될 수 있다.
데이터 입출력 버퍼(195)는 기입 동작에서는 클럭 신호(CLK)에 기초하여 데이터(DQ)를 ECC 엔진(191)에 제공할 수 있다. 데이터 입출력 버퍼(195)는 독출 동작에서 클럭 보정 회로(200)로부터 제공되는 제3 클럭 신호(CLK3)에 기초하여 ECC 엔진(191)으로부터 제공되는 데이터(DQ)를 메모리 컨트롤러(10)에 제공할 수 있다.
클럭 보정 회로(200)는 클럭 신호(CLK)를 수신하고, 클럭 신호(CLK)를 보정하여 제3 클럭 신호(CLK3)를 생성할 수 있다. 클럭 보정 회로(200)는 데이터 입출력 버퍼(195)에 제3 클럭 신호(CLK3)를 제공할 수 있다.
이하, 도 3 내지 도 11을 참조하여 본 발명의 기술적 사상에 따른 클럭 보정 회로(200)를 설명한다.
도 3은 몇몇 실시예에 따른 클럭 보정 회로의 블록도이다. 도 4는 도 3의 지연 고정 루프 회로의 블록도이다. 도 5는 도 3의 듀티 사이클 검출 회로의 블록도이다.
도 3을 참조하면, 클럭 보정 회로(200)는 클럭 버퍼(202), 지연 고정 루프 회로(delay locked loop circuit)(210), 듀티 사이클 보정 회로(duty cycle correction circuit)(220), 클럭 트리(230) 및 듀티 사이클 검출 회로(duty dycle detection circuit)(240)를 포함할 수 있다.
클럭 버퍼(202)는 메모리 컨트롤러(10)로부터 클럭 신호(CLK)를 제공받을 수 있다. 클럭 버퍼(202)는 클럭 신호(CLK)를 일시적으로 저장할 수 있다. 클럭 버퍼(202)는 저장된 클럭 신호(CLK)를 클럭 신호(CLK0)로 출력할 수 있다. 여기서, 클럭 신호(CLK0)는 클럭 신호(CLK)와 실질적으로 동일할 수 있다. 도면에서 클럭 버퍼(202)가 지연 고정 루프 회로(210)에 연결된 것으로 도시되었으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 클럭 버퍼(202)는 생략될 수 있다.
지연 고정 루프 회로(210)는 클럭 버퍼(202)로부터 클럭 신호(CLK0)를 제공받을 수 있다. 지연 고정 루프 회로(210)는 클럭 신호(CLK0)를 지연시킬 수 있다. 예를 들어, 지연 고정 루프 회로(210)는 클럭 신호(CLK0)를 제1 시간 구간만큼 지연시킬 수 있다. 이에 따라, 지연 고정 루프 회로(210)는 클럭 신호(CLK0)를 지연시킨 제1 클럭 신호(CLK1)를 생성할 수 있다.
도 4를 참조하면, 지연 고정 루프 회로(210)는 가변 지연 회로(211), 레플리카 지연 회로(212), 위상 비교 회로(213) 및 지연 조절 회로(214) 등을 포함할 수 있다.
레플리카 지연 회로(212)는 지연 고정 루프 회로(210)의 출력 클럭 신호인 제1 클럭 신호(CLK1)를 지연시켜 피드백 클럭 신호(FBCLK)를 출력할 수 있다. 레플리카 지연 회로(212)는 지연 고정 루프 회로(210)의 제1 클럭 신호(CLK1)가 지연 고정 루프 회로(210)로부터 출력되어 메모리 장치(100) 내에서 거쳐갈 지연 요소들을 모델링한 지연량을 계산할 수 있다. 즉, 피드백 클럭 신호(FBCLK)는 제1 클럭 신호(CLK1)에서 모델링된 지연량을 가산한 클럭 신호에 해당될 수 있다.
위상 비교 회로(213)는 지연 고정 루프 회로(210)의 입력 클럭 신호인 클럭 신호(CLK0) 및 피드백 클럭 신호(FBCLK)의 위상을 비교할 수 있다. 이를 통해, 위상 비교 회로(213)는 클럭 신호(CLK0)와 피드백 클럭 신호(FBCLK) 중 어느 클럭 신호의 위상이 앞서는지를 나타내는 업다운 신호(UP/DN)를 출력할 수 있다.
지연 조절 회로(214)는 업다운 신호(UP/DN)에 응답하여 가변 지연 회로(211)의 지연 값이 증가되거나 감소되도록 조절할 수 있다. 가변 지연 회로(211)는 지연 조절 회로(214)에 의해 조절되는 지연 값에 기초하여, 클럭 신호(CLK0)를 지연시킬 수 있다. 이를 통해, 가변 지연 회로(211)는 제1 클럭 신호(CLK1)를 출력할 수 있다.
지연 고정 루프 회로(210)는 위상 비교 회로(213)로부터 출력되는 업다운 신호(UP/DN)를 이용하여 지연 고정 루프 회로(210)의 고정(라킹, locking) 여부를 판단할 수 있다. 예를 들어, 제1 클럭 신호(CLK1)의 위상이 클럭 신호(CLK0)의 위상보다 앞서다가 뒤쳐지는 경우 또는 제1 클럭 신호(CLK1)의 위상이 클럭 신호(CLK0)의 위상보다 뒤쳐지다가 앞서는 경우에, 지연 고정 루프 회로(210)는 고정된 것으로 판단될 수 있다.
다시 도 3을 참조하면, 듀티 사이클 보정 회로(220)는 제1 클럭 신호(CLK1)를 수신할 수 있다. 즉, 듀티 사이클 보정 회로(220)는 지연 고정 루프 회로(210)에 의해 고정(locked)된 제1 클럭 신호(CLK1)를 수신할 수 있다.
듀티 사이클 보정 회로(220)는 에러 코드(ERR_CODE)에 응답하여 제1 클럭 신호(CLK1)의 듀티 사이클을 보정할 수 있다. 예를 들어, 지연 고정 루프 회로(210)로부터 출력된 제1 클럭 신호(CLK1)의 듀티 사이클은 최적이 아닐 수 있다. 클럭 신호의 듀티 사이클은 50%인 경우에 바람직할 수 있다. 예를 들어, 제1 클럭 신호(CLK1)의 듀티 사이클이 50%보다 크거나, 50%보다 작을 수 있다. 이 경우, 듀티 사이클 보정 회로(220)는 제1 클럭 신호(CLK1)의 듀티 사이클이 최적의 상태가 되도록, 제1 클럭 신호(CLK1)의 듀티 사이클을 보정할 수 있다.
에러 코드(ERR_CODE)는 제1 클럭 신호(CLK1) 또는 제3 클럭 신호(CLK3)의 듀티 사이클의 보정 여부에 대한 정보일 수 있다. 예를 들어, 제1 클럭 신호(CLK1)의 듀티 사이클이 40%인 경우, 에러 코드(ERR_CODE)는 제1 클럭 신호(CLK1) 또는 제3 클럭 신호(CLK3)의 듀티 사이클을 10% 증가시키는 정보에 해당될 수 있다. 듀티 사이클 보정 회로(220)는 제1 클럭 신호(CLK1)의 듀티 사이클을 보정함으로써 제2 클럭 신호(CLK2)를 생성할 수 있다. 듀티 사이클 보정 회로(220)는 제2 클럭 신호(CLK2)를 클럭 트리(230)에 제공할 수 있다.
클럭 트리(230)는 제2 클럭 신호(CLK2)를 제공받아 듀티 사이클 검출 회로(240) 및 데이터 입출력 버퍼(195)에 제공할 수 있다. 예를 들어, 클럭 트리(230)는 제3 클럭 신호(CLK3)를 듀티 사이클 검출 회로(240) 및 데이터 입출력 버퍼(195)에 제공할 수 있다. 제3 클럭 신호(CLK3)는 제2 클럭 신호(CLK2)와 실질적으로 동일할 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
제2 클럭 신호(CLK2)가 클럭 트리(230)를 거쳐 듀티 사이클 검출 회로(240)에 도달하기까지 특정 시간이 소모될 수 있다. 예를 들어, 제2 클럭 신호(CLK2)가 클럭 트리(230)에 도달하고, 클럭 트리(230)가 제2 클럭 신호(CLK2)를 처리하고, 클럭 트리(230)가 제3 클럭 신호(CLK3)를 듀티 사이클 검출 회로(240)에 전달하기 까지의 시간이 있을 수 있다.
듀티 사이클 검출 회로(240)는 제3 클럭 신호(CLK3)에 기초하여 제1 클럭 신호(CLK1) 또는 제3 클럭 신호(CLK3)의 듀티 사이클의 보정 여부를 포함하는 에러 코드(ERR_CODE)를 생성할 수 있다. 듀티 사이클 검출 회로(240)는 에러 코드(ERR_CODE)를 듀티 사이클 보정 회로(220)에 제공하여 피드백을 수행할 수 있다.
도 5를 참조하면, 듀티 사이클 검출 회로(240)는 에러 코드 생성 회로(245) 및 듀티 사이클 보정 레플리카 회로(DCC replica circuit)(256)를 포함할 수 있다. 에러 코드 생성 회로(245)는 클럭 생성기(242), 듀티 사이클 결정 회로(250), 카운터(253), 레지스터(254) 및 결정기(255)를 포함할 수 있다.
클럭 생성기(242)는 듀티 사이클 보정 루프 지연 레플리카 회로(243) 및 지연 측정 회로(244)를 포함할 수 있다.
도 6은 몇몇 실시예에 따른 클럭 생성기의 동작을 설명하기 위한 순서도이다. 도 7은 몇몇 실시예에 따른 클럭 생성기의 동작을 설명하기 위한 타이밍도이다.
도 5 내지 도 7을 참조하면, 듀티 사이클 보정 루프 지연 레플리카 회로(243)는 제3 클럭 신호(CLK3) 또는 제3 클럭 신호(CLK3')를 수신할 수 있다(S300). 예를 들어, 제3 클럭 신호(CLK3)는 제1 주기(T1)를 가질 수 있고, 제1 주파수(f1)를 가질 수 있다. 제1 주기(T1)와 제1 주파수(f1)는 서로 반비례하는 관계일 수 있다. 즉, 제3 클럭 신호(CLK3)는 제1 주기(T1)마다 반복되는 클럭 신호일 수 있다. 또한, 클럭 신호(CLK) 및 클럭 신호(CLK0)의 주파수는 제1 주파수(f1)일 수 있다. 또한, 클럭 신호(CLK) 및 클럭 신호(CLK0)의 주기는 제1 주기(T1)일 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
듀티 사이클 보정 루프 지연 레플리카 회로(243)는 듀티 사이클 보정 회로(220) 및 클럭 트리(230)에서의 루프 지연량을 측정할 수 있다(S301). 예를 들어, 듀티 사이클 보정 루프 지연 레플리카 회로(243)는 제1 클럭 신호(CLK1)가 듀티 사이클 보정 회로(220) 및 클럭 트리(230)를 거쳐 클럭 생성기(242)에 도달하기까지의 지연 요소들을 모델링한 지연량을 계산할 수 있다.
듀티 사이클 보정 루프 지연 레플리카 회로(243)는 제3 클럭 신호(CLK3_R)를 출력할 수 있다. 제3 클럭 신호(CLK3_R)는 제3 클럭 신호(CLK3)를 모델링한 지연량에 기초하여 변형한 클럭 신호일 수 있다. 즉, 제3 클럭 신호(CLK3_R)는 제3 클럭 신호(CLK3)가 모델링한 지연량만큼 지연된 신호일 수 있다. 도 7을 참조하면, 제3 클럭 신호(CLK3_R)는 제3 클럭 신호(CLK3_R)와 다른 위상을 가질 수 있다. 하지만, 도 7에 도시된 제3 클럭 신호(CLK3_R)는 하나의 실시예에 불과하며, 본 발명의 기술적 사상은 이에 제한되지 않는다.
다시 도 5 및 도 6을 참조하면, 클럭 생성기(242)는 업데이트 클럭 신호(UPDATE_CLK)를 생성하고, 생성된 업데이트 클럭 신호(UPDATE_CLK)를 듀티 사이클 결정 회로(250)에 전달할 수 있다(S302).
지연 측정 회로(244)는 듀티 사이클 보정 루프 지연 레플리카 회로(243)로부터 제3 클럭 신호(CLK3_R)를 제공받고, 듀티 사이클 보정 레플리카 회로(256)로부터 제3 클럭 신호(CLK3')를 제공받을 수 있다. 지연 측정 회로(244)는 제3 클럭 신호(CLK3_R) 및 제3 클럭 신호(CLK3')에 기초하여 업데이트 클럭 신호(UPDATE_CLK)를 생성할 수 있다.
도 7을 참조하면, 업데이트 클럭 신호(UPDATE_CLK)는 제2 주기(T2)를 가질 수 있고, 제2 주파수(f2)를 가질 수 있다. 제2 주기(T2)와 제2 주파수(f2)는 서로 반비례하는 관계일 수 있다. 즉, 업데이트 클럭 신호(UPDATE_CLK)는 제2 주기(T2)마다 반복되는 클럭 신호일 수 있다.
업데이트 클럭 신호(UPDATE_CLK)의 제2 주기(T2)는 제3 클럭 신호(CLK3)의 제1 주기(T1)보다 클 수 있다. 또한, 업데이트 클럭 신호(UPDATE_CLK)의 제2 주파수(f2)는 제3 클럭 신호(CLK3)의 제1 주파수(f1)보다 작을 수 있다. 즉, 동일한 시간 내에 도달하는 업데이트 클럭 신호(UPDATE_CLK)의 클럭의 개수는, 제3 클럭 신호(CLK3)의 클럭의 개수보다 적을 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 제1 주기(T1)와 제2 주기(T2)는 동일할 수도 있다.
도 8은 몇몇 실시예에 따른 듀티 사이클 결정 회로의 동작을 설명하기 위한 순서도이다.
도 5 및 도 8을 참조하면, 듀티 사이클 결정 회로(250)는 클럭 생성기(242)로부터 업데이트 클럭 신호(UPDATE_CLK)를 제공받고, 듀티 사이클 보정 레플리카 회로(256)로부터 제3 클럭 신호(CLK3')를 제공받을 수 있다(S310). 듀티 사이클 결정 회로(250)는 업데이트 클럭 신호(UPDATE_CLK)에 기초하여 제3 클럭 신호(CLK3)에 대한 듀티 사이클의 보정 여부를 결정할 수 있다.
듀티 사이클 결정 회로(250)는 차지 펌프(251) 및 비교기(252)를 포함할 수 있다.
차지 펌프(251)는 제3 클럭 신호(CLK3') 및 업데이트 클럭 신호(UPDATE_CLK)에 기초하여 제1 펌핑 전압(CPO)과 제2 펌핑 전압(CPOB)을 생성할 수 있다(S311). 차지 펌프(251)는 제3 클럭 신호(CLK3')를 펌핑할 수 있다. 즉, 차지 펌프(251)는 제3 클럭 신호(CLK3')를 증폭하여 더 높은 레벨 또는 더 낮은 레벨로 변환할 수 있다. 제1 펌핑 전압(CPO) 및 제2 펌핑 전압(CPOB)은 서로 반대되는 위상을 가질 수 있다.
차지 펌프(251)에 의해 증폭된 제1 펌핑 전압(CPO) 및 제2 펌핑 전압(CPOB)은 서로 비교되기 위하여 증폭될 수 있다. 여기서, 증폭되는 비율은 미리 설정될 수 있으나, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
비교기(252)는 차지 펌프(251)로부터 제1 펌핑 전압(CPO) 및 제2 펌핑 전압(CPOB)을 제공받을 수 있다. 비교기(252)는 제1 펌핑 전압(CPO) 및 제2 펌핑 전압(CPOB)에 기초하여 비교 신호(CS)를 생성할 수 있다(S312).
비교기(252)는 제1 펌핑 전압(CPO) 및 제2 펌핑 전압(CPOB)을 서로 비교함으로써, 제3 클럭 신호(CLK3)의 듀티 사이클을 검사할 수 있다. 비교기(252)는 제3 클럭 신호(CLK3)의 듀티 사이클에 대한 정보를 아날로그 신호인 비교 신호(CS)로 출력할 수 있다. 하지만 본 발명의 기술적 사상에 따른 실시예가 이에 제한되는 것은 아니며, 제3 클럭 신호(CLK3)의 듀티 사이클에 대한 정보는 디지털 신호인 비교 신호(CS)일 수 있다.
예를 들어, 제3 클럭 신호(CLK3)의 듀티 사이클이 40%인 경우, 비교 신호(CS)는 제3 클럭 신호(CLK3)의 듀티 사이클이 40%라는 정보를 포함할 수 있다. 또한 예를 들어, 제3 클럭 신호(CLK3)의 듀티 사이클이 60%인 경우, 비교 신호(CS)는 제3 클럭 신호(CLK3)의 듀티 사이클이 60%라는 정보를 포함할 수 있다.
도 9는 몇몇 실시예에 따른 듀티 사이클 검출 회로의 동작을 설명하기 위한 순서도이다. 도 10은 몇몇 실시예에 따른 듀티 사이클 검출 회로의 동작을 설명하기 위한 도면이다.
도 5 및 도 9를 참조하면, 카운터(253)는 비교기(252)로부터 수신한 비교 신호(CS)에 기초하여 에러 코드(ERR_CODE)를 생성할 수 있다. 카운터(253)는 비교 신호(CS)를 수신하여, 에러 코드(ERR_CODE)를 생성할 수 있다. 카운터(253)는 제3 클럭 신호(CLK3)의 듀티 사이클이 미리 설정된 조건에 만족하는지를 판단함으로써, 에러 코드(ERR_CODE)를 생성할 수 있다. 에러 코드(ERR_CODE)는 제3 클럭 신호(CLK3)의 듀티 사이클의 보정 여부에 대한 정보를 포함할 수 있다. 예를 들어, 에러 코드(ERR_CODE)는 제3 클럭 신호(CLK3)의 듀티 사이클의 보정 정도에 대한 정보를 포함할 수 있다.
예를 들어, 카운터(253)는 듀티 사이클이 50%이 되기 전까지 에러 코드(ERR_CODE)를 생성할 수 있다. 에러 코드(ERR_CODE)는 제3 클럭 신호(CLK3)의 듀티 사이클을 증가 또는 감소시키기 위한 신호일 수 있다. 예를 들어, 제3 클럭 신호(CLK3)의 듀티 사이클이 50%보다 작은 경우, 에러 코드(ERR_CODE)는 제3 클럭 신호(CLK3)의 듀티 사이클을 증가시키기 위한 신호일 수 있다.
카운터(253)는 듀티 사이클이 최초로 50%가 되면, 그 때의 제3 클럭 신호(CLK3)가 최적의 마진 포인트를 갖는 전압으로 판단할 수 있다. 이 때, 카운터(253)는 더 이상 에러 코드(ERR_CODE)를 생성하지 않고 제3 클럭 신호(CLK3)를 변환하지 않을 수 있다.
카운터(253)로부터 수신된 에러 코드(ERR_CODE)는 레지스터(254)에 저장될 수 있다(S321). 레지스터(254)는 에러 코드(ERR_CODE)를 일시적으로 저장할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 레지스터(254)는 수신한 에러 코드(ERR_CODE)를 누적적으로 저장할 수 있다. 카운터(253)는 에러 코드(ERR_CODE)를 결정기(255)에 제공할 수 있다.
결정기(255)는 제3 클럭 신호(CLK3)의 듀티 사이클의 조건이 만족되는지를 판단할 수 있다(S322). 결정기(255)는 에러 코드(ERR_CODE)에 기초하여 제3 클럭 신호(CLK3)의 듀티 사이클이 일정 조건을 만족하는지 판단할 수 있다. 예를 들어, 결정기(255)는 제3 클럭 신호(CLK3)의 듀티 사이클이 50%보다 컸다가, 50%보다 작아지는 조건 또는, 50%보다 작았다가 50%보다 커지는 조건을 만족하는지 판단할 수 있다.
제3 클럭 신호(CLK3)의 듀티 사이클이 일정 조건을 만족하는 경우(S322-Y), 결정기(255)는 듀티 사이클 보정 회로(220)에 에러 코드(ERR_CODE)를 전달할 수 있다(S326).
제3 클럭 신호(CLK3)의 듀티 사이클이 일정 조건을 만족하지 않는 경우(S322-N), 결정기(255)는 듀티 사이클 보정 레플리카 회로(256)에 에러 코드(ERR_CODE)를 전달할 수 있다(S323).
여기서, 듀티 사이클 보정 레플리카 회로(256)는 듀티 사이클 검출 회로(240)에 포함될 수 있다. 듀티 사이클 보정 레플리카 회로(256)는 듀티 사이클 보정 회로(220)와 동일한 구조를 가질 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 듀티 사이클 보정 레플리카 회로(256)는 듀티 사이클 보정 회로(220)와 다른 구조를 가질 수도 있다.
듀티 사이클 보정 레플리카 회로(256)와 듀티 사이클 보정 회로(220)는 서로 다른 구성에 위치할 수 있다. 예를 들어, 듀티 사이클 보정 회로(220)는 클럭 보정 회로(200) 내에 배치되며, 듀티 사이클 검출 회로(240)와 분리되어 배치될 수 있다. 하지만, 듀티 사이클 보정 레플리카 회로(256)는 듀티 사이클 검출 회로(240) 내에 배치될 수 있다. 즉, 듀티 사이클 보정 레플리카 회로(256)와 듀티 사이클 보정 회로(220)는 서로 분리되어 구현될 수 있다.
듀티 사이클 보정 레플리카 회로(256)는 에러 코드(ERR_CODE)와 제3 클럭 신호(CLK3)에 기초하여 새로운 제3 클럭 신호(CLK3')를 생성할 수 있다(S324). 듀티 사이클 보정 레플리카 회로(256)는 에러 코드(ERR_CODE)에 응답하여 제3 클럭 신호(CLK3)의 듀티 사이클을 보정할 수 있다. 예를 들어, 듀티 사이클 보정 레플리카 회로(256)는 제3 클럭 신호(CLK3)의 듀티 사이클이 최적의 상태가 되도록, 제3 클럭 신호(CLK3)의 듀티 사이클을 보정할 수 있다. 생성된 제3 클럭 신호(CLK3')는 에러 코드 생성 회로(245)에 제공될 수 있고, 제3 클럭 신호(CLK3')는 클럭 생성기(242) 및 듀티 사이클 결정 회로(250)에 전달되어, 다시 에러 코드(ERR_CODE)가 생성될 수 있다.
도 10을 참조하면, 제3 클럭 신호(CLK3)의 듀티 사이클이 40%인 경우, 이에 대한 에러 코드(ERR_CODE1)는 +5%일 수 있다. 듀티 사이클 보정 레플리카 회로(256)는 +5%인 에러 코드(ERR_CODE1)를 전달받고, 제3 클럭 신호(CLK3)의 듀티 사이클을 보정한 클럭 신호를 생성할 수 있다.
듀티 사이클 보정 레플리카 회로(256)는 보정되어 듀티 사이클이 45%인 클럭 신호를 카운터(253)에 제공할 수 있다(S325). 카운터(253)는 이에 대하여 듀티 사이클을 5% 증가시키는 정보를 포함하는 에러 코드(ERR_CODE2)를 생성할 수 있다. 레지스터(254)는 에러 코드(ERR_CODE2)를 저장할 수 있다.
결정기(255)는 제3 클럭 신호(CLK3), 에러 코드(ERR_CODE1) 및 에러 코드(ERR_CODE2)에 기초하여 보정된 클럭 신호가 최적의 듀티 사이클을 갖는지 판단할 수 있다. 보정된 클럭 신호가 최적의 듀티 사이클을 갖는 경우, 결정기(255)는 에러 코드(ERR_CODE)를 듀티 사이클 보정 회로(220)에 제공할 수 있다. 이 경우, 결정기(255)는 종료 신호(DCC_END)를 제공받음으로써 에러 코드(ERR_CODE)를 듀티 사이클 보정 회로(220)에 제공할 수 있다.
여기서, 에러 코드(ERR_CODE)는 듀티 사이클을 10% 증가시키는 정보를 포함할 수 있다. 즉, 에러 코드(ERR_CODE)는 에러 코드(ERR_CODE1)와 에러 코드(ERR_CODE2)에 대한 정보를 모두 포함할 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않는다.
듀티 사이클 보정 회로(220)는 에러 코드(ERR_CODE)를 제공받을 수 있다. 듀티 사이클 보정 회로(220)는 에러 코드(ERR_CODE)에 기초하여 제1 클럭 신호(CLK1)의 듀티 사이클을 보정함으로써 제2 클럭 신호(CLK2)를 생성할 수 있다. 또한, 클럭 트리(230)는 제2 클럭 신호(CLK2)를 제공받아, 제3 클럭 신호(CLK3)를 출력할 수 있다.
듀티 사이클 보정을 수행하기 전의 제3 클럭 신호(CLK3)의 듀티 사이클은 40%였으나, 듀티 사이클 보정을 수행한 후의 제3 클럭 신호(CLK3)의 듀티 사이클은 50%가 될 수 있다. 즉, 듀티 사이클 검출 회로(240)로부터 제공된 에러 코드(ERR_CODE)에 기초하여 제1 클럭 신호(CLK1)가 보정되고, 이에 따라서 제2 클럭 신호(CLK2)의 듀티 사이클은 55%가 될 수 있다. 또한, 제3 클럭 신호(CLK3)의 듀티 사이클은 50%가 될 수 있다. 즉, 클럭 보정 회로(200)로부터 출력된 제3 클럭 신호(CLK3)의 듀티 사이클은 최적의 상태를 가질 수 있다.
제3 클럭 신호(CLK3)는, 듀티 사이클 보정 회로(220)로부터 클럭 트리(230)를 거쳐 듀티 사이클 검출 회로(240)에 전달되는 시간만큼 시간이 소모될 수 있다. 즉, 에러 코드(ERR_CODE)가 듀티 사이클 검출 회로(240)로부터 출력되어 다시 듀티 사이클 검출 회로(240)로 전달되는 피드백 과정에서 일정 시간이 소모될 수 있다.
하지만, 듀티 사이클 검출 회로(240)가 듀티 사이클 보정 레플리카 회로(256)를 포함함으로써, 듀티 사이클 검출 회로(240)로부터 출력되어 클럭 트리(230)를 거쳐 다시 듀티 사이클 검출 회로(240)로 입력되는 시간이 제거될 수 있다. 즉, 듀티 사이클 검출 회로(240) 내부에서 에러 코드(ERR_CODE)의 전달과 보정된 클럭 신호의 생성이 이루어짐으로써, 한정된 시간 동안에 더 많은 듀티 사이클 보정이 수행될 수 있다. 이에 따라서, 듀티 사이클 보정의 정확도는 개선될 수 있다.
도 11은 몇몇 실시예에 따른 듀티 사이클 검출 회로의 동작을 설명하기 위한 타이밍도이다.
도 11을 참조하면, 지연 고정 루프 회로(210)의 동작은 지연 고정 루프 인에이블 신호(DLL_EN)에 의해 수행될 수 있다. 즉, 지연 고정 루프 인에이블 신호(DLL_EN)가 턴온되는 경우, 지연 고정 루프 회로(210)는 클럭 신호(CLK0)에 대하여 지연 고정을 수행할 수 있다. 또한, 지연 고정 루프 인에이블 신호(DLL_EN)가 턴오프되는 경우, 지연 고정 루프 회로(210)의 동작은 종료될 수 있다.
듀티 사이클 보정 회로(220)의 동작은 지연 고정 루프 인에이블 신호(DLL_EN)가 턴온되는 경우에만 수행될 수 있다. 즉, 지연 고정 루프 회로(210)가 동작하지 않는 경우 듀티 사이클 보정 회로(220)는 동작하지 않을 수 있다. 듀티 사이클 보정 회로(220)는 종료 신호(DCC_END)에 의하여 동작이 종료될 수 있다.
제3 클럭 신호(CLK3) 및 업데이트 클럭 신호(UPDATE_CLK)는 지연 고정 루프 인에이블 신호(DLL_EN)가 턴온되는 시간 구간에서만 생성 및 전달될 수 있다. 제3 클럭 신호(CLK3)는 제1 주기(T1)를 갖고, 업데이트 클럭 신호(UPDATE_CLK)는 제2 주기(T2)를 가질 수 있다. 여기서 제2 주기(T2)는 제1 주기(T1)보다 클 수 있다.
듀티 사이클 검출 회로(240)는 업데이트 클럭 신호(UPDATE_CLK)에 동기되어 동작하므로, 듀티 사이클 보정 레플리카 회로(256)를 포함하는 듀티 사이클 검출 회로(240)의 듀티 사이클 보정의 정확도는 보다 개선될 수 있다. 즉, 한정된 지연 고정 루프 인에이블 신호(DLL_EN)가 턴온되는 시간 구간 내에서, 듀티 사이클 검출 회로(240)의 듀티 사이클 보정의 정확도는 보다 개선될 수 있다.
이하, 도 12 내지 도 14를 참조하여 다른 몇몇 실시예에 따른 클럭 보정 회로(400)를 설명한다.
도 12는 몇몇 실시예에 따른 클럭 보정 회로의 블록도이다. 도 13은 몇몇 실시예에 따른 클럭 보정 회로의 동작을 설명하기 위한 순서도이다. 도 14는 몇몇 실시예에 따른 클럭 보정 회로의 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위해, 도 1 내지 도 11을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12를 참조하면, 클럭 보정 회로(400)는 지연 고정 루프 회로(210), 듀티 사이클 보정 회로(220), 클럭 트리(230), 듀티 사이클 검출 회로(240), 듀티 사이클 보정 회로(420) 및 듀티 사이클 검출 회로(440)를 포함할 수 있다.
지연 고정 루프 회로(210)는 듀티 사이클 보정 회로(420) 및 듀티 사이클 보정 회로(220) 사이에 배치될 수 있다. 지연 고정 루프 회로(210)는 듀티 사이클 보정 회로(420) 및 듀티 사이클 보정 회로(220)를 연결할 수 있다.
듀티 사이클 보정 회로(420)는 클럭 신호(CLK0)를 제공받고, 이에 대하여 듀티 사이클을 보정한 클럭 신호(CLK0')를 출력할 수 있다. 듀티 사이클 보정 회로(420)는 듀티 사이클 보정 회로(220)와 실질적으로 동일한 구조를 가질 수 있다. 듀티 사이클 보정 회로(420)는 듀티 사이클 검출 회로(440)로부터 전달된 에러 코드(ERR_CODE)에 기초하여 보정된 클럭 신호(CLK0')를 출력할 수 있다. 클럭 신호(CLK0')는 지연 고정 루프 회로(210)에 제공될 수 있고, 듀티 사이클 검출 회로(440)에 제공될 수 있다.
듀티 사이클 검출 회로(440)는 듀티 사이클 검출 회로(240)와 실질적으로 동일한 구조를 가질 수 있다. 듀티 사이클 검출 회로(440)는 클럭 신호(CLK0')에 기초하여 에러 코드(ERR_CODE)를 생성할 수 있고, 생성된 에러 코드(ERR_CODE)를 듀티 사이클 보정 회로(420)에 제공할 수 있다.
도 12 내지 도 14를 참조하면, 지연 고정 루프 회로(210)는 동작할 수 있다(S330). 예를 들어, 지연 고정 루프 회로(210)에 지연 고정 루프 인에이블 신호(DLL_EN)가 인가됨으로써, 지연 고정 루프 회로(210)는 동작될 수 있다.
지연 고정 루프 회로(210)의 동작 중에, 듀티 사이클 보정 회로(420) 및 듀티 사이클 검출 회로(440)의 동작이 수행될 수 있다(S331). 듀티 사이클 검출 회로(440)는 업데이트 클럭 신호(UPDATE_CLK1)를 생성할 수 있다. 이 경우, 지연 고정 루프 회로(210)에 입력되는 클럭 신호(CLK0')의 듀티 사이클은 보정될 수 있다.
클럭 보정 회로(400)는 듀티 사이클 보정 회로(420) 및 듀티 사이클 검출 회로(440)의 동작이 종료되었는지 판단할 수 있다(S332). 듀티 사이클 보정 회로(420) 및 듀티 사이클 검출 회로(440)의 동작이 종료되지 않은 경우(S332-N), 듀티 사이클 보정 회로(420) 및 듀티 사이클 검출 회로(440)의 동작은 계속될 수 있다. 듀티 사이클 보정 회로(420) 및 듀티 사이클 검출 회로(440)의 동작이 종료된 경우(S332-Y), 듀티 사이클 보정 회로(220) 및 듀티 사이클 검출 회로(240)의 동작이 수행될 수 있다(S333).
듀티 사이클 검출 회로(440)는 듀티 사이클 검출 회로(240)에 종료 신호(INDCC_END)를 전달하고, 듀티 사이클 보정 회로(220) 및 듀티 사이클 검출 회로(240)는 종료 신호(INDCC_END)에 응답하여 동작할 수 있다.
지연 고정 루프 회로(210), 듀티 사이클 보정 회로(220) 및 듀티 사이클 검출 회로(240)의 동작은 종료될 수 있다(S334). 즉, 지연 고정 루프 회로(210)의 동작이 종료됨에 따라서, 듀티 사이클 보정 회로(220) 및 듀티 사이클 검출 회로(240)의 동작은 종료될 수 있다.
이하, 도 15를 참조하여 다른 몇몇 실시예에 따른 클럭 보정 회로(401)를 설명한다.
도 15는 몇몇 실시예에 따른 클럭 보정 회로의 블록도이다. 설명의 편의를 위해, 도 1 내지 도 14를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 클럭 보정 회로(401)는 지연 고정 루프 회로(210), 듀티 사이클 보정 회로(220), 클럭 트리(230), 듀티 사이클 검출 회로(240) 및 듀티 사이클 보정 회로(420)를 포함할 수 있다.
지연 고정 루프 회로(210)는 듀티 사이클 보정 회로(420) 및 듀티 사이클 보정 회로(220) 사이에 배치될 수 있다. 지연 고정 루프 회로(210)는 듀티 사이클 보정 회로(420) 및 듀티 사이클 보정 회로(220)를 연결할 수 있다.
듀티 사이클 검출 회로(240)는 클럭 신호(CLK0') 및 제3 클럭 신호(CLK3)를 수신할 수 있다. 듀티 사이클 검출 회로(240)는 클럭 신호(CLK0')에 응답하여 에러 코드(ERR_CODE)를 듀티 사이클 보정 회로(420)에 제공할 수 있다. 듀티 사이클 검출 회로(240)는 제3 클럭 신호(CLK3)에 응답하여 에러 코드(ERR_CODE)를 듀티 사이클 보정 회로(220)에 제공할 수 있다.
여기서, 듀티 사이클 보정 회로(420)에 에러 코드(ERR_CODE)를 제공하는 동작과, 듀티 사이클 보정 회로(220)에 에러 코드(ERR_CODE)를 제공하는 동작은 순차적으로 수행될 수 있다. 하지만, 본 발명의 기술적 사상에 따른 실시예는 이에 제한되지 않으며, 듀티 사이클 보정 회로(420)에 에러 코드(ERR_CODE)를 제공하는 동작과, 듀티 사이클 보정 회로(220)에 에러 코드(ERR_CODE)를 제공하는 동작은 동시에 수행될 수 있다.
즉, 도 12의 듀티 사이클 검출 회로(240)와 듀티 사이클 검출 회로(440)는, 도 15의 하나의 듀티 사이클 검출 회로(240)로 구현될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 메모리 시스템 10: 메모리 컨트롤러
100: 메모리 장치 110: 제어 로직 회로
180: 메모리 셀 어레이 CLK: 클럭 신호
200: 클럭 보정 회로 210: 지연 고정 루프 회로
220: 듀티 사이클 보정 회로 230: 클럭 트리
240: 듀티 사이클 검출 회로

Claims (10)

  1. 외부 클럭 신호를 제공받고, 상기 외부 클럭 신호를 지연시킨 내부 클럭 신호를 생성하는 지연 고정 루프 회로;
    상기 내부 클럭 신호를 제공받고, 상기 내부 클럭 신호의 듀티 사이클을 보정한 제1 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로; 및
    제2 듀티 사이클 보정 회로 및 에러 코드 생성 회로를 포함하는 듀티 사이클 검출 회로를 포함하고,
    상기 에러 코드 생성 회로는 상기 제1 보정 클럭 신호를 제공받고, 상기 제1 보정 클럭 신호에 기초하여 상기 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제1 에러 코드를 생성하고,
    상기 제2 듀티 사이클 보정 회로는 상기 제1 에러 코드에 응답하여 상기 제1 보정 클럭 신호의 듀티 사이클을 보정한 제2 보정 클럭 신호를 생성하고,
    상기 에러 코드 생성 회로는 상기 제2 보정 클럭 신호에 기초하여 상기 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제2 에러 코드를 생성하고,
    상기 제1 듀티 사이클 보정 회로는 상기 제2 에러 코드를 제공받고, 상기 제2 에러 코드에 응답하여 상기 내부 클럭 신호의 듀티 사이클을 보정한 제3 보정 클럭 신호를 생성하는 클럭 보정 회로.
  2. 제 1항에 있어서,
    상기 제2 듀티 사이클 보정 회로의 구조는 상기 제1 듀티 사이클 보정 회로의 구조와 실질적으로 동일한 클럭 보정 회로.
  3. 제 1항에 있어서,
    상기 에러 코드 생성 회로는 듀티 사이클 결정 회로 및 카운터를 포함하고,
    상기 듀티 사이클 결정 회로는 상기 제1 보정 클럭 신호를 제공받고, 상기 제1 보정 클럭 신호에 기초하여 비교 신호를 생성하고,
    상기 카운터는 상기 비교 신호에 기초하여, 상기 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제1 에러 코드를 생성하는 클럭 보정 회로.
  4. 제 1항에 있어서,
    상기 제1 듀티 사이클 보정 회로 및 상기 듀티 사이클 검출 회로 사이에 연결되는 클럭 트리 회로를 더 포함하고,
    상기 클럭 트리 회로는 상기 제1 듀티 사이클 보정 회로로부터 상기 제1 보정 클럭 신호를 제공받고, 상기 듀티 사이클 검출 회로에 상기 제1 보정 클럭 신호를 제공하는 클럭 보정 회로.
  5. 외부 클럭 신호를 제공받고, 상기 외부 클럭 신호를 지연시킨 내부 클럭 신호를 생성하는 지연 고정 루프 회로;
    상기 내부 클럭 신호를 제공받고, 상기 내부 클럭 신호의 듀티 사이클을 보정한 보정 클럭 신호를 생성하고, 상기 보정 클럭 신호는 제1 주파수를 갖는 듀티 사이클 보정 회로;
    상기 보정 클럭 신호를 제공받고, 상기 보정 클럭 신호에 응답하여 제2 주파수를 갖는 업데이트 클럭 신호를 생성하는 클럭 생성기; 및
    상기 보정 클럭 신호 및 상기 업데이트 클럭 신호에 기초하여 에러 코드를 생성하는 듀티 사이클 결정 회로를 포함하고,
    상기 제2 주파수는 상기 제1 주파수와 다르고,
    상기 듀티 사이클 보정 회로는 상기 에러 코드를 제공받고, 상기 지연 고정 루프 회로의 동작 동안에 상기 에러 코드에 응답하여 상기 내부 클럭 신호의 듀티 사이클을 보정한 상기 보정 클럭 신호를 생성하는 클럭 보정 회로.
  6. 제 5항에 있어서,
    상기 제2 주파수는 상기 제1 주파수보다 작은 클럭 보정 회로.
  7. 제 5항에 있어서,
    상기 클럭 생성기는 듀티 사이클 보정 루프 지연 레플리카 회로 및 지연 측정 회로를 포함하고,
    상기 듀티 사이클 보정 루프 지연 레플리카 회로는 상기 보정 클럭 신호에 기초하여 레플리카 클럭 신호를 생성하는 클럭 보정 회로.
  8. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러와 연결되고, 상기 메모리 컨트롤러로부터 클럭 신호를 제공받는 메모리 장치를 포함하고,
    상기 메모리 장치는 클럭 보정 회로, 메모리 셀 어레이 및 데이터 입출력 버퍼를 포함하고,
    상기 클럭 보정 회로는 상기 클럭 신호에 기초하여 출력 클럭 신호를 생성하고,
    상기 메모리 셀 어레이는 복수의 메모리 셀들을 포함하고,
    상기 데이터 입출력 버퍼는 상기 메모리 셀 어레이로부터 독출되는 데이터를 저장하고, 상기 출력 클럭 신호에 동기되어 상기 데이터를 출력하고,
    상기 클럭 보정 회로는,
    상기 클럭 신호를 제공받고, 상기 클럭 신호를 지연시킨 내부 클럭 신호를 생성하는 지연 고정 루프 회로;
    상기 내부 클럭 신호를 제공받고, 상기 내부 클럭 신호의 듀티 사이클을 보정한 제1 보정 클럭 신호를 생성하는 제1 듀티 사이클 보정 회로; 및
    상기 제1 보정 클럭 신호를 제공받고, 상기 제1 보정 클럭 신호에 기초하여 상기 내부 클럭 신호의 듀티 사이클의 보정 여부에 대한 제1 에러 코드를 생성하고, 상기 제1 듀티 사이클 보정 회로를 이용하지 않으면서 상기 제1 에러 코드 및 상기 제1 보정 클럭 신호에 기초하여 상기 제1 에러 코드와 다른 제2 에러 코드를 생성하는 제1 듀티 사이클 검출 회로를 포함하고,
    상기 제1 듀티 사이클 보정 회로는 상기 제2 에러 코드를 제공받고, 상기 제2 에러 코드에 응답하여 상기 내부 클럭 신호의 듀티 사이클을 보정한 상기 출력 클럭 신호를 생성하는 메모리 시스템.
  9. 제 8항에 있어서,
    상기 클럭 보정 회로는,
    상기 메모리 컨트롤러와 상기 지연 고정 루프 회로 사이에 연결되고, 상기 클럭 신호를 제공받고, 상기 클럭 신호의 듀티 사이클을 보정한 제2 보정 클럭 신호를 생성하는 제2 듀티 사이클 보정 회로; 및
    상기 제2 보정 클럭 신호를 제공받고, 상기 제2 보정 클럭 신호에 기초하여 상기 클럭 신호의 듀티 사이클의 보정 여부에 대한 제3 에러 코드를 생성하고, 상기 제3 에러 코드 및 상기 제2 보정 클럭 신호에 기초하여 상기 제3 에러 코드와 다른 제4 에러 코드를 생성하는 제2 듀티 사이클 검출 회로를 더 포함하는 메모리 시스템.
  10. 제 9항에 있어서,
    상기 제1 듀티 사이클 보정 회로 및 상기 제1 듀티 사이클 검출 회로는, 상기 제2 듀티 사이클 보정 회로 및 상기 제2 듀티 사이클 검출 회로의 동작이 종료된 후에 동작하는 메모리 시스템.
KR1020200158627A 2020-11-24 2020-11-24 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템 KR20220071470A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020200158627A KR20220071470A (ko) 2020-11-24 2020-11-24 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템
US17/380,206 US11651813B2 (en) 2020-11-24 2021-07-20 Clock correction circuit and memory system comprising the clock correction circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200158627A KR20220071470A (ko) 2020-11-24 2020-11-24 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20220071470A true KR20220071470A (ko) 2022-05-31

Family

ID=81658541

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200158627A KR20220071470A (ko) 2020-11-24 2020-11-24 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템

Country Status (2)

Country Link
US (1) US11651813B2 (ko)
KR (1) KR20220071470A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240085814A (ko) 2022-12-08 2024-06-17 한국전자통신연구원 메모리 인터페이스를 위한 듀티 싸이클 모니터링 방법 및 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11962306B2 (en) 2021-06-29 2024-04-16 Nvidia Corporation Clock anomaly detection
US12079028B2 (en) * 2022-01-31 2024-09-03 Nvidia Corporation Fast clock detection

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486256B1 (ko) * 2002-09-04 2005-05-03 삼성전자주식회사 듀티사이클 보정회로를 구비하는 반도체 메모리 장치 및상기 반도체 메모리 장치에서 클럭신호를 보간하는 회로
US6664829B1 (en) 2002-09-04 2003-12-16 National Semiconductor Corporation Charge pump using dynamic charge balance compensation circuit and method of operation
US20070075753A1 (en) 2005-09-30 2007-04-05 Rachael Parker Duty cycle measurement circuit
US7227809B2 (en) 2005-10-14 2007-06-05 Micron Technology, Inc. Clock generator having a delay locked loop and duty cycle correction circuit in a parallel configuration
KR100722775B1 (ko) * 2006-01-02 2007-05-30 삼성전자주식회사 반도체 장치의 지연동기루프 회로 및 지연동기루프제어방법
US8018261B2 (en) 2008-03-25 2011-09-13 Micron Technology, Inc. Clock generator and methods using closed loop duty cycle correction
US7705649B1 (en) 2008-04-03 2010-04-27 National Semiconductor Corporation Duty cycle correction circuit with small duty error and wide frequency range
KR100954108B1 (ko) 2008-09-02 2010-04-27 주식회사 하이닉스반도체 지연고정루프회로
KR101027679B1 (ko) 2008-12-23 2011-04-12 주식회사 하이닉스반도체 Ｄｌｌ 회로
KR101030275B1 (ko) 2009-10-30 2011-04-20 주식회사 하이닉스반도체 듀티 보정 회로 및 이를 포함하는 클럭 보정 회로
US8665665B2 (en) 2011-03-30 2014-03-04 Mediatek Inc. Apparatus and method to adjust clock duty cycle of memory
KR101194380B1 (ko) * 2011-04-21 2012-10-25 에스케이하이닉스 주식회사 지연 조절 회로 및 이를 포함하는 반도체 메모리 장치
JP2013042353A (ja) 2011-08-16 2013-02-28 Elpida Memory Inc 半導体装置
EP2798739A4 (en) 2011-12-29 2016-08-17 Intel Corp DEVICE AND METHOD FOR A DIGITAL CLOCK MOTOR WITH A KEY RATIO CORRECTION AND QUADRATURE PLACEMENT
WO2013162557A1 (en) 2012-04-26 2013-10-31 Hewlett-Packard Development Company, L.P. Self-biased delay locked loop with delay linearization
US9484894B2 (en) 2012-07-09 2016-11-01 International Business Machines Corporation Self-adjusting duty cycle tuner
US9954517B2 (en) 2012-11-06 2018-04-24 Micron Technology, Inc. Apparatuses and methods for duty cycle adjustment
US9018994B2 (en) 2012-12-28 2015-04-28 SK Hynix Inc. Duty cycle correction circuit and operation method thereof
US9059691B2 (en) 2012-12-31 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Duty cycle detection and correction circuit in an integrated circuit
US9086707B2 (en) 2013-01-09 2015-07-21 Nvidia Corporation System and method for modulating a duty cycle of a switching mode power supply
US8947143B2 (en) 2013-03-15 2015-02-03 Nanya Technology Corporation Duty cycle corrector
KR20140112927A (ko) 2013-03-15 2014-09-24 삼성전자주식회사 디지털 듀티 사이클 보정 회로
KR102240275B1 (ko) * 2014-12-01 2021-04-14 삼성전자주식회사 지연 고정 루프 및 이를 포함하는 메모리 장치
US11082036B2 (en) * 2019-06-26 2021-08-03 SanDiskTechnologies LLC Memory interface system for duty-cycle error detection and correction
US10923177B1 (en) * 2019-12-23 2021-02-16 Nanya Technology Corporation Delay-locked loop, memory device, and method for operating delay-locked loop
KR20210130434A (ko) * 2020-04-22 2021-11-01 삼성전자주식회사 지연 동기 루프 회로 및 이를 구비하는 반도체 메모리 장치
KR20220021505A (ko) * 2020-08-14 2022-02-22 삼성전자주식회사 듀티 조절 회로, 이를 포함하는 지연 동기 루프 회로 및 반도체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240085814A (ko) 2022-12-08 2024-06-17 한국전자통신연구원 메모리 인터페이스를 위한 듀티 싸이클 모니터링 방법 및 장치

Also Published As

Publication number Publication date
US11651813B2 (en) 2023-05-16
US20220165322A1 (en) 2022-05-26

Similar Documents

Publication Publication Date Title
US8324946B2 (en) Clock generator and methods using closed loop duty cycle correction
US20070152723A1 (en) Delay-locked loops for semiconductor devices and methods of controlling the same
KR20220071470A (ko) 클럭 보정 회로 및 클럭 보정 회로를 포함하는 메모리 시스템
US6563759B2 (en) Semiconductor memory device
US6842396B2 (en) Semiconductor memory device with clock generating circuit
US6768698B2 (en) Semiconductor memory device with internal clock generation circuit
US7221618B2 (en) Semiconductor memory device having different synchronizing timings depending on the value of CAS latency
US8531897B2 (en) Delay control circuit and semiconductor memory device including the same
US7164609B2 (en) Device for controlling data output for high-speed memory device and method thereof
US10491223B2 (en) Memory device including a delay locked loop and operating method of the memory device
US12057194B2 (en) Memory device, operating method of the memory device and memory system comprising the memory device
TW202018709A (zh) 記憶體訊號相位差校正電路與方法
US8369165B2 (en) Synchronous signal generating circuit
JP2002358782A (ja) 半導体記憶装置
US8610471B2 (en) Delay locked loop
CN113098505A (zh) 延迟锁定回路、存储器元件以及该延迟回路的操作方法
US8004929B2 (en) Semiconductor memory device and control method thereof
JP5587562B2 (ja) 半導体記憶装置
JP5431028B2 (ja) 半導体記憶装置
US11914416B2 (en) Transmitter circuit and method of operating same
KR20000056166A (ko) 반도체 메모리의 위상 지연 보정 회로 및 방법
JP2013005132A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination