KR20200138275A

KR20200138275A - Mipi d-phy 발송 회로 및 기기

Info

Publication number: KR20200138275A
Application number: KR1020207029589A
Authority: KR
Inventors: 싱중 류
Original assignee: 선전 판고 마이크로시스템즈 컴퍼니.,리미티드.
Priority date: 2019-05-29
Filing date: 2020-05-29
Publication date: 2020-12-09
Also published as: CN110334044B; KR102427868B1; WO2020239109A1; CN110334044A

Abstract

본 발명은 MIPI D-PHY 발송 회로 및 기기를 제공하고, MIPI D-PHY 발송 회로는 FPGA 재구성 가능 발송 클록 회로; 상기 FPGA 재구성 가능 발송 클록 회로에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로; 데이터 패킷 재조합 회로; 및 상기 데이터 패킷 재조합 회로에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로를 포함하며, FPGA 재구성 가능 MIPI D-PHY 발송 회로를 통해 MIPI D-PHY 발송 회로와 MIPI 프로토콜층에 대해 정합 설계를 진행하여, MIPI D-PHY 발송 회로의 구동 능력을 조절함으로써, 회로 면적을 효과적으로 감소하고 회로의 자원 사용률을 향상시키며, 발송 성능을 향상시키고 호환성을 향상시킬 수 있고, CSI-2와 DSI의 여러가지 다양한 응용 상황 요구를 만족시킬 수도 있다.

Description

MIPI D-PHY 발송 회로 및 기기

본 발명은 2019년 5월 29일에 제출한 출원번호가 CN201910458822.7인 중국 출원의 우선권을 주장하고, 인용을 통해 그 모든 내용이 본문에 병합된다.

본 발명은 고속 직렬 버스 기술분야에 관한 것이고, 더 구체적으로 MIPI D-PHY 발송 회로 및 기기에 관한 것이다.

MIPI(Mobile Industry Processor Interface, 모바일 산업 프로세서 인터페이스) DPHY는 모바일 업계 프로세서 인터페이스의 표준 범용 인터페이스이다. MIPI D-PHY 인터페이스가 모바일 업계에서의 응용이 날따라 광범위해짐에 따라, MIPI D-PHY 지원 모드에 대한 다양성에 대한 요구도 높아지고 있다. 그러나 기존의 MIPI D-PHY 회로는 모두 ASIC 전용 회로를 사용하기에 응용 모드에 대해 유연하게 구성할 수 없고, 전용 MIPI D-PHY 회로는 상이한 응용 상황 요구를 만족시킬 수 없다. 또한 범용 MIPI D-PHY 회로와 프로토콜(CSI-2/DSI) 회로가 각각 독립적이기에, MIPI D-PHY와 MIPI 프로토콜층은 모두 회로에 대해 프로토콜 처리를 진행해야 하므로, 일부 기능이 중복되어 자원 낭비 문제가 존재한다.

본 발명이 해결하고자 하는 기술적 과제는 기존의 전용 MIPI D-PHY 회로가 상이한 응용 상황 요구를 만족시킬 수 없고, 범용 MIPI D-PHY 회로와 프로토콜(CSI-2 프로토콜/DSI 프로토콜) 회로가 각각 독립적이기에, MIPI D-PHY와 MIPI 프로토콜층이 모두 회로에 대해 프로토콜 처리를 진행해야 하므로, 일부 기능이 중복되어 자원 낭비 문제가 존재하는 것이다.

상기 기술적 과제를 해결하기 위해, 본 발명은 MIPI D-PHY 발송 회로를 제공하고, 상기 MIPI D-PHY 발송 회로는 FPGA 재구성 가능 발송 클록 회로; 및 상기 FPGA 재구성 가능 발송 클록 회로에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로를 포함한다.

선택 가능하게, 상기 MIPI D-PHY 발송 회로는 데이터 패킷 재조합 회로; 및 상기 데이터 패킷 재조합 회로에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로를 더 포함하고, 상기 데이터 패킷 재조합 회로는 발송하고자 하는 데이터를 프로토콜에 따라 재패키징한 후 상기 FPGA 재구성 가능 DPHY_IO 발송 회로에 발송한다.

선택 가능하게, 상기 MIPI D-PHY 발송 회로는 CSI-2프로토콜 또는 DSI프로토콜에 기초하여 데이터 전송을 진행한다.

선택 가능하게, 상기 FPGA 재구성 가능 발송 클록 회로는 PLL 모듈을 포함하고, FPGA 재구성 가능 DPHY_IO 발송 회로는 DPHY_IO 클록 회로를 포함하며, 상기 PLL 모듈은 클록 링크 클록 신호 출력 회로, 데이터 링크 클록 신호 출력 회로를 포함하고, 상기 DPHY_IO 클록 회로는 각각 상기 클록 링크 클록 신호 출력 회로에 연결되는 클록 링크 클록 채널, 및 상기 데이터 링크 클록 신호 출력 회로에 연결되는 데이터 링크 클록 채널을 포함한다.

선택 가능하게, 상기 클록 링크 클록 채널은 제1 주파수 분할 회로CLKDIV, 제1 병렬 직렬 변환 모듈OSERDES, 제1 입력 출력 버퍼IOB를 포함하고, 상기 제1 주파수 분할 회로 CLKDIV는 제1 상기 PLL 모듈이 발송한 클록 채널 데이터를 수신하고, 상기 클록 채널 데이터에 대해 주파수 분할을 진행한 후 제1 병렬 데이터를 얻으며, 상기 제1 병렬 데이터를 제1 병렬 직렬 변환 모듈OSERDES에 병렬 전송하고, 상기 제1 병렬 직렬 변환 모듈OSERDES은 상기 제1 병렬 데이터를 제1 직렬 데이터로 변환하여 상기 제1 입력 출력 버퍼IOB에 전송한다.

선택 가능하게, 상기 데이터 링크 클록 채널은 제2 주파수 분할 회로CLKDIV, 제2 병렬 직렬 변환 모듈OSERDES, 제2 입력 출력 버퍼IOB를 포함하고, 상기 제2 주파수 분할 회로CLKDIV는 상기 PLL 모듈이 발송한 데이터채널 데이터를 수신하고, 상기 데이터 채널 데이터에 대해 주파수 분할을 진행 한 후 제2 병렬 데이터를 얻으며, 상기 제2 병렬 데이터를 상기 제2 병렬 직렬 변환 모듈OSERDES에 병렬 전송하고, 상기 제2 병렬 직렬 변환 모듈OSERDES은 상기 제2 병렬 데이터를 제2 직렬 데이터로 변환하여 상기 제2 입력 출력 버퍼IOB에 전송한다.

선택 가능하게, 상기 FPGA 재구성 가능 DPHY_IO 발송 회로는 최대 4개의 데이터 출력 채널을 포함한다.

선택 가능하게, 상기 데이터 출력 채널은 상기 DPHY_IO 발송 회로 및 외부 아날로그 회로를 포함하고, 상기 DPHY_IO 발송 회로는 상기 외부 아날로그 회로에 연결된다.

선택 가능하게, 상기 DPHY_IO 발송 회로는 IOL 모듈 및 상기 IOL 모듈에 연결되는 발송 회로를 포함하고, IOL 모듈은 저속 데이터 또는 고속 데이터를 수신하며; 발송 회로는 저속 데이터 또는 고속 데이터를 외부 포트에 출력하고; 상기 외부 아날로그 회로는 상기 외부 포트에 연결된다.

선택 가능하게, 상기 IOL 모듈의 개수는 4개이고, 4개의 IOL 모듈은 저속 데이터를 전송하기 위한 2개의 제1 IOL 모듈 및 고속 데이터를 전송하기 위한 2개의 제2 IOL 모듈을 포함한다.

선택 가능하게, 상기 MIPI D-PHY 발송 회로는 제1 저항을 더 포함하고, 상기 제1 IOL 모듈은 상기 제1 저항을 통해 상기 외부 포트에 연결되며, 상기 제1 저항의 저항 값은 330 옴이다.

선택 가능하게, 상기 MIPI D-PHY 발송 회로는 제2 저항을 더 포함하고, 상기 제2 IOL 모듈은 상기 제2 저항을 통해 상기 외부 포트에 연결되며, 상기 제2 저항의 저항 값은 50 옴이다.

선택 가능하게, 상기 고속 데이터의 레벨 표준은 LVDS이다.

선택 가능하게, 상기 고속 데이터는 2~4mA의 전류이다.

선택 가능하게, 상기 저속 데이터의 레벨 표준은 LVCMOS12이다.

선택 가능하게, 상기 고속 데이터는 2~12mA의 전류이다.

선택 가능하게, 상기 클록 링크 클록 채널은 단방향 채널이고, 상기 데이터 링크 클록 채널은 단방향 채널 또는 양방향 채널이다.

선택 가능하게, 상기 MIPI D-PHY 발송 회로는 클록 통로의 클록 및 데이터 통로의 클록을 생성하기 위한 것이고, 상기 클록 통로의 클록 및 상기 데이터 통로의 클록은 기설정 위상만큼 차이난다.

또한, 본 발명은 상술한 MIPI D-PHY 발송 회로를 포함하는 기기를 더 제공한다.

선택 가능하게, 상기 기기는 스마트폰, 태블릿 PC, 노트북, PDA 및 차량 탑재 컴퓨터를 포함한다.

MIPI D-PHYMIPI D-PHYMIPI D-PHY

도 1은 본 발명의 실시예 1이 제공하는 MIPI D-PHY 발송 회로의 구조 모식도이다.
도 2는 본 발명의 실시예 1이 제공하는 MIPI D-PHY 발송 회로의 클록 회로 논리적 계층 회로의 구조 모식도이다.
도 3은 본 발명의 실시예 1이 제공하는 MIPI D-PHY 발송 회로의 DPHY_IO 발송 회로의 구조 모식도이다.
도 4는 본 발명의 실시예 2가 제공하는MIPI D-PHY 발송 회로의 작업 흐름 모식도이다.

본 발명의 목적, 과제의 해결 수단 및 장점이 더 명확해지도록, 아래 구체적인 실시형태를 통해 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 이해해야 할 것은, 여기서 설명된 구체적인 실시예는 본 발명을 해석하기 위한 것일 뿐 한정하기 위한 것이 아니다.

실시예 1

기존의 전용 MIPI D-PHY 회로가 상이한 응용 상황 요구를 만족시킬 수 없고, 범용 MIPI D-PHY 회로와 프로토콜(CSI-2/DSI) 회로가 각각 독립적이기에, MIPI D-PHY와 MIPI 프로토콜층이 모두 회로에 대해 프로토콜 처리를 진행해야 하므로, 일부 기능이 중복되어 자원 낭비 문제가 발생하는 것을 해결하기 위해, MIPI D-PHY 발송 회로를 제공한다.

이해해야 할 것은, 본 발명은 FPGA((Field-Programmable Gate Array, 필드 프로그래머블 게이트 어레이)를 사용하여 MIPI D-PHY 발송 회로의 재구성을 실현한다. 여기서, MIPI는 모바일 산업 프로세서 인터페이스로서 그 정식 명칭은 Mobile Industry Processor Interface이다. 여기서, MIPI D-PHY는 MIPI의 한가지 물리적 계층이고, 그 프로토콜층에는 CSI와 DSI 두 가지가 있으며, 여기서 CSI는 주로 이미지 접속, 예를 들면 이미지 센서(Sensor)에 사용된다.

도 1을 참조하면, 도 1은 본 발명의 실시예가 제공하는 MIPI D-PHY 발송 회로의 구조 모식도이다. MIPI D-PHY 발송 회로(100)는 FPGA 재구성 가능 발송 클록 회로(110), 상기 FPGA 재구성 가능 발송 클록 회로(110)에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로(120), 데이터 패킷 재조합 회로(prg_tx_hs_pkg)(130) 및 상기 데이터 패킷 재조합 회로(130)에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로(120)를 포함하고, 아래에서 FPGA 재구성 가능 발송 클록 회로(110)에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로(120)를 DPHY_IO 클록 회로(121)로 약칭하고, 데이터 패킷 재조합 회로(130)에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로(120)를 DPHY_IO 발송 회로(122)로 약칭한다.

본 실시예에서, FPGA 재구성 가능 발송 클록 회로(110)는 PLL 모듈이고, PLL 모듈은 사용자 구성에 따라 필요한 클록을 생성할 수 있으며, 설명해야 할 것은 생성된 클록은 2 가지 유형이 있는데 한 가지는 클록 통로의 클록이고 다른 한가지는 데이터 통로의 클록이며, 2개의 클록은 일정한 위상 관계를 유지하여 디지털 회로에 필요한 구축 유지 시간을 만족한다. DPHY_IO 클록 회로(121)는 PLL 모듈이 hs_clk 및 hs_clk_i을 통해 각각 전송해 온 클록 채널의 클록 및 데이터 채널의 클록을 수신하고, 여기서 hs_cl은 클록 채널의 구동 클록이며, hs_clk_i은 데이터 채널의 구동 클록으로서 클록 채널에 의해 출력된다. 데이터 패킷 재조합 회로(prg_tx_hs_pkg)(130)는 수신된 사용자 데이터를 프로토콜 요구에 따라 재패키징하여 DPHY_IO 발송 회로(122)에 발송하고 데이터 채널에 의해 출력된다.

설명해야 할 것은, 데이터 패킷 재조합 회로(130)는 수신된 사용자 데이터를 처리하고, 프로토콜 요구에 따라 DPHY_IO 발송 회로(122)에 의해 수신 처리가 가능한 포맷으로 변환시킨 후 재패키징 하여 발송한다.

본 실시예에서, MIPI D-PHY 발송 회로(100)와 CSI-2프로토콜/DSI프로토콜에 대해 정합을 진행하는데, 다시 말하면 MIPI D-PHY 발송 회로(100)는 CSI-2프로토콜 또는 DSI프로토콜에 기초하여 데이터 전송을 진행할 수 있다. 구체적으로 어느 프로토콜을 선택하는지는 사용자 본인이 결정하면 되고, 이러한 방식은 회로 면적을 효과적으로 감소하고 회로의 자원 사용률을 향상시킬 수 있다.

본 실시예에서, MIPI D-PHY 발송 회로는 한 쌍의 소스 동기화 클록 및 1 내지 4쌍의 클록 데이터 라인을 사용하여 데이터 전송을 진행하고, 설명해야 할 것은, 클록 채널은 단방향이고 데이터 채널은 단방향 또는 양방향이다.

본 실시예에서, 클록 신호의 전송은 도 2를 참조하기 바란다. PLL 모듈은 클록 신호 입력단(clk_in)(111), 제1 클록 신호 출력단(clkout0)(112), 제2 클록 신호 출력단(clkout1)(113), 클록 링크 클록 신호 출력 회로(114) 및 데이터 링크 클록 신호 출력 회로(115)를 포함하고, DPHY_IO 클록 회로는 각각 클록 링크 클록 신호 출력 회로(114)에 연결되는 클록 링크 클록 채널(1211), 및 데이터 링크 클록 신호 출력 회로(115)에 연결되는 데이터 링크 클록 채널(1212)을 포함하며, 클록 링크 클록 채널은 주파수 분할 회로(CLKDIV)(1211a), 병렬 직렬 변환 모듈(OSERDES)(1211b), 입력 출력 버퍼(IOB)(1211c)를 포함하고, 데이터 링크 클록 채널은 주파수 분할 회로(CLKDIV)(1212a), 병렬 직렬 변환 모듈(OSERDES)(1212b), 입력 출력 버퍼(IOB)(1212c)를 포함한다.

구체적으로, PLL 모듈 중의 클록 신호 입력단(clk_in)(111)은 사용자가 구성한 클록 신호를 수신하고, 상기 클록 신호는 클록 통로의 클록 신호 및 데이터 통로의 클록 신호를 포함하며, 클록 통로의 클록 신호는 제1 클록 신호 출력단(clkout0)(112)에 의해 클록 링크 클록 신호 출력 회로(114)를 통해 클록 링크 클록 채널(1211)에 진입하고, 데이터 통로의 클록 신호는 제2 클록 신호 출력단(clkout1)(113)에 의해 데이터 링크 클록 신호 출력 회로(115)를 통해 데이터 링크 클록 채널(1212)에 진입하며; 클록 링크 클록 채널(1211)은 클록 통로 클록 신호를 수신하고 주파수 분할 회로(CLKDIV)(1211a)에 의해 주파수 분할을 진행하고, 2개의 클록 통로 클록 신호를 출력하며, 병렬 직렬 변환 모듈(OSERDES)(1211b)을 통해 신호를 직렬 신호로 변환시켜 입력 출력 버퍼(IOB)(1211c)에 전송하고, 입력 출력 버퍼(IOB)(1211c)를 거쳐 외부 포트(200)에 출력하며, 출력된 클록 통로 클록 신호의 위상은 반대되고; 데이터 링크 클록 채널(1212)은 데이터 통로의 클록 신호를 수신하고 주파수 분할 회로(CLKDIV)(1212a)에 의해 주파수 분할을 진행한 후, 2개의 데이터 통로 클록 신호를 출력하며, 병렬 직렬 변환 모듈(OSERDES)(1212b)을 통해 신호를 직렬 신호로 변환시켜 입력 출력 버퍼(IOB)(1212c)에 전송하고, 입력 출력 버퍼(IOB)(1212c)를 거쳐 외부 포트(200)에 출력하며, 출력된 데이터 통로 클록 신호의 위상은 반대된다.

설명해야 할 것은, 상기 데이터 통로 클록 신호의 전송은 하나의 데이터 채널에 대응되고, MIPI D-PHY 발송 회로(100) 작동 시 최대 4개의 채널이 동시에 데이터 전송을 진행할 수 있으며, 각각의 데이터 채널은 모두 하나의 병렬 직렬 변환 모듈(OSERDES)(1212b) 및 입력 출력 버퍼(IOB)(1212c)에 대응되고, 각각의 병렬 직렬 변환 모듈(OSERDES)(1212b)은 모두 주파수 분할 회로(CLKDIV)(1212a)에 의해 주파수 분할을 거친 후 출력된 2개의 데이터 통로 클록 신호를 수신한다.

본 실시예에서, MIPI D-PHY 발송 회로의 데이터 채널과 클록 채널은 모두 FPGA에 의해 재구성이 가능하고, 데이터 채널의 신호와 클록 채널의 신호는 위상 조정이 가능하다.

본 실시예에서, DPHY_IO 발송 회로의 구체적인 작동 흐름은 도 3을 참조하기 바란다.

MIPI D-PHY 발송 회로는 저속 모드(LP, Lower Power) 및 고속 모드(HS, high speed) 2가지 전송 모드를 포함하고, 2가지 모드가 공통으로 작동하여 MIPI 인터페이스 프로토콜층 중의 데이터 및 명령의 전송을 실현한다.

도 3에 도시된 바와 같이, DPHY_IO 발송 회로(122)는 IOL 모듈(1221) 및 발송 회로(1222)를 포함한다. 본 실시예에서, DPHY_IO 발송 회로는 4개의 IOL 모듈(1221)을 포함하고, 4개의 IOL 모듈(1221)은 저속 데이터를 전송하기 위한 2개의 제1 IOL 모듈(1221a) 및 고속 데이터를 전송하기 위한 2개의 제2 IOL 모듈(1221b)을 포함한다. 저속 데이터를 수신한 후, 저속 데이터는 IO0(p 단)과 IO3(n 단)의 IOB(I/O 버퍼, 미도시)로부터 외부 포트(200)에 출력되고, 레벨 표준은 LVCMOS12를 사용한다. LP11->LP01-> LP00를 발송 완료한 후, 고속 채널의 TS를 0로 하고, 고속 채널 인에이블링(enabling)을 개방하고, LP11을 다시 발송 시, 고속 채널의 TS를 1로 하고 고속 채널을 닫는다. 고속 채널을 개방하는 동안 저속 채널은 LP00을 발송해야 한다. 설명해야 할 것은, LP01은 P 단이 0, n 단이 1임을 표시하고, 다른 것도 유사하다. 고속 데이터를 수신한 후, 2개의 제2 IOL 모듈(1221b)이 서로 배합하여 데이터를 처리하고, 고속 신호는 차등 레벨 LVDS(Low Voltage Differential Signaling, 저전압 차등 신호) 표준을 사용하고, IOL 모듈에 진입하여 병렬 직렬 변환(OSERDES)을 실현한다. 예를 들어, 8비트의 병렬 데이터를 직렬 데이터로 변환하고, IO1와 IO2의 IOB(I/O 버퍼, 미도시)를 통해 외부 포트(200)에 출력하며, IOB(I/O 버퍼, 미도시)는 제어를 받아야 하고 TS는 0이며, 3상태 인에이블링을 닫고, 신호는 IOB로부터 외부 포트(200)에 출력될 수 있으며, TS가 1일 경우 3상태 인에이블링을 개방하고 외부 포트(200)는 고저항 상태로 인에이블링 된다. IO0, IO1, IO2 및 IO3은 외부 포트(200)를 통해 외부 아날로그 회로(300)에 연결되고, 고속 채널IO1 및 IO2에는 제1 저항(140)이 직렬 연결 되며, 여기서 제1 저항은 330 옴 저항일 수 있고, 저속 채널IO0 및 IO4에는 제2 저항(150)이 직렬 연결되며, 제2 저항은 50 옴 저항일 수 있으며, MIPI 규범 요구에 부합되는 전기적 특성을 실현하고, 전기적 특성은 공통 모드 전압(직류 특성) 및 차등 진폭(교류 특성)을 포함한다. 여기서 도 2 중의 tx_byte_i_clk는 클록 채널의 바이트 클록이고, 이해해야 할 것은 도 2 중 다른 관련 명칭은 상응한 바이트 클록일 수 있다.

본 실시예에서, DPHY_IO 발송 회로의 구동 능력은 IOB를 통해 조절할 수 있고, 고속 모드에서 LVDS 레벨 표준을 사용하며 2mA~4mA를 선택할 수 있고; 저속 모드에서 LVCMOS12 레벨 표준을 사용하며 2~12mA를 선택할 수 있고, 설명해야 할 것은, 상이한 구동 전류를 사용하여 상이한 응용 상황에 적응한다.

본 발명의 실시예는 MIPI D-PHY 발송 회로(100)를 제공하고, 이는 FPGA 재구성 가능 발송 클록 회로(110), 및 상기 FPGA 재구성 가능 발송 클록 회로(110)에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로(120), 데이터 패킷 재조합 회로(130), 및 데이터 패킷 재조합 회로(130)에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로(120)를 포함하고, MIPI D-PHY 발송 회로(110)와 MIPI 프로토콜층에 대해 정합 설계를 진행하여, 회로 면적을 효과적으로 감소하고 회로의 자원 사용률을 향상시키며, MIPI D-PHY 데이터 채널과 클록 채널에 대해 위상 조절을 진행함으로써 발송 성능을 향상시키고, MIPI D-PHY 발송 회로의 구동 능력을 조절할 수 있어 호환성을 향상시킬 수 있고, MIPI D-PHY 발송 회로는 CSI-2와 DSI의 여러가지 다양한 응용 상황 요구를 만족시킬 수 있다.

실시예 2

상기 실시예의 기초상에서, 본 실시예는 MIPI D-PHY 발송 회로의4채널 프로토콜 발송 흐름도를 제공하고, 구체적으로 도 4를 참조하기 바란다.

시스템 초기화 시 대기 IDLE 상태에 진입한다.

S401: IDLE 상태에서 초기화 완료 여부를 검출하고, 완료되면 init_done를 높이고 ST_LP_STOP 상태에 진입하며, 초기화 시간의 길고 짧음은 사용자가 설정한다. 여기서 ST_LP_STOP는 저속 유휴 상태이다.

설명해야 할 것은, 초기화 완료 여부를 검출하는 것은 LP11 발송 여부에 따라 판단할 수 있고, LP11이 발송되면 초기화가 이미 완료되었음을 설명하고 아니면 계속하여 초기화를 진행한다. 본 실시예에서, 시간의 길고 짧음은 사용자가 설정하고, 클록 주기는 FPGA 재구성 가능 발송 클록 회로의 PLL 모듈에 의해 설정되며, 클록 주기를 잘 설정한 후 사용자는 필요에 따라 클록 주기의 개수를 구성해야 한다. 이런 시간의 길고 짧음은 클록 주기의 개수에 의해 결정된다.

S402: ST_LP_STOP 상태에서 valid_hs신호를 검출하고, 고속 데이터를 위해 신호를 요청하는 것은 고속 데이터를 곧 발송함을 의미하고, ST_HS_RQST 상태에 진입하고, 아니면 멈추고 대기한다.

S403: ST_HS_RQST 상태에서 LP01을 발송하고, 시간의 길고 짧음은 사용자가 설정하며, 완료되면 ST_HS_PRPR 상태에 진입하고, 아니면 멈추고 대기한다. 여기서 ST_HS_RQST은 고속 요청 진입 상태이다.

S404: ST_HS_PRPR 상태에서 LP00을 발송하고, 시간의 길고 짧음은 사용자가 설정하며, 완료되면 ST_HS_GO 상태에 진입하고, 아니면 멈추고 대기한다. 여기서 ST_HS_PRPR은 고속 준비 진입 상태이다.

S405: ST_HS_GO 상태에서 고속 0을 발송하고, 시간의 길고 짧음은 사용자가 설정하며, 완료되면 ST_HS_SYNC 상태에 진입하고, 아니면 멈추고 대기한다. 여기서 ST_HS_GO은 고속 변환 진입 상태이다.

S406: ST_HS_SYNC 상태에서 MIPI D-PHY 동기화 헤드 B8을 발송하고, ST_HS_DATA 상태에 자동으로 진입한다. 여기서 ST_HS_SYNC는 고속 데이터 동기화 상태이다.

설명해야 할 것은, MIPI D-PHY 동기화 헤드 B8은 데이터 전송 과정에서 각각의 데이터에 대해 위치 결정 및 동기화를 진행하기 위한 것으로서, 다시 말하면 수신단이 정렬 데이터를 수신한 후 데이터 전송 발송이 가능하다.

S407: ST_HS_DATA 상태에서 valid_hs이 “고” 인지의 여부를 검출하고, “고”이면 본 상태에 멈춰 사용자의 고속 데이터를 발송하며, “저”이면 ST_HS_TRAIL 상태에 진입한다.

이해해야 할 것은, 발송된 고속 데이터는 유효 데이터이다. 여기서 ST_HS_DATA는 발생 고속 데이터 상태이다.

S408: ST_HS_TRAIL 상태에서 고속 테일(tail) 신호를 발송하고, 시간의 길고 짧음은 사용자가 설정하며, 완료되면 IDLE 상태로 돌아가고, 아니면 본 상태에 멈춘다. 여기서 ST_HS_TRAIL은 고속 데이터 패킷 테일 발송 상태이다.

설명해야 할 것은, 본 실시예의 시간의 길고 짧음은 사용자가 설정하고, 클록 주기는 FPGA 재구성 가능 발송 클록 회로의 PLL 모듈에 의해 설정되며, 클록 주기를 잘 설정한 후 사용자는 필요에 따라 클록 주기의 개수를 구성해야 한다. 이런 시간의 길고 짧음은 클록 주기의 개수에 의해 결정된다.

본 실시예에서, 고속 테일 신호의 길이는 시간의 길고 짧음에 따라 결정할 수 있다.

본 발명의 실시예는 MIPI D-PHY 발송 회로의 구체적이 실현 과정을 제공하고, FPGA 재구성 가능 MIPI D-PHY 발송 회로를 통해 MIPI D-PHY 발송 회로와 MIPI 프로토콜층에 대해 정합 설계를 진행하여,회로 면적을 효과적으로 감소하고 회로의 자원 사용률을 향상시킨다. MIPI D-PHY 데이터 채널과 클록 채널에 대해 위상 조절을 진행함으로써 발송 성능을 향상시키고, MIPI D-PHY 발송 회로의 구동 능력을 조절할 수 있어 호환성을 향상시킬 수 있고, MIPI D-PHY 발송 회로는 CSI-2와 DSI의 여러가지 다양한 응용 상황 요구를 만족시킬 수 있다.

실시예 3

본 실시예는 기기를 제공하고, 상기 기기는 스마트폰, 태블릿 PC, 노트북, 개인용 정보 단말기(Personal Digital Assistant, PDA) 등 미러링 기능을 구비하는 모바일 스마트 기기일 수 있으나 이에 한정되지 않는다. 물론, 미러링 기능을 구비하는 PC,차량 탑재 컴퓨터 등 고정형 스마트 기기일 수도 있으나 이에 한정되지 않는다. 상기 기기는 상술한 실시예에 따른 MIPI D-PHY 발송 회로를 포함하여 상응한 기능을 실현하고 여기서는 중복 설명하지 않는다.

상술한 내용은 구체적인 실시형태를 결부하여 본 발명의 실시예에 대해 상세히 설명하였으나, 본 발명의 구체적인 실시가 이러한 설명에 의해 한정되는 것은 아니다. 본 발명이 속하는 기술분야의 통상의 기술자는 본 발명의 구상을 벗어나지 않는 전제하에 약간의 간단한 추리 또는 변환을 진행할 수 있는데 이러한 추리 또는 변환은 모두 본 발명의 보호범위에 속하는 것으로 보아야 한다.

Claims

MIPI D-PHY 발송 회로에 있어서,
FPGA 재구성 가능 발송 클록 회로; 및
상기 FPGA 재구성 가능 발송 클록 회로에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로를 포함하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제1항에 있어서,
데이터 패킷 재조합 회로; 및
상기 데이터 패킷 재조합 회로에 연결되는 FPGA 재구성 가능 DPHY_IO 발송 회로를 더 포함하고,
상기 데이터 패킷 재조합 회로는 발송하고자 하는 데이터를 프로토콜에 따라 재패키징한 후 상기 FPGA 재구성 가능 DPHY_IO 발송 회로에 발송하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제1항에 있어서,
상기 MIPI D-PHY 발송 회로는 CSI-2프로토콜 또는 DSI프로토콜에 기초하여 데이터 전송을 진행하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 FPGA 재구성 가능 발송 클록 회로는 PLL 모듈을 포함하고, FPGA 재구성 가능 DPHY_IO 발송 회로는 DPHY_IO 클록 회로를 포함하며, 상기 PLL 모듈은 클록 링크 클록 신호 출력 회로, 데이터 링크 클록 신호 출력 회로를 포함하고, 상기 DPHY_IO 클록 회로는 각각 상기 클록 링크 클록 신호 출력 회로에 연결되는 클록 링크 클록 채널, 및 상기 데이터 링크 클록 신호 출력 회로에 연결되는 데이터 링크 클록 채널을 포함하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제4항에 있어서,
상기 클록 링크 클록 채널은 제1 주파수 분할 회로CLKDIV, 제1 병렬 직렬 변환 모듈OSERDES, 제1 입력 출력 버퍼IOB를 포함하고,
상기 제1 주파수 분할 회로 CLKDIV는 제1 상기 PLL 모듈이 발송한 클록 채널 데이터를 수신하고, 상기 클록 채널 데이터에 대해 주파수 분할을 진행한 후 제1 병렬 데이터를 얻으며, 상기 제1 병렬 데이터를 제1 병렬 직렬 변환 모듈OSERDES에 병렬 전송하고, 상기 제1 병렬 직렬 변환 모듈OSERDES은 상기 제1 병렬 데이터를 제1 직렬 데이터로 변환하여 상기 제1 입력 출력 버퍼IOB에 전송하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제4항에 있어서,
상기 데이터 링크 클록 채널은 제2 주파수 분할 회로CLKDIV, 제2 병렬 직렬 변환 모듈OSERDES, 제2 입력 출력 버퍼IOB를 포함하고,
상기 제2 주파수 분할 회로CLKDIV는 상기 PLL 모듈이 발송한 데이터채널 데이터를 수신하고, 상기 데이터 채널 데이터에 대해 주파수 분할을 진행 한 후 제2 병렬 데이터를 얻으며, 상기 제2 병렬 데이터를 상기 제2 병렬 직렬 변환 모듈OSERDES에 병렬 전송하고, 상기 제2 병렬 직렬 변환 모듈OSERDES은 상기 제2 병렬 데이터를 제2 직렬 데이터로 변환하여 상기 제2 입력 출력 버퍼IOB에 전송하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제1항에 있어서,
상기 FPGA 재구성 가능 DPHY_IO 발송 회로는 최대 4개의 데이터 출력 채널을 포함하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제7항에 있어서,
상기 데이터 출력 채널은 상기 DPHY_IO 발송 회로 및 외부 아날로그 회로를 포함하고, 상기 DPHY_IO 발송 회로는 상기 외부 아날로그 회로에 연결되는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제8항에 있어서,
상기 DPHY_IO 발송 회로는 IOL 모듈 및 상기 IOL 모듈에 연결되는 발송 회로를 포함하고, IOL 모듈은 저속 데이터 또는 고속 데이터를 수신하며; 발송 회로는 저속 데이터 또는 고속 데이터를 외부 포트에 출력하고; 상기 외부 아날로그 회로는 상기 외부 포트에 연결되는 연결되는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제9항에 있어서,
상기 IOL 모듈의 개수는 4개이고, 4개의 IOL 모듈은 저속 데이터를 전송하기 위한 2개의 제1 IOL 모듈 및 고속 데이터를 전송하기 위한 2개의 제2 IOL 모듈을 포함하는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제10항에 있어서,
상기 MIPI D-PHY 발송 회로는 제1 저항을 더 포함하고, 상기 제1 IOL 모듈은 상기 제1 저항을 통해 상기 외부 포트에 연결되며, 상기 제1 저항의 저항 값은 330 옴인 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제10항에 있어서,
상기 MIPI D-PHY 발송 회로는 제2 저항을 더 포함하고, 상기 제2 IOL 모듈은 상기 제2 저항을 통해 상기 외부 포트에 연결되며, 상기 제2 저항의 저항 값은 50 옴인 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제9항에 있어서,
상기 고속 데이터의 레벨 표준은 LVDS인 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제13항에 있어서,
상기 고속 데이터는 2~4mA의 전류인 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제9항에 있어서,
상기 저속 데이터의 레벨 표준은 LVCMOS12인 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제15항에 있어서,
상기 고속 데이터는 2~12mA의 전류인 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제4항에 있어서,
상기 클록 링크 클록 채널은 단방향 채널이고, 상기 데이터 링크 클록 채널은 단방향 채널 또는 양방향 채널인 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제1항 내지 제17항 중 어느 한 항에 있어서,
상기 MIPI D-PHY 발송 회로는 클록 통로의 클록 및 데이터 통로의 클록을 생성하기 위한 것이고, 상기 클록 통로의 클록 및 상기 데이터 통로의 클록은 기설정 위상만큼 차이나는 것을 특징으로 하는 MIPI D-PHY 발송 회로.
제1항 내지 제 18항 중 어느 한 항에 따른 MIPI D-PHY 발송 회로를 포함하는 것을 특징으로 하는 기기.
제19항에 있어서,
상기 기기는 스마트폰, 태블릿 PC, 노트북, PDA 및 차량 탑재 컴퓨터를 포함하는 것을 특징으로 하는 기기.