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KR20180123084A - 반도체 웨이퍼 - Google Patents

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KR20180123084A
KR20180123084A KR1020187028964A KR20187028964A KR20180123084A KR 20180123084 A KR20180123084 A KR 20180123084A KR 1020187028964 A KR1020187028964 A KR 1020187028964A KR 20187028964 A KR20187028964 A KR 20187028964A KR 20180123084 A KR20180123084 A KR 20180123084A
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KR
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layer
type
semiconductor wafer
sapphire substrate
growth
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토시유키 오바타
Original Assignee
스탠리 일렉트릭 컴퍼니, 리미티드
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Publication date
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Abstract

[과제] 본 발명의 목적은 사파이어 기판을 베이스 기판으로 한 경우에, 전위 밀도의 저감이 아닌 수법에 의해, 출력이 높은 반도체 웨이퍼, 최종적으로는 해당 반도체 웨이퍼로부터 얻어지는 반도체 칩을 제공하는 것에 있다.
[해결 수단] 사파이어 기판의 한쪽 면상에 n형층, 활성층 및 p형층을 포함하는 소자층을 갖는 반도체 웨이퍼로서, 해당 소자층의 표면이 볼록형상으로 구부러져 있으며, 그 곡률이 530km-1 이상 800km-1 이하인 것을 특징으로 하는 반도체 웨이퍼이다.

Description

반도체 웨이퍼
본 발명은 신규 반도체 웨이퍼에 관한 것이다. 구체적으로는 n형층, 활성층 및 p형층을 포함하는 소자층을 사파이어 기판상에 갖는 반도체 웨이퍼에 있어서, 해당 소자층의 표면이 볼록형상으로 구부러져 있으며, 그 곡률이 특정 범위로 되는 신규 반도체 웨이퍼에 관한 것이다.
발광 다이오드 등이 사용되는 반도체 웨이퍼는 원하는 기능을 발휘하기 위한 소자층 등을 일반적으로 유기 금속 기상 성장법(MOCVD법), 분자선 에피택시법(MBE법) 또는 할라이드 기상 에피택시법(HVPE법) 등의 화학 기상 성장법에 의해, 베이스 기판상에 성장시킴으로써 제조된다. 그 중에서, 소자층을 형성하는 것이, 예를 들면 질화 인듐(InN), 질화 갈륨(GaN), 질화 알루미늄(AlN)의 혼정으로 이루어지는 III족 질화물 단결정층으로 이루어진 경우, III족 원소인 In, Ga, Al의 혼정 조성을 제어함으로써, 각각의 밴드 갭 에너지 (0.7eV(InN), 3.4eV(GaN), 6.1eV(AlN))에 상당하는 적외 영역에서 자외 영역에 이르는 파장 범위에서 고효율 발광 소자의 제작이 가능하다. 이 때문에, III족 질화물 반도체를 이용한 청색 발광 다이오드는 형광체를 조합시킨 백색 발광 다이오드로서, 조명 용도를 비롯한 다방면에 걸친 용도로 이용되고 있다.
최근, 자외발광 다이오드의 개발이 진척되고 있으며, 단파장의 발광 피크 파장, 예를 들면 350nm 이하에 발광 피크 파장이 존재하는 자외발광 다이오드의 개발도 진행되고 있다. 자외발광 다이오드에서는 III족 질화물 결정을 성장할 수 있는 것, 및 자외선에 대한 투과율의 관계로, 사파이어 기판상을 베이스 기판에 사용하는 시도가 다수 이루어지고 있다(비특허 문헌 1 참조).
그러나, 사파이어 기판 등의 III족 질화물과 다른 이종 재료 기판을 베이스 기판으로 이용한 경우, III족 질화물 단결정층(소자층)과 베이스 기판(사파이어 기판)과의 격자정수차가 크기 때문에, III족 질화물 단결정층과 베이스 기판과의 계면에서 고밀도의 결함(전위 밀도)이 III족 질화물 단결정층중에 발생하는 문제가 있었다. 그 결과, 소자층중의 결함 밀도도 높아져서, 광출력이 저하되는 문제가 있었다.
phys.stat.sol.(a) 203,(2006) 1815
III족 질화물 단결정층(소자층)과 베이스 기판(사파이어 기판)과의 격자정수차가 큰 것에 기인하는 전위 밀도의 문제는 본질적으로 불가피한 문제이다. 이 때문에, 사파이어 기판상에 전위 밀도가 저감된 III족 질화물 단결정층(소자층)을 성장시키는 것은 매우 어렵다.
그래서 본 발명의 목적은 사파이어 기판을 베이스 기판으로 한 경우에 출력이 높은 반도체 웨이퍼, 최종적으로는 해당 반도체 웨이퍼로부터 얻어지는 반도체 발광 소자를 제공하는 것이다.
본 발명자들은 상기 과제를 해결하기 위해서 예의 검토를 실시했다. 그리고 사파이어 기판을 사용한 경우, 다양한 성장 조건을 검토하고, 소자층의 전위 밀도를 저감할 수 없더라도 높은 광출력을 갖는 반도체 웨이퍼의 제조를 시도했다. 그 결과, 얻어지는 반도체 웨이퍼가 특정 방향으로 특정한 비율로 구부러져 있을 경우에, 전위 밀도는 저감할 수 없더라도 높은 출력을 얻을 수 있는 것을 발견하여 본 발명을 완성하기에 이르렀다.
즉, 본 발명은 사파이어 기판의 한쪽 면상에 n형층, 활성층 및 p형층을 포함하는 소자층을 갖는 반도체 웨이퍼로서, 해당 소자층의 표면이 볼록형상으로 구부러져 있으며, 그 곡률이 530km-1 이상 800km-1 이하인 것을 특징으로 하는 반도체 웨이퍼이다. 또한, 소자층의 표면은 사파이어 기판측이 아닌 최상위 소자층의 표면을 말한다.
본 발명에 의하면, 높은 출력의 반도체 웨이퍼 및 반도체 칩을 얻을 수 있다. 이 반도체 웨이퍼는 이종 기판인 사파이어 기판상에 III족 질화물 단결정층으로 이루어지는 소자층을 형성해도, 전위 밀도를 저감하는 효과는 낮지만 높은 출력을 발휘한다. 이 때문에, 범용 사파이어 기판을 사용하여 자외영역의 발광 피크 파장을 갖는 반도체 웨이퍼를 제조할 수 있기 때문에, 공업적 이용 가치는 높다.
도 1은 예비 실험에 있어서 n형 AlGaN층의 성장시의 곡률과 성장후의 PL(Photoluminescence) 강도와 (102)면 로킹 커브 측정에서의 반치전폭의 관계를 구한 도면이다.
도 2는 본 발명에 있어서의 반도체 웨이퍼 형태의 이미지도이다.
도 3은 본 발명에 있어서의 반도체 발광 소자(칩)의 구성을 나타내는 대표도이다.
이하, 도면을 참조하면서 본 발명의 실시 형태에 대하여 설명한다. 도 3에 본 발명의 방법에서 얻어지는 반도체 칩의 대표예를 나타냈다. 물론, 반도체 웨이퍼는 도 3의 반도체 칩의 구성을 복수 갖는 것이며, 층구성 등은 반도체 웨이퍼와 반도체 칩이 동일하다.
(반도체 웨이퍼의 구성)
본 발명의 반도체 웨이퍼(1)는 사파이어 기판(10)의 한쪽 면상에 n형층(30), 활성층(40) 및 p형층(60)을 포함하는 소자층(90)을 갖는 반도체 웨이퍼이다. 그리고, 해당 소자층을 표면이 볼록형상으로 구부러져 있는 것을 특징으로 한다(도 2).
(반도체 웨이퍼의 특징)
본 발명의 반도체 웨이퍼는 해당 소자층(90)의 표면이 볼록형상으로 구부러져 있는 것을 특징으로 한다. 그리고, 그 휘어짐의 정도를 나타내는 곡률이 530km-1 이상 800km-1 이하인 것을 특징으로 한다. 또한, 곡률은 XRD(X-Ray Diffraction), 레이저 변위계, 간섭 현미경에 의해 측정할 수 있다. 본 발명에 있어서, 곡률은 레이저 변위계로 측정한 값이다. 또한, 해당 곡률은 전극을 형성하기 전의 반도체 웨이퍼에서의 소자층(90)의 표면에서 구한 값이다. 즉, p형층(60)의 최표면의 곡률을 의미하고, p형층(60)이 p형 콘택트층(62)을 갖는 경우에는 그 표면의 곡률을 말한다. 또한, 표면의 곡률이 측정 부위에 의해 다른 경우에는, 3점 이상의 측정점에서의 곡률의 평균치를 의미한다.
사파이어 기판(10)상에 소자층(90)을 형성한 경우, 예를 들면 III족 질화물 단결정으로 이루어지는 소자층(90)을 형성한 경우, 격자정수의 차이로 소자층(90)에 전위가 생긴다. 이 전위는 제조 방법을 개량하거나, 버퍼층(20) 등을 마련하거나 하여 저감시키는 시도가 많이 행해지고 있지만, 좀처럼 개선할 수 없는 것이 현실이다. 본 발명에 의하면, 전위가 어느 정도 존재해도, 높은 출력의 반도체 웨이퍼를 얻을 수 있다. 특별히 제한되는 것은 아니지만, 본 발명에서는 소자층(90)의 전위 밀도는 1X108∼1X109[cm-2]이다. 또한, 이 전위 밀도는 투과 전자 현미경으로 측정한 값이며, n형층(30)의 전위 밀도를 확인한 값이다.
본 발명에 있어서, 사파이어 기판(10)의 소자층(90)의 표면이 구부러져 있지 않거나, 반대로 오목형상으로 구부러져 있는 경우에는, 광출력이 저하되기 때문에 바람직하지 않다. 해당 소자층(90)의 볼록형상면의 곡률이 530km-1 이상 800km-1 이하인 것에 의해 뛰어난 효과를 발휘하는 이유는 본 발명자 등은 다음과 같이 추정하고 있다.
본 발명자 등은 사파이어 기판(10)상에 n형 AlGaN층을 다양한 조건으로 성장시킨 바, (102)면의 X선 로킹 커브가 같은 정도(700약에서 800강 [arcsec]; 전위 밀도가 변하지 않는 것을 나타낸다.)임에도 불구하고, 얻어지는 적층체(n형 AlGaN층 표면)의 곡률을 어느 정도 크게 함으로써, n형 AlGaN층의 PL강도를 높일 수 있는 것을 발견했다(도 1 참조). 이 결과에서 볼록형상으로 어느 정도 구부릴 수 있으면, 활성층 등에서 전위 밀도를 증가시키는 일 없이, 또한 불순물이나 점 결함의 수용을 억제하는 것을 시사하고 있다고 생각했다. 그리고, 소자층(90) 표면의 곡률을 530km-1 이상 800km-1 이하로 함으로써, 광출력을 효율적으로 향상시킬 수 있는 것을 발견하여 본 발명을 완성했다.
본 발명에 있어서, 소자층(90) 표면의 곡률이 530km-1 미만인 경우에는, 광출력이 향상되는 효과가 적기 때문 바람직하지 않다. 한편, 800km-1을 초과하는 경우에는, 반도체 웨이퍼 자체의 휘어짐이 너무 커서 연마 등의 후가공이 어려워지거나, 제품으로서의 사용이 곤란하게 되어 바람직하지 않다. 또한, 800km-1을 초과하는 반도체 웨이퍼의 제조 자체가 곤란하다. 광출력의 향상 및 취급성, 생산성 등을 고려하면, 해당 곡률은 600km-1 이상 800km-1 이하로 하는 것이 바람직하고, 600km-1 이상 750km-1 이하로 하는 것이 더욱 바람직하다.
이하, 기판, 각층에 대하여 순서대로 설명한다.
(사파이어 기판)
사파이어 기판(10)은 특별히 제한되는 것은 아니며, 공지의 방법으로 제조된 공지의 기판을 이용할 수 있다. 해당 사파이어 기판(10)의 두께는 특별히 제한되는 것은 아니며, 통상 300∼600㎛이다.
해당 사파이어 기판(10)은 (0001)면을 성장면(소자층을 성장하는 면)으로 하는 것이 바람직하다.
(적합한 소자층(90)에 대하여)
본 발명의 반도체 웨이퍼(1)는 사파이어 기판(10)상에 소자층(90)이 형성된다. 소자층(90)의 조성은 특별히 제한되는 것은 아니다. 그 중에서도, 본 발명의 효과가 현저하게 발휘되는 것은 해당 소자층(90)이 III족 질화물 단결정층으로 구성되는 경우이며, 그 중에서도 AlxInyGazN(x, y, z는 0.3≤x≤1.0, 0≤y≤0.7, 0≤z≤0.7을 만족하는 유리수이며, x+y+z=1.0이다)로 표시되는 조성을 만족하는 AlGaInN층으로 구성되는 경우이다. 그 이유는, III족 질화물 단결정층, 특히 상기 조성의 AlxInyGazN층은 특히 사파이어 기판과 격자정수의 차이가 크고, 전위가 들어가 쉽고, 그 결과 광출력이 저하되기 쉬운 경향이 있다. 본 발명은 이러한 종래에는 고밀도로 전위가 발생하고, 출력의 저하가 보여지는 반도체 웨이퍼의 층구성에 있어서, 층구성을 변경시키는 일 없이 광출력을 높일 수 있다. 따라서, 본 발명은 소자층(90)이 Al을 포함하는 경우에 뛰어난 효과를 발휘할 수 있다. 구체적으로는 발광 피크 파장이 자외영역 구체적으로는 200∼350nm의 범위에 있는 자외발광 다이오드(웨이퍼)에 적합한다.
본 발명에 있어서는, 사파이어 기판(1)상에 직접 소자층(90)이 형성되어도 되지만, 도 3에 나타내는 바와 같이, 버퍼층(20)을 형성한 후 소자층(90)을 형성하는 것이 바람직하다. 다음에 버퍼층(20)에 대하여 설명한다.
(버퍼층(20))
본 발명에 있어서, 버퍼층을 마련하는 경우, 버퍼층(20)은 III족 질화물 단결정층으로 이루어지는 것이 바람직하고, AlX1InY1GaZ1N(X1, Y1, Z1은 0.8≤X1≤1, 0≤Y1≤0.2, 0≤Z1≤0.2을 만족하는 유리수이며, X1+Y1+Z1=1.0이다)으로 표시되는 조성을 만족하는 AlGaInN층인 것이 바람직하다. 이 중에서도, 본 발명의 반도체 웨이퍼(1)를 자외발광 다이오드에 사용하는 경우에는, 0.9≤X1≤1, 0≤Y1≤0.1, 0≤Z1≤0.1인 것이 바람직하고, 생산성을 고려하면 AlN으로 이루어지는 버퍼층(20)을 채용하는 것이 가장 바람직하다.
해당 버퍼층(20)의 두께는 특별히 제한되는 것은 아니지만 0.01∼5㎛인 것이 바람직하다. 이 버퍼층(20)은 단층이어도 되지만, 하기에 상술하는 바와 같이, 2층 이상의 복수층이어도 된다. 이 복수층은 조성이 다른 층이어도 되며, 조성이 동일하더라도 성장 조건이 다른 층이어도 된다. 조성이 동일하고 성장 조건이 다른 층이란, 예를 들면 성장 조건이 하나인 III족 원료 가스의 몰수에 대한 질소원 가스의 몰수의 비(V/III비)를 변화시켜 성장시킨 층을 가리킨다. 가장 바람직한 것은 V/III를 변화시켜서 성장한, AlN로 이루어지는 2층이상의 층이다. 또한, 버퍼층(20)은 조성이 연속적으로 변화하는 경사층이어도 된다.
본 발명에 있어서는, 해당 버퍼층(20)상에 소자층(90)을 형성하는 것이 바람직하다. 다음에 소자층(90)을 구성하는 각층에 대하여 설명한다.
(n형층(30))
본 발명에 있어서, 사파이어 기판(10)상에는 필요에 따라 상기 버퍼층(20)을 통해 n형층(30)을 형성한다. 이 n형층(30)이란 n형의 도펀트가 도핑되어 있는 층이다. 이 n형층(30)은 특별히 제한되는 것은 아니지만, 예를 들면 Si를 도펀트로서 불순물 농도가 1X1016∼1X1021[cm-3]이 되는 범위에서 포함됨으로써, n형층(30)이 n형의 전도 특성을 나타내는 것이 바람직하다. 도펀트 재료는 Si 이외의 재료이어도 된다.
본 발명에 있어서는, 상기한 바와 같이 발광 피크 파장이 200∼350nm의 범위에 있는 자외발광 다이오드에 적합하게 적용할 수 있다. 이 때문에, n형층(30)은 III족 질화물 단결정으로 이루어지는 것이 바람직하고, AlX2InY2GaZ2N(X2, Y2, Z2는 0.3≤X2≤1.0, 0≤Y2≤0.7, 0≤Z2≤0.7을 만족하는 유리수이며, X2+Y2+Z2=1.0이다)으로 표시되는 조성을 만족하는 AlGaInN층으로 이루어지는 것이 바람직하다. n형층(30)은 조성이 연속적으로 변화되는 경사층이어도 된다. 또한, n형층(30)의 두께는 0.1∼20㎛인 것이 바람직하다.
(활성층(40))
활성층(40)은 상기 n형층(30)상에 형성된다. 활성층(40)은 예를 들면 1층 이상의 우물층과 장벽층으로 구성되면 된다. 우물층과 장벽층으로 구성되는 우물수는 1개이어도 되고, 2개 이상의 복수이어도 된다. 복수인 경우에는 특별히 제한되는 것은 아니지만, 질화물 반도체 발광 소자의 생산성을 고려하면, 10 이하인 것이 바람직하다. 또한, n형층(30)과 접하는 층은 우물층 및 장벽층의 어느 것이어도 된다.
(장벽층)
활성층(40)은 장벽층과 우물층로 이루어진다. 그리고, 장벽층은 통상 우물층보다 밴드 갭이 커진다. 즉, 장벽층은 우물층보다 높은 Al조성비의 AlGaInN층으로 형성된다. 상기한 바와 같이, 본 발명의 반도체 웨이퍼는 자외발광 다이오드에 적합하게 적용할 수 있다. 이 때문에, 장벽층은 AlX3InY3GaZ3N(X3, Y3, Z3은 0.3≤X3≤1.0, 0≤Y3≤0.7, 0≤Z3≤0.7을 만족하는 유리수이며, X3+Y3+Z3=1.0이다)으로 표시되는 조성을 만족하는 AlGaInN층으로 이루어지는 것이 바람직하다. 또한, 장벽층(42)의 두께는 2∼50nm인 것이 바람직하다.
(우물층)
우물층은 장벽층보다 밴드 갭이 작아진다. 즉, 우물층은 장벽층보다 낮은 Al조성비가 되는 AlGaN의 단결정에서 형성된다. 상기한 바와 같이, 본 발명의 반도체 웨이퍼는 자외발광 다이오드에 적합하게 적용할 수 있다. 이 때문에, 우물층은 AlX4InY4GaZ3N(X4, Y4, Z4는 0.1≤X4≤0.9, 0.1≤Y4≤0.8, 0≤Z4≤0.8을 만족하는 유리수이며, X4+Y4+Z4=1.0이다. 단, X3＞X4이며 또한 Z3≤Z4이다.)으로 표시되는 조성을 만족하는 AlGaInN층으로 이루어지는 것이 바람직하다. 또한, 우물층(41)의 두께는 1∼20nm인 것이 바람직하다.
(전자 블록층(50))
본 발명에 있어서는, 상기 활성층(40)상에 직접 p형층(60)이 형성되어도 되지만, 전자 블록층(50)을 통해 p형층(60)이 형성되는 것이 바람직하다. 전자 블록층(50)은 전계를 가함으로써 n형층(30)에서 활성층(40)에 주입된 전자의 일부가 p형층(60)측에 누설되는 것을 억제한다. 이 때문에, 전자 블록층(50)은 후술하는 p형 클래드층(60)으로 대용하는 것도 가능하지만, 전자 블록층(50)을 마련함으로써 p형 클래드층의 Al조성을 낮추며, 또한 막두께를 얇게 할 수 있고, 그 결과 구동 전압을 저감할 수 있다는 효과를 얻을 수 있다.
전자 블록층(50)을 마련하는 경우, 전자 블록층(50)의 밴드 갭은 상기 활성층(40)(활성층에서의 최대 밴드 갭을 갖는(최대의 Al조성이 된다) 장벽층) 및 하기에 상술하는 p형층(60)을 형성하는 층의 밴드 갭보다 큰 것이 바람직하다. 이 때문에, 전자 블록층(40)은 이들 층보다도 Al조성비가 높은 AlInGaN으로 이루어지는 단결정에서 형성되는 것이 바람직하다. 즉, 전자 블록층(50)은 다른 어느 층보다도 Al조성이 높은 AlGaN단결정층에서 형성되는 것이 바람직하다. 이 때문에, 전자 블록층(50)은 AlX5InY5GaZ5N(X5, Y5, Z5는 0.7≤X5≤1, 0≤Y5≤0.3, 0≤Z5≤0.3을 만족하는 유리수로 하며, X5+Y5+Z5=1.0이다)으로 표시되는 조성을 만족하는 AlInGaN층으로 이루어지는 것이 바람직하고, 특히 AlN단결정층으로 이루어지는 것이 바람직하다. 전자 블록층(50)은 조성이 연속적으로 변화되는 경사층이어도 된다.
또한, 전자 블록층(50)은 언도핑층 또는 p형층이어도 된다. p형이 되는 경우에는, p형이 되는 도펀트, 예를 들면 Mg를 도펀트로서 불순물 농도가 1X1016∼1X1021[cm-3]이 되는 범위에서 포함되는 것이 바람직하다. 전자 블록층(50)의 두께는 1∼50nm인 것이 바람직하다.
(p형층(60))
본 발명에 있어서는, 상기 활성층(40) 또는 필요한 따라 마련되는 전자 블록층(50)상에 p형층(60)을 형성한다. 이 p형층(60)은 특별히 제한되는 것은 아니지만, p형 클래드층(61) 및 그 위에 p전극(80)이 형성되는 p형 콘택트층(62)으로 이루어지는 것이 바람직하다.
(p형 클래드층(61))
본 발명의 반도체 웨이퍼(1)는 상기한 바와 같이 200∼350nm의 범위에 있는 자외발광 다이오드에 적합하게 적용할 수 있다. 이 때문에, p형 클래드층(61)은 AlX6InY6GaZ6N(X6, Y6, Z6은 0.3≤X6≤1.0, 0≤Y6≤0.7, 0≤Z6≤0.7을 만족하는 유리수로 하고, X6+Y6+Z6=1.0이다)으로 표시되는 조성을 만족하는 AlInGaN층으로 이루어지는 것이 바람직하다.
p형 클래드층(61)은 예를 들면 Mg를 도펀트로서 불순물 농도가 1X1016∼1X1021 [cm-3]이 되는 범위에서 포함되는 것이 바람직하다. 또한, p형 클래드층(61)의 두께는 특별히 제한되는 것은 아니지만, 1nm 이상 1㎛ 이하인 것이 바람직하다.
(p형 콘택트층(62))
본 발명에 있어서는, 상기 p형 클래드층(61)상에 p전극과 접하는 p형 콘택트층(62)을 마련하는 것이 바람직하다. p형 콘택트층(62)을 형성함으로써, p전극(80)과의 오믹 접촉을 실현하기 쉽게 함과 동시에, 그 접촉 저항의 저감을 실현하기 쉽게 할 수 있다.
p형 콘택트층(62)을 마련한 경우에는, p형 콘택트층(62)의 밴드 갭은 p형 클래드층(61)의 밴드 갭보다 낮은 값으로 하는 것이 바람직하다. 즉, p형 콘택트층(62)의 Al조성비는 p형 클래드층(61)의 Al조성보다 작아지는 것이 바람직하다. 이 때문에, p형 콘택트층(62)은 AlX7InY7GaZ7N (X7, Y7, Z7은 0≤X7≤0.99, 0≤Y7≤1, 0≤Z7≤1을 만족하는 유리수로 하고, X7+Y7+Z7=1.0이다)으로 표시되는 조성을 만족하는 AlInGaN층으로 이루어지는 것이 바람직하다. 가장 바람직하게는 p형 콘택트층(62)이 GaN으로 이루어지는 단결정으로 형성되는 경우이다. 또한, 예를 들면 Mg를 도펀트로서 불순물 농도가 1X1016∼1X1021[cm-3]이 되는 범위에서 포함되는 것이 바람직하다. p형 콘택트층(62)의 두께는 특별히 제한되는 것은 아니지만, 1nm 이상 1000nm 이하인 것이 바람직하다. 상기한 바와 같이 p형 콘택트층(62)을 마련한 경우에는, 본 발명에 있어서는, 이 p형 콘택트층(62) 표면의 곡률을 측정한다.
(n전극(70))
n전극(70)은 n형층(30)의 노출면에 형성된다. n전극(70)에 이용되는 재료는 여러 가지 예로 들 수 있지만 공지의 재료로 선택할 수 있다. 예를 들면, Ti, Al, Rh, Cr, V, In, Ni 및 Pt, Au 등을 이용할 수 있다. 그 중에서도, Ti, Al, Rh, Cr, V, Ni, Au를 사용하는 것이 바람직하다. 이들 부전극은 이것들의 금속의 합금 또는 산화물을 포함하는 층을 갖는 단층 또는 다층 구조이어도 되며, 오믹성 및 반사율의 관점에서 바람직한 조합은 Ti/Al/Au이다. 두께는 특별히 제한되는 것은 아니지만 생산의 안정성을 생각하면 2nm 이상이 바람직하고, 상한은 2㎛이다.
(p전극(80))
p전극(80)은 p형 콘택트층(62)상에 형성된다. 이 p전극(80)은 자외광에 대하여 높은 투과성을 갖는 것이 바람직하다. 구체적으로는 265nm의 빛에 대하여 투과율 60% 이상, 적합하게는 70% 이상이다. 특별히 제한되는 것은 아니지만 상한은 100%인 것이 바람직하고, 공업적으로는 90% 이상인 것이 바람직하다.
p전극(80)에 이용되는 금속 재료는 여러 가지 예를 들 수 있지만 공지의 재료에서 선택할 수 있다. 예를 들면, Ni, Cr, Au, Mg, Zn 및 Pd 등을 이용할 수 있다. 또한, 투광성 정전극은 이들 금속의 합금 또는 산화물을 포함하는 층을 갖는 단층 또는 다층 구조이어도 되며, 바람직한 조합은 Ni/Au이다.
p전극(80)은 투광성을 갖게 할 필요가 있는 경우에는 막두께는 작을수록 바람직하다. 구체적으로는 10nm 이하, 더욱 적합하게는 5nm 이하이며, 하한은 0.5nm이다. 또한 p전극(80)이 투광성을 가질 필요가 없는 경우에는, 이 범위에 들지 않고 막두께는 두꺼워도 된다. 구체적으로는 500nm 이하, 더욱 적합하게는 100nm 이하이며, 하한은 0.5nm이다.
본 발명에 있어서는, 반도체 웨이퍼에 n전극, p전극을 갖는 것을 반도체 발광 소자로 하며, 해당 반도체 발광 소자를 절단하여 얻어지는 것을 반도체 칩으로 한다. 다음에 본 발명의 반도체 웨이퍼(1)의 적합한 제조 방법에 대하여 설명한다.
(반도체 웨이퍼의 제조 방법)
(사파이어 기판의 준비)
본 발명에 있어서는, 사파이어 기판(10)상에 소자층(90)을 형성하여 반도체 웨이퍼(1)을 제조한다. 사용하는 사파이어 기판(10)은 (0001)면상에 상기 소자층을 성장시키는 것이 바람직하다. 이 (0001)면은 오프각을 가지고 있어도 되며, 0∼5o로 경사지고 있는 (0001)면상에 소자층을 형성하는 것이 바람직하다. 또한 m축 방향으로 기울어져 있는 것이 바람직하다.
또한, (0001)면은 평활한 것이 바람직하고, 표면 거칠기 0.2nm 이하정도인 것을 사용하는 것이 바람직하다. 또한, 소자층(90)을 성장시키기 전의 사파이어 기판(10)의 휘어짐량(곡률 반경)은 10m 이상인 것이 바람직하다. 곡률 반경의 상한은 특별히 제한되는 것은 아니다.
본 발명에 있어서는, 상기 사파이어 기판(10)상에 소자층(90)을 형성한다. 본 발명의 반도체 웨이퍼를 제조하기 위한 조건은 특별히 제한되는 것은 아니지만, 유기 금속 기상 성장(MOCVD)법으로 성장하는 것이 바람직하다. 그리고, 본 발명자 등의 검토에 의하면, 소자층(90)을 본 발명의 범위를 만족하도록 구부리기 위해서는, 사파이어 기판(10)상에 버퍼층 또는 소자층을 성장시키기 직전의 조건이 중요한 것을 알았다. 구체적으로는 사파이어 기판(10)상에 버퍼층 또는 소자층을 성장시키기 전에, MOCVD 장치내에 어느 정도의 산소를 도입하는 것이 바람직하다. 단, 이 산소의 도입량은 각 장치의 용량, 형상 등에 의해 최적값이 다르기 때문에, 일률적으로 한정할 수는 없다. 통상의 MOCVD 장치라면, 사파이어 기판을 장치내에 세트하기 전에, 2분간 이상 10분간 이하정도 개방하여 장치내에 산소(공기)을 도입하는 것이 바람직하다. 이 조작 후, 사파이어 기판(10)을 MOCVD 장치에 세트하고, 공지의 방법으로 열세정(thermal cleaning) 등을 행하여 버퍼층(20) 또는 소자층(90)을 형성하면 된다. 산소를 도입해서 효과가 발생하는 것의 이유는 명확하지 않지만, 소량 잔존하는 산소가 사파이어 기판(10)상에 최초로 형성되는 층의 성장에 영향을 주고, 최종적으로 얻어지는 소자층(90)을 볼록형상으로 구부릴 수 있는 것으로 생각된다.
또한, MOCVD법에 있어서, 필요에 따라 마련하는 버퍼층 및 n형층을 성장하는 사이는 가압하에서 실시하는 것이라도 소자층(90)을 볼록형상으로 구부리는 것이 가능하다. 구체적으로는 사파이어 기판(10)상에 층을 성장할 때에, 50∼200Torr의 압력하에서 실시하는 것이 바람직하다. 이 이유도 명확하지 않지만, 성장 초기 단계에서 가압하로 하는 것으로 형성되는 층의 성장에 영향을 주고, 최종적으로 얻어지는 소자층(90)을 볼록형상으로 구부릴 수 있는 것으로 생각된다.
또한, 당연하지만 산소 도입하는 방법 및 가압하에서의 성장 방법의 양쪽 방법을 채용할 수도 있다.
본 발명에 있어서, 소자층(90)은 직접, 사파이어 기판(10)상의 (0001)면상에 형성되어도 되지만, 상기한 바와 같이, 먼저 버퍼층(20)을 통한 것이 바람직하다. 다음에 버퍼층(20)의 성장에 대하여 설명한다.
(버퍼층(20)의 성장)
본 발명에 있어서, 버퍼층(20)을 마련하는 경우, 바람직한 조성은 상기한 바와 같다. 본 발명에서는 특별히 제한되는 것은 아니지만, 유기 금속 기상 성장(MOCVD)법으로 성장하는 것이 바람직하다.
본 발명의 반도체 웨이퍼(1)에 있어서, 소자층(90)을 본 발명 범위의 곡률로 하기 위해서는, 상기의 산소 도입법 및/또는 50∼200Torr의 압력하에서의 성장 방법을 채용하고, 버퍼층(20)의 성장 조건에 있어서, V/III비를 제어하는 것이 바람직하다. 즉, III족 원료 가스의 몰수에 대한 질소원 가스의 몰수의 비(V/III비)를 제어하는 것이 바람직하다. 성장후의 곡률은 V/III비가 높을수록 소자층(90)이 볼록형상으로 구부러지게 된다. 제조 조건에서의 V/III비의 범위는 특별히 제한되는 것은 아니지만, 50∼10000으로 하는 것이 바람직하다. V/III비를 상기 범위로 함으로써, 성장 초기 단계에서의 핵 형성 사이즈가 다르게 때문에, 그 후의 성장 핵끼리의 회합 과정이 다른 것으로, 구부러진 반도체 웨이퍼를 얻을 수 있는 것으로 추정하고 있다.
또한, 특히 바람직한 방법으로서는, 버퍼층(20)을 적어도 2단계로 성장시키는 것이 바람직하다. 특히 바람직한 조건으로는, 제1성장 공정으로, V/III비가 2000 이상 10000 이하가 되도록 원료 가스 유량을 조정하고, AlN단결정으로 이루어지는 제1버퍼층을 형성하고, 이어서 제1버퍼층상에 V/III비를 50 이상 2000 미만이 되도록 원료 가스 유량을 조정하고, 더욱 AlN단결정층을 형성하는 것이 바람직하다. 제1성장 공정후는 V/III비를 50 이상 2000 미만이 되는 범위에서, 다단계로 AlN단결정층을 성장할 수 있다. 단, 조작성을 고려하면, 제1성장 공정후, 제2성장 공정을 실시하는 2단계에서 버퍼층(제2버퍼층)을 형성하는 것이 바람직하다. 이 경우, 제1버퍼층보다 제2버퍼층쪽이 두껍게 되도록 하는 것이 바람직하다. 구체적으로는, 제1버퍼층의 두께는 0.004㎛ 이상 0.5㎛ 이하로 하는 것이 바람직하고, 제2버퍼층의 두께는 0.006㎛ 이상 4.5㎛ 이하인 것이 바람직하다.
그 밖에 버퍼층(20)을 형성하는 조건은 공지의 방법을 채용할 수 있으며, 질소원 가스(예를 들면, 암모니아 등)와 III족 원료 가스(예를 들면, 트리메틸 알루미늄 가스, 트리메틸 갈륨 가스, 트리메틸 인듐 가스 등)를 원하는 조성, 두께가 되도록 1100∼1300℃, 수소 또는 질소 가스의 유통하, 사파이어 기판(10)상에 공급하면 된다.
(n형층(30)의 성장 방법)
n형층(30)의 성장 방법도 특별히 제한되는 것은 아니며, MOCVD법으로 성장하는 것이 바람직하다. 버퍼층(20)을 마련하지 않는 경우에는, 사파이어 기판(10)상에는 이 n형층(30)이 직접 적층된다. n형층(30)을 성장하는 조건은 공지의 방법을 채용할 수 있다. 사파이어 기판(10)상, 버퍼층(20)상의 성장 조건은 동일한 조건으로 할 수 있다.
그 밖의 조건으로서는, 예를 들면 n형층(30)은 Al, Ga원료 가스와 암모니아 이외에, n형 도펀트를 공급하여 성장하면 된다. n형 도펀트 원소에는 Si, O 등의 공지의 원소를 제한없이 이용할 수 있지만, 제어의 용이성 등의 관점에서 Si를 이용하는 것이 바람직하다. 또한, Si원료로서는 모노실란(SIH4), 테트라에틸실란(TESi) 등을 사용할 수 있다.
n형층(30)을 성장할 때의 성장 온도는 특별히 제한되는 것은 아니지만, 900℃ 이상 1100℃ 이하로 하는 것이 바람직하다. 성장 속도는 0.1∼2.0㎛/h인 것이 바람직하다. 또한, V/III비는 특별히 제한되는 것은 아니지만, 상기 온도 범위에서 상기 성장 속도를 만족하기 위해서는 1500∼10000인 것이 바람직하고, 더욱 바람직하게는 2000∼5000이다.
(활성층(40)의 성장 방법)
이어서, 활성층(40)도 상기 버퍼층(20), n형층(30)과 마찬가지로 원하는 조성을 만족하도록 MOCVD법에서 성장할 수 있다. 활성층(40)을 형성하는 조건은 공지의 방법을 채용할 수 있다.
그 밖의 조건으로서는, 활성층(40)의 성장 온도는 특별히 제한되는 것은 아니지만, 1000℃를 초과하고 1200℃ 이하로 하는 것이 바람직하며, 1020℃를 초과하고 1100℃ 이하로 하는 것이 바람직하다. 또한, 활성층(40) 성장시의 V/III비는 특별히 제한되는 것은 아니지만, 1000∼10000인 것이 바람직하고, 더욱 바람직하게는 1500∼8000이다. 또한, 활성층(40) 성장중의 성장 속도는 0.05∼1.0㎛/h인 것이 바람직하고, 더욱 바람직하게는 0.1∼0.8㎛/h다. 이 활성층의 성장 속도도 양자 우물층 및 장벽층의 모든 층이 0.05∼1.0㎛/h의 범위로 하는 것이 바람직하다.
(전자 블록층(50)의 성장 방법)
필요에 따라 형성되는 전자 블록층(50)도 MOCVD법에 의해 성장시킬 수 있다. 전자 블록층(50)을 형성하는 조건은 공지의 방법을 채용할 수 있다.
전자 블록층(50)의 성장 온도는 특별히 제한되는 것은 아니지만, 1020℃를 초과하고 1200℃ 이하인 것이 바람직하고, 또한 1050℃를 초과하고 1150℃ 이하인 것이 바람직하다. 성장 속도는 0.1㎛∼1.0㎛/h인 것이 바람직하고, 더욱 바람직하게는 0.1∼0.8㎛/h이다. 또한, V/III비는 특별히 제한되는 것은 아니지만, 2000∼20000의 범위인 것이 바람직하고, 더욱 2500∼15000의 범위내에서 성장하는 것이 바람직하다. 또한, 전자 블록층(50)은 p형 불순물을 첨가하여 p형으로 할 수도 있다.
전자 블록층(50)은 Al 및 Ga원료 가스 및 암모니아 이외에, p형 불순물을 공급함으로써 제조된다. p형 불순물에는 공지의 재료를 제한없이 사용할 수 있지만, p형 불순물의 활성화 에너지 등을 감안하면, Mg를 사용하는 것이 바람직하다.
(p형층(60)의 성장 방법)
(p형 클래드층(61))
p형 클래드층(61)도 MOCVD법에 의해 성장시킬 할 수 있다. 구체적으로는, Al 및 Ga원료 가스 및 암모니아 이외에, p형 불순물을 공급함으로써 제조된다. p형 불순물에는 공지의 재료를 제한없이 사용할 수 있지만, p형 불순물의 활성화 에너지 등을 감안하면, Mg를 사용하는 것이 바람직하다.
p형 클래드층(61)을 형성하는 조건은 공지의 방법을 채용할 수 있다. 성장 온도, 성장 속도, V/III비에 대해서는, 전자 블록층(50)에서 설명한 조건을 채용하는 것이 바람직하다.
(p형 콘택트층(62))
p형 콘택트층(62)도 마찬가지로 MOCVD법에 의해 성장시킬 수 있고, p형 클래드층(61)과 같은 불순물을 첨가할 수 있다.
p형 콘택트층(62)을 형성하는 조건은 공지의 방법을 채용할 수 있다. 성장 온도는 특별히 제한되는 것은 아니지만, 1000℃ 이상 1080℃ 이하로 하는 것이 바람직하고, 더욱 1020℃ 이상 1050℃ 이하로 하는 것이 바람직하다. 성장 속도도 특별히 제한되는 것은 아니지만, 0.03∼1.0㎛/h로 하는 것이 바람직하다. 또한, V/III비는 2000∼15000의 범위내에서 설정하는 것이 바람직하고, 보다 바람직하게는 4000∼12000, 가장 바람직하게는 6000∼10000이다.
(n전극(70)의 형성 방법)
n전극(70)은 상기 n형층(30)의 노출면상에 형성된다. n형층(30)의 노출면은 에칭 등의 수단으로 형성된다. 에칭 수법으로서는 적합하게는 반응성 이온 에칭, 유도 결합 플라즈마 에칭 등의 드라이 에칭을 예로 들 수 있다. 상기 n형층(30)의 노출면을 형성후, 에칭의 데미지를 제거하기 위해 산 또는 알칼리의 용액으로 표면 처리를 실시하는 것이 바람직하다. 또한, n전극의 패터닝은 리프트 오프법을 이용하여 실시할 수 있다.
또한, n전극을 형성하는 금속을 퇴적하는 기법은 진공 증착, 스퍼터링, 화학 기상 성장법 등을 들 수 있지만, 전극 금속중의 불순물을 배제하기 위해서 진공 증착이 바람직하다. n전극에 이용되는 재료는 상기한 바와 같다.
(p전극(80)의 형성 방법)
p전극(80)의 패터닝은 리프트 오프법을 이용하는 것이 바람직하다. p전극(80)에 이용되는 금속 재료는 상기한 바와 같다. p전극(80)의 금속을 퇴적하는 방법은 진공 증착, 스퍼터링, 화학 기상 성장법 등을 예로 들 수 있지만, 전극 금속중의 불순물을 배제하기 위해서 진공 증착이 바람직하다.
이하, 실시예를 통하여 본 발명을 상세하게 설명하지만, 본 발명은 이하의 실시예에 한정되는 것이 아니다.
실시예 1
결정 성장용 기판에는 사파이어C면 ((0001)면) 단결정 기판(Φ2인치X두께 330㎛)을 이용했다. MOCVD 장치를 개방하여 5분간 후, 해당 사파이어 기판을 MOCVD 장치내의 서셉터상에 설치한 후, 수소를 13slm의 유량으로 흘리면서, 사파이어 기판을 1230℃까지 가열하여 10분간 유지했다(열처리 공정).
(버퍼층(20)의 형성)
이어서, 사파이어 기판의 온도를 1180℃로 하여 트리메틸 알루미늄 유량을 13.1μmol/min, 암모니아 유량을 1slm로 하고, 이 때의 V/III비 3400이 되도록 원료 가스 유량을 조정하고, 전체 유량이 10slm, 압력이 25Torr의 조건에서 제1버퍼층으로서 AlN단결정층을 두께 0.1㎛형성했다(제1성장 공정; 제1버퍼층의 성장).
이어서, 사파이어 기판상에 제1버퍼층의 AlN단결정층이 적층된 기판의 온도를 1180℃로 하여 트리메틸 알루미늄 유량을 26μmol/min, 암모니아 유량을 0.5s1m로 하고, 이 때의 V/III비가 850이 되도록 원료 가스 유량을 조정하고, 전체 유량이 10slm, 압력이 25Torr의 조건에서 제2버퍼층으로서 AlN단결정층을 1.9㎛형성했다 (제2성장 공정; 제2버퍼층의 성장).
(n형층(30)의 형성)
이어서, 기판 온도를 1050℃로 하여 트리메틸 알루미늄 유량을 35μmol/min, 트리메틸 갈륨 유량을 18μmol/min, 테트라에틸실란 유량을 0.02μmol/min, 암모니아 유량을 1.5slm의 조건에서, Al조성 70%, Ga조성 30%, In조성 0%의 n형층(30)을 2.0㎛형성했다. 이 사이 장치내 압력은 38Torr로 했다. 이 때 X선 로킹 커브의 반치전폭은 (102)면: 700arcsec였다.
(활성층(40))
이어서, 기판 온도를 1060℃로 설정하여 온도가 일정하게 된 후, 테트라에틸실란 유량을 0.002μmol/min, 트리메틸 알루미늄 유량을 13.3μmol/min, 트리메틸 갈륨 유량을 11.2μmol/min로 한 것 이외는, 상기 n형층의 성장 조건과 동일 조건으로 Al0 . 7Ga0 .3N 장벽층을 7nm형성했다.
이어서, 트리메틸 갈륨 유량을 40μmol/min, 트리메틸 알루미늄을 2μmol/min으로 한 것 이외는, 상기 n형층을 성장하는 조건과 동일 조건으로 Al0 . 5Ga0 .5N 우물층을 2nm형성했다. 이 우물층과 장벽층의 성장을 3회 반복함으로써 3중 양자 우물층을 형성했다. 이 사이 장치내의 압력은 38Torr로 했다.
(전자 블록층(50)의 형성)
이어서, 트리메틸 갈륨 및 테트라에틸실란의 공급을 정지하고 기판 온도를 1100℃로 설정했다. 온도가 일정하게 된 후, 비스시클로펜타디에닐 마그네슘을 1.0μmol/min으로 공급한 것 이외는, 상기 n형층의 성장 조건과 동일 조건으로 전자 블록층(50)을 20nm형성했다. 이 때 Al조성은 100%이다. 이 사이 장치내의 압력은 38Torr로 했다.
(p형층(60)의 형성)
(p형 클래드층(61)의 형성)
이어서, 기판 온도를 고정한 채 비스시클로펜타디에닐 마그네슘을 1.0μmol/min으로 공급한 것 이외는, 상기 n형층의 성장 조건과 동일 조건으로 p형 클래드층(61)을 35nm형성했다. 이 때, Al조성 70%, Ga조성 30%, In조성 0%였다. 이 사이 장치내의 압력은 38Torr로 했다.
(p형 콘택트층(62)의 형성)
이어서, 기판 온도를 1030℃, 압력을 150Torr로 변경한 후, 트리메틸 갈륨 유량이 36.0μmol/min, 암모니아 유량이 2.5slm, 비스시클로펜타디에닐 마그네슘 유량이 0.66μmol/min, 캐리어 가스 유량(수소)이 3.5slm의 조건에서 p형 콘택트층(62)으로서 GaN층을 240nm형성했다. 이 사이 장치내의 압력은 150Torr로 했다. 이와 같이 하여 반도체 웨이퍼를 제조했다.
얻어진 반도체 웨이퍼의 소자층(90)(p형 콘택트층(62)) 표면의 곡률을 레이저 변위계의 방법으로 측정했다. 반도체 웨이퍼의 곡률은 543km-1이며, 결과를 표 1에 나타냈다.
(n전극(70)의 형성)
얻어진 반도체 웨이퍼를 질소 분위기 중, 20분간, 900℃의 조건에서 열처리를 행했다. 그 후, p형 콘택트층(62)의 표면에 포토리소그래피에 의해 소정의 레지스트 패턴을 형성하고, 레지스트 패턴의 형성되지 않는 창부를 반응성 이온 에칭에 의해 n형층(30)의 표면이 노출될 때까지 에칭했다. 그 후, n형층(30)의 표면에 진공 증착법에 의해 n전극(70)으로서 Ti(20nm)/Al(200nm)/Au(5nm) 전극(부전극)을 형성하고, 질소 분위기 중, 1분간, 810℃의 조건에서 열처리를 행했다.
(p전극(80)의 형성)
이어서, p형 콘택트층(62)의 표면에 진공 증착법에 의해 p전극(80)으로서 Ni(20nm)/Au(50nm) 전극(정전극)을 형성한 후, 산소 분위기 중, 3분간, 550℃의 조건에서 열처리를 행하여 질화물 반도체 발광 소자를 제작했다.
얻어진 반도체 발광 소자는 구동 전류 30mA에서의 광출력 및 파장은 0.44mW, 272nm였다. 결과를 표 1에 정리했다.
실시예 2
실시예 1에 있어서 버퍼층(20)에서의 (제1성장 공정)의 트리메틸 알루미늄 유량을 13.1μmol/min로 하여, 이 때 V/III비를 5100으로 한 것 이외는 모두 동일한 조건에서 반도체 웨이퍼, 반도체 발광 소자를 제작했다. 실시예 1과 동일한 평가를 행한 바, 구동 전류 30mA에서의 광출력 및 파장은 0.87mW, 269nm이며, 반도체 웨이퍼의 곡률은 613km-1였다. 결과를 표 1에 나타냈다.
실시예 3
실시예 1에 있어서 버퍼층(20)에서의 (제1성장 공정)의 트리메틸 알루미늄 유량을 6.6μmol/min로 하여, 이 때의 V/III비를 6800으로 한 것 이외는 모두 동일한 조건에서 반도체 웨이퍼, 반도체 발광 소자를 제작했다. 실시예 1과 동일한 평가를 행한 바, 구동 전류 30mA에서의 광출력 및 파장은 1.48mW, 267nm이며, 반도체 웨이퍼의 곡률은 701km-1였다. 결과를 표 1에 나타냈다.
비교예 1
(버퍼층(20)의 형성)
실시예 1에 있어서, 사파이어 기판을 MOCVD 장치에 도입하기 전의 개방 시간을 1분간으로 하여 제1성장 공정을 실시하지 않은 것 이외는 제2성장 공정과 동일한 조건에서 버퍼층(20)을 2㎛성장했다.
(n형층(30) 이후의 형성)
n형층(30) 이후의 성장 조건 등은 실시예 1과 동일한 조작을 행하여, 반도체 웨이퍼, 반도체 발광 소자를 제작했다. 또한, 이 조건으로 n형층을 형성했을 때의 X선 로킹 커브의 반치전폭(102)면을 측정했다.
얻어진 반도체 발광 소자는 구동 전류 30mA에서의 광출력 및 파장은 0.32mW, 260nm이며, 반도체 웨이퍼의 곡률은 507km-1였다. 표 1에 결과를 정리했다.
Figure pct00001
1: 반도체 웨이퍼
10: 사파이어 기판
20: 버퍼층
30: n형층
40: 활성층
50: 전자 블록층
60: p형층
61: p형 클래드층
62: p형 콘택트층
70: n전극
80: p전극

Claims (8)

  1. 사파이어 기판의 한쪽 면상에 n형층, 활성층 및 p형층을 포함하는 소자층을 갖는 반도체 웨이퍼로서,
    상기 소자층의 표면이 볼록형상으로 구부러져 있으며, 그 곡률이 530km-1 이상 800km-1 이하인 것을 특징으로 하는 반도체 웨이퍼.
  2. 제1항에 있어서,
    상기 사파이어 기판의 소자층을 갖는 면이 (0001)면인 것을 특징으로 하는 반도체 웨이퍼.
  3. 제1항에 있어서,
    상기 소자층이 III족 질화물 단결정층으로 이루어지는 것을 특징으로 하는 반도체 웨이퍼.
  4. 제3항에 있어서,
    상기 III족 질화물 단결정층이 AlxInyGazN(x, y, z는 0.3≤x≤1.0, 0≤y≤0.7, 0≤z≤0.7을 만족하는 유리수이며, x+y+z=1.0이다)으로 표시되는 조성을 만족하는 AlGaInN층으로 이루어지는 것을 특징으로 하는 반도체 웨이퍼.
  5. 제1항에 있어서,
    상기 사파이어 기판의 한쪽 면상과 소자층의 사이에, AlxInyGazN(x, y, z는 0.8≤x≤1.0, 0≤y≤0.2, 0≤z≤0.2을 만족하는 유리수이며, x+y+z=1.0이다)으로 이루어지는 버퍼층을 갖는 것을 특징으로 하는 반도체 웨이퍼.
  6. 제5항에 있어서,
    상기 버퍼층이 제1버퍼층 및 제2버퍼층의 2층을 적어도 갖는 것을 특징으로 하는 반도체 웨이퍼.
  7. 제1항 내지 제6항 중 어느 한 항에 기재된 반도체 웨이퍼의 n형층상에 n전극을 가지며, p형층상에 p전극을 갖는 것을 특징으로 하는 소자 회로 부착 반도체 웨이퍼.
  8. 제1항 내지 제6항 중 어느 한 항에 기재된 반도체 웨이퍼를 절단하여 반도체 칩으로 하는 공정을 포함하는 반도체 발광 소자의 제조 방법.
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