Nothing Special   »   [go: up one dir, main page]

KR20180121736A - 표시 장치 및 이의 제조방법 - Google Patents

표시 장치 및 이의 제조방법 Download PDF

Info

Publication number
KR20180121736A
KR20180121736A KR1020170055485A KR20170055485A KR20180121736A KR 20180121736 A KR20180121736 A KR 20180121736A KR 1020170055485 A KR1020170055485 A KR 1020170055485A KR 20170055485 A KR20170055485 A KR 20170055485A KR 20180121736 A KR20180121736 A KR 20180121736A
Authority
KR
South Korea
Prior art keywords
layer
electrode
insulating layer
sensing
disposed
Prior art date
Application number
KR1020170055485A
Other languages
English (en)
Other versions
KR102390995B1 (ko
Inventor
윤주원
고무순
박영우
이성준
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020170055485A priority Critical patent/KR102390995B1/ko
Priority to US15/961,513 priority patent/US10977471B2/en
Publication of KR20180121736A publication Critical patent/KR20180121736A/ko
Priority to US17/213,127 priority patent/US11281882B2/en
Application granted granted Critical
Publication of KR102390995B1 publication Critical patent/KR102390995B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
    • G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
    • G06F3/041—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means
    • G06F3/044—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means
    • G06F3/0443—Digitisers, e.g. for touch screens or touch pads, characterised by the transducing means by capacitive means using a single layer of sensing electrodes
    • H01L27/3225—
    • G06K9/00006—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
    • G06V40/00—Recognition of biometric, human-related or animal-related patterns in image or video data
    • G06V40/10—Human or animal bodies, e.g. vehicle occupants or pedestrians; Body parts, e.g. hands
    • G06V40/12—Fingerprints or palmprints
    • G06V40/13—Sensors therefor
    • G06V40/1306—Sensors therefor non-optical, e.g. ultrasonic or capacitive sensing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/3276—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2203/00—Indexing scheme relating to G06F3/00 - G06F3/048
    • G06F2203/041—Indexing scheme relating to G06F3/041 - G06F3/045
    • G06F2203/04103—Manufacturing, i.e. details related to manufacturing processes specially suited for touch sensitive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Human Computer Interaction (AREA)
  • Multimedia (AREA)
  • General Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치는 표시 패널, 표시 패널 상에 배치된 제어 전극, 평면상에서 제어 전극에 중첩하는 반도체 패턴, 반도체 패턴의 일 측에 연결된 입력 전극, 및 반도체 패턴의 타 측에 연결된 출력 전극을 포함하는 박막 트랜지스터, 제어 전극과 상기 반도체 패턴 사이에 배치된 제1 절연층, 입력 전극 및 출력 전극을 커버하는 제2 절연층, 및 표시 패널과 상기 제2 절연층 사이에 배치된 감지 전극을 포함한다.

Description

표시 장치 및 이의 제조방법{DISPLAY APPARATUS AND METHOD OF MANUFACTUING THE SAME}
본 발명은 표시 장치 및 이의 제조방법에 관한 것으로, 상세하게는 액티브 매트릭스 감지 센서를 포함하는 표시 장치 및 이의 제조방법에 관한 것이다.
텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시 장치들이 개발되고 있다.
최근 표시 장치들은 사용자의 지문을 센싱하기 위한 기능이 표시 장치 내에 구현되고 있다. 지문 인식 방식으로는 전극들 사이에 형성된 커패시터의 커패시턴스 변화에 기초한 정전용량 방식, 광학센서를 이용하는 광학 방식, 압전체를 활용한 초음파 방식 등이 있다.
본 발명은 공정이 단순화된 액티브 매트릭스 형 지문 센서를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 표시 패널, 상기 표시 패널 상에 배치된 제어 전극, 평면상에서 상기 제어 전극에 중첩하는 반도체 패턴, 상기 반도체 패턴의 일 측에 연결된 입력 전극, 및 상기 반도체 패턴의 타 측에 연결된 출력 전극을 포함하는 박막 트랜지스터, 상기 제어 전극과 상기 반도체 패턴 사이에 배치된 제1 절연층, 상기 입력 전극 및 상기 출력 전극을 커버하는 제2 절연층, 및 상기 표시 패널과 상기 제2 절연층 사이에 배치된 감지 전극을 포함한다.
상기 제어 전극은 상기 반도체 패턴 하측에 배치되고, 상기 제어 전극 및 상기 감지 전극은 상기 표시 패널과 상기 제1 절연층 사이에 배치될 수 있다.
상기 제어 전극은 상기 반도체 패턴 상측에 배치되고, 상기 제어 전극 및 상기 감지 전극은 상기 제1 절연층과 상기 제2 절연층 사이에 배치될 수 있다.
상기 감지 전극 및 상기 제어 전극 각각은 제1 층, 및 상기 제1 층 상에 배치된 제2 층을 포함하고, 상기 제어 전극의 상기 제1 층은 상기 제어 전극의 상기 제2 층에 의해 전면적으로 커버되고, 상기 감지 전극의 상기 제1 층은 상기 감지 전극의 상기 제2 층에 의해 부분적으로 커버될 수 있다.
상기 제1 층들은 광학적으로 투명할 수 있다.
상기 제2 층들은 상기 제1 층들에 비해 상대적으로 높은 전기 전도도를 가질 수 있다.
본 발명의 일 실시예에 따른 전자 장치는 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되고, 상기 입력 전극 및 상기 출력 전극이 배치되는 제3 절연층을 더 포함하고, 상기 제3 절연층에는 개구부가 정의되고, 상기 개구부는 상기 감지 전극의 상기 제1 층 중 상기 감지 전극의 상기 제2 층에 의해 노출되는 부분에 중첩할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 제어 전극과 동일한 층상에 배치된 제1 전극, 및 상기 반도체 패턴과 동일한 층상에 배치된 제2 전극을 포함하는 커패시터를 더 포함하고, 상기 커패시터는 상기 박막 트랜지스터 및 상기 감지 전극에 전기적으로 연결될 수 있다.
상기 제1 전극은 상기 제어 전극과 동일한 물질을 포함하고, 상기 제2 전극은 상기 반도체 패턴과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 제어 전극을 커버하고, 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되고, 상기 입력 전극과 상기 출력 전극이 배치되는 제3 절연층, 및 상기 제3 절연층 상에 배치된 복수의 패턴들을 더 포함하고, 상기 복수의 패턴들은 상기 제3 절연층을 관통하여 상기 제어 전극에 접속된 제1 패턴, 상기 제3 절연층을 관통하여 상기 감지 전극에 접속된 제2 패턴, 상기 제3 절연층을 관통하여 상기 커패시터에 접속된 제3 패턴을 포함할 수 있다.
상기 복수의 패턴들은 외부로부터 구동 전압을 수신하는 제4 패턴을 더 포함하고, 상기 제4 패턴은 상기 제2 절연층을 관통하여 외부로부터 상기 구동 전압을 수신할 수 있다.
상기 제어 전극과 동일한 층상에 배치되고, 상기 외부로부터 구동 전압을 수신하는 제4 패턴을 더 포함하고, 상기 제4 패턴은 상기 제2 절연층 및 상기 제3 절연층을 관통하여 외부로부터 상기 구동 전압을 수신할 수 있다.
본 발명의 일 실시예에 따른 표시 장치 제조방법은 반도체 물질로 베이스 층 상에 제1 패턴들을 형성하는 단계, 상기 제1 패턴들이 커버되도록 제1 절연층을 형성하는 단계, 도전성 물질로 상기 제1 절연층 상에 제2 패턴들을 형성하는 단계, 상기 제2 패턴들 중 일부 패턴의 적어도 일부를 제거하여 제3 패턴들을 형성하는 단계, 상기 제3 패턴들 상에 제2 절연층을 형성하는 단계를 포함하고, 상기 제2 패턴들 각각은 제1 층 및 상기 제1 층 상에 배치되는 제2 층을 포함하고, 상기 제1 패턴들은 반도체 패턴을 포함하고, 상기 제2 패턴들은 상기 제1 층 및 상기 제1 층을 전면적으로 커버하는 제2 층을 포함하고, 상기 반도체 패턴과 평면상에서 중첩하는 제어 전극 패턴 및 상기 제1 층 및 일부가 제거되어 상기 제1 층을 부분적으로 커버하는 제2 층을 포함하는 감지 전극 패턴을 포함할 수 있다.
상기 제2 절연층을 형성하는 단계는, 상기 제2 패턴들을 커버하는 절연 물질층을 형성하는 단계, 및 상기 제2 절연층이 형성되도록 상기 절연 물질에 상기 감지 전극 패턴의 적어도 일부를 노출시키는 개구부를 형성하는 단계를 포함하고, 상기 감지 전극 패턴의 상기 제2 층은 상기 제2 절연층의 상기 개구부와 대응되는 영역이 제거되어 형성될 수 있다.
상기 제2 절연층을 형성하는 단계는, 상기 제2 패턴들을 커버하는 절연 물질층을 형성하는 단계, 및 상기 제2 절연층이 형성되도록 상기 절연 물질에 상기 감지 전극 패턴의 적어도 일부를 노출시키는 개구부를 형성하는 단계를 포함하고, 상기 제2 절연층의 상기 개구부를 형성하는 단계는, 상기 감지 전극의 상기 제2 층이 형성된 이후에 형성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 복수의 발광 영역들을 포함하는 표시 부재, 및 상기 발광 영역들에 각각 대응되는 복수의 단위 센서들을 포함하는 감지 부재를 포함하고, 상기 복수의 센싱 영역들 각각에는, 제어 전극, 상기 제어 전극과 평면상에서 중첩하는 반도체 패턴, 상기 반도체 패턴의 일 측에 접속된 입력 전극, 및 상기 반도체 패턴의 타 측에 접속된 출력 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터에 전기적으로 연결되고, 상기 제어 전극과 동일한 층상에 배치된 감지 전극, 및 상기 감지 전극 상에 배치된 유전층을 포함할 수 있다.
상기 감지 전극 및 상기 제어 전극 각각은, 광학적으로 투명한 제1 층, 상기 제1 층보다 높은 전기 전도도를 갖고, 상기 제1 층 상에 배치된 제2 층을 포함하고, 상기 제어 전극의 상기 제1 층은 상기 제어 전극의 상기 제2 층에 의해 전면적으로 커버되고, 상기 감지 전극의 상기 제1 층은 상기 감지 전극의 상기 제2 층에 의해 부분적으로 커버될 수 있다.
상기 감지 전극은 상기 발광 영역에 중첩할 수 있다.
상기 반도체 패턴과 동일한 층상에 배치되고, 상기 반도체 패턴과 동일한 물질을 포함하는 제1 전극, 및 상기 제어 전극과 동일한 층상에 배치되고, 상기 제어 전극과 동일한 물질을 포함하는 제2 전극을 포함하는 커패시터 소자를 더 포함할 수 있다.
본 발명에 따르면, 감지 전극과 감지 전극을 제어하는 박막 트랜지스터 소자가 동일 공정 내에서 형성될 수 있다. 이에 따라, 감지 전극과 감지 전극 구동을 위한 구동 소자들이 단일의 공정을 통해 형성될 수 있고, 하나의 마스크를 통해 동시에 형성될 수 있어 표시 장치 공정 비용이 절감되고 공정이 단순화될 수 있다.
또한, 감지 전극은 박막 트랜지스터의 일 구성과 동일한 층상에 배치될 수 있다. 이에 따라, 감지 전극 구동을 위한 구동 소자들이 복잡한 구조를 갖더라도 표시 장치의 두께가 증가되는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 2a는 도 1에 도시된 전자 장치의 블록도이다.
도 2b는 도 2a에 도시된 전자 장치의 일부를 도시한 등가 회로도이다.
도 3은 도 1에 도시된 전자 장치의 일부를 개략적으로 도시한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 전자 장치들의 일부분들을 도시한 단면도들이다.
도 8은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다.
도 9a는 도 8에 도시된 표시 부재의 일부 구성을 도시한 블록도이다.
도 9b는 도 9a에 도시된 하나의 화소를 도시한 개념도이다.
도 10은 도 8에 도시된 전자 장치의 일부를 간략히 도시한 단면도이다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 전자 장치들을 도시한 분해 사시도들이다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 도시한 단면도들이다.
도 13a 내지 도 13e는 본 발명의 일 실시예에 따른 전자 장치 제조방법을 도시한 단면도들이다.
이하, 도면을 참조하여 본 발명의 일 실시예에 따른 전자 장치에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 2a는 도 1에 도시된 전자 장치의 블록도이다. 도 2b는 도 2a에 도시된 전자 장치의 일부를 도시한 등가 회로도이다. 도 3은 도 1에 도시된 전자 장치의 일부를 개략적으로 도시한 단면도이다. 이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 전자 장치(EA)에 대해 설명한다.
전자 장치(EA)는 전기적 신호에 따라 구동되는 장치일 수 있다. 도 1에 도시된 것과 같이, 전자 장치(EA)는 평면상에서 액티브 영역(AA) 및 주변 영역(NAA)으로 구분될 수 있다.
액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 본 실시예에서, 액티브 영역(AA)은 전기적 신호가 인가됨에 따라, 외부에서 인가되는 외부 입력(FNG)을 감지하는 영역일 수 있다.
외부 입력(FNG)은 다양한 형태로 제공될 수 있다. 예를 들어, 외부 입력(FNG)은 터치, 광, 및 압력을 포함할 수 있다. 터치는 근접 터치와 직접 터치를 포함할 수 있다. 외부 입력(FNG)은 전자 장치(EA)의 용도에 따라 다양한 형태로 제공될 수 있다.
본 실시예에서, 전자 장치(EA)는 지문 감지 장치일 수 있다. 이에 따라, 외부 입력(FNG)은 사용자의 직접 터치일 수 있다. 다만, 이는 예시적으로 기재한 것이고, 전자 장치(EA)는 외부 입력(FNG)을 감지할 수 있다면 다양한 실시예들을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 전기적 신호를 액티브 영역(AA)에 전달하기 위한 신호 배선들이나 구동 소자들이 배치되는 영역일 수 있다.
본 실시예에서, 주변 영역(NAA)은 액티브 영역(AA)을 에워싸는 프레임 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 주변 영역(NAA)은 다양한 형상으로 제공되거나, 생략될 수도 있다.
본 발명에 따른 전자 장치(EA)는 액티브 매트릭스 형 감지 부재일 수 있다. 구체적으로, 도 2a 및 도 2b를 참조하면, 전자 장치(EA)는 스캔 구동부(DC-G), 리드 아웃 구동부(DC-D), 및 복수의 단위 센서들(SU)을 포함할 수 있다. 단위 센서들(SU)은 액티브 영역(AA) 내에 매트릭스 형상으로 배열될 수 있다. 복수의 단위 센서들(SU) 복수의 스캔 구동 배선들(SL1~SLn)을 통해 스캔 구동부(DC-G)에 연결되고, 복수의 리드 아웃 배선들(ROL1~ROLm)을 통해 리드 아웃 구동부(DC-D)에 연결될 수 있다.
스캔 구동부(DC-G)는 스캔 구동 배선들(SL1~SLn)을 순차적으로 구동시킬 수 있다. 이에 따라, 센싱 영역들(SA)은 각각 독립적인 감지 신호들을 구현할 수 있다.
리드 아웃 구동부(DC-D)는 (ROL1~ROLm)을 통해 단위 센서들(SU)로부터 외부 입력(FNG)의 정보를 포함하는 감지 신호들을 수신할 수 있다.
단위 센서들(SU)은 외부로부터 인가되는 손가락 지문을 인식할 수 있다. 좀 더 구체적으로 설명하면 단위 센서들(SU)은 외부로부터 인가되는 사용자의 손가락 지문의 지문 정보를 인식할 수 있다.
단위 센서들(SU)은 정전 용량 방식으로 전자 장치(EA)의 외면(IS)에 인가되는 손가락의 지문을 인식할 수 있다. 단위 센서들(SU)은 셀프 캡(self capacitance) 방식 및 뮤추얼캡(mutual capacitance) 방식으로 지문 정보를 획득할 수 있다.
도 2b에는 일 스캔 라인(SLi)과 일 리드 아웃 라인(ROLj)에 연결된 하나의 단위 센서(SU)의 등가 회로도를 간략히 도시하였다. 도 2b를 참조하면, 단위 센서(SU)는 박막 트랜지스터(10) 및 감지 전극(20)을 포함할 수 있다.
박막 트랜지스터(10)는 스캔 라인(SLi)으로부터 인가되는 전기적 신호를 통해 감지 전극(20)의 활성화를 제어할 수 있다. 감지 전극(20)은 외부에서 인가되는 외부 입력(FNG)과 소정의 정전용량(CF)을 형성할 수 있다. 박막 트랜지스터(10)가 턴-온 되면, 리드 아웃 라인(ROLj)을 통해 감지 전극(20)의 전압을 측정됨으로써 외부 입력(FNG)의 형태가 감지될 수 있다.
도 3을 참조하면, 전자 장치(EA)는 셀프캡 방식으로 지문 정보를 획득하는 것으로 예시적으로 도시되었다. 구체적으로, 전자 장치(EA)는 베이스 층(BL), 복수의 감지 전극들(20), 및 절연층(IL)을 포함할 수 있다. 절연층(IL)의 상면은 전자 장치(EA)의 외면(IS)과 대응될 수 있다.
사용자의 지문이 외부 입력(FNG)으로 절연층(IL)의 상면에 제공되면, 감지 전극들(20)은 외부 입력(FNG)의 융선(Ridge)과 골(Valley)에 대해, 서로 다른 커패시턴스(CF1, CF2, CF2)를 형성할 수 있다. 단위 센서들(SU)은 외부 입력(FNG)의 융선(Ridge)과 골(Valley)사이의 거리에 따른 정전 용량 차이를 이용하여 외부 입력(FNG)의 형상, 즉, 사용자의 지문 정보를 인식할 수 있다. 다만, 이에 한정되지 않고, 단위 센서들(SU)은 뮤추얼캡 방식으로 획득 가능한 구조를 가질 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 실시예에서, 센싱 영역들(SA)은 감지 전극들(20) 각각에 대응될 수 있다. 따라서, 감지 전극들(20) 각각의 크기나 감지 전극들(20) 사이의 이격 거리는 지문의 융선과 골 사이의 간격보다 작은 크기를 가질 수 있다. 감지 전극들(20)이 미세한 크기나 미세 간격들을 가진 패턴일수록 액티브 영역(AA)에서 향상된 지문 감지 특성을 가질 수 있다. 한편, 이는 예시적으로 도시한 것이고, 전자 장치(EA)의 기능에 따라 감지 전극(20)의 크기는 다양하게 구비될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 4는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다. 도 4에는 용이한 설명을 위해 도 2b에 도시된 일 단위 센서 유닛의 단면도를 도시하였다.
도 4에 도시된 것과 같이, 전자 장치(EA)는 베이스 층(BS), 박막 트랜지스터(10), 감지 전극(20), 및 복수의 절연층들(IL1, IL2, IL3)을 포함한다. 베이스 층(BS)은 박막 트랜지스터(10), 감지 전극(20), 및 복수의 절연층들(IL1, IL2, IL3)이 배치되는 기저층일 수 있다.
베이스 층(BS)은 절연물질을 포함할 수 있다. 예를 들어, 베이스 층(BS)은 절연 기판, 절연 필름, 또는 절연 박막일 수 있다. 또는, 예를 들어, 베이스 층(BS)은 무기 박막층, 유기 박막층, 또는 무기막 및/또는 무기막이 적층된 절연막일 수 있다.
박막 트랜지스터(10)는 베이스 층(BS) 상에 배치된다. 박막 트랜지스터(10)는 반도체 패턴(SL), 제어 전극(CE), 입력 전극(IE), 및 출력 전극(OE)을 포함한다.
반도체 패턴(SL)은 제1 절연층(IL1)과 베이스 층(BS) 사이에 배치될 수 있다. 반도체 패턴(SL)은 반도체 물질을 포함한다.
제어 전극(CE)은 반도체 패턴(SL) 상에 배치된다. 제어 전극(CE)은 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치될 수 있다. 제어 전극(CE)은 평면상에서 반도체 패턴(SL)의 적어도 일부와 중첩할 수 있다.
도시되지 않았으나, 반도체 패턴(SL)은 제어 전극(CE)과 중첩하는 채널 영역을 포함할 수 있다. 박막 트랜지스터(10)는 반도체 패턴(SL)의 채널 영역에서 발생되는 전하의 흐름을 제어하여 박막 트랜지스터(10)에 연결되는 다른 전자 소자들의 구동을 용이하게 제어할 수 있다.
입력 전극(IE)과 출력 전극(OE)은 제2 절연층(IL2)과 제3 절연층(IL3) 사이에 배치될 수 있다. 입력 전극(IE)과 출력 전극(OE)은 평면상에서 서로 이격되어 배치될 수 있다.
입력 전극(IE)과 출력 전극(OE) 각각은 제1 절연층(IL1) 및 제2 절연층(IL2)을 관통하여 반도체 패턴(SL)에 접속될 수 있다. 구체적으로, 입력 전극(IE)은 반도체 패턴(SL)의 일 측에 접속되고 출력 전극(OE)은 반도체 패턴(SL)의 타 측에 접속될 수 있다. 반도체 패턴(SL)의 일 측과 반도체 패턴(SL)의 타 측은 채널 영역을 사이에 두고 서로 이격될 수 있다.
감지 전극(20)은 제어 전극(CE)과 동일한 층상에 배치될 수 있다. 구체적으로, 감지 전극(20)은 제1 절연층(IL1)과 제2 절연층(IL2) 사이에 배치될 수 있다. 감지 전극(20)은 평면상에서 제어 전극(CE)으로부터 이격되어 배치된다. 제3 절연층(IL3)은 박막 트랜지스터(10) 및 감지 전극(20) 상에 배치되어 박막 트랜지스터(10) 및 감지 전극(20) 모두와 중첩될 수 있다.
감지 전극(20)은 제어 전극(CE)과 동일한 물질을 포함할 수 있다. 예를 들어, 감지 전극(20)은 금속, 전도성 산화물, 전도성 폴리머, 전도성 나노 구조체 등을 포함할 수 있다.
감지 전극(20)은 박막 트랜지스터(10)와 전기적으로 연결될 수 있다. 이때, 감지 전극(20)은 미 도시된 배선 등을 통해 박막 트랜지스터(10)에 접속될 수 있다. 감지 전극(20)은 박막 트랜지스터(10)로부터 전기적 신호를 제공받을 수 있다.
전자 장치(EA)는 평면상에서 센싱 영역(SA) 및 소자 영역(PA)으로 구분될 수 있다. 센싱 영역(SA)은 감지 전극(20)이 배치되는 영역일 수 있다.
감지 전극(20)은 제2 절연층(IL2) 및 제3 절연층(IL3)을 사이에 두고 센싱 영역(SA)에 접촉하는 외부 입력(FNG: 도 1 참조)과 커패시터를 형성할 수 있다. 전자 장치(EA)는 감지 전극(20)으로부터 출력되는 전기적 신호를 통해 센싱 영역(SA)에 제공되는 외부 입력(FNG)의 형태를 감지할 수 있다. 이에 따라, 전자 장치(EA)는 액티브 영역(AA: 도 1 참조) 전면을 통해 사용자의 지문 정보를 용이하게 감지할 수 있다.
도 5는 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다. 도 5에는 도 4와 대응되는 영역을 도시하였다. 이하, 도 5를 참조하여 본 발명의 일 실시예에 따른 전자 장치(EA-1)에 대해 설명한다. 한편, 도 1 내지 도 4에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 5에 도시된 것과 같이, 박막 트랜지스터(10-1)는 적층 구조를 가진 제어 전극(CE-1)을 포함할 수 있다. 제어 전극(CE-1)은 제1 층(11) 및 제2 층(12)을 포함할 수 있다.
제어 전극(CE-1)의 제1 층(11)은 전기 전도성을 가지며 광학적으로 투명할 수 있다. 예를 들어, 제어 전극(CE-1)의 제1 층(11)은 투명 전도성 산화물(TCO: Transparent conductive oxide), 금속 나노 와이어, 금속 나노 파티클, 또는 전도성 폴리머를 포함할 수 있다.
제어 전극(CE-1)의 제2 층(12)은 전기 전도성을 가지며 낮은 내부 저항을 가질 수 있다. 제어 전극(CE-1)의 제2 층(12)은 제어 전극(CE-1)의 제1 층(11)보다 높은 전기 전도도를 가진 물질을 포함할 수 있다. 예를 들어, 제어 전극(CE-1)의 제2 층(L2)은 구리 또는 구리 합금과 같은 전도도가 높은 금속을 포함할 수 있다.
감지 전극(20-1)은 제어 전극(CE-1)과 동일한 층상에 배치된다. 감지 전극(20-1)은 적층 구조를 가질 수 있다. 이때, 감지 전극(20-1)의 적층 구조는 제어 전극(CE-1)의 적층 구조와 대응될 수 있다. 이에 따라, 감지 전극(20-1)과 제어 전극(CE-1)은 동시에 패터닝될 수 있다.
구체적으로, 감지 전극(20-1)은 제1 층(21) 및 제2 층(22)을 포함할 수 있다. 감지 전극(20-1)의 제1 층(21)은 광학적으로 투명할 수 있다. 감지 전극(20-1)의 제1 층(21)은 제어 전극(CE-1)의 제1 층(11)과 동일한 물질을 포함할 수 있다.
감지 전극(20-1)의 제2 층(22)은 감지 전극(20-1)의 제1 층(21)보다 상대적으로 높은 전기 전도도를 가진 물질을 포함할 수 있다. 감지 전극(20-1)의 제2 층(22)은 제어 전극(CE-1)의 제2 층(12)과 동일한 물질을 포함할 수 있다.
한편, 감지 전극(20-1)의 제1 층(21)을 전면적으로 커버하는 제어 전극(CE-1)의 제2 층(12)과 달리, 감지 전극(20-1)의 제2 층(22)은 감지 전극(20-1)의 제1 층(21)을 부분적으로 커버한다. 감지 전극(20-1)의 제1 층(21)은 감지 전극(20-1)의 제2 층(22)에 정의된 개구부(22-OP)를 통해 감지 전극(20-1)의 제2 층(22)으로부터 노출될 수 있다.
제2 절연층(IL2-1)은 감지 전극(20-1)의 적어도 일부를 커버한다. 제2 절연층(IL2-1)에는 제어 전극(CE-1)의 제2 층(12)과 대응되는 개구부(IL2-OP)가 정의될 수 있다.
감지 전극(20-1)의 제2 층(22)에 정의된 개구부(22-OP)와 제2 절연층(IL2-1)에 정의된 개구부(IL2-OP)는 평면상에서 중첩된다. 이에 따라, 감지 전극(20-1)의 제2 층(22) 중 개구부(IL2-OP)를 정의하는 측면과 제2 절연층(IL2-1) 중 개구부(IL2-OP)를 정의하는 측면은 단면상에서 정렬될 수 있다.
이때, 제3 절연층(IL3-1)은 감지 전극(20-1)의 제2 층(22)에 정의된 개구부(22-OP)와 제2 절연층(IL2-1)에 정의된 개구부(IL2-OP)를 충진할 수 있다. 제3 절연층(IL3)은 감지 전극(20-1)의 적어도 일부와 접촉할 수 있다. 제3 절연층(IL3)은 감지 전극(20-1)의 제2 층(22)으로부터 노출되는 감지 전극(20-1)의 제1 층(21)을 커버할 수 있다.
도 6은 본 발명의 일 실시예에 따른 전자 장치의 일부를 도시한 단면도이다. 도 6에는 용이한 설명을 위해 도 4에 도시된 영역과 대응되는 영역을 도시하였다. 이하, 도 6을 참조하여 본 발명의 일 실시예에 따른 전자 장치(EA-2)에 대해 설명한다. 한편, 도 1 내지 도 5에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 6에 도시된 것과 같이, 제2 절연층(IL2-2)은 감지 전극(20-1)의 제2 층(22) 중 개구부(IL2-OP)를 정의하는 측면을 커버할 수 있다. 이에 따라, 제2 절연층(IL2-2)에 정의되는 개구부(IL2-OP1)는 평면상에서 감지 전극(20-1)의 제2 층(22)에 정의된 개구부(22-OP)보다 작은 크기를 가질 수 있다.
이때, 센싱 영역(SA)은 제2 절연층(IL2-2)에 정의되는 개구부(IL2-OP1)와 대응되도록 정의될 수 있다. 전자 장치(EA-2)는 센싱 영역(SA) 내에서 균일한 두께의 제3 절연층(IL3)을 가질 수 있다.
한편, 전자 장치(EA-2)는 복수의 접속 전극들(AF10, AF20)을 포함할 수 있다. 복수의 접속 전극들(AF10, AF20)은 입력 전극(IE) 및 출력 전극(OE)과 동일한 층상에 배치될 수 있다.
복수의 접속 전극들(AF10, AF20)은 제2 절연층(IL2-2) 및 제3 절연층(IL3) 사이에 배치될 수 있다. 본 실시예에서, 접속 전극들(AF10, AF20)은 제1 접속 전극(AF10) 및 제2 접속 전극(AF20)을 포함할 수 있다.
제1 접속 전극(AF10)은 박막 트랜지스터(10-1)에 접속될 수 있다. 구체적으로, 제1 접속 전극(AF10)은 제2 절연층(IL2-2)을 관통하여 제어 전극(CE-1)에 접속될 수 있다. 제어 전극(CE)은 제1 접속 전극(AF10)을 통해 외부로부터 전기적 신호를 제공받을 수 있다.
제2 접속 전극(AF20)은 감지 전극(20-1)에 접속될 수 있다. 구체적으로, 제2 접속 전극(AF20)은 제2 절연층(IL2-2)을 관통하여 감지 전극(20-1)의 제2 층(22)에 접속될 수 있다. 감지 전극(20-1)은 제2 접속 전극(AF20)을 통해 외부로부터 전기적 신호를 제공받거나 전기적 신호를 외부에 제공할 수 있다.
본 실시예에서, 감지 전극(20-1)은 상대적으로 전도성이 큰 제2 층(22)을 통해 제2 접속 전극(AE20)에 연결됨으로써, 제2 접속 전극(AE20)과의 접촉 저항을 감소시킬 수 있고, 감지 전극(20)의 전기적 특성 저하를 방지할 수 있다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 전자 장치들의 일부분들을 도시한 단면도들이다. 용이한 설명을 위해 도 7a 내지 도 7c에는 각각 대응되는 영역들을 도시하였다. 이하, 도 7a 내지 도 7c를 참조하여 본 발명의 일 실시예예 따른 전자 장치들(EA-3, EA-4, EA-5)에 대해 설명한다. 한편, 도 1 내지 도 6에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 7a에 도시된 것과 같이, 전자 장치(EA-3)는 커패시터 소자(30)를 더 포함할 수 있다. 커패시터 소자(30)는 제1 전극(E1) 및 제2 전극(E2)을 포함할 수 있다. 제1 전극(E1) 및 제2 전극(E2)은 제1 절연층(IL1-1)을 사이에 두고 서로 이격되어 배치된다.
제1 전극(E1)은 반도체 패턴(SL)과 동일한 층상에 배치된다. 본 실시예에서, 제1 전극(E1)은 베이스 층(BS)과 제1 절연층(IL1-1) 사이에 배치된다.
제1 전극(E1)은 반도체 패턴(SL)과 동일한 물질을 포함할 수 있다. 이에 따라, 제1 전극(E1)은 반도체 패턴(SL)은 동일한 물질층으로부터 하나의 마스크를 이용하여 동시에 패터닝될 수 있다.
구체적으로, 제1 전극(E1)은 반도체 물질을 포함할 수 있다. 제1 전극(E1)은 제1 부분(A1) 및 제2 부분(A2)을 포함할 수 있다. 제1 부분(A1)은 제2 부분(A2)에 비해 상대적으로 전도성이 높을 수 있다. 제2 부분(A2)은 평면상에서 제2 전극(E2)과 중첩할 수 있다.
제2 전극(E2)은 제어 전극(CE-1)과 동일한 층상에 배치된다. 본 실시예에서, 제2 전극(E2)은 제1 절연층(IL1-1)과 제2 절연층(IL2-3) 사이에 배치될 수 있다.
제2 전극(E2)은 제어 전극(CE-1)과 동일한 물질을 포함할 수 있다. 제2 전극(E2)은 제어 전극(CE-1)과 동일한 구조를 가질 수 있다. 이에 따라, 제어 전극(CE-1)과 제2 전극(E2)은 동일한 물질층으로부터 하나의 마스크를 이용하여 동시에 패터닝될 수 있다.
구체적으로, 제2 전극(E2)은 광학적으로 투명한 제1 층(31) 및 제1 층(31)보다 높은 전도성을 가진 제2 층(32)을 포함하는 적층 구조를 가질 수 있다. 제2 전극(E2)의 제1 층(31)은 제어 전극(CE-1)의 제1 층(11)과 동일한 물질을 포함하고, 제2 전극(E2)의 제2 층(32)은 제어 전극(CE-2)의 제2 층(12)과 동일한 물질을 포함할 수 있다.
한편, 전자 장치(EA-3)는 제3 접속 전극(AE31), 제4 접속 전극(AE32), 및 패드 전극(PE)을 더 포함할 수 있다. 제3 접속 전극(AE31), 제4 접속 전극(AE32), 및 패드 전극(PE)은 입력 전극(IE) 및 출력 전극(OE)과 동일한 층상에 배치될 수 있다.
본 실시예에서, 제3 접속 전극(AE31), 제4 접속 전극(AE32), 및 패드 전극(PE)은 제2 절연층(IL2)과 제3 절연층(IL3) 사이에 배치된다. 제3 접속 전극(AE31)과 제4 접속 전극(AE32)은 커패시터 소자(30)에 연결된다.
구체적으로, 제3 접속 전극(AE31)은 제1 절연층(IL1-1) 및 제2 절연층(IL2-3)을 관통하여 제1 전극(E1)에 접속된다. 제4 접속 전극(AE32)은 제2 절연층(IL2-3)을 관통하여 제2 전극(E2)에 접속된다. 제3 접속 전극(AE31)과 제4 접속 전극(AE32)은 외부로부터 제공되는 전기적 신호들을 제1 전극(E1)과 제2 전극(E2)에 각각 제공할 수 있다.
패드 전극(PE)은 외부로부터 제공되는 전기적 신호를 직접 수신할 수 있다. 전자 장치(EA-3)는 패드 전극(PE)을 통해 외부로부터 전기적 신호를 제공받을 수 있다. 패드 전극(PE)은 제3 절연층(IL3-2)에 정의된 개구부(IL3-OP)를 통해 외부로 노출될 수 있다. 외부에서 제공되는 전기 소자는 노출된 패드 전극(PE)에 접속될 수 있다.
도 7b에 도시된 전자 장치(EA-4)는 감지 전극(20-1) 및 제2 절연층(IL2-4)을 제외하고 도 7a에 도시된 전자 장치(EA-3)와 실질적으로 동일한 구조를 가질 수 있다. 도 7b에 도시된 것과 같이, 감지 전극(20-1)은 감지 전극(20-1)의 제1 층(21)의 일 부분에만 중첩하는 제2 층(22-1)을 포함할 수 있다.
이때, 감지 전극(20-1)의 제2 층(22-1)은 도 7a에 도시된 개구부(22-OP)를 포함하지 않을 수 있다. 감지 전극(20-1)의 제2 층(22-1)은 제2 접속 전극(AE20)이 접속되기 위해 필요한 최소한의 면적을 가진 패턴일 수 있다.
이에 따라, 감지 전극(20-1)의 제1 층(21) 중 감지 전극(20-1)의 제2 층(22-1)으로부터 노출된 영역은 제2 절연층(IL2-4)에 정의된 개구부(IL2-OP)보다 큰 면적을 가질 수 있다. 감지 전극(20-1)의 제1 층(21) 중 감지 전극(20-1)의 제2 층(22-1)으로부터 노출된 영역의 적어도 일부는 제2 절연층(IL2-4)에 의해 커버될 수 있다.
도 7c에 도시된 전자 장치(EA-5)는 패드 전극(PE-1), 제2 절연층(IL2-5), 및 제3 절연층(IL3-3)을 제외하고 도 7b에 도시된 전자 장치(EA-4)와 실질적으로 대응될 수 있다. 도 7c에 도시된 것과 같이, 패드 전극(PE-1)은 제어 전극(CE-1), 감지 전극(20-1), 및 커패시터 소자(30)의 제2 전극(E2)과 동일한 층상에 배치될 수 있다.
본 실시예에서, 패드 전극(PE-1)은 감지 전극(20-1)과 동일한 구조를 가질 수 있다. 구체적으로, 패드 전극(PE-1)은 광학적으로 투명한 제1 층(P1) 및 제1 층(P1)보다 높은 전도도를 가진 제2 층(P2)을 포함할 수 있다.
한편, 제2 층(P2)은 제1 층(P1)을 부분적으로 커버할 수 있다. 제1 층(P1)의 적어도 일부는 제2 층(P2)으로부터 노출될 수 있다. 이때, 제2 층(P2)은 감지 전극(20-1)의 제2 층(22-1)과 동시에 패터닝될 수 있다.
제1 층(P1)은 제2 절연층(IL2-5)과 제3 절연층(IL3-3)을 관통하는 개구부(IL-OP)를 통해 외부로 노출될 수 있다. 외부에서 제공되는 전기 소자는 제3 절연층(IL3-3)을 관통하는 개구부(IL-OP)를 통해 패드 전극(PE-1)에 접속되어 전자 장치(EA-5)에 전기적 신호를 제공할 수 있다.
본 발명의 일 실시예에 따른 전자 장치들(EA-3, EA-4, EA-5)은 커패시터 소자(30), 접속 전극들(AE31, AE32), 및 패드 전극(PE, PE-1)을 더 포함하더라도 기존의 박막 트랜지스터(10-1)나 감지 전극(20, 20-1)의 구성들과 동일 층상에 배치시킬 수 있으므로, 전자 장치들(EA-3, EA-4, EA-5)의 두께 증가 없이도 복잡한 회로 구성을 가능하게 할 수 있다.
도 8은 본 발명의 일 실시예에 따른 전자 장치의 사시도이다. 도 9a는 도 8에 도시된 표시 부재의 일부 구성을 도시한 블록도이다. 도 9b는 도 9a에 도시된 하나의 화소를 도시한 개념도이다.
도 8에 도시된 것과 같이, 전자 장치(EA10)는 평면상에서 액티브 영역(AA)과 주변 영역(NAA)으로 구분될 수 있다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역으로, 소정의 영상(IM)이 표시될 수 있다. 본 실시예에서, 전자 장치(EA10)는 표시 장치일 수 있다.
전자 장치(EA10)는 표시 부재(100) 및 지문 감지 부재(200)를 포함할 수 있다. 표시 부재(100)는 영상을 표시할 수 있다. 표시 부재(100)는 유기 발광 표시 패널(organic light emitting display panel), 액정 표시 패널(liquid crystal display panel), 플라즈마 표시 패널(plasma display panel), 전기영동 표시 패널(electrophoretic display panel), 및 일렉트로웨팅 표시 패널(electrowetting display panel) 등의 다양한 표시 패널일 수 있다. 이하에서 표시 부재(100)는 유기 발광 표시 패널인 것을 예시적으로 설명한다.
도 9a 및 도 9b를 참조하면, 표시 부재(100)는 기판(110), 화소층(120), 및 봉지층(encapsulation substrate, 300)을 포함한다. 표시 영역(DA)에는 복수의 화소들(PX)이 배치될 수 있다.
기판(110)은 가요성 기판 또는 필름일 수 있으며, 폴리에틸렌에테르프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리아릴레이트, 폴리에테르이미드, 폴리에테르술폰 및 폴리이미드 등과 같이 내열성 및 내구성이 우수한 플라스틱으로 구성될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 기판(110)은 금속이나 유리 등 다양한 소재로 구성될 수 있다.
기판(110)과 화소층(120)의 사이에는 수분이나 산소와 같은 외부의 이물질이 기판(110)을 통과하여 유기 발광 소자(LD)에 침투하는 것을 방지하기 위한 배리어막(미도시)이 구비될 수 있다.
화소층(120)은 기판(110)과 봉지층(130) 사이에 배치될 수 있다. 화소층(120)은 복수의 게이트 배선들(GL), 복수의 데이터 배선들(DL), 및 복수의 화소들(PX)을 포함한다. 게이트 배선들(GL)과 데이터 배선들(DL)은 서로 절연되며 교차할 수 있다.
도 9a에서 게이트 배선들(GL)은 일 방향으로 연장되고, 데이터 배선들(DL)은 게이트 배선들(GL)에 교차하는 방향으로 연장되는 것을 예시적으로 도시하였다. 다만, 이에 제한되는 것은 아니고, 게이트 배선들(GL)과 데이터 배선들(DL)이 절연되며 교차한다면, 게이트 배선들(GL)과 데이터 배선들(DL) 각각은 직선 형상이 아닌 일부가 구부러진 형상을 가질 수 있다.
화소들(PX) 각각은 발광 영역들(LA) 각각에 구비될 수 있다. 화소들(PX) 각각은 게이트 배선들(GL) 중 어느 하나와 데이터 배선들(DL) 중 어느 하나에 연결되어 영상을 표시할 수 있다.
화소들(PX) 각각은 레드, 그린, 및 블루 색상 중 어느 하나를 표시할 수 있다. 다만, 이에 제한되는 것은 아니고, 화소들(PX) 각각은 레드, 그린, 및 블루 이외에 다른 색상(예를 들면, 화이트 색상)을 표시할 수 있다. 한편, 도 9a에서 화소들(PX) 각각은 사각 형상을 갖는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 화소들(PX) 각각의 형상은 다각형, 원형, 타원형 등 다양하게 변경될 수 있다.
도 9b에는 제1 게이트 라인(G1)과 제1 데이터 라인(D1)에 연결된 하나의 화소(PX)를 예시적으로 도시하였다. 도 9b를 참조하면, 화소(PX)는 스위칭 트랜지스터(switching transistor, Qs), 구동 트랜지스터(driving transistor, Qd), 스토리지 커패시터(storage capacitor, Cst), 및 유기 발광 소자(organic light emitting element, LD)를 포함한다.
표시 영역(DA)은 화소(PX)의 유기 발광 소자(LD)와 중첩한 발광 영역들(LA)과 유기발광 소자(LD)와 중첩하지 않는 비 발광 영역(NLA)으로 구분될 수 있다. 발광 영역들(LA)은 실질적으로 광이 표시되는 영역이고, 비 발광 영역(NLA)은 차광 부재 등에 의해 가려져 광이 표시되지 않는 영역일 수 있다.
스위칭 트랜지스터(Qs)는 제어 단자(N1), 입력 단자(N2), 및 출력 단자(N3)를 포함할 수 있다. 제어 단자(N1)는 제1 게이트 라인(G1)에 연결되고, 입력 단자(N2)는 제1 데이터 라인(D1)에 연결되어 있고, 출력 단자(N3)는 구동 트랜지스터(Qd)에 연결된다. 스위칭 트랜지스터(Qs)는 제1 게이트 라인(G1)에 인가된 게이트 신호에 응답하여 제1 데이터 라인(D1)에 인가된 데이터 전압을 구동 트랜지스터(Qd)에 출력한다.
구동 트랜지스터(Qd)는 제어 단자(N4), 입력 단자(N5), 및 출력 단자(N6)를 포함할 수 있다. 제어 단자(N4)는 스위칭 트랜지스터(Qs)의 출력 단자(N3)에 연결되고, 입력 단자(N5)는 구동 전압(ELVdd)을 수신하고, 출력 단자(N6)는 유기 발광 소자(LD)에 연결된다. 구동 트랜지스터(Qd)는 제어 단자(N4)와 출력 단자(N6) 사이에 걸리는 전압에 따라 크기가 달라지는 출력 전류(Id)를 유기 발광 소자(LD)에 출력한다.
스토리지 커패시터(Cst)는 스위칭 트랜지스터(Qs)의 출력 단자(N3)와 구동 트랜지스터(Qd)의 입력 단자(N5) 사이에 연결될 수 있다. 스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자(N4)에 인가되는 데이터 전압을 충전하고, 스위칭 트랜지스터(Qs)가 턴 오프된 후 일정 시간 동안 충전된 데이터 전압을 유지한다.
화소층(120)은 구동 전압 라인(미도시)을 더 포함할 수 있다. 구동 전압 라인은 제1 게이트 라인(G1)과 평행하게 연장되거나, 제1 데이터 라인(D1)과 평행하게 연장될 수 있다. 구동 전압 라인은 구동 전압(ELVdd)을 수신하고, 구동 트랜지스터(Qd)의 입력 단자(N5)에 연결될 수 있다.
유기 발광 소자(LD)는 제1 전극(AE), 유기층(OL), 및 제2 전극(BE)을 포함할 수 있다.
제1 전극(AE)은 애노드 전극 또는 양극일 수 있다. 제1 전극(AE)은 구동 트랜지스터(Qd)의 출력 단자(N6)에 연결되어 정공을 생성한다. 제2 전극(BE)은 캐소드 전극 또는 음극일 수 있다. 제2 전극(BE)은 공통 전압(ELVss)을 수신하고, 전자를 생성한다. 유기층(OL)은 제1 전극(AE)과 제2 전극(BE) 사이에 배치될 수 있다. 유기층(OL)은 복수의 층들로 이루어질 수 있으며, 유기 물질을 포함할 수 있다.
제1 전극(AE) 및 제2 전극(BE)으로부터 각각 정공과 전자가 유기층(OL) 내부의 유기 발광층(미 도시)으로 주입된다. 유기 발광층(미 도시)에서는 정공과 전자가 결합된 엑시톤(exiton)이 형성되며 엑시톤이 여기 상태로부터 기저 상태로 떨어지면서 광을 방출한다. 유기 발광층(미 도시)에서 발광하는 광의 세기는 구동 트랜지스터(Qd)의 출력 단자(N6)에 흐르는 출력 전류(Id)에 의해 결정될 수 있다.
본 발명의 실시예에서, 유기층(OL)은 서로 다른 색들의 광을 생성하는 2 이상의 유기 발광층들을 포함할 수 있다. 한편, 도 9b에서는 제1 전극(AE) 상에 제2 전극(BE)이 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니고, 제1 전극(AE)과 제2 전극(BE)의 위치는 서로 바뀔 수 있다.
봉지층(130)은 화소층(120) 상부에 배치될 수 있다. 봉지층(130)은 표시 영역(DA)을 커버할 수 있다. 봉지층(130)은 유기막 및또는 무기막 중 적어도 하나의 막을 포함함으로 이루어질 수 있다. 다만, 이에 제한되는 것은 아니고, 봉지층(130)은 유리나 플라스틱으로 이루어진 기판으로 제공될 수 있다.
다시 도 9a를 참조하면, 복수의 단위 센서들(SU)과 복수의 화소들(PX)은 서로 대응되도록 구비될 수 있다. 복수의 단위 센서들(SU)은 복수의 센싱 영역들(SA)에 각각 배치될 수 있다. 복수의 센싱 영역들(SA)은 복수의 발광 영역들(LA)과 평면상에서 서로 중첩될 수 있다.
상술한 바와 같이, 감지 전극(20)은 투명 전극으로 형성될 수도 있으며, 센싱 영역(SA) 내에 투명한 제2 층(22: 도 5 참조)만이 잔존하는 형상을 갖도록 형성될 수도 있다. 이에 따라, 전자 장치(EA10)에 있어서, 발광 영역(EA)과 센싱 영역(SA)이 중첩하더라도 감지 전극(20)에 의해 영상(IM)이 왜곡되거나 영상(IM)의 품질이 저하되는 문제를 방지할 수 있다.
복수의 단위 센서들(SU)은 도 2a에 도시된 단위 센서들(SU)과 대응될 수 있다. 본 발명의 일 실시예에 따른 전자 장치(EA10)는 표시 영역(DA)과 대응되는 면적의 센싱 영역(TA)을 제공할 수 있다.
전자 장치(EA10)가 제공하는 액티브 영역(AA)은 표시 영역(DA)과 센싱 영역(SA)을 포함하는 영역일 수 있다. 이에 따라, 사용자는 전자 장치(EA10)의 액티브 영역(AA)에 제공되는 영상(IM)을 통해 정보를 수신하고, 액티브 영역(AA)에 지문 등의 입력을 제공하여 전자 장치(EA10)에 소정의 정보를 제공할 수 있다.
도 10은 도 8에 도시된 전자 장치의 일부를 간략히 도시한 단면도이다. 도 10에는 용이한 설명을 위해 일부 구성들을 생략하여 도시하였다. 이하, 도 10을 참조하여 본 발명의 일 실시예에 따른 전자 장치(EA10)에 대해 설명한다. 한편, 도 1 내지 도 9b에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략하기로 한다.
도 10에 도시된 것과 같이, 전자 장치(EA10)는 표시 부재(100)와 지문 감지 부재(200)를 결합시키는 소정의 점착층(AD)을 더 포함할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 전자 장치(EA10)에 있어서, 점착층(AD)은 생략될 수도 있다.
상술한 바와 같이, 표시 부재(100)는 발광 영역들(LA) 및 비 발광 영역(NLA)으로 구분될 수 있다. 발광 영역들(LA)은 유기 발광 소자(LD: 도 9b 참조)에 의해 생성되는 광이 표시되는 영역으로, 도 10에서는 제1 전극(AE)과 대응되도록 도시되었다.
상술한 바와 같이, 지문 감지 부재(200)는 센싱 영역들(SA) 및 소자 영역(PA)으로 구분될 수 있다. 센싱 영역들(SA)은 감지 전극(20)과 커패시터를 형성할 수 있는 영역으로, 도 10에서는 감지 전극(20)과 대응되도록 도시되었다.
한편, 도 10에서 감지 전극(20)은 베이스 층(BL)에 배치된 것으로 도시되었다. 베이스 층(BL)은 도 2b에 도시된 베이스 층(BS)과 대응될 수 있다.
다만, 이는 예시적으로 도시한 것이고, 감지 전극(20)은 표시 부재(100) 상에 직접 배치될 수도 있다. 예를 들어, 감지 전극(20)은 표시 부재(100)의 봉지층(EC) 상에 직접 배치될 수도 있다. 이때, 도 2b에 도시된 베이스 층(BS)은 표시 부재(100)와 대응될 수 있다. 본 발명의 일 실시예에 따른 전자 장치(EA10)는 다양한 형태로 제공될 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
도 10에 도시된 것과 같이, 전자 장치(EA10)에 있어서, 센싱 영역들(SA)과 발광 영역들(BA)은 서로 대응될 수 있다. 이에 따라, 센싱 영역들(SA)과 발광 영역들(BA)은 평면상에서 중첩할 수 있다. 이에 따라, 전자 장치(EA10)는 영상이 표시되는 영역 전면에 대한 지문 센싱을 용이하게 구현할 수 있다.
도 11a 및 도 11b는 본 발명의 일 실시예에 따른 전자 장치들을 도시한 분해 사시도들이다. 이하, 도 11a 및 도 11b를 참조하여 본 발명의 일 실시예에 따른 전자 장치들(EA20, EA30)에 대해 설명한다. 한편, 도 1 내지 도 10에서 설명한 구성과 동일한 구성에 대해서는 동일한 참조부호를 부여하고 중복된 설명은 생략한다.
도 11a에 도시된 것과 같이, 전자 장치(EA20)는 입력 감지 부재(300)를 더 포함할 수 있다. 입력 감지 부재(300)는 외부에서 인가되는 입력을 감지한다. 외부에서 인가되는 입력은 근접 터치, 접촉 터치, 및 압력을 포함할 수 있다. 본 발명의 일 실시예에 따른 전자 장치(EA20)는 영상이 표시되는 영역에 터치 감지 영역 및 지문 감지 영역을 동시에 제공할 수 있어, 사용자의 편의성이 향상될 수 있다.
도 11b에 도시된 것과 같이, 전자 장치(EA30)는 동일 평면상에 제공되는 지문 감지 부재(200-1)와 입력 감지 부재(300-1)를 포함할 수 있다. 지문 감지 부재(200-1)와 입력 감지 부재(300-1)는 표시 부재(100)의 서로 다른 영역 상에 제공될 수 있다.
본 발명의 일 실시예에 따른 전자 장치(EA20)는 소정의 영역을 터치 감지 영역과 지문 감지 영역으로 구분할 수 있다. 본 실시예에서, 터치 감지 영역과 지문 감지 영역은 비 중첩할 수 있다. 전자 장치(EA20)는 지문 감지가 필요한 영역에 선택적으로 지문 감지 영역을 제공하고, 그 외의 영역에 터치 감지 영역을 제공함으로써, 두께의 증가 없이도 터치 감지 영역과 지문 감지 영역을 모두 제공할 수 있다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 전자 장치의 제조방법을 도시한 단면도들이다. 도 12a 내지 도 12e에는 도 7a에 도시된 전자 장치(EA-3)의 제조방법을 도시하였다. 이하, 도 12a 내지 도 12e를 참조하여 본 발명의 일 실시예에 따른 전자 장치(EA-3)의 제조방법에 대해 설명한다.
도 12a에 도시된 것과 같이, 베이스 층(BS) 상에 제1 패턴들을 형성한다. 제1 패턴들은 반도체 물질로 형성될 수 있다. 제1 패턴들은 제1 전극(E1) 및 반도체 패턴(SL)을 포함할 수 있다.
제1 전극(E1) 및 반도체 패턴(SL)은 동일한 반도체 물질층을 하나의 마스크로 패터닝하여 형성될 수 있다. 이에 따라, 제1 전극(E1) 및 반도체 패턴(SL)은 하나의 공정 단계에서 동시에 형성될 수 있다.
이후, 도 12b에 도시된 것과 같이, 제1 절연층(IL1)을 형성한 후, 제2 패턴들을 형성할 수 있다. 제2 패턴들은 도전성 물질로 형성될 수 있다. 본 실시예에서, 제2 패턴들 각각은 광학적으로 투명하고 전도성을 가진 제1 층 및 제1 층 상에 배치되고 제1 층보다 높은 전도성을 가진 제2 층을 포함하는 적층 구조를 가질 수 있다.
제2 패턴들은 제2 전극(E2), 제어 전극(CE-1), 및 초기 감지 전극(20-I)을 포함할 수 있다. 제2 전극(E2), 제어 전극(CE-1), 및 초기 감지 전극(20-I)은 동일한 도전 물질층을 하나의 마스크로 패터닝하여 형성될 수 있다. 이에 따라, 제2 전극(E2), 제어 전극(CE-1), 및 초기 감지 전극(20-I)은 하나의 공정 단계에서 동시에 형성될 수 있다.
이때, 제2 전극(E2), 제어 전극(CE-1), 및 초기 감지 전극(20-I) 각각은 적층 구조를 가진다. 구체적으로, 제어 전극(CE-1)은 광학적으로 투명한 제1 층(11) 및 전도성이 높은 제2 층(12)을 포함하는 적층 구조를 갖고, 초기 감지 전극(20-I)도 광학적으로 투명한 제1 층(21) 및 전도성이 높은 제2 층(22)을 포함하는 적층 구조를 갖고, 제2 전극(E2)도 광학적으로 투명한 제1 층(31) 및 전도성이 높은 제2 층(32)을 포함하는 적층 구조를 가진다.
이후, 도 12c에 도시된 것과 같이, 제2 절연층(IL2)을 형성할 수 있다. 제2 절연층(IL2)은 제2 전극(E2), 제어 전극(CE-1), 및 초기 감지 전극(20-I)을 커버하는 절연층을 형성한 후, 소정의 홀 등을 형성함으로써 형성될 수 있다.
이때, 제1 및 제2 절연층들(IL1, IL2)을 관통하여 제1 전극(E1)을 노출시키는 제1 홀(H1), 제2 절연층(IL2)을 관통하여 제2 전극(E2)을 노출시키는 제2 홀(H2), 제1 및 제2 절연층들(IL1, IL2)을 관통하여 반도체 패턴(SL)의 일 측을 노출시키는 제3 홀(H3), 제1 및 제2 절연층들(IL1, IL2)을 관통하여 반도체 패턴(SL)의 타 측을 노출시키는 제4 홀(H4), 제2 절연층(IL2)을 관통하여 초기 감지 전극(20-I)의 일부를 노출시키는 제5 홀(H5), 및 초기 감지 전극(20-I)의 다른 일부를 노출시키는 개구부(IL2-OP)가 형성될 수 있다.
개구부(IL2-OP)는 제5 홀(H5)보다 상대적으로 넓게 형성될 수 있다. 개구부(IL2-OP)는 후술할 센싱 영역(SA)과 대응되는 영역일 수 있다.
이후, 도 12d에 도시된 것과 같이, 제3 패턴들 및 감지 전극(20-1)을 형성할 수 있다. 제3 패턴들은 도전성 물질로 형성될 수 있다. 제3 패턴들은 입력 전극(IE), 출력 전극(OE), 제1 접속 전극(AE10), 제2 접속 전극(AE20), 제3 접속 전극(AE31), 제4 접속 전극(AE32), 및 패드 전극(PE)을 포함할 수 있다.
입력 전극(IE), 출력 전극(OE), 제1 접속 전극(AE10), 제2 접속 전극(AE20), 제3 접속 전극(AE31), 제4 접속 전극(AE32), 및 패드 전극(PE)은 동일한 도전 물질층을 하나의 마스크로 패터닝하여 형성될 수 있다. 이에 따라, 입력 전극(IE), 출력 전극(OE), 제1 접속 전극(AE10), 제2 접속 전극(AE20), 제3 접속 전극(AE31), 제4 접속 전극(AE32), 및 패드 전극(PE)은 하나의 공정 단계에서 동시에 형성될 수 있다.
감지 전극(20-1)은 초기 감지 전극(20-I)의 적어도 일부를 제거하여 형성될 수 있다. 초기 감지 전극(20-I) 중 제2 홀에 의해 노출된 영역의 일부는 입력 전극(IE)의 패터닝 시 제거될 수 있다. 이때, 초기 감지 전극(20-I) 중 제2 홀에 의해 노출된 영역의 제2 층(22)은 제거되고 제1 층(21)은 잔존하여 외부로 노출될 수 있다.
한편, 제2 층(22)은 제2 홀(IL2-OP)을 마스크로 하여 패터닝될 수 있다. 이에 따라, 제2 홀(IL2-OP)과 제2 층(22)의 개구부(22-OP)는 평면상에서 중첩할 수 있다. 또한, 제2 층(22) 중 개구부(22-OP)를 형성하는 측면과 제2 절연층(IL2-3) 중 제2 홀(IL2-OP)을 형성하는 측면은 단면상에서 정렬될 수 있다.
이후, 도 12e에 도시된 것과 같이, 제3 패턴들 상에 제3 절연층(IL3)을 형성한다. 제3 절연층(IL3)은 제3 패턴들을 커버하도록 절연 물질을 도포한 후, 패드 전극(PE)의 적어도 일부를 노출시키는 개구부를 형성하여 형성될 수 있다.
한편, 이때, 제3 절연층(IL3) 중 센싱 영역(SA)에 대응되는 영역은 움푹 패인 상면을 가진 것으로 도시되었다. 움푹 패인 상면은 감지 전극(20-1)의 형상이 반영된 형상일 수 있다. 다만, 이는 예시적으로 도시된 것이고, 제3 절연층(IL3)의 상면은 평탄한 면으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
본 발명의 일 실시예에 따른 전자 장치 제조방법은 감지 전극(20-1) 구동을 위한 박막 트랜지스터(10-1)나 커패시터 소자(30-1)를 감지 전극(20-1)과 동일 공정 내에 형성함으로써, 공정을 단순화시킬 수 있고, 공정 비용이 절감될 수 있다. 따라서, 복잡한 소자들을 포함하는 액티브 매트릭스 형 센싱 부재를 단순화된 공정을 통해 형성할 수 있다.
도 13a 내지 도 13e는 본 발명의 일 실시예에 따른 전자 장치 제조방법을 도시한 단면도들이다. 도 13a 내지 도 13e에는 도 7c에 도시된 전자 장치(EA-5)의 제조방법을 도시하였다. 이하, 도 13a 내지 도 13c를 참조하여 본 발명의 일 실시예에 따른 전자 장치(EA-5)의 제조방법에 대해 설명한다. 한편, 도 12a 내지 도 12e에서 설명한 내용과 중복되는 내용에 대해서는 생략하기로 한다.
도 13a에 도시된 것과 같이, 제1 전극(E1), 반도체 패턴(SL)을 형성한 후, 제1 절연층(IL1)을 형성하고, 제2 패턴들을 형성할 수 있다. 제2 패턴들은 초기 패드 전극(PE), 제2 전극(E2), 제어 전극(CE-1), 및 초기 감지 전극(20-I)을 포함할 수 있다. 한편, 도 13a는 도 12b에 도시된 공정 단계와 실질적으로 대응되므로, 중복된 설명은 생략하기로 한다.
이후, 도 13b에 도시된 것과 같이, 제2 패턴들의 적어도 일부를 식각하여 패드 전극(PE-1), 및 감지 전극(20-1)을 형성한다. 이때, 초기 패드 전극(PE) 중 제2 층(P2)의 적어도 일부는 식각되고, 제1 층(P1)의 적어도 일부는 제2 층(P2)으로부터 노출된다.
감지 전극(20-1)은 초기 감지 전극(20-I) 중 제2 층(22)의 적어도 일부가 식각되어 형성될 수 있다. 본 실시예에서, 감지 전극(20-1)과 패드 전극(PE-1)은 동일한 공정을 통해 동시에 패터닝되어 형성될 수 있다. 이에 따라, 패드 전극(PE-1)과 감지 전극(20-1) 형성을 위한 추가 공정이 생략될 수 있어 공정이 단순화될 수 있다.
이후, 도 13c에 도시된 것과 같이, 제2 패턴들 상에 제2 절연층(IL2-3)을 형성한다. 제2 절연층(IL2-3)은 제2 패턴들을 커버하는 절연 물질층에 복수의 홀들을 형성하여 형성될 수 있다.
제2 절연층(IL2-3)에는 패드 전극(PE-1)을 노출시키는 홀들(H6, H7)이 추가로 더 형성될 수 있다. 제6 홀(H6)은 패드 전극(PE-1)의 제2 층(P2)을 노출시키고, 제7 홀(H7)은 패드 전극(PE-1)의 제1 층(P1)을 노출시킬 수 있다.
한편, 제2 절연층(IL2-3)을 형성하는 단계는 감지 전극(20-1)을 형성하는 단계 이후에 진행될 수 있다. 이에 따라, 제2 절연층(IL2-3)은 감지 전극(20-2)의 제2 층(22-1)의 상면 및 측면들을 모두 커버하도록 형성될 수 있다.
이후, 도 13d에 도시된 것과 같이, 입력 전극(IE), 출력 전극(OE), 및 접속 전극들을 포함하는 제3 패턴들을 제2 절연층(IL2-3) 상에 형성한다. 제3 패턴들은 도전 물질층을 형성한 후, 하나의 마스크를 통해 패터닝하여 형성될 수 있다.
이때, 패드 전극(PE-1)에 접속되는 접속 전극(AE40)도 함께 형성될 수 있다. 접속 전극(AE40)은 제6 홀(H6)을 통해 패드 전극(PE-1)에 접속된다.
이후, 도 13e에 도시된 것과 같이, 제3 절연층(IL3-1)을 형성한다. 제3 절연층(IL3-1)은 제3 패턴들을 커버하는 절연 물질층을 형성한 후, 소정의 개구부(IL3-OP)를 형성하여 형성할 수 있다.
개구부(IL3-OP)는 제7 홀(H7)과 중첩하는 영역에 형성될 수 있다. 개구부(IL-OP)를 통해 패드 전극(PE-1)의 제1 층(P1)이 외부로 노출될 수 있다.
본 발명의 일 실시예에 따른 전자 장치(EA-5)의 제조방법에 있어서, 패드 전극(PE-1)은 제어 전극(CE-1) 및 감지 전극(20-2)을 형성한 단계에서 형성될 수 있다. 이에 따라, 패드 전극(PE-1)은 제어 전극(CE-1), 감지 전극(20-2), 및 제2 전극(E2)과 동일한 층상에 배치될 수 있다. 본 발명의 일 실시예에 따른 전자 장치(EA-5) 제조방법은 패드 전극(PE-1)을 다른 소자 구성들을 형성하는 단계에서 함께 형성함으로써, 패드 전극(PE-1) 형성을 위한 공정을 별도로 추가하지 않을 수 있어 제조 비용이 절감되고 공정이 단순화될 수 있다.
EA: 전자 장치 SU: 단위 센서
10: 박막 트랜지스터 20: 감지 전극
100: 표시 부재 200: 감지 부재

Claims (20)

  1. 복수의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널의 일 측 상에 배치된 제어 전극, 평면상에서 상기 제어 전극에 중첩하는 반도체 패턴, 상기 반도체 패턴의 일 측에 연결된 입력 전극, 및 상기 반도체 패턴의 타 측에 연결된 출력 전극을 포함하는 박막 트랜지스터;
    상기 제어 전극과 상기 반도체 패턴 사이에 배치된 제1 절연층;
    상기 입력 전극 및 상기 출력 전극을 커버하는 제2 절연층; 및
    상기 표시 패널과 상기 제2 절연층 사이에 배치된 감지 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제어 전극은 상기 반도체 패턴 하측에 배치되고,
    상기 제어 전극 및 상기 감지 전극은 상기 표시 패널과 상기 제1 절연층 사이에 배치된 표시 장치.
  3. 제1 항에 있어서,
    상기 제어 전극은 상기 반도체 패턴 상측에 배치되고,
    상기 제어 전극 및 상기 감지 전극은 상기 제1 절연층과 상기 제2 절연층 사이에 배치된 표시 장치.
  4. 제3 항에 있어서,
    상기 감지 전극 및 상기 제어 전극 각각은
    제1 층; 및
    상기 제1 층 상에 배치된 제2 층을 포함하고,
    상기 제어 전극의 상기 제1 층은 상기 제어 전극의 상기 제2 층에 의해 전면적으로 커버되고,
    상기 감지 전극의 상기 제1 층은 상기 감지 전극의 상기 제2 층에 의해 부분적으로 커버되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 층들은 광학적으로 투명한 표시 장치.
  6. 제4 항에 있어서,
    상기 제2 층들은 상기 제1 층들에 비해 상대적으로 높은 전기 전도도를 가진 표시 장치.
  7. 제4 항에 있어서,
    상기 제1 절연층 및 상기 제2 절연층 사이에 배치되고, 상기 입력 전극 및 상기 출력 전극이 배치되는 제3 절연층을 더 포함하고,
    상기 제3 절연층에는 개구부가 정의되고, 상기 개구부는 상기 감지 전극의 상기 제1 층 중 상기 감지 전극의 상기 제2 층에 의해 노출되는 부분에 중첩하는 표시 장치.
  8. 제1 항에 있어서,
    상기 제어 전극과 동일한 층상에 배치된 제1 전극, 및 상기 반도체 패턴과 동일한 층상에 배치된 제2 전극을 포함하는 커패시터를 더 포함하고,
    상기 커패시터는 상기 박막 트랜지스터 및 상기 감지 전극에 전기적으로 연결된 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 전극은 상기 제어 전극과 동일한 물질을 포함하고,
    상기 제2 전극은 상기 반도체 패턴과 동일한 물질을 포함하는 표시 장치.
  10. 제8 항에 있어서,
    상기 제어 전극을 커버하고, 상기 제1 절연층 및 상기 제2 절연층 사이에 배치되고, 상기 입력 전극과 상기 출력 전극이 배치되는 제3 절연층; 및
    상기 제3 절연층 상에 배치된 복수의 패턴들을 더 포함하고,
    상기 복수의 패턴들은 상기 제3 절연층을 관통하여 상기 제어 전극에 접속된 제1 패턴, 상기 제3 절연층을 관통하여 상기 감지 전극에 접속된 제2 패턴, 상기 제3 절연층을 관통하여 상기 커패시터에 접속된 제3 패턴을 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 복수의 패턴들은 외부로부터 구동 전압을 수신하는 제4 패턴을 더 포함하고,
    상기 제4 패턴은 상기 제2 절연층을 관통하여 외부로부터 상기 구동 전압을 수신하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제어 전극과 동일한 층상에 배치되고, 외부로부터 구동 전압을 수신하는 제4 패턴을 더 포함하고,
    상기 제4 패턴은 상기 제2 절연층 및 상기 제3 절연층을 관통하여 외부로부터 상기 구동 전압을 수신하는 표시 장치.
  13. 제1 항에 있어서,
    상기 표시 패널은,
    상기 화소들이 배치된 베이스 층;
    상기 베이스 층 상에 배치되어 상기 화소들을 커버하는 봉지층을 포함하고,
    상기 박막 트랜지스터는 상기 봉지층 상에 배치된 표시 장치
  14. 반도체 물질로 베이스 층 상에 제1 패턴들을 형성하는 단계;
    상기 제1 패턴들이 커버되도록 제1 절연층을 형성하는 단계;
    도전성 물질로 상기 제1 절연층 상에 제2 패턴들을 형성하는 단계;
    상기 제2 패턴들 중 일부 패턴의 적어도 일부를 제거하여 제3 패턴들을 형성하는 단계;
    상기 제3 패턴들 상에 제2 절연층을 형성하는 단계를 포함하고,
    상기 제2 패턴들 각각은 제1 층 및 상기 제1 층 상에 배치되는 제2 층을 포함하고,
    상기 제1 패턴들은 반도체 패턴을 포함하고,
    상기 제2 패턴들은 상기 제1 층 및 상기 제1 층을 전면적으로 커버하는 제2 층을 포함하고, 상기 반도체 패턴과 평면상에서 중첩하는 제어 전극 패턴 및 상기 제1 층 및 일부가 제거되어 상기 제1 층을 부분적으로 커버하는 제2 층을 포함하는 감지 전극 패턴을 포함하는 표시 장치 제조방법.
  15. 제14 항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제2 패턴들을 커버하는 절연 물질층을 형성하는 단계; 및
    상기 제2 절연층이 형성되도록 상기 절연 물질에 상기 감지 전극 패턴의 적어도 일부를 노출시키는 개구부를 형성하는 단계를 포함하고,
    상기 감지 전극 패턴의 상기 제2 층은 상기 제2 절연층의 상기 개구부와 대응되는 영역이 제거되어 형성되는 표시 장치 제조방법.
  16. 제14 항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제2 패턴들을 커버하는 절연 물질층을 형성하는 단계; 및
    상기 제2 절연층이 형성되도록 상기 절연 물질에 상기 감지 전극 패턴의 적어도 일부를 노출시키는 개구부를 형성하는 단계를 포함하고,
    상기 제2 절연층의 상기 개구부를 형성하는 단계는, 상기 감지 전극의 상기 제2 층이 형성된 이후에 형성되는 표시 장치 제조방법.
  17. 복수의 발광 영역들을 포함하는 표시 부재; 및
    상기 발광 영역들에 각각 대응되는 복수의 단위 센서들을 포함하는 감지 부재를 포함하고,
    상기 복수의 센싱 영역들 각각에는,
    제어 전극, 상기 제어 전극과 평면상에서 중첩하는 반도체 패턴, 상기 반도체 패턴의 일 측에 접속된 입력 전극, 및 상기 반도체 패턴의 타 측에 접속된 출력 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터에 전기적으로 연결되고, 상기 제어 전극과 동일한 층상에 배치된 감지 전극; 및
    상기 감지 전극 상에 배치된 유전층을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 감지 전극 및 상기 제어 전극 각각은,
    광학적으로 투명한 제1 층;
    상기 제1 층보다 높은 전기 전도도를 갖고, 상기 제1 층 상에 배치된 제2 층을 포함하고,
    상기 제어 전극의 상기 제1 층은 상기 제어 전극의 상기 제2 층에 의해 전면적으로 커버되고,
    상기 감지 전극의 상기 제1 층은 상기 감지 전극의 상기 제2 층에 의해 부분적으로 커버되는 표시 장치.
  19. 제18 항에 있어서,
    상기 감지 전극은 상기 발광 영역에 중첩하는 표시 장치.
  20. 제17 항에 있어서,
    상기 반도체 패턴과 동일한 층상에 배치되고, 상기 반도체 패턴과 동일한 물질을 포함하는 제1 전극; 및
    상기 제어 전극과 동일한 층상에 배치되고, 상기 제어 전극과 동일한 물질을 포함하는 제2 전극을 포함하는 커패시터 소자를 더 포함하는 표시 장치.
KR1020170055485A 2017-04-28 2017-04-28 표시 장치 및 이의 제조방법 KR102390995B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170055485A KR102390995B1 (ko) 2017-04-28 2017-04-28 표시 장치 및 이의 제조방법
US15/961,513 US10977471B2 (en) 2017-04-28 2018-04-24 Display apparatus and method of manufacturing the same
US17/213,127 US11281882B2 (en) 2017-04-28 2021-03-25 Display apparatus and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170055485A KR102390995B1 (ko) 2017-04-28 2017-04-28 표시 장치 및 이의 제조방법

Publications (2)

Publication Number Publication Date
KR20180121736A true KR20180121736A (ko) 2018-11-08
KR102390995B1 KR102390995B1 (ko) 2022-04-27

Family

ID=63915637

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170055485A KR102390995B1 (ko) 2017-04-28 2017-04-28 표시 장치 및 이의 제조방법

Country Status (2)

Country Link
US (2) US10977471B2 (ko)
KR (1) KR102390995B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021091065A1 (ko) * 2019-11-08 2021-05-14 삼성디스플레이 주식회사 표시 장치

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107623020B (zh) * 2017-09-08 2024-08-23 京东方科技集团股份有限公司 显示面板、制作方法和显示装置
KR102659189B1 (ko) * 2018-11-27 2024-04-19 삼성디스플레이 주식회사 표시장치
GB2586333A (en) 2019-06-05 2021-02-17 Touch Biometrix Ltd Apparatus and method
CN110197834A (zh) * 2019-06-19 2019-09-03 厦门天马微电子有限公司 阵列基板及其制作方法、显示面板和指纹识别显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896565B1 (ko) * 2001-04-24 2009-05-07 가부시키가이샤 히타치세이사쿠쇼 화상 표시 장치 및 그 제조 방법
US20160098140A1 (en) * 2014-10-03 2016-04-07 Superc-Touch Corporation Display device with fingerprint identification and touch detection
KR20170042475A (ko) * 2015-10-09 2017-04-19 가부시키가이샤 재팬 디스프레이 센서 및 센서를 구비하는 표시 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873497B1 (ko) 2002-10-17 2008-12-15 삼성전자주식회사 지문 인식 소자를 내장한 일체형 액정표시장치 및 이의제조 방법
KR101691619B1 (ko) 2010-09-14 2017-01-02 삼성디스플레이 주식회사 터치 스크린 패널 및 이를 구비한 표시 장치
US20130287274A1 (en) * 2012-04-29 2013-10-31 Weidong Shi Methods and Apparatuses of Unified Capacitive Based Sensing of Touch and Fingerprint
US10203816B2 (en) * 2013-05-07 2019-02-12 Egis Technology Inc. Apparatus and method for TFT fingerprint sensor
KR102330586B1 (ko) 2014-09-17 2021-11-24 엘지디스플레이 주식회사 터치/지문 센싱 장치
KR102336492B1 (ko) * 2015-05-28 2021-12-08 엘지디스플레이 주식회사 지문센서 일체형 터치 스크린 패널
US10109633B2 (en) * 2016-04-27 2018-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and authentication system

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100896565B1 (ko) * 2001-04-24 2009-05-07 가부시키가이샤 히타치세이사쿠쇼 화상 표시 장치 및 그 제조 방법
US20160098140A1 (en) * 2014-10-03 2016-04-07 Superc-Touch Corporation Display device with fingerprint identification and touch detection
KR20170042475A (ko) * 2015-10-09 2017-04-19 가부시키가이샤 재팬 디스프레이 센서 및 센서를 구비하는 표시 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021091065A1 (ko) * 2019-11-08 2021-05-14 삼성디스플레이 주식회사 표시 장치

Also Published As

Publication number Publication date
US10977471B2 (en) 2021-04-13
US11281882B2 (en) 2022-03-22
US20180314363A1 (en) 2018-11-01
US20210216738A1 (en) 2021-07-15
KR102390995B1 (ko) 2022-04-27

Similar Documents

Publication Publication Date Title
US11669213B2 (en) Semiconductor device
KR102390995B1 (ko) 표시 장치 및 이의 제조방법
KR20180067772A (ko) 표시모듈
JP6200738B2 (ja) 表示装置及びその製造方法
KR20200027118A (ko) 전자 장치 및 이의 제조 방법
KR20200143564A (ko) 표시장치
KR20180125676A (ko) 입력감지회로 및 이를 포함하는 표시모듈
KR102686637B1 (ko) 전자 장치
KR20170098382A (ko) 터치 부재 및 이의 제조 방법
US11653523B2 (en) Display device
KR20210070454A (ko) 전자 장치
US11392230B2 (en) Display device
JP6815173B2 (ja) タッチセンサ及び表示装置
JP2017215854A (ja) 表示装置
US11515378B2 (en) Display device having a light shielding layer disposed on a second insulation layer covering an upper surface and sidewalls of the second insulation layer
US11928281B2 (en) Electronic device
KR102694369B1 (ko) 전자 장치 및 이의 제조 방법
KR20210095251A (ko) 표시 장치
JP6517910B2 (ja) タッチセンサ内蔵有機ｅｌ装置
US11474639B2 (en) Electronic device
KR20220091649A (ko) 표시장치
KR20240055973A (ko) 표시 장치
KR20220021977A (ko) 표시장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant