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KR20170019415A - 트랜스퍼가능한 반도체 구조체들의 방출을 제어하기 위한 시스템들 및 방법들 - Google Patents

트랜스퍼가능한 반도체 구조체들의 방출을 제어하기 위한 시스템들 및 방법들 Download PDF

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KR20170019415A
KR20170019415A KR1020177000612A KR20177000612A KR20170019415A KR 20170019415 A KR20170019415 A KR 20170019415A KR 1020177000612 A KR1020177000612 A KR 1020177000612A KR 20177000612 A KR20177000612 A KR 20177000612A KR 20170019415 A KR20170019415 A KR 20170019415A
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크리스토퍼 보워
매튜 메이틀
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엑스-셀레프린트 리미티드
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Publication date
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Abstract

개시된 기술은 일반적으로 마이크로 디바이스들의 방출을 제어하기 위한 방법들 및 시스템들에 관한 것이다. 마이크로 디바이스들을 목적 기판으로 트랜스퍼하기 전에, 네이티브 기판이 그 상부에 마이크로 디바이스들을 가지고 형성된다. 마이크로 디바이스들은, 네이티브 기판 위에 분배될 수 있고 그리고 앵커 구조체(anchor structure)에 의해 서로로부터 공간적으로 분리될 수 있다. 앵커들은 네이브 기판에 물리적으로 연결/고정된다. 테더들은 하나 또는 그 초과의 앵커들에 각각의 마이크로 디바이스를 물리적으로 고정시키고, 이에 의해 네이티브 기판 위에 마이크로 디바이스를 부유시킨다. 특정 실시예들에서, 단일-테더 설계들이, 기판, 이를테면 Si(1 1 1) 상의 방출가능한 구조체들 내에서의 빌트-인 응력의 완화를 제어하는데 사용된다. 단일-테더 설계들은, 특히, 마이크로-어셈블리 프로세스들에서 네이티브 기판으로부터의 회수시에 더 쉽게 파손되는 부가된 이점을 제안한다. 특정 실시예들에서, 좁은 테더 설계들은 언더컷 에칭 전면의 피닝(pinning)을 회피하는데 사용된다.

Description

트랜스퍼가능한 반도체 구조체들의 방출을 제어하기 위한 시스템들 및 방법들{SYSTEMS AND METHODS FOR CONTROLLING RELEASE OF TRANSFERABLE SEMICONDUCTOR STRUCTURES}
관련 출원
본 출원은, 2014년 6월 18일자로 출원되고 발명의 명칭이 "Systems and Methods for Controlling Release of Transferable Semiconductor Structures"인 U.S 가특허 출원 제62/014078호, 및 2014년 7월 27일자로 출원되고 발명의 명칭이 "Systems and Methods for Controlling Release of Transferable Semiconductor Structures"인 U.S 가특허 출원 제62/029535호에 대한 이점을 청구하고 우선권을 주장하며, 이들 각각의 내용은 그 전체가 본원에 참조로 통합된다.
발명의 분야
개시된 기술은 일반적으로 네이티브 기판(native substrate)으로부터 테더(tether)들을 사용하여 마이크로 디바이스들의 방출(release)을 제어하기 위한 시스템들 및 방법들에 관한 것이다.
개시된 기술은 일반적으로 트랜스퍼가능한 마이크로 디바이스(transferable micro device)들의 형성에 관한 것이다. 반도체 칩- 또는 다이-자동화 어셈블리 장비는 통상적으로, 진공 그리퍼(vacuum gripper)들 또는 픽-앤-플레이스 툴(pick-and-place tool)들과 같은 진공-작동식 배치 헤드들을 사용하여 디바이스들을 픽업하고 기판에 적용시킨다. 이러한 기술을 사용하여 초박형(ultra-thin) 또는 소형(small) 마이크로 디바이스들을 픽업하고 배치하는 것은 종종 어렵다. 마이크로 트랜스퍼 인쇄(micro transfer printing)는, 마이크로 디바이스들 자체에 대한 손상을 야기하지 않으면서 이러한 초박형의 깨지기 쉬운 또는 소형의 마이크로 디바이스들의 선택 및 적용을 허용한다.
마이크로-구조 스탬프들은, (마이크로-구조 스탬프들이 상부에 형성된)네이티브 소스 기판으로부터 마이크로 디바이스들을 픽업하고, 비-네이티브 목적 기판으로 마이크로 디바이스들을 운송하고, 그리고 마이크로 디바이스들을 목적 기판상으로 인쇄하는데 사용될 수 있다. 목적 기판상으로의 이러한 마이크로 디바이스들의 선택 및 인쇄를 제어하기 위해 표면 접착력이 사용된다. 단일의 픽업 및 인쇄 동작시에 수백 내지는 수천 개의 별도의 구조체들을 트랜스퍼하는 이러한 프로세스는 대규모로 동시에 수행될 수 있다.
전자적 활성 컴포넌트들이 비-네이티브 목적 기판들 상으로 인쇄될 수 있다. 예컨대, 이러한 인쇄 기법들은, 디지털 방사선사진 플레이트들 내에 이미징 디바이스들, 이를테면, 평면-패널 액정, LED, 또는 OLED 디스플레이 디바이스들을 형성하는데 사용될 수 있다. 각각의 경우에, 전자적 활성 컴포넌트들은 네이티브 기판으로부터 목적 기판(예컨대, 활성 마이크로-디바이스 컴포넌트들의 어레이를 형성하는데 사용되는 비-네이티브 기판)으로 트랜스퍼된다. 활성 컴포넌트들은 네이티브 기판으로부터 픽업되어 엘라스토머 스탬프(elastomer stamp)를 사용하여 목적 기판으로 트랜스퍼된다.
마이크로 트랜스퍼 인쇄는, 유리, 플라스틱들, 금속들 또는 다른 반도체들을 포함하는 거의(virtually) 모든 기판 재료상으로 고성능 반도체 마이크로 디바이스들의 병렬 어셈블리를 가능하게 한다. 기판들은 투명하거나 또는 가요성이 있어서, 이에 의해 플렉서블 전자 디바이스들의 생산을 허용할 수 있다. 플렉서블 기판들은, 취약한(brittle) 실리콘-기반 전자 디바이스들을 통해서는 불가능한 구성들을 포함하여 많은 수의 구성들에 포함될 수 있다. 추가적으로, 일부 플라스틱 기판들은, 예컨대 기계적으로 튼튼하며, 기계적 응력에 의해 야기되는 손상 또는 전자 성능 저하에 덜 민감한 전자 디바이스들을 제공하는데 사용될 수 있다. 이들 재료들은, 저렴한 비용으로 큰 기판 영역들에 걸쳐 전자 디바이스들을 분배할 수 있는 연속적이고 고속의 인쇄 기법들(예컨대, 롤-투-롤 제작)에 의해 전자 디바이스들을 제조하는데 사용될 수 있다. 더욱이, 이러한 종래의 마이크로 트랜스퍼-인쇄 기법들은, 플라스틱 폴리머 기판들 상에서의 어셈블리와 호환가능한 온도들로 반도체 디바이스들을 인쇄하는데 사용될 수 있다. 이에 더해, 반도체 재료들은 기판들의 대형 면적들 상으로 인쇄되어 이에 의해 대형 기판 영역들에 걸쳐 복잡한 집적 전자 회로들의 연속적이고 고속의 인쇄를 가능하게 할 수 있다. 더욱이, 구부러지거나(flexed) 또는 변형된 디바이스 배향들에서 양호한 전자 성능을 갖춘 완전하게 플렉서블한 전자 디바이스들이, 광범위한 플렉서블 전자 디바이스들을 가능하게 하는데 제공될 수 있다. 그러나, 종래의 마이크로 트랜스퍼 인쇄 기법들은 저비용으로 고밀도 디바이스들을 갖는 전자장치들을 효율적으로 생산하는데 요구되는 재현성 및 정밀도가 부족하다.
종래의 마이크로 트랜스퍼 인쇄 프로세스에서, 마이크로 디바이스들을 목적 기판으로 트랜스퍼하기 전에, 네이티브 소스 기판에는 희생 재료를 갖는 희생층 및 그 희생층 위에 적어도 부분적으로 형성된 복수의 마이크로 디바이스들이 제공된다. 마이크로 디바이스들은, 네이티브 소스 기판 위에 분배될 수 있고 그리고 앵커 구조(anchor structure)에 의해 서로로부터 공간적으로 분리될 수 있다. 앵커들은 네이티브 소스 기판에 물리적으로 연결되거나 또는 고정되고, 테더들은 각각의 마이크로 디바이스를 하나 또는 그 초과의 앵커들에 물리적으로 고정시킨다.
기판에 단단하게 부착된 채로 유지되는 앵커 구조체들 및 앵커에 방출가능한(releasable) 마이크로 오브젝트를 결합시키는 테더 구조체들은, 벌크 기판으로부터의 마이크로 오브젝트의 부분적인 또는 전체적인 분리시에 마이크로 오브젝트들의 공간적 구성을 유지하게 하는 기능을 한다. 트랜스퍼 스탬프가 디바이스를 픽업할 때, 픽업된 각각의 디바이스에 대한 테더들은 파손된다(broken). 마이크로 트랜스퍼 인쇄와 관련하여, 예컨대, 2011년 7월 19일자로 발행된 U.S 특허 제7,982,296호를 참조하며, 그 내용은 그 전체가 인용에 의해 본원에 통합된다.
그러나, 액티브 마이크로-디바이스 컴포넌트들의 방출은 신뢰가능하게 제어되지 않고 예측가능하지 않으므로 비효율성들, 비재현성들, 및 에러들을 야기하는 것으로 증명되었다. 따라서, 반도체 구조체들의 방출을 효율적으로 그리고 예측가능하게 제어하기 위한 개선된 방법 및 시스템에 대한 필요성이 존재한다.
개시된 기술은 일반적으로 네이티브 기판(native substrate)으로부터 테더(tether)들을 사용하여 마이크로 디바이스들의 방출(release)을 제어하기 위한 시스템들 및 방법들에 관한 것이다. 개시된 기술은, 기판으로부터 마이크로-디바이스 컴포넌트들의 신뢰가능하게 제어되고 예측가능한 방출을 제공하여, 마이크로-어셈블리 동안 효율성들, 재현성들, 및 더 적은 에러들을 야기한다. 특정 실시예들에서, 개시된 기술은 마이크로-디바이스 마다 단일의 중심에서 벗어난 테더를 사용하여 이를 달성한다. 본원에 설명된 바와 같이, 이는 희생층의 제거를 개선시킨다. 예컨대, 일부 실시예들에서, 이는, 마이크로-디바이스 아래의 원하는 영역이 전체적으로 제거되어 마이크로-디바이스가 마이크로-어셈블링될 수 있도록(예컨대, 마이크로-디바이스가 엘라스토머 스탬프에 의해 픽업되어, 테더로 하여금 파손되게 야기하도록), 희생층의 에칭을 개선시킨다.
개시된 기술은 일반적으로 테더들을 사용하여 네이티브 기판으로부터 마이크로 오브젝트들(디바이스들)의 방출을 제어하기 위한 시스템들 및 방법들에 관한 것이다. 일부 실시예들에서, 마이크로 오브젝트들은, 마이크로 오브젝트들이 기판으로부터 방출될 때 그들의 배향 및 공간적 구성이 보존되도록, 설계되거나 또는 구성된다. 네이티브 기판에 단단하게 부착된 채로 유지되는 앵커 구조체들 및 앵커에 방출가능한 마이크로 오브젝트를 결합시키는 테더 구조체들은, 기판으로부터의 마이크로 오브젝트의 부분적인 또는 전체적인 방출시에 마이크로 오브젝트들의 공간적 구성을 유지하게 하는 기능을 한다. 이는, 언더컷팅, 에칭, 어블레이션, 또는 다른 수단에 의해 (예컨대, 마이크로 오브젝트 아래에 적어도 부분적으로) 희생층의 선택적인 제거에 의해 달성될 수 있다. 일부 실시예들에서, 희생층은, 활성 컴포넌트들이 상부에서 성장되는 네이티브 기판의 일부이다. 이는, 각각의 마이크로 디바이스가 지지된 채로 그리고 적어도 하나의 앵커 및 적어도 하나의 테더에 의해 네이티브 기판에 연결된 채로 남긴다.
일 양상에서, 본 발명은 마이크로 디바이스들의 어레이에 관한 것으로, 상기 어레이는: 프로세스 측(process side)을 갖는 소스 기판; 소스 기판의 프로세스 측 상에서 희생 재료를 포함하는 희생층; 희생층 상에 적어도 부분적으로 형성되는 복수의 방출가능한 마이크로 오브젝트들; 소스 기판의 프로세스 측 상에 위치된 복수의 앵커 구조체들(여기서, 앵커 구조체들은 희생 재료의 부재시에 소스 기판에 단단하게 부착된 채로 유지됨); 및 복수의 테더들(여기서, 복수의 테더들의 각각의 테더는 앵커 구조체들 중 하나에 복수의 방출가능한 마이크로 오브젝트들의 하나의 방출가능한 마이크로 오브젝트를 연결하고 그리고 복수의 테드들의 각각의 테더는 복수의 방출가능한 마이크로 오브젝트들 중 개별적인 방출가능한 마이크로 오브젝트의 중심에서 벗어난 앵커-대면 엣지(off-center, anchor-facing edge) 상에 위치되어 이에 따라 희생 재료의 부재시에 방출가능한 마이크로 오브젝트들은 앵커 구조체들에 대하여 이동하고, 테더들은 변형되어 기계적으로 응력을 받게 됨)을 포함한다.
특정 실시예들에서, 복수의 테더들 각각은, 대응하는 마이크로 오브젝트는 소스 기판으로부터 소스 기판과는 상이한 타겟 기판으로 마이크로 트랜스퍼 인쇄를 위해 엘라스토머 스탬프에 의해 접촉될 때 파손되도록, 크기가 정해지고(sized) 형상화된다(shaped).
특정 실시예들에서, 희생 재료는 소스 기판의 일부이다. 특정 실시예들에서, 앵커 구조체는 적어도 하나의 차원에서 복수의 방출가능한 마이크로 오브젝트들 중 하나 초과의(more than one) 방출가능한 마이크로 오브젝트에 걸쳐있는 연속 구조체를 형성한다. 특정 실시예들에서, 앵커 구조체는 복수의 앵커들을 포함한다.
특정 실시예들에서, 복수의 앵커들 각각은 국부적으로 오목한 또는 내부 코너들을 특징으로 하고, 복수의 방출가능한 마이크로 오브젝트들 각각은 볼록한 또는 외부 코너들을 국부적으로 특징으로 한다.
특정 실시예들에서, 복수의 테더들 각각은 10μm 내지 40μm의 폭을 갖는 테더이다. 특정 실시예들에서, 복수의 테더들 각각은 좁은 형상 및 1μm 내지 5μm, 5μm 내지 10μm, 10μm 내지 15μm, 15μm 내지 20μm, 또는 20μm 내지 40μm의 폭을 갖는 테더이다.
특정 실시예들에서, 희생층은 이방성 결정 구조(anisotropic crystal structure)를 갖는다.
특정 실시예들에서, 희생층은, 실리콘(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb, 및 InGaP로 이루어진 그룹으로부터 선택된 재료를 포함한다. 특정 실시예들에서, 희생층은 실리콘(1 1 1)을 포함한다.
특정 실시예들에서, 테더들 각각은, 개별적인 방출가능한 마이크로 오브젝트가 앵커 구조체들에 대하여 이동될 때, 파단 지점(point of fracture)을 제공하는 하나 또는 그 초과의 노치(notch)들을 포함한다.
특정 실시예들에서, 소스 기판은 실리콘(1 1 1), 실리콘, 인화 인듐, 갈륨 아세나이드, 및 사파이어로 이루어진 그룹으로부터 선택된 부재를 포함한다.
특정 실시예들에서, 테더들 각각은 1.732보다 더 큰 애스펙트비를 갖는다.
다른 양상에서, 본 발명은 (1 1 1)실리콘 시스템을 사용하여 마이크로 트랜스퍼 인쇄에 적합한 박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 만드는 방법에 관한 것이며, 상기 방법은: 복수의 마이크로-스케일 디바이스들을 제공하는 단계; 마이크로-어셈블리 기법들을 사용하여 캐리어 웨이퍼 상으로 마이크로-스케일 디바이스들을 어셈블링하는 단계(여기서, 캐리어 웨이퍼는 실리콘(1 1 1) 및 제 1 유전체 층을 포함함); 어셈블링된 마이크로-스케일 디바이스들을 제 2 유전체 층 내에 임베딩(embedding)하는 단계; 마이크로-스케일 디바이스들이 캐리어 웨이퍼에 대하여 이동될 때 캐리어 웨이퍼에 대하여 마이크로-스케일 디바이스들의 공간적 구성을 보존하는 앵커들 및 테더들을 갖는 마이크로-스케일 디바이스들 각각의 둘레를 정의하기 위해 제 1 및 제 2 유전체 층들을 패터닝하여, 이에 의해 마이크로 트랜스퍼 인쇄에 적합한 마이크로-스케일 디바이스들을 갖는 웨이퍼-레벨의 박형 웨이퍼 패키지를 다른 기판들에 제공하는 단계를 포함한다.
특정 실시예에서, 방법은: 마이크로-스케일 디바이스들의 상단 표면 또는 하단 표면 중 적어도 하나 상에 패드 구조체들을 형성하여, 이에 의해 표면-탑재가능한 디바이스를 형성하는 단계를 더 포함한다.
특정 실시예들에서, 마이크로 스케일 디바이스들 각각은 동일한 웨이퍼-레벨 금속화를 사용하여 생산된 적어도 2개의 센서들 및 안테나와 상호연결된 집적 회로를 포함한다. 특정 실시예들에서, 방법은: 마이크로-스케일 디바이스들을 릴 테이프(reeled tape) 상으로 마이크로 트랜스퍼 인쇄하는 단계; 및 테이프-공급된 고속 칩 슈터를 사용하여 목적 기판에 마이크로-스케일 디바이스들을 적용하는 단계를 더 포함한다.
특정 실시예들에서, 방법은: 웨이퍼-공급된 다이-부착 툴을 사용하여 마이크로-스케일 디바이스들을 사전-몰딩하여, 이에 의해 패키지-온-리드-프레임들을 형성하는 단계를 더 포함한다.
특정 실시예들에서, 방법은: 웨이퍼-공급된 다이-부착 툴을 사용하여 마이크로-스케일 디바이스들의 패키지-인-패키지 디바이스들을 형성하는 단계를 더 포함한다.
특정 실시예들에서, 방법은: 웨이퍼-공급된 다이-부착 툴 또는 웨이퍼-공급된 마이크로-트랜스퍼 프린터를 사용하여 마이크로-스케일 디바이스들로부터 웨이퍼-레벨-패키지들을 형성하는 단계를 더 포함한다.
다른 양상에서, 본 발명은, 인쇄가능한 컴포넌트 어레이를 제조하는 방법에 관한 것으로, 상기 방법은: 소스 기판의 프로세스 측 상에서 희생 재료를 포함하는 희생층을 형성하는 단계; 희생층 상에 적어도 부분적으로 복수의 방출가능한 마이크로 오브젝트들을 형성하는 단계; 희생 재료의 부재시에 소스 기판에 단단하게 부착된 채로 유지되는 앵커 구조체를 소스 기판상에 형성하는 단계; 복수의 테더들을 형성하는 단계(여기서, 복수의 테더들의 각각의 테더는 복수의 방출가능한 마이크로 오브젝트들의 방출가능한 마이크로 오브젝트를 앵커 구조체들 중 하나에 연결하고, 복수의 테더들의 각각의 테더는 복수의 방출가능한 마이크로 오브젝트들의 개별적인 방출가능한 마이크로 오브젝트의 중심에서 벗어난 앵커-대면 엣지 상에 위치되고, 각각의 테더는 방출가능한 마이크로 오브젝터의 움직임에 대한 응답으로 파단하도록 형상화되어, 이에 의해 희생 재료의 부재시에, 방출가능한 마이크로 오브젝트들이 다른 구조체들에 대하여 이동하며; 테더들은 변형되어 기계적으로 응력을 받게 되고; 복수의 테더들의 각각의 테더는 복수의 마이크로 오브젝트들 중 개별적인 방출가능한 마이크로 오브젝트 및 개별적인 앵커 둘 다에 단단하게 부착된 채로 유지되고, 이에 의해 소스 기판에 대하여 복수의 방출가능한 마이크로 오브젝트들의 공간적 구성을 보존함); 방출가능한 마이크로 오브젝트들이 앵커 구조체들에 대하여 이동하고 테더들이 변형되어 기계적으로 응력을 받게 되도록, 복수의 방출가능한 마이크로 오브젝트들 아래에 희생 재료의 적어도 일부를 제거하는 단계를 포함한다.
특정 실시예들에서, 제거 프로세스는, 앵커 구조체가 방출되는 레이트에 비례하여 복수의 방출가능한 마이크로 오브젝트들 아래에서 신속하게 진행된다. 특정 실시예들에서, 복수의 테더들의 각각의 테더는 10μm 내지 40μm의 폭을 갖는 좁은 형상을 가지며, 이에 의해 국부적으로-오목한 또는 내부 코너들의 형성을 억제한다.
특정 실시예들에서, 희생층은 이방성 결정 구조를 가지며, 여기서 이방성 결정 구조에 대해 제거 프로세스는 일부 방향들에서 더 빠르게 그리고 다른 방향들에서는 더 느리게 진행된다.
특정 실시예들에서, 복수의 테더들의 각각의 테더는 하나 또는 그 초과의 노치들을 포함하고, 노치는 방출가능한 마이크로 오브젝트가 이동될 때 방출가능한 마이크로 오브젝트에 대한 파단 지점을 제공한다.
특정 실시예들에서, 제거 프로세스는 주어진 테더 근처의 영역들에서 완료에 도달한다.
특정 실시예들에서, 소스 기판은 실리콘(1 1 1), 실리콘, 인화 인듐, 갈륨 아세나이드, 및 사파이어로 이루어진 그룹으로부터 선택된 재료이다.
특정 실시예들에서, 복수의 테더들 각각은 1.732 미만의 애스펙트비를 갖는다.
다른 양상에서, 본 발명은, 복수의 이동가능한(transferable) 마이크로 오브젝트들을 제조하는 방법에 관한 것이며, 이 방법은: 소스 기판의 프로세스 측 상에서 희생 재료를 포함하는 희생층을 형성하는 단계; 희생층 상에 적어도 부분적으로 복수의 방출가능한 마이크로 오브젝트들(예컨대, 인쇄가능한 전자 컴포넌트들, 인쇄가능한 활성 컴포넌트, 마이크로 디바이스들, 마이크로-스케일 디바이스들)을 형성하는 단계; 소스 기판의 적어도 일부 및 복수의 방출가능한 마이크로 오브젝트들 위에 폴리머 층(예컨대, 포토레지스트 재료들, 포토디파이너블 재료들)을 도포하는 단계(여기서, 폴리머 층은 복수의 방출가능한 마이크로 오브젝트들(예컨대, 희생층과 접촉하고 있는 부분들이 아닌 복수의 방출가능한 마이크로 오브젝트들의 부분)을 캡슐화함); (i) 소스 기판상에 복수의 트랜스퍼가능한 마이크로 오브젝트들에 대한 복수의 앵커 구조체들, (ii) 복수의 앵커 구조체들의 미리결정된 앵커 구조체와 각각의 트랜스퍼가능한 마이크로 오브젝트 사이에 적어도 하나의 테더, 및 (iii) 방출가능한 마이크로 오브젝트들 각각에 대해, 개별적인 트랜스퍼가능한 마이크로 오브젝트 아래의 희생층의 일부로의 폴리머 층 내에서의 진입 포트 형성하도록, 폴리머 층을 처리하는 단계; 및 복수의 방출가능한 마이크로 오브젝트들 아래의 희생층의 적어도 일부를 (예컨대, 언더컷팅 에칭 또는 어블레이션에 의해) 제거하는 단계를 포함한다.
특정 실시예들에서, 하나 또는 그 초과의 앵커 구조체들은, 트랜스퍼가능한 마이크로 오브젝트가 이동될 때, 기판에 단단하게 부착된 채로 유지된다.
특정 실시예들에서, 복수의 방출가능한 마이크로 오브젝트들 아래의 희생층의 적어도 일부는 복수의 방출가능한 마이크로 오브젝트들 각각이 이동하게 하고 복수의 테더들의 개별적인 서브세트 상에 응력을 가하게 한다.
특정 실시예들에서, 복수의 테더들의 개별적인 서브세트는 단일 테더를 포함한다.
특정 실시예들에서, 이 방법은, 방출가능한 마이크로 오브젝트들을 트랜스퍼하는 단계 및 마이크로 오브젝트들로부터 폴리머의 적어도 일부를 제거하는 단계를 더 포함한다. 특정 실시예들에서, 이 방법은, 폴리머의 용해, 에칭 및 애싱 중 적어도 하나를 통해 마이크로 오브젝트들로부터 폴리머의 적어도 일부를 제거하는 단계를 더 포함한다. 특정 실시예들에서, 이 방법은, 인쇄 스탬프의 적어도 일부를 폴리머의 대응 부분에 접촉시킴으로써 방출가능한 마이크로 오브젝트들을 트랜스퍼하는 단계를 더 포함한다.
특정 실시예들에서, 단일-테더 설계들이, 기판, 이를테면 Si(1 1 1) 상에서 방출가능한 구조체들 내에서의 빌트-인 응력의 완화를 제어하는데 사용된다. 단일-테더 설계들은, 특히, 마이크로-어셈블리 프로세스들에서 네이티브 기판으로부터 제거시에 더 쉽게 파손되는 부가된 이점을 제안한다. 특정 실시예들에서, 좁은-테더 설계들(예컨대, 1μm 내지 5μm, 5μm 내지 10μm, 10μm 내지 15μm, 15μm 내지 20μm, 또는 20μm 내지 40μm의 폭을 갖는 테더들)이 사용되어 희생층으로부터 희생 재료를 에칭할 때 언더컷팅 에칭 전면의 피닝(pinning)을 회피한다.
개시된 기술은, 특정 실시예들에서, 인쇄가능한 컴포넌트 어레이를 제조하는 방법을 포함한다. 방법은, 소스 기판의 프로세스 측 상에 희생 재료를 갖는 희생층을 형성하는 단계; 희생 재료 상에 적어도 부분적으로 복수의 방출가능한 마이크로 오브젝트들(예컨대, 프린트가능한 전자 컴포넌트들, 프린트가능한 활성 컴포넌트)를 형성하는 단계; 희생 재료가 적어도 부분적으로 제거될 때 희생 재료의 부재시에 기판에 단단하게 부착된 채로 유지되는 앵커 구조체를 소스 기판상에 형성하는 단계; 복수의 방출가능한 마이크로 오브젝트들 아래의 희생층으로부터 희생 재료의 적어도 일부를 제거하기 위한 제거 프로세스(예컨대, 마이크로 오브젝트들을 언더컷팅하는 에칭 또는 어블레이션)를 수행하여, 이에 의해 마이크로 오브젝트들이 앵커 구조체들에 대하여 이동할 때 복수의 방출가능한 마이크로 오브젝트들 각각으로 하여금 완화하게 하고 그리고 복수의 테더들의 각각의 서브세트(예컨대, 단일 테더) 상에 기계적 응력을 가하게 하는 단계를 포함할 수 있다.
특정 실시예들에서, 복수의 테더들의 단일 테더는 앵커 구조체에 복수의 마이크로 오브젝트들 각각을 물리적으로 고정시켜 이에 의해 언더컷 제거 프로세스가 수행된 후 복수의 방출가능한 마이크로 오브젝트 내에서 빌트-인 응력의 완화를 제어한다. 복수의 테더들의 각각의 테더는 (예컨대, 트랜스퍼/인쇄 동안) 그에 인가된 압력에 대한 응답으로 파단하도록 형상화될(shaped) 수 있다. 복수의 테더들의 각각의 테더는 복수의 마이크로 오브젝트들의 개별적인 방출가능한 마이크로 오브젝트 및 개별적인 앵커 둘 다에 단단하게 부착된 채로 유지되어 이에 의해 (예컨대, 마이크로 트랜스퍼 인쇄를 통해) 소스 기판으로부터 복수의 마이크로 오브젝트의 적어도 일부의 트랜스퍼 시에 나머지 마이크로 오브젝트들의 공간적 구성을 보존할 수 있다.
개시된 기술은, 특정 실시예들에서, 마이크로 오브젝트들의 어레이를 포함한다. 어레이는, 소스 기판; 소스 기판의 프로세스 측 상의 희생층; 희생층 재료의 상부에 적어도 부분적으로 형성된 복수의 방출가능한 마이크로 오브젝트들(예컨대, 프린트가능한 전자 컴포넌트들, 프린트가능한 활성 컴포넌트들); 소스 기판의 프로세스 측에 위치된 앵커 구조체(여기서, 앵커 구조체는, 희생층이 제거될 때 기판에 단단하게 부착된 채로 유지되어 이에 의해 소스 기판에 대하여 복수의 방출가능한 마이크로 오브젝트들의 공간적 구성을 보존함); 복수의 테더들(여기서, 복수의 테더들의 서브세트(예컨대, 단일 테더)는 복수의 방출가능한 마이크로 오브젝트 각각을 앵커 구조체에 연결하고 이에 의해 제거 프로세스가 복수의 방출가능한 마이크로 오브젝트들 아래의 희생층의 적어도 일부를 제거(예컨대, 언더컷팅 에칭 또는 어블레이션)한 후 복수의 방출가능한 마이크로 오브젝트들 내의 빌트-인 응력의 완화를 제어함)을 포함할 수 있다.
앵커 구조체는, 희생층이 제거 프로세스(예컨대, 언더컷팅 에칭 또는 어블레이션)에 의해 제거될 때 기판에 단단하게 부착된 채로 유지되어 이에 의해 복수의 방출가능한 마이크로 오브젝트들로 하여금 이동하게 하고 복수의 테더들의 적어도 일부 상에 추가적인 응력을 가하게 할 수 있다(여기서 테더들 각각은, 희생 재료 제거가 수행된 후 앵커 구조체를 통해 복수의 방출가능한 마이크로 오브젝트들 중 하나를 기판에 연결한다).
개시된 기술은, 특정 실시예들에서, (1 1 1) 핸들 웨이퍼를 갖는 실리콘-온-절연체 소스 웨이퍼를 사용하여 트랜스퍼-준비-집적 회로들을 형성하는 방법을 포함한다. 방법은, (1 1 1) 배향을 통해 핸들 웨이퍼를 포함하는 실리콘-온-절연체 웨이퍼를 형성하는 단계; 실리콘-온-절연체 웨이퍼 상에 복수의 트랜스퍼-준비 집적 회로들을 형성하는 단계; 디바이스 실리콘 층을 패터닝하는 단계 (예컨대, 이에 의해 집적 회로들의 형상을 물리적으로 정의함); 트랜스퍼-준비 집적 회로들 각각의 둘레 주위에 유전체 층들을 통해 패터닝하고 에칭하여, 이에 의해 복수의 마이크로 디바이스들을 정의하는 단계; 및 노출된 디바이스 실리콘을 패시베이션하기 위해 무기 유전체를 증착시키는 단계를 포함할 수 있다.
개시된 기술은, 특정 실시예들에서, (1 1 1) 시스템을 사용하여 마이크로 트랜스퍼 인쇄에 적합한 박형의 저비용 웨이퍼 패키징된 마이크로-스케일 디바이스들을 생성하는 방법을 포함한다. 이 방법은, 마이크로-어셈블리 기법들을 사용하여 복수의 마이크로-스케일 디바이스들을 제공하고 캐리어 웨이퍼 상으로 마이크로-스케일 디바이스들을 어셈블링하는 단계(여기서, 캐리어 웨이퍼는 (1 1 1)배향된 실리콘 및 제 1 유전체 층(예컨대, 폴리이미드와 같은 유기 재료, 또는 실리콘 이산화물과 같은 무기 재료)을 포함함); 제 2 유전체 층(예컨대, 스핀-코팅된 폴리이미드와 같은 유기 재료, 또는 증착된 무기 재료) 내에 어셈블링된 마이크로 디바이스들을 임베딩하는 단계; 마이크로-스케일 디바이스들이 캐리어 웨이퍼에 대하여 이동될 때 캐리어 웨이퍼에 대하여 마이크로-스케일 디바이스들의 공간적 구성을 보존하는 앵커들 및 테더들을 갖는 마이크로-스케일 디바이스들의 둘레를 정의하기 위해 제 1 및 제 2 유전체 층들을 패터닝하여, 이에 의해 마이크로 트랜스퍼 인쇄에 적합한 마이크로-스케일 디바이스들을 갖는 웨이퍼-레벨의 박형 웨이퍼 패키지를 (예컨대, 진공 콜레트를 사용하거나 물리적으로 디바이스들에 접촉하는 트랜스퍼 엘리먼트를 사용하여) 다른 기판들에 제공하는 단계를 포함할 수 있다.
개시된 기술은, 특정 실시예들에서, 복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법을 포함한다. 이 방법은: 소스 기판의 프로세스 측 상에서 희생 재료를 포함하는 희생층을 형성하는 단계; 희생층의 적어도 일부 상에 복수의 방출가능한 마이크로 오브젝트들(예컨대, 프린트가능한 전자 컴포넌트들, 프린트가능한 활성 컴포넌트, 마이크로 디바이스들, 마이크로-스케일 디바이스들)을 형성하는 단계; 복수의 방출가능한 마이크로 오브젝트들 및 소스 기판의 적어도 일부에 걸쳐 폴리머 층(예컨대, 포토레지스트 재료들, 포토디파이너블 재료들)을 적용하는 단계(여기서, 폴리머 층은 복수의 방출가능한 마이크로 오브젝트들(예컨대, 희생층과 접촉하고 있는 부분들이 아닌 복수의 방출가능한 마이크로 오브젝트들의 부분)을 캡슐화함); (i) 복수의 트랜스퍼가능한 마이크로 오브젝트들에 대해 소스 기판상에 복수의 앵커 구조체들(하나 또는 그 초과의 앵커 구조체들은, 트랜스퍼가능한 마이크로 오브젝트의 희생층이 이동될 때 기판에 단단하게 부착된 채료 유지됨), (ii) 복수의 앵커 구조체들 중 미리결정된 앵커 구조체와 각각의 트랜스퍼가능한 마이크로 오브젝트 사이의 적어도 하나의 테더, 및 (iii) 방출가능한 마이크로 오브젝트들 각각에 대해, 개별적인 트랜스퍼가능한 마이크로 오브젝트 아래의 희생층의 부분으로의 폴리머 층 내에서의 진입 포트를 형성하기 위해 폴리머 층을 처리하는 단계; 및 복수의 방출가능한 마이크로 오브젝트들 아래의 희생층의 적어도 일부를 제거하기 위한 제거 프로세스(예컨대, 언더컷팅 에칭 또는 어블레이션)를 수행하는 단계(이에 의해, 복수의 방출가능 마이크로 오브젝트들 각각이 복수의 테더들의 개별적인 서브세트(예컨대, 단일 테더) 상에서 이동하게 하고 그리고 이에 응력을 가하게 함)를 포함한다.
개시된 기술은, 특정 실시예들에서, 마이크로 디바이스들의 어레이의 제조 동안 단일 폴리머 층(예컨대, 포토레지스트 또는 감광성(photo-sensitive) 재료)이 사용되도록 허용한다. 단일 층(예컨대, 캡슐화 구조체)은 앵커 구조체, 테더 구조체, 또는 캡슐화 구조체 또는 세 개 모두로서의 기능을 할 수 있다. 캡슐화 구조체는, 일부 실시예들에서, 디바이스 제조 및 마이크로-프린팅 프로세스 동안 (그의 임의의 화학적으로-민감한 층들을 포함하는) 마이크로 디바이스들의 어레이를 보호하고 그리고 마이크로-인쇄 프로세스에 사용되는 트랜스퍼 엘리먼트에 접촉 및 접착 인터페이스를 제공하는 기능을 할 수 있다. 캡슐화 구조체는 오염물질들, 수분 및 산화제들로부터의 전기적 절연 및 보호를 제공할 수 있다. 게다가, 이 층은 인쇄가능한 오브젝트의 하단, 상단, 또는 측면 상에서의 전기적 접촉들을 가능하게 할 수 있다.
일부 실시예들에서, 단일 폴리머 층은 주어진 웨이퍼에 대한 인쇄가능한 마이크로 디바이스들의 밀도를 향상시킨다. 지지하는(supporting), 인쇄불가한 구조체들(예컨대, 앵커 및 테더)은, 인접하는 인쇄가능한 구조체들 사이의 거리가 작게(예컨대, 프린트가능한 구조체들의 폭의 1/2 미만) 되도록 제조될 수 있다.
일부 실시예들에서, 폴리머들(예컨대, 포토레지스트 또는 감광성 재료들)은, 방출 프로세스 동안 인쇄가능한 구조체들의 공간적 구성들을 유지하기 위해 테더로서 바람직한, 이를테면, 충분한 강성의 파단 특성들을 갖는다. 앵커링, 테더링, 또는 캡슐화를 형성하는 폴리머는, 용해, 에칭, 애싱 또는 다른 프로세스들에 의해 트랜스퍼 이후에 인쇄가능한 오브젝트들 및 타겟 기판으로부터 선택적으로 제거될 수 있다. 몇몇 실시예들에서, 폴리머는 또한, 네이티브 기판으로부터 픽업될 마이크로-인쇄 시스템의 트랜스퍼 엘리먼트를 갖는 접촉 인터페이스로서 기능하기에 충분한 접착력을 갖고, 마이크로 디바이스들이 목적 기판에 트랜스퍼되었을 때 마이크로 디바이스들과 트랜스퍼 엘리먼트 사이의 분리를 위한 인터페이스로서 기능하도록 처리될 수 있다. 따라서, 일 실시예에서, 방출가능한 마이크로 오브젝트들은 폴리머의 인쇄 스탬프의 적어도 일부를 대응 부분으로 접착함으로써 트랜스퍼된다.
본 개시내용의 전술한 그리고 다른 목적들, 양상들, 특징들, 및 이점들은 첨부된 도면들과 함께 취해진 하기의 설명을 참조로 더욱 명백하게 되고 더 잘 이해될 것이다.
도 1은 마이크로 디바이스들이 상부에 형성된 예시의 네이티브 기판의 예시이다.
도 2는 시간 경과에 따른 언더컷 에칭의 프로세스의 예시이다.
도 3은 단일 테더를 갖는 트랜스퍼가능한 반도체를 언더컷 에칭하는 프로세스의 예시이다.
도 4는 단일 테더가 중심을-벗어나게 위치된 이동가능 반도체를 언더컷 에칭하는 프로세스의 예시이다.
도 5a 및 5b는 방출가능한 구조체 마다 4개의 테더들을 갖는 예시의 구조의 예시이다.
도 6a 및 6b는 (1 1 1) 실리콘에 특정된 테더의 예시의 예시들이다.
도 7a 및 7b는 방출가능한 오브젝트 아래로부터 그리고 앵커링 구조체 덜 아래로부터 희생층을 제거하는데 있어서 결정학적 선택성(crystallographic selectivity)을 위한 부가적인 설계들을 예시한다.
도 8은 테더 내에서 구현되는 예시의 노치의 예시이다.
도 9는 (1 1 1) 실리콘을 사용하여 초박형의 저비용 패키징된 디바이스들을 제공하기 위한 예시의 방법의 흐름도이다.
도 10a 내지 10d는 박형 마이크로 디바이스들을 픽업하여 다른 캐리어 웨이퍼 상으로 위치시키기 위해 엘라스토머 스탬프 마이크로-트랜스퍼-인쇄를 사용하는 마이크로-어셈블리 기법들을 사용하여 저비용 캐리어 웨이퍼를 어셈블링하는 예시의 프로세서를 예시한다.
도 11a 내지 11c는 박형 마이크로 디바이스들을 픽업하여 다른 캐리어 웨이퍼 상으로 위치시키기 위해 엘라스토머 스탬프 마이크로-트랜스퍼-인쇄를 사용하는 마이크로-어셈블리 기법들을 사용하여 저비용 캐리어 웨이퍼를 어셈블링하는 예시의 프로세스를 예시한다.
도 12a 내지 도 12c는 (1 1 1) 시스템을 사용하여 터치, 박형, 저비용 패키징된 디바이스를 생성하기 위한 예시의 방법을 예시한다.
도 13은 방출된 유전체 구조체들을 상부에 갖는 기판의 예의 예시이다.
도 14는 웨이퍼-레벨 (1 1 1) 실리콘 인에이블된 패키지들을 갖는 예시의 적응가능한 어셈블리 루트들의 예시이다.
도 15는 (1 1 1) 방출 시스템을 사용하여 패키지 내 예시의 시스템의 예시이다.
도 16은 앵커들, 테더들, 및 캡슐화를 갖는 방출가능한 마이크로 오브젝트를 나타내는 예의 예시이다.
도 17은 예시의 방출가능한 마이크로 오브젝트를 나타내는 방출 및 제거의 예시이다.
도 18은 반도체 디바이스들에 대한 결정 배향의 예시이다.
본 개시내용의 특징들 및 이점들은, 도면들과 함께 취해진 경우, 아래에 기재된 상세한 설명으로부터 더 명백해질 것이며, 도면에서, 동일한 참조 문자들은 전반에 걸쳐 대응하는 엘리먼트들을 식별한다. 도면들에서, 유사한 참조 번호들은 일반적으로 동일한, 기능적으로 유사한, 그리고/또는 구조적으로 유사한 엘리먼트들을 나타낸다.
본원에 사용된 것과 같은 표현 "반도체 엘리먼트(semiconductor element)" 및 "반도체 구조체(semiconductor structure)"는 동의어로 사용되며, 반도체 재료, 구조체, 디바이스, 또는 디바이스의 컴포넌트를 포괄적으로 지칭한다. 반도체 엘리먼트들은, 고품질의 단결정 및 다결정 반도체들, 고온 프로세싱을 통해 제조된 반도체 재료들, 도핑된 반도체 재료들, 유기 및 무기 반도체들, 및 유전체 층들 또는 재료들 및/또는 도전성 층들 또는 재료들과 같은 비-반도체 컴포넌트들 및/또는 하나 또는 그 초과의 추가적인 반도체 컴포넌트들을 갖는 복합 반도체 재료들 및 구조체들을 포함한다. 반도체 엘리먼트들은, 트랜지스터들, 태양 전지들을 포함하는 광전지들, 다이오드들, 발광 다이오드들, 레이저들, p-n 접합들, 포토다이오드들, 집적 회로들, 및 센서들을 포함하는(그러나, 이에 한정되지 않는) 반도체 디바이스들 및 디바이스 컴포넌트들을 포함한다. 이에 더해, 반도체 엘리먼트는 기능적 반도체 디바이스 또는 제품을 형성하는 부품 또는 일부분을 지칭할 수 있다.
"반도체"는, 매우 낮은 온도에서는 절연체이지만, 약 300Kelvin의 온도에서 상당한 전기적 전도율을 갖는 재료인 임의의 재료를 지칭한다. 반도체의 전기적 특성들은 불순물들 또는 도펀트들의 첨가에 의해 변형될 수 있고 그리고 자기장의 사용에 의해 제어될 수 있다. 본 설명에서, 반도체라는 용어의 사용은 마이크로전자 및 전자 디바이스들의 분야에서의 이 용어의 사용과 일치하는 것으로 의도된다. 본 발명에 유용한 반도체들은, 실리콘, 게르마늄 및 다이아몬드와 같은 원소 반도체(elemental semiconductor)들, 및 화합물 반도체들, 예컨대, SiC 및 SiGe와 같은 IV족 화합물 반도체들, AlSb, AlAs, Aln, AlP, BN, GaSb, GaAs, GaN, GaP, InSb, InAs, InN, 및 InP와 같은 III-V족 반도체들, AlxGa1-xAs와 같은 III-V 족 3족 반도체 합금들, CsSe, CdS, CdTe, ZnO, ZnSe, ZnS, 및 ZnTe와 같은 II-VI족 반도체들, CuCl과 같은 I-VII 족 반도체들, PbS, PbTe 및 SnS와 같은 IV-VI 족 반도체들, PbI2, MoS2 and GaSe와 같은 단층 반도체들, CuO 및 Cu2O와 같은 산화물 반도체들을 포함할 수 있다. 용어 반도체는, 주어진 응용 또는 디바이스에 유용한 유리한 전자 특성들을 제공하기 위해, p-타입 도핑 재료들 및 n-타입 도핑 재료들을 갖는 반도체를 포함하는, 하나 또는 그 초과의 선택된 재료들로 도핑된 진성 반도체(intrinsic semiconductor)들 및 외인성 반도체(extrinsic semiconductor)들을 포함한다. 용어 반도체는, 반도체들 및/또는 도펀드들의 혼합물을 포함하는 복합 재료들을 포함한다. 본 발명의 몇몇 어플리케이션들에 유용한 특정 반도체 재료들은, Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, 및 GaInAsP를 포함한다(그러나, 이에 한정되지 않는다). 다공성 실리콘 반도체 재료들은 LED(light-emitting diode)들 및 고체-상태 레이저들과 같은 센서들 및 발광 재료들의 분야에서 본 발명의 응용에 유용하다. 반도체 재료들의 불순물들은 반도체 재료(들) 자체 또는 반도체 재료 내에 제공된 임의의 도펀드들 이외의 원자들, 엘리먼트들, 이온들, 또는 분자들이다. 불순물들은, 반도체 재료들의 전자 특성들에 부정적인 영향을 미칠 수 있는, 반도체 재료들에 존재하는 바람직하지 않은 재료들이며, 산소, 탄소, 및 중금속을 포함한 금속들을 포함하지만 이에 한정되지 않는다. 중금속 불순물들은, 주기율표 상의 구리와 납 사이의 원소들의 그룹, 칼슘, 나트륨, 모든 이온들, 화합물들 및/또는 그 복합체들을 포함하지만 이에 한정되지 않는다.
"기판"은, 반도체 엘리먼트들의 패터닝, 어셈블리 또는 집적과 같은 프로세스가 수행되거나(또는 수행된) 구조체 또는 재료를 지칭한다. 기판들은, (i) 반도체 엘리먼트들이 제조되고, 증착되고, 트랜스퍼되거나 또는 지지되는 지지체(또는 네이티브 기판으로 지칭됨); (ii) 디바이스 기판, 예컨대, 전자 디바이스 기판; (iii) 후속 트랜스퍼, 어셈블리 또는 집적을 위한 반도체 엘리먼트들과 같은 엘리먼트들을 갖는 도너 기판; 및 (iv) 반도체 엘리먼트들과 같은 인쇄가능한 구조체들을 수용하기 위한 타겟 기판을 포함하지만, 이에 한정되지 않는다. 도너 기판은 네이티브 기판일 수 있지만 필수적이지는 않다.
본원에 사용되는 것과 같은 "목적 기판"은 반도체 엘리먼트들과 같은 인쇄가능한 구조체들을 수용하기 위한 타겟 기판(예컨대, 비-네이티브 기판)을 지칭한다. 목적 기판 재료들의 예시들은, 폴리머, 플라스틱, 수지, 폴리이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 금속, 금속 포일, 유리, 플렉서블 유리, 반도체 및 사파이어를 포함한다.
본원에 사용되는 것과 같은 용어들 "마이크로" 및 "마이크로-디바이스"는 본 발명의 실시예들에 따른 특정 디바이스들 또는 구조들의 기술적인 크기를 지칭한다. 본원에서 사용되는 바와 같이, 용어들 "마이크로" 및 "마이크로-디바이스"는 5 내지 250μm(예컨대, 0.5 내지 2μm, 2 내지 5μm, 5 내지 10μm, 10 내지 20μm, 20 내지 50μm, 50 내지 100μm, 또는 100 내지 250μm)의 스케일의 구조체들 또는 디바이스들을 지칭한다. 그러나, 본 발명의 실시예들이 반드시 그렇게 제한되지 않으며, 실시예들의 특정 양상들이 더 크거나 또는 더 작은 크기 스케일들에 적용가능할 수 있다는 점이 이해되어야 한다.
"인쇄가능한(printable)"은 기판을 고온에 노출시키지 않고(즉, 섭씨 약 400, 200, 또는 150도와 동일하거나 그 미만의 온도에서) 기판상으로 또는 기판 내부로 트랜스퍼, 어셈블리, 패터닝, 조직화, 또는 집적할 수 있는 재료들, 구조들, 디바이스 컴포넌트들, 또는 집적된 기능 디바이스들을 지칭한다. 본 발명의 일 실시예에서, 인쇄가능한 재료들, 엘리먼트들, 디바이스 컴포넌트들, 또는 디바이스들은, 용액 인쇄, 마이크로-트랜스퍼 인쇄, 또는 건식 트랜스퍼 접촉 인쇄를 통해 기판상으로 또는 기판 내부로 트랜스퍼, 어셈블리, 패터닝, 조직화 및/또는 집적시킬 수 있다.
본 발명의 "인쇄가능한 반도체 엘리먼트들"은, 예컨대, 건식 트랜스퍼 접촉 인쇄, 마이크로-트랜스퍼 인쇄, 또는 용액 인쇄 방법들을 사용함으로써 기판 표면들 상으로 어셈블링되거나 또는 집적될 수 있는 반도체 구조체들을 포함한다. 일 실시예에서, 본 발명의 인쇄가능 반도체 엘리먼트들은 단일의 단결정, 다결정, 또는 마이크로결정 무기 반도체 구조체들이다. 본 설명의 내용에서, 단일의 구조체는 기계적으로 연결된 피쳐들을 갖는 모놀리식 엘리먼트이다. 본 발명의 반도체 엘리먼트들은, 도핑되지 않거나 또는 도핑될 수 있고, 도펀트들의 선택된 공간 분포를 가질 수 있고, 그리고 p- 및 n-도펀트들을 포함하는 복수의 상이한 도펀트 재료들로 도핑될 수 있다. 본 발명은, 약 1 미크론과 동일하거나 그보다 큰 적어도 하나의 횡단면 치수를 갖는 마이크로구조화된 인쇄가능한 반도체 엘리먼트들 및 약 1 미크론과 동일하거나 그보다 더 적은 적어도 하나의 횡단면 치수를 갖는 나노구조화된 인쇄가능 반도체 엘리먼트들을 포함한다. 수많은 애플리케이션들에 유용한 인쇄가능 반도체 엘리먼트들은, 통상적인 고온 프로세싱 기법들을 사용하여 생성된 고순도 결정 반도체 웨이퍼들과 같은 고순도 벌크 재료들의 "하향식(top down)" 프로세싱으로부터 파생된 엘리먼트들을 포함한다. 일 실시예에서, 본 발명의 인쇄가능 반도체 엘리먼트들은, 도전성 층, 유전체 층, 전극, 부가적인 반도체 구조체, 또는 이들의 임의의 조합과 같은 적어도 하나의 추가적인 디바이스 컴포넌트 또는 구조체에 동작가능하게 연결된 반도체를 갖는 복합 구조체들을 포함한다. 일 실시예에서, 본 발명의 인쇄가능 반도체 엘리먼트들은 연신가능한 반도체 엘리먼트들 또는 이종 반도체 엘리먼트들을 포함한다.
용어 "플렉서블"은, 예컨대, 재료, 구조체, 디바이스, 또는 디바이스 컴포넌트의 고장 지점을 특징으로 하는 변형(strain)과 같은 상당한 변형을 도입하는 형질전환(transformation)을 거치지 않고, 재료, 구조체, 디바이스, 또는 디바이스 컴포넌트가 구부러진 형상으로 가역적으로 변형되는 능력을 지칭한다.
"플라스틱"은, 일반적으로 가열되고 원하는 형상으로 경화될 때, 몰딩되거나 또는 형상화될 수 있는 임의의 합성 또는 자연적으로 발생하는 재료 또는 재료들의 조합을 지칭한다. 본 발명의 디바이스들 및 방법들에 유용한 예시적인 플라스틱들은 폴리머들, 수지들, 및 셀룰로오스 유도체들을 포함하지만, 이에 한정되지 않는다. 본 상세한 설명에서, 용어 플라스틱은, 구조적인 인핸서들, 충전제들, 섬유들, 가소제들, 안정제들 또는 원하는 화학적 또는 물리적 특성들을 제공할 수 있는 첨가제들과 같은 하나 또는 그 초과의 첨가제들을 갖는 하나 또는 그 초과의 플라스틱들을 포함하는 복합 플라스틱 재료를 포함하는 것으로 의도된다.
"유전체" 및 "유전체 재료"는, 본 상세한 설명에서 동의어로 사용되며, 전류의 흐름에 대해 고도로 저항성이며 인가된 전기장에 의해 분극될 수 있는 물질을 지칭한다. 유용한 유전체 재료들은, SiO2, Ta2O5, TiO2, ZrO2, Y2O3, SiN4, STO, BST, PLZT, PMN, 및 PZT를 포함하지만 이에 한정되지 않는다.
"폴리머"는, 통상적으로 모노머(monomer)들로 지칭되는 복수의 반복 화학 그룹들을 포함하는 분자를 지칭한다. 폴리머들은 종종 고분자 질량들을 특징으로 한다. 본 발명에서 사용가능한 폴리머들은, 유기 폴리머들 또는 무기 폴리머들일 수 있고, 비정질, 반-정질, 결정형 또는 부분적으로 결정형 상태들일 수 있다. 폴리머들은, 동일한 화학적 조성을 갖는 모노머들을 포함할 수 있거나 또는 코폴리머와 같은 상이한 화학적 조성들을 갖는 복수의 모노머들을 포함할 수 있다. 연결된 모노머 체인들을 갖는 가교-결합된 폴리머들은 본 발명의 일부 애플리케이션들에 특히 유용하다. 본 발명의 방법들, 디바이스들 및 디바이스 컴포넌트들에 사용가능한 폴리머들은, 플라스틱들, 엘라스토머들, 열가소성 엘라스토머들, 엘라스토플라스틱들, 써모스탯들, 열가소성 수지들 및 아크릴레이트들을 포함하지만 이에 한정되지 않는다. 예시적인 폴리머들은, 아세탈 폴리머들, 생분해성 폴리머들, 셀룰로오스계 폴리머들, 플루오로폴리머들, 나일론들, 폴리아크릴로니트릴 폴리머들, 폴리아미드-이미드 폴리머들, 폴리이미드들, 폴리아크릴레이트들, 폴리벤즈이미다졸, 폴리부티렌, 폴리카보네이트, 폴리에스테르들, 폴리에테르이미드, 폴리에틸렌, 폴리에틸렌 코폴리머들, 및 개질된(modified) 폴리에틸렌들, 폴리케톤들, 폴리(메틸)메타크릴레이트, 폴리메틸펜텐, 폴리페닐렌 옥사이드들 및 폴리페닐렌 설파이드들, 폴리프탈아미드, 폴리프로필렌, 폴리우레탄들, 스티렌계 수지들, 술폰계 수지들, 비닐계 수지들 또는 이들의 임의의 조합들을 포함하지만 이에 한정되지 않는다.
본원에 사용된 것과 같은 "마이크로-트랜스퍼 인쇄(micro-transfer printing)"는, 2-차원 및 3-차원 레이아웃들을 갖는 공간적으로 조직화된 기능적인 어레인지먼트들로의 마이크로- 및 나노-재료들, 디바이스들, 및 반도체 엘리먼트들의 결정론적 어셈블리(deterministic assembly)를 위한 시스템들, 방법들, 및 기법들을 지칭한다. 초박형 또는 소형 디바이스들을 픽업하여 배치시키는 것은 종종 어렵지만, 그러나, 마이크로-트랜스퍼 인쇄는 디바이스들 그 자체에 손상을 가하지 않고 마이크로-LED들과 같은 이러한 초박형의 깨지기 쉬운 또는 소형의 디바이스들의 선택 및 응용을 허용한다. 마이크로구조화된 스탬프들(예컨대, 엘라스토머의, 정전기 스탬프들, 또는 하이브리드 엘라스토머의/정전기 스탬프들)은 마이크로 디바이스들을 픽업하고, 목적 기판으로 마이크로 디바이스들을 운송하고, 그리고 마이크로 디바이스들을 목적 기판상으로 인쇄하는데 사용될 수 있다. 일부 실시예들에서, 표면 접착력이 사용되어 목적 기판상으로의 이러한 디바이스들의 선택 및 인쇄를 제어한다. 이러한 프로세스는 동시에 대규모로 수행될 수 있다. 이 스탬프들은 단일의 픽업 및 인쇄 동작시에 단일 디바이스 또는 수백 내지는 수천 개의 별도의 구조체들을 트랜스퍼하도록 설계될 수 있다. 일반적으로, 마이크로-트랜스퍼 인쇄의 논의를 위해, U.S 특허 제7,622,367호 및 제8,506,867호를 참조하며, 이들 각각은 본원에서 그 전체가 인용에 의해 통합된다.
개시된 기술은 일반적으로 네이티브 기판으로부터 테더들을 사용하여 마이크로 오브젝트들(디바이스들)의 방출을 제어하기 위한 시스템들 및 방법들에 관한 것이다. 일부 실시예들에서, 마이크로 오브젝트들은, 마이크로 오브젝트들이 기판으로부터 방출될 때 그들의 배향 및 공간적 구성이 보존되도록, 설계되거나 또는 구성된다. 네이티브 기판에 단단하게 부착된 채로 유지되는 앵커 구조체들 및 앵커에 방출가능한 마이크로 오브젝트를 결합시키는 테더 구조체들은, 기판으로부터의 마이크로 오브젝트의 부분적인 또는 전체적인 방출시에 마이크로 오브젝트들의 공간적 구성을 유지하게 하는 기능을 한다. 이는, 언더컷팅, 에칭, 어블레이션, 또는 다른 수단에 의해 (예컨대, 마이크로 오브젝트 아래에 적어도 부분적으로) 희생층의 선택적인 제거에 의해 달성될 수 있다. 일부 실시예들에서, 희생층은, 활성 컴포넌트들이 성장되는 네이티브 기판의 일부이다. 이는, 각각의 마이크로 디바이스가 적어도 하나의 앵커 및 적어도 하나의 테더에 의해 네이티브 기판에 연결되고 그 상부에 지지된 채로 남긴다.
일부 실시예들에서, 방출가능한 마이크로 오브젝트 아래의 희생층을 제거하기 위한 에칭 프로세스는, 결정 구조의 몇몇 방향들에서는 더 빠르게 에칭하고 결정 구조의 다른 방향들에서는 더 느리게 에칭하는, 결정구조체 의존성을 갖는다. 코너 구조체는, 상이한 에칭 속도에 민감한 댕글링 결합(dangling bond)들의 수에 있어서의 차이들로 인해 상이한 속도로 에칭한다. 예컨대, 평면 결정 구조에서, 보통 4개의 이웃들에 연결된 결정 원자 또는 분자는 볼록한 코너에서는 오직 2개의 이웃들에 연결되지만 오목한 코너에서는 3개의 이웃들에 연결될 것이다. 보통 8개의 이웃들에 연결된 결정 원자는 볼록한 코너에서는 오직 3개의 이웃들에 연결되지만 오목한 코너에서는 7개의 이웃들에 연결될 것이다. 따라서, 희생층으로 형성된 구조체들의 볼록한 또는 외부 코너들은 비교적 빠르게 에칭하는데, 결정 내에서 고속 에칭면들과 평행한 에칭 전면들을 점진적으로 에칭하고 생성한다. 희생층으로 형성된 구조체들의 오목한 또는 내부 코너들은, 더 적은 수의 민감한 댕글링 결합들을 가지고, 더욱 느리게 에칭하며, 에천트들의 결과적인 에칭 전면들은 내부/오목 코너들에 의해 특징화된 로컬 형상을 형성하고 유지한다고 가정한다면 천천히 에칭하는 평면들에 의해 정의되는 천천히 이동하거나 또는 피닝된(pinned)/정지된(stopped) 에칭 전면을 형성한다. 이러한 종류의 결정학적 선택성을 나타내는 일부 방출 층들(또한, 희생층으로 지칭됨)은, Si(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb, 및 InGaP을 포함한다.
제 1 기판의 전체 면적을 적어도 일시적으로 확장하는 희생층을, 방출가능한 마이크로 오브젝트들을 형성하는데 이용되는 영역들에 그리고 앵커링 구조체들을 형성하는데 사용되는 영역들에 제공하는 것이 편리하다. 이러한 애플리케이션들에서, 앵커가 연속적인 구조를 형성하는 앵커링 설계들이 사용될 수 있는데, 이 구조는 앵커가 방출가능한 마이크로 오브젝트들 주위에 포지셔닝되는 적어도 하나의 치수 또는 설계들로 하나 초과의 방출가능한 마이크로 오브젝트의 범위에 미친다. 일부 실시예들에서, 앵커링 구조들은 국부적으로 오목한 또는 내부 코너들로 설계되고, 방출가능한 마이크로 오브젝트들이 볼록한/외부적 코너들로 설계된다. 일부 실시예들에서, 희생 재료 제거 에칭은 방출가능한 마이크로 오브젝트 아래에서 (예컨대, 앵커 구조체가 형성되는 레이트에 비례하여) 신속하게 진행된다. 이러한 설계들은, 예컨대, 테더가 부착된 앵커 구조체보다 더 좁은 좁은 형상을 가짐으로써, 더 적은 수의 국부적으로 오목하거나 또는 내부 코너들을 포함하는 테더 설계들에 의해 더 많은 이점을 얻을 수 있다. 몇몇 실시예들에서, 좁은 테더들은, 1μm 내지 100μm, 1μm 내지 5μm, 5μm 내지 10μm, 10μm 내지 15μm, 15μm 내지 20μm 또는 20μm 내지 40μm의 폭을 갖는 테더를 의미한다. 일부 실시예들에서, 좁은 테더들의 폭은 1μm 내지 50μm 또는 5μm 내지 10μm이다.
도 1은 활성층(106) 내에 마이크로 디바이스들(예컨대, 106a, 106b, 및 106c)이 형성된 예시의 네이티브 기판(102)의 설명이다. 네이티브 기판(102)은 상부에 형성된 마이크로 디바이스들의 유형에 의존하여 변할 것이다. 예시의 네이티브 기판들은, 반도체 재료들(예컨대, 비정질, 다결정질, 마이크로결정질, 또는 결정질 반도체), 금속, 폴리머, 또는 유리를 포함한다. (활성 컴포넌트들(106a-106c)을 포함하는) 활성층(106)은, 반도체, 이를테면, 결정질 Si, GaAs, GaN, 또는 III-V 화합물 반도체를 포함할 수 있다.
희생층(104)이 네이티브 기판(102) 상에 형성된다. 활성 컴포넌트들(106)은 희생층(104) 상에 형성된 활성층(106) 내에 형성될 수 있다. 활성 컴포넌트들(106a-106c)은 네이티브 기판(102)에 걸쳐 분배되고, 앵커들(108a-108b)(집합적으로, 앵커들(108))에 의해 서로 공간적으로 분리된다. 앵커들(108)은 희생층(104a, 104b)의 부분들에 의해 네이티브 기판(102)에 물리적으로 연결되거나 또는 고정된다. 활성 컴포넌트들(106a-106c)은, 각각의 활성 컴포넌트(106a-106d)를 하나 또는 그 초과의 앵커들(108)에 물리적으로 고정시키는 테더들(110a-110d)(집합적으로 테더들(110))에 의해 네이티브 기판(102) 위에 부유된다. 몇몇 실시예들에서, 단일 앵커 또는 테더(미도시)는 각각의 활성 컴포넌트(106a-106c)를 기판(102)에 고정시키는데 사용된다. 테더들(110) 및 앵커들(108)은 적어도 부분적으로는 전기적으로 도전성이어서 이에 의해 각각의 활성 컴포넌트(106a-106c)을 하나 또는 그 초과의 테더들(110) 또는 앵커들(108)에 전기적으로 연결한다. 일부 실시예들에서, 전기적으로 기능성 앵커들(108)은 패시브 전기 엘리먼트들, 이를테면, 전기 컨덕터들, 저항기들, 커패시너들, 또는 접촉 패드들, 또는 액티브 컴포넌트들(이를테면, 트랜지스터들 및 커패시터들)을 포함한다.
앵커들(108)은 전기적으로 기능성 앵커들(108) 아래의 희생층(104)에 의해 기판층(102)에 연결된다. 일부 실시예들에서, 희생층(104)은 활성 컴포넌트들(106a-106d) 아래의 영역들(112a-112c)(집합적으로, 112)에 존재하지 않으므로 이에 의해 활성 컴포넌트들(106a-106d)을 앵커들(108)로부터 격리시킨다. 일부 실시예들에서, 희생층(104)은, 이러한 영역들로부터 희생층(104)을 제거하기 위해 에칭 프로세스가 수행된 후, 활성 컴포넌트들(106a-106d) 아래의 영역들(112)에는 존재하지 않는다. 예컨대, 일부 실시예들에서, 이동가능 반도체 구조체들이 Si(1 1 1)와 같은 네이티브 기판 재료상에서 성장한다. 이 구조체들은 네이티브 기판 재료와 트랜스퍼가능한 반도체 구조체들 사이에 형성된 기판 재료들 또는 희생 재료를 언더컷 에칭함으로써 방출될 수 있다.
일부 실시예들에서, 테더들(110) 또는 앵커들(108)은, 이들이 베이스 기판 재료 이외의 재료(예컨대, 네이티브 기판을 형성하는 반도체 재료 이외의 재료)로 형성되도록, 이질적(heterogeneous)이다. 예컨대, 테더들(110) 또는 앵커들(108)은 결정질, 다결정질, 비정질, 또는 연성(ductile)일 수 있다.
희생층(104)은 산화물, 이를테면, 실리콘 이산화물일 수 있다. 테더들(110)은, 금속, 반도체들, 또는 도핑된 반도체들, 및/또는 금속 층들을 포함하여 이에 의해 앵커들(108)과 인쇄가능한 활성 컴포넌트들(106a-106d) 사이에 전기적 전도성을 제공할 수 있다. 테더들(110) 또는 앵커들(108)은 비-전도성 유전체들 또는 수지들을 포함할 수 있다.
도 2는 시간 경과에 따라 희생층을 언더컷 에칭하는 프로세스를 예시한다. 도 2의 점선들은, (활성 컴포넌트들(106a-106d)에 대응하는) 반도체 디바이스(202) 아래의 에천트의 범위를 나타낸다. 반도체 구조체(202)를 방출하는 에칭 프로세스가 시작되기 전에, 반도체 디바이스(202)가 t=0에서 도시된다. 일부 실시예들에서, 앵커 구조체들(108)은 결정질 실리콘(1 1 1)의 방향의 (122) 군에 대해 수직으로 형성된다. 일부 실시예들에서, 앵커 구조체들(108)은 방출될 디바이스(202)의 적어도 2배만큼 넓은 구조체들을 형성한다. 일부 실시예들에서, 앵커 구조체들(108)은, 언더컷 에칭에 의해 앵커 구조체들(108)이 방출되지 않도록, 방출될 디바이스(202) 구조체를 둘러싼다. 일부 실시예들에서, 희생층(104)의 배향은, 디바이스(202) 아래의 점선 에칭 전면의 진행에 대응하여 수직 고속-에칭 방향을 따라 t=0 내지 t=6에서 도시된 바와 같이, 도 2에 따라 언더컷 에칭 진행이 발생하는 것을 허용하도록 선택된다. 일부 실시예들에서, 희생층(104)은, 희생 재료가 제거될 때 에천트로 하여금 희생층(104) 내에서의 흐름을 허용하기에 충분한 두께이다.
일부 실시예들에서, 방출될 디바이스(202) 구조체는, 예컨대, 활성 재료들(예컨대, 활성층(106)) 또는 버퍼들의 에피텍셜 성장으로 인해, 잔류 응력을 홀딩한다. 언더컷 에칭에 의한 방출시에, 디바이스(202) 구조체는 부분적으로 또는 전체적으로 완화될 수 있거나, 변형될 수 있거나 또는 이동할 수 있고, 이에 따라 기판에 여전히 부착되어 있는 구조체의 일부분(예컨대, 도 1의 테더들(110)에 대응하는 테더들(204))에 추가적인 응력을 가할 수 있다. 일부 실시예들에서, 테더들(204)에 인가되는 응력이 테더들(204)을 파단시키기에 충분히 큰 경우, 마이크로 디바이스들(202)이 마이크로-인쇄 프로세스에 사용되기(예컨대, 순응가능한 트랜스퍼 엘리먼트에 의해 픽업되기) 전에 방출 화학물질에서 조기에(prematurely) 손실될 수 있다.
도 3은 (도 1의 테더(110)에 대응하는) 단일 테더(304)를 갖는 (활성 컴포넌트들(106a-106d)에 대응하는) 트랜스퍼가능한 반도체(302)를 언더컷 에칭하는 프로세스의 예시이다. 반도체 디바이스들(302) 아래에서의 언더컷 에칭 진행은 도 3에서 점선들로 도시된 진행에 따라 발생한다. 일부 실시예들에서, 방출될 디바이스(302) 구조체는, 예컨대, 활성 재료들(예컨대, 활성층(106)) 또는 버퍼들의 에피텍셜 성장으로 인해, 잔류 응력을 홀딩한다. 언더컷 에칭에 의한 방출시에, 디바이스(302) 구조체는 부분적으로 또는 전체적으로 완화될 수 있거나, 변형될 수 있거나 또는 이동할 수 있고, 이에 따라 기판에 여전히 부착되어 있는 구조체의 일부분(예컨대, 도 1의 테더들(110)에 대응하는 테더(304))에 추가적인 응력을 가할 수 있다. 디바이스(302) 구조체가 앵커-대면 엣지 디바이스(302) 구조체의 중심점에 위치된 단일 테더(304)에 의해 홀딩되면, 언더컷은 구조체의 중심에서 라인을 다라 완료되고, 비-테더링된(non-tethered) 엣지의 자유 팽창 또는 수축이 테더(304)에 응력을 가하지 않고 방출시에 발생하는 변형을 수용할 수 있다.
도 4는 디바이스(402)의 엣지에 대하여 중심을 벗어나서 위치된 (도 1의 테더들(110)에 대응하는) 단일 테더(404)를 갖는 (활성 컴포넌트들(106a-106d)에 대응하는) 이동가능 반도체 디바이스(402)를, 예컨대, 적어도 5%, 10%, 20%, 50% 또는 그 이상만큼 언더컷 에칭하는 프로세스의 예시이다. 일부 실시예들에서, 예컨대, Si(1 1 1) 상의 방출가능한 구조체의 단일 테더(404)는 앵커-대면 엣지(408) 상의 디바이스(402)의 엣지에 대하여 중심을 벗어나 위치되며(406), 예컨대, 테더(404)는 디바이스(402)의 중심선을 따라 또는 중간점에 위치되지 않는다. 언더컷 에칭 진행은 테더(404) 근처의 영역들(410)이 마지막에 방출됨으로써 완료에 도달한다. 이러한 구성에서, 이러한 설계는, 특히, 방출가능한 구조체 내에서의 잔류 응력의 완화가 비-테더링된 엣지들의 자유 팽창/수축에 의해 수용되고 테더(404)를 파손시키지 않으며 방출 프로세스 동안 손실의 산출을 야기하는 부가된 보증을 제안한다. 중심에서 벗어난 테더들(404)은, 일부 실시예들에서, 디바이스(402) 아래에서 (예컨대, 완벽하게 또는 거의 완벽하게) 방출되지 않은 영역들을 덜 가진 채로 마무리될 가능성이 높다. 도 4의 예시들에 도시된 바와 같이, 중심에서 벗어난 포지션에 있는 테더(404)의 위치로 인한 에칭 평면들의 저지(arrest)(중단)는 존재하지 않는다.
도 5a-b는, (활성 컴포넌트들(106a-106d)에 대응하는) 방출가능한 구조체(504) 마다 4개의 테더들(502A-502D)(집합적으로, 도 1의 테더들(110)에 대응하는 테더들(502))을 갖는 예시의 구조체의 예시들이다. Si(1 1 1)와 같이 (도 1에 도시된) 기판(102) 상에 방출가능한 구조체들(504)을 생성하는 일부 실시예들에서, 테더들(502A-D)은 중심을-벗어나 있고 칩(504)의 둘레 상의 위치들에 배치되어 이 구조체가 방출되기 전에 저속-에칭 평면들의 인터섹션에서 오목한 정점들을 생산함으로써 에칭 전면(506)을 저지한다. 일부 실시예들에서, 저속-에칭 평면으로부터의 피닝이 회피된다.
일부 실시예들에서, 테더들(502)은, 이들이 저속-에칭 평면들의 인터섹션에서 오목한 정점들을 지지하지 않도록 (예컨대, 그들의 배치 내에)설계되어 에칭 전면의 저지를 회피한다. 예컨대, 이러한 테더들(502)은, 예컨대, (1 1 1) 실리콘에 대한 1.732의 애스펙트비를 가질 수 있다. 일부 실시예들에서, 애스펙트비는 1.3 내지 1.5, 1.5 내지 1.7, 1.7 내지 1.9, 또는 1.9 내지 2.1이다. 일부 실시예들에서, 테더(502)의 임계 애스펙트 비는 에칭된 재료의 결정 배향에 의존한다. 임계 애스펙트 비는, 유용한 애스펙트 비를 결정하기 위해 상이한 애스펙트비들의 테더들을 에칭함으로써 경험적으로 결정될 수 있거나 또는 바람직한 에칭 조건들 하에서 상이한 방향들에서의 에칭 레이트들을 비교함으로써 계산될 수 있다.
도 6a 및 도 6b는 (1 1 1) 실리콘에 특정된 테더들의 예시의 설명들이다. 도 18은, 반도체 디바이스들에 대한 결정 배향의 종래-기술 예시이다. (도 1의 테더들(110)에 대응하는) 테더(602)의 애스펙트 비는 저속-에칭 평면들로부터의 피닝을 회피하도록 설정될 수 있다. 상이한 결정들은 상이한 임계 애스펙트 비들을 가질 수 있다. 도 6a 및 6b에 도시된 테더들(602)은, 도 6a의 테더(602)의 폭이 도 6b의 테더(602)의 폭 미만이고, 애스펙트 비는 테더(602)의 높이만큼 폭을 분할함으로써 정의되기 때문에, 2개의 상이한 애스펙트 비들을 갖는다. 각각, 도 6a에 도시된 테더(602)는 1.732 미만의 애스펙트 비를 갖고, 도 6b에 도시된 테더는 1.732보다 큰 애스펙트 비를 갖는다. 도 6a에 도시된 바와 같이, 1.732 미만의 애스펙트 비를 갖는 테더(602)는 언더컷을 저지하는 정점들(점선들에 의해 표시된 삼각형들의 마주보는 코너들)을 형성할 수 있다. 대조적으로, 도 6b에 도시된 바와 같이, 1.732보다 더 큰 애스펙트 비를 갖는 테더(604)는 언더컷을 저지하지 않는다.
도 7a 및 7b는, 앵커링 구조체 아래로부터 제거되는 희생층(702)의 양을 감소시키면서 방출가능한 오브젝트들(704a-704d)(집합적으로, 704, 그리고 예컨대, 도 1의 활성 컴포넌트들(106a-106c)와 같음) 아래로부터 희생층(702a 702b)(집합적으로, 702)을 제거하는데 있어서의 결정학적 선택성을 위한 추가적인 설계들을 예시한다. 마이크로 어셈블리에서, 특정 실시예들에서, 예컨대, 트렌치들(706a-706d)(집합적으로, 706)에 의해 제 1 기판으로부터, 엘라스토머 스탬프와 같은 순응성 트랜스퍼 엘리먼트에 의해 선택될(예컨대, 픽업될) 때까지 이들의 배향 및 공간적 구성을 보존하면서 윤곽이 정해지는 마이크로 오브젝트들(704a-704d)을 방출하는데 유용하다. 제 1 기판에 단단하게 부착된 채로 유지되는 앵커 구조체들 및 앵커에 방출가능한 마이크로 오브젝트를 결합시키는 테더 구조체들(708a-708h)(집합적으로 708)은, 제 1 기판으로부터의 마이크로 오브젝트들(704)의 부분적인 또는 전체적인 방출시에 마이크로 오브젝트들의 공간적 구성을 유지하게 하는 기능을 할 수 있다. 예컨대, 이는, 에칭 또는 어블레이션 또는 다른 수단들에 의해 희생층(702)의 선택적인 제거에 의해 달성될 수 있다. 이 예에서, 오브젝트(704a)는 단일 테더(708a)를 통해 앵커 구조체에 고정되고, 오브젝트(704b)는 2개의 테더들(708b 및 708c)을 통해 앵커 구조체에 고정되고, 오브젝트(704c)는 4개의 테더들(708d, 708e, 708f 및 708g)을 통해 앵커 구조체에 고정되며, 오브젝트(704d)는 2개의 테더들(708h 및 708i)을 통해 앵커 구조체에 고정된다. 일부 실시예들에서, 네이티브-기판상의 각각의 오브젝트(704)는 동일한 수의 테더들을 가지고 고정된다.
일부 실시예들에서, 방출가능한 마이크로 오브젝트 아래의 희생층을 제거하기 위한 에칭 프로세스는, 결정구조체 의존성을 가지는데, 여기서 결정 구조의 몇몇 방향들에서는 더 빠르게 에칭하고 결정 구조의 다른 방향들에서는 더 느리게 에칭한다. 이러한 경우들에서, 구조체들의(예컨대, 희생층의) 볼록한 또는 외부 코너들은 앞서 설명된 바와 같이 고속 에칭 평면들에 평행한 에칭 전면들을 생성하도록 점진적으로 더 빠르게 에칭한다. 이러한 경우들에서, 구조체들의(예컨대, 희생층의) 오목한 또는 내부의 코너들은 더 느리게 에칭하고, 이에 의해 (에천트들의 결과로 나타나는 에칭 전면들이 내부/오목 코너들을 특징으로 하는 국부적 형상을 형성하여 유지할 수 있다고 가정하여) 느리게 에칭하는 평면들에 의해 정의되는 느리게 이동하는 또는 피닝된/중지된 에칭 전면을 형성한다. 이러한 종류의 결정학적 선택성을 나타내는 결정학적 의존성을 갖는 특정 방출 층들(또한, 희생층)은, Si(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb, 및 InGaP을 포함한다.
이러한 효과를 언급하기 위해, 일부 실시예들에서, 제 1 기판의 전체 면적을 적어도 일시적으로 확장하는 희생층이, 방출가능한 마이크로 오브젝트들을 형성하는데 이용되는 영역들에 그리고 앵커링 구조체들을 형성하는데 사용되는 영역들에 제공된다. 이에 더해, 이러한 애플리케이션들에서, 적어도 하나의 치수로 하나 초과의 방출가능한 마이크로 오브젝트에 걸쳐 있는 연속 구조체가 채용된다. 대안적으로, 일부 실시예들에서, 앵커는 방출가능한 마이크로 오브젝트들 주위에 포지셔닝된다.
이러한 실시예들에서, 앵커링 구조체는 국부적으로 오목한 또는 내부 코너들로 설계되고, 방출가능한 마이크로 오브젝트들이 볼록한 또는 외부적 코너들로 국부적으로 설계된다. 이러한 구성들에서, 에칭은 방출가능한 마이크로 오브젝트 아래에서 (예컨대, 앵커링 구조체들이 방출되는 레이트에 비례하여) 신속하게 진행된다.
일부 실시예들에서, 테더들은 국부적으로-오목한 또는 내부 코너들의 확립을 지원하지 않도록 설계된다. 이러한 실시예들에서, 테더들은 좁은 형상(예컨대, 10nm 내지 100nm, 100nm 내지 500nm, 500nm 내지 1미크론, 또는 1 미크론 내지 10 미크론의 폭)으로 구성된다.
제조 기판으로부터 인쇄가능한 마이크로 디바이스들의 제어된 방출을 촉진시키기 위해, 테더는 일정한 분리 포인트를 제공하도록 형상화될 수 있다. 도 8은 도 1의 테더들(110)에 대응하는 테더(804)에 구현된 예시의 노치(802)의 예시이다. 테더링 구조체들 내의 노치들(802)은, 방출된 마이크로 오브젝트들이 구조화된 엘라스토머 스탬프와 같은 트랜스퍼 엘리먼트에 의해 회수(retrieve)될 때, 파단의 포인트를 제어하는 것을 용이하게 하도록 사용될 수 있다. 노치(802)의 폭은, 방출된 마이크로 오브젝트(예컨대, 부분적으로 방출됨)가 트랜스퍼 엘리먼트에 의해 제거될 때, 테더(802)를 파단하도록 요구되는 힘을 제어하는데 사용될 수 있다.
본 개시물의 다른 양상에서, 개시된 기술은 (1 1 1) 실리콘을 사용하여 초박형의 저비용 패키징 마이크로-스케일 디바이스들의 제조 및 제작을 가능하게 한다. 도 9는 (1 1 1) 실리콘을 사용하여 초박형의 저비용 패키징 마이크로-스케일 디바이스들을 제공하기 위한 예시의 방법(900)의 플로우차트이다. 마이크로-스케일 집적 회로들 또는 LED들과 같은 트랜스퍼-준비 마이크로-스케일 디바이스들이 먼저 제조된다(단계 902). 마이크로-스케일 디바이스들은, 예컨대, 유전체 층으로 (1 1 1) 실리콘 상에 어셈블링된다(단계 904). 일부 실시예들에서, 다른 타입들의 웨이퍼들은, 마이크로 디바이스들, 예컨대, 유리, 플라스틱, 또는 금속에 대한 목적 기판으로서 사용될 수 있다. 일부 실시예들에서, 박막 금속화 프로세스들은 어셈블링된 마이크로 디바이스들과 다른 기능 엘리먼트들을 상호연결하는데 사용될 수 있다(단계 906). 어셈블링된 마이크로-스케일 디바이스들 및 금속화 층은 유전체 층 내에 완전하게 임베딩될 수 있다(단계 908). 유전체 층은 패터닝될 수 있고(단계 910), 패키징된 마이크로-스케일 디바이스들은 기저 웨이퍼로부터 방출되고(단계 912) 그리고 다른 기판에 트랜스퍼될 수 있다. 다양한 프로세스들은 본원에 개시된 것과 같은 (예컨대, 상기 참조) 기저 웨이퍼로부터 마이크로-스케일 디바이스들을 방출하는데 사용될 수 있다.
도 10a 내지 10d는 실리콘-온-절연체 웨이퍼를 사용하여 트랜스퍼-준비 집적 회로들을 형성하기 위한 프로세스를 예시한다. 일부 실시예들에서, (1 1 1) 핸들 웨이퍼가 채용된다. 도 10a에 도시된 바와 같이, 이 예에서, 소스 기판은 실리콘-온-절연체 웨이퍼(1002)이다. 일부 실시예들에서, 다른 타입들의 웨이퍼들, 이를테면, 반도체 또는 금속 웨이퍼들이 사용될 수 있다. 시작 웨이퍼는 (1 1 1) 배향을 갖는 핸들 웨이퍼를 포함한다. 매립형(buried) 산화물 층(1004)(예컨대, ~1μm 두께)은 소스 기판(1006)의 바로 상단 표면에 있다. 디바이스 실리콘 층(1008)은 매립형 산화물 층(1004)의 바로 상단 표면에 제공된다.
도 10b에 도시된 바와 같이, 하나 또는 그 초과의 집적 회로들(1010)(집합적으로, 디바이스들(1010))은 디바이스 실리콘 층(1008) 상에 (직접적으로 또는 간접적으로) 제조된다. 디바이스 실리콘 층(1008)은, 벌크 실리콘처럼 거동하기에 충분히 두꺼울 수 있거나, 부분적으로 공핍될 수 있거나, 또는 완전하게 공핍될 수 있거나, 그리고 예컨대, 1 미크론 미만, 1미크론, 또는 수 미크론(예컨대, 2 미크론), 10 미크론, 50 미크론, 100 미크론, 또는 1000 미크론의 두께를 가질 수 있다. 프로세스는 다수의 배선 레벨들을 제공하는 것을 포함할 수 있다. 일부 실시예들에서, 어떠한 디바이스 실리콘의 배선 금속화도 노출되지 않도록, 단자 무기 유전체 패시베이션 층이 제공된다.
도 10c에 도시된 바와 같이, 마이크로 디바이스는 디바이스(1010)의 둘레 주위의 유전체 층들을 통해 트렌치들(1014)을 패터닝하고 에칭함으로써 정의된다. 디바이스 실리콘 층이 또한 패터닝된다. 만약 디바이스의 둘레에서 노출된 디바이스 실리콘이 존재한다면, 이 노출된 실리콘을 패시베이팅하기 위해 무기 유전체 층이 증착될 수 있다. 그후, 패시베이션 층은 무기 유전체 부분들(1012a, 1012b, 및 1012c)를 형성하도록 패터닝된다. 일부 실시예들에서, 실리콘은 디바이스(1010)를 방출하기 위해 적절한 깊이(1016)까지 에칭된다(도 10d). 도 10d에 도시된 바와 같이, 디바이스(1010)는 본원에 개시된 것들과 같은(예컨대, 앞서 설명된 것과 같은) 기법들을 사용하여 희생층(1018)을 언더컷팅함으로써 소스 기판(1006)으로부터 방출된다. 언더컷팅 프로세스를 수행한 후, 디바이스들(1010)은 앞서 설명된 바와 같이 앵커들 및/또는 테더들(도 10d에 도시되지 않음)에 의해 제자리에 홀딩된다.
도 11a 내지 도 11c는, 마이크로-스케일 디바이스들을 픽업하여 다른 캐리어 웨이퍼 상으로 위치시키기 위해 엘라스토머-스탬프 마이크로-트랜스퍼-인쇄를 사용하는 마이크로-어셈블리 기법들을 사용하여 저비용 캐리어 웨이퍼를 어셈블링하는 예시의 프로세스를 예시한다. 도 11a는 소스 웨이퍼(1006) 상의 하나 또는 그 초과의 트랜스퍼-준비 마이크로-스케일 디바이스들(집적 회로들)(1010)에 접근할 때의 트랜스퍼-스탬프(1102)를 예시한다. 도 11b는 소스 웨이퍼(1006)로부터 디바이스들(1010)를 픽업하는 트랜스퍼-스탬프(1102)를 예시한다. 디바이스들(1010)은 도 11c에 도시된 바와 같이 저비용 캐리어 웨이퍼(1112)에 트랜스퍼된다. 일부 실시예들에서, 절연층 또는 폴리머층(예컨대, 점착성(tacky) 폴리머 층)과 같은 층(1106)이 캐리어 웨이퍼(1112) 상에 형성된다. 예시의 트랜스퍼 기법들이 U.S 특허 제7,622,367호, 제7,943,491호, 및 제8,506,867호에 설명되고, 이들 각각은 본원에 인용에 의해 포함된다.
도 12a 내지 도 12c는 (1 1 1) 시스템을 사용하여 박형의 저비용 패키징 마이크로-스케일 디바이스들을 생성하기 위한 예시의 방법을 예시한다. 도 12a에 도시된 바와 같이, 마이크로-스케일 디바이스들(1010a 및 1010b)(집합적으로 1010)은 마이크로 어셈블리 기법들을 사용하여 캐리어 웨이퍼(1112) 상으로 어셈블링된다. 일부 실시예들에서, 캐리어 웨이퍼(1112)는 (1 1 1) 배향된 실리콘이고, 유전체 층(1206)을 포함한다. 유전체 층(1206)은 유기(예컨대, 폴리이미드) 또는 무기(예컨대, 실리콘 이산화물)일 수 있다. 일부 실시예들에서, 어셈블링된 마이크로-스케일 디바이스들(1010)은 도 12b에 도시된 것과 같은 유전체의 제 2 층(1202) 내에 임베딩된다. 이 제 2 임베딩 유전체(1202)는 유기일 수 있거나(예컨대, 스핀 코팅된 폴리이미드) 또는 증착된 무기 재료일 수 있다. 도 12c를 참조로, 유전체 층들(1202 및 1206)은 그후, 마이크로-스케일 디바이스(1010)를 각각 포함하는 바람직한 마이크로-스케일 디바이스 패키지들(1204a 및 1204b)을 정의하고 또한 (앞서 설명된 바와 같은) 앵커들(108a-108c) 및 테더들(110a-110d)을 정의하는 방식으로 패터닝될 수 있다. 일부 실시예들에서, 마이크로-스케일 디바이스(1010) 패키지들은, 예컨대, 앞서 설명된 바와 같이, 언더컷 제거 프로세스를 사용하여 웨이퍼(1102)로부터 방출된다. 결과로 초래되는 웨이퍼-레벨 박형의 저비용 마이크로-스케일 디바이스(1010)는, 예컨대, 진공 콜레트(vacuum collet)들을 사용하여 다른 기판들로의 트랜스퍼에 적절하다. 일부 실시예들에서, 패드 구조체들은 내장형 마이크로-스케일 디바이스들(1010)의 상단 또는 하단 표면들 상에 형성되어 이에 의해 표면-탑재가능 디바이스를 형성한다.
도 13은 구조체에 인쇄된 마이크로-스케일 디바이스들을 갖는 예시의 목적 기판의 예시이다. 목적 기판은 무기 재료, 이를테면, 실리콘 이산화물, 유리, 또는 금속으로 이루어질 수 있다. 인쇄된 마이크로-스케일 디바이스들은 도 13에 도시된 바와 같이 구조체들 내에 내장될 수 있다.
도 14는 웨이퍼-레벨 (1 1 1) 실리콘-인에이블 패키지들을 갖는 예시의 적응형 어셈블리 프로세스들의 예시이다. 패키징된 웨이퍼(1402) 상의 마이크로-스케일 디바이스들은 테이프-앤-릴(1404)에 트랜스퍼 인쇄될 수 있다. 테이프-앤-릴(1404)은 어셈블리를 위한 테이프-공급형 고속 칩 슈터(1406)에 제공될 수 있다. 테이프-공급형 고속 칩 슈터(1406)는, 예컨대, 패키지(1410) 내부에 후속하여 몰딩되는 패키지-인-패키지 몰딩형 패키지(1408) 또는 패키지-온-리드-프레임으로서, 테이프-앤-릴(1404) 상에 마이크로-스케일 디바이스들을 패키징할 수 있다.
일부 실시예들에서, 패키지 웨이퍼(1402)는 웨이퍼-공급된 다이-부착 툴(1412)에 제공된다. 웨이퍼-공급된 다이-부착 툴(1412)은 웨이퍼-레벨-패키지들(1402) 내부로 마이크로-스케일 디바이스들을 패키징할 수 있다. 웨이퍼-공급된 다이-부착 툴(1412)은 패키지(1410) 내부로 후속하여 몰딩되는 마이크로-스케일 디바이스들을 패키지-온-리드 프레임들 상에 패키징할 수 있다. 웨이퍼-공급된 다이-부착 툴(1412)은 패키지-인-패키지 디바이스들(1408) 내부로 또는 WLP(wafer-level package)(1414) 내부로 마이크로-스케일 디바이스들을 패키징할 수 있다.
일부 실시예들에서, 패키지 웨이퍼는 웨이퍼-레벨-패키지들(1414) 내에 마이크로-스케일 디바이스들을 패키징하는 웨이퍼-공급된 마이크로-트랜스퍼 프린터(1416)에 제공된다.
도 15는 (1 1 1) 방출 시스템을 사용하는 패키지 내의 예시의 시스템(1504)의 예시이다. 예시된 예의 디바이스(150)는, 2개의 상이한 타입들의 센서들(1508, 1510)과 상호연결되고 또한 공통의 웨이퍼-레벨 금속화를 사용하여 형성된 안테나(1512)와 상호연결된 소형 집적 회로(1514)를 포함할 수 있다. 이 시스템은, 앞서 설명된 바와 같이, 유전체 재료 내에 전체적으로 내장될 수 있고 그리고 기저 (1 1 1) 웨이퍼로부터 방출될 수 있다. 디바이스(1504)는 테더들(1502a-1502d)에 의해 앵커들(1506a 및 1506b)에 커플링될 수 있다. 이는, 예컨대, 마이크로-어셈블리 기법들을 사용하여 다른 기판들 상으로 어셈블링될 수 있는 소형 패키지를 제공한다.
본 개시물의 다른 양상에서, 앵커(110) 및 테더(108)는 단일 폴리머 층으로 형성된다. 게다가, 폴리머 층은, 마이크로-스케일 디바이스들이 마이크로-인쇄 프로세스 동안 네이티브 기판상에 제조된 후에, 마이크로-스케일 디바이스들을 캡슐화함으로써 제조된 마이크로-스케일 디바이스들에 대한 보호로서 기능한다. 이를 달성하기 위해, 캡슐화는 제조된 마이크로 디바이스들 내에 어떠한 화학적으로-민감한 층들을 보호하도록 기능한다. 캡슐화 폴리머 층은, 예컨대, 오염물질들, 수분 및 산화제들로부터의 전기적 절연 및 보호를 제공할 수 있다. 게다가, 캡슐화 폴리머 층은, 전기적으로 접촉가능한 구조체들로 하여금 인쇄가능 오브젝트의 하단측, 상단측, 또는 측면측에 사용되도록 허용한다.
폴리머 층은, 일부 실시예들에서, 방출 프로세스 동안 인쇄가능한 구조체들의 공간적 구성들을 유지하기 위해 충분한 강성을 갖는 포토레지스트 또는 감광성(photo-sensitive) 재료로 형성될 수 있다. 폴리머는 앵커, 테더, 또는 캡슐화를 형성하고, 마이크로-스케일 디바이스는, 용해, 에칭 또는 다른 프로세스들에 의해 트랜스퍼 이후에 인쇄가능한 오브젝트들 및 타겟 기판으로부터 선택적으로 제거될 수 있다. 폴리머는, 마이크로-스케일 디바이스들이 목적 기판으로 트랜스퍼될 때 마이크로-스케일 디바이스들과 트랜스퍼 엘리먼트 사이의 분리를 위한 인터페이스로서 기능하도록 처리될 수 있고 그리고 네이티브 기판으로부터 픽업 될수 있도록, 마이크로-인쇄 시스템의 트랜스퍼 엘리먼트를 갖는 접촉 인터페이스로서 기능하기에 충분한 접착력을 가질 수 있다.
일부 실시예들에서, 단일 폴리머 층은 주어진 웨이퍼에 대한 인쇄가능한 마이크로 디바이스들의 밀도를 향상시킨다. 지지하는, 인쇄 불가한 구조체들(예컨대, 앵커 및 테더)은, 인접한 인쇄가능한 구조체들 사이의 거리가 최소화되도록, 예컨대, 500 미크론 미만, 100 미크론 미만, 50 미크론 미만, 25 미크론 미만, 또는 10 미크론 미만이 되도록, 제조될 수 있다.
도 16은, 앵커들(108), 테더들(미도시), 및 단일 폴리머 층(1601)으로 형성된 캡슐화 층(1602)을 포함하는 방출가능한 마이크로 오브젝트(106)의 실시예를 예시한다. 도면에 도시된 바와 같이, 방출가능한 마이크로 오브젝트(106)는 에미터(1604), 콜렉터(1606), 서브-콜렉터(1608), 및 전기 패드들(1610)을 갖는 인쇄가능한 활성 컴포넌트이다. 방출가능한 마이크로 오브젝트(106)는, 방출 층으로 도면에 지칭되는 희생층(104) 위에 제조된다.
폴리머 층(1601)은 방출가능한 마이크로 오브젝트(106) 위에 그리고 네이티브 소스 기판(102) 위에 적용된다. 도시된 바와 같이, 폴리머 층(1601)은 마이크로 오브젝트(106)의 노출된 상단 영역 및 측부 영역을 캡슐화한다. 폴리머 층(1601)은 또한, 희생층(104)의 일부를 캡술화한다.
네이티브 기판(102)으로부터 방출가능한 마이크로 오브젝트들(106)을 분리시키기 위해, 폴리머 층(1601)은 소스 기판(102) 및 테더 구조체(110)(미도시) 상에 앵커 구조체(108)를 형성하도록 처리된다. 도면에 예시된 바와 같이, 앵커 구조체들(108)은, 희생층(104) 내의 희생 재료가 전체적으로 또는 부분적으로 제거되기 때문에, 기판(102)에 단단하게 부착된 채로 유지시키기 위해 네이티브 기판(102)(또는 그 실질적인 부분) 위에 형성된다. 테더(110)(미도시)는 폴리머 층(1601)의 캡슐화 층(1602) 및 인쇄가능한 마이크로 오브젝트(106)에 앵커 구조체(108)를 연결한다. 일부 실시예들에서, 처리는 또한 희생층(104)의 일부를 노출시키는 폴리머 층(1601) 내에 진입 포트들(도 16에 도시되지 않음)을 형성한다. 진입 포트들(1612)(도 17)은, 희생층(104)으로의 액세스를 허용하여, 예컨대, (예컨대, 화학적 에칭에 의한) 언더컷팅 제거 프로세스를 수행한다.
일부 실시예들에서, 처리는, 방출가능한 마이크로 오브젝트들(106) 상에 (폴리머 층으로서) 감광성 층을 형성하는 것, 그후 감광성 층의 일부분을 에너자이징된 빔(예컨대, 전자기-방사선 빔 또는 전자 빔)에 선택적으로 노출시켜 포토레지스트 현상액에 대한 감광성 층의 용해도를 변경하는 것을 포함한다. 감광성 층(또는 전체 디바이스)은 감광성 층을 고체화하기 위해 가열하도록 노출될 수 있다. 후속하여, (예컨대, 포토레지스트 현상액에 대해 가용성이거나 또는 불용성인) 감광성 층 부분들의 일부들이 그후 제거되어 파손되기 쉬운 테더들을 정의한다.
포토디파이너블 재료들(이를테면, 포토레지스트들 또는 가교-결합가능한 수지들)은 앵커링, 테더링, 또는 캡술화 구조들을 형성하는데 사용될 수 있어서, 형성의 용이성, 그리고, 많은 경우들에서는 습식 화학물질들, 유기 용매, 또는 수성 혼합물들로의 용해에 의한 제거 또는 산소 및/또는 불소 화합물들에서의 애싱에 의한 제거의 용이성을 제안한다.
언더컷팅 제거 프로세스는, 화학 반응물들을 사용하여 앵커링, 테더링, 및/또는 캡슐화 구조체들에 형성된 진입 포트들을 통한 액세스를 획득하는 희생층(104)(도 16의 방출 층으로서 도시됨)을 에칭하기 위해 화학적 반응물들을 사용할 수 있다. 에칭 반응 생성물들은 방출 포트들을 통해 방출가능한 마이크로 오브젝트들 아래의 공간으로 배출할 수 있다. 일부 실시예들에서, 방출 포트들은 진입 포트들(예컨대, 도 17의 1612)과 동일하다. 방출 층이 완전하게 또는 부분적으로 제거될 때, 방출가능한 마이크로 오브젝트는 적어도 부분적으로 방출되어 트랜스퍼 엘리먼트에 의한 제거를 위해 준비되었다고 말해진다. 트랜스퍼 엘리먼트는 부분적으로 방출된 오브젝트에 접촉하고 부착된다. 일부 실시예들에서, 방출가능한 오브젝트의 포토그래피의 적어도 일부와의 밀접한 접촉을 형성하기에 트랜스퍼 엘리먼트가 적합하게 되는 것이 유리하다. 예컨대, 트랜스퍼 엘리먼트는 PDMS와 같은 순응형 재료(conformable material)를 포함할 수 있다.
도 17은 예시의 방출가능한 마이크로 오브젝트들(106)의 방출 및 제거의 예시이다. 도시된 바와 같이, 방출가능한 마이크로 오브젝트들(106)은 트랜스퍼링 엘리먼트(1702)과 접촉하고 있다. 일부 실시예들에서, 다수의 포스트들(1704) 실시예들은 방출가능한 마이크로 오브젝트(106)에 접촉한다. 다른 실시예들에서, 단일 포스트는 방출가능한 마이크로 오브젝트(106)에 접촉한다. 방출된 오브젝트(106)에 접착된 후, 트랜스퍼링 엘리먼트(1702)는 방출된 마이크로 오브젝트(106)로의 부착을 유지하면서 네이티브 기판(102)으로부터 멀리 이동하며, 이에 의해 자체 네이티브 기판(102)을 회수하거나, 제거하거나, 분리하거나, 또는 피킹한다. 제거 프로세스에서, 앵커(108) 또는 테더(110) 구조체들은 파단되거나 또는 그렇지 않으면 네이티브 기판(102) 또는 방출된 오브젝트(106)로의 연결을 잃게된다. 일부 실시예들에서, 테더(110)는 트랜스퍼링 엘리먼트(1702)에 의한 접촉시에 파단된다. 특정 실시예들에서, 테더(110)는, 트랜스퍼링 엘리먼트(1702)가 네이티브 기판(102)으로부터 마이크로 오브젝트(106)를 끌어당길 때 파단된다.
특정 파단 특성들, 접착 특성들, 또는 앵커링 및 테더링 구조체들 내에서 응력 집중 특징들을 갖는 기하학적 구조들의 정의를 위해 선택되는 재료들은 분리 또는 파단의 포인트들을 제어하기 위해 유리하다. 일부 실시예들에서, 테더(110)는 파단의 포인트를 제공하고 그리고 인쇄가능한 마이크로 오브젝트(106)로 하여금 네이티브 구조체(102)로부터 분리하도록 허용하기 위해 좁은 구조체로 형성된다(또는 특정 실시예들에서는 노치로 형상화된다). 위에 언급된 바와 같이, 테더들(110)은, 폴리머들과 같은 유기 재료들, 또는 실리콘, 실리콘 이산화물, 또는 실리콘 질화물과 같은 무기 재료들로 형성될 수 있다.
여전히 도 17을 참조로, 폴리머 층(1601), 특히, 캡슐화 영역(1602)은 트랜스퍼링 엘리먼트(1702)와의 접촉 포인트로서 기능한다. 다른 실시예들에서, 트랜스퍼링 엘리먼트(1702)는 마이크로 오브젝트(106) 자체에 접촉한다.
일부 실시예들에서, 트랜스퍼링 엘리먼트(1702)는, 주어진 인쇄가능 마이크로 오브젝트(106)와의 접촉을 행하기 위해 (예컨대, 어레이로 조직화된) 하나 또는 그 초과의 포스트들을 포함한다. 특정 실시예들에서, 트랜스퍼링 엘리먼트(1702)는 폴리머 층(1601)과의 접촉을 행하기 위해 단일 표면을 형성한다.
구조체의 관점에서, 여기에 설명된 시스템들 및 방법들의 기능들 및 장치는, 일부 실시예들에서, 마이크로-스케일 디바이스들을 제공하기 위한 시스템 및 방법이 제공된다. 마이크로-스케일 디바이스들을 제공하기 위한 방법들 및 장치의 특정 실시예들을 설명하였지만, 이제 본 개시내용의 개념들을 포함하는 다른 실시예들이 사용될 수 있음이 당업자에게는 명백할 것이다. 따라서, 본 개시내용은 특정 실시예들에 제한되어서는 안되고, 오히려 오직 이하의 청구항들의 사상 및 범위에 의해서만 제한되어야 한다.
장치 및 시스템들이 특정 컴포넌트들을 갖거나, 포함하거나, 또는 구비하는 것으로서 설명되거나, 또는 프로세스들 및 방법들이 특정 단계들을 갖거나, 포함하거나, 또는 구비하는 것으로 설명된 상세한 설명을 통해, 부가적으로, 열거된 컴포넌트들로 본질적으로 구성되거나 또는 구성되는 개시된 기술의 장치, 및 시스템들이 존재하는 것으로, 그리고 열거된 프로세싱 단계들로 본질적으로 구성되거나 또는 구성되는 개시된 기술에 따른 프로세스들 및 방법들이 존재하는 것으로 고찰된다.
특정 동작을 수행하기 위한 단계들의 순서 또는 순서가 개시된 기술이 동작가능한 채로 유지되는 한 중요하지 않다는 것이 이해되어야 한다. 또한, 2개 또는 그 초과의 단계들 또는 동작들이 동시에 수행될 수 있다.

Claims (36)

  1. 마이크로 디바이스(micro device)들의 어레이로서,
    프로세스 측(process side)을 갖는 소스 기판(source substrate);
    상기 소스 기판의 상기 프로세스 측 상에서 희생 재료를 포함하는 희생층;
    상기 희생층 상에 적어도 부분적으로 형성된 복수의 방출가능한(releasable) 마이크로 오브젝트들;
    상기 소스 기판의 상기 프로세스 측 상에 위치된 복수의 앵커 구조체들 ― 상기 앵커 구조체들은 상기 희생 재료의 부재시에 상기 소스 기판에 단단하게 부착된 채로 유지됨 ―; 및
    복수의 테더들을 포함하고,
    상기 복수의 테더들의 각각의 테더는, 상기 복수의 방출가능한 마이크로 오브젝트들의 하나의 방출가능한 마이크로 오브젝트를 상기 앵커 구조체들 중 하나에 연결하고,
    상기 복수의 테더들의 각각의 테더는, 상기 복수의 방출가능한 마이크로 오브젝트들의 개별적인 방출가능한 마이크로 오브젝트의 중심에서 벗어난 앵커-대면 엣지 상에 위치되어, 상기 희생 재료의 부재시에 상기 방출가능한 마이크로 오브젝트들이 상기 앵커 구조체들에 대하여 이동하고, 상기 테더들이 변형되어 기계적으로 응력을 받게 되는,
    마이크로 디바이스들의 어레이.
  2. 제 1 항에 있어서,
    상기 복수의 테더들 각각은, 대응하는 마이크로 오브젝트가 상기 소스 기판으로부터 상기 소스 기판과는 상이한 타겟 기판으로 마이크로 트랜스퍼 인쇄(micro transfer printing)를 위해 엘라스토머 스탬프에 의해 접촉될 때 파손되도록(break) 크기가 정해지고(sized) 형상화되는(shaped),
    디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 희생 재료는 상기 소스 기판의 일부인,
    디바이스.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 앵커 구조체는 적어도 하나의 차원에서 상기 복수의 방출가능한 마이크로 오브젝트들 중 하나 초과의 방출가능한 마이크로 오브젝트에 걸쳐있는 연속 구조체를 형성하는,
    디바이스.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 앵커 구조체는 복수의 앵커들을 포함하는,
    디바이스.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 복수의 앵커들 각각은 국부적 오목부 또는 내부 코너들을 특징으로 하고,
    상기 복수의 방출가능한 마이크로 오브젝트들 각각은 볼록부 또는 외부 코너들을 국부적으로 특징으로 하는,
    디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 복수의 테더들 각각은 10μm 내지 40μm의 폭을 갖는 테더인,
    디바이스.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 복수의 테더들 각각은 좁은 형상 및 1μm 내지 5μm, 5μm 내지 10μm, 10μm 내지 15μm, 15μm 내지 20μm, 또는 20μm 내지 40μm의 폭을 갖는 테더인,
    디바이스.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 희생층은 이방성 결정 구조체를 갖는,
    디바이스.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 희생층은, 실리콘(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb, 및 InGaP로 이루어진 그룹으로부터 선택된 재료를 포함하는,
    디바이스.
  11. 제 1 내지 제 10 항 중 어느 한 항에 있어서,
    상기 희생층은 실리콘(1 1 1)을 포함하는,
    디바이스.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 테더들 각각은, 개별적인 방출가능한 마이크로 오브젝트가 상기 앵커 구조체들에 대하여 이동될 때, 파단 지점(point of fracture)을 제공하는 하나 또는 그 초과의 노치(notch)들을 포함하는,
    디바이스.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 소스 기판은 실리콘(1 1 1), 실리콘, 인화 인듐, 갈륨 아세나이드, 및 사파이어로 이루어진 그룹으로부터 선택된 부재를 포함하는,
    디바이스.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 테더들 각각은 1.732보다 큰 애스펙트 비를 갖는,
    디바이스.
  15. (1 1 1) 실리콘 시스템을 사용하여 마이크로 트랜스퍼 인쇄에 적합한 박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법으로서,
    복수의 마이크로-스케일 디바이스들을 제공하는 단계;
    마이크로-어셈블리 기법들을 사용하여 상기 마이크로-스케일 디바이스들을 캐리어 웨이퍼 상으로 어셈블링하는 단계 - 상기 캐리어 웨이퍼는 실리콘(1 1 1) 및 제 1 유전체 층을 포함함 - ;
    상기 어셈블링된 마이크로-스케일 디바이스들을 제 2 유전체 층 내부에 임베딩시키는 단계;
    상기 마이크로-스케일 디바이스들이 상기 캐리어 웨이퍼에 대하여 이동될 때, 상기 캐리어 웨이퍼에 대하여 상기 마이크로-스케일 디바이스들의 공간적 구성을 보존하는 앵커들 및 테더들을 갖는 상기 마이크로-스케일 디바이스들 각각의 둘레를 정의하여, 이에 의해 마이크로 트랜스퍼 인쇄에 적합한 마이크로-스케일 디바이스들을 갖는 웨이퍼-레벨 박형 웨이퍼 패키지를 다른 기판들에 제공하기 위해 상기 제 1 유전체 층 및 상기 제 2 유전체 층을 패터닝하는 단계를 포함하는,
    박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법.
  16. 제 15 항에 있어서,
    상기 마이크로-스케일 디바이스들의 상단 표면 또는 하단 표면 중 적어도 하나 상에 패드 구조체들을 형성하여, 이에 의해 표면-탑재가능한 디바이스를 형성하는 단계를 포함하는,
    박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 마이크로 스케일 디바이스들 각각은 동일한 웨이퍼-레벨 금속화를 사용하여 생산된 적어도 2개의 센서들 및 안테나와 상호연결된 집적 회로를 포함하는,
    박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 마이크로-스케일 디바이스들을 릴 테이프(reeled tape) 상으로 마이크로 트랜스퍼 인쇄하는 단계; 및
    테이프-공급형 고속 칩 슈터(tape-fed high-speed chip shooter)를 사용하여 상기 마이크로-스케일 디바이스들을 목적 기판으로 적용시키는 단계를 포함하는,
    박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법.
  19. 제 15 항 내지 제 18 항 중 어느 한 항에 있어서,
    웨이퍼-공급 다이-부착 툴(wafer-fed die-attach tool)을 사용하여 상기 마이크로-스케일 디바이스들을 사전-몰딩하여, 이에 의해 패키지-온-리드-프레임들을 형성하는 단계를 포함하는,
    박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법.
  20. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    웨이퍼-공급 다이-부착 툴을 사용하여 상기 마이크로-스케일 디바이스들의 패키지-인-패키지 디바이스들을 형성하는 단계를 포함하는,
    박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법.
  21. 제 15 항 내지 제 20 항 중 어느 한 항에 있어서,
    웨이퍼-공급 다이-부착 툴 또는 웨이퍼-공급 마이크로-트랜스퍼 프린터를 사용하여 상기 마이크로-스케일 디바이스들로부터 웨이퍼-레벨-패키지들을 형성하는 단계를 포함하는,
    박형의 저비용 웨이퍼-패키징된 마이크로-스케일 디바이스들을 제조하는 방법.
  22. 인쇄가능한 컴포넌트 어레이를 제조하는 방법으로서,
    소스 기판의 프로세스 측 상에서 희생 재료를 포함하는 희생층을 형성하는 단계;
    상기 희생층 상에 적어도 부분적으로 복수의 방출가능한 마이크로 오브젝트들을 형성하는 단계;
    상기 희생 재료의 부재시에 상기 소스 기판에 단단하게 부착되어 유지되는 앵커 구조체를 상기 소스 기판상에 형성하는 단계;
    복수의 테더들을 형성하는 단계 ― 상기 복수의 테더들의 각각의 테더는, 상기 복수의 방출가능한 마이크로 오브젝트들의 하나의 방출가능한 마이크로 오브젝트를 상기 앵커 구조체들 중 하나에 연결하고, 상기 복수의 테더들의 각각의 테더는 상기 복수의 방출가능한 마이크로 오브젝트들의 개별적인 방출가능한 마이크로 오브젝트의 중심에서 벗어난 앵커-대면 엣지 상에 위치되고, 각각의 테더는 상기 방출가능한 마이크로 오브젝트의 움직임에 대한 응답으로 파단하도록 형상화되어, 상기 희생 재료의 부재시에:
    상기 방출가능한 마이크로 오브젝트들은 상기 앵커 구조체들에 대하여 이동하고;
    상기 테더들은 변형되어 기계적으로 응력을 받고; 그리고
    상기 복수의 테더들의 각각의 테더는, 상기 복수의 마이크로 오브젝트들 중 개별적인 방출가능한 마이크로 오브젝트 및 개별적인 앵커 둘 다에 단단하게 부착된 채로 유지되어, 이에 의해 상기 소스 기판에 대하여 상기 복수의 방출가능한 마이크로 오브젝트들의 공간적 구성을 보존하며;
    상기 방출가능한 마이크로 오브젝트들이 상기 앵커 구조체들에 대하여 이동하고 상기 테더들이 변형되어 기계적으로 응력을 받도록, 상기 복수의 방출가능한 마이크로 오브젝트들 아래의 상기 희생 재료의 적어도 일부를 제거하는 단계를 포함하는,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  23. 제 22 항에 있어서,
    제거 프로세스는, 상기 앵커 구조체가 방출되는 레이트에 비례하여 상기 복수의 방출가능한 마이크로 오브젝트들 아래에서 신속하게 진행되는,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 복수의 테더들의 각각의 테더는 10μm 내지 40μm의 폭을 갖는 좁은 형상을 가지며, 이에 의해 국부적으로-오목한 또는 내부 코너들의 형성을 억제하는,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  25. 제 22 항 내지 제 24항 중 어느 한 항에 있어서,
    상기 희생층은 이방성 결정 구조를 가지며,
    상기 이방성 결정 구조에 대하여, 상기 제거 프로세스가 일부 방향들에서 더 빠르게 그리고 다른 방향들에서는 더 느리게 진행되는,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  26. 제 22 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 복수의 테더들의 각각의 테더는 하나 또는 그 초과의 노치들을 포함하고, 노치는 방출가능한 마이크로 오브젝트가 이동될 때 상기 방출가능한 마이크로 오브젝트에 대한 파단 지점을 제공하는,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  27. 제 22 항 내지 제 26 항 중 어느 한 항에 있어서,
    제거 프로세스는 소정의 테더 근처의 영역들에서 완료에 도달하는,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  28. 제 22 항 내지 제 27 항 중 어느 한 항에 있어서,
    상기 소스 기판은 실리콘(1 1 1), 실리콘, 인화 인듐, 갈륨 아세나이드, 및 사파이어로 이루어진 그룹으로부터 선택된 재료인,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  29. 제 22 항 내지 제 28 항 중 어느 한 항에 있어서,
    상기 복수의 테더들 각각은 1.732 미만의 애스펙트 비를 갖는,
    인쇄가능한 컴포넌트 어레이를 제조하는 방법.
  30. 복수의 트랜스퍼가능한(transferable) 마이크로 오브젝트들을 제조하는 방법으로서,
    소스 기판의 프로세스 측 상에서 희생 재료를 포함하는 희생층을 형성하는 단계;
    상기 희생층 상에 적어도 부분적으로 복수의 방출가능한 마이크로 오브젝트들(예컨대, 인쇄가능한 전자 컴포넌트들, 인쇄가능한 활성 컴포넌트, 마이크로 디바이스들, 마이크로-스케일 디바이스들)을 형성하는 단계;
    상기 소스 기판의 적어도 일부 및 상기 복수의 방출가능한 마이크로 오브젝트들 위에 폴리머 층(예컨대, 포토레지스트 재료들, 포토디파이너블 재료들)을 도포하는 단계 ― 상기 폴리머 층은 상기 복수의 방출가능한 마이크로 오브젝트들(예컨대, 상기 희생층과 접촉하고 있는 부분들이 아닌 상기 복수의 방출가능한 마이크로 오브젝트들의 부분)을 캡슐화함 ―;
    (i) 상기 복수의 트랜스퍼가능한 마이크로 오브젝트들에 대한 상기 소스 기판상에 복수의 앵커 구조체들,
    (ii) 상기 복수의 앵커 구조체들의 미리결정된 앵커 구조체와 각각의 트랜스퍼가능한 마이크로 오브젝트 사이에 적어도 하나의 테더, 및
    (iii) 상기 방출가능한 마이크로 오브젝트들 각각에 대해, 개별적인 트랜스퍼가능한 마이크로 오브젝트 아래의 상기 희생층의 일부로의 상기 폴리머 층 내에서의 진입 포트
    를 형성하도록 상기 폴리머 층을 처리하는 단계; 및
    상기 복수의 방출가능한 마이크로 오브젝트들 아래의 상기 희생층의 적어도 일부를 (예컨대, 언더컷팅 에칭 또는 어블레이션에 의해) 제거하는 단계를 포함하는,
    복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법.
  31. 제 30 항에 있어서,
    상기 하나 또는 그 초과의 앵커 구조체들은, 상기 트랜스퍼가능한 마이크로 오브젝트가 이동될 때, 상기 기판에 단단하게 부착된 채로 유지되는,
    복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법.
  32. 제 30 항 또는 제 31 항에 있어서,
    상기 복수의 방출가능한 마이크로 오브젝트들 아래의 상기 희생층의 적어도 일부는, 상기 복수의 방출가능한 마이크로 오브젝트들 각각이 이동하게 하고 그리고 상기 복수의 테더들의 개별적인 서브세트 상에 응력을 가하게 하는,
    복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법.
  33. 제 32 항에 있어서,
    상기 복수의 테더들의 상기 개별적인 서브세트는 단일 테더를 포함하는,
    복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법.
  34. 제 30 항 내지 제 33 항 중 어느 한 항에 있어서,
    상기 방출가능한 마이크로 오브젝트들을 트랜스퍼하는 단계 및 상기 마이크로 오브젝트들로부터 상기 폴리머의 적어도 일부를 제거하는 단계를 포함하는,
    복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법.
  35. 제 34 항에 있어서,
    상기 마이크로 오브젝트들로부터 상기 폴리머의 적어도 일부를 제거하는 단계는, 상기 폴리머의 용해, 에칭 및 애싱 중 적어도 하나를 포함하는,
    복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법.
  36. 제 30 항 내지 제 35 항 중 어느 한 항에 있어서,
    인쇄 스탬프의 적어도 일부를 상기 폴리머의 대응 부분에 접촉시킴으로써 상기 방출가능한 마이크로 오브젝트들을 트랜스퍼하는 단계를 포함하는,
    복수의 트랜스퍼가능한 마이크로 오브젝트들을 제조하는 방법.
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