KR20160004073A

KR20160004073A - 비휘발성 메모리 장치 및 그 구동 방법

Info

Publication number: KR20160004073A
Application number: KR1020140082475A
Authority: KR
Inventors: 김동건; 안성준; 김현석; 노양우; 배성환; 이종열; 장세정
Original assignee: 삼성전자주식회사
Priority date: 2014-07-02
Filing date: 2014-07-02
Publication date: 2016-01-12
Also published as: US20160005480A1

Abstract

비휘발성 메모리 장치 및 그 구동 방법이 제공된다. 상기 비휘발성 메모리 장치의 구동 방법은 제1 및 제2 다이(die)와, 상기 제1 및 제2 다이 각각에 대한 초기 리드 레벨을 제공하고, 상기 제1 다이에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제1 오프셋을 바탕으로, 상기 제1 다이에 대한 초기 리드 레벨를 제1 리드 레벨로 변경하고, 상기 제2 다이에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제2 오프셋을 바탕으로, 상기 제2 다이에 대한 초기 리드 레벨를 제2 리드 레벨로 변경하고, 상기 제1 리드 레벨을 이용하여 상기 제1 다이에 저장된 데이터를 리드하거나, 상기 제2 리드 레벨을 이용하여 상기 제2 다이에 저장된 데이터를 리드하는 것을 포함한다.

Description

비휘발성 메모리 장치 및 그 구동 방법{non volatile memory device and operating method thereof}

본 발명은 비휘발성 메모리 장치 및 그 구동 방법에 관한 것이다.

메모리 장치는 휘발성(volatile) 메모리 장치와 비휘발성(non-volatile) 메모리 장치로 분류된다. 휘발성 메모리 장치는 전원(power)이 제거될 때 데이터는 유지되지 않는다. 그러나, 비휘발성 메모리 장치는 전원이 제거되더라도 데이터는 유지된다.

비휘발성 메모리 장치의 예들로서 ROM(read only memory), 또는 EEPROM (Electrically Erasable Programmable Read-Only Memory) 등이 있다.

플래시(flash) EEPROM으로 소개된 플래시 메모리 장치의 구조와 동작은 종래의 EEPROM의 구조와 동작과 서로 다르다. 플래시 메모리 장치는 블락(block) 단위로 전기적 소거(electric erase) 동작을 수행하고 비트 단위로 프로그램 동작을 수행할 수 있다.

본 발명이 해결하려는 과제는, 리드 레벨을 다이 별로 보정할 수 있는 비휘발성 메모리 장치의 구동 방법을 제공하는 것이다.

본 발명이 해결하려는 다른 과제는, 리드 레벨을 다이 별로 보정할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법은, 제1 및 제2 다이(die)와, 상기 제1 및 제2 다이 각각에 대한 초기 리드 레벨을 제공하고, 상기 제1 다이에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제1 오프셋을 바탕으로, 상기 제1 다이에 대한 초기 리드 레벨를 제1 리드 레벨로 변경하고, 상기 제2 다이에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제2 오프셋을 바탕으로, 상기 제2 다이에 대한 초기 리드 레벨를 제2 리드 레벨로 변경하고, 상기 제1 리드 레벨을 이용하여 상기 제1 다이에 저장된 데이터를 리드하거나, 상기 제2 리드 레벨을 이용하여 상기 제2 다이에 저장된 데이터를 리드하는 것을 포함한다.

상기 제1 다이는 제1 및 제2 블록을 포함하고, 상기 초기 리드 레벨을 제공하는 것은 상기 제1 및 제2 블록 각각에 대한 초기 리드 레벨을 제공하는 것을 포함하고, 상기 제1 블록에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제3 오프셋을 바탕으로, 상기 제1 블록에 대한 초기 리드 레벨을 제3 리드 레벨로 변경하고, 상기 제2 블록에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제4 오프셋을 바탕으로, 상기 제2 블록에 대한 초기 리드 레벨을 제4 리드 레벨로 변경하고, 상기 제3 리드 레벨을 이용하여 상기 제1 블록에 저장된 데이터를 리드하거나, 상기 제4 리드 레벨을 이용하여 상기 제2 블록에 저장된 데이터를 리드하는 것을 포함할 수 있다.

상기 제1 블록은 제1 워드 라인과 연결된 제1 메모리 셀 레이어와, 상기 제1 워드 라인과 분리된 제2 워드 라인과 연결된 제2 메모리 셀 레이어를 포함하고, 상기 초기 리드 레벨을 제공하는 것은 상기 제1 및 제2 메모리 셀 레이어 각각에 대한 초기 리드 레벨을 제공하는 것을 포함하고, 상기 제1 메모리 셀 레이어에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제5 오프셋을 바탕으로, 상기 제1 메모리 셀 레이어에 대한 초기 리드 레벨를 제5 리드 레벨로 변경하고, 상기 제2 메모리 셀 레이어에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제6 오프셋을 바탕으로, 상기 제2 메모리 셀 레이어에 대한 초기 리드 레벨를 제6 리드 레벨로 변경하고, 상기 제5 리드 레벨을 이용하여 상기 제1 메모리 셀 레이어에 저장된 데이터를 리드하거나, 상기 제6 리드 레벨을 이용하여 상기 제2 메모리 셀 레이어에 저장된 데이터를 리드하는 것을 포함할 수 있다.

상기 제1 및 제2 오프셋은 테이블 형태로 상기 비휘발성 메모리 장치에 저장될 수 있다.

상기 제1 오프셋은 블록 내에 결함이 없다고 판정된 디펙 프리 블록(defect-free block)에 저장될 수 있다.

상기 제1 및 제2 다이는 플래시(flash) 메모리 소자이고, 상기 디펙 프리 블록은 SLC(single level cell) 모드로 사용될 수 있다.

상기 제1 오프셋은, 상기 제1 다이의 프로그램이 완료된 시점부터 경과한 시간에 따른 상기 제1 다이의 문턱 전압(threshold voltage)의 산포를 바탕으로 산출될 수 있다.

여기서, 상기 제1 다이에 저장된 데이터의 에러 비트를 체크 및 정정하고, 상기 에러 비트의 누적 개수가 일정 수치 이상인 경우에, 상기 제1 오프셋을 갱신하는 것을 더 포함할 수 있다.

여기서, 상기 제1 다이에 저장된 데이터의 프로그램 또는 이레이즈(erase) 횟수가 일정 수치 이상인 경우에, 상기 제1 오프셋을 갱신하는 것을 더 포함할 수 있다.

상기 제1 및 제2 오프셋은 메타데이터(metadata)로 제공될 수 있다.

상기 메타데이터는 패리티(parity)를 포함할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 비휘발성 메모리 시스템의 구동 방법은 제1 및 제2 다이와, 상기 제1 및 제2 다이 각각에 대한 초기 리드 레벨을 제공하고, 상기 제1 다이에 데이터를 프로그램할 것을 요청하는 제1 프로그램 코맨드에 응답하여, 상기 제1 다이에 대한 초기 리드 레벨을 제1 리드 레벨로 변경하고, 상기 제2 다이에 데이터를 프로그램할 것을 요청하는 제2 프로그램 코맨드에 응답하여, 상기 제2 다이에 대한 초기 리드 레벨을 제2 리드 레벨로 변경하고, 상기 제1 다이에 저장된 데이터를 리드할 것을 요청하는 제1 리드 코맨드에 응답하여, 상기 제1 다이에 저장된 데이터를 상기 제1 리드 레벨로 리드하고, 상기 제2 다이에 저장된 데이터를 리드할 것을 요청하는 제2 리드 코맨드에 응답하여, 상기 제2 다이에 저장된 데이터를 상기 제2 리드 레벨로 리드하는 것을 포함한다.

여기서, 상기 제1 다이에 대한 오프셋을 제공하는 것을 더 포함하고, 상기 제1 리드 레벨은, 상기 초기 리드 레벨 및 상기 오프셋을 이용하여 결정될 수 있다.

상기 오프셋은 휘발성 메모리(volitile memory)에 로드(load)되어 제공될 수 있다.

상기 휘발성 메모리는 DRAM(dynamic random access memory)을 포함할 수 있다.

상기 제1 및 제2 다이 각각에 대한 초기 리드 레벨은 모두 동일할 수 있다.

상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 적어도 하나의 메모리 블록을 포함하는 제1 및 제2 다이; 및

상기 제1 및 제2 다이 각각에 대한 초기 리드 레벨 및 상기 제1 및 제2 다이 각각에 대한 오프셋을 이용하여, 상기 제1 및 제2 다이 각각에 대한 리드 레벨을 보정하는 컨트롤러를 포함하되,

상기 제1 및 제2 다이 각각에 대한 오프셋은 상기 제1 및 제2 다이 각각에 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된다.

상기 제1 및 제2 다이는 낸드 플래시 메모리(NAND flash memory) 소자를 포함할 수 있다.

상기 제1 다이는 상기 제2 다이와 다를 수 있다.

상기 메모리 블록은 기판으로부터 수직방향으로 적층된 메모리 셀 레이어들을 포함할 수 있다.

도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 시스템의 구조를 설명하기 위한 개념적인 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 세부적으로 설명하기 위한 개념적인 블록도이다.
도 3 내지 도 6은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치를 설명하기 위해 3차원으로 구현한 예시도이다.
도 7은 본 발명의 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 다이를 설명하기 위해 웨이퍼를 도시한 평면도이다.
도 8은 도 5의 세부적인 구조를 설명하기 위해 TS부분을 확대한 단면 예시도이다.
도 9는 도 8의 세부적인 구조를 설명하기 위해 A부분을 확대한 단면 예시도이다.
도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 프로그램 이후의 문턱전압의 산포를 설명하기 위한 그래프이다.
도 12 및 도 13은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 리드 레벨을 보정하기 위해 사용되는 오프셋 테이블의 예시도이다.
도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다.
도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다.
도 16은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다.
도 17 및 도 18은 본 발명의 또 다른 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다.
도 19 및 20은 본 발명의 몇몇 실시예에 따른 오프셋을 저장하는 단계를 세부적으로 설명하시 위한 순서도이다.
도 21은 본 발명의 일 실시예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 22는 본 발명의 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 23은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 24는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.
도 25는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도이다.
도 26은 도 25에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

몇 가지 대체 실행 예들에서는 블록들에서 언급된 기능들이 순서를 벗어나서 발생하는 것도 가능함을 주목해야 한다. 예컨대, 잇달아 도시되어 있는 두 개의 블록들은 사실 실질적으로 동시에 수행되는 것도 가능하고 또는 그 블록들이 때때로 해당하는 기능에 따라 역순으로 수행되는 것도 가능하다. 더욱이, 주어진 순서도 및/또는 블록 구성도에의 상관관계는 여러 개의 블록으로 나누어 질 수 있고, 두 개 또는 이상의 순서도 및/또는 블록 구성도의 블록은 전체적으로 또는 부분적으로 통합될 수 있다. 결과적으로, 다른 블록이 설명된 블록의 사이로 추가/삽입될 수 있고, 블록들/과정들은 본 발명의 범위에서 생략될 수 있다.

도 1은 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 시스템의 구조를 설명하기 위한 개념적인 블록도이다.

도 1을 참조하면, 본 발명의 몇몇 실시예들에 따른 비휘발성 메모리 시스템(1000)은 메모리 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)를 포함한다.

메모리 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 전반적으로 제어 한다. 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 소거, 쓰기 또는 읽기 동작 등을 수행할 수 있다. 이를 위해 비휘발성 메모리 장치(1100)는 입출력 라인을 통해 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 입력 받는다. 또한, 비휘발성 메모리 장치(1100)는 전원 라인을 통해 전원(PWR)을 입력 받고, 제어 라인을 통해 제어 신호(CTRL)를 입력받는다. 제어 신호(CTRL)은 예를 들어, 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함할 수 있다.

메모리 컨트롤러(1200)는 각각의 다이에 대한 프로그램 코맨드에 대해 프로그램을 수행하고, 이 때, 프로그램 완료 시점으로부터 경과된 시간에 따른 오프셋을 이용하여 각각의 다이의 리드 레벨을 각각 보정할 수 있다. 이 때, 메모리 컨트롤러(1200)는 프로그램 완료 시점으로부터 경과된 시점에 따라 변하는 오프셋을 이용하여, 추후에 리드 코맨드에 의한 리드 동작을 수행하기 전에 리드 레벨을 보정할 수 있다. 메모리 컨트롤러(1200)는 추후에 리드 코맨드에 응답하여 상기 보정된 리드 레벨로 리드 동작을 수행할 수 있다.

비휘발성 메모리 장치(1100)는 플래시 메모리(Flash Memory), EEPROM(electrically Erasable Programmable Read-Only Memory), FRAM(ferroelectrics random access memory), PRAM(phase change random access memory), MRAM(magneto resistive random access memory)를 포함할 수 있으나, 이에 한정되지 않는다. 도 1에서는 예시적으로 낸드 플래시 메모리 장치를 도시한다. 도 1을 참조하면, 비휘발성 메모리 장치(1100)는 메모리 컨트롤러(1200)부터 제공받은 데이터를 저장하는 스토리지 유닛(storage unit) 역할을 할 수 있다. 비휘발성 메모리 장치(1100)는 데이터를 저장하는 복수개의 다이를 포함할 수 있다. 다이는 복수개의 플래인(PL1~PLn)(단, n은 자연수)을 포함할 수 있다. 각각의 플래인(PL1~PLn)은 복수개의 블록(BLK1~BLKm)(단, m은 자연수)을 포함하며, 각각의 블록(BLK1~BLKm)은 복수개의 워드라인(WL1~WLk)(단, k는 자연수)를 포함한다. 여기서, 블록(BLK1~BLKm)은 이레이즈 명령어를 수행하는 단위, 즉 이레이즈 동작이 동시에 이루어지는 단위이다. 워드라인은 프로그램 및 리드 명령어를 수행하는 단위, 즉, 프로그램 및 리드 동작이 동시에 이루어지는 단위일 수 있다.

복수개의 블록들(BLK1~BLKm)은 기판으로부터 수직 방향으로 메모리 셀들이 적층된 3차원 구조를 포함할 수 있다.

도 2는 도 1의 메모리 컨트롤러를 세부적으로 설명하기 위한 개념적인 블록도이다. 도 2를 참조하면, 메모리 컨트롤러(1200)는 호스트 인터페이스(1210), 램(RAM;1220), 롬(ROM;1230), 마이크로 프로세서(microprocessor;1240), 비휘발성 메모리 인터페이스(1250) 및 ECC 엔진(1260)을 포함한다. 상기 컨트롤러(1200)의 구성요소들(1210, 1220, 1230, 1240, 1250, 1260)은 버스(bus)를 통해서 전기적으로 연결될 수 있다.

호스트 인터페이스(1210)는 미리 결정된 프로토콜에 따라서 상기 메모리 컨트롤러(1200)를 포함한 메모리 시스템(1000)과 호스트 사이의 인터페이스를 수행할 수 있다. 호스트 인터페이스(1210)는 외부 호스트와 USB (Universal Serial Bus), SCSI (Small Computer System Interface), PCI express, ATA, PATA (Parallel ATA), SATA (Serial ATA), SAS (Serial Attached SCSI) 등을 통해서 통신할 수 있다.

램(1220)은 버퍼(buffer)역할을 하는 메모리로, 호스트 인터페이스(1210)를 통하여 입력되는 최초 명령어, 데이터, 각종 변수들를 저장하거나 비휘발성 메모리 장치(1100)에서 출력되는 데이터들을 저장할 수 있다. 그리고, 비휘발성 메모리 장치(1100)로 입력되는 데이터, 비휘발성 메모리 장치(1100)로 출력되는 데이터, 각종 파라미터 및 변수들을 저장할 수 있다.

롬(1230)은 메모리 시스템(1000)의 구동 펌웨어 코드를 저장할 수 있으며, 본 발명의 범위가 이에 한정되는 것은 아니다. 펌웨어 코드는 롬(1230)이외의 비휘발성 메모리 장치(1100) 내에, 예를 들면, 낸드 플래시 메모리 장치에 저장될 수도 있다.

마이크로 프로세서(1240)는 회로, 로직, 코드 또는 이들의 조합으로 구현가능하며, 마이크로 컨트롤러(1240)를 포함한 메모리 시스템(1000)의 동작을 전반적으로 제어한다. 메모리 시스템(1000)에 전원이 인가되면, 마이크로 프로세서(1240)는 롬(1230)에 저장된 상기 메모리 시스템(1000) 동작을 위한 펌웨어(firmware)를 램(1220)상에서 구동시킴으로써 상기 메모리 시스템(1000)의 전반적인 동작을 제어할 수 있다. 또한, 마이크로 프로세서(1240)는 호스트에서 인가되는 명령어를 해석하고, 해석 결과에 따라 비휘발성 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다.

마이크로 프로세서(1240)의 제어 또는 개입이란, 마이크로 프로세서(1240)의 하드웨어적인 직접적 제어뿐만 아니라, 마이크로 프로세서(1240)에의해서 구동되는 소프트웨어인 펌웨어의 간섭도 포함 할 수 있다.

비휘발성 메모리 인터페이스(1250)는 메모리 컨트롤러(1200)와 비휘발성 메모리 장치(1100) 사이에 인터페이스를 수행할 수 있다.

비휘발성 메모리 인터페이스(1250)를 통해서 도 1에서 개시한 바와 같이, 마이크로 프로세서(1240)가 제어하는 명령어가 비휘발성 메모리 장치(1100)로 제공될 수 있으며, 또한 컨트롤러(1200)로부터 비휘발성 메모리 장치(1100)로 데이터가 전송될 수 있다. 또한, 비휘발성 메모리 장치(1100)로부터 출력되는 데이터는 비휘발성 메모리 인터페이스(1250)를 통해서 컨트롤러(1200)로 제공된다.

ECC 엔진(1260)은 에러 비트 정정을 수행한다. ECC 엔진(1260)은 ECC 인코더(1261)와 ECC 디코더(1262)를 포함한다.

ECC 인코더(1261)는 메모리 시스템(1000)의 호스트 인터페이스(1210)를 통해 입력되는 데이터의 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 코드워드(codeword)를 생성한다. 코드워드는 비휘발성 메모리 장치(1100)에 저장될 수 있다.

ECC 디코더(1262)는 출력된 데이터에 대하여 에러 정정 디코딩을 수행하고 수행 결과에 따라 상기 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력한다. 리드한 데이터는 ECC 디코더(1262)로 전송되고, ECC 디코더(1262)는 패리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정 할 수 있다. 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, ECC 디코더(1262)는 에러 비트를 정정할 수 없고, 에러 정정 실패(fail)가 발생한다.

ECC 엔진(1260)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있다. ECC 엔진(1260)는 오류 정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.

도 3 내지 도 6은 본 발명에 따른 비휘발성 메모리 장치(1100)를 3차원으로 구현한 예를 보여준다. 도 3은 도 1에 도시된 메모리 셀 어레이(1110)를 보여주는 블록도이다. 도 1 및 도 3을 참조하면, 메모리 셀 어레이(1110)는 복수의 메모리 블록들(BLK1~BLKh)을 포함한다. 각 메모리 블록(BLK)은 3차원 구조(또는 수직 구조)를 갖는다. 예를 들면, 각 메모리 블록(BLK)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

각 메모리 블록(BLK)은 제 2 방향을 따라 신장된 복수의 낸드 스트링들(NS)을 포함한다. 제 1 및 제 3 방향들을 따라 복수의 낸드 스트링들(NS)이 제공될 것이다. 각 낸드 스트링(NS)은 비트 라인(BL), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 복수의 워드 라인들(WL), 적어도 하나의 더미 워드 라인(DWL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 각 메모리 블록은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL). 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 복수의 더미 워드 라인들(DWL), 그리고 복수의 공통 소스 라인(CSL)에 연결될 것이다. 메모리 블록들(BLK1~BLKh)은 도 4를 참조하여 더 상세하게 설명된다.

도 4는 도 3의 메모리 블록(BLKi)을 예시적으로 보여주는 사시도이고, 도 5는 도 4의 메모리 블록(BLKi)의 선(Ⅰ-Ⅰ')에 따른 단면도이다. 도 4 및 도 5를 참조하면, 메모리 블록(BLKi)은 제 1 내지 제 3 방향들을 따라 신장된 구조물들을 포함한다.

우선, 기판(111)이 제공된다. 예시적으로, 기판(111)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 기판(111)은 p 타입 불순물로 도핑된 실리콘 물질을 포함하거나, p 타입 웰(예를 들면, 포켓 p 웰)일 수 있고, p-타입 웰을 둘러싸는 n-타입 웰을 더 포함할 수 있다. 이하에서, 기판(111)은 p 타입 실리콘인 것으로 가정한다. 그러나, 기판(111)은 p 타입 실리콘으로 한정되지 않는다.

기판(111) 상에, 제 1 방향을 따라 신장된 복수의 도핑 영역들(311~314)이 제공된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 복수의 도핑 영역들(311~314)은 n-타입을 가질 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n-타입들인 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 신장되는 복수의 절연 물질들(112)이 제 2 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112) 및 기판(111)은 제 2 방향을 따라 미리 설정된 거리만큼 이격되어 제공될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이에 대응하는 기판(111) 상의 영역에서, 제 1 방향을 따라 순차적으로 배치되며 제 2 방향을 따라 절연 물질들(112)을 관통하는 복수의 필라들(113)이 제공된다. 예시적으로, 복수의 필라들(113) 각각은 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입으로 도핑된 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p-타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질로 충진될 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, 절연막(116)의 두께는 절연 물질들(112) 사이의 거리의 1/2 보다 작을 것이다. 즉, 절연 물질들(112) 중 제 1 절연 물질의 하부 면에 제공된 절연막(116), 그리고 제 1 절연 물질 하부의 제 2 절연 물질의 상부 면에 제공된 절연막(116) 사이에, 절연 물질들(112) 및 절연막(116) 이외의 물질이 배치될 수 있는 영역이 제공될 것이다.

이러한 절연막(116)은 단일막 또는 다층막일 수 있다. 절연막(116)은 실리콘 산화물 또는 실리콘 산화물보다 큰 유전상수를 가지는 절연성 금속 산화물을 포함할 수 있다. 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 또는 디스프로슘 스칸듐 산화물(dysprosium scandium oxide)와 같은 고유전율 물질 또는 이들의 조합으로 적층된 복합막으로 형성할 수 있다. 도면에서는 절연막(116)이 단일막인 경우를 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 절연막(116)은 예를 들어, 실리콘 산화물과, 알루미늄 산화물의 적층물일 수 있다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면 상에 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 제 1 방향을 따라 신장되는 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부 면의 절연막(116) 및 기판(111) 사이에, 제 1 방향으로 신장되는 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부 면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부 면의 절연막(116) 사이에, 제 1 방향을 따라 신장되는 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, 제 1 방향으로 신장되는 복수의 도전 물질들(221~281)이 제공된다. 또한, 절연 물질들(112) 상의 영역에 제 1 방향을 따라 신장되는 도전 물질(291)이 제공된다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 방향으로 신장된 도전 물질들(211~291)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 도전성 물질이나 실리콘과 같은 반도체 물질로 형성될 수 있는데 이에 한정되는 것은 아니다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, 제 1 방향으로 신장되는 복수의 절연 물질들(112), 제 1 방향을 따라 순차적으로 배치되며 제 3 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 제 1 방향을 따라 신장되는 복수의 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)는 n-타입 실리콘을 포함하는 것으로 가정한다. 그러나, 드레인들(320)은 n-타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.

드레인들(320) 상에, 제 3 방향으로 신장된 도전 물질들(331~333)이 제공된다. 도전 물질들(331~333)은 제 1 방향을 따라 순차적으로 배치된다. 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 제 3 방향으로 신장된 도전 물질(333)은 각각 콘택 플러그들(contact plug)을 통해 연결될 수 있다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 4 및 도 5에서, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 스트링을 형성한다. 예를 들면, 각 필라(113)는 절연막(116)의 인접한 영역 및 제 1 방향을 따라 신장되는 복수의 도체 라인들(211~291, 212~292, 213~293) 중 인접한 영역과 함께 낸드 스트링(NS)을 형성한다. 낸드 스트링(NS)은 복수의 트랜지스터 구조들(TS)을 포함한다.

메모리 블록(BLKi)은 복수의 필라들(113)을 포함한다. 즉, 메모리 블록(BLKi)은 복수의 낸드 스트링들(NS)을 포함한다. 더 상세하게는, 메모리 블록(BLKi)은 제 2 방향(또는 기판과 수직한 방향)으로 신장된 복수의 낸드 스트링들(NS)을 포함한다.

각 낸드 스트링(NS)은 제 2 방향을 따라 배치되는 복수의 트랜지스터 구조들(TS)을 포함한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 스트링 선택 트랜지스터(SST)로 동작한다. 각 낸드 스트링(NS)의 복수의 트랜지스터 구조들(TS) 중 적어도 하나는 접지 선택 트랜지스터(GST)로 동작한다.

게이트들(또는 제어 게이트들)은 제 1 방향으로 신장된 도전 물질들(211~291, 212~292, 213~293)에 대응한다. 즉, 게이트들(또는 제어 게이트들)은 제 1 방향으로 신장되어 워드 라인들, 그리고 적어도 두 개의 선택 라인들(예를 들면, 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL))을 형성한다.

제 3 방향으로 신장된 도전 물질들(331~333)은 낸드 스트링들(NS)의 일단에 연결된다. 예시적으로, 제 3 방향으로 신장된 도전 물질들(331~333)은 비트 라인들(BL)로 동작한다. 즉, 하나의 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 복수의 낸드 스트링들이 연결된다.

제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)이 낸드 스트링들의 타단에 제공된다. 제 1 방향으로 신장된 제 2 타입 도핑 영역들(311~314)은 공통 소스 라인들(CSL)로 동작한다.

요약하면, 메모리 블록(BLKi)은 기판(111)에 수직한 방향(제 2 방향)으로 신장된 복수의 낸드 스트링들을 포함하며, 하나의 비트 라인(BL)에 복수의 낸드 스트링들(NS)이 연결되는 낸드 플래시 메모리 블록(예를 들면, 전하 포획형)으로 동작한다.

도 4 및 도 5에서, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장되는 도체 라인들(211~291, 212~292, 213~293)은 9개의 층에 제공되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장되는 도체 라인들은 8개의 층, 16개의 층, 또는 복수의 층에 제공될 수 있다. 즉, 하나의 낸드 스트링에서, 트랜지스터는 8개, 16개, 또는 복수 개일 수 있다.

도 4 및 도 5에서, 하나의 비트 라인(BL)에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 하나의 비트 라인(BL)에 3개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예시적으로, 메모리 블록(BLKi)에서, 하나의 비트 라인(BL)에 m 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 하나의 비트 라인(BL)에 연결되는 낸드 스트링들(NS)의 수만큼, 제 1 방향으로 신장되는 도전 물질들(211~291, 212~292, 213~293)의 수 및 공통 소스 라인들(311~314)의 수 또한 조절될 것이다.

도 4 및 도 5에서, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 설명되었다. 그러나, 제 1 방향으로 신장된 하나의 도전 물질에 3 개의 낸드 스트링들(NS)이 연결되는 것으로 한정되지 않는다. 예를 들면, 제 1 방향으로 신장된 하나의 도전 물질에, n 개의 낸드 스트링들(NS)이 연결될 수 있다. 이때, 제 1 방향으로 신장된 하나의 도전 물질에 연결되는 낸드 스트링들(NS)의 수만큼, 비트 라인들(331~333)의 수 또한 조절될 것이다.

도 6은 도 4 및 도 5를 참조하여 설명된 메모리 블록(BLKi)의 등가 회로를 보여주는 회로도이다. 도 4 내지 도 6을 참조하면, 제 1 비트 라인(BL1) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS11~NS31)이 제공된다. 제 1 비트 라인(BL1)은 제 3 방향으로 신장된 도전 물질(331)에 대응할 것이다. 제 2 비트 라인(BL2) 및 공통 소스 라인(CSL) 사이에 낸드 스트링들(NS12, NS22, NS32)이 제공된다. 제 2 비트 라인(BL2)은 제 3 방향으로 신장된 도전 물질(332)에 대응할 것이다. 제 3 비트 라인(BL3) 및 공통 소스 라인(CSL) 사이에, 낸드 스트링들(NS13, NS23. NS33)이 제공된다. 제 3 비트 라인(BL3)은 제 3 방향으로 신장된 도전 물질(333)에 대응할 것이다.

각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 각 낸드 스트링(NS)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 각 낸드 스트링(NS)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC)이 제공된다.

이하에서, 행 및 열 단위로 낸드 스트링들(NS)을 정의한다. 하나의 비트 라인에 공통으로 연결된 낸드 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 낸드 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL2)에 연결된 낸드 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL3)에 연결된 낸드 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다. 하나의 스트링 선택 라인(SSL)에 연결되는 낸드 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL1)에 연결된 낸드 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL2)에 연결된 낸드 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL3)에 연결된 낸드 스트링들(NS31~NS33)은 제 3 행을 형성한다.

각 낸드 스트링(NS)에서, 높이가 정의된다. 예시적으로, 각 낸드 스트링(NS)에서, 접지 선택 트랜지스터(GST)에 인접한 메모리 셀(MC1)의 높이는 1이다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접할수록 메모리 셀의 높이는 증가한다. 각 낸드 스트링(NS)에서, 스트링 선택 트랜지스터(SST)에 인접한 메모리 셀(MC7)의 높이는 7이다.

동일한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 스트링 선택 트랜지스터들(SST)은 상이한 스트링 선택 라인들(SSL1, SSL2, SSL3)에 각각 연결된다.

동일한 행의 낸드 스트링들(NS)의 동일한 높이의 메모리 셀들은 워드라인(WL)을 공유한다. 동일한 높이에서, 상이한 행의 낸드 스트링들(NS)의 메모리 셀들(MC)에 연결된 워드 라인들(WL)은 공통으로 연결된다. 워드라인(WL)은 메모리 셀 레이어를 의미한다. 동일한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 상이한 행의 낸드 스트링들(NS)의 접지 선택 트랜지스터들(GST)은 접지 선택 라인(GSL)을 공유한다. 즉, 낸드 스트링들(NS11~NS13, NS21~NS23, NS31~NS33)은 접지 선택 라인(GSL)에 공통으로 연결된다. 따라서, 배드 메모리 셀을 포함하는 워드라인을 배드 영역으로 관리하는 것은, 상기 배드 메모리 셀이 포함되는 메모리 레이어를 배드 영역으로 관리하는것이다.

공통 소스 라인(CSL)은 낸드 스트링들(NS)에 공통으로 연결된다. 예를 들면, 기판(111) 상의 활성 영역에서, 제 1 내지 제 4 도핑 영역들(311~314)이 연결될 것이다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314)은 콘택을 통해 상부 층에 연결될 것이다. 상부 층에서 제 1 내지 제 4 도핑 영역들(311~314)이 공통으로 연결될 수 있다.

도 6에 도시된 바와 같이, 동일 높이의 메모리 셀들을 연결한 메모리 셀 레이어인 워드 라인들(WL)은 공통으로 연결된다. 따라서, 특정 워드 라인(WL)이 선택될 때, 특정 워드 라인(WL)에 연결된 모든 낸드 스트링들(NS)이 선택될 것이다. 상이한 행의 낸드 스트링들(NS)은 상이한 스트링 선택 라인(SSL)에 연결된다. 따라서, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 동일 워드 라인(WL)에 연결된 낸드 스트링들(NS) 중 비선택 행의 낸드 스트링들(NS)이 비트 라인들(BL1~BL3)로부터 분리될 수 있다. 즉, 스트링 선택 라인들(SSL1~SSL3)을 선택함으로써, 낸드 스트링들(NS)의 행이 선택될 수 있다. 그리고, 비트 라인들(BL1~BL3)을 선택함으로써, 선택 행의 낸드 스트링들(NS)이 열 단위로 선택될 수 있다.

도 7은 본 발명의 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 다이를 설명하기 위해 웨이퍼를 도시한 평면도이다.

도 7을 참고하면, 반도체 웨이퍼(10)는 복수의 반도체 다이(15)를 포함할 수 있다. 반도체 다이(15)는 반도체 웨이퍼(10)를 복수개로 싱귤레이트(singulate)하여 제조될 수 있다. 본 발명의 일 실시예에 따른 비휘발성 메모리 시스템도 이러한 반도체 다이(die)(15)를 이용하여 생산될 수 있다.

다시, 도 1 및 도 7을 참고하면, 비휘발성 메모리 장치(1100)는 데이터를 저장하는 복수개의 다이(15)를 포함할 수 있다. 다이(15)는 복수개의 플래인(PL1~PLn)(단, n은 자연수)을 포함할 수 있다. 각각의 플래인(PL1~PLn)은 복수개의 블록(BLK1~BLKm)(단, m은 자연수)을 포함하며, 각각의 블록(BLK1~BLKm)은 복수개의 워드라인(WL1~WLk)(단, k는 자연수)를 포함한다. 여기서, 블록(BLK1~BLKm)은 이레이즈 명령어를 수행하는 단위, 즉 이레이즈 동작이 동시에 이루어지는 단위이다. 워드라인은 프로그램 및 리드 명령어를 수행하는 단위, 즉, 프로그램 및 리드 동작이 동시에 이루어지는 단위일 수 있다.

비휘발성 메모리 장치(1100)의 다이(15)는 각각 다른 제조 공정 및 다른 웨이퍼 내의 위치를 가지게 된다. 이러한 복수의 다이(15)의 특성은 모두 다를 수 있다. 따라서, 각각의 다이(15)에 따른 리드 레벨 특성도 다를 수 있다.

도 8은 도 5의 세부적인 구조를 설명하기 위해 TS부분을 확대한 단면 예시도이고, 도 9는 도 8의 세부적인 구조를 설명하기 위해 A부분을 확대한 단면 예시도이다. 도 10 및 도 11은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 프로그램 이후의 문턱전압의 산포를 설명하기 위한 그래프이다.

도 8을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서, 각 필라(113)의 표면층(114)은 트랩층(114a), 터널층(114b)을 포함할 수 있다. 트랩층(114a), 터널층(114b) 및 절연막(116)은 위쪽에 배치된 절연 물질(112a)과 도전 물질(233) 사이, 아래쪽에 배치된 절연 물질(112b)과 도전 물질(233) 사이, 내부층(115)(또는 트랩층(114a))과 도전 물질(233) 사이에 형성될 수 있다. 즉, 트랩층(114a), 터널층(114b) 및 절연막(116)은 절연 물질(112a, 112b)과 내부층(115)의 형상에 따라 컨포말하게(conformal) 형성될 수 있다.

터널층(114b)은 전하가 통과되는 부분으로, 예를 들어, 실리콘 산화막, 또는 실리콘 산화막과 실리콘 질화막의 이중층으로 형성될 수 있다.

트랩층(114a)은 터널층(114b)을 통과한 전하가 저장되는 부분이다. 예를 들어, 트랩층(114a)은 질화막 또는 고유전율(high-k)막으로 형성될 수 있다. 질화막은 예를 들어 실리콘 질화물(silicon nitride), 실리콘 산화질화물(silicon oxynitride), 하프늄 산화질화물(hafnium oxynitride), 지르코늄 산화질화물(zirconium oxynitride), 하프늄 실리콘 산화질화물(hafnium silicon oxynitride), 또는 하프늄 알루미늄 산화질화물(hafnium aluminum oxynitride) 중에서 하나 이상을 포함할 수 있다. 고유전율막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물, 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.

도 9를 참고하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 CTF(Charge Trap Flash) 방식을 이용하여 프로그램에 의해 부도체 메모리 레이어인 트랩층(114a)에 전하(e)를 저장할 수 있다. 상기 저장되는 전하(e)의 위치는 시간이 경과함에 따라 ① 또는 ②방향으로 이동할 수 있다. 이는 재배열 현상 또는 채널의 유실에 따라 일어나고 Fast Charge Loss현상이라 불린다.

도 10을 참고하면, 상기 Fast Charge Loss현상에 의해 셀의 문턱 전압의 산포가 처짐과 퍼짐이 발생할 수 있다. 도 10의 가로축은 시간이고, 세로축은 문턱전압의 산포의 퍼짐을 나타낸다. 여기서, t1은 프로그램 시점 즉, 트랩층(114a)에 이고, 이로부터 일정시간이 지난 t2에서는 문턱 전압의 산포는 처지고 퍼질 수 있다. t2와 t1의 차이인 △t는 프로그램이 완료된 시점부터 경과된 시간을 의미한다. 상기 시간을 리텐션 타임(retention time)이라고도 한다. 리드 레벨은 상기 리텐션 타임에 따라 변해야 한다.

도 11을 참고하면, 상기 리텐션 타임에 따라 산포와 산포 사이의 valley의 위치가 (A)에서 (B)로 바뀔 수 있다(도 11의 화살표). 따라서, 상기 valley의 위치를 판독하는 리드 레벨(real level)도 보정되지 않으면, 데이터의 리드가 올바르게 수행되지 않을 수 있다. 도 11에는 문턱 전압의 산포가 2개인 모드 (multi level cell, MLC)로 도시되었지만, 이에 제한되지 않는다. 즉, 문턱 전압의 산포가 1개인 모드(single level cell, SLC) 또는 3개인 모드(triple level cell, TLC)일 수도 있다.

다시, 도 1 및 도 7을 참고하면, 상기 문턱 전압의 산포는 다이(15)에 따라 각각 다른 변화특성을 가질 수 있다. 즉, 다른 다이(15)의 문턱 전압의 산포는 상기 리텐션 타임에 따른 변화의 양과 형태가 달라질 수 있다. 따라서, 다이(15)에 따라 각각 리드 레벨을 보정하지 않고, 전체의 비휘발성 메모리 장치(1100)의 리드 레벨을 일률적으로 보정하는 경우에는 비휘발성 메모리 장치(1100)의 구동의 신뢰성이 감소될 수 있다.

따라서, 다이 별로 리드 레벨을 보정하기 위한 오프셋이 각각 다를 수 있다. 상기 오프셋은 초기 리드 레벨과 같이 비휘발성 메모리 장치(1100)에 제공될 수 있다. 구체적으로 비휘발성 메모리 장치(1100) 내부에 저장될 수 있다. 상기 오프셋은 테이블 형태로 저장될 수 있다. 상기 오프셋 테이블은 각각의 다이에 대한 오프셋 정보를 포함할 수 있다. 즉, 각각의 다이에 대한 오프셋 정보를 포함하여 추후에 각각 다이 별로 리드 레벨을 보정할 수 있게 한다.

상기 오프셋은 초기 리드 레벨과 같이 제공될 수 있다. 상기 초기 리드 레벨은 다이별로 동일할 수 있다. 단, 이에 제한되는 것은 아니고, 다이별로 초기 리드 레벨도 다를 수 있다. 오프셋은 다이별로 다를 수 있다.

상기 오프셋은 프로그램을 하고, 리텐션 타임에 따라 실제로 문턱 전압의 산포를 측정하여 결정될 수 있다. 따라서, 이러한 오프셋의 결정은 비휘발성 메모리 장치(1100)의 제조 공정에서 수행될 수 있다. 단, 이에 제한되는 것은 아니고, 비휘발성 메모리 장치(1100)가 사용중인 런타임(run-time) 중에도 상기 오프셋의 결정 내지 갱신이 있을 수 있다.

상기 오프셋 테이블은 비휘발성 메모리 장치(1100)의 디펙 프리(defect-free) 블록에 저장될 수 있다. 디펙 프리 블록이란, 비휘발성 메모리 장치(1100)의 블록 중에서 결함 검사시에 결함이 전혀 없다고 판정된 블록을 말한다. 일반적으로, 결함 검사시에 블록 전체가 결함이 없는 것뿐만 아니라, 일정 비율 이하의 결함만이 발견되는 경우에도 결함 검사를 통과할 수 있다. 그러나, 디펙 프리 영역은 이러한 검사 시에 하나의 비트의 결함도 없는 부분이다. 따라서, 이러한 디펙 프리 블록에 상기 오프셋 테이블을 저장함으로써, 오프셋 테이블의 로드나 적용에 에러가 날 가능성을 줄여 리드 레벨의 보정에 안정성을 더욱 높일 수 있다.

비휘발성 메모리 장치(1100)는 플래시 메모리 일 수 있고, 상기 오프셋 테이블이 저장되는 영역은 SLC 모드로 사용될 수 있다. 즉, 플래쉬 메모리의 경우 SLC, MLC 또는 TLC모드로 사용될 수 있다. SLC 모드의 경우 1bit의 온오프만 구별할 수 있고, MLC 모드는 2bit 로서 4개의 상태를 구별할 수 있다. 또한 TLC 모드는 3bit로 8개의 상태를 구별할 수 있다. 다만, SLC 모드가 MLC 모드 보다 안정성이 높고, 속도가 빠르다. 따라서, 오프셋 테이블을 SLC 모드로 사용되는 영역에 저장하여 오프셋 테이블의 안정성을 더욱 높일 수 있다.

본 발명의 다른 실시예에서는, 단순히 다이 별로 분류하는 것이 아니라, 다이에 포함되는 블록 별로 오프셋을 제공하고, 블록 별로 리드 레벨을 보정할 수도 있다. 또한, 블록에 포함되는 워드 라인 즉, 메모리 셀 레이어 별로 오프셋을 제공하고, 상기 메모리 셀 레이어 별로 리드 레벨을 보정할 수 있다. 이러한 경우, 더욱 정확한 리드 동작의 수행이 가능하다. 단, 메모리 셀 레이어의 경우, 약간의 편차만으로 계산이 가능할 수 있어 새로운 별도의 오프셋을 제공하지는 않고, 일괄적인 보정을 수행할 수도 있다. 이 경우, 연산량의 감소를 가져올 수 있다.

상기와 같이 리드 레벨을 블록 별로 보정하는 경우에는 초기 리드 레벨이 블록 별로 다르게 제공될 수도 있다. 단, 이에 제한되는 것은 아니다. 또한, 상기와 같이 워드 라인 별로 리드 레벨을 보정하는 경우에는 초기 리드 레벨이 워드 라인 별로 달라질 수도 있다. 단, 이에 제한되는 것은 아니다.

도 12 및 도 13은 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 리드 레벨을 보정하기 위해 사용되는 오프셋 테이블의 예시도이다.

도 12를 참고하면, 오프셋 테이블은 CLT(charge loss table)의 형태일 수 있다. 즉, 각각의 다이별 유효 기간(enduarance)(테이블의 제1열)을 분류하고, 이에 상기에 설명하였듯이 워드 라인별로 분류할 수 있다(테이블의 2열). 도 12에는 워드 라인별로 분류하였지만, 이는 예시에 불과하고, 다이 별 또는 블록 별 분류도 가능하다.

도 12의 테이블의 제3 및 제4열은 리텐션 타임에 따른 오프셋을 나타낼 수 있다. 즉, CLT는 프로그램 완료 시점부터 리텐션 타임에 따른 실제 문턱 전압의 산포를 측정하여 테이블화한 데이터다.

도 13을 참고하면, 상기 CLT를 메타데이터화 하여 비휘발성 메모리 장치(1100)에 저장할 수 있다. 메타데이터화에 따라, 상기 리드 레벨의 보정을 위한 오프셋의 로드(load)가 더 빨라질 수 있다. 상기 메타데이터화 된 오프셋 테이블은 RLT(read level table)의 형태일 수 있다. 단, 이에 제한되는 것은 아니다. 이에 따라, 각각의 다이, 블록 또는 워드 라인 별로 오프셋 데이터를 저장하고 빠르게 적용할 수 있다.

상기 메타데이터는 비휘발성 메모리 장치의 펌웨어의 메타데이터일 수 있다. 이 때, 상기 메타데이터를 패리티(parity)와 함께 저장하여 상기 오프셋 테이블의 안정성을 높이고, 테이블의 접근 효율도 높일 수 있다.

다시 도 1을 참고하면, 상기 비휘발성 메모리 장치(1100)의 부팅시에 상기 오프셋 데이터를 휘발성 메모리에 로드할 수 있다. 상기 휘발성 메모리는 DRAM(dynamic random access memory)일 수 있다. 이 경우에는 일반적인 메모리에 로드하는 경우보다 훨씬 빠른 속도로 상기 오프셋 데이터를 사용할 수 있다. 단, 이에 제한되는 것은 아니다.

이하, 도 1, 도 2 및 도 12 내지 도 20을 참고하여, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.

도 14는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이고, 도 15는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다. 도 16은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이고, 도 17 및 도 18은 본 발명의 또 다른 실시예들에 따른 비휘발성 메모리 장치의 구동 방법을 설명하기 위한 순서도이다. 도 19 및 20은 본 발명의 몇몇 실시예에 따른 오프셋을 저장하는 단계를 세부적으로 설명하시 위한 순서도이다.

도 14를 참고하면, 다이별 오프셋을 저장한다(S100).

상기 다이별 오프셋은 비휘발성 메모리 장치의 디펙 프리 영역에 저장될 수 있다. 또한, 상기 오프셋은 테이블 형태로 저장할 수 있다. 상기 오프셋을 SLC 모드로 사용되는 영역에 저장할 수 있다. 이를 통해, 오프셋 테이블의 안정성을 더 높일 수 있다. 상기 다이별 오프셋은 프로그램 시점에서 경과시간인 리텐션 타임에 따라 변동할 수 있고, 이러한 변동의 정도에 따라, 각각의 다이별로 저장될 수 있다. 단, 이에 제한되는 것은 아니고, 다이 뿐만 아니라, 블록이나 워드라인 별로 저장될 수도 있다.

이어서, 리드 레벨을 다이별로 보정한다(S200).

리드 레벨은 다이별로 변동되는 정도가 다르므로, 각각의 오프셋에 따라 보정될 수 있다. 이 때, 리드 레벨은 초기 리드 레벨에 상기 오프셋을 합하는 형태로 보정될 수 있다. 단, 이에 제한되는 것은 아니다.

리드 레벨의 보정은 다이 별로 이루어질 수 있다. 단, 이에 제한되는 것은 아니고, 다이에 포함된 블록 별로 이루어 질 수도 있다. 나아가, 블록에 포함된 메모리 셀 레이어 별로 즉, 워드라인 별로 이루어 질 수도 있다.

상기 보정은 프로그램 완료 시점에서 경과 시간인 리텐션 타임에 따라 정도가 달라질 수 있다. 즉, 오프셋 자체가 상기 리텐션 타임에 따라 변동하도록 제공될 수 있다.

상기 보정은 리드시에 매번 수행되는 것은 아니다. 즉, 상기 비휘발성 메모리 장치는 필요에 따라 계속하여 리드될 수 있으나, 이러한 리드에 상기 보정이 반드시 수반되는 것은 아니다. 이어서, 저장된 데이터를 리드한다(S300).

상기 각각 보정된 리드 레벨에 따라 저장된 데이터를 리드할 수 있다. 이 경우 리텐션 타임에 따른 Fast Charge Loss현상에 의한 문제를 해결하여 올바른 리드를 할 수 있다.

상기 저장된 데이터를 리드하는 것은 복수의 횟수로 수행될 수 있다. 즉, 리드 레벨이 보정된 후에 추가적인 보정이 없이 리드 동작이 여러 번 수행될 수 있다. 따라서, 상기 저장된 데이터를 리드하는 것은 리드 레벨의 보정을 거쳐 상기 저장된 데이터를 리드하는 것과, 이전의 데이터의 리드와의 사이에 리드 레벨의 보정이 없이 저장된 데이터를 리드하는 것을 모두 포함할 수 있다.

도 1 및 도 15를 참고하면, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법은 상기 다이별 오프셋을 저장하기 전에 하나의 단계를 더 거칠 수 있다.

즉, 프로그램 및 리드 동작을 수행하여 다이 별 오프셋을 결정한다(S50).

상기 오프셋을 결정하는 것은 비휘발성 메모리(1100)의 제조과정에서 수행될 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 상기 제조과정은 NAND Package 제조 과정 또는 상기 비휘발성 메모리 장치(1100)가 SSD(solid state drive)인 경우, SSD 조립과정일 수 있다. 단, 이에 제한되는 것은 아니다. 즉, 상기 오프셋 결정은 비휘발성 메모리 장치(1100)의 부팅(booting)시나 런타임(runtime) 중일 수도 있다.

상기 오프셋의 결정은 프로그램 및 리드를 수행하여 리텐션 타임에 따른 문턱 전압의 산포를 측정하여 결정될 수 있다. 상기의 리텐션 타임에 따른 문턱 전압의 산포는 일정한 범위에서 카테고리화될 수 있다. 따라서, 어느 카테고리에 속하는 다이인지를 평가하고, 그 카테고리에 대응하는 오프셋을 선택하는 방식으로 상기 오프셋이 결정될 수 있다. 단, 이에 제한되는 것은 아니다.

상기 오프셋의 결정은 전용하는 소프트웨어를 통해 결정될 수 있다. 구체적으로, 상기 오프셋의 결정은 최적의 값을 찾는 방식이므로, 여러가지 형식이 될 수 있고, 이를 찾는 방법을 전용 소프트웨어를 통해 획득할 수 있다. 단, 이에 제한되는 것은 아니다.

도 1 및 도 16 내지 도 18을 참고하면, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 구동 방법은 상기 리드 레벨을 보정하기 전에 하나의 단계를 더 거칠 수 있다.

즉, 다이 별로 오프셋을 갱신한다(S150).

상기 오프셋의 갱신은 런타임 중에 수행될 수 있다. 비휘발성 메모리 장치는 제조된 후에 시간에 따라 리드 레벨의 특성이 변할 수 있다. 따라서, 이전에 결정된 오프셋이 현재의 장치의 특성과 다를 수도 있다. 따라서, 이를 보정하기 위해서는 새로운 오프셋이 필요할 수 있고, 오프셋의 갱신 단계가 필요할 수 있다. 이러한 갱신은 특정한 조건하에 수행될 수 있다. 이하, 도 1, 도 2, 도 17 및 도 18을 참고하여 상기 특정한 조건을 설명한다.

도 1, 도 2 및 도 17을 참고하면, 저장된 데이터를 리드(S300)하고 나서, 에러 비트의 개수가 일정 개수(n) 이상인지를 판단하여 일정한 개수 이상이면 오프셋을 갱신한다(S350).

ECC 엔진(1260)은 에러 비트 정정을 수행한다. ECC 엔진(1260)은 ECC 인코더(1261)와 ECC 디코더(1262)를 포함한다. 상기 ECC 엔진(1260)이 에러 비트를 정정하면서 에러 비트의 개수를 카운팅할 수 있다. 이러한 에러 비트의 개수가 일정 개수(도 17의 n개) 이상인 경우에는 상기 오프셋의 갱신(S150)을 수행할 수 있다. 이는 에러 비트의 개수가 비휘발성 메모리 장치(1100)의 특성이 변하였다는 파라미터로 판단될 수 있기 때문이다.

이어서, 상기 갱신된 오프셋을 바탕으로 리드 레벨을 다이별로 보정하고(S200), 이어서, 상기 보정된 리드 레벨을 바탕으로 저장된 데이터를 다시 리드한다(S300). 상기 저장된 데이터를 리드하는 것은 복수의 횟수로 수행될 수 있다. 즉, 리드 레벨이 보정된 후에 추가적인 보정이 없이 리드 동작이 여러 번 수행될 수 있다. 따라서, 상기 저장된 데이터를 리드하는 것은 리드 레벨의 보정 후에 상기 저장된 데이터를 리드하는 것과, 이전의 데이터의 리드 와의 사이에 리드 레벨의 보정이 없이 저장된 데이터를 리드하는 것을 모두 포함할 수 있다.

도 1 및 도 18을 참고하면, P/E 사이클이 일정 횟수(m) 이상인지를 판단하여 일정한 개수 이상이면 오프셋을 갱신한다(S130).

P/E 사이클은 프로그램과 이레이즈 동작이 된 횟수를 의미하므로, 프로그램 횟수 또는 이레이즈 횟수로 이를 판단할 수 있다. 상기 P/E 사이클의 횟수는 메모리 컨트롤러(1200)가 카운팅 할 수 있다. 이러한 P/E 사이클의 횟수가 일정 개수(도 18의 m개) 이상인 경우에는 상기 오프셋의 갱신을 수행할 수 있다. 이는 P/E 사이클의 횟수가 비휘발성 메모리 장치(1100)의 특성이 변하였다는 파라미터로 판단될 수 있기 때문이다.

도 12, 도 13 및 도 19를 참고하면, 상기 다이별 오프셋을 저장하는 단계(S100)는 세분화될 수 있다.

우선, 다이 별 오프셋을 제1차 저장한다(S110).

상기 제1차 저장은 상기 오프셋을 테이블 형태로 저장될 수 있다. 단, 이에 제한되는 것은 아니다. 상기 제1차 저장은 상기 오프셋을 도 12의 CLT형태로 저장하는 것일 수 있다.

이어서, 오프셋을 메타데이타로 변환하여 제2차 저장한다(S120).

즉, 상기 메타데이터는 비휘발성 메모리 장치의 펌웨어의 메타데이타일 수 있다. 상기 메타데이타는 도 13의 RLT 형태로 저장될 수 있다. 상기 메타데이타로의 저장을 통해서, 오프셋 테이블의 안정성을 높이고 상기 오프셋 테이블에의 접근 효율을 높일 수 있다.

단, 이러한 단계는 필수적인 것은 아니고 하나의 예시에 불과하다.

도 20을 참고하면, 상기 제2차 저장하는 단계(S120)는 변형될 수 있다.

즉, 오프셋을 메타데이타로 변환하여 패리티와 함께 제2차 저장한다(S120-1).

상기 오프셋의 에러체크가 가능하도록 패리티와 함께 저장할 수 있다. 이러한 경우, 오프셋 데이터의 에러를 먼저 체크하여 상기 오프셋 데이터의 에러를 줄이고 신뢰성을 높일 수 있다.

도 21은 본 발명의 실시 예에 따른 메모리 컨트롤러(15000) 및 비휘발성 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도를 나타낸다.

도 21을 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 플래시 메모리 장치로 구현될 수 있는 비휘발성 메모리 장치(16000)와, 비휘발성 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.

비휘발성 메모리 장치(16000)는 도 1 에서 도시한 비휘발성 메모리 장치(1100)를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.

메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어된다.

비휘발성 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.

무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 비휘발성 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.

무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.

입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

프로세서(11000)는 비휘발성 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.

도 22은 본 발명의 다른 실시 예에 따른 메모리 컨트롤러(24000)및 비휘발성 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도를 나타낸다.

도 22을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(25000)와, 비휘발성 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함한다.

비휘발성 메모리 장치(16000)는 도 1 및 도 21에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.

전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어된다.

프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 비휘발성 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.

도 23은 본 발명의 또 다른 실시 예에 따른 비휘발성 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도를 나타낸다.

도 23을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 비휘발성 메모리 장치(34000), 예컨대 플래시 메모리 장치를 포함한다.

전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 실시 예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.

메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.

메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 비휘발성 메모리 장치(34000)와 접속된다. 실시 예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 비휘발성 메모리 장치(34000)로 전송한다.

또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 비휘발성 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송한다.

비휘발성 메모리 장치(16000)는 도 1에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.

도 23의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 비휘발성 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.

도 24는 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러 및 비휘발성 메모리 장치를 포함하는 전자 장치의 블록도를 나타낸다.

도 24를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 비휘발성 메모리 장치(45000), 비휘발성 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함한다.

비휘발성 메모리 장치(16000)는 도 1 및 도 25에서 도시한 비휘발성 메모리 장치를 의미할 수 있다.

전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 비휘발성 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이된다. 또한, 비휘발성 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이된다.

도 25은 본 발명의 또 다른 실시 예에 따른 메모리 컨트롤러(61000) 및 비휘발성 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도를 나타낸다.

도 25을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.

전자 장치(60000)는 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 비휘발성 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.

전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.

비휘발성 메모리 장치(16000)는 도 1 및 도 25에서 도시한 비휘발성 메모리 장치를 의미할 수 있다. 비휘발성 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.

실시 예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.

비휘발성 메모리 장치(16000)는 복수의 다이를 포함할 수 있고, 호스트의 각각의 다이에 대한 프로그램 코맨드에 응답하여 리드 레벨을 각각 보정할 수 있다. 또한 비휘발성 메모리 장치(16000)는 호스트의 각각의 다이에 대한 리드 코맨드에 응답하여 상기 보정된 리드 레벨로 각각의 다이의 데이타를 리드할 수 있다.

도 26은 도 25에 도시된 전자 장치를 포함하는 데이터 처리 시스템의 블록도를 나타낸다.

도 25과 도 26을 참조하면, RAID(redundant array of independent disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B ~72000N; N는 자연수)을 포함할 수 있다.

다수개의 메모리 시스템들(72000A, 72999B ~72000N) 각각은 도 23에 도시된 전자 장치 (700)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B ~72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 PC(personal computer) 또는 SSD로 구현될 수 있다.

프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B ~72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.

또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B ~72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1000: 비휘발성 메모리 시스템 1100: 비휘발성 메모리 장치
1200: 메모리 컨트롤러
1260: ECC 엔진

Claims

제1 및 제2 다이(die)와, 상기 제1 및 제2 다이 각각에 대한 초기 리드 레벨을 제공하고,
상기 제1 다이에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제1 오프셋을 바탕으로, 상기 제1 다이에 대한 초기 리드 레벨를 제1 리드 레벨로 변경하고,
상기 제2 다이에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제2 오프셋을 바탕으로, 상기 제2 다이에 대한 초기 리드 레벨를 제2 리드 레벨로 변경하고,
상기 제1 리드 레벨을 이용하여 상기 제1 다이에 저장된 데이터를 리드하거나, 상기 제2 리드 레벨을 이용하여 상기 제2 다이에 저장된 데이터를 리드하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
제 1항에 있어서,
상기 제1 다이는 제1 및 제2 블록을 포함하고,
상기 초기 리드 레벨을 제공하는 것은 상기 제1 및 제2 블록 각각에 대한 초기 리드 레벨을 제공하는 것을 포함하고,
상기 제1 블록에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제3 오프셋을 바탕으로, 상기 제1 블록에 대한 초기 리드 레벨을 제3 리드 레벨로 변경하고,
상기 제2 블록에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제4 오프셋을 바탕으로, 상기 제2 블록에 대한 초기 리드 레벨을 제4 리드 레벨로 변경하고,
상기 제3 리드 레벨을 이용하여 상기 제1 블록에 저장된 데이터를 리드하거나, 상기 제4 리드 레벨을 이용하여 상기 제2 블록에 저장된 데이터를 리드하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
제 2항에 있어서,
상기 제1 블록은 제1 워드 라인과 연결된 제1 메모리 셀 레이어와,
상기 제1 워드 라인과 분리된 제2 워드 라인과 연결된 제2 메모리 셀 레이어를 포함하고,
상기 초기 리드 레벨을 제공하는 것은 상기 제1 및 제2 메모리 셀 레이어 각각에 대한 초기 리드 레벨을 제공하는 것을 포함하고,
상기 제1 메모리 셀 레이어에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제5 오프셋을 바탕으로, 상기 제1 메모리 셀 레이어에 대한 초기 리드 레벨를 제5 리드 레벨로 변경하고,
상기 제2 메모리 셀 레이어에 대한 프로그램이 완료된 시점부터 경과한 시간을 고려하여 산출된 제6 오프셋을 바탕으로, 상기 제2 메모리 셀 레이어에 대한 초기 리드 레벨를 제6 리드 레벨로 변경하고,
상기 제5 리드 레벨을 이용하여 상기 제1 메모리 셀 레이어에 저장된 데이터를 리드하거나, 상기 제6 리드 레벨을 이용하여 상기 제2 메모리 셀 레이어에 저장된 데이터를 리드하는 것을 포함하는 비휘발성 메모리 장치의 구동 방법.
제 1항에 있어서,
상기 제1 오프셋은 블록 내에 결함이 없다고 판정된 디펙 프리 블록(defect-free block)에 저장되는 비휘발성 메모리 장치의 구동 방법.
제 4항에 있어서,
상기 제1 및 제2 다이는 플래시(flash) 메모리 소자이고,
상기 디펙 프리 블록은 SLC(single level cell) 모드로 사용되는 비휘발성 메모리 장치의 구동 방법.
제 1항에 있어서,
상기 제1 다이에 저장된 데이터의 에러 비트를 체크 및 정정하고,
상기 에러 비트의 누적 개수가 일정 수치 이상인 경우에, 상기 제1 오프셋을 갱신하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.
제 1항에 있어서,
상기 제1 다이에 저장된 데이타의 프로그램 또는 이레이즈(erase) 횟수가 일정 수치 이상인 경우에, 상기 제1 오프셋을 갱신하는 것을 더 포함하는 비휘발성 메모리 장치의 구동 방법.
제 1항에 있어서,
상기 제1 및 제2 오프셋은 메타데이터(metadata)로 제공되는 비휘발성 메모리 장치의 구동 방법.
제 8항에 있어서,
상기 메타데이터는 패리티(parity)를 포함하는 비휘발성 메모리 장치의 구동 방법.
제1 및 제2 다이와, 상기 제1 및 제2 다이 각각에 대한 초기 리드 레벨을 제공하고,
상기 제1 다이에 데이터를 프로그램할 것을 요청하는 제1 프로그램 코맨드에 응답하여, 상기 제1 다이에 대한 초기 리드 레벨을 제1 리드 레벨로 변경하고,
상기 제2 다이에 데이터를 프로그램할 것을 요청하는 제2 프로그램 코맨드에 응답하여, 상기 제2 다이에 대한 초기 리드 레벨을 제2 리드 레벨로 변경하고,
상기 제1 다이에 저장된 데이터를 리드할 것을 요청하는 제1 리드 코맨드에 응답하여, 상기 제1 다이에 저장된 데이터를 상기 제1 리드 레벨로 리드하고,
상기 제2 다이에 저장된 데이터를 리드할 것을 요청하는 제2 리드 코맨드에 응답하여, 상기 제2 다이에 저장된 데이터를 상기 제2 리드 레벨로 리드하는 것을 포함하는 비휘발성 메모리 시스템의 구동 방법.