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KR20140122585A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20140122585A
KR20140122585A KR1020130039465A KR20130039465A KR20140122585A KR 20140122585 A KR20140122585 A KR 20140122585A KR 1020130039465 A KR1020130039465 A KR 1020130039465A KR 20130039465 A KR20130039465 A KR 20130039465A KR 20140122585 A KR20140122585 A KR 20140122585A
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gate insulating
insulating film
film
gate
region
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KR1020130039465A
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English (en)
Inventor
김주연
Original Assignee
삼성전자주식회사
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Publication date
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Abstract

동작 전압 특성이 개선된 반도체 소자를 제공하는 것이다. 상기 반도체 소자는 제1 영역 및 제2 영역을 포함하는 기판, 및 상기 제1 영역 및 상기 제2 영역에 각각 형성되는 제1 게이트 적층체 및 제2 게이트 적층체를 포함하되, 상기 제1 게이트 적층체는 상기 기판과 접촉하여 형성되고 고유전율 유전막을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상의 제1 하부 적층체와, 상기 제1 하부 적층체 상의 제1 상부 적층체를 포함하고, 상기 제1 하부 적층체는 순차적으로 적층된 티타늄 질화막, 알루미늄막 및 티타늄 질화막을 포함하고, 상기 제2 게이트 적층체는 상기 기판과 접촉하여 형성되고 상기 고유전율 유전막을 포함하는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제1 상부 적층체와 동일 레벨에서 형성되는 제2 적층체를 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
MOS 트랜지스터의 피쳐 사이즈(feature size)가 감소함에 따라, 게이트 길이와 그 아래에 형성되는 채널의 길이도 작아지게 된다. 따라서, 게이트와 채널 사이의 커패시턴스를 증가시키고, MOS 트랜지스터의 동작 특성을 향상시키기 위하여 여러 가지 연구가 진행되고 있다.
게이트 절연막으로 주로 사용되는 실리콘 산화막은 두께가 축소됨에 따라 전기적인 성질에 있어서 물리적 한계에 부딪히게 되었다. 따라서, 기존의 실리콘 산화막을 대체하기 위해, 고유전 상수를 갖는 고유전막에 대한 연구가 활발히 이루어지고 있다. 고유전막은 얇은 등가산화막 두께를 유지하면서 게이트 전극과 채널 영역간의 누설 전류를 감소시킬 수 있다.
또한, 게이트 물질로 주로 사용되는 폴리실리콘은 대부분의 금속보다 저항이 크다. 따라서, 폴리실리콘 게이트 전극을 금속 게이트 전극으로 대체하고 있다.
본 발명이 해결하려는 과제는, 동작 전압 특성이 개선된 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 동작 전압 특성이 개선된 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 일 태양(aspect)은 제1 영역 및 제2 영역을 포함하는 기판, 및 상기 제1 영역 및 상기 제2 영역에 각각 형성되는 제1 게이트 적층체 및 제2 게이트 적층체를 포함하되, 상기 제1 게이트 적층체는 상기 기판과 접촉하여 형성되고 고유전율 유전막을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상의 제1 하부 적층체와, 상기 제1 하부 적층체 상의 제1 상부 적층체를 포함하고, 상기 제1 하부 적층체는 순차적으로 적층된 티타늄 질화막, 알루미늄막 및 티타늄 질화막을 포함하고, 상기 제2 게이트 적층체는 상기 기판과 접촉하여 형성되고 상기 고유전율 유전막을 포함하는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제1 상부 적층체와 동일 레벨에서 형성되는 제2 적층체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막은 상기 제1 게이트 절연막 내에 알루미늄을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막 내에서, 상기 알루미늄의 농도 프로파일은 극대점과 극소점을 포함한다.
본 발명의 몇몇 실시예에서, 상기 기판과 경계를 형성하는 상기 제1 게이트 절연막 내에 상기 알루미늄이 파일-업(pile-up)된다.
본 발명의 몇몇 실시예에서, 상기 제1 상부 적층체 및 상기 제2 적층체는 순차적으로 적층된 금속 산화물막 및 금속 질화물막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 금속 산화막은 란타늄 산화물을 포함하고, 상기 금속 질화막은 티타늄 질화물을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 절연막은 상기 제2 게이트 절연막 내에 란타늄(La)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 P형 트랜지스터 영역을 포함하고, 상기 제2 영역은 N형 트랜지스터 영역을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 적층체의 제1 높이는 상기 제2 게이트 적층체의 제2 높이보다 크다.
본 발명의 몇몇 실시예에서, 상기 제2 게이트 절연막 및 상기 제2 적층체 사이에, 상기 제1 하부 적층체를 비포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자의 다른 태양은 기판과 접촉하고, 확산 금속이 도핑된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에, 고유전율 유전막을 포함하는 제2 게이트 절연막으로, 상기 고유전율 유전막 내에 상기 확산 금속이 도핑된 제2 게이트 절연막, 및 상기 제2 게이트 절연막 상에, 확산 금속막을 포함하는 제1 적층체를 포함한다.
본 발명의 몇몇 실시예에서, 상기 확산 금속막은 알루미늄(Al)을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 게이트 절연막 및 상기 제2 게이트 절연막 내에서, 상기 확산 금속의 농도 프로파일은 극대점과 극소점을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 적층체는 상기 확산 금속막의 상하부에 각각 배치되는 금속성막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 적층체는 순차적으로 적층된 티타늄 질화물막(TiN), 알루미늄막(Al) 및 티타늄 질화물막을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 적층체 상에 금속 산화막 및 금속성막을 포함하는 제2 적층체를 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 적층체는 순차적으로 적층된 란타늄 산화물막(LaO) 및 티타늄 질화물막을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양은 기판 상에 고유전율 유전막을 포함하는 프리 게이트 절연막을 형성하고, 상기 프리 게이트 절연막 상에 희생 적층체를 형성하고, 열처리를 통해, 상기 희생 적층체에 포함된 금속 원소를 상기 프리 게이트 절연막에 확산시켜 게이트 절연막을 형성하고, 상기 게이트 절연막 상의 상기 희생 적층체를 제거한 후, 상기 게이트 절연막 상에 제1 적층체를 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생 적층체를 형성하는 것은 상기 프리 게이트 절연막 상에 티타늄 질화물막과, 알루미늄막과 티타늄 산화물막을 순차적으로 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 절연막을 형성하는 것은 상기 열처리를 통해, 알루미늄이 상기 프리 게이트 절연막으로 확산되어 들어가는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 희생 적층체를 형성하는 것과 상기 게이트 절연막을 형성하는 것 사이에, 상기 희생 적층체 상에 순차적으로 티타늄 질화물막 및 폴리 실리콘막을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 적층체를 형성하는 것은 상기 게이트 절연막 상에 티타늄 질화물막과, 알루미늄막과 티타늄 질화물막을 순차적으로 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 적층체 상에 금속 산화막 및 금속 질화막을 포함하는 제2 적층체를 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 적층체를 형성하는 것은 상기 제1 적층체 상에 순차적으로 란타늄 산화물막 및 티타늄 질화물막을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 적층체를 형성한 후, 상기 게이트 절연막 내의 알루미늄의 농도 프로파일은 극대점과 극소점을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 2a 내지 도 2c는 도 1의 게이트 절연막에서 확산 금속의 농도 프로파일을 개략적으로 나타내는 그래프이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃도이다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
도 9 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 2c를 참조하여, 본 발명의 제1 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 소자를 설명하기 위한 도면이다. 도 2a 내지 도 2c는 도 1의 게이트 절연막에서 확산 금속의 농도 프로파일을 개략적으로 나타내는 그래프이다.
도 1을 참고하면, 본 발명의 제1 실시예에 따른 반도체 소자(1)는 기판(100), 제1 게이트 절연막(110), 제1 하부 적층체(120), 제1 상부 적층체(130) 및 제1 스페이서(140)를 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다. 이하의 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
제1 게이트 절연막(110)은 기판(100) 상에 배치된다. 제1 게이트 절연막(110)은 고유전율 유전막을 포함할 수 있고, 제1 하부 게이트 절연막(112)과 제1 상부 게이트 절연막(114)을 포함할 수 있다. 또한, 제1 게이트 절연막(110)은 이후에서 설명할 제1 하부 적층체(120)에 포함되는 확산 금속을 포함할 수 있고, 구체적으로, 확산 금속이 도핑되어 있을 수 있다.
제1 하부 게이트 절연막(112)은 기판(100)과 접촉하여, 기판(100) 상에 배치된다. 제1 하부 게이트 절연막(112)은 기판(100)과 제1 상부 게이트 절연막(114) 사이의 중간층(interlayer)일 수 있다. 제1 하부 게이트 절연막(112)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제1 상부 게이트 절연막(114)은 제1 하부 게이트 절연막(112) 상에 배치된다. 제1 상부 게이트 절연막(114)은 고유전율 유전막을 포함할 수 있다. 고유전율 유전막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
제1 하부 적층체(120)는 제1 게이트 절연막(110) 상에 배치된다. 제1 하부 적층체(120)는 확산 금속막(124)을 포함한다. 또한, 제1 하부 적층체(120)는 확산 금속막(124)의 상하부에 각각 배치되는 제1 하부 금속성막(122)과 제1 중간 금속성막(126)을 포함한다. 즉, 제1 하부 적층체(120)는 제1 게이트 절연막(110) 상에 순차적으로 적층된 제1 하부 금속성막(122), 확산 금속막(124) 및 제1 중간 금속성막(126)을 포함한다.
제1 하부 금속성막(122)은 제1 상부 게이트 절연막(114) 상에 형성된다. 제1 하부 금속성막(122)은 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN) 및 탄탈륨 탄질화물(TaCN) 중 적어도 하나를 포함할 수 있다.
확산 금속막(124)은 제1 하부 금속성막(122) 상에 형성된다. 확산 금속막(124)은 제1 게이트 절연막(110)에 확산되어 포함된 확산 금속과 동일한 금속 원소를 포함한다. 확산 금속막(124)은 예를 들어, 알루미늄(Al)을 포함할 수 있고, 구체적으로, 확산 금속막(124)은 알루미늄막일 수 있다.
제1 중간 금속성막(126)은 확산 금속막(124) 상에 형성된다. 제1 중간 금속성막(126)은 예를 들어, 티타늄 질화물, 탄탈륨 탄화물, 탄탈륨 질화물 및 탄탈륨 탄질화물 중 적어도 하나를 포함할 수 있다.
제1 하부 적층체(120)는 다양한 조합의 제1 하부 금속성막(122)과 제1 중간 금속성막(126)을 포함할 수 있다. 하지만, 본 발명의 제1 실시예에 따른 반도체 소자에서, 제1 하부 적층체(120)는 제1 게이트 절연막(110) 상에 순차적으로 적층된 금속 질화물막과, 알루미늄막과 금속 질화물막을 포함하는 것으로 설명한다. 이하에서, 구체적으로, 반도체 소자(1)에 포함되는 제1 하부 적층체(120)는 티타늄 질화물막과, 알루미늄막과, 티타늄 질화물막이 순차적으로 적층된 구조를 포함하는 것으로 설명한다.
제1 상부 적층체(130)는 제1 하부 적층체(120) 상에 배치된다. 제1 상부 적층체(130)는 제1 삽입막(132)과 제1 상부 금속성막(134)을 포함할 수 있다. 제1 삽입막(132)과 제1 상부 금속성막(134)은 제1 하부 적층체(120) 상에 순차적으로 적층된다.
제1 삽입막(132)은 제1 중간 금속성막(126) 상에 형성된다. 제1 삽입막(132)은 예를 들어, 란타늄을 포함할 수 있고, 구체적으로, 란타늄 산화물(LaO)를 포함할 수 있다.
제1 상부 금속성막(134)은 제1 삽입막(132) 상에 형성된다. 제1 상부 금속성막(134)은 예를 들어, 티타늄 질화물, 탄탈륨 탄화물, 탄탈륨 질화물 및 탄탈륨 탄질화물 중 적어도 하나를 포함할 수 있다.
제1 상부 적층체(130)는 다양한 조합의 제1 삽입막(132) 및 제1 상부 금속성막(134)을 포함할 수 있다. 하지만, 본 발명의 제1 실시예에 따른 반도체 소자에서, 제1 상부 적층체(130)는 제1 하부 적층체(120) 상에 순차적으로 적층된 금속 산화막과 금속 질화막을 포함하는 것으로 설명한다. 구체적으로, 반도체 소자(1)에 포함되는 제1 상부 적층체(130)는 란타늄 산화물과 티타늄 질화물이 순차적으로 적층된 구조를 포함하는 것으로 설명한다.
제1 하부 적층체(120)는 제1 하부 적층체(120)를 포함하는 트랜지스터에서 일함수 조절막으로 사용될 수 있다. 또한, 제1 하부 적층체(120) 및 제1 상부 적층체(130)는 트랜지스터의 게이트 전극으로 사용될 수 있다.
제1 스페이서(140)는 기판(100) 상에 순차적으로 적층된 제1 게이트 절연막(110), 제1 하부 적층체(120) 및 제1 상부 적층체(130)를 포함하는 게이트 적층체의 측벽에 배치된다. 제1 스페이서(140)는 예를 들어, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 2a 내지 도 2c를 이용하여, 제1 게이트 절연막(110) 내에 포함되는 확산 금속의 농도 프로파일에 대해서 설명한다.
도 2a 내지 도 2c는 확산 금속의 농도 프로파일을 설명하기 위한 개략적인 그래프일 뿐, 이에 제한되는 것은 아니다. 도 2a 내지 도 2c는 설명의 편의성을 위해, 제1 하부 게이트 절연막(112)을 중간층(IL)로 표시하고, 제1 상부 게이트 절연막(114)은 고유전율(high-k)로 표시하였다.
또한, 제1 게이트 절연막(110) 내에 포함되는 확산 금속은 제1 하부 적층체(120)에 포함되는 금속 원소 중의 하나일 수 있지만, 설명의 편의성을 위해 알루미늄 원소인 것으로 설명한다.
도 2a를 참고하면, 제1 게이트 절연막(110) 내에서 알루미늄 원소의 농도 프로파일은 극대점과 극소점을 포함한다. 즉, 제1 게이트 절연막(110)의 적어도 일부는 극대점 농도에 해당하는 알루미늄 원소를 포함하고, 제1 게이트 절연막(110)의 적어도 일부는 극소점 농도에 해당하는 알루미늄 원소를 포함한다.
알루미늄 원소의 극대점 농도는 제1 게이트 절연막(110) 중 제1 하부 게이트 절연막(112) 내에 위치할 수 있다. 다시 말하면, 제1 하부 게이트 절연막(112) 중 적어도 일부에서 알루미늄 원소의 농도는 제1 하부 게이트 절연막(112) 및 제1 상부 게이트 절연막(114)의 경계에서 알루미늄 원소의 농도보다 크다.
도 2a에서, 알루미늄 원소의 극소점 농도는 제1 상부 게이트 절연막(114) 내에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 또한, 제1 게이트 절연막(110) 내의 알루미늄 원소의 극소점 농도는 제1 게이트 절연막(110) 내의 알루미늄 원소의 농도 중 최소 농도를 의미하는 것은 아니다.
제1 게이트 절연막(110) 내에서 알루미늄 원소의 농도 프로파일이 극대점과 극소점을 갖는다는 것은 제1 게이트 절연막(110) 내의 알루미늄 원소는 농도 차이에 의해 발생하는 확산에 기인한 것이 아님을 의미한다. 다시 말하면, 제1 게이트 절연막(110) 내에 포함되는 알루미늄 원소 중 적어도 일부는 의도적인 확산 공정에 의해 제1 게이트 절연막(110) 내로 확산된 것임을 의미한다. 이에 대한 상세한 설명은 도 12를 통해 상세하게 설명한다.
의도적인 확산 공정에 의해, 알루미늄 원소는 기판(100)과 경계를 형성하는 제1 게이트 절연막(110) 내에 파일-업(pile-up)이 된다. 제1 게이트 절연막(110) 내에 알루미늄 원소가 파일-업 됨으로써, 제1 게이트 절연막(110) 및 제1 하부 적층체(120)를 포함하는 트랜지스터의 문턱 전압이 조절될 수 있다.
도 2b를 참고하면, 제1 게이트 절연막(110) 내에서 알루미늄 원소의 농도 프로파일은 극대점과 극소점을 포함한다.
하지만, 도 2a에서와 달리, 알루미늄 원소의 극대점 농도는 제1 게이트 절연막(110) 중 제1 하부 게이트 절연막(112) 내에 위치할 수 있다. 다시 말하면, 제1 하부 게이트 절연막(112) 내의 알루미늄 원소의 농도는 제1 하부 게이트 절연막(112) 및 제1 상부 게이트 절연막(114)의 경계에서 가장 클 수 있다.
즉, 제1 게이트 절연막(110) 내에서 알루미늄 원소의 농도 프로파일은 극대점과 극소점은 제1 상부 게이트 절연막(114) 내에 위치할 수 있다.
도 2a 및 도 2b에서 도시된 것과 달리, 제1 게이트 절연막(110) 내에서 알루미늄 원소의 농도 프로파일의 극대점은 제1 하부 게이트 절연막(112) 및 제1 상부 게이트 절연막(114)의 경계에 위치할 수 있음은 물론이다.
도 2c를 참고하면, 제1 게이트 절연막(110) 내에서 알루미늄 원소의 농도 프로파일은 극소점만을 가질 수 있다. 제1 하부 게이트 절연막(112) 내에서 알루미늄 원소의 농도는 기판과 경계를 형성하는 부근에서 최대값을 가질 수 있다.
또한, 도 2c에서, 알루미늄 원소의 극소점 농도는 제1 상부 게이트 절연막(114) 내에 위치하는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 3을 참조하여, 본 발명의 제2 실시예에 따른 반도체 소자에 대해 설명한다.
도 3은 본 발명의 제2 실시예에 따른 반도체 소자를 설명하기 위한 도면이다. 설명의 편의상, 도 1과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3을 참고하면, 본 발명의 제2 실시예에 따른 반도체 소자(2)는 기판(100), 제1 게이트 적층체(105) 및 제2 게이트 적층체(205)를 포함한다.
기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함한다. 제1 영역(I)은 P형 트랜지스터가 형성되는 영역을 포함하고, 제2 영역(II)은 N형 트랜지스터가 형성되는 영역을 포함할 수 있다.
제1 게이트 적층체(105)는 제1 영역(I)에 형성된다. 제1 게이트 적층체(105)는 고유전율 유전막을 포함하는 제1 게이트 절연막(110)과, 제1 하부 적층체(120)와, 제1 상부 적층체(130)를 포함한다. 제1 게이트 절연막(110)과, 제1 하부 적층체(120)와, 제1 상부 적층체(130)는 기판(100) 상에 순차적으로 적층된다.
제1 게이트 절연막(110)은 기판(100)의 제1 영역(I) 상에 배치되고, 기판(100)과 접촉하여 형성된다. 또한, 제1 게이트 절연막(110)은 제1 하부 적층체(120)에 포함되는 확산 금속, 구체적으로 알루미늄 원소를 제1 게이트 절연막(110) 내에 포함한다. 제1 게이트 절연막(110) 내의 알루미늄 원소의 농도 프로파일은 극대점과 극소점을 포함한다. 다시 말하면, 알루미늄 원소는 기판(100)과 경계를 형성하는 제1 게이트 절연막(110)의 적어도 일부에 파일-업이 되어 있다.
제2 게이트 적층체(205)는 제2 영역(II)에 형성된다. 제2 게이트 적층체(205)는 고유전율을 포함하는 제2 게이트 절연막(210)과, 제2 게이트 절연막(210) 상에 배치되는 제2 적층체(230)를 포함한다.
제2 게이트 절연막(210)은 기판(100)의 제2 영역(II) 상에 배치되고, 기판(100)과 접촉하여 형성된다. 제2 게이트 절연막(210)은 제2 하부 게이트 절연막(212)과 제2 상부 게이트 절연막(214)을 포함할 수 있다. 또한, 제2 게이트 절연막(210)은 이후에서 설명할 제2 적층체(230)에 포함되는 금속을 포함할 수 있다.
제2 하부 게이트 절연막(212)은 기판(100)과 접촉하여 형성되고, 제1 하부 게이트 절연막(112)과 같이 기판(100)과 제2 상부 게이트 절연막(214) 사이의 중간층일 수 있다. 제2 상부 게이트 절연막(214)은 제2 하부 게이트 절연막(212) 상에 배치되고, 제1 상부 게이트 절연막(114)이 포함하는 고유전율 유전막을 포함한다.
제2 적층체(230)는 제2 게이트 절연막(210) 상에 배치된다. 제2 적층체(230)는 제2 삽입막(232)과 제2 금속성막(234)을 포함할 수 있다. 제2 삽입막(232) 및 제2 금속성막(234)은 제2 게이트 절연막(210) 상에 순차적으로 적층된다.
제2 적층체(230)는 제1 상부 적층체(130)와 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다. 즉, 제2 삽입막(232)은 예를 들어, 란타늄을 포함할 수 있고, 구체적으로, 란타늄 산화물(LaO)를 포함할 수 있다. 또한, 제2 금속성막(234)은 예를 들어, 티타늄 질화물, 탄탈륨 탄화물, 탄탈륨 질화물 및 탄탈륨 탄질화물 중 적어도 하나를 포함할 수 있다.
제2 게이트 절연막(210)에 포함되는 적어도 하나의 금속 원소는 제2 적층체(230)에 포함되는 금속 원소 중 란타늄(La)일 수 있다.
제2 게이트 적층체(205)는 제1 게이트 적층체(105)와 달리 제2 게이트 절연막(210)과 제2 적층체(230) 사이에 제1 하부 적층체(120)를 포함하지 않는다.
제2 적층체(230)에 포함되는 제2 삽입막(232)은 제2 게이트 절연막(210)과 함께 트랜지스터의 게이트 절연막으로 사용될 수 있다. 하지만, 제2 적층체(230)에 포함되는 제2 금속성막(234)은 제2 삽입막(232)과 달리 트랜지스터의 게이트 전극으로 사용될 수 있다.
제2 스페이서(240)는 제2 영역(II)에 형성된 제2 게이트 적층체(205)의 측벽에 배치된다. 제2 스페이서(240)는 예를 들어, 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 제2 실시예에 따른 반도체 소자에서, 제1 게이트 절연막(110) 및 제2 게이트 절연막(210)이 접촉하는 기판(100) 부분은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(110)이 접촉하는 제1 영역(I)의 기판(100) 부분이 실리콘일 경우, 제2 게이트 절연막(210)이 접촉하는 제2 영역(II)의 기판(100) 부분도 실리콘이다.
도 3에서, 제1 게이트 적층체(105)의 높이는 제1 높이(h1)이고, 제2 게이트 적층체(205)의 높이는 제2 높이(h2)이다. 여기에서, 제1 게이트 적층체(105)의 높이(h1)는 기판(100)의 상면에서 제1 상부 금속성막(134)까지의 높이이고, 제2 게이트 적층체(205)의 높이(h2)는 기판(100)의 상면에서 제2 금속성막(234)까지의 높이를 의미한다. 제2 게이트 적층체(205)는 제1 게이트 적층체(105)가 포함하는 제1 하부 적층체(120)를 포함하지 않으므로, 제1 게이트 적층체(105)의 높이(h1)은 제2 게이트 적층체(205)의 높이(h2)보다 크다.
도 4 및 도 5는 본 발명의 제3 실시예에 따른 반도체 소자를 설명하기 위한 회로도 및 레이아웃도이다.
도 4 및 도 5를 참고하면, 본 발명의 제3 실시예에 따른 반도체 소자(3)는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 4 및 도 5를 참조하면, 서로 이격된 제1 액티브 영역(310), 제2 액티브 영역(320), 제3 액티브 영역(330), 제4 액티브 영역(340)은 일 방향(예를 들어, 도 5의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(320), 제3 액티브 영역(330)은 제1 액티브 영역(310), 제4 액티브 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 5의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(310) 내지 제4 액티브 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 영역(310)과 제2 액티브 영역(320)을 완전히 교차하고, 제3 액티브 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 영역(340)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 영역(310), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 액티브 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 핀(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 액티브 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 액티브 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
예를 들어, 제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2)은 도 1을 이용하여 설명한 구성을 가질 수 있고, 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2), 제2 패스 트랜지스터(PS2)는 도 3의 제2 영역(II)에 형성된 게이트를 포함한 구성을 가질 수 있다.
도 6은 본 발명의 몇몇 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 7 및 도 8은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다. 도 7은 태블릿 PC이고, 도 8은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자(1~3) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
도 3, 도 9 내지 도 15를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 9 내지 도 15는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9를 참고하면, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100) 상에 고유전율 유전막을 포함하는 프리 게이트 절연막(110a, 210a)를 형성한다. 프리 게이트 절연막(110a, 210a) 상에 희생 적층체(150, 250)를 형성한다.
기판(100)의 제1 영역(I)에는 제1 프리 게이트 절연막(110a) 및 제1 희생 적층체(150)가 순차적으로 형성되고, 기판(100)의 제2 영역(II)에는 제2 프리 게이트 절연막(210a) 및 제2 희생 적층체(250)가 순차적으로 형성된다.
제1 프리 게이트 절연막(110a)은 제1 하부 프리 게이트 절연막(112a)과 고유전율 유전막을 포함하는 제1 상부 프리 게이트 절연막(114a)을 포함하고, 제2 프리 게이트 절연막(210a)은 제2 하부 프리 게이트 절연막(212a)과 고유전율 유전막을 포함하는 제2 상부 프리 게이트 절연막(214a)을 포함한다.
구체적으로, 기판(100) 상에 프리 하부 게이트 절연막(112a, 212a) 및 프리 상부 게이트 절연막(114a, 214a)를 순차적으로 형성한다. 프리 하부 게이트 절연막(112a, 212a)은 실리콘 산화막을 포함할 수 있고, 예를 들어, 화학적 산화 방법, 자외선 산화(UV oxidation) 방법 또는 듀얼 플라즈마 산화(Dual Plasma oxidation) 방법 등을 이용하여 형성될 수 있다.
이 후, 프리 하부 게이트 절연막(112a, 212a) 상에 고유전율 유전막을 포함하는 프리 상부 게이트 절연막(114a, 214a)을 형성한다. 프리 상부 게이트 절연막(114a, 214a)는 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 또는 스퍼터링(Sputtering) 등을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
이 후, 프리 상부 게이트 절연막(114a, 214a) 상에 희생 적층체(150, 250)을 형성한다. 즉, 프리 게이트 절연막(114a, 214a) 상에 하부 희생막(152, 252)과, 중간 희생막(154, 254)과, 상부 희생막(156, 256)을 순차적으로 형성한다.
하부 희생막(152, 252)과 상부 희생막(156, 256)은 예를 들어, 티타늄 질화물, 탄탈륨 탄화물, 탄탈륨 질화물 및 탄탈륨 탄질화물 중 적어도 하나를 포함할 수 있다. 중간 희생막(154, 254)은 예를 들어, 알루미늄(Al)을 포함할 수 있고, 구체적으로 알루미늄막일 수 있다.
도 10을 참고하면, 제2 영역(II) 상에 형성된 제2 희생 적층체(250)를 제거하여, 제2 프리 게이트 절연막(210a)을 노출시킨다.
제2 영역(II)을 노출시키는 마스크 패턴을 기판(100) 상에 형성한다. 마스크 패턴은 예를 들어, 감광막 패턴을 포함할 수 있다.
이 후, 마스크 패턴을 이용하여, 제2 영역(II)에 형성된 제2 희생 적층체(250)을 제거한다. 제2 희생 적층체(250)가 제거됨으로써, 제2 상부 프리 게이트 절연막(214a)이 노출된다. 제2 희생 적층체(250)은 예를 들어, 습식 식각 등을 이용하여 제거될 수 있지만, 이에 제한되는 것은 아니다.
이 후, 마스크 패턴을 제거하여, 제1 희생 적층체(150)를 노출시킨다. 이를 통해, 제1 영역(I)에 형성된 제1 프리 게이트 절연막(110a) 상에는 여전히 제1 희생 적층체(150)가 남아있고, 제2 영역(II)의 제2 프리 게이트 절연막(210a) 상에는 제2 희생 적층체(250)가 제거된다.
도 11을 참고하면, 기판(100) 상에 하부 캡핑막(160, 260) 및 상부 캡핑막(165, 265)을 순차적으로 형성한다.
하부 캡핑막(160, 260)은 제1 영역(I) 및 제2 영역(II) 상에 전체적으로 형성될 수 있다. 하부 캡핑막(160, 260)은 금속성 물질을 포함할 수 있고, 예를 들어, 티타늄 질화물을 포함할 수 있다. 상부 캡핑막(165, 265)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 12를 참고하면, 제1 희생 적층체(150)를 열처리(10)하여, 제1 게이트 절연막(110)을 형성한다.
다시 말하면, 열처리(10)를 통해, 제1 희생 적층체(150)에 포함된 금속 원소를 제1 프리 게이트 절연막(110a) 내로 확산시킨다. 이를 통해, 제1 희생 적층체(150)에 포함된 금속 원소를 포함하는 제1 게이트 절연막(110)이 제1 영역(I)에 형성된다.
구체적으로, 제1 희생 적층체(150)에 포함된 금속 원소 중 알루미늄은 열처리(10)를 진행하는 동안 제1 상부 프리 게이트 절연막(114a) 및 제1 하부 프리 게이트 절연막(112a) 내로 확산되어 들어간다. 하지만, 이에 제한되는 것은 아니며, 제1 희생 적층체(150)에 포함된 티타늄(Ti) 또는 탄탈륨(Ta) 역시 제1 프리 게이트 절연막(110a) 내로 확산될 수 있다. 제1 프리 게이트 절연막(110a) 내에 알루미늄이 확산되어 들어감으로써, 제1 게이트 절연막(110)이 형성된다.
제1 게이트 절연막(110)이 형성되는 동안, 제2 영역(II)에 제2 게이트 절연막(210)이 형성된다. 제2 게이트 절연막(210)은 제2 프리 게이트 절연막(210a)과 동일한 구성 성분을 포함할 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 하부 캡핑막(260)에 포함되는 있는 티타늄의 일부가 확산되어, 제2 프리 게이트 절연막(210a) 내로 들어갈 수 있다. 이를 통해, 제2 게이트 절연막(210)은 티타늄을 포함할 수 있다.
제1 게이트 절연막(110) 상에는 알루미늄을 포함하는 제1 희생 적층체(150)가 남아있지만, 제2 게이트 절연막(210) 상에는 알루미늄을 포함하는 제2 희생 적층체(250)가 남아있지 않는다. 따라서, 제1 게이트 절연막(110)은 제1 게이트 절연막(110) 내에 인위적으로 확산시킨 알루미늄을 포함하지만, 제2 게이트 절연막(210)은 알루미늄을 포함하지 못한다.
도 13을 참고하면, 제1 희생 적층체(150), 하부 캡핑막(160, 260) 및 상부 캡핑막(165, 265)를 제거하여, 제1 게이트 절연막(110) 및 제2 게이트 절연막(210)을 노출시킨다.
즉, 제1 영역(I)에서는 제1 희생 적층체(150)와, 제1 하부 캡핑막(160)와, 제1 상부 캡핑막(165)가 제거되고, 제2 영역(II)에서는 제2 하부 캡핑막(260)와, 제2 상부 캡핑막(265)가 제거된다.
제1 희생 적층체(150), 하부 캡핑막(160, 260) 및 상부 캡핑막(165, 265)는 예를 들어, 습식 식각 등을 이용하여 제거될 수 있지만, 이에 제한되는 것은 아니다.
도 14를 참고하면, 제1 영역(I)의 제1 게이트 절연막(110) 상에 제1 하부 적층체(120)를 형성한다. 하지만, 제2 영역(II)의 제2 게이트 절연막(210) 상에는 제1 하부 적층체가 형성되지 않는다.
구체적으로, 제1 영역(I) 및 제2 영역(II)을 포함하는 기판(100) 상에 전체적으로 제1 하부 적층체(120)를 형성한다. 이 후, 제2 영역(II)을 노출시키는 마스크 패턴을 기판(100) 상에 형성한다. 즉, 마스크 패턴에 의해 제1 영역(I)은 덮여 있다. 마스크 패턴을 이용하여, 제2 영역(II)에 형성된 제1 하부 적층체(120)를 제거한다. 제2 영역(II)의 제1 하부 적층체(120)가 제거됨으로써, 제2 게이트 절연막(210)은 노출된다.
제1 하부 적층체(120)는 예를 들어, 습식 식각 등을 이용하여 패터닝될 수 있지만, 이에 제한되는 것은 아니다.
도 15를 참고하면, 제1 상부 적층체(130) 및 제2 적층체(230)를 각각 제1 영역(I) 및 제2 영역(II)에 형성한다. 즉, 제1 상부 적층체(130)는 제1 하부 적층체(120) 상에 형성되고, 제2 적층체(230)는 제2 게이트 절연막(210) 상에 형성된다.
제1 영역(I) 및 제2 영역(II)에 각각 형성되는 제1 상부 적층체(130) 및 제2 적층체(230)는 동일 레벨에서 형성된다.
다시, 도 3을 참고하면, 제1 영역(I)에 형성된 제1 게이트 절연막(110)과, 제1 하부 적층체(120)와, 제1 상부 적층체(130)를 패터닝하여 제1 게이트 적층체(105)를 형성한다. 또한, 제2 영역(II)에 형성된 제2 게이트 절연막(210) 및 제2 적층체(230)를 패터닝하여 제2 게이트 적층체(205)를 형성한다.
이 후, 제1 게이트 적층체(105) 및 제2 게이트 적층체(205)의 측벽에 각각 제1 스페이서(140) 및 제2 스페이서(240)를 형성한다.
제1 게이트 적층체(105) 및 제2 게이트 적층체(205)를 형성하는 과정과, 제1 스페이서(140) 및 제2 스페이서(240)를 형성하는 과정에서, 제1 하부 적층체(120)에 포함된 확산 금속막(124)의 일부가 제1 게이트 절연막(110) 내로 확산되어 들어갈 수 있다. 이를 통해, 제1 게이트 절연막(110) 내의 알루미늄 농도 프로파일은 극대점과 극소점을 포함할 수 있다.
또한, 제1 게이트 적층체(105) 및 제2 게이트 적층체(205)를 형성하는 과정과, 제1 스페이서(140) 및 제2 스페이서(240)를 형성하는 과정에서, 제2 적층체(230)에 포함된 제2 삽입막(232)의 금속 원소 일부가 제2 게이트 절연막(210) 내로 확산되어 들어갈 수 있다. 이를 통해, 제2 게이트 절연막(210)은 란타늄을 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 열처리 105, 205: 게이트 적층체
110, 210: 게이트 절연막 120: 제1 하부 적층체
130: 제1 상부 적층체 150: 제1 희생 적층체
230: 제2 적층체

Claims (10)

  1. 제1 영역 및 제2 영역을 포함하는 기판; 및
    상기 제1 영역 및 상기 제2 영역에 각각 형성되는 제1 게이트 적층체 및 제2 게이트 적층체를 포함하되,
    상기 제1 게이트 적층체는 상기 기판과 접촉하여 형성되고 고유전율 유전막을 포함하는 제1 게이트 절연막과, 상기 제1 게이트 절연막 상의 제1 하부 적층체와, 상기 제1 하부 적층체 상의 제1 상부 적층체를 포함하고, 상기 제1 하부 적층체는 순차적으로 적층된 티타늄 질화막, 알루미늄막 및 티타늄 질화막을 포함하고,
    상기 제2 게이트 적층체는 상기 기판과 접촉하여 형성되고 상기 고유전율 유전막을 포함하는 제2 게이트 절연막과, 상기 제2 게이트 절연막 상에 상기 제1 상부 적층체와 동일 레벨에서 형성되는 제2 적층체를 포함하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 게이트 절연막은 상기 제1 게이트 절연막 내에 알루미늄을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 게이트 절연막 내에서, 상기 알루미늄의 농도 프로파일은 극대점과 극소점을 포함하는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 상부 적층체 및 상기 제2 적층체는 순차적으로 적층된 금속 산화물막 및 금속 질화물막을 포함하는 반도체 소자.
  5. 제4 항에 있어서,
    상기 금속 산화막은 란타늄 산화물을 포함하고, 상기 금속 질화막은 티타늄 질화물을 포함하는 반도체 소자.
  6. 제5 항에 있어서,
    상기 제2 게이트 절연막은 상기 제2 게이트 절연막 내에 란타늄(La)을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 영역은 P형 트랜지스터 영역을 포함하고, 상기 제2 영역은 N형 트랜지스터 영역을 포함하는 반도체 소자.
  8. 기판과 접촉하고, 확산 금속이 도핑된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에, 고유전율 유전막을 포함하는 제2 게이트 절연막으로, 상기 고유전율 유전막 내에 상기 확산 금속이 도핑된 제2 게이트 절연막; 및
    상기 제2 게이트 절연막 상에, 확산 금속막을 포함하는 제1 적층체를 포함하는 반도체 소자.
  9. 제8 항에 있어서,
    상기 확산 금속막은 알루미늄(Al)을 포함하는 반도체 소자.
  10. 기판 상에 고유전율 유전막을 포함하는 프리 게이트 절연막을 형성하고,
    상기 프리 게이트 절연막 상에 희생 적층체를 형성하고,
    열처리를 통해, 상기 희생 적층체에 포함된 금속 원소를 상기 프리 게이트 절연막에 확산시켜 게이트 절연막을 형성하고,
    상기 게이트 절연막 상의 상기 희생 적층체를 제거한 후, 상기 게이트 절연막 상에 제1 적층체를 형성하는 것을 포함하는 반도체 소자 제조 방법.
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