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KR20130004680A - 디램 소자의 제조 방법 - Google Patents

디램 소자의 제조 방법 Download PDF

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KR20130004680A
KR20130004680A KR1020110065875A KR20110065875A KR20130004680A KR 20130004680 A KR20130004680 A KR 20130004680A KR 1020110065875 A KR1020110065875 A KR 1020110065875A KR 20110065875 A KR20110065875 A KR 20110065875A KR 20130004680 A KR20130004680 A KR 20130004680A
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삼성전자주식회사
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Abstract

디램 소자의 제조 방법으로, 매립 게이트 상에 기판 상부로 돌출되는 캡핑 절연막 패턴을 형성하고, 상기 캡핑 절연막 패턴들 사이의 갭에 도전막 패턴을 형성한다. 상기 도전막 패턴 및 캡핑 절연막 패턴을 덮는 층간 절연막을 형성한다. 이 후, 상기 제1 방향으로 연장되는 개구부가 생성되도록 상기 층간 절연막, 도전막 패턴, 캡핑 절연막 패턴 및 기판 상부면을 식각하여 도전막 패턴을 끊어내어 기판의 제1 패드 영역과 접촉되는 고립된 형상의 제1 패드 전극을 형성한다. 이 후, 제2 패드 전극, 비트 라인 및 제1 패드 전극과 연결되는 커패시터를 각각 형성한다. 상기 디램 소자에 포함되는 제1 패드 전극은 양호한 접촉 특성을 갖는다.

Description

디램 소자의 제조 방법{Method of manufacturing a DRAM device}
본 발명은 디램 소자의 제조 방법에 관한 것이다. 보다 상세하게는, 기판과 접촉되는 패드 전극을 포함하는 디램 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자에 형성되는 패턴들의 선폭 및 콘택홀의 사이즈가 급격히 감소하고 있다. 디램 소자의 경우, 기판의 액티브 영역과 접촉하는 패드 전극이 구비되어야 하는데, 상기 액티브 영역의 폭이 좁으므로 상기 패드 전극과 액티브 영역간의 접촉 면적도 매우 좁다. 때문에, 미스얼라인에 따른 불량을 발생시키지 않으면서 패드 전극과 액티브 영역간의 접촉 면적을 증가시키는 것이 용이하지 않다. 또한, 상기 패드 전극 형성 시에 상기 접촉되는 기판 부위의 손상으로 인해 상기 패드 전극의 접촉 특성이 나빠지게 된다.
본 발명의 목적은 접촉 면적이 확보되고 접촉면의 손상이 억제되어 우수한 접촉 특성을 갖는 패드 전극이 포함된 디램 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자의 제조 방법으로, 기판 내부에 제1 방향으로 연장되는 매립 게이트를 형성한다. 상기 매립 게이트 상에 상기 기판 상부로 돌출되는 캡핑 절연막 패턴을 형성한다. 상기 캡핑 절연막 패턴들 사이의 갭을 채우면서 상기 기판 표면과 접촉되는 도전막 패턴을 형성한다. 상기 도전막 패턴 및 캡핑 절연막 패턴을 덮는 층간 절연막을 형성한다. 상기 제1 방향으로 연장되는 개구부가 생성되도록 상기 층간 절연막, 도전막 패턴, 캡핑 절연막 패턴 및 기판 상부면을 식각하여, 기판의 제1 패드 영역과 접촉되는 고립된 형상의 제1 패드 전극을 형성한다. 기판의 제2 패드 영역들 사이에 해당되는 개구부 내부를 완전하게 채우면서 상기 제2 패드 영역에 해당하는 개구부에는 갭이 유지되도록 상기 개구부 측벽에 스페이서를 형성한다. 상기 제2 패드 영역의 개구부 내부에, 제2 패드 전극들을 형성한다. 상기 제2 패드 전극과 전기적으로 연결되는 비트 라인과, 상기 제1 패드 전극과 전기적으로 연결되는 커패시터를 각각 형성한다.
본 발명의 일 실시예에서, 상기 매립 게이트를 형성하기 위하여, 기판 상에 제1 마스크 패턴을 형성한다. 상기 제1 마스크 패턴을 식각 마스크로 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 내벽에 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 트렌치를 채우는 도전막을 형성한다. 또한, 상기 도전막을 에치백하여 상기 트렌치의 하부를 채우는 매립 게이트 전극을 형성한다.
상기 캡핑 절연막 패턴을 형성하기 위하여, 상기 매립 게이트 전극 상에 상기 트렌치 사이의 갭 부위를 완전하게 채우는 캡핑 절연막을 형성한다. 상기 제1 마스크 패턴의 상부면이 노출되도록 상기 캡핑 절연막을 연마하여 캡핑 절연막 패턴을 형성한다. 또한, 상기 제1 마스크 패턴을 제거한다.
본 발명의 일 실시예에서, 상기 캡핑 절연막은 상기 제1 마스크 패턴과 서로 식각 선택비를 갖는 물질을 사용하여 형성할 수 있다.
본 발명의 일 실시예에서, 상기 캡핑 절연막 패턴은 형성하고자하는 목표한 제1 패드 전극의 높이와 동일하거나 더 높게 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제1 패드 전극을 형성할 때 생성되는 개구부는 상기 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제2 패드 영역 사이의 부위에는 제1 갭을 갖고 제2 패드 영역 부위에서 제1 갭 보다 더 넓은 제2 갭을 가질 수 있다.
상기 스페이서를 형성하기 위하여, 상기 개구부의 제1 갭 내부를 채우면서 상기 제2 갭을 갖는 부위 개구부의 측벽 및 저면에 스페이서막을 형성한다. 또한, 상기 스페이서막을 이방성 식각한다.
상기 스페이서막은 상기 제1 갭 너비의 1/2보다는 두껍고, 상기 제2 갭 너비의 1/2보다는 얇게 형성할 수 있다.
본 발명의 일 실시예에서, 상기 스페이서는 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 제1 패드 전극을 형성하기 위하여, 상기 층간 절연막 상에 제2 방향으로 연장되고 상기 제1 패드 영역들의 상부를 덮으면서 제2 패드 영역의 상부를 노출하는 제2 마스크 패턴을 형성한다. 상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 층간 절연막, 도전막 패턴, 캡핑 절연막 패턴 및 기판 상부면을 식각한다. 상기 식각에 의해, 상기 도전막 패턴은 제1 패드 전극으로 제공된다.
본 발명의 일 실시예에서, 상기 기판에 고립된 형상을 갖는 액티브 영역을 형성하는 단계를 더 포함할 수 있다.
상기 기판의 고립된 액티브 영역은 상기 제1 방향과 수직이 아닌 일정각을 갖도록 배치되도록 형성할 수 있다.
상기 액티브 영역은 연장 방향을 기준으로 양쪽 가장자리 부위에 제1 패드 영역이 위치하고, 중심 부위에 제1 패드 영역이 위치하도록 형성될 수 있다.
본 발명의 일 실시예에서, 상기 도전막 패턴을 형성하기 위하여, 상기 캡핑 절연막 패턴들 사이의 갭을 채우면서 상기 캡핑 절연막 패턴 상에 도전막을 형성한다. 상기 캡핑 절연막 패턴의 상부면이 노출되도록 상기 도전막을 연마하다.
상기 도전막 패턴은 폴리실리콘 물질을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 비트 라인을 형성하기 위하여, 상기 제1 및 제2 패드 전극이 형성된 기판 상에 도전막을 형성한다. 상기 도전막 상에 하드 마스크를 형성한다. 상기 하드 마스크를 이용하여 상기 도전막을 식각하여 상기 제2 패드 전극과 접촉하고 상기 제2 방향을 연장되는 비트 라인 구조물을 형성한다. 또한, 상기 비트 라인 구조물 양측으로 스페이서를 형성한다.
설명한 것과 같이, 본 발명에 따르면 라인 형상의 도전막 패턴을 패터닝하여 패드 전극을 형성하기 때문에, 미스얼라인이 억제되어 접촉 면적이 확보되고 접촉면의 손상이 발생되지 않아서 우수한 접촉 특성을 갖는 패드 전극을 형성할 수 있다. 그러므로, 고집적화되면서도 동작 특성이 우수한 디램 소자를 제조할 수 있다.
도 1 내지 도 5는 본 발명의 일 실시예에 따른 패드 전극 구조물의 형성 방법을 나타내는 사시도이다.
도 6 내지 도 24는 본 발명의 일 실시예에 따른 디램 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
도 25는 본 발명에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
도 26은 본 발명에 의한 디램 칩을 이용한 전자 시스템의 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1 내지 도 5는 본 발명의 일 실시예에 따른 패드 전극 구조물의 형성 방법을 나타내는 사시도이다.
도 1을 참조하면, 제1 패드 영역(P1) 및 제2 패드 영역(P2)들을 포함하는 기판(10)이 마련된다. 상기 제1 및 제2 패드 영역(P1, P2)들은 각각 고립된 섬 형상을 가지며, 제1 방향으로 나란하게 배치된다.
기판(10) 상에 제1 절연막을 형성하고, 이를 패터닝함으로써 예비 제1 절연막 패턴(12)을 형성한다. 상기 예비 제1 절연막 패턴(12)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 예비 제1 절연막 패턴(12)은 실리콘 산화물로 형성할 수 있다.
상기 예비 제1 절연막 패턴(12) 사이를 매립하면서 상기 예비 제1 절연막 패턴(12) 상에 도전막을 형성한다. 상기 도전막은 폴리실리콘 물질을 포함할 수 있다. 상기 도전막의 상부면을 연마하여 상기 예비 제1 절연막 패턴(12) 사이에 제1 도전막 패턴(14)을 형성한다. 따라서, 상기 기판(10) 상에는 제1 방향으로 연장되는 라인 형상의 예비 제1 절연막 패턴(12) 및 제1 도전막 패턴(14)이 번갈아 형성된다.
상기 예비 제1 절연막 패턴(12) 및 제1 도전막 패턴(14) 상에 제2 절연막(16)을 형성한다. 상기 제2 절연막(16)은 실리콘 산화물을 증착시켜 형성할 수 있다.
도 2를 참조하면, 상기 제2 절연막(16) 상에 마스크막을 형성한다. 상기 마스크막을 패터닝하여 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되는 라인 형상의 마스크 패턴(18)을 형성한다.
상기 마스크 패턴(18)은 상기 제1 패드 영역(P1)들 상부를 덮으면서 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 마스크 패턴(18)은 상기 제2 패드 영역(P2)의 상부를 노출하도록 형성한다.
도시된 것과 같이, 상기 마스크 패턴(18)들 사이에서 제2 패드 영역(P2)에서는 다른 부위에 비해 갭이 더 넓다.
도 3을 참조하면, 상기 마스크 패턴(18)을 식각 마스크로 사용하여 상기 제2 절연막(16), 제1 도전막 패턴(14) 및 예비 제1 절연막 패턴(12)을 식각한다. 또한, 상기 제1 도전막 패턴(14) 및 예비 제1 절연막 패턴(12) 하부의 기판(10) 상부면까지 일부 식각한다.
상기 식각 공정을 수행하면, 상기 제1 도전막 패턴(14)이 제2 방향으로 절단됨으로써, 고립된 형상의 제1 패드 전극(14a)이 형성된다. 상기 제1 패드 전극(14a)은 상기 제1 패드 영역(P1)과 접촉하는 형상을 갖는다. 또한, 상기 예비 제1 절연막 패턴(12)은 고립된 형상의 제1 절연막 패턴(12a)이 된다.
또한, 상기 식각 공정에 의해 제2 절연막 패턴(16a) 및 제1 절연막 패턴(12a)이 형성된다.
상기 제1 패드 전극(14a)을 형성하는 공정에서, 상기 제1 도전막 패턴(14) 뿐 아니라 제1 도전막 패턴(14) 아래의 기판(10) 표면까지 식각하기 때문에 상기 제1 도전막 패턴(14)이 상기 제2 방향으로 완전하게 절단될 수 있다. 그러므로, 상기 제1 도전막 패턴(14)이 상기 제2 방향으로 일부 남아있게 되어 상기 제1 패드 전극(14a)들이 서로 연결되는 스트링거 불량 등을 억제할 수 있다.
이 후, 상기 마스크 패턴(18)을 제거할 수 있다.
도 4를 참조하면, 상기 식각 공정에 의해 형성된 개구부의 측벽 및 저면과 상기 제2 절연막 패턴(16a) 상부면을 따라 스페이서막을 형성한다.
상기 개구부에서 제2 패드 영역에 해당하는 넓은 폭 부위에서는 상기 개구부의 측벽에 상기 스페이서막이 형성된다. 그러므로, 상기 제2 패드 영역에는 스페이서막이 형성된 후에도 홀(22)이 남아있게 된다.
또한, 상기 개구부에서 제2 패드 영역에 해당하지 않는 좁은 폭 부위는 상기 개구부의 내부가 매립되도록 상기 스페이서막이 형성된다.
상기 스페이서막을 이방성으로 식각하여 상기 홀(22)의 측벽에 스페이서(20)를 형성한다. 상기 식각 공정을 수행하면, 상기 홀(22)의 저면에는 제2 패드 영역에 해당하는 기판(10)이 노출된다.
도 5를 참조하면, 상기 홀(22) 내부를 채우도록 제2 도전막을 형성한다. 상기 제2 절연막 패턴(16a) 상부면이 노출되도록 연마 또는 에치백하여 제2 패드 전극(24)을 형성한다.
상기 방법에 의하면, 상기 제1 패드 전극(14a)을 형성할 때 상기 제1 패드 영역 부위를 수직 방향으로 식각하여 개구부를 형성하는 공정을 수행하지 않는다. 그러므로, 상기 제1 패드 전극(14a)을 형성하는 공정에서 상기 제1 패드 영역 부위의 기판(10)이 손상되는 것을 억제할 수 있다.
또한, 상기 제1 패드 전극(14a)을 형성할 때 제1 도전막 패턴(14) 아래의 기판(10) 부위까지 과도 식각(over etch)하기 때문에, 상기 제1 도전막 패턴(14)의 저면이 식각되지 않고 남아있어서 발생되는 불량을 억제할 수 있다.
실시예 2
도 6 내지 도 24는 본 발명의 일 실시예에 따른 디램 소자의 제조 방법을 나타내는 단면도 및 평면도이다.
도 6 내지 도 14의 각 단면도들에서 왼편은 도 9의 A-A' 부위를 절단하였을 때 보여지는 것이고, 오른편은 도 9의 B-B'부위를 절단하였을 때 보여지는 것이다.
도 6을 참조하면, 기판(100)의 소자 분리 영역을 식각하여 소자 분리용 트렌치를 형성한다. 상기 소자 분리용 트렌치 내부에 절연 물질을 채워넣어 소자 분리막 패턴(102)을 형성한다. 상기 소자 분리막 패턴(102)에 의해, 기판(100)에서 액티브 영역 및 소자 분리 영역을 구분한다.
도시하지는 않았지만, 상기 기판(100) 표면에 불순물 도핑을 통해 소스/드레인을 형성한다. 소스/드레인은 도핑 농도 조절을 통해 상부에는 고농도 도핑 영역으로 형성하고, 하부는 저농도 도핑 영역으로 형성할 수도 있다.
도 9의 평면도에 도시된 것과 같이, 상기 액티브 영역들(A)은 고립된 형상을 가지면서 반복적으로 배치될 수 있다. 상기 액티브 영역들(A)은 후속 공정에 의해 형성되는 매립형 게이트의 연장 방향인 제1 방향과 수직하지 않은 각을 가지면서 배치된다.
상기에서 설명한 것과 같이, 고립된 액티브 영역(A)의 연장 방향을 기준으로, 각 액티브 영역(A)의 양 측 가장자리 부위는 제1 패드 영역(P1)이 된다. 또한, 고립된 액티브 영역(A)의 연장 방향을 기준으로, 각 액티브 영역(A)의 중심 부위는 제2 패드 영역(P2)이 된다. 또한, 상기 제1 방향으로 각 패드 영역들의 배치 관계를 보았을 때, 제2 패드 영역(P2)들 사이에 2개의 제1 패드 영역(P1)이 구비되는 형상을 갖는다. 즉, 상기 액티브 영역(A)의 연장 방향으로의 중심 부위(P2)는 상기 제1 방향과 이웃하는 액티브 영역(A)의 가장자리 부위(P1)와 서로 대향하게 배치된다.
도 7을 참조하면, 상기 기판(10) 상에 제1 마스크막을 형성한다. 상기 제1 마스크막은 실리콘 산화물을 증착시켜 형성할 수 있다. 이 후, 상기 제1 마스크막을 패터닝하여 제1 마스크 패턴(104)을 형성한다.
상기 제1 마스크 패턴(104)은 후속 공정에서 형성될 제1 패드 전극의 높이와 동일하거나 더 두껍게 형성한다. 상기 제1 마스크 패턴(104)은 상기 제1 방향으로 연장되는 형상을 갖는다.
상기 제1 마스크 패턴(104)을 식각 마스크로 이용하여 노출된 액티브 영역 및 소자 분리 영역의 기판(100)을 식각함으로써 트렌치들(106)을 형성한다.
도 8을 참조하면, 상기 트렌치(106) 내벽에 게이트 절연막(108)을 형성한다. 상기 게이트 절연막(108)은 실리콘 산화물로 형성될 수 있다. 상기 실리콘 산화물은 열산화 공정을 통해 형성될 수 있다. 이와는 달리, 상기 게이트 절연막(108)은 고유전체 물질로 형성될 수도 있다.
상기 게이트 절연막(108) 상으로 폴리실리콘막을 형성한다. 폴리실리콘막의 형성을 통해 트렌치들(106) 내부에는 폴리실리콘이 완전하게 채워지게된다.
기판(100) 전면으로 상기 폴리실리콘막을 에치백한다. 상기 에치백을 통해 상기 제1 마스크 패턴(104) 상의 폴리실리콘막은 제거되고, 상기 트렌치들(106) 내부의 하부 부분에만 폴리실리콘이 남아있게 된다. 상기 트렌치(106) 내부 하부에 남아있는 폴리실리콘은 매립 게이트 전극(110)이 된다. 여기서, 에치백을 통해 남아있는 폴리실리콘, 즉 매립 게이트 전극(110)의 상부면은 상기 액티브 영역(A)의 기판(100) 표면보다 낮게 위치한다.
상기 공정을 수행하면, 도 9의 평면도와 같이, 각 액티브 영역(A)을 가로지는 매립 게이트 전극(110)이 형성된다. 상기 매립 게이트 전극(110)은 상기 제1 방향으로 연장되는 형상을 갖는다. 하나의 고립된 액티브 영역(A)에는 2개의 상기 매립 게이트 전극(110)이 형성된다. 또한, 상기 매립 게이트 전극(110)은 상기 고립된 액티브 영역에서 제1 패드 영역(P1) 및 제2 패드 영역(P2) 사이에 각각 배치됨으로써 상기 제1 및 제2 패드 영역(P1, P2)을 구분한다.
계속하여, 상기 트렌치들(106) 내부를 채우면서 상기 제1 마스크 패턴(104)을 덮는 캡핑 절연막을 형성한다. 상기 캡핑 절연막은 상기 제1 마스크 패턴(104)과 식각 선택비를 갖는 물질로 형성되어야 한다. 일 예로, 상기 캡핑 절연막은 실리콘 질화물을 증착시켜 형성할 수 있다.
상기 제1 마스크 패턴(104) 상부면이 노출되도록 상기 캡핑 절연막을 연마하여 제1 캡핑 절연막 패턴(112)을 형성한다. 즉, 상기 제1 캡핑 절연막 패턴(112)은 제1 방향으로 연장되는 라인 형상을 가지고, 상기 제1 마스크 패턴(104) 사이에 형성된다. 따라서, 상기 기판(100) 표면 상에는 상기 제1 마스크 패턴(104) 및 제1 캡핑 절연막 패턴(112)이 교번하여 형성된다.
상기 제1 캡핑 절연막 패턴은 상기 제1 마스크 패턴과 실질적으로 동일한 높이를 갖는다. 그러므로, 상기 제1 캡핑 절연막 패턴은 형성하고자하는 제1 패드 전극의 높이와 동일하거나 더 높게 형성된다.
도 10을 참조하면, 상기 제1 마스크 패턴(104)을 선택적으로 제거하여 기판(100) 표면을 노출시킨다. 상기 제1 마스크 패턴(104)을 제거하는 공정은 습식 식각 공정을 통해 수행할 수 있다. 상기 습식 식각 공정을 통해 제1 마스크 패턴(104)을 제거하면, 상기 기판(100) 표면에 플라즈마에 의한 어택이 발생되지 않는다. 따라서, 상기 기판(100) 표면의 손상을 최소화하면서 제1 방향으로 연장되는 개구부(114)를 형성할 수 있다.
도 11 및 도 12를 참조하면, 상기 개구부(114) 내부를 채우도록 도전막을 형성한다. 상기 도전막은 후속 공정을 통해 제1 패드 전극으로 형성된다. 일 예로, 상기 도전막은 폴리실리콘을 증착하여 형성할 수 있다.
상기 제1 캡핑 절연막 패턴(112)의 상부면이 노출되도록 상기 도전막을 연마하여 제1 도전막 패턴(116)을 형성한다.
상기 공정을 수행하면, 상기 제1 도전막 패턴(116)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다. 즉, 상기 제1 도전막 패턴(116) 양측으로는 상기 제1 캡핑 절연막 패턴(112)이 구비된다.
도 13을 참조하면, 상기 제1 캡핑 절연막 패턴(112) 및 제1 도전막 패턴(116) 상에 층간 절연막(118)을 형성한다. 상기 층간 절연막(118)은 실리콘 산화물을 증착시켜 형성할 수 있다.
상기 층간 절연막(118) 상에 제2 마스크막(120) 및 제3 마스크막을 형성한다. 상기 제2 마스크막(120)은 스핀 온 하드 마스크(SOH)막질 또는 탄소 스핀 온 하드 마스크(C-SOH) 막질로써 형성할 수 있다. 상기 제2 마스크막(120)은 하부의 막들을 식각하기 위한 실질적인 식각 마스크로 사용된다. 상기 제3 마스크막은 실리콘 산 질화물(SiOxNy) 또는 실리콘 질화물(SiNx)을 증착시켜 형성할 수 있다.
상기 제3 마스크막 상에 포토레지스트를 코팅한다. 포토레지스트막은 일반적으로 PR 코팅 레시피를 조절함으로써, 요구되는 두께를 가지도록 형성된다. 이후, 노광 및 현상 공정을 통해 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되는 라인 형상의 제1 포토레지스트 패턴(124)을 형성한다.
도 14는 상기 제1 포토레지스트 패턴이 형성되는 부위를 나타낸다.
계속하여, 상기 제1 포토레지스트 패턴(124)을 식각 마스크로 사용하여 상기 제3 마스크막을 식각한다. 상기 식각 공정에 의해, 예비 제3 마스크 패턴(122)이 형성된다. 이 때, 상기 제2 마스크막(120) 상부가 일부 식각될 수도 있다. 이 후, 상기 제1 포토레지스트 패턴을 제거한다. 상기 공정에 의해 개구부(123)가 생성될 수 있다.
도 15 내지 도 23의 각 단면도들에서 왼편은 도 16의 I-I' 부위를 절단하였을 때 보여지는 것이고, 오른편은 도 16의 B-B'부위를 절단하였을 때 보여지는 것이다.
도 15를 참조하면, 상기 예비 제3 마스크 패턴(122)이 형성된 기판 상에 포토레지스트막을 코팅한다. 이 후, 노광 및 현상 공정을 통해 상기 포토레지스트막을 패터닝하여 제2 포토레지스트 패턴(도시안함)을 형성한다. 상기 제2 포토레지스트 패턴은 상기 제2 패드 영역(P2) 부위의 상부를 노출하는 형상을 갖는다. 상기 제2 포토레지스트 패턴을 식각 마스크로 사용하고 상기 예비 제3 마스크 패턴(122)을 식각하여 제3 마스크 패턴(122a)을 형성한다. 상기 제3 마스크 패턴(122a)은 제1 방향으로 연장되는 라인 형상을 갖는다. 또한, 상기 제3 마스크 패턴들(122a) 사이는 제1 방향으로 연장되는 개구부가 생성되고, 상기 개구부에서 상기 제2 패드 영역과 중첩되는 부위에서는 갭의 폭이 더 넓다.
이 후, 상기 제2 포토레지스트 패턴을 제거한다.
상기 제3 마스크 패턴(122a)을 이용하여 상기 제2 마스크막(120)을 식각함으로써 제2 마스크 패턴(120a)을 형성한다. 도 16에 도시된 것과 같이, 상기 제2 마스크 패턴(120a)은 상기 제3 마스크 패턴(122a)과 동일한 형상을 갖는다.
도시하지는 않았지만, 상기 제2 마스크 패턴(120a)을 형성하는 동안 상기 제3 마스크 패턴(122a)은 대부분 제거된다.
도 16 및 도 17을 참조하면, 상기 제2 마스크 패턴(120a)을 식각 마스크로 이용하여 상기 층간 절연막(118), 제1 도전막 패턴(116), 제1 캡핑 절연막 패턴(112)을 차례로 식각한다. 계속하여, 상기 제1 도전막 패턴(116) 아래에 노출되는 기판(100) 상부면을 식각한다.
상기 식각 공정을 수행하면, 상기 제1 도전막 패턴(116)은 상기 제2 방향으로 각각 절단되면서 고립된 형상의 제1 패드 전극(116a)이 형성된다. 이 때, 상기 제1 도전막 패턴(116) 아래의 기판(100) 상부면까지 과도 식각되기 때문에, 상기 제1 도전막 패턴(116)의 하부에서 식각되지 않고 도전 물질이 잔류하는 등의 문제가 거의 발생되지 않는다.
또한, 상기 제1 패드 전극을 형성하는 공정에서, 콘택홀을 형성하는 공정 및 콘택홀 내부에 도전 물질을 채우는 공정을 수행하지 않는다. 그러므로, 상기 콘택홀 형성 시에 빈번하게 발생되었던 미스얼라인에 따라 접촉 면적이 감소되는 문제가 발생되지 않는다. 그러므로, 상기 제1 패드 전극은 충분한 접촉 면적을 가질 수 있다. 이에 더하여, 상기 콘택홀 형성 시에 기판 표면에 발생되었던 플라즈마 데미지와 기판 표면의 리세스 문제가 발생되지 않기 때문에, 접촉 특성이 우수한 제1 패드 전극을 형성할 수 있다.
도 18은 상기 식각 공정을 수행하였을 때 형성되는 제1 패드 전극의 형상을 나타내는 사시도이다. 상기 제1 패드 전극 및 제1 캡핑 절연막 패턴 상에는 층간 절연막 패턴이 구비되지만, 도 18에서는 제1 패드 전극의 형상을 설명하기 위하여 상기 층간 절연막 패턴을 생략하였다.
도 18에 도시된 것과 같이, 상기 제1 패드 영역과 접촉하고 고립된 형상을 갖는 상기 제1 패드 전극(116a)이 형성된다.
또한, 상기 층간 절연막(118) 및 제1 캡핑 절연막 패턴(112)도 각각 패터닝되어 층간 절연막 패턴(118a) 및 제2 캡핑 절연막 패턴(112a)이 형성된다.
이와같이, 기판(100) 상에는 제2 캡핑 절연막 패턴(112a) 및 제1 패드 전극(116a)이 형성되고, 상기 제2 캡핑 절연막 패턴(112a) 및 제1 패드 전극(116a) 상에는 층간 절연막 패턴(118a)이 적층된 구조물이 형성된다.
상기 구조물은 도 16에 도시된 것 같이, 상기 구조물들 사이에는 제1 방향으로 연장되는 개구부(130a, 130b)가 형성되어 있고, 상기 개구부(130a, 130b)에서 상기 제2 패드 영역에 해당하는 부위(130b)는 상대적으로 갭의 폭이 넓다.
도 19 및 도 20을 참조하면, 상기 개구부(130a, 130b)의 측벽과 저면 및 상기 층간 절연막 패턴(118a) 상부면을 따라 스페이서막(132)을 형성한다.
상기 개구부(130a, 130b)에서 제2 패드 영역에 해당하는 넓은 폭 부위(130b)에서는 상기 개구부의 측벽에 상기 스페이서막(132)이 형성된다. 그러므로, 상기 제2 패드 영역에는 스페이서막(132)이 형성된 후에도 홀(134)이 남아있게 된다.
또한, 상기 개구부(130a, 130b)에서 제2 패드 영역에 해당하지 않는 좁은 폭 부위(130a)는 상기 개구부의 내부가 매립되도록 상기 스페이서막(132)이 형성된다.
상기 스페이서막을 이방성으로 식각하여 상기 홀(134)의 측벽에 스페이서(133)를 형성한다. 상기 식각 공정을 수행하면, 상기 홀(134)의 저면에는 제2 패드 영역에 해당하는 기판(100)이 노출된다.
도 21 및 도 22를 참조하면, 상기 홀(134)의 내부를 채우도록 제2 도전막을 형성한다. 상기 제2 도전막은 예를들어 불순물이 도핑된 폴리실리콘일 수 있다. 상기 제2 도전막을 에치백 또는 연마하여 상기 홀의 내부에 제2 패드 전극(136)을 형성한다.
상기 제2 패드 전극(136)은 상기 스페이서(133)에 의해 상기 제1 방향으로 이웃하고 있는 상기 제1 패드 전극(116a)과 전기적으로 절연된다.
또한, 상기 제2 방향으로 서로 이웃하고 있는 제2 패드 전극들(136) 사이는 상기 스페이서막(132)에 의해 전기적으로 절연된다.
도 23을 참조하면, 상기 제1 패드 전극(116a), 층간 절연막 패턴(118a) 및 스페이서막(132) 상에 금속막 및 하드 마스크막을 형성한다. 예를들어, 상기 금속막은 텅스텐 물질을 증착하여 형성할 수 있다. 또한, 하드 마스크막은 실리콘 질화물을 증착하여 형성할 수 있다.
이 후, 상기 하드 마스크막을 패터닝하여 하드 마스크 패턴(140)을 형성한다. 또한, 하드 마스크 패턴(140)을 식각 마스크로 사용하여 금속막을 식각하여 금속 패턴(138)을 형성한다.
상기 공정에 의해서, 상기 제2 패드 전극과 접촉하는 비트 라인 구조물(138, 140)을 형성한다. 상기 비트 라인 구조물은 금속 패턴(138) 및 하드 마스크 패턴(140)이 적층된 형상을 갖고 상기 제2 방향으로 연장된다.
상기 비트 라인 구조물 양측으로 스페이서(142)를 형성한다.
도 24를 참조하면, 상기 제1 패드 전극(116a)과 전기적으로 연결되는 스토리지 노드 콘택(144)을 형성한다. 그리고, 상기 스토리지 노드 콘택(144)과 전기적으로 연결되는 커패시터(150)를 형성한다.
상기 공정을 수행하면, 상기 커패시터와 전기적으로 연결되는 부위의 액티브 영역의 기판의 손상이 거의 발생되지 않는다. 그러므로, 상기 커패시터와 상기 액티브 영역의 기판의 접촉 불량에 따른 불량이 거의 발생되지 않는다. 이에 더하여, 상기 커패시터와 액티브 영역을 전기적으로 연결시키기 위한 패드 전극의 미스얼라인이 거의 발생되지 않는다. 그러므로, 미스얼라인에 의해 패드 전극과 액티브 영역간의 접촉 면적이 감소되는 것을 방지할 수 있다.
이하에서는, 본 발명에 의한 디램 소자를 이용한 다양한 응용예를 설명한다. 디램 소자를 패키지할 경우 디램 칩이 된다. 칩의 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 25는 본 발명에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
구체적으로, 본 발명에 의한 집적 회로 반도체 소자들을 각각 패키지할 경우 디램 칩들(50)이 된다. 이러한 디램 칩들(50)은 메모리 모듈(200, memory module)에 응용될 수 있다. 메모리 모듈(200)은 모듈 기판(202)에 디램 칩들(50)이 부착되어 있다. 메모리 모듈(200)은 모듈 기판(202)의 일측에 마더 보드의 소켓에 끼워질 수 있는 접속부(204)가 위치하고, 모듈 기판(204) 상에는 세라믹 디커플링 커패시터(206)가 위치한다. 본 발명에 의한 메모리 모듈(200)은 도 25의 형태로 한정되지 않고 다양한 형태로 제작될 수 있다.
도 26은 본 발명에 의한 디램 칩을 이용한 전자 시스템의 블록도이다.
구체적으로, 본 발명에 의한 전자 시스템(300)은 컴퓨터를 의미한다. 본 발명에 의한 전자 시스템(300)은 CPU(중앙처리장치, 302), 플로피 디스크 드라이브(204), CD 롬(ROM) 드라이브(306)와 같은 주변 장치, 입출력 장치(308, 310), 디램 칩(312), 롬(ROM, read only memory) 칩(314) 등을 포함한다. 위의 각 부품들간에는 통신 채널(316, communication channel)을 이용하여 제어신호나 데이터를 주고받는다. 디램 칩(312)은 도 25에 설명한 바와 같은 디램 칩들(50)을 포함하는 메모리 모듈(200)로 대체할 수도 있다.
상기 설명한 것과 같이, 본 발명에 의하면 기판과의 접촉 면적이 넓은 패드 전극들을 포함하는 디램 소자를 제공할 수 있다. 또한, 상기 디램 소자는 패드 전극들 아래의 기판의 손상이 억제되므로 고성능을 갖는다. 상기 디램 소자는 고성능을 갖는 메모리 시스템, 디스플레이 시스템 등의 전자 제품에 이용될 수 있다.
10 : 기판 12a : 제1 절연막 패턴
14 : 제1 도전막 패턴 14a : 제1 패드 전극
16a : 제2 절연막 패턴 18 : 마스크 패턴
20 : 스페이서 22 : 홀
24 : 제2 패드 전극 100 : 기판
102 : 소자 분리막 패턴 104 : 제1 마스크 패턴
110 : 매립 게이트 전극 112 : 제1 캡핑 절연막 패턴
114 : 개구부 116 : 제1 도전막 패턴
116a : 제1 패드 전극 118a : 층간 절연막 패턴
120a : 제2 마스크 패턴 122a : 제3 마스크 패턴
130a, 130b : 개구부 132 : 스페이서막
133 : 스페이서 134 : 홀
136 : 제2 패드 전극 138, 140 : 비트 라인 구조물

Claims (10)

  1. 기판 내부에 제1 방향으로 연장되는 매립 게이트를 형성하는 단계;
    상기 매립 게이트 상에 상기 기판 상부로 돌출되는 캡핑 절연막 패턴을 형성하는 단계;
    상기 캡핑 절연막 패턴들 사이의 갭을 채우면서 상기 기판 표면과 접촉되는 도전막 패턴을 형성하는 단계;
    상기 도전막 패턴 및 캡핑 절연막 패턴을 덮는 층간 절연막을 형성하는 단계;
    상기 제1 방향으로 연장되는 개구부가 생성되도록 상기 층간 절연막, 도전막 패턴, 캡핑 절연막 패턴 및 기판 상부면을 식각하여, 기판의 제1 패드 영역과 접촉되는 고립된 형상의 제1 패드 전극을 형성하는 단계;
    기판의 제2 패드 영역들 사이에 해당되는 개구부 내부를 완전하게 채우면서 상기 제2 패드 영역에 해당하는 개구부에는 갭이 유지되도록 상기 개구부 측벽에 스페이서를 형성하는 단계;
    상기 제2 패드 영역의 개구부 내부에, 제2 패드 전극들을 형성하는 단계; 및
    상기 제2 패드 전극과 전기적으로 연결되는 비트 라인과, 상기 제1 패드 전극과 전기적으로 연결되는 커패시터를 각각 형성하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  2. 제1항에 있어서, 상기 매립 게이트를 형성하는 단계는,
    기판 상에 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 마스크로 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내벽에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 트렌치를 채우는 도전막을 형성하는 단계; 및
    상기 도전막을 에치백하여 상기 트렌치의 하부를 채우는 매립 게이트 전극을 형성하는 단계를 포함하는 디램 소자의 제조 방법.
  3. 제2항에 있어서, 상기 캡핑 절연막 패턴을 형성하는 단계는,
    상기 매립 게이트 전극 상에 상기 트렌치 사이의 갭 부위를 완전하게 채우는 캡핑 절연막을 형성하는 단계;
    상기 제1 마스크 패턴의 상부면이 노출되도록 상기 캡핑 절연막을 연마하여 캡핑 절연막 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 제거하는 단계를 포함하는 디램 소자의 제조 방법.
  4. 제3항에 있어서, 상기 캡핑 절연막은 상기 제1 마스크 패턴과 서로 식각 선택비를 갖는 물질을 사용하여 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
  5. 제1항에 있어서, 상기 제1 패드 전극을 형성할 때 생성되는 개구부는 상기 제1 방향으로 연장되는 라인 형상을 갖고, 상기 제2 패드 영역 사이의 부위에는 제1 갭을 갖고 제2 패드 영역 부위에서 제1 갭 보다 더 넓은 제2 갭을 갖는 것을 특징으로 하는 디램 소자의 제조 방법.
  6. 제5항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 개구부의 제1 갭 내부를 채우면서 상기 제2 갭을 갖는 부위 개구부의 측벽 및 저면에 스페이서막을 형성하는 단계; 및
    상기 스페이서막을 이방성 식각하는 단계를 포함하는 디램 소자의 제조 방법.
  7. 제6항에 있어서, 상기 스페이서막은 상기 제1 갭 너비의 1/2보다는 두껍고, 상기 제2 갭 너비의 1/2보다는 얇게 형성하는 것을 특징으로 하는 디램 소자의 제조 방법.
  8. 제1항에 있어서, 상기 제1 패드 전극을 형성하는 단계는,
    상기 층간 절연막 상에 제2 방향으로 연장되고 상기 제1 패드 영역들의 상부를 덮으면서 제2 패드 영역의 상부를 노출하는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 층간 절연막, 도전막 패턴, 캡핑 절연막 패턴 및 기판 상부면을 식각하는 단계를 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  9. 제1항에 있어서, 상기 기판에 고립된 형상을 갖고 제1 방향과 수직이 아닌 일정각을 갖도록 배치되는 액티브 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법.
  10. 제1항에 있어서, 상기 도전막 패턴을 형성하는 단계는,
    상기 캡핑 절연막 패턴들 사이의 갭을 채우면서 상기 캡핑 절연막 패턴 상에 도전막을 형성하는 단계;
    상기 캡핑 절연막 패턴의 상부면이 노출되도록 상기 도전막을 연마하는 단계를 더 포함하는 것을 특징으로 하는 디램 소자의 제조 방법. 특징으로 하는 디램 소자.
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