KR20110127056A

KR20110127056A - Light emitting diode chip having wavelength converting layer, method of fabricating the same and package having the same

Info

Publication number: KR20110127056A
Application number: KR1020100110149A
Authority: KR
Inventors: 정정화
Original assignee: 서울반도체 주식회사
Priority date: 2010-05-18
Filing date: 2010-11-08
Publication date: 2011-11-24
Also published as: KR101230619B1

Abstract

PURPOSE: A light emitting diode chip having wavelength converting layer, a method of fabricating the same and a package having the same are provided to prevent the loss of a fluorescent substance due to light radiated from a semiconductor lamination structure by selecting a spacer. CONSTITUTION: In a gallium nitride-based semiconductor laminated structure(30) is formed in a substrate. The gallium nitride-based semiconductor laminated structure is formed on a substrate(21). The semiconductor laminate structure comprises a first conductive semiconductor layer(25), an active layer(27), and a second conductive semiconductor layer(29). A first electrode(41) electrically connects to the first conductive semiconductor layer. A second electrode(42) electrically connects to the second conductive semiconductor layer. A first add electrode and a second add electrode are formed in the first electrode and the second electrode respectively.

Description

LIGHT EMITTING DIODE CHIP HAVING WAVELENGTH CONVERTING LAYER, METHOD OF FABRICATING THE SAME AND PACKAGE HAVING THE SAME}

본 발명은 발광 다이오드 칩, 그것을 제조하는 방법 및 그것을 갖는 패키지에 관한 것으로, 더욱 상세하게는 파장변환층을 갖는 발광 다이오드 칩, 그것을 제조하는 방법 및 그것을 갖는 패키지에 관한 것이다.The present invention relates to a light emitting diode chip, a method of manufacturing the same, and a package having the same, and more particularly, to a light emitting diode chip having a wavelength conversion layer, a method of manufacturing the same, and a package having the same.

현재 발광 다이오드는 경박단소화가 가능하고, 에너지 절감과 오랜 기간 동안 수명이 유지되는 장점으로 인해 휴대폰을 비롯한 각종 표시장치의 배면 광원으로 이용되고 있으며, 발광 다이오드를 실장한 발광소자, 즉 발광 다이오드 패키지는 높은 연색성을 갖는 백색광 구현이 가능하기 때문에 형광등과 같은 백색광원을 대체하여 일반조명에도 적용될 것으로 기대되고 있다.Currently, light emitting diodes are used as a light source for rear display of various display devices including mobile phones due to light and small size, energy saving, and long life. Since white light having high color rendering is possible, it is expected to be applied to general lighting by replacing white light sources such as fluorescent lamps.

한편, 발광 다이오드를 이용하여 백색광을 구현하는 다양한 방법이 있으며, 일반적으로 430nm~470nm의 청색광을 방출하는 InGaN 발광 다이오드와 상기 청색광을 장파장으로 변환할 수 있는 형광체를 조합하여 백색광을 구현하는 방법이 사용되고 있다. 예컨대, 백색광은 청색 발광 다이오드와 상기 청색 발광 다이오드에 의해 여기되어 황색을 방출하는 황색 형광체의 조합을 통해 구현되거나 청색 발광 다이오드와 녹색 형광체 및 적색 형광체의 조합으로 구현될 수 있다.Meanwhile, there are various methods of implementing white light using light emitting diodes. In general, a method of implementing white light by combining an InGaN light emitting diode emitting blue light of 430 nm to 470 nm with a phosphor capable of converting the blue light into a long wavelength is used. have. For example, the white light may be realized through a combination of a blue light emitting diode and a yellow phosphor that is excited by the blue light emitting diode and emits yellow, or may be implemented as a combination of a blue light emitting diode, a green phosphor, and a red phosphor.

종래, 백색 발광 소자는 형광체가 함유된 수지를 발광 다이오드가 실장된 패키지의 리세스 영역 내에 도포함으로써 형성되어 왔다. 그러나 패키지 내에 수지를 도포함에 따라 형광체가 수지 내에 균일하게 분포되지 못하고 또한 수지를 균일한 두께로 형성하는 것이 어려운 문제가 있다.Conventionally, a white light emitting element has been formed by applying a resin containing a phosphor into a recess region of a package in which a light emitting diode is mounted. However, there is a problem in that the phosphor is not uniformly distributed in the resin and the resin is formed to have a uniform thickness by applying the resin in the package.

이에 따라, 발광 다이오드 상에 파장변환 시트(sheet)를 부착하는 방식이 연구되고 있다. 파장변환 시트는 예컨대 글래스 등에 형광체를 혼합하여 형성될 수 있다. 이러한 파장변환 시트를 발광 다이오드 상면에 부착함으로써 칩 레벨에서 백색광을 구현할 수 있다.Accordingly, a method of attaching a wavelength conversion sheet on a light emitting diode has been studied. The wavelength conversion sheet may be formed by, for example, mixing phosphors on glass or the like. By attaching the wavelength conversion sheet to the upper surface of the light emitting diode, white light may be realized at the chip level.

한편, 패키지에서 형광체를 함유한 수지를 도포하는 경우, 발광 다이오드에 와이어를 본딩한 후, 수지를 도포하기 때문에, 발광 다이오드의 전극은 형광체를 함유한 수지로 덮여도 문제가 되지 않는다. 그러나, 칩 레벨에서 파장변환층을 형성하는 경우, 파장 변환층이 형성된 이후에 와이어를 발광 다이오드에 본딩할 것이 요구된다. 이에 따라, 파장 변환층을 통해 와이어를 본딩하기 위한 전극을 노출시킬 필요가 있으며, 또한 와이어를 용이하게 본딩할 수 있도록 파장변환층을 형성하는 기술이 요구되고 있다.On the other hand, in the case of applying the resin containing the phosphor in the package, since the resin is applied after the wire is bonded to the light emitting diode, the electrode of the light emitting diode is not a problem even if it is covered with the resin containing the phosphor. However, in the case of forming the wavelength conversion layer at the chip level, it is required to bond the wire to the light emitting diode after the wavelength conversion layer is formed. Accordingly, it is necessary to expose the electrode for bonding the wire through the wavelength conversion layer, and there is a demand for a technique for forming the wavelength conversion layer so that the wire can be easily bonded.

본 발명이 해결하려는 과제는, 칩 레벨에서 파장 변환 등의 광 변환을 수행할 수 있는 발광 다이오드 칩 및 그 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a light emitting diode chip capable of performing light conversion such as wavelength conversion at a chip level and a method of manufacturing the same.

본 발명이 해결하려는 다른 과제는, 파장 변환 등의 광 변환을 수행할 수 있으면서도 본딩 와이어를 용이하게 본딩할 수 발광 다이오드 칩 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode chip capable of easily bonding a bonding wire while performing light conversion such as wavelength conversion and a manufacturing method thereof.

본 발명이 해결하려는 또 다른 과제는, 파장 변환층에서 변환된 광이 다시 발광 다이오드 칩 내부로 입사되어 손실되는 것을 방지할 수 있는 발광 다이오드 칩을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode chip capable of preventing the light converted in the wavelength conversion layer from being incident and lost again into the light emitting diode chip.

본 발명이 해결하려는 또 다른 과제는 파장변환층이 광에 의해 손상되는 것을 완화할 수 있는 발광 다이오드 칩을 제공하는 것이다.Another object of the present invention is to provide a light emitting diode chip that can mitigate damage of the wavelength conversion layer by light.

본 발명의 일 태양에 따른 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체; 상기 반도체 적층 구조체에 전기적으로 접속된 전극; 상기 전극 상에 형성된 추가 전극; 및 상기 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함한다. 나아가, 상기 추가 전극은 상기 파장 변환층을 관통한다. 상기 추가 전극을 채택함으로써 파장변환을 수행함과 아울러 와이어를 용이하게 본딩할 수 있는 발광 다이오드 칩을 제공할 수 있다.According to an aspect of the present invention, there is provided a light emitting diode chip comprising: a substrate; A gallium nitride compound semiconductor laminate structure located on the substrate, comprising: a semiconductor laminate structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer; An electrode electrically connected to the semiconductor laminate structure; An additional electrode formed on the electrode; And a wavelength conversion layer covering an upper portion of the semiconductor laminate structure. Further, the additional electrode penetrates the wavelength conversion layer. By adopting the additional electrode, it is possible to provide a light emitting diode chip capable of performing wavelength conversion and easily bonding wires.

또한, 상기 발광 다이오드 칩은 상기 파장변환층과 상기 반도체 적층 구조체 사이에 개재된 스페이서층을 더 포함할 수 있다. 상기 스페이서층은 절연층으로 형성된다. 나아가, 상기 스페이서층은 분포 브래그 반사기를 포함할 수 있으며, 또한 상기 분포 브래그 반사기와 상기 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함할 수 있다.The light emitting diode chip may further include a spacer layer interposed between the wavelength conversion layer and the semiconductor stack structure. The spacer layer is formed of an insulating layer. Furthermore, the spacer layer may include a distributed Bragg reflector, and may further include a stress relaxation layer interposed between the distributed Bragg reflector and the semiconductor laminate structure.

상기 스페이서층은 상기 파장변환층과 상기 반도체 적층 구조체 사이에 개재되어 상기 파장변환층을 상기 반도체 적층 구조체로부터 이격시킨다. 상기 스페이서층은 반도체 적층 구조체로부터 방출되는 광에 의해 발생될 수 있는 상기 파장 변환층 내의 형광체의 황변을 방지한다. The spacer layer is interposed between the wavelength conversion layer and the semiconductor stacked structure to space the wavelength converted layer from the semiconductor stacked structure. The spacer layer prevents yellowing of the phosphor in the wavelength conversion layer, which may be generated by light emitted from the semiconductor laminate.

상기 분포 브래그 반사기는 굴절률이 다른 절연층들, 예컨대 SiO₂/TiO₂ 또는 SiO₂/Nb₂O₅를 교대로 적층하여 형성될 수 있다. 상기 분포 브래그 반사기는 이들 절연층들의 광학 두께를 조절함으로써 상기 활성층에서 생성된 광을 투과시키고 상기 파장변환층에서 변환된 광을 반사시키도록 형성될 수 있다.The distributed Bragg reflector may be formed by alternately stacking insulating layers having different refractive indices, such as SiO ₂ / TiO ₂ or SiO ₂ / Nb ₂ O ₅ . The distribution Bragg reflector may be formed to transmit the light generated in the active layer and reflect the light converted in the wavelength conversion layer by adjusting the optical thickness of these insulating layers.

한편, 상기 응력 완화층은 상기 분포 브래그 반사기에 유발되는 응력을 완화하여 상기 분포 브래그 반사기가 그 아래의 층, 예컨대 반도체 적층 구조체로부터 박리되는 것을 방지한다. 상기 응력 완화층은 스핀-온-글래스(SOG) 또는 다공성 실리콘 산화막으로 형성될 수 있다.On the other hand, the stress mitigating layer relieves the stresses caused by the distributed Bragg reflector to prevent the distributed Bragg reflector from peeling off from a layer below it, such as a semiconductor laminate structure. The stress relaxation layer may be formed of spin-on-glass (SOG) or a porous silicon oxide layer.

한편, 고경도 투명 수지가 상기 파장변환층을 덮을 수 있다. 여기서, 고경도 투명 수지는 듀로미터 쇼어 경도 값이 60A 이상인 것을 의미한다.Meanwhile, a high hardness transparent resin may cover the wavelength conversion layer. Here, the high hardness transparent resin means that the durometer shore hardness value is 60 A or more.

몇몇 실시예들에 있어서, 상기 발광 다이오드 칩은 상기 기판 하면 상에 위치하는 하부 분포 브래그 반사기를 더 포함함 수 있다. 상기 하부 분포 브래그 반사기는 활성층에서 생성된 광뿐만 아니라 가시광 영역의 거의 전 영역에 대해 상대적으로 높은 반사율을 가질 수 있다. 예컨대, 상기 하부 분포 브래그 반사기는 청색 영역의 광, 녹색 영역의 광 및 적색 영역의 광에 대해 90% 이상의 반사율을 가질 수 있다. 또한, 상기 하부 분포 브래그 반사기에 금속층이 위치할 수 있다. 금속층은 반사 금속으로 형성될 수 있다.In some embodiments, the LED chip may further include a lower distribution Bragg reflector positioned on the bottom surface of the substrate. The lower distribution Bragg reflector may have a relatively high reflectance for almost all of the visible region as well as the light generated in the active layer. For example, the lower distribution Bragg reflector may have a reflectivity of 90% or more with respect to light in a blue region, light in a green region, and light in a red region. In addition, a metal layer may be located in the lower distribution Bragg reflector. The metal layer may be formed of a reflective metal.

한편, 상기 추가전극은 상기 전극에 비해 좁은 폭을 가질 수 있으며, 상기 전극에서 멀어질수록 폭이 좁아질 수 있다. 이에 따라, 상기 추가전극을 상기 전극에 안정하게 부착시킬 수 있으며, 향후 와이어를 본딩하는 공정의 신뢰성을 보증할 수 있다.On the other hand, the additional electrode may have a narrower width than the electrode, the narrower the farther away from the electrode. Accordingly, the additional electrode can be stably attached to the electrode, and the reliability of the process of bonding the wire can be guaranteed.

몇몇 실시예들에 있어서, 상기 파장변환층의 상부면은 실질적으로 평평하다(flat). 다른 실시예들에 있어서, 상기 파장변환층의 상부면은 반도체 적층 구조체의 지형(topology)을 따라 균일하게 형성될 수 있다.In some embodiments, the top surface of the wavelength conversion layer is substantially flat. In other embodiments, the top surface of the wavelength conversion layer may be uniformly formed along the topology of the semiconductor stacked structure.

몇몇 실시예들에 있어서, 상기 반도체 적층 구조체에 전기적으로 접속된 전극은, 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극; 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극을 포함할 수 있다. 또한, 상기 추가전극은, 상기 제1 전극 상에 형성된 제1 추가 전극; 및 상기 제2 전극 상에 형성된 제2 추가 전극을 포함할 수 있다. 이들 제1 추가 전극 및 제2 추가 전극이 상기 파장변환층을 관통하여 외부에 노출된다. 또한, 이들 제1 추가 전극 및 제2 추가 전극의 상부면은 상기 파장변환층의 상부면과 일치할 수 있다.In some embodiments, an electrode electrically connected to the semiconductor laminate includes: a first electrode electrically connected to the first conductivity type semiconductor layer; And a second electrode electrically connected to the second conductivity type semiconductor layer. In addition, the additional electrode, the first additional electrode formed on the first electrode; And a second additional electrode formed on the second electrode. These first and second additional electrodes penetrate the wavelength conversion layer and are exposed to the outside. In addition, top surfaces of the first additional electrode and the second additional electrode may coincide with the top surface of the wavelength conversion layer.

이와 달리, 상기 반도체 적층 구조체에 전기적으로 접속된 전극은 상기 제1 도전형 반도체층에 전기적으로 접속된 것일 수 있다. 상기 제2 도전형 반도체층은 상기 기판과 상기 제1 도전형 반도체층 사이에 위치한다. 이 경우, 상기 제2 도전형 반도체층에 접속된 전극에는 추가전극이 형성되지 않을 수 있다.Alternatively, the electrode electrically connected to the semiconductor laminate may be electrically connected to the first conductivity type semiconductor layer. The second conductivity type semiconductor layer is positioned between the substrate and the first conductivity type semiconductor layer. In this case, an additional electrode may not be formed on the electrode connected to the second conductivity type semiconductor layer.

나아가, 상기 파장변환층은 상기 기판의 측면을 덮을 수 있다. 따라서, 기판의 측면을 통해 방출되는 광에 대해서도 파장변환을 수행할 수 있다. 상기 기판 측면의 파장변환층의 두께는 상기 반도체 적층 구조체 상부의 파장변환층의 두께와 실질적으로 동일할 수 있다.In addition, the wavelength conversion layer may cover the side surface of the substrate. Therefore, wavelength conversion may be performed even for light emitted through the side surface of the substrate. The thickness of the wavelength conversion layer on the side of the substrate may be substantially the same as the thickness of the wavelength conversion layer on the semiconductor laminate structure.

본 발명의 또 다른 태양에 따른 발광 다이오드 칩은, 기판; 상기 기판 상에 위치하고, 각각 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 복수의 반도체 적층 구조체; 하나의 반도체 적층 구조체에 전기적으로 접속된 제1 전극; 또 다른 반도체 적층 구조체에 전기적으로 접속된 제2 전극; 상기 제1 전극 상에 형성된 제1 추가전극; 상기 제2 전극 상에 형성된 제2 추가전극; 및 상기 복수의 반도체 적층 구조체의 상부를 덮는 파장변환층을 포함한다. 또한, 상기 제1 추가전극 및 상기 제2 추가전극은 상기 파장변환층을 관통한다.According to another aspect of the present invention, a light emitting diode chip includes: a substrate; A plurality of semiconductor stacked structures disposed on the substrate, each of the plurality of semiconductor stacked structures including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer; A first electrode electrically connected to one semiconductor laminate structure; A second electrode electrically connected to another semiconductor laminate; A first additional electrode formed on the first electrode; A second additional electrode formed on the second electrode; And a wavelength conversion layer covering upper portions of the plurality of semiconductor stacked structures. In addition, the first additional electrode and the second additional electrode penetrate the wavelength conversion layer.

나아가, 상기 복수의 반도체 적층 구조체를 서로 전기적으로 연결하는 배선들을 더 포함할 수 있다.Furthermore, the plurality of semiconductor stacked structures may further include wirings electrically connected to each other.

한편, 상기 발광 다이오드 칩은, 상기 파장변환층과 상기 복수의 반도체 적층 구조체 사이에 개재된 스페이서층을 더 포함할 수 있다. 상기 스페이서층은 절연층으로 형성된다. 나아가, 상기 스페이서층은 상기 파장 변환층과 상기 복수의 반도체 적층 구조체 사이에 개재된 분포 브래그 반사기를 더 포함할 수 있다. 또한, 응력 완화층이 상기 분포 브래그 반사기와 상기 복수의 반도체 적층 구조체 사이에 개재될 수 있다.The light emitting diode chip may further include a spacer layer interposed between the wavelength conversion layer and the plurality of semiconductor stacked structures. The spacer layer is formed of an insulating layer. Furthermore, the spacer layer may further include a distributed Bragg reflector interposed between the wavelength conversion layer and the plurality of semiconductor stacked structures. In addition, a stress relaxation layer may be interposed between the distributed Bragg reflector and the plurality of semiconductor laminate structures.

상기 제1 및 제2 추가 전극은 각각 상기 제1 및 제2 전극에 비해 좁은 폭을 가질 수 있으며, 또한, 상기 제1 및 제2 추가전극은 각각 상기 제1 및 제2 전극에서 멀어질수록 폭이 좁아질 수 있다.The first and second additional electrodes may have a narrower width than the first and second electrodes, respectively, and the first and second additional electrodes may be wider as they move away from the first and second electrodes, respectively. This can be narrowed.

한편, 상기 제1 전극은 상기 하나의 반도체 적층 구조체의 제1 도전형 반도체층에 전기적으로 접속되고, 상기 제2 전극은 상기 또 다른 반도체 적층 구조체의 제2 도전형 반도체층에 전기적으로 접속될 수 있다.Meanwhile, the first electrode may be electrically connected to the first conductive semiconductor layer of the one semiconductor laminate, and the second electrode may be electrically connected to the second conductive semiconductor layer of the another semiconductor laminate. have.

본 발명의 또 다른 태양에 따르면, 발광 다이오드 칩이 탑재된 발광 다이오드 패키지가 제공된다. 이 패키지는 리드 단자, 앞서 설명한 발광 다이오드 칩 및 상기 리드 단자와 상기 발광 다이오드 칩을 연결하는 본딩와이어를 포함한다. 상기 본딩와이어는 상기 발광 다이오드 칩의 추가전극과 상기 리드 단자를 연결한다.According to another aspect of the present invention, there is provided a light emitting diode package equipped with a light emitting diode chip. The package includes a lead terminal, the light emitting diode chip described above, and a bonding wire connecting the lead terminal and the light emitting diode chip. The bonding wire connects the additional electrode of the light emitting diode chip to the lead terminal.

본 발명의 또 다른 태양에 따른 발광 다이오드 칩 제조 방법은, 지지 기판 상에 복수개의 배어 칩들을 배열하되, 상기 각 배어 칩은 기판과, 상기 기판 상에 위치하는 질화갈륨계 화합물 반도체 적층 구조체로서, 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하는 반도체 적층 구조체와, 상기 반도체 적층 구조체에 전기적으로 접속된 전극을 포함하고; 상기 각 배어 칩의 전극 상에 추가 전극을 형성하고; 상기 지지 기판 상에서 상기 복수개의 배어 칩들 및 상기 추가 전극을 덮는 투명 코팅층을 형성하고; 상기 투명 코팅층의 상부를 제거하여 상기 추가 전극을 노출시키고; 상기 지지 기판을 제거하고; 상기 투명 코팅층을 분리하여 개별 발광 다이오드 칩들로 분리하는 것을 포함한다.According to another aspect of the present invention, there is provided a light emitting diode chip manufacturing method comprising: arranging a plurality of bare chips on a supporting substrate, wherein each bare chip is a substrate and a gallium nitride compound semiconductor laminate structure positioned on the substrate; A semiconductor laminated structure comprising a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer, and an electrode electrically connected to the semiconductor laminated structure; Forming additional electrodes on the electrodes of each bare chip; Forming a transparent coating layer covering the plurality of bare chips and the additional electrode on the support substrate; Removing the top of the transparent coating layer to expose the additional electrode; Removing the support substrate; And separating the transparent coating layer into individual light emitting diode chips.

균일한 투명 코팅층을 지지기판 상에서 배어 칩들에 형성하므로, 배어 칩들의 기판 측면에도 균일한 투명 코팅층을 형성할 수 있다. 또한, 추가전극을 사용함으로써 배어 칩들 상에 균일한 두께로 투명 코팅층을 형성할 수 있으며, 와이어를 용이하게 본딩할 수 있다. 나아가, 상기 지지 기판이 제거되기 때문에, 활성층에서 생성된 광의 방열 경로를 감소시킬 수 있다.Since a uniform transparent coating layer is formed on the bare chips on the support substrate, a uniform transparent coating layer may also be formed on the side surfaces of the bare chips. In addition, by using an additional electrode, a transparent coating layer may be formed on the bare chips with a uniform thickness, and the wires may be easily bonded. Furthermore, since the support substrate is removed, it is possible to reduce the heat radiation path of the light generated in the active layer.

상기 투명 코팅층은 그 사용 목적에 따라 다양한 재료를 함유할 수 있다. 예컨대, 상기 투명 코팅층은, 이에 한정되는 것은 아니나, 형광체 또는 확산재를 포함할 수 있다. 따라서, 상기 투명 코팅층은 파장 변환층 또는 확산층으로 사용될 수 있다.The transparent coating layer may contain various materials depending on the purpose of use. For example, the transparent coating layer may include, but is not limited to, a phosphor or a diffusion material. Therefore, the transparent coating layer may be used as a wavelength conversion layer or a diffusion layer.

상기 반도체 적층 구조체에 전기적으로 접속된 전극은 상기 제1 도전형 반도체층에 전기적으로 접속된 제1 전극 및 상기 제2 도전형 반도체층에 전기적으로 접속된 제2 전극을 포함할 수 있다. 또한, 상기 추가 전극을 형성하는 것은, 상기 제1 전극 상에 제1 추가 전극을 형성하고, 상기 제2 전극 상에 제2 추가 전극을 형성하는 것을 포함할 수 있다.The electrode electrically connected to the semiconductor stacked structure may include a first electrode electrically connected to the first conductive semiconductor layer and a second electrode electrically connected to the second conductive semiconductor layer. The forming of the additional electrode may include forming a first additional electrode on the first electrode and forming a second additional electrode on the second electrode.

상기 제1 추가 전극 및 제2 추가 전극의 상부면은 동일 높이에 위치할 수 있다. 이에 따라, 상기 투명 코팅층의 상부가 제거된 후, 투명 코팅층의 상부면과 상기 제1 및 제2 추가전극들의 상부면이 동일 면에 위치할 수 있다.Top surfaces of the first additional electrode and the second additional electrode may be positioned at the same height. Accordingly, after the upper portion of the transparent coating layer is removed, the upper surface of the transparent coating layer and the upper surface of the first and second additional electrodes may be positioned on the same surface.

몇몇 실시예들에 있어서, 상기 추가전극을 형성하는 것은 상기 배어 칩들을 지지 기판 상에 배열하기 전에 미리 수행될 수 있다. 다른 실시예들에 있어서, 상기 추가전극을 형성하는 것은 상기 배어 칩들을 지지 기판 상에 배열한 후에 수행될 수 있다.In some embodiments, forming the additional electrode may be performed in advance before arranging the bare chips on a support substrate. In other embodiments, the forming of the additional electrode may be performed after arranging the bare chips on a supporting substrate.

나아가, 상기 방법은 또한 상기 투명 코팅층을 형성하기 전에 상기 지지 기판 상에 배열된 배어 칩들을 덮는 스페이서층을 형성하는 것을 더 포함할 수 있다.Furthermore, the method may further comprise forming a spacer layer covering bare chips arranged on the support substrate prior to forming the transparent coating layer.

상기 스페이서층은 단일 절연층 또는 복수의 절연층으로 형성될 수 있으며, 투명 수지, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 또한, 상기 스페이서층은 응력 완화층을 더 포함할 수 있으며, 상기 분포 브래그 반사기는 상기 응력 완화층 상에 형성될 수 있다.The spacer layer may be formed of a single insulating layer or a plurality of insulating layers, and may be formed of a transparent resin, a silicon oxide film, or a silicon nitride film. In addition, the spacer layer may further include a stress relaxation layer, and the distribution Bragg reflector may be formed on the stress relaxation layer.

몇몇 실시예들에 있어서, 상기 배어 칩은, 상기 반도체 적층 구조체 상부에 위치하는 분포 브래그 반사기를 더 포함할 수 있다. 또한, 상기 배어 칩은, 상기 분포 브래그 반사기와 상기 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함할 수 있다.In some embodiments, the bare chip may further include a distributed Bragg reflector positioned on the semiconductor stacked structure. The bare chip may further include a stress relaxation layer interposed between the distributed Bragg reflector and the semiconductor laminate.

한편, 상기 지지 기판을 제거하는 것은 상기 투명 코팅층을 분리하기 전에 수행될 수 있으나, 이에 한정되는 것은 아니며, 상기 투명 코팅층의 상부를 제거하기 전에 수행될 수도 있으며, 또는 상기 투명 코팅층을 분리한 후에 수행될 수도 있다.On the other hand, removing the support substrate may be performed before separating the transparent coating layer, but is not limited thereto, and may be performed before removing the upper portion of the transparent coating layer, or after separating the transparent coating layer. May be

몇몇 실시예들에 있어서, 상기 배어 칩은 상기 기판 상에 위치하는 복수의 반도체 적층 구조체를 포함할 수 있다. 나아가, 상기 배어 칩은 상기 복수의 반도체 적층 구조체를 서로 연결하는 배선들을 더 포함할 수 있다.In some embodiments, the bare chip may include a plurality of semiconductor stacked structures disposed on the substrate. Furthermore, the bare chip may further include wirings connecting the plurality of semiconductor stacked structures to each other.

또한, 상기 배어 칩은, 상기 복수의 반도체 적층 구조체 상부에 위치하는 스페이서층을 더 포함할 수 있다. 상기 스페이서층은 절연층으로 형성될 수 있으며, 분포 브래그 반사기를 포함할 수 있다. 또한, 상기 스페이서층은 상기 분포 브래그 반사기와 상기 복수의 반도체 적층 구조체 사이에 개재된 응력 완화층을 더 포함할 수 있다.In addition, the bare chip may further include a spacer layer positioned on the plurality of semiconductor stacked structures. The spacer layer may be formed of an insulating layer and may include a distributed Bragg reflector. The spacer layer may further include a stress relaxation layer interposed between the distribution Bragg reflector and the plurality of semiconductor stacked structures.

본 발명에 따르면, 추가전극을 채택함으로써 파장변환을 수행하면서도 와이어 본딩을 용이하게 수행할 수 있는 발광 다이오드 칩을 제공할 수 있다. 또한, 본 발명에 따르면, 스페이서층을 채택함으로써 파장변환층 내의 형광체가 반도체 적층 구조체에서 방출되는 광에 의해 손상되는 것을 방지할 수 있다. 또한, 상기 스페이서층이 분포 브래그 반사기를 포함함으로써, 파장변환층에서 변환된 광이 반도체 적층 구조체 내부로 다시 입사되는 것을 방지할 수 있어 광 효율을 개선할 수 있다.According to the present invention, a light emitting diode chip capable of easily performing wire bonding while performing wavelength conversion by adopting an additional electrode can be provided. Further, according to the present invention, by adopting the spacer layer, it is possible to prevent the phosphor in the wavelength conversion layer from being damaged by the light emitted from the semiconductor laminate. In addition, since the spacer layer includes a distributed Bragg reflector, light converted in the wavelength conversion layer may be prevented from being incident again into the semiconductor laminate structure, thereby improving light efficiency.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 16은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 18은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩을 설명하기 위한 단면도이다.
도 19는 본 발명의 일 실시예에 따른 발광 다이오드 칩을 탑재한 발광 다이오드 패키지를 설명하기 위한 단면도이다.
도 20은 본 발명의 일 실시예에 따른 발광 다이오드 칩 제조 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating a light emitting diode chip according to an embodiment of the present invention.
2 is a cross-sectional view for describing a light emitting diode chip according to another exemplary embodiment of the present invention.
3 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
4 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
5 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
6 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
7 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
8 is a cross-sectional view for describing a light emitting diode chip according to still another embodiment of the present invention.
9 is a cross-sectional view for describing a light emitting diode chip according to still another embodiment of the present invention.
10 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
11 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
12 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
13 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
14 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
15 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
16 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
17 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
18 is a cross-sectional view for describing a light emitting diode chip according to another embodiment of the present invention.
19 is a cross-sectional view illustrating a light emitting diode package equipped with a light emitting diode chip according to an embodiment of the present invention.
20 is a cross-sectional view illustrating a method of manufacturing a light emitting diode chip according to an embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명된 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, with reference to the accompanying drawings will be described embodiments of the present invention; The following embodiments are provided as examples to ensure that the spirit of the present invention to those skilled in the art will fully convey. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, widths, lengths, thicknesses, and the like of components may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 1은 본 발명의 일 실시예에 따른 발광 다이오드 칩(101)을 설명하기 위한 단면도이다.1 is a cross-sectional view for describing a light emitting diode chip 101 according to an embodiment of the present invention.

발광 다이오드 칩(101)은 기판(21), 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 질화갈륨계 반도체 적층 구조체(30), 제1 전극(41), 제2 전극(42), 제1 추가 전극(43), 제2 추가 전극(44) 및 투명 코팅층, 예컨대 파장 변환층(50)을 포함한다. 또한, 제1 도전형 반도체층(25)과 기판(21) 사이에 버퍼층(23)이 개재될 수 있다.The light emitting diode chip 101 includes a gallium nitride based semiconductor stacked structure 30 including a substrate 21, a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29. The first electrode 41, the second electrode 42, the first additional electrode 43, the second additional electrode 44, and a transparent coating layer such as the wavelength conversion layer 50 are included. In addition, a buffer layer 23 may be interposed between the first conductivity type semiconductor layer 25 and the substrate 21.

기판(21)은 반도체 적층 구조체가 위치하는 상면, 상기 상면에 대향하는 하면, 상면과 하면을 연결하는 측면을 갖는다. 기판(21)은 투명 기판이면 특별히 한정되지 않으며, 질화물 반도체층을 성장시킬 수 있는 기판, 예컨대 사파이어, 실리콘 탄화물, 스피넬, 또는 실리콘 등일 수 있다. 기판(21)은 반도체 적층 구조체에 비해 상대적으로 두꺼울 수 있으며, 반도체 적층 구조체에서 생성된 광의 일부가 기판(21)의 측면을 통해 방출될 수 있다.The substrate 21 has an upper surface on which the semiconductor laminate structure is located, a lower surface opposing the upper surface, and a side surface connecting the upper surface and the lower surface. The substrate 21 is not particularly limited as long as it is a transparent substrate, and may be a substrate capable of growing a nitride semiconductor layer, such as sapphire, silicon carbide, spinel, silicon, or the like. The substrate 21 may be relatively thick compared to the semiconductor laminate, and a portion of the light generated in the semiconductor laminate may be emitted through the side of the substrate 21.

상기 활성층(27), 상기 제1 및 제2 도전형 반도체층들(25, 29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 제1 및 제2 도전형 반도체층들(25, 29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상기 제1 도전형 및/또는 제2 도전형 반도체층(25, 29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 예컨대, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있으나, 이에 한정되는 것은 아니며, 그 반대일 수 있다. 버퍼층(23)은 기판(21)과 제1 도전형 반도체층(25) 사이에서 격자 부정합을 완화하여 반도체층들(25, 27, 29) 내에 발생되는 결함밀도를 감소시킨다.The active layer 27 and the first and second conductive semiconductor layers 25 and 29 may be formed of a III-N-based compound semiconductor such as (Al, Ga, In) N semiconductor. The first and second conductivity-type semiconductor layers 25 and 29 may be single layers or multiple layers, respectively. For example, the first conductivity type and / or second conductivity type semiconductor layers 25 and 29 may include a contact layer and a cladding layer, and may also include a superlattice layer. In addition, the active layer 27 may have a single quantum well structure or a multiple quantum well structure. For example, the first conductivity type may be n type, and the second conductivity type may be p type, but is not limited thereto and vice versa. The buffer layer 23 mitigates lattice mismatch between the substrate 21 and the first conductivity type semiconductor layer 25 to reduce the defect density generated in the semiconductor layers 25, 27, and 29.

한편, 제1 전극(41)은 제1 도전형 반도체층(25)의 노출된 표면에 접촉하여 제1 도전형 반도체층(27)에 전기적으로 접속한다. 또한, 제2 전극(42)은 제2 도전형 반도체층(29) 상부에 위치하여 제2 도전형 반도체층(29)에 전기적으로 접속한다. 제1 전극(41) 및 제2 전극(42)은 예컨대, Ti, Cu, Ni, Al, Au 또는 Cr을 포함할 수 있으며 이들 중 2개 이상의 물질로 형성될 수도 있다. 또한, 전류 분산을 위해 Ni/Au, ITO, IZO, ZnO와 같은 투명 도전층이 제2 도전형 반도체층(29) 상에 형성될 수 있으며, 제2 전극(42)은 상기 투명 도전층에 접속할 수 있다.On the other hand, the first electrode 41 is in contact with the exposed surface of the first conductivity type semiconductor layer 25 and electrically connected to the first conductivity type semiconductor layer 27. In addition, the second electrode 42 is positioned above the second conductive semiconductor layer 29 and electrically connected to the second conductive semiconductor layer 29. The first electrode 41 and the second electrode 42 may include, for example, Ti, Cu, Ni, Al, Au, or Cr, and may be formed of two or more of these materials. In addition, a transparent conductive layer such as Ni / Au, ITO, IZO, or ZnO may be formed on the second conductive semiconductor layer 29 to distribute current, and the second electrode 42 may be connected to the transparent conductive layer. Can be.

제1 추가 전극(43) 및 제2 추가 전극(44)이 각각 제1 전극(41) 및 제2 전극(42) 상에 위치한다. 제1 추가 전극(43) 및 제2 추가 전극(43)은 각각 제1 전극(41) 및 제2 전극(42)의 폭에 비해 좁은 폭을 갖는다. 즉, 제1 및 제2 추가전극(43, 44)은 각각 제1 전극(41) 및 제2 전극(42) 상부에 한정된다. 또한, 제1 추가 전극(43) 및 제2 추가 전극(44)은 각각 제1 전극(41) 및 제2 전극(42)으로부터 멀어질수록 폭이 좁아지는 형상을 가질 수 있다. 이러한 형상에 의해, 제1 추가 전극(43) 및 제2 추가 전극(44)이 각각 제1 전극(41) 및 제2 전극(42)에 안정하게 부착되어 유지될 수 있으며, 와이어 본딩 등의 후속 공정에 유리하다. 제1 및 제2 추가전극(43, 44)이 제1 전극(41) 및 제2 전극(42) 상에 안정하게 유지될 수 있도록 바닥면에 대한 높이의 비율을 소정 범위 내에 제한할 수 있다.The first additional electrode 43 and the second additional electrode 44 are positioned on the first electrode 41 and the second electrode 42, respectively. The first additional electrode 43 and the second additional electrode 43 have a width narrower than that of the first electrode 41 and the second electrode 42, respectively. That is, the first and second additional electrodes 43 and 44 are defined above the first electrode 41 and the second electrode 42, respectively. In addition, the first additional electrode 43 and the second additional electrode 44 may have a shape that becomes narrower as they move away from the first electrode 41 and the second electrode 42, respectively. With such a shape, the first additional electrode 43 and the second additional electrode 44 can be stably attached to the first electrode 41 and the second electrode 42, respectively, and can be maintained after the wire bonding or the like. It is advantageous for the process. The ratio of the height to the bottom may be limited within a predetermined range so that the first and second additional electrodes 43 and 44 can be stably maintained on the first electrode 41 and the second electrode 42.

파장 변환층(50)은 에폭시 또는 실리콘에 형광체가 함유되어 형성되거나 또는 형광체만으로 형성될 수 있다. 예컨대, 파장 변환층(50)은 에폭시 또는 실리콘에 형광체를 함유한 후, 이를 도포하여 형성될 수 있다. 이 경우, 기판(21)의 측면에 균일한 두께의 파장변환층(50)이 형성되도록 몰드(mold)가 사용될 수 있다. 이때, 제1 추가 전극(43) 및 제2 추가 전극(44)의 상면 전체 또는 일부가 노출되도록 몰드가 배치되어 파장 변환층(50)이 형성될 수 있으며, 또는 제1 추가 전극(43) 및 제2 추가 전극(44)을 덮도록 형광체를 함유하는 수지가 도포된 후, 수지를 기계적으로 연마함으로써 제1 추가 전극(43) 및 제2 추가 전극(44)의 상면을 노출시킬 수 있다. 이에 따라, 상면이 평평한 파장 변환층(50)이 형성될 수 있으며, 제1 추가 전극(43) 및 제2 추가 전극(44)이 파장 변환층(50)을 관통하여 외부에 노출된다.The wavelength conversion layer 50 may be formed by containing phosphors in epoxy or silicon, or may be formed of only phosphors. For example, the wavelength conversion layer 50 may be formed by containing a phosphor in epoxy or silicon, and then applying it. In this case, a mold may be used to form the wavelength conversion layer 50 having a uniform thickness on the side of the substrate 21. In this case, the mold may be disposed to expose all or part of the upper surfaces of the first additional electrode 43 and the second additional electrode 44 to form the wavelength conversion layer 50, or the first additional electrode 43 and After the resin containing the phosphor is applied to cover the second additional electrode 44, the upper surfaces of the first additional electrode 43 and the second additional electrode 44 may be exposed by mechanically polishing the resin. Accordingly, the wavelength conversion layer 50 having a flat upper surface may be formed, and the first additional electrode 43 and the second additional electrode 44 pass through the wavelength conversion layer 50 and are exposed to the outside.

나아가, 파장 변환층(50)은 예컨대 1.4~2.0 범위 내의 굴절률을 가질 수 있으며, 굴절률을 조절하기 위해 TiO₂, SiO₂, Y₂O₃ 등의 분말이 파장 변환층(50) 내에 혼입될 수 있다.Further, the wavelength conversion layer 50 may have a refractive index within a range of, for example, 1.4 to 2.0, and powders such as TiO ₂ , SiO ₂ , and Y ₂ O ₃ may be incorporated into the wavelength conversion layer 50 to control the refractive index. have.

한편, 도시된 바와 같이, 제1 추가 전극(43)의 상면은 제2 추가 전극(44)의 상면과 동일한 높이에 위치할 수 있다. 따라서, 제2 도전형 반도체층(29) 및 활성층(25)의 일부를 제거하여 제1 도전형 반도체층(25)을 노출시킨 경우, 도시한 바와 같이, 제1 추가 전극(43)이 제2 추가 전극(44)에 비해 더 길 수 있다.On the other hand, as shown, the upper surface of the first additional electrode 43 may be located at the same height as the upper surface of the second additional electrode 44. Therefore, when the first conductive semiconductor layer 25 is exposed by removing a portion of the second conductive semiconductor layer 29 and the active layer 25, as shown in the drawing, the first additional electrode 43 is a second electrode. It may be longer than the additional electrode 44.

파장 변환층(50)은 기판(21)의 측면 및 반도체 적층 구조체(30)의 상부를 덮을 수 있다. 따라서, 반도체 적층 구조체(30)의 상면을 통해 방출되는 광뿐만 아니라, 기판(21)의 측면을 통해 방출되는 광에 대해서도 파장 변환을 수행할 수 있는 발광 다이오드 칩(101)이 제공될 수 있다.The wavelength conversion layer 50 may cover the side surface of the substrate 21 and the upper portion of the semiconductor stacked structure 30. Accordingly, the LED chip 101 capable of performing wavelength conversion on not only light emitted through the upper surface of the semiconductor stacked structure 30 but also light emitted through the side surface of the substrate 21 may be provided.

도 2는 본 발명의 다른 실시예에 따른 발광 다이오드 칩(102)을 설명하기 위한 단면도이다.2 is a cross-sectional view for describing a light emitting diode chip 102 according to another embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 발광 다이오드 칩(102)은 도 1의 발광 다이오드 칩(101)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 앞서 설명한 실시예의 발광 다이오드 칩(101)과 동일한 구성요소에 대해서는 중복을 피하기 위해 상세한 설명을 생략한다.Referring to FIG. 2, the LED chip 102 according to the present embodiment is generally similar to the LED chip 101 of FIG. 1, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more. In addition, a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30. The second electrode 42 may be connected to the transparent conductive layer 31. The same components as those of the LED chip 101 of the above-described embodiment will be omitted in order to avoid duplication.

스페이서층(33)은 상기 반도체 적층 구조체(30) 및 투명 도전층(31)의 상부를 덮을 수 있다. 상기 스페이서층(33)에 의해 상기 파장변환층(50)이 반도체 적층 구조체(30)로부터 이격된다. 스페이서층(33)은 예컨대, 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있다. 또한, 상기 스페이서층(33)은 굴절률이 다른 절연층들, 예컨대 SiO₂/TiO₂ 또는 SiO₂/Nb₂O₅를 교대로 적층한 분포 브래그 반사기로 형성될 수 있다. 이 경우, 굴절률이 다른 절연층들의 광학 두께를 조절함으로써, 상기 스페이서층(33)은 활성층(27)에서 생성된 광을 투과시키고, 외부에서 입사되거나 파장 변환층(50)에서 변환된 광을 반사시킬 수 있다. 이러한 분포 브래그 반사기는 가시광 영역 중 장파장 영역의 광을 반사시키고, 활성층(27)에서 생성된 단파장 가시광 또는 자외선을 투과시키는 반사 대역을 갖는다. 특히, TiO₂에 비해 Nb₂O₅의 광 흡수율이 상대적으로 작기 때문에, SiO₂/Nb₂O₅를 이용하여 분포 브래그 반사기를 형성하는 것이 광 손실을 방지하기 위해 더 바람직하다.The spacer layer 33 may cover the upper portion of the semiconductor laminate 30 and the transparent conductive layer 31. The wavelength conversion layer 50 is spaced apart from the semiconductor stacked structure 30 by the spacer layer 33. The spacer layer 33 may be formed of, for example, silicon nitride or silicon oxide. In addition, the spacer layer 33 may be formed of a distribution Bragg reflector in which alternate layers having different refractive indices, for example, SiO ₂ / TiO ₂ or SiO ₂ / Nb ₂ O _5, are alternately stacked. In this case, by adjusting the optical thickness of the insulating layers having different refractive indices, the spacer layer 33 transmits the light generated in the active layer 27 and reflects the light incident from the outside or converted in the wavelength conversion layer 50. You can. The distributed Bragg reflector reflects light in a long wavelength region of the visible light region and has a reflection band for transmitting short wavelength visible light or ultraviolet rays generated in the active layer 27. In particular, since the light absorption of Nb ₂ O ₅ is relatively small compared to TiO ₂ , it is more preferable to form a distributed Bragg reflector using SiO ₂ / Nb ₂ O ₅ to prevent light loss.

한편, 상기 기판(21)의 하부에 하부 분포 브래그 반사기(45)가 위치한다. 상기 하부 분포 브래그 반사기(45)는 굴절률이 서로 다른 절연층들을 교대로 적층함으로써 형성되며, 청색 파장 영역의 광, 예컨대 활성층(27)에서 생성된 광뿐만 아니라, 황색 파장 영역의 광 혹은 녹색 및/또는 적색 파장 영역의 광에 대해서도 상대적으로 높은, 바람직하게 90% 이상의 반사율을 갖는다. 나아가, 상기 하부 분포 브래그 반사기(45)는 예컨대 400~700nm의 파장 범위에 걸쳐 전체적으로 90% 이상의 반사율을 가질 수도 있다.The lower distribution Bragg reflector 45 is positioned below the substrate 21. The lower distribution Bragg reflector 45 is formed by alternately stacking insulating layers having different refractive indices, and is not only light generated in a blue wavelength region, for example, light generated in the active layer 27, but also light or green and / or in a yellow wavelength region. Or relatively high, preferably 90% or more, of light in the red wavelength region. Further, the lower distribution Bragg reflector 45 may have a reflectivity of 90% or more as a whole over a wavelength range of, for example, 400 to 700 nm.

넓은 파장 영역에 걸쳐 상대적으로 높은 반사율을 갖는 하부 분포 브래그 반사기(45)는 반복 적층되는 재료층들의 각 광학 두께를 제어함으로써 형성된다. 상기 하부 분포 브래그 반사기(45)는 예컨대, SiO₂의 제1층과 TiO₂의 제2층을 교대로 적층하여 형성되거나, SiO₂의 제1층과 Nb₂O₅의 제2층을 교대로 적층하여 형성될 수 있다. TiO₂에 비해 Nb₂O₅의 광 흡수율이 상대적으로 작기 때문에, SiO₂의 제1층과 Nb₂O₅의 제2층을 교대로 적층하는 것이 더 바람직하다. 제1층과 제2층의 적층수가 증가할수록 분포 브래그 반사기(45)의 반사율이 더욱 안정적이며, 예컨대, 분포 브래그 반사기(40)의 적층수는 50층 이상, 즉 25쌍 이상일 수 있다.The lower distribution Bragg reflector 45, which has a relatively high reflectance over a wide wavelength region, is formed by controlling the respective optical thicknesses of the layers of material that are repeatedly stacked. The lower distribution Bragg reflector 45 is formed by alternately stacking, for example, a first layer of SiO ₂ and a second layer of TiO ₂ , or alternately between a first layer of SiO ₂ and a second layer of Nb ₂ O ₅ . It can be formed by laminating. Since the light absorption of Nb ₂ O ₅ is relatively smaller than that of TiO ₂ , it is more preferable to alternately stack the first layer of SiO ₂ and the second layer of Nb ₂ O ₅ . As the number of stacked layers of the first and second layers increases, the reflectance of the distributed Bragg reflector 45 is more stable. For example, the number of stacked Bragg reflectors 40 may be 50 or more, that is, 25 pairs or more.

교대로 적층되는 제1층들 또는 제2층들이 모두 동일한 두께를 가질 필요는 없으며, 활성층(27)에서 생성된 광의 파장뿐만 아니라 가시영역의 다른 파장에 대해서도 상대적으로 높은 반사율을 갖도록 제1층들 및 제2층들의 두께가 선택된다. 또한, 특정 파장 대역에 대해 반사율이 높은 복수의 분포 브래그 반사기들을 적층하여 상기 하부 분포 브래그 반사기(45)를 형성할 수도 있다.The first or second layers stacked alternately do not have to have the same thickness, and the first layers and the first layers and the first layers and the second layers do not have to have the same thickness, but have relatively high reflectance not only for the wavelength of the light generated in the active layer 27 but also for other wavelengths in the visible region. The thickness of the two layers is chosen. In addition, the lower distribution Bragg reflector 45 may be formed by stacking a plurality of distribution Bragg reflectors having a high reflectance for a specific wavelength band.

상기 하부 분포 브래그 반사기(45)를 채택함으로써, 파장변환층(50)에서 변환된 광이 다시 기판(21)쪽으로 입사될 때, 이 입사된 광을 다시 반사시켜 외부로 방출할 수 있으며, 따라서 광 효율을 개선할 수 있다.By adopting the lower distribution Bragg reflector 45, when the light converted in the wavelength conversion layer 50 is incident again toward the substrate 21, the incident light can be reflected again and emitted to the outside, thus light The efficiency can be improved.

한편, 상기 분포 브래그 반사기(45)의 첫째층 및 마지막층은 SiO₂일 수 있다. SiO₂를 분포 브래그 반사기(45)의 첫째층 및 마지막층에 배치함으로써 분포 브래그 반사기(45)를 기판(21)에 안정하게 부착할 수 있고, 또한, 상기 마지막 SiO₂층을 이용하여 하부 분포 브래그 반사기(45)를 보호할 수 있다.Meanwhile, the first and last layers of the distribution Bragg reflector 45 may be SiO ₂ . By disposing SiO ₂ on the first and last layers of the distributed Bragg reflector 45, the distributed Bragg reflector 45 can be stably attached to the substrate 21, and the lower distributed Bragg can be used using the last SiO ₂ layer. The reflector 45 can be protected.

금속층(47)은 상기 하부 분포 브래그 반사기(45)의 하부에 위치한다. 상기 금속층(47)은 하부 분포 브래그 반사기(45)를 투과한 광을 반사시키기 위해 알루미늄과 같은 반사 금속으로 형성될 수 있으나, 반사 금속 이외의 금속으로 형성될 수도 있다. 더욱이, 금속층(47)은 적층 구조체(30)에서 생성된 열을 외부로 방출하는 것을 도와, 발광 다이오드 칩(102)의 열 방출 성능을 향상시킨다.The metal layer 47 is positioned under the lower distribution Bragg reflector 45. The metal layer 47 may be formed of a reflective metal such as aluminum to reflect light transmitted through the lower distribution Bragg reflector 45, but may be formed of a metal other than the reflective metal. Furthermore, the metal layer 47 helps to release heat generated in the stacked structure 30 to the outside, thereby improving the heat dissipation performance of the light emitting diode chip 102.

본 실시예에 따르면, 스페이서층(33)을 장파장의 가시광에 대해 반사율이 높은 분포 브래그 반사기로 형성함으로써 파장변환층(50)에서 변환된 광이 다시 반도체 적층 구조체(30) 내로 입사되는 것을 방지할 수 있다. 또한, 하부 분포 브래그 반사기(45)를 채택함으로써, 외부에서 기판(21)쪽으로 입사되거나 파장 변환층(50)에서 변환된 광이 기판(21)쪽으로 입사된 경우, 이를 다시 반사시킬 수 있어 광 효율을 개선할 수 있다.According to the present embodiment, the spacer layer 33 is formed as a distributed Bragg reflector having a high reflectance for visible light having a long wavelength, thereby preventing the light converted in the wavelength conversion layer 50 from being incident again into the semiconductor stacked structure 30. Can be. In addition, by adopting the lower distribution Bragg reflector 45, when light incident from the outside toward the substrate 21 or converted from the wavelength conversion layer 50 is incident to the substrate 21, it can be reflected back to the light efficiency Can be improved.

도 3은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(103)을 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a light emitting diode chip 103 according to another embodiment of the present invention.

도 3을 참조하면, 발광 다이오드 칩(103)은 도 2를 참조하여 설명한 발광 다이오드 칩(102)과 유사하나, 상기 스페이서층(30)에 더하여 또는 상기 스페이서층(30)을 대체하여 응력 완화층(35) 및 상부 분포 브래그 반사기(37)가 파장변환층(50)과 반도체 적층 구조체(30) 사이에 개재된 것에 차이가 있다. 즉, 응력 완화층(35)이 반도체 적층 구조체(30) 상부, 예컨대 스페이서층(33) 상에 위치할 수 있으며, 그 위에 상부 분포 브래그 반사기(37)가 위치한다. 상기 응력 완화층(35) 및 상기 상부 분포 브래그 반사기(37) 또한 스페이서층으로서 기능한다.Referring to FIG. 3, the light emitting diode chip 103 is similar to the light emitting diode chip 102 described with reference to FIG. 2, but has a stress relaxation layer in addition to or in place of the spacer layer 30. There is a difference between the 35 and the upper distribution Bragg reflector 37 interposed between the wavelength conversion layer 50 and the semiconductor laminate 30. That is, the stress relaxation layer 35 may be located above the semiconductor stack 30, for example on the spacer layer 33, on which the upper distribution Bragg reflector 37 is located. The stress relaxation layer 35 and the upper distribution Bragg reflector 37 also function as spacer layers.

상기 상부 분포 브래그 반사기(37)는 굴절률이 다른 절연층들, 예컨대 SiO₂/TiO₂ 또는 SiO₂/Nb₂O₅를 교대로 적층하여 형성될 수 있다. 이 경우, 굴절률이 다른 절연층들의 광학 두께를 조절함으로써, 상기 상부 분포 브래그 반사기(37)는 활성층(27)에서 생성된 광을 투과시키고, 외부에서 입사되거나 파장 변환층(50)에서 변환된 광을 반사시킬 수 있다. 상기 상부 분포 브래그 반사기(37)는 가시광 영역 중 장파장 영역의 광을 반사시키고, 활성층(27)에서 생성된 단파장 가시광 또는 자외선을 투과시키는 반사 대역을 갖는다. 특히, TiO₂에 비해 Nb₂O₅의 광 흡수율이 상대적으로 작기 때문에, SiO₂/Nb₂O₅를 이용하여 분포 브래그 반사기를 형성하는 것이 광 손실을 방지하기 위해 더 바람직하다.The upper distribution Bragg reflector 37 may be formed by alternately stacking insulating layers having different refractive indices, for example, SiO ₂ / TiO ₂ or SiO ₂ / Nb ₂ O ₅ . In this case, by adjusting the optical thicknesses of the insulating layers having different refractive indices, the upper distribution Bragg reflector 37 transmits the light generated in the active layer 27, and is incident from the outside or converted in the wavelength conversion layer 50. Can be reflected. The upper distribution Bragg reflector 37 reflects light in a long wavelength region of the visible light region and has a reflection band for transmitting short wavelength visible or ultraviolet rays generated in the active layer 27. In particular, since the light absorption of Nb ₂ O ₅ is relatively small compared to TiO ₂ , it is more preferable to form a distributed Bragg reflector using SiO ₂ / Nb ₂ O ₅ to prevent light loss.

한편, 응력 완화층(35)은 스핀 온 글래스(SOG) 또는 다공성 실리콘 산화막으로 형성될 수 있다. 상기 응력 완화층(35)은 상기 상부 분포 브래그 반사기(37)의 응력을 완화하여 상부 분포 브래그 반사기(37)의 박리를 방지한다.The stress relaxation layer 35 may be formed of spin on glass (SOG) or a porous silicon oxide layer. The stress relaxation layer 35 relaxes the stress of the upper distribution Bragg reflector 37 to prevent peeling of the upper distribution Bragg reflector 37.

굴절률이 다른 절연층들, 예컨대 SiO₂/TiO₂ 또는 SiO₂/Nb₂O₅를 교대로 적층하여 상부 분포 브래그 반사기(37)를 형성할 경우, 상대적으로 고밀도의 층들이 적층되기 때문에, 분포 브래그 반사기에 생기는 응력이 커진다. 이에 따라 분포 브래그 반사기가 그 아래의 층, 예컨대 스페이서층(33)으로부터 박리되기 쉽다. 따라서, 응력 완화층(35)을 상부 분포 브래그 반사기(37) 하부에 배치함으로써 상부 분포 브래그 반사기(37)의 박리를 방지할 수 있다.When insulating layers having different refractive indices, such as SiO ₂ / TiO ₂ or SiO ₂ / Nb ₂ O _5, are alternately stacked to form the upper distribution Bragg reflector 37, the distribution Bragg is distributed because relatively high density layers are stacked. The stress generated in the reflector becomes large. As a result, the distributed Bragg reflector is likely to peel off from the layer below it, for example the spacer layer 33. Therefore, by disposing the stress relaxation layer 35 below the upper distribution Bragg reflector 37, the peeling of the upper distribution Bragg reflector 37 can be prevented.

한편, 본 실시예에 있어서, 상기 스페이서층(33)은 단일층, 예컨대 실리콘 질화물 또는 실리콘 산화물로 형성될 수 있으며, 생략될 수도 있다.Meanwhile, in the present embodiment, the spacer layer 33 may be formed of a single layer, for example, silicon nitride or silicon oxide, or may be omitted.

도 4는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(104)을 설명하기 위한 단면도이다.4 is a cross-sectional view for describing a light emitting diode chip 104 according to another embodiment of the present invention.

도 4를 참조하면, 앞서 도 1 내지 도 3에서 수평형 발광 다이오드 칩(101, 102, 103)을 예로서 설명하였지만 상기 발광 다이오드 칩(104)은 수직형 발광 다이오드 칩이다. 상기 발광 다이오드 칩(104)은 기판(51), 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 반도체 적층 구조체(30), 상부 전극(41), 추가 전극(43) 및 파장 변환층(60)을 포함한다. 상기 파장변환층(60)은 스페이서층에 의해 반도체 적층 구조체(30)로부터 이격될 수 있다. 예컨대, 상기 스페이서층은 도 2를 참조하여 설명한 바와 같은 스페이서층(33)을 포함할 수 있으며, 또한 도 3을 참조하여 설명한 바와 같이 스페이서층(33), 응력완화층(35) 및/또는 상부 분포 브래그 반사기(37)를 포함할 수 있다. 나아가, 상기 발광 다이오드 칩(104)은 반사 금속층(55), 장벽 금속층(57) 및 본딩 금속(53)을 포함할 수 있다.Referring to FIG. 4, the horizontal light emitting diode chips 101, 102, and 103 are described as an example in FIGS. 1 to 3, but the light emitting diode chip 104 is a vertical light emitting diode chip. The light emitting diode chip 104 may include a semiconductor stacked structure 30 and an upper electrode including a substrate 51, a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29. 41, an additional electrode 43, and a wavelength converting layer 60. The wavelength conversion layer 60 may be spaced apart from the semiconductor stacked structure 30 by a spacer layer. For example, the spacer layer may include the spacer layer 33 as described with reference to FIG. 2, and also as described with reference to FIG. 3, the spacer layer 33, the stress relaxation layer 35, and / or the upper portion. It may include a distribution Bragg reflector 37. In addition, the LED chip 104 may include a reflective metal layer 55, a barrier metal layer 57, and a bonding metal 53.

기판(51)은 반도체층들(25, 27, 29)을 성장시키기 위한 성장기판과 구분되며, 이미 성장된 화합물 반도체층들(25, 27, 29)에 부착된 2차 기판이다. 상기 기판(51)은 도전성 기판, 예컨대 금속 기판 또는 반도체 기판일 수 있으나, 이에 한정되는 것은 아니며, 사파이어와 같은 절연 기판일 수도 있다.The substrate 51 is distinguished from a growth substrate for growing the semiconductor layers 25, 27, and 29, and is a secondary substrate attached to the compound semiconductor layers 25, 27, and 29 that have already been grown. The substrate 51 may be a conductive substrate, for example, a metal substrate or a semiconductor substrate, but is not limited thereto, and may be an insulating substrate such as sapphire.

반도체 적층 구조체(30)는 기판(51) 상에 위치하며, 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함한다. 여기서, 상기 반도체 적층 구조체(30)는 일반적인 수직형 발광 다이오드와 같이 p형 화합물 반도체층(29)이 n형 화합물 반도체층(25)에 비해 기판(51) 측에 가깝게 위치한다. 상기 반도체 적층 구조체(30)는 기판(51)의 일부 영역 상에 위치할 수 있다. 즉, 기판(51)이 반도체 적층 구조체(30)에 비해 상대적으로 넓은 면적을 가지며, 반도체 적층 구조체(30)는 상기 기판(51)의 가장자리로 둘러싸인 영역 내에 위치할 수 있다.The semiconductor stacked structure 30 is positioned on the substrate 51 and includes a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29. In this case, the p-type compound semiconductor layer 29 is located closer to the substrate 51 side than the n-type compound semiconductor layer 25 like a normal vertical light emitting diode. The semiconductor stacked structure 30 may be located on a portion of the substrate 51. That is, the substrate 51 may have a relatively larger area than the semiconductor stack 30, and the semiconductor stack 30 may be located in an area surrounded by the edge of the substrate 51.

상기 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)은 도 1을 참조하여 설명한 반도체층들과 유사하므로 상세한 설명은 생략한다. 한편, 저항이 상대적으로 작은 n형 화합물 반도체층(25)을 기판(51)의 반대쪽에 위치하도록 함으로써 n형 화합물 반도체층(25)의 상부면에 거칠어진 표면이 형성될 수 있다.Since the first conductive semiconductor layer 25, the active layer 27, and the second conductive semiconductor layer 29 are similar to those of the semiconductor layers described with reference to FIG. 1, a detailed description thereof will be omitted. Meanwhile, the roughened surface may be formed on the upper surface of the n-type compound semiconductor layer 25 by placing the n-type compound semiconductor layer 25 having a relatively low resistance on the opposite side of the substrate 51.

상기 기판(51)과 반도체 적층 구조체(30) 사이에 반사 금속층(55)이 개재될 수 있으며, 장벽 금속층(57)이 기판(51)과 반사 금속층(55) 사이에 개재되어 반사 금속층(55)을 둘러쌀 수 있다. 나아가, 상기 기판(51)은 본딩 금속(53)을 통해 반도체 적층 구조체(30)에 본딩될 수 있다. 상기 반사 금속층(55) 및 상기 장벽 금속층(57)이 상기 제2 도전형 반도체층(29)에 전기적으로 접속된 하부 전극으로 기능할 수 있다.A reflective metal layer 55 may be interposed between the substrate 51 and the semiconductor stacked structure 30, and a barrier metal layer 57 is interposed between the substrate 51 and the reflective metal layer 55 to reflect the metal layer 55. Can surround. In addition, the substrate 51 may be bonded to the semiconductor stacked structure 30 through the bonding metal 53. The reflective metal layer 55 and the barrier metal layer 57 may function as a lower electrode electrically connected to the second conductive semiconductor layer 29.

한편, 상기 반도체 적층 구조체(30) 상부에 파장변환층(60)이 위치한다. 상기 파장변환층(60)은 상기 반도체 적층 구조체(30) 상부에 한정되어 위치할 수 있으나, 이에 한정되는 것은 아니며, 상기 반도체 적층 구조체(30)의 측면, 나아가 상기 기판(51)의 측면을 덮을 수도 있다.Meanwhile, the wavelength conversion layer 60 is positioned on the semiconductor stacked structure 30. The wavelength conversion layer 60 may be limited to the upper portion of the semiconductor stack 30, but is not limited thereto. The wavelength conversion layer 60 may cover the side of the semiconductor stack 30 and the side surface of the substrate 51. It may be.

스페이서층(33)이 반도체 적층 구조체(30)의 상부면을 덮고, 그 위에 차례로 응력 완화층(35) 및 상부 분포 브래그 반사기(37)가 위치할 수 있다. 상기 절연층(33), 응력 완화층(35) 및 상부 분포 브래그 반사기(37)는 도 3을 참조하여 설명한 것과 동일한 재질로 형성될 수 있으므로 중복을 피하기 위해 상세한 설명은 생략한다. 또한, 상기 스페이서층(33)은 생략될 수도 있다. 또한, 상기 스페이서층(33)은 도 2의 실시예에서 설명한 바와 같이 분포 브래그 반사기일 수 있으며, 이 경우, 응력 완화층(35) 및 상부 분포 브래그 반사기(37)는 생략될 수 있다.A spacer layer 33 may cover the top surface of the semiconductor stack 30, on which a stress relief layer 35 and an upper distribution Bragg reflector 37 may be located. Since the insulating layer 33, the stress relaxation layer 35, and the upper distribution Bragg reflector 37 may be formed of the same material as described with reference to FIG. 3, a detailed description thereof will be omitted to avoid duplication. In addition, the spacer layer 33 may be omitted. In addition, the spacer layer 33 may be a distributed Bragg reflector as described in the embodiment of FIG. 2. In this case, the stress relaxation layer 35 and the upper distributed Bragg reflector 37 may be omitted.

한편, 상부 전극(41)이 반도체 적층 구조체(30), 예컨대 제1 도전형 반도체층(25) 상에 위치하여 제1 도전형 반도체층(25)에 전기적으로 접속되며, 추가 전극(43)이 상기 상부 전극(41) 상에 위치한다. 상기 추가 전극(43)은 앞서 도 1을 참조하여 설명한 제1 추가전극(43) 또는 제2 추가전극(44)과 동일한 형상 및 구조를 가질 수 있다. 상기 추가 전극(43)이 상기 파장 변환층(60)을 통해 외부에 노출된다.Meanwhile, the upper electrode 41 is positioned on the semiconductor stacked structure 30, for example, the first conductive semiconductor layer 25, and electrically connected to the first conductive semiconductor layer 25, and the additional electrode 43 is provided. It is located on the upper electrode 41. The additional electrode 43 may have the same shape and structure as the first additional electrode 43 or the second additional electrode 44 described above with reference to FIG. 1. The additional electrode 43 is exposed to the outside through the wavelength conversion layer 60.

도 5는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(105)을 설명하기 위한 단면도이다.5 is a cross-sectional view for describing a light emitting diode chip 105 according to another embodiment of the present invention.

도 5를 참조하면, 발광 다이오드(105)는 도 1을 참조하여 설명한 발광 다이오드 칩(101)과 대체로 유사하나, 파장변환층(50)이 반도체 적층 구조체(30)로부터 떨어져 있는 것에 차이가 있다. 즉, 파장 변환층(50)과 반도체 적층 구조체(30) 사이에 스페이서층(61)이 개재되어 있다. Referring to FIG. 5, the light emitting diode 105 is generally similar to the light emitting diode chip 101 described with reference to FIG. 1, except that the wavelength conversion layer 50 is separated from the semiconductor stacked structure 30. That is, the spacer layer 61 is interposed between the wavelength conversion layer 50 and the semiconductor laminated structure 30.

파장 변환층(50)이 반도체 적층 구조체(30)로부터 이격됨에 따라 활성층(27)에서 생성된 광에 의해 파장 변환층(50)의 수지 또는 형광체가 열화되는 것을 방지할 수 있다. 스페이서층(61)은 기판(21)의 측면과 파장 변환층(50) 사이에도 개재될 수 있다.As the wavelength conversion layer 50 is spaced apart from the semiconductor stacked structure 30, the resin or the phosphor of the wavelength conversion layer 50 may be prevented from being deteriorated by the light generated in the active layer 27. The spacer layer 61 may also be interposed between the side surface of the substrate 21 and the wavelength conversion layer 50.

상기 스페이서층(61)은, 투명 수지, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있다. 상기 스페이서층(61)은, 형광체로 전달되는 열을 감소시키기 위해, 열전도율이 낮을수록 유리하며, 예컨대 3W/mK 미만의 열전도율을 가질 수 있다. 또한, 상기 스페이서층(61)이 투명 수지로 형성되는 경우, 투명 수지의 굴절률을 조절하기 위해 TiO₂, SiO₂, Y₂O₃ 등의 분말이 투명 수지 내에 혼입될 수 있다. 나아가, 상기 스페이서층(61)은 단일층 뿐만 아니라 복수의 층으로 형성될 수 있다. 상기 스페이서층(61)을 구성하는 복수의 층들의 굴절률 및 두께를 조절함으로써 활성층(27)에서 생성된 광을 투과시키고 파장변환층(50)에서 변환되어 발광 다이오드 칩(105) 내로 입사되는 광은 반사시키도록 스페이서층(61)을 형성할 수 있다. 예를 들어, 굴절률이 서로 다른 층들, 예컨대 TiO₂와 SiO₂를 반복 적층함으로써 선택적으로 활성층(27)에서 생성된 광을 투과시키거나 파장변환층(43)에서 변환된 광을 반사시키는 분포 브래그 반사기를 형성할 수 있다. 나아가, 상기 스페이서층(61)이 분포 브래그 반사기를 포함하는 경우, 상기 분포 브래그 반사기가 박리되는 것을 방지하기 위해 반도체 적층 구조체(30)와 상기 분포 브래그 반사기 사이에 도 6에 도시한 발광 다이오드 칩(106)의 예와 같이 응력 완화층(62)이 개재될 수 있다.The spacer layer 61 may be formed of a transparent resin, a silicon oxide film, or a silicon nitride film. The spacer layer 61 may be advantageous as the thermal conductivity is lower, for example, to reduce the heat transferred to the phosphor, and may have a thermal conductivity of less than 3 W / mK. In addition, when the spacer layer 61 is formed of a transparent resin, powders such as TiO ₂ , SiO ₂ , and Y ₂ O ₃ may be mixed in the transparent resin to control the refractive index of the transparent resin. Further, the spacer layer 61 may be formed of a plurality of layers as well as a single layer. By controlling the refractive index and the thickness of the plurality of layers constituting the spacer layer 61, the light transmitted through the active layer 27 and transmitted from the wavelength conversion layer 50 are incident to the light emitting diode chip 105. The spacer layer 61 may be formed to reflect. For example, a distributed Bragg reflector that selectively transmits light generated in the active layer 27 or reflects light converted in the wavelength conversion layer 43 by repeatedly stacking layers having different refractive indices, such as TiO ₂ and SiO ₂ . Can be formed. In addition, when the spacer layer 61 includes a distributed Bragg reflector, the LED chip illustrated in FIG. 6 is disposed between the semiconductor stacked structure 30 and the distributed Bragg reflector in order to prevent the distributed Bragg reflector from peeling off. As in the example of 106, a stress relaxation layer 62 may be interposed.

도 7은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(107)을 설명하기 위한 단면도이다.7 is a cross-sectional view for describing a light emitting diode chip 107 according to another embodiment of the present invention.

도 7을 참조하면, 발광 다이오드 칩(106)은 도 5를 참조하여 설명한 발광 다이오드 칩(105)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(61)은 스페이서층(33)을 덮어 파장변환층(50)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다. 나아가, 상기 스페이서층(61)이 분포 브래그 반사기인 경우, 상기 스페이서층(61)의 박리를 방지하기 위해 도 6에 도시한 바와 같은 응력 완화층(62)이 스페이서층(61)과 반도체 적층 구조체(30) 사이에 개재될 수 있다.Referring to FIG. 7, the LED chip 106 is generally similar to the LED chip 105 described with reference to FIG. 5, but further includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including it. In addition, a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30. The second electrode 42 may be connected to the transparent conductive layer 31. The spacer layer 61 covers the spacer layer 33 to separate the wavelength conversion layer 50 further from the semiconductor stack 30. Furthermore, when the spacer layer 61 is a distributed Bragg reflector, the stress relaxation layer 62 as shown in FIG. 6 is a spacer layer 61 and the semiconductor laminate structure to prevent the spacer layer 61 from peeling off. It may be interposed between 30.

상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 도 3을 참조하여 설명한 바와 같이, 상부 분포 브래그 반사기(37) 및 응력 완화층(35)이 반도체 적층 구조체(30) 상부에 위치할 수 있으며, 따라서, 상기 파장변환층(50)은 반도체 적층 구조체(30)로부터 더 멀리 이격될 수 있다.Since the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication. Furthermore, as described with reference to FIG. 3, the upper distribution Bragg reflector 37 and the stress relaxation layer 35 may be located above the semiconductor stack 30, so that the wavelength conversion layer 50 is a semiconductor. It may be spaced further away from the laminate structure 30.

도 8은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(108)을 설명하기 위한 단면도이다.8 is a cross-sectional view for describing a light emitting diode chip 108 according to another embodiment of the present invention.

도 8을 참조하면, 발광 다이오드 칩(107)은 도 5를 참조하여 설명한 발광 다이오드 칩(105)과 대체로 유사하나, 파장변환층(50) 상에 투명 수지(63)가 추가된 것에 차이가 있다. 즉, 투명 수지(63)가 파장변환층(50)을 덮는다. 투명 수지(63)는 외부의 습기로부터 형광체를 보호한다. 흡습 방지를 위해, 상기 투명 수지(63)는 고경도, 예컨대 듀로미터 쇼어 경도 값이 60A 이상인 것이 바람직하다. 상기 고 경도 투명 수지(63)는 스페이서층(61)이 투명 수지로 형성된 경우, 스페이서층(61)에 비해 높은 경도값을 가질 수 있다.Referring to FIG. 8, the light emitting diode chip 107 is generally similar to the light emitting diode chip 105 described with reference to FIG. 5, except that the transparent resin 63 is added to the wavelength conversion layer 50. . That is, the transparent resin 63 covers the wavelength conversion layer 50. The transparent resin 63 protects the phosphor from external moisture. In order to prevent moisture absorption, the transparent resin 63 preferably has a high hardness, for example, a durometer shore hardness value of 60 A or more. The high hardness transparent resin 63 may have a higher hardness value than the spacer layer 61 when the spacer layer 61 is formed of a transparent resin.

나아가, 상기 고경도 투명 수지(63)의 굴절률을 조절하기 위해, 투명 수지(63) 내에 TiO₂, SiO₂, Y₂O₃ 등의 분말이 혼입될 수 있다.Furthermore, in order to control the refractive index of the high hardness transparent resin 63, powders such as TiO ₂ , SiO ₂ , and Y ₂ O ₃ may be mixed in the transparent resin 63.

도 9는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(109)을 설명하기 위한 단면도이다.9 is a cross-sectional view for describing a light emitting diode chip 109 according to another embodiment of the present invention.

도 9를 참조하면, 상기 발광 다이오드 칩(109)은 도 8을 참조하여 설명한 발광 다이오드 칩(108)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(61)은 스페이서층(33)을 덮어 파장변환층(50)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다.Referring to FIG. 9, the LED chip 109 is generally similar to the LED chip 108 described with reference to FIG. 8, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more. In addition, a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30. The second electrode 42 may be connected to the transparent conductive layer 31. The spacer layer 61 covers the spacer layer 33 to separate the wavelength conversion layer 50 further from the semiconductor stack 30.

도 10은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(110)을 설명하기 위한 단면도이다.10 is a cross-sectional view for describing a light emitting diode chip 110 according to another embodiment of the present invention.

도 10를 참조하면, 상기 발광 다이오드 칩(110)은 도 1을 참조하여 설명한 발광 다이오드 칩(101)과 대체로 유사하나, 제1 추가 전극(43)의 상면이 제2 추가 전극(44)의 상면보다 낮게 위치하는 것에 차이가 있다.Referring to FIG. 10, the light emitting diode chip 110 is generally similar to the light emitting diode chip 101 described with reference to FIG. 1, but an upper surface of the first additional electrode 43 is an upper surface of the second additional electrode 44. There is a difference in being lower.

이에 따라, 파장 변환층(70)의 상면은 대체로 평평하지만, 제1 추가 전극(43) 근처에서 단차진 형상을 갖는다. 이러한 형상의 파장 변환층(70)은 반도체 적층 구조체의 표면 형상을 따라 특수하게 제작된 몰드를 이용하여 제작될 수 있다.Accordingly, the top surface of the wavelength conversion layer 70 is generally flat, but has a stepped shape near the first additional electrode 43. The wavelength conversion layer 70 having such a shape may be manufactured using a mold specially manufactured along the surface shape of the semiconductor laminate structure.

도 11은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(111)을 설명하기 위한 단면도이다.11 is a cross-sectional view for describing a light emitting diode chip 111 according to still another embodiment of the present invention.

도 11을 참조하면, 상기 발광 다이오드 칩(111)은 도 10를 참조하여 설명한 발광 다이오드 칩(110)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 절연층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다.Referring to FIG. 11, the LED chip 111 is generally similar to the LED chip 110 described with reference to FIG. 10, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more. In addition, a transparent conductive layer 31 is interposed between the insulating layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30. The second electrode 42 may be connected to the transparent conductive layer 31.

상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 상기 파장변환층(70)과 반도체 적층 구조체(30) 사이에, 도 3을 참조하여 설명한 바와 같이, 응력 완화층(35) 및 상부 분포 브래그 반사기(37)가 개재될 수 있다.Since the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication. Further, as described above with reference to FIG. 3, between the wavelength conversion layer 70 and the semiconductor stacked structure 30, a stress relaxation layer 35 and an upper distribution Bragg reflector 37 may be interposed.

도 12는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(112)을 설명하기 위한 단면도이다.12 is a cross-sectional view for describing a light emitting diode chip 112 according to another embodiment of the present invention.

도 12를 참조하면, 발광 다이오드 칩(112)은 도 10를 참조하여 설명한 발광 다이오드 칩(110)과 대체로 유사하나, 파장변환층(70)이 반도체 적층 구조체(30)로부터 떨어져 있는 것에 차이가 있다. 즉, 파장 변환층(70)과 반도체 적층 구조체 사이에, 도 5를 참조하여 설명한 바와 같이, 스페이서층(71)이 개재되어 있다. 파장 변환층(70)이 반도체 적층 구조체로부터 이격됨에 따라 활성층(27)에서 생성된 광에 의해 파장 변환층(70)의 수지 또는 형광체가 열화되는 것을 방지할 수 있다. 스페이서층(71)은 기판(21)의 측면과 파장 변환층(70) 사이에도 개재될 수 있다.Referring to FIG. 12, the LED chip 112 is generally similar to the LED chip 110 described with reference to FIG. 10, except that the wavelength conversion layer 70 is separated from the semiconductor stack structure 30. . That is, the spacer layer 71 is interposed between the wavelength conversion layer 70 and the semiconductor laminated structure as described with reference to FIG. 5. As the wavelength conversion layer 70 is spaced apart from the semiconductor stack structure, the resin or the phosphor of the wavelength conversion layer 70 may be prevented from being deteriorated by the light generated in the active layer 27. The spacer layer 71 may also be interposed between the side surface of the substrate 21 and the wavelength conversion layer 70.

또한, 상기 스페이서층(71)이 분포 브래그 반사기를 포함하는 경우, 도 6을 참조하여 설명한 바와 같은 응력 완화층(62)이 스페이서층(71)과 반도제 적층 구조체(30) 사이에 개재될 수 있다.In addition, when the spacer layer 71 includes a distributed Bragg reflector, a stress relaxation layer 62 as described with reference to FIG. 6 may be interposed between the spacer layer 71 and the semiconductor laminate 30. have.

도 13은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(113)을 설명하기 위한 단면도이다.13 is a cross-sectional view for describing a light emitting diode chip 113 according to still another embodiment of the present invention.

도 13을 참조하면, 발광 다이오드 칩(113)은 도 12를 참조하여 설명한 발광 다이오드 칩(112)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(71)은 절연층(33)을 덮어 파장변환층(70)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다.Referring to FIG. 13, the LED chip 113 is generally similar to the LED chip 112 described with reference to FIG. 12, but further includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including it. In addition, a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30. The second electrode 42 may be connected to the transparent conductive layer 31. The spacer layer 71 covers the insulating layer 33 to separate the wavelength conversion layer 70 further from the semiconductor stack 30.

상기 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)은 앞서 도 2를 참조하여 설명한 것과 동일하므로, 중복을 피하기 위해 상세한 설명을 생략한다. 나아가, 도 3을 참조하여 설명한 바와 같이, 상부 분포 브래그 반사기(37) 및 응력 완화층(35)이 반도체 적층 구조체(30) 상부에 위치할 수 있으며, 따라서, 상기 파장변환층(70)은 반도체 적층 구조체(30)로부터 더 멀리 이격될 수 있다.Since the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 are the same as those described above with reference to FIG. 2, a detailed description thereof will be omitted to avoid duplication. Furthermore, as described with reference to FIG. 3, the upper distribution Bragg reflector 37 and the stress relaxation layer 35 may be located above the semiconductor stack 30, so that the wavelength conversion layer 70 may be a semiconductor. It may be spaced further away from the laminate structure 30.

도 14는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(114)을 설명하기 위한 단면도이다.14 is a cross-sectional view for describing a light emitting diode chip 114 according to another embodiment of the present invention.

도 14를 참조하면, 상기 발광 다이오드 칩(114)은 도 12를 참조하여 설명한 발광 다이오드 칩과 대체로 유사하나, 파장 변환층(70) 상에 투명 수지(73)가 추가된 것에 차이가 있다. 즉, 투명 수지(73)가 파장 변환층(70)을 덮는다. 투명 수지(73)는 외부의 습기로부터 형광체를 보호한다. 흡습 방지를 위해, 상기 투명 수지(73)는 고경도, 예컨대 듀로미터 쇼어 경도 값이 60A 이상인 것이 바람직하다. 상기 고경도 투명 수지(73)는 스페이서층(71)이 투명수지로 형성된 경우, 상기 스페이서층(71)에 비해 높은 경도값을 가질 수 있다.Referring to FIG. 14, the light emitting diode chip 114 is generally similar to the light emitting diode chip described with reference to FIG. 12, except that the transparent resin 73 is added on the wavelength conversion layer 70. That is, the transparent resin 73 covers the wavelength conversion layer 70. The transparent resin 73 protects the phosphor from external moisture. In order to prevent moisture absorption, the transparent resin 73 preferably has high hardness, for example, a durometer shore hardness value of 60 A or more. The high hardness transparent resin 73 may have a higher hardness value than the spacer layer 71 when the spacer layer 71 is formed of a transparent resin.

나아가, 상기 고경도 투명 수지(73)의 굴절률을 조절하기 위해, 투명 수지(73) 내에 TiO₂, SiO₂, Y₂O₃ 등의 분말이 혼입될 수 있다.Furthermore, in order to control the refractive index of the high hardness transparent resin 73, powders such as TiO ₂ , SiO ₂ , Y ₂ O _3, and the like may be mixed in the transparent resin 73.

도 15는 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(115)을 설명하기 위한 단면도이다.15 is a cross-sectional view for describing a light emitting diode chip 115 according to another embodiment of the present invention.

도 15를 참조하면, 상기 발광 다이오드 칩(115)은 도 14를 참조하여 설명한 발광 다이오드 칩(114)과 대체로 유사하나, 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있다. 또한, 투명 도전층(31)이 상기 스페이서층(33)과 상기 반도체 적층 구조체(30)의 제2 도전형 반도체층(29) 사이에 개재되어 있다. 제2 전극(42)은 상기 투명 도전층(31)에 접속할 수 있다. 상기 스페이서층(71)은 스페이서층(33)을 덮어 파장변환층(50)을 반도체 적층 구조체(30)로부터 더 멀리 이격시킨다.Referring to FIG. 15, the light emitting diode chip 115 is generally similar to the light emitting diode chip 114 described with reference to FIG. 14, but includes a spacer layer 33, a lower distribution Bragg reflector 45, and a metal layer 47. There is a difference in including more. In addition, a transparent conductive layer 31 is interposed between the spacer layer 33 and the second conductive semiconductor layer 29 of the semiconductor laminate 30. The second electrode 42 may be connected to the transparent conductive layer 31. The spacer layer 71 covers the spacer layer 33 to separate the wavelength conversion layer 50 further from the semiconductor stacked structure 30.

도 16은 본 발명의 또 다른 실시예에 따라 제조되는 발광 다이오드 칩(116)을 설명하기 위한 단면도이다.16 is a cross-sectional view for describing a light emitting diode chip 116 manufactured according to another embodiment of the present invention.

도 16을 참조하면, 발광 다이오드 칩(116)은 도 1을 참조하여 설명한 발광 다이오드 칩(101)과 대체로 유사하나, 기판(21) 상에 복수의 반도체 적층 구조체(30)가 위치하는 것에 차이가 있다. 복수의 반도체 적층 구조체는 배선들(83)에 의해 서로 전기적으로 연결될 수 있다. 배선들(83)은 하나의 반도체 적층 구조체(30)의 제1 도전형 반도체층(25)과 그것에 인접한 반도체 적층 구조체(30)의 제2 도전형 반도체층(29)을 연결하여 직렬 어레이를 형성할 수 있으며, 이러한 직렬 어레이들이 병렬 또는 역병렬로 연결될 수 있다.Referring to FIG. 16, the light emitting diode chip 116 is generally similar to the light emitting diode chip 101 described with reference to FIG. 1, except that a plurality of semiconductor stack structures 30 are positioned on the substrate 21. have. The plurality of semiconductor stacked structures may be electrically connected to each other by the wirings 83. The wirings 83 connect the first conductive semiconductor layer 25 of one semiconductor stacked structure 30 and the second conductive semiconductor layer 29 of the semiconductor stacked structure 30 adjacent thereto to form a series array. Such serial arrays may be connected in parallel or in parallel.

한편, 배선(39)에 의해 반도체 적층 구조체의 제1 도전형 반도체층(25)과 제2 도전형 반도체층(29)이 단락되는 것을 방지하기 위해 절연층(81)이 반도체 적층 구조체와 배선(83) 사이에 개재될 수 있다. 상기 절연층(81)은 또한 반도체 적층 구조체들(30)과 파장 변환층(50)을 서로 이격시키는 스페이서층으로서 기능한다.On the other hand, in order to prevent the first conductive semiconductor layer 25 and the second conductive semiconductor layer 29 of the semiconductor laminate structure from being shorted by the wiring 39, the insulating layer 81 is formed of the semiconductor laminate structure and the wiring ( 83). The insulating layer 81 also functions as a spacer layer that separates the semiconductor stacked structures 30 and the wavelength conversion layer 50 from each other.

한편, 제1 전극(41) 및 제2 전극(42)이 각각 서로 다른 반도체 적층 구조체(30) 상에 위치할 수 있다. 또한, 본 실시예에 있어서, 제1 전극(41) 및 제2 전극(42)이 형성되는 위치는 특별히 한정되지 않는다. 예컨대, 제1 전극(41) 및 제2 전극(42)은 모두 기판(21) 상에 형성될 수도 있으며, 제1 도전형 반도체층(25) 또는 제2 도전형 반도체층(29) 상에 형성될 수도 있다. 이 경우, 상기 제1 전극(41) 및 제2 전극(42)은 배선(83)을 통해 각각 서로 다른 반도체 적층 구조체(30)에 접속될 수 있다. 상기 제1 전극(41) 및 제2 전극(42) 상에 각각 제1 추가 전극(43) 및 제2 추가 전극(44)이 배치된다.Meanwhile, the first electrode 41 and the second electrode 42 may be located on different semiconductor stack structures 30, respectively. In addition, in this embodiment, the position where the 1st electrode 41 and the 2nd electrode 42 are formed is not specifically limited. For example, both the first electrode 41 and the second electrode 42 may be formed on the substrate 21, and formed on the first conductive semiconductor layer 25 or the second conductive semiconductor layer 29. May be In this case, the first electrode 41 and the second electrode 42 may be connected to different semiconductor stacked structures 30 through wires 83, respectively. The first additional electrode 43 and the second additional electrode 44 are disposed on the first electrode 41 and the second electrode 42, respectively.

파장 변환층(50)이 상기 복수의 반도체 적층 구조체(30)를 덮는다. 파장 변환층(50)은 또한 기판(21)의 측면을 덮을 수 있다. 파장 변환층(50)은 도 5을 참조하여 설명한 바와 같이 스페이서층(61)에 의해 반도체 적층 구조체로부터 이격될 수 있다. The wavelength conversion layer 50 covers the plurality of semiconductor stacked structures 30. The wavelength conversion layer 50 may also cover the side of the substrate 21. The wavelength conversion layer 50 may be spaced apart from the semiconductor stacked structure by the spacer layer 61 as described with reference to FIG. 5.

도 17은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(117)을 설명하기 위한 단면도이다.17 is a cross-sectional view for describing a light emitting diode chip 117 according to another embodiment of the present invention.

도 17을 참조하면, 발광 다이오드 칩(117)은 도 16를 참조하여 설명한 발광 다이오드 칩(115)과 대체로 유사하나, 제2 절연층(85), 하부 분포 브래그 반사기(45) 및 금속층(47)을 더 포함하는 것에 차이가 있으며, 배선(81)의 형성을 쉽게 하기 위해 상기 반도체 적층 구조체(30)의 측면이 경사지게 형성되어 있다. 또한, 절연층(81)과 각 반도체 적층 구조체(30) 사이에 투명 도전층(31)이 위치하며, 투명 도전층(31)이 제2 도전형 반도체층(29)에 오믹 콘택된다. 배선들(83)은 하나의 반도체 적층 구조체(30)의 제1 도전형 반도체층(25)을 그것에 인접한 반도체 적층 구조체(30)의 제2 도전형 반도체층(29)(또는 투명 도전층(31))에 연결하여 직렬 어레이를 형성할 수 있으며, 이러한 직렬 어레이들이 병렬 또는 역병렬로 연결될 수 있다.Referring to FIG. 17, the LED chip 117 is generally similar to the LED chip 115 described with reference to FIG. 16, but includes the second insulating layer 85, the lower distribution Bragg reflector 45, and the metal layer 47. There is a difference in that it further includes, in order to facilitate the formation of the wiring 81, the side surface of the semiconductor laminated structure 30 is formed to be inclined. In addition, a transparent conductive layer 31 is positioned between the insulating layer 81 and each semiconductor laminate structure 30, and the transparent conductive layer 31 is in ohmic contact with the second conductive semiconductor layer 29. The wirings 83 may include the first conductive semiconductor layer 25 of one semiconductor stacked structure 30 and the second conductive semiconductor layer 29 (or transparent conductive layer 31) of the semiconductor stacked structure 30 adjacent thereto. ) To form a serial array, which can be connected in parallel or in parallel.

한편, 절연층(81)은 투명 도전층(31)을 덮을 수 있으며, 나아가 반도체 적층 구조체(30)의 측면을 덮을 수 있다. 또한, 반도체 적층 구조체(30) 및 배선들(83)을 보호하기 위해 제2 절연층(85)이 반도체 적층 구조체(30) 및 배선들(83)을 덮을 수 있으며, 또한 제2 절연층(85)은 절연층(83)을 덮는다. 상기 절연층(81) 및 제2 절연층(85)은 동일한 재질의 물질막 예컨대, 실리콘 산화막 또는 실리콘 질화막으로 형성될 수 있으며, 각각 단일층으로 형성될 수 있다. 이 경우, 상기 제2 절연층(85)이 절연층(81)으로부터 박리되는 것을 방지하기 위해, 상기 제2 절연층(85)이 절연층(81)에 비해 상대적으로 얇을 수 있다.Meanwhile, the insulating layer 81 may cover the transparent conductive layer 31 and further cover the side surface of the semiconductor laminate 30. In addition, the second insulating layer 85 may cover the semiconductor laminate 30 and the wirings 83 to protect the semiconductor laminate 30 and the wires 83, and also the second insulating layer 85. ) Covers the insulating layer 83. The insulating layer 81 and the second insulating layer 85 may be formed of a material film of the same material, for example, a silicon oxide film or a silicon nitride film, and each may be formed of a single layer. In this case, in order to prevent the second insulating layer 85 from being peeled from the insulating layer 81, the second insulating layer 85 may be relatively thin as compared with the insulating layer 81.

이와 달리, 상기 절연층(81) 및/또는 제2 절연층(85)은, 도 2를 참조하여 설명한 스페이서층(33)과 유사하게, 굴절률이 다른 절연층들을 교대로 적층한 분포 브래그 반사기로서 형성될 수 있다. 이러한 분포 브래그 반사기는, 도 2에서 설명한 바와 같이, 활성층(27)에서 생성된 광을 투과시키고 파장변환층(50)에서 변환된 광을 반사시키도록 형성된다. 바람직하게, 상기 제2 절연층(85)이 분포 브래그 반사기로 형성되고, 상기 절연층(81)은 SOG 또는 다공성 실리콘 산화막 등의 응력 완화층으로 형성될 수 있다.Alternatively, the insulating layer 81 and / or the second insulating layer 85 may be a distributed Bragg reflector in which insulating layers having different refractive indices are alternately stacked similarly to the spacer layer 33 described with reference to FIG. 2. Can be formed. As described above with reference to FIG. 2, the distributed Bragg reflector is formed to transmit light generated in the active layer 27 and reflect light converted in the wavelength conversion layer 50. Preferably, the second insulating layer 85 may be formed of a distributed Bragg reflector, and the insulating layer 81 may be formed of a stress relaxation layer such as SOG or a porous silicon oxide layer.

상기 파장 변환층(50)은 제2 절연층(85) 상부에 위치하며, 상기 절연층(81) 및 제2 절연층(85)이 스페이서층으로 기능한다. 이에 더하여, 도 5를 참조하여 설명한 바와 같은 스페이서층(61)이 복수의 반도체 적층 구조체(30)와 파장변환층(50) 사이에 개재될 수 있다. 또한, 도 8을 참조하여 설명한 바와 같이, 고경도 투명 수지(63)가 파장 변환층(50)을 덮을 수 있다.The wavelength conversion layer 50 is positioned above the second insulating layer 85, and the insulating layer 81 and the second insulating layer 85 function as a spacer layer. In addition, a spacer layer 61 as described with reference to FIG. 5 may be interposed between the plurality of semiconductor stacked structures 30 and the wavelength conversion layer 50. In addition, as described with reference to FIG. 8, the high hardness transparent resin 63 may cover the wavelength conversion layer 50.

도 18은 본 발명의 또 다른 실시예에 따른 발광 다이오드 칩(118)을 설명하기 위한 단면도이다.18 is a cross-sectional view for describing a light emitting diode chip 118 according to another embodiment of the present invention.

도 18을 참조하면, 상기 발광 다이오드 칩(118)은 도 17을 참조하여 설명한 발광 다이오드 칩(118)과 대체로 유사하나, 응력 완화층(87) 및 상부 분포 브래그 반사기(89)를 더 포함하는 것에 차이가 있다.Referring to FIG. 18, the LED chip 118 is generally similar to the LED chip 118 described with reference to FIG. 17, but further includes a stress relaxation layer 87 and an upper distribution Bragg reflector 89. There is a difference.

즉, 상부 분포 브래그 반사기(89)가 복수의 반도체 적층 구조체들(30)과 파장변환층(50) 사이에 위치할 수 있으며, 이에 더하여, 상부 분포 브래그 반사기(89)와 복수의 반도체 적층 구조체들(30) 사이에 응력 완화층(87)이 위치할 수 있다. 상기 상부 분포 브래그 반사기(89)는 도 3를 참조하여 설명한 상부 분포 브래그 반사기(37)와 유사하게 굴절률이 다른 절연층들을 교대로 적층하여 형성될 수 있다. 또한, 상기 응력 완화층(87)은 도 3의 응력 완화층(35)과 같이 SOG 또는 다공성 실리콘 산화막으로 형성될 수 있다. 상기 상부 분포 브래그 반사기(89) 및 응력 완화층(87) 또한 상기 파장 변환층(50)을 반도체 적층 구조체(30)로부터 이격시키는 스페이서층으로서 기능한다.That is, the upper distribution Bragg reflector 89 may be located between the plurality of semiconductor stack structures 30 and the wavelength conversion layer 50, and in addition, the upper distribution Bragg reflector 89 and the plurality of semiconductor stack structures. The stress relief layer 87 may be located between the 30. The upper distribution Bragg reflector 89 may be formed by alternately stacking insulating layers having different refractive indices similar to the upper distribution Bragg reflector 37 described with reference to FIG. 3. In addition, the stress relaxation layer 87 may be formed of SOG or a porous silicon oxide layer, as in the stress relaxation layer 35 of FIG. 3. The upper distribution Bragg reflector 89 and the stress relaxation layer 87 also function as a spacer layer that separates the wavelength conversion layer 50 from the semiconductor laminate structure 30.

본 실시예에 있어서, 상기 절연층(81) 및 제2 절연층(85)은 단일층으로 형성될 수 있으며, 또한 제2 절연층(85)은 생략될 수도 있다.In the present embodiment, the insulating layer 81 and the second insulating layer 85 may be formed as a single layer, and the second insulating layer 85 may be omitted.

앞서 설명한 실시예들에 있어서, 형광체는 YAG 또는 TAG 계열의 형광체, 실리케이트 계열의 형광체, 나이트라이드 또는 옥시나이트라이드 계열의 형광체일 수 있다. 나아가, 파장 변환층(50, 60 또는 70)은 동일 종류의 형광체를 포함할 수 있으나, 이에 한정되지 않고, 2종 이상의 형광체를 포함할 수 있다. 또한, 파장 변환층(50, 60 또는 70)이 단일층인 것으로 도시 및 설명하였지만, 복수의 파장 변환층이 사용될 수 있으며, 복수의 파장 변환층에 각각 서로 다른 형광체가 포함될 수 있다.In the above-described embodiments, the phosphor may be a YAG or TAG-based phosphor, a silicate-based phosphor, a nitride or an oxynitride-based phosphor. Further, the wavelength conversion layer 50, 60 or 70 may include the same kind of phosphor, but is not limited thereto and may include two or more kinds of phosphors. In addition, although the wavelength converting layer 50, 60 or 70 is shown and described as a single layer, a plurality of wavelength converting layers may be used, and different phosphors may be included in the plurality of wavelength converting layers.

도 19는 본 발명의 일 실시예에 따른 발광 다이오드 칩(101)을 탑재한 발광 다이오드 패키지를 설명하기 위한 단면도이다.19 is a cross-sectional view for describing a light emitting diode package including a light emitting diode chip 101 according to an embodiment of the present invention.

도 19를 참조하면, 발광 다이오드 패키지는, 발광 다이오드 칩(101) 및 발광 다이오드 칩(101)을 탑재하기 위한 마운트(91)를 포함한다. 또한, 상기 발광 다이오드 패키지는 본딩 와이어(95) 및 렌즈(97)를 포함할 수 있다. Referring to FIG. 19, a light emitting diode package includes a light emitting diode chip 101 and a mount 91 for mounting the light emitting diode chip 101. In addition, the LED package may include a bonding wire 95 and a lens 97.

상기 마운트(91)는 예컨대 인쇄회로 기판, 리드 프레임, 세라믹 기판 등일 수 있으며, 리드 단자들(93a, 93b)을 포함한다. 발광 다이오드 칩(101)의 제1 추가 전극(도 1의 43) 및 제2 추가 전극(도 1의 44)이 각각 본딩 와이어(95)를 통해 리드 단자들(93a, 93b)에 전기적으로 연결된다.The mount 91 may be, for example, a printed circuit board, a lead frame, a ceramic substrate, or the like, and includes lead terminals 93a and 93b. The first additional electrode (43 in FIG. 1) and the second additional electrode (44 in FIG. 1) of the light emitting diode chip 101 are electrically connected to the lead terminals 93a and 93b through the bonding wire 95, respectively. .

한편, 렌즈(97)가 발광 다이오드 칩(101)을 덮는다. 렌즈(97)는 발광 다이오드 칩(101)에서 방출된 광의 지향각을 조절하여 원하는 방향으로 광이 방출되도록 한다. 발광 다이오드 칩(101)에 파장 변환층(50)이 형성되어 있으므로, 상기 렌즈(97)는 형광체를 함유할 필요가 없다.On the other hand, the lens 97 covers the light emitting diode chip 101. The lens 97 adjusts the directing angle of the light emitted from the LED chip 101 so that the light is emitted in a desired direction. Since the wavelength conversion layer 50 is formed on the light emitting diode chip 101, the lens 97 does not need to contain a phosphor.

본 실시예에 있어서, 발광 다이오드 칩(101)이 탑재된 발광 다이오드 패키지에 대해 설명하였지만, 상기 발광 다이오드 패키지에는 앞의 도 2 내지 도 17을 참조하여 설명한 발광 다이오드 칩(101 내지 117)이 탑재될 수도 있다.In the present embodiment, the light emitting diode package in which the light emitting diode chip 101 is mounted has been described, but the light emitting diode chips 101 to 117 described with reference to FIGS. 2 to 17 are mounted on the light emitting diode package. It may be.

이하, 본 발명의 실시예들에 따른 발광 다이오드 칩 제조 방법에 대해 구체적으로 설명한다.Hereinafter, a light emitting diode chip manufacturing method according to embodiments of the present invention will be described in detail.

도 20는 본 발명의 일 실시예에 따른 발광 다이오드 칩(101) 제조 방법을 설명하기 위한 단면도들이다.20 is a cross-sectional view illustrating a method of manufacturing a light emitting diode chip 101 according to an embodiment of the present invention.

도 20(a)를 참조하면, 지지 기판(121) 상에 배어 칩들(150)이 배열된다. 배어 칩들(150)은 등간격으로 지지 기판(121) 상에 배열될 수 있다. 배어 칩들(150)은, 도 1에 도시된 바와 같이, 기판(21), 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 질화갈륨계 반도체 적층 구조체(30), 제1 전극(41), 제2 전극(42)을 포함한다. 또한, 제1 도전형 반도체층(25)과 기판(21) 사이에 버퍼층(23)이 개재될 수 있다. 즉, 상기 배어 칩(150)은 도 1의 발광 다이오드 칩(101)에서 제1 및 제2 추가전극(43, 44)과 파장 변환층(50)을 제외한 부분에 해당하며, 중복을 피하기 위해 배어칩(150)의 각 구성 요소에 대한 상세한 설명은 생략한다.Referring to FIG. 20A, soaked chips 150 are arranged on the support substrate 121. The bare chips 150 may be arranged on the support substrate 121 at equal intervals. As shown in FIG. 1, the bare chips 150 may include a gallium nitride system including a substrate 21, a first conductive semiconductor layer 25, an active layer 27, and a second conductive semiconductor layer 29. The semiconductor laminate 30 includes a first electrode 41 and a second electrode 42. In addition, a buffer layer 23 may be interposed between the first conductivity type semiconductor layer 25 and the substrate 21. That is, the bare chip 150 corresponds to a portion of the light emitting diode chip 101 of FIG. 1 except for the first and second additional electrodes 43 and 44 and the wavelength conversion layer 50. Detailed description of each component of the chip 150 will be omitted.

지지 기판(121)은 배어 칩들(150)이 등간격을 유지하도록 지지한다. 지지기판(121)은 예컨대, 글래스, 세라믹, 사파이어, GaN, Si 등의 기판일 수 있다.The support substrate 121 supports the bare chips 150 to maintain equal intervals. The support substrate 121 may be, for example, a substrate made of glass, ceramic, sapphire, GaN, Si, or the like.

도 20(b)를 참조하면, 상기 배어 칩들(150)에 제1 추가전극(43) 및 제2 추가전극(44)이 각각 형성된다. 제1 및 제2 추가전극들(43, 44)은 예컨대, 화학기상성장법, 스퍼터링, 도금, 또는 솔더 볼 등을 이용하여 형성될 수 있다. 상기 제1 및 제2 추가전극들(43, 44)은 Au, Ag, Cu, W, Ni, Al 등 전기전도성을 갖는 물질로 형성될 수 있다. 이에 따라, 도 1에 도시된 바와 같은 제1 및 제2 추가전극들(43, 44)이 배어 칩들(150) 상에 형성될 수 있다.Referring to FIG. 20B, a first additional electrode 43 and a second additional electrode 44 are formed on the bare chips 150, respectively. The first and second additional electrodes 43 and 44 may be formed using, for example, chemical vapor deposition, sputtering, plating, or solder balls. The first and second additional electrodes 43 and 44 may be formed of a material having electrical conductivity such as Au, Ag, Cu, W, Ni, and Al. Accordingly, the first and second additional electrodes 43 and 44 as shown in FIG. 1 may be formed on the soaking chips 150.

도 20(c)를 참조하면, 상기 지지 기판(121) 상에서 상기 배어 칩들(150), 제1 및 제2 추가전극들(43, 44)을 덮는 파장 변환층(50)이 형성된다. 파장 변환층(50)은 형광체를 함유할 수 있으며, 또한 굴절률을 제어하기 위해 TiO₂, SiO₂, Y₂O₃ 등의 분말을 함유할 수 있다. 상기 파장 변환층(50)은 제1 및 제2 추가전극들(43, 44)을 덮도록 충분히 두껍게 형성된다. 파장 변환층(50)은 인젝션 몰딩, 트랜스퍼 몰딩, 컴프레션 몰딩, 프린팅 등 다양한 도포 방법에 의해 형성될 수 있다.Referring to FIG. 20C, a wavelength conversion layer 50 is formed on the support substrate 121 to cover the bare chips 150 and the first and second additional electrodes 43 and 44. The wavelength conversion layer 50 may contain a phosphor, and may also contain a powder such as TiO ₂ , SiO ₂ , Y ₂ O ₃ , to control the refractive index. The wavelength conversion layer 50 is formed thick enough to cover the first and second additional electrodes 43 and 44. The wavelength conversion layer 50 may be formed by various coating methods such as injection molding, transfer molding, compression molding, and printing.

도 20(d)를 참조하면, 파장 변환층(50)이 형성된 후, 지지기판(121)이 제거된다. 지지기판(121)을 쉽게 제거하기 위해, 지지기판(121) 상에 박리 필름(도시하지 않음)이 형성될 수도 있다. 이러한 박리 필름은 예컨대 열 또는 자외선 등의 광에 의해 박리되는 필름일 수 있다. 따라서, 이러한 박리 필름에 열을 가하거나 자외선 등의 광을 조사함으로써 지지기판(121)이 용이하게 제거될 수 있다.Referring to FIG. 20D, after the wavelength conversion layer 50 is formed, the support substrate 121 is removed. In order to easily remove the support substrate 121, a release film (not shown) may be formed on the support substrate 121. Such a peeling film may be a film peeled off by light, such as heat or ultraviolet rays, for example. Therefore, the supporting substrate 121 can be easily removed by applying heat to the release film or irradiating light such as ultraviolet rays.

지지기판(121)이 제거된 후, 상기 배어칩들(150)은 파장 변환층(50)에 의해 서로 고정되어 있으며, 또한 별도의 지지체 상에 부착될 수 있다.After the supporting substrate 121 is removed, the bare chips 150 are fixed to each other by the wavelength conversion layer 50 and may be attached on a separate support.

도 20(e)를 참조하면, 상기 파장 변환층(50)의 상부가 제거되어 제1 및 제2 추가전극들(43, 44)이 노출된다. 상기 파장 변환층(50)의 상부는 그라인딩, 커팅 또는 레이저를 이용한 물리적 방법에 의해 제거될 수 있으며, 또는 에칭 등의 화학적 방법을 사용하여 제거될 수 있다. 나아가, 상기 제1 및 제2 추가전극들(43, 44)과 파장변환층(50)의 상부면이 동일면을 이루도록 파장변환층(50)의 상부가 제거될 수 있다.Referring to FIG. 20E, the upper portion of the wavelength conversion layer 50 is removed to expose the first and second additional electrodes 43 and 44. The upper portion of the wavelength conversion layer 50 may be removed by a physical method using grinding, cutting or laser, or may be removed using a chemical method such as etching. Further, an upper portion of the wavelength conversion layer 50 may be removed such that the first and second additional electrodes 43 and 44 and the upper surface of the wavelength conversion layer 50 form the same surface.

도 20(f)를 참조하면, 배어칩들(150) 사이의 공간을 채우는 파장변환층(50)을 분리(sawing)함으로써 도 1에 도시된 바와 같은 개별 발광 다이오드 칩들(101)이 완성된다. 상기 파장변환층(50)은 블레이드를 이용하거나 또는 레이저를 이용하여 분리될 수 있다. 상기 개별 발광 다이오드 칩들(101)은 제1 및 제2 추가전극들(43, 44)을 노출시키며, 기판(21)의 측면 및 반도체 적층 구조체의 상면을 덮는 파장변환층(50)을 갖는다.Referring to FIG. 20 (f), the individual light emitting diode chips 101 as shown in FIG. 1 are completed by sawing the wavelength conversion layer 50 filling the space between the bare chips 150. The wavelength conversion layer 50 may be separated using a blade or using a laser. The individual LED chips 101 expose the first and second additional electrodes 43 and 44, and have a wavelength conversion layer 50 covering the side surface of the substrate 21 and the top surface of the semiconductor stack structure.

본 실시예에 있어서, 제1 및 제2 추가전극들(43, 44)이 지지기판(121) 상에서 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 제1 및 제2 추가전극들(43, 44)은, 지지기판(121) 상에 배어 칩들을 배열하기 전에, 배어 칩들 상에 형성될 수도 있다.In the present embodiment, it has been described that the first and second additional electrodes 43 and 44 are formed on the support substrate 121, but the present invention is not limited thereto. The first and second additional electrodes 43 and 44 are not limited thereto. ) May be formed on the bare chips before arranging the bare chips on the support substrate 121.

또한, 제1 및 제2 추가전극들(43, 44)을 형성하기 전에 지지기판(121) 상에 배열된 배어 칩들(150) 상에 스페이서층(도 5의 61)을 먼저 형성할 수도 있으며, 또한 스페이서층을 형성하기 전에 응력 완화층(도 6의 62)을 형성할 수도 있다. 이어서, 상기 스페이서층을 패터닝하여 제1 및 제2 전극들(41, 42)을 노출시키고, 그 위에 제1 및 제2 추가전극들(43, 44)을 형성할 수 있다.In addition, before forming the first and second additional electrodes 43 and 44, a spacer layer (61 of FIG. 5) may be first formed on the bare chips 150 arranged on the support substrate 121. It is also possible to form a stress relaxation layer (62 in FIG. 6) before forming the spacer layer. Subsequently, the spacer layer may be patterned to expose the first and second electrodes 41 and 42, and the first and second additional electrodes 43 and 44 may be formed thereon.

또한, 본 실시예에 있어서, 파장 변환층(50)의 상부를 제거하기 전에 지지기판(121)이 제거되는 것으로 설명하였으나, 지지기판은 파장 변환층(50)의 상부를 제거한 후, 또는 파장 변환층(50)을 블레이드나 레이저를 이용하여 분리한 후에 제거될 수도 있다.In addition, in the present embodiment, it was described that the support substrate 121 is removed before the upper portion of the wavelength conversion layer 50 is removed, but the support substrate is removed after the upper portion of the wavelength conversion layer 50 or the wavelength conversion is performed. The layer 50 may be removed after separation using a blade or a laser.

한편, 상기 배어 칩(150)은 도 2를 참조하여 설명한 바와 같은 스페이서층(33), 하부 분포 브래그 반사기(45) 및 금속층(47)을 포함할 수 있으며, 또한 도 3을 참조하여 설명한 바와 같은 상부 분포 브래그 반사기(37) 및 응력 완화층(35)을 포함할 수 있다. 또한, 상기 배어 칩(150)이 도 1과 같이 단일의 반도체 적층 구조체(30)를 포함할 수 있으나, 이에 한정되는 것은 아니며, 배어 칩(150)은 도 16 내지 도 18을 참조하여 설명한 바와 같이, 복수의 반도체 적층 구조체(30)를 포함할 수 있으며, 절연층(81), 제2 절연층(85), 응력 완화층(87) 및 분포 브래그 반사기(89)를 포함할 수 있다. 이에 따라, 도 16 내지 도 18의 발광 다이오드 칩(116 내지 118)이 제조될 수 있다.Meanwhile, the bare chip 150 may include the spacer layer 33, the lower distribution Bragg reflector 45, and the metal layer 47 as described with reference to FIG. 2, and may also be described with reference to FIG. 3. An upper distribution Bragg reflector 37 and a stress relief layer 35 may be included. In addition, the bare chip 150 may include a single semiconductor stacked structure 30 as shown in FIG. 1, but is not limited thereto. The bare chip 150 may be described with reference to FIGS. 16 to 18. The semiconductor laminate structure 30 may include a plurality of semiconductor stacked structures 30, and may include an insulating layer 81, a second insulating layer 85, a stress relaxation layer 87, and a distributed Bragg reflector 89. Accordingly, the light emitting diode chips 116 to 118 of FIGS. 16 to 18 may be manufactured.

본 실시예에 있어서, 배어 칩(150) 상에 파장 변환층(50)을 형성하여 발광 다이오드 칩을 제조하는 방법에 대해 설명하였지만, 본 발명은 파장 변환층(50) 뿐만 아니라 광학적 특성을 변경하기 위한 다양한 투명 코팅층을 파장 변환층(50) 형성방법과 유사한 방법으로 배어 칩(150) 상에 형성하는 것을 포함한다. 이러한 투명 코팅층은 광학적 특성을 개선하기 위한 다양한 재료를 함유할 수 있으며, 예컨대 확산재를 함유할 수 있다.In the present embodiment, a method of manufacturing a light emitting diode chip by forming the wavelength conversion layer 50 on the bare chip 150 has been described, the present invention is to change the optical characteristics as well as the wavelength conversion layer 50 Forming a transparent coating layer for the bare chip 150 in a manner similar to the method of forming the wavelength conversion layer 50. Such transparent coating layers may contain various materials for improving the optical properties, for example, may contain a diffusion material.

Claims

Board;
A gallium nitride compound semiconductor laminate structure located on the substrate, comprising: a semiconductor laminate structure including a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer;
An electrode electrically connected to the semiconductor laminate structure;
An additional electrode formed on the electrode; And
A wavelength conversion layer covering an upper portion of the semiconductor laminate structure,
The additional electrode penetrates the wavelength conversion layer.

The method according to claim 1,
The light emitting diode chip further comprises a spacer layer interposed between the wavelength conversion layer and the semiconductor laminate structure.

The method according to claim 2,
The spacer layer is a light emitting diode chip formed of an insulating layer.

The method according to claim 2,
The spacer layer includes a distributed Bragg reflector.

The method of claim 4,
The spacer layer further comprises a stress relaxation layer interposed between the distribution Bragg reflector and the semiconductor laminate.

The method according to claim 5,
The stress relief layer is a light emitting diode chip formed of SOG or porous silicon oxide film.

The method according to claim 1,
The additional electrode is a light emitting diode chip having a narrow width compared to the electrode.

The method according to claim 7,
The additional electrode is a light emitting diode chip is narrower the farther away from the electrode.

The method according to claim 1,
The electrode electrically connected to the semiconductor laminated structure,
A first electrode electrically connected to the first conductive semiconductor layer; And
A second electrode electrically connected to the second conductivity type semiconductor layer,
The additional electrode
A first additional electrode formed on the first electrode; And
A light emitting diode chip comprising a second additional electrode formed on the second electrode.

The method according to claim 1,
And a top surface of the additional electrode coincides with a top surface of the wavelength conversion layer.

The method according to claim 1,
And an electrode electrically connected to the semiconductor laminated structure is electrically connected to the first conductivity type semiconductor layer.

Board;
A plurality of semiconductor stacked structures disposed on the substrate, each of the plurality of semiconductor stacked structures including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer;
A first electrode electrically connected to one semiconductor laminate structure;
A second electrode electrically connected to another semiconductor laminate;
A first additional electrode formed on the first electrode;
A second additional electrode formed on the second electrode; And
A wavelength conversion layer covering an upper portion of the plurality of semiconductor stacked structures,
The first additional electrode and the second additional electrode penetrates the wavelength conversion layer.

The method of claim 12,
The light emitting diode chip further comprises wires electrically connecting the plurality of semiconductor stacked structures.

The method of claim 12,
The light emitting diode chip further comprises a spacer layer interposed between the wavelength conversion layer and the plurality of semiconductor laminate structure.

The method according to claim 14,
The spacer layer is a light emitting diode chip formed of an insulating layer.

The method according to claim 14,
The spacer layer further comprises a distributed Bragg reflector interposed between the wavelength conversion layer and the plurality of semiconductor stacked structures.

The method according to claim 16,
And a stress relaxation layer interposed between the distributed Bragg reflector and the plurality of semiconductor stacked structures.

The method of claim 12,
The first and second additional electrodes are narrower in width than the first and second electrodes, respectively.

The method according to claim 18,
The first and second additional electrodes are narrower in width as they move away from the first and second electrodes, respectively.

The method of claim 12,
The first electrode is electrically connected to the first conductivity type semiconductor layer of the one semiconductor laminate structure,
And the second electrode is electrically connected to a second conductive semiconductor layer of the another semiconductor laminate.

Lead terminals;
Light emitting diode chips; And
A light emitting diode package comprising a bonding wire connecting the lead terminal and the light emitting diode chip.
The light emitting diode chip is
Board;
A gallium nitride compound semiconductor stacked structure disposed on an upper surface of the substrate, comprising: a semiconductor stacked structure including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer;
An electrode electrically connected to the semiconductor laminate structure;
An additional electrode formed on the electrode; And
A wavelength conversion layer covering an upper portion of the semiconductor laminate structure,
The additional electrode penetrates the wavelength conversion layer;
The bonding wire connects the additional electrode and the lead terminal.

Arrange a plurality of bare chips on a support substrate, wherein each bare chip is a substrate and a gallium nitride compound semiconductor stacked structure on the substrate, the first conductive semiconductor layer, the active layer and the second conductive semiconductor layer. A semiconductor laminated structure comprising a; and an electrode electrically connected to the semiconductor laminated structure,
Forming an additional electrode on the electrode of each bare chip,
Forming a transparent coating layer covering the plurality of bare chips and the additional electrode on the support substrate,
Removing the top of the transparent coating layer to expose the additional electrode,
Remove the support substrate,
And separating the transparent coating layer into individual light emitting diode chips.

The method according to claim 22,
The transparent coating layer is a light emitting diode chip manufacturing method comprising a phosphor or a diffusion material.

The method according to claim 22,
An electrode electrically connected to the semiconductor laminate includes a first electrode electrically connected to the first conductivity type semiconductor layer and a second electrode electrically connected to the second conductivity type semiconductor layer,
Forming the additional electrode includes forming a first additional electrode on the first electrode and forming a second additional electrode on the second electrode,
The upper surface of the first additional electrode and the second additional electrode is a light emitting diode chip manufacturing method is located at the same height.

The method according to claim 22,
Forming the additional electrode is performed in advance before arranging the bare chips on a supporting substrate.

The method according to claim 22,
The forming of the additional electrode is performed after arranging the bare chips on a supporting substrate.

The method according to claim 22,
Before forming the transparent coating layer, further comprising forming a spacer layer covering the semiconductor laminate structure.

The method of claim 27,
The spacer layer is a light emitting diode chip manufacturing method of a single insulating layer or a plurality of insulating layers.

The method of claim 27,
The spacer layer comprises a distributed Bragg reflector.

The method of claim 29, wherein the spacer layer further comprises a stress relaxation layer,
The distributed Bragg reflector is formed on the stress relaxation layer.

The method according to claim 22,
The additional electrode is a light emitting diode chip manufacturing method having a narrower width than the electrode.

32. The method of claim 31,
The additional electrode is a light emitting diode chip manufacturing method of the narrower the farther away from the electrode.

The method according to claim 22,
Removing the support substrate is a light emitting diode chip manufacturing method before the separation of the transparent coating layer.

The method according to claim 22,
The bare chip further comprises a spacer layer covering the semiconductor stacked structure.

35. The method of claim 34,
The spacer layer further comprises a distributed Bragg reflector.

36. The method of claim 35,
The spacer layer further comprises a stress relaxation layer interposed between the distribution Bragg reflector and the semiconductor laminate structure.

The method according to claim 22,
The bare chip includes a plurality of semiconductor stacked structure disposed on the substrate.

37. The method of claim 37,
The bare chip
The light emitting diode chip manufacturing method further comprising a spacer layer on the plurality of semiconductor laminate structure.