KR20100082046A

KR20100082046A - Asynchronous multi-bit otp memory cell and asynchronous multi-bit otp memory device, programming method and read out method of the same

Info

Publication number: KR20100082046A
Application number: KR1020090001335A
Authority: KR
Inventors: 김영희
Original assignee: 창원대학교 산학협력단
Priority date: 2009-01-08
Filing date: 2009-01-08
Publication date: 2010-07-16

Abstract

PURPOSE: An asynchronous multi-bit OTP memory cell and an asynchronous multi-bit OTP memory device are provided to reduce the whole layout by storing n-bit of data in one OTP cell. CONSTITUTION: An OTP memory cell array(410) comprises at least two asynchronous multi-bit OTP memory cells. A controller(420) generates mode control signals for controlling a program mode or a read mode. A power switch circuit(430) switches a first voltage to a second voltage or a third voltage. A row decoder(440) decodes a row address signal. A word line driving circuit(450) drives at least two program word lines and at least read word lines. A column decoder(460) decodes a column address signal. A source line driver circuit(470) drives a corresponding source line. The source line switch enable circuit(480) generates a source line switch enable signal.

Description

Asynchronous multi-bit OTP memory cell, asynchronous multi-bit OTP memory device, asynchronous multi-bit OTP memory device, programming method and read out method of the same}

본 발명은 OTP 메모리 셀 및 OTP 메모리 장치에 관한 것으로, 특히 셀 어레이가 차지하는 레이아웃 면적을 줄이기 위해 하나의 셀에 멀티비트의 데이터를 저장하기 위한 비동기식 멀티비트 OTP 메모리 셀 및 비동기식 멀티비트 OTP 메모리 장치에 관한 것이다.The present invention relates to an OTP memory cell and an OTP memory device, and more particularly to an asynchronous multibit OTP memory cell and an asynchronous multibit OTP memory device for storing multibit data in one cell in order to reduce the layout area occupied by the cell array. It is about.

정보를 저장하기 위해 사용되는 메모리는 크게 휘발성 메모리(Volatile memory)와 비휘발성 메모리(Nonvolatile memory)의 두 종류로 나눌 수 있으며, 비휘발성 메모리는 한차례만 프로그램이 가능한 롬(One-Programmable ROM)과 반복하여 프로그램이 가능한 롬(Reprogrammable ROM)으로 크게 분류할 수 있다.Memory used to store information can be divided into two types: volatile memory and nonvolatile memory. Non-volatile memory is one-programmable ROM and repeats only once. This can be broadly classified into reprogrammable ROM.

이 중 한 차례만 프로그램이 가능한 롬(One-Programmable ROM)은 소자 생산단계인 금속층 형성 공정(metalization)의 마스크(mask)에 적합한 정보를 담은 회로를 작성하여 제작하는 마스크 롬(Mask ROM)과 사용자의 요구에 따라 금속 퓨 즈(metal fuse)를 선택적으로 끊거나 안티퓨즈(Anti-fuse)를 선택적으로 연결함으로써 정보를 입력하는 OTP 롬(One-Time Programmable ROM)으로 나눌 수 있다.One-programmable ROM is a mask ROM that creates and manufactures a circuit containing information suitable for the mask of the metallization process, which is a device production stage, and a user. Depending on the requirements of the metal fuses can be selectively cut off or the anti-fuse (optionally connected) can be divided into OTP ROM (One-Time Programmable ROM) for inputting information.

일반적으로 이동기기, 자동차 전장 부품 등에 사용되는 주제어부, 전원집적회로(Power IC), 디스플레이 구동회로(Display Driver IC), 씨모스 이미지 센서(CMOS Image Sensor) 등의 프로그램 메모리(program memory)에는 저면적이고 추가 공정이 필요 없으며, 게이트 산화물에 고전압을 인가하여 절연을 파괴시키는 메카니즘(gate oxide breakdown mechanism)에 의해 전기적으로 쇼트(short)시켜 프로그램하는 안티퓨즈(antifuse) 방식의 OTP(One-Time Programmable) 메모리가 많이 사용되고 있다. Generally, program memory such as main controller, power IC, display driver IC, CMOS image sensor, etc. used in mobile devices, automotive electronic parts, etc. Anti-fuse One-Time Programmable (OTP), which is electrically shorted and programmed by a gate oxide breakdown mechanism that applies high voltage to the gate oxide and breaks the insulation. Memory is used a lot.

기존의 OTP 메모리는 안티퓨즈 형태의 NMOS(N-channel Metal Oxide Semiconductor) 트랜지스터와 고전압 저지 트랜지스터(High Voltage Blocking Transistor) 및 엑세스 트랜지스터(Access Transistor)로 구성된 3-Tr. OTP 셀을 가지는 메모리와 고전압 저지 트랜지스터를 제외한 2-Tr. OTP 셀을 가지는 메모리로 나누어 지며, 한 개의 셀당 1 비트(single bit)의 데이타를 저장한다. Conventional OTP memory is a 3-Tr. Consisting of anti-fuse N-channel Metal Oxide Semiconductor (NMOS) transistors, High Voltage Blocking Transistors, and Access Transistors. 2-Tr. Excluding memory with OTP cells and high voltage resistant transistors. It is divided into a memory having an OTP cell, and stores one bit of data per cell.

도 1은 종래의 1 비트 3-Tr. OTP 메모리 셀을 설명하는 도면이다.1 is a conventional 1 bit 3-Tr. It is a figure explaining an OTP memory cell.

도 1에 도시된 바와 같이 종래의 1 비트 3-Tr. OTP 메모리 셀(100)은 안티퓨즈(antifuse) 형태의 NMOS 커패시터(110)와 고전압 저지 트랜지스터(120) 및 액세스 트랜지스터(130)로 구성된다.1 bit 3-Tr. The OTP memory cell 100 is composed of an antifuse NMOS capacitor 110, a high voltage stop transistor 120, and an access transistor 130.

프로그램 모드 시 안티퓨즈인 NMOS 커패시터(110)의 게이트(Gate)에 VPP(=6V)의 고전압이 인가되고 고전압 저지 트랜지스터(120)의 게이트 노드에는 V_G-BT전압이 인가된다. 선택된 셀에 프로그램을 하기 위해서는 선택된 워드라인(Word-Line, 이하 'WL'라 한다.)에 VDD 전압을 인가하고, 비트라인(Bit-Line, 이하 'BL'라 한다.)에 0V의 전압을 인가하면 안티퓨즈인 NMOS 커패시터(110)의 게이트 산화물(gate-oxide)에 항복전압(breakdown voltage) 이상의 고전압이 걸려 안티퓨즈인 NMOS 커패시터(110)의 게이트 산화물이 파괴되어 전기적으로 쇼트가 된다. In the program mode, a high voltage of VPP (= 6V) is applied to a gate of the NMOS capacitor 110, which is an antifuse, and a V _G-BT voltage is applied to a gate node of the high voltage resistant transistor 120. To program the selected cell, apply the VDD voltage to the selected word line (Word-Line), and apply a voltage of 0V to the bit line (B-line). When applied, a high voltage of more than a breakdown voltage is applied to the gate oxide of the NMOS capacitor 110, which is an antifuse, and the gate oxide of the NMOS capacitor 110, which is an antifuse, is destroyed and electrically shorted.

그러나 프로그램 되어 지지 않는 셀의 경우에는 고전압 저지 트랜지스터(120)의 게이트 노드(VG-BT)와 WL의 전압이 VDD 레벨로 인가되고 BL의 전압을 VDD 레벨의 전압으로 인가하여 엑세스 트랜지스터(130)의 동작을 차단(OFF)하거나, WL의 전압을 0V로 인가하게 되면 엑세스 트랜지스터(130)의 동작이 차단되어 안티퓨즈 형태의 NMOS 커패시터(110)가 파괴되지 않는다.However, in the case of the non-programmed cell, the voltage of the gate node VG-BT and WL of the high voltage stop transistor 120 is applied at the VDD level, and the voltage of the BL is applied at the voltage of the VDD level, thereby preventing the access transistor 130. When the operation is turned off or when the voltage of WL is applied to 0 V, the operation of the access transistor 130 is blocked and the anti-fuse type NMOS capacitor 110 is not destroyed.

독출 모드 시에는 안티퓨즈 형태의 NMOS 커패시터(110)의 게이트에 VDD 레벨의 전압이 인가된다. 프로그램 되어 진 셀의 경우에는, 안티퓨즈 형태의 NMOS 커패시터(110)의 게이트 산화물이 파괴되어 저항 성분으로 변하게 되고 VPP 노드와 BL 사이에 전류 패스(Current Path)를 형성한다. BL을 통해 흐르는 전류는 BL 감지 증폭기를 통해 출력된다.In the read mode, a VDD level voltage is applied to the gate of the anti-fuse type NMOS capacitor 110. In the case of a programmed cell, the gate oxide of the anti-fuse type NMOS capacitor 110 is destroyed to become a resistive component and forms a current path between the VPP node and BL. The current flowing through the BL is output through the BL sense amplifier.

프로그램 되어 지지 않은 셀의 경우에는 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 기존의 NMOS 커패시터의 형태를 유지함으로써 VPP 노드와 BL 사이에 전류가 흐르지 않게된다.In the case of unprogrammed cells, the antifuse-type NMOS capacitors are not destroyed and the current NMOS capacitors retain their shape so that no current flows between the VPP node and BL.

도 1에 도시된 종래의 1 비트 3-Tr. OTP 메모리 셀의 프로그램 모드에서 현재 선택되어 프로그램하고자 하는 셀 이외에, 이전에 이미 프로그램되어 게이트산화물이 파괴된 안티퓨즈를 가지고 있는 셀이 존재하는 경우 WL과 BL은 0V이고, 이러한 셀의 안티퓨즈에 VPP의 고전압이 인가되면 VPP 전압이 액세스 트랜지스터의 드레인 노드에 전달되면서 GIDL(Gate-Induced Drain Leakage) 현상에 의해 누설전류가 흐르게 된다.The conventional 1 bit 3-Tr shown in FIG. In the program mode of the OTP memory cell, in addition to the cell currently selected and to be programmed, WL and BL are 0V if there are cells that have previously programmed antifuse that has destroyed gate oxide and VPP is in the antifuse of these cells. When a high voltage of is applied, the VPP voltage is transferred to the drain node of the access transistor, and a leakage current flows due to a gate-induced drain leakage (GIDL) phenomenon.

따라서, VPP 레벨의 전압을 분배하여 고전압 저지 트랜지스터(120)의 게이트에 인가하여 줌으로써, 고전압 저지 트랜지스터(120)의 게이트와 드레인의 전압차를 줄여주어 GIDL(Gate-Induced Drain Leakage) 현상에 의한 누설전류를 감소시킬 필요가 있으므로 고전압 저지 트랜지스터(120)가 부가적으로 필요하여 셀의 전체 레이아웃의 면적이 커지는 단점이 있다. Accordingly, by dividing the voltage of the VPP level and applying it to the gate of the high voltage resistant transistor 120, the voltage difference between the gate and the drain of the high voltage resistant transistor 120 is reduced to prevent leakage due to a gate-induced drain leakage (GIDL) phenomenon. Since the current needs to be reduced, the high voltage stop transistor 120 is additionally required, which increases the area of the entire layout of the cell.

도 2는 종래의 2-Tr. OTP 메모리의 셀 어레이를 설명하는 도면이고 표 1은 도 2에 따른 OTP 메모리 셀의 동작 모드에 따른 노드별 바이어스를 나타낸다.2 is a conventional 2-Tr. FIG. 1 illustrates a cell array of an OTP memory, and Table 1 shows node-by-node biases according to operating modes of the OTP memory cell of FIG. 2.

도 2에 도시된 종래의 2-Tr. OTP 메모리 셀의 프로그램 모드 시, 셀A(Cell A)가 선택되어진 경우, 워드라인(WL0)에 VPP/2(=3.5V)의 전압을 인가하고 게이트라인(GL0)에 VPP(=7V)의 전압을 인가하며, 비트라인(BL0)에 0V를 인가함으로써 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물을 파괴하여 게이트라인(GL0)과 비트라인(BL0)에 전류 패스를 형성함으로써, 셀A(Cell A)가 프로그램 된다.The conventional 2-Tr shown in FIG. 2. In the program mode of the OTP memory cell, when cell A is selected, a voltage of VPP / 2 (= 3.5 V) is applied to the word line WL0 and VPP (= 7 V) is applied to the gate line GL0. By applying a voltage and applying 0V to the bit line BL0, the gate oxide of the anti-fuse type NMOS capacitor is destroyed to form a current path in the gate line GL0 and the bit line BL0, thereby providing a cell A. Is programmed.

한편, 프로그램 모드 시, 셀C(Cell C), 셀D(Cell D)와 같이 선택되어지지 않은 셀의 경우에는, 워드라인(WL7)에 0V를 인가하고 게이트라인(GL7)에 VPP/2(=3.5V)의 전압을 인가한 상태에서 비트라인(BL0, BL1)을 플로팅시키면 안티퓨즈 형태 NMOS 커패시터의 게이트 산화물이 파괴되지 않고 NMOS 커패시터 형태를 유지하면서 프로그램되지 않게 된다.On the other hand, in the program mode, in the case of cells not selected, such as Cell C and Cell D, 0 V is applied to the word line WL7 and VPP / 2 (to the gate line GL7). If the bit lines BL0 and BL1 are floated while a voltage of = 3.5V) is applied, the gate oxide of the antifuse-type NMOS capacitor is not destroyed and not programmed while maintaining the NMOS capacitor shape.

독출 모드 시에는, 프로그램 되어 진 셀A와 같은 경우, 게이트라인(GL0)과 워드라인(WL0)에 VDD(=1.8V)전압을 인가하고 비트라인(BL0)에 0V의 전압을 인가하면 프로그램 되어 진 셀을 통해 전류가 흐름으로써 비트라인 감지 회로(Sensing Circuit)에서 전류를 감지하여 데이터를 출력하게 된다.In the read mode, in the case of the programmed cell A, the VDD (= 1.8V) voltage is applied to the gate line GL0 and the word line WL0, and a voltage of 0V is applied to the bit line BL0. As the current flows through the cell, the bit line sensing circuit senses the current and outputs the data.

셀B, 셀C, 셀D와 같은 경우에는 프로그램 시 안티퓨즈 형태 NMOS 커패시터가 파괴되지 않고 NMOS 커패시터 형태를 유지함으로써 셀을 통한 전류 패스가 형성되지 않아 전류가 흐르지 않게 된다.In the case of cells B, C, and D, the anti-fuse type NMOS capacitors are not destroyed during programming, and the NMOS capacitors are maintained so that no current passes through the cell and no current flows.

살펴본 바와 같이 기존의 2-Tr. OTP 메모리에서는 프로그램 모드 시에는 선택되어진 안티퓨즈 형태 NMOS 커패시터의 게이트 전압인 GL 전압을 VPP(=7V) 레벨로 인가하고, 선택되어 지지 않은 GL의 전압은 VPP/2(=3.5V) 레벨로 인가하며, 읽기 모드 시에는 GL의 전압을 VDD(=1.8V) 레벨로 인가해야 하므로 VPP, VPP/2, VDD의 세 종류의 전압이 필요하게 된다.As we have seen, the conventional 2-Tr. In OTP memory, the GL voltage which is the gate voltage of the selected anti-fuse type NMOS capacitor is applied at the VPP (= 7V) level in the program mode, and the voltage of the unselected GL is applied at the VPP / 2 (= 3.5V) level. In the read mode, the GL voltage needs to be applied at the VDD (= 1.8V) level. Therefore, three types of voltages, VPP, VPP / 2, and VDD, are required.

한편, 기존의 3-Tr. OTP 메모리 셀을 사용한 메모리와 2-Tr. OTP 메모리 셀을 사용한 메모리의 경우, 데이터를 출력할 때 기존의 비휘발성 메모리에 사용되는 전류 센싱(Current Sensing) 방식의 감지 증폭기를 사용한다. 그러나 기존의 전류 센싱 방식의 감지 증폭기는 BL에 흐르는 전류를 바이어스전압(Vbias)을 통해 만들어준 기준 전류와 비교하여 정보를 저장하는 방식으로, 기준 전류를 만들어 주기 위한 추가적인 바이어스전압(Vbias) 공급 회로를 필요로 하는 문제가 있다.Meanwhile, the conventional 3-Tr. Memory using OTP memory cells and 2-Tr. In the case of memory using OTP memory cells, a current sensing sense amplifier used for conventional nonvolatile memory is used to output data. Conventional current sensing amplifiers, however, store information by comparing the current flowing through the BL with the reference current generated by the bias voltage (Vbias), and an additional bias voltage (Vbias) supply circuit for generating the reference current. There is a problem that requires.

도 3은 종래의 1 비트 2Tr. OTP 메모리 셀을 설명하는 도면이다.3 is a conventional 1 bit 2Tr. It is a figure explaining an OTP memory cell.

도 3에 도시된 종래의 2-Tr. OTP 메모리 셀(300)은 안티퓨즈 형태의 저전압(Low Voltage) NMOS 커패시터(320)와 5V NMOS 엑세스 트랜지스터(310) 및 ESD 보호를 위한 한 개의 NMOS 트랜지스터(330)로 구성된다. The conventional 2-Tr shown in FIG. 3. The OTP memory cell 300 is composed of an antifuse low voltage NMOS capacitor 320, a 5V NMOS access transistor 310, and one NMOS transistor 330 for ESD protection.

이러한 종래의 1 비트 2Tr. OTP 메모리 셀의 경우 프로그램 모드에서 입력 데이터가 0일 때, 소스라인(SL)의 전압이 어드레스 신호에 의해 선택된 셀에 승압 전압(VPPE)이 인가되어 안티퓨즈 형태 NMOS 커패시터(320)의 게이트 산화물이 파괴되면서 프로그램된다. 또한 입력 데이터가 1일 경우에는, 모든 셀의 소스라인(SL)에 VDD 전압을 인가하고 비트라인(BL)에는 0V의 전압을 인가하여 프로그램 한다. This conventional 1 bit 2Tr. In the case of an OTP memory cell, when the input data is 0 in the program mode, the voltage of the source line SL is applied to the cell selected by the address signal, and the boost voltage VPPE is applied to the gate oxide of the anti-fuse type NMOS capacitor 320. It is programmed to be destroyed. When the input data is 1, the VDD voltage is applied to the source lines SL of all the cells, and a voltage of 0V is applied to the bit lines BL to be programmed.

이러한 종래의 1 비트 2Tr. OTP 메모리 셀의 경우에는 프로그램 모드 시 한 개의 셀에 1 비트의 데이터만이 저장되므로, OTP 메모리의 용량이 증가하게 되면 전체 레이아웃 면적이 증가하게 되는 단점이 있다.This conventional 1 bit 2Tr. In the case of an OTP memory cell, since only one bit of data is stored in one cell in the program mode, an increase in the capacity of the OTP memory increases the overall layout area.

본 발명의 목적은, 셀 어레이가 차지하는 면적을 줄이기 위해 한 개의 셀에 n-비트의 데이터를 저장할 수 있는 비동기식 멀티비트 OTP 메모리 셀을 제공하는 데 있다.It is an object of the present invention to provide an asynchronous multi-bit OTP memory cell capable of storing n-bit data in one cell to reduce the area occupied by the cell array.

본 발명의 다른 목적은 상기 비동기식 멀티비트 OTP 메모리 셀로 구성되는 OTP 메모리 셀 어레이를 포함하는 비동기식 멀티비트 OTP 메모리 장치를 제공하는 데 있다.Another object of the present invention is to provide an asynchronous multi-bit OTP memory device including an OTP memory cell array composed of the asynchronous multi-bit OTP memory cells.

상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 셀은, 반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 제1전압(VPP)이 그 소스에 연결되는 피모스 프로그램 트랜지스터, 독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 비트라인이 그 드레인에 연결되는 엔모스 독출 트랜지스터, 그 일단이 상기 엔모스 독출 트랜지스터의 소스단자 및 상기 피모스 트랜지스터의 드레인 단자에 공통으로 연결되는 적어도 둘 이상의 엔모스 커패시터, 일 단자가 상기 엔모스 커패시터의 다른 일단자에 각각 연결되고 다른 일단자가 소스라인에 각각 연결되며 게이트에 소스라인 스위치 인에이블 신호(SL_SW_EN)가 각각 인가되는 적어도 둘 이상의 엔모스 선택 트랜지스터 및 일단자가 상기 엔모스 커패시터의 일단에 연결되고 다른 일 단자가 상기 엔모스 선택 트랜지스터의 다른 일단자에 연결되며 게이트에 접지전압이 인가되는 ESD 보호용 엔모스 트랜지스터를 구비하는 것을 특징으로 한다.In order to achieve the above object, in an asynchronous multi-bit OTP memory cell according to an aspect of the present invention, an inverted program word line signal WWLb is connected to its gate and a first voltage VPP is connected to its source. A MOS program transistor, an NMOS read transistor having a read word line signal RWL connected to a gate thereof, and a bit line connected to a drain thereof, one end of which is a source terminal of the NMOS read transistor and a drain terminal of the PMOS transistor At least two NMOS capacitors connected in common to each other, one terminal of which is connected to the other terminal of the NMOS capacitor, and the other terminal of which is respectively connected to the source line, and the source line switch enable signal SL_SW_EN is applied to the gate, respectively. At least two NMOS select transistors and one terminal connected to one end of the NMOS capacitor The other terminal is connected to the other terminal of the NMOS selection transistor, characterized in that it comprises an ESD protection NMOS transistor to which the ground voltage is applied to the gate.

상기 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 장치는 적어도 둘 이상의 소스 라인, 적어도 둘 이상의 비트라인, 적어도 둘 이상의 프로그램 워드 라인, 적어도 둘 이상의 독출 워드 라인 및 적어도 둘 이상의 소스라인 선택신호 라인에 각각 연결되는 적어도 둘 이상의 비동기식 멀티비트 OTP 메모리 셀들이 배치되는 OTP 메모리 셀 어레이, 상기 OTP 메모리 장치의 프로그램 모드 또는 독출 모드 등의 동작을 지시하는 모드제어신호들을 발생시키는 제어부, 상기 모드제어신호에 응답하여 제1전압(VPP)을 제2전압(VPPE) 또는 제3전압(VDD)으로 스위칭하여 상기 OTP 메모리 셀 어레이에 공급하는 전원 스위치 회로, 로우 어드레스신호를 디코딩하는 로우 디코더, 상기 모드제어신호 및 디코딩된 로우 어드레스 신호에 응답하여 상기 적어도 둘 이상의 프로그램 워드라인 및 적어도 둘 이상의 독출 워드라인을 구동하는 워드라인 구동회로, 칼럼 어드레스신호를 디코딩하는 칼럼 디코더, 상기 모드제어신호 및 데이터 입력신호(DIN)에 응답하여 해당 소스라인을 구동하는 소스라인 구동회로, 상기 모드제어신호 및 디코딩된 칼럼 어드레스 신호에 응답하여 소스라인 스위치 인에이블 신호(SL_SW_EN)를 생성하는 소스라인 스위치 인에이블 회로 및 상기 모드 제어 신호에 응답하여 데이터 라인을 감지 증폭하는 독출 데이터 감지 증폭회로를 구비하는 것을 특징으로 한다.In order to achieve the above another object, an asynchronous multi-bit OTP memory device according to an aspect of the present invention is at least two source lines, at least two bit lines, at least two program word lines, at least two read word lines and at least two or more An OTP memory cell array in which at least two asynchronous multi-bit OTP memory cells are respectively connected to a source line selection signal line, a controller configured to generate mode control signals instructing an operation such as a program mode or a read mode of the OTP memory device; A power switch circuit for switching the first voltage VPP to the second voltage VPPE or the third voltage VDD in response to the mode control signal, and supplying the OTP memory cell array to the OTP memory cell array, and a row decoder decoding the row address signal. Responsive to the mode control signal and the decoded row address signal A word line driver circuit driving the at least two program word lines and at least two read word lines, a column decoder decoding a column address signal, and a corresponding source line in response to the mode control signal and the data input signal DIN. A source line driving circuit for driving, a source line switch enable circuit for generating a source line switch enable signal SL_SW_EN in response to the mode control signal and the decoded column address signal, and a data line in response to the mode control signal And a read data sensing amplifier circuit for amplifying.

상기 또 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 장치의 프로그램 방법은, 상기 소스라인에 접지 전압을 인가하는 단계, 상기 반전된 프로그램 워드라인에 접지전압을 인가하는 단계, 소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온 시키는 단계 및 상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 데이터를 프로그램하는 단계를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a program method of an asynchronous multi-bit OTP memory device, including applying a ground voltage to the source line and applying a ground voltage to the inverted program word line. And turning on the NMOS select transistor selected by the source line switch enable signal and programming data to an NMOS capacitor connected to the source terminal of the turned on NMOS select transistor.

상기 또 다른 목적을 달성하기 위하여, 본 발명의 일면에 따른 비동기식 멀티비트 OTP 메모리 장치의 독출 방법은, 상기 소스라인에 접지 전압을 인가하는 단계, 상기 독출 워드라인에 제3전압(VDD)을 인가하는 단계, 소스라인 스위치 인에이블 신호에 의해 선택된 엔모스 선택 트랜지스터를 턴 온시키는 단계 및 상기 턴 온된 엔모스 선택 트랜지스터의 소스 단자에 연결되는 엔모스 커패시터에 프로그램된 데이터를 상기 엔모스 독출 트랜지스터를 거쳐 상기 비트라인을 통해 독출하는 단계를 구비하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of reading an asynchronous multi-bit OTP memory device, including applying a ground voltage to the source line and applying a third voltage VDD to the read word line. And turning on the NMOS select transistor selected by the source line switch enable signal, and data programmed into the NMOS capacitor connected to the source terminal of the turned on NMOS select transistor through the NMOS read transistor. And reading through the bit line.

본 발명에 따른 비동기식 멀티비트 OTP 메모리 장치에 의하면, 하나의 OTP 셀에 n-비트의 데이터를 저장할 수 있으므로 셀당 프로그램이 가능한 비트 수가 증가하는 경우 OTP 메모리 장치의 전체 레이아웃의 면적을 감소시킬 수 있는 효과가 있다.According to the asynchronous multi-bit OTP memory device according to the present invention, since n-bit data can be stored in one OTP cell, when the number of programmable bits per cell increases, the area of the entire layout of the OTP memory device can be reduced. There is.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시 예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings that describe exemplary embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다.4 is a block diagram illustrating an asynchronous multi-bit OTP memory device according to an embodiment of the present invention.

도 4를 참조하면, 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치(400)는, 32 rows x 9 columns x 4bits의 OTP 메모리 셀 어레이(410), 제어부(420), 전원 스위치 회로(430), 로우 디코더(440), 워드라인 구동회로(450), 칼럼 디코더(460), 소스라인 구동회로(470), 소스라인 스위치 인에이블 회로(480) 및 독출 데이터 감지 증폭회로(490)를 구비한다.Referring to FIG. 4, the asynchronous multi-bit OTP memory device 400 according to an embodiment of the present invention includes an OTP memory cell array 410 having 32 rows x 9 columns x 4 bits, a controller 420, a power switch circuit ( 430, the row decoder 440, the word line driver circuit 450, the column decoder 460, the source line driver circuit 470, the source line switch enable circuit 480, and the read data sensing amplifier circuit 490. Equipped.

상기 OTP 메모리 셀 어레이(410)는 적어도 둘 이상의 소스 라인, 적어도 둘 이상의 비트라인, 적어도 둘 이상의 프로그램 워드 라인, 적어도 둘 이상의 독출 워드 라인 및 적어도 둘 이상의 소스라인 스위치 인에이블 신호 라인에 각각 연결 되는 적어도 둘 이상의 비동기식 OTP 메모리 셀들이 배치된다.The OTP memory cell array 410 is at least connected to at least two source lines, at least two bit lines, at least two program word lines, at least two read word lines, and at least two source line switch enable signal lines, respectively. Two or more asynchronous OTP memory cells are disposed.

상기 제어부(420)는 상기 OTP 메모리 장치(400)의 프로그램모드 또는 독출 모드 등의 동작을 지시하는 모드제어신호들(GPM_ENb, WWLb, RWL, RD_EN...)을 발생시킨다.The controller 420 generates mode control signals GPM_ENb, WWLb, RWL, RD_EN ... that indicate an operation of the program mode or read mode of the OTP memory device 400.

상기 전원 스위치 회로(430)는 상기 모드제어신호에 응답하여 동작 모드에 따라 내부 프로그램 전압인 제1전압(VPP)을 프로그램 모드에서는 제2전압(VPPE)으로 스위칭하고, 독출 모드에서는 제3전압(VDD)으로 스위칭하여 공급해 준다.In response to the mode control signal, the power switch circuit 430 switches the first voltage VPP, which is an internal program voltage, to a second voltage VPPE in a program mode and a third voltage in a read mode. Switch to VDD).

상기 로우 디코더(440)는 로우 어드레스신호(RA[4:0])를 디코딩하여 디코딩된 로우 어드레스 신호(RA10)들을 생성한다.The row decoder 440 decodes the row address signal RA [4: 0] to generate decoded row address signals RA10.

상기 워드라인 구동회로(450)는 상기 모드제어신호 중 워드라인 인에이블 프로그램 신호(WLEN_PGM), 반전된 워드라인 인에이블 독출 신호(WLENb_RD) 및 디코딩된 로우 어드레스 신호(RA10)에 응답하여 상기 적어도 둘 이상의 반전된 프로그램 워드라인 신호(WWLb) 및 적어도 둘 이상의 독출 워드라인 신호(RWL)를 구동한다.The word line driver circuit 450 may be configured to respond to at least two of the mode control signals in response to a word line enable program signal WLEN_PGM, an inverted word line enable read signal WLENb_RD, and a decoded row address signal RA10. The inverted program word line signal WWLb and at least two read word line signals RWL are driven.

상기 칼럼 디코더(460)는 칼럼 어드레스신호(CA[1:0])를 디코딩하여 4개의 소스라인 스위치 인에이블 신호인 SL_SW_EN[3:0] 중 하나의 소스라인 스위치 인에이블 신호(SL_SW_EN)를 선택하는 디코딩된 어드레스 신호(CA10[3:0])를 생성한다.The column decoder 460 decodes the column address signal CA [1: 0] to select one source line switch enable signal SL_SW_EN among the four source line switch enable signals SL_SW_EN [3: 0]. Generates a decoded address signal CA10 [3: 0].

상기 소스라인 구동회로(470)는 상기 모드제어신호 중 프로그램신호(PROGRAM) 및 데이터 입력신호(DIN)에 응답하여 해당 소스라인을 구동한다.The source line driving circuit 470 drives the corresponding source line in response to a program signal PROGRAM and a data input signal DIN among the mode control signals.

상기 소스라인 스위치 인에이블 회로(480)는 상기 모드제어신호 중 프로그램신호(PROGRAM) 및 디코딩된 칼럼 어드레스 신호(CA10[3:0])에 응답하여 소스라인 스위치 인에이블 신호(SL_SW_EN)를 생성한다.The source line switch enable circuit 480 generates a source line switch enable signal SL_SW_EN in response to a program signal PROGRAM and a decoded column address signal CA10 [3: 0] among the mode control signals. .

상기 독출 데이터 감지 증폭회로(490)는 상기 모드 제어 신호 중 프리차아지신호(PRECHARGE)에 응답하여 데이터 라인을 감지 증폭한다.The read data sense amplifier circuit 490 senses and amplifies a data line in response to a precharge signal PRECHARGE among the mode control signals.

본 발명에 따른 비동기식 멀티 비트 OTP 메모리의 주요 특징은 표 2과 같다.The main features of the asynchronous multi-bit OTP memory according to the present invention are shown in Table 2.

도 5는 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리의 셀을 설명하는 도면이다.5 illustrates a cell of an asynchronous multi-bit OTP memory according to an embodiment of the present invention.

도 5에 도시된 바와 같이 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리의 셀은 PMOS 프로그램 트랜지스터(11), NMOS 독출 트랜지스터(12), 적어도 둘 이상의 NMOS 커패시터(13 ~ 16), 적어도 둘 이상의 NMOS 선택 트랜지스터(17 ~ 20) 및 ESD 보호용 NMOS 트랜지스터(21)를 구비한다. As shown in FIG. 5, a cell of an asynchronous multi-bit OTP memory according to an embodiment of the present invention includes a PMOS program transistor 11, an NMOS read transistor 12, at least two or more NMOS capacitors 13 to 16, and at least two. The above NMOS selection transistors 17 to 20 and ESD protection NMOS transistors 21 are provided.

상기 PMOS 프로그램 트랜지스터(11)는 반전된 프로그램 워드라인 신호(WWLb)가 그 게이트에 연결되고, 제1전압(VPP)이 그 소스에 연결된다.The PMOS program transistor 11 has an inverted program word line signal WWLb connected to its gate and a first voltage VPP connected to its source.

상기 NMOS 독출 트랜지스터(12)는 독출 워드라인 신호(RWL)가 그 게이트에 연결되고, 비트라인(BL)이 그 드레인에 연결된다.The NMOS read transistor 12 has a read word line signal RWL connected to its gate and a bit line BL connected to its drain.

상기 적어도 둘 이상의 NMOS 커패시터(13 ~ 16)는 각각 그 일단이 상기 NMOS 독출 트랜지스터(12)의 소스단자 및 상기 PMOS 트랜지스터(11)의 드레인 단자에 공통으로 연결된다.One end of each of the at least two NMOS capacitors 13 through 16 is commonly connected to a source terminal of the NMOS read transistor 12 and a drain terminal of the PMOS transistor 11.

상기 적어도 둘 이상의 NMOS 선택 트랜지스터(17 ~ 20)는 일 단자가 상기 NMOS 커패시터(13 ~ 16)의 다른 일 단자에 각각 연결되고 다른 일단자가 소스라인(SL)에 각각 연결되며 게이트에 소스라인 스위치 인에이블 신호(SL_SW_EN[0] ~ SL_SW_EN[3])가 각각 인가된다.Each of the at least two NMOS select transistors 17 to 20 has one terminal connected to the other terminal of the NMOS capacitors 13 to 16 and the other terminal connected to the source line SL, respectively. The enable signals SL_SW_EN [0] to SL_SW_EN [3] are respectively applied.

상기 ESD 보호용 NMOS 트랜지스터(21)는 일단자가 상기 NMOS 커패시터(13 ~ 16)의 일 단자에 연결되고 다른 일 단자가 상기 NMOS 선택 트랜지스터(17 ~ 20)의 다른 일 단자에 연결되며 게이트에 접지전압(VSS)이 인가된다.The ESD protection NMOS transistor 21 has one end connected to one terminal of the NMOS capacitors 13 to 16, the other terminal connected to the other terminal of the NMOS select transistors 17 to 20, and a ground voltage VSS) is applied.

표 3은 본 발명에 따른 비동기식 멀티비트 OTP 메모리 셀의 동작 모드에 따른 노드별 바이어스 전압(Bias voltage) 조건을 보여준다.Table 3 shows a bias voltage condition for each node according to an operation mode of an asynchronous multi-bit OTP memory cell according to the present invention.

표 3을 참고하면, 프로그램모드에서 선택된 반전된 프로그램 워드라인 신호(WWLb)는 0V를 유지하고, 선택되지 않은 반전된 프로그램 워드라인 신호(WWLb)는 VPP를 유지한다. 또한 선택된 셀에서 프로그램된 안티퓨즈는 프로그램 데이터인 DIN에 로직(logic) '0'이 인가된 경우이고, 프로그램되지 않은 안티퓨즈는 프로그램 데이터인 DIN에 로직(logic) '1'이 인가된 경우이다.Referring to Table 3, the inverted program word line signal WWLb selected in the program mode maintains 0 V, and the unselected inverted program word line signal WWLb maintains VPP. In addition, the anti-fuse programmed in the selected cell is when logic '0' is applied to the program data DIN, and the unprogrammed anti-fuse is when logic '1' is applied to the program data DIN. .

기존의 3Tr. OTP 메모리 셀은 프로그램모드에서 먼저 프로그램된 셀에서 액세스 트랜지스터의 게이트 전압이 0V, 소스노드인 소스라인(SL) 전압이 0V, 드레인 노드 전압이 VPP인 경우 GIDL 현상에 의한 누설전류를 줄이기 위해 고전압 저지 트랜지스터를 사용하였으나 본 발명에서는 5V 정도의 중간 전압 트랜지스터를 사용함으로써 누설 전류를 10pA 이하 정도로 줄여 고전압 저지 트랜지스터를 제거하였다.Conventional 3Tr. The OTP memory cell stops high voltage to reduce leakage current caused by GIDL phenomenon when the gate voltage of the access transistor is 0V, the source line SL of the source node is 0V, and the drain node voltage is VPP in the cell programmed first in the program mode. Although a transistor was used, in the present invention, by using an intermediate voltage transistor of about 5V, the leakage current was reduced to about 10pA or less to remove the high voltage stop transistor.

도 4, 도 5 및 표3을 참조하여 본 발명에 따른 비동기식 멀티 비트 OTP 메모리 장치의 동작을 살펴보면 다음과 같다.The operation of the asynchronous multi-bit OTP memory device according to the present invention will be described with reference to FIGS. 4, 5 and Table 3 as follows.

프로그램 모드(Program mode)인 경우 프로그램 데이터인 DIN[8:0]은 SL[8:0]을 통해 OTP 셀에 프로그램 된다. 소스라인 구동회로(470)는 프로그램 데이터인 DIN이 '0'인 경우 소스라인(SL)의 전압을 접지전압(VSS)으로 구동하고, 로우 어드레스인 RA[4:0]에 의해 인에이블 되는 반전된 프로그램 워드라인 신호(WWLb) 및 칼럼 어드레스(column address)인 CA[1:0]에 의해 선택되는 소스라인 스위치 인에이블 신호(SL_SW_EN)에 의해 안티퓨즈 형태의 NMOS 커패시터(13 ~ 16) 중 하나의 안티퓨즈 양단에 제1전압(VPP)이 인가되면서 브레이크다운(breakdown)에 의해 프로그램이 된다. DIN이 '1'인 경우 소스라인(SL)의 전압을 제1전압(VPP)으로 구동하고 안티퓨즈는 오픈(open) 상태를 유지한다.In the program mode, program data DIN [8: 0] is programmed in the OTP cell via SL [8: 0]. The source line driver circuit 470 inverts the voltage of the source line SL to the ground voltage VSS when the program data DIN is '0', and is enabled by the row address RA [4: 0]. One of the NMOS capacitors 13 to 16 in an antifuse type by the source line switch enable signal SL_SW_EN selected by the programmed program line signal WWLb and the column address CA [1: 0]. The first voltage VPP is applied to both ends of the anti-fuse and is programmed by the breakdown. When DIN is '1', the voltage of the source line SL is driven to the first voltage VPP, and the antifuse is kept open.

한편 독출 모드(read mode)인 경우 SL[8:0]은 0V로 구동되고, 도 5에 도시된 4개의 NMOS 선택 트랜지스터(17 ~ 20) 중 인에이블 되는 NMOS 선택 트랜지스터에 의해 선택된 안티퓨즈의 이진 정보가 NMOS 독출 트랜지스터(12)를 통해 비트라인(BL)으로 전달된다. In the read mode, SL [8: 0] is driven at 0V, and the binary of the antifuse selected by the NMOS select transistor enabled among the four NMOS select transistors 17 to 20 shown in FIG. Information is transferred to the bit line BL through the NMOS read transistor 12.

비트라인(BL)으로 전달된 안티퓨즈의 이진 정보는 독출 데이터 감지 증폭회로(490)를 통해 출력 포트(DOUT[8:0] port)로 출력된다.The binary information of the antifuse transferred to the bit line BL is output to the output port DOUT [8: 0] port through the read data sensing amplifier circuit 490.

도 6은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 전원 스위치 회로를 나타내는 도면이다.FIG. 6 is a diagram illustrating a power switch circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 6을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 전원 스위치 회로(430)는, 반전된 프로그램 인에이블 신호(PGM_ENb)가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제1 엔모스 트랜지스터(31), 반전된 프로그램 인에이블 신호(PGM_ENb)의 반전 신호가 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제2 엔모스 트랜지스터(32), 제2전압(VPPE)이 그 소스에 연결되고 제2 엔모스 트랜지스터(32)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(31)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(33), 제2전압(VPPE)이 그 소스에 연결되고 제1 엔모스 트랜지스터(31)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(32)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(34), 제2전압(VPPE)에 의해 구동되고 제2 엔모스 트랜지스터(32)의 드레인이 그 입력에 연결되는 제1 인버터(36), 제2전압(VPPE)에 의해 구동되고 제1 인버터(36)의 출력을 입력하는 제2 인버터(37), 제2전압(VPPE)이 그 소스에 연결되고 제1 인버터(36)의 출력이 그 게이트에 연결되는 제3 피모스 트랜지스터(38), 제3전압(VDD)이 그 소스에 연결되고 제1 인버터(36)의 출력이 그 게이트에 연결되고 제3 피모스 트랜지스터(38)의 드레인이 그 드레인에 연결되는 제4 피모스 트랜지스터(39), 반전된 프로그램 인에이블 신호(PGM_ENb)를 입력하여 반전시키는 제3 인버터(35)를 포함한다. 제3 피모스 트랜지스터(38)와 제4 피모스 트랜지스터(39)의 출력(VPP)은 OTP 메모리 셀 어레이의 워드라인(WWL)에 연결된다.Referring to FIG. 6, in the power switch circuit 430 of an OTP memory device according to an embodiment of the present invention, an inverted program enable signal PGM_ENb is connected to a gate thereof, and a ground voltage VSS is applied to a source thereof. A first NMOS transistor 31 connected thereto, a second NMOS transistor 32 having an inverted signal of the inverted program enable signal PGM_ENb connected to a gate thereof, and a ground voltage VSS connected to a source thereof; The first PMOS transistor 33 in which a second voltage VPPE is connected to its source, a drain of the second NMOS transistor 32 is connected to the gate thereof, and a drain of the first NMOS transistor 31 is connected to the drain thereof. ), A second PMOS having a second voltage VPPE connected to the source thereof, a drain of the first NMOS transistor 31 connected to the gate thereof, and a drain of the second NMOS transistor 32 connected to the drain thereof; The transistor 34 is driven by the second voltage VPPE. The second inverter 37 which is driven by the first inverter 36 connected to the input of the high NMOS transistor 32 and the second voltage VPPE and inputs the output of the first inverter 36. ), A third PMOS transistor 38 having a second voltage VPPE connected to the source thereof, and an output of the first inverter 36 connected to the gate thereof, and a third voltage VDD connected to the source thereof; The fourth PMOS transistor 39 having the output of the inverter 36 connected to its gate and the drain of the third PMOS transistor 38 connected thereto is inputted with the inverted program enable signal PGM_ENb. And a third inverter 35 for inverting. The output VPP of the third PMOS transistor 38 and the fourth PMOS transistor 39 is connected to the word line WWL of the OTP memory cell array.

프로그램 모드 시에는 반전된 프로그램 인에이블 신호(PGM_ENb)는 0V로 인에이블 되고, 이때 제2 엔모스 트랜지스터(32)가 턴온된다. 제2 엔모스 트랜지스터(32)의 드레인 노드의 신호는 제1 인버터(36) 및 제2 인버터(37)를 거쳐 제3 피모스 트랜지스터(38) 및 제4 피모스 트랜지스터(39)에 전달된다. 따라서 제3 피모스 트랜지스터(38)는 턴온되고 제4 피모스 트랜지스터(39)는 턴오프되어, VPP 노드에서는 전원 스위치 회로(430)의 외부에서 인가되는 제2전압(VPPE) 레벨의 전압이 출력된다. In the program mode, the inverted program enable signal PGM_ENb is enabled at 0V, and the second NMOS transistor 32 is turned on. The signal of the drain node of the second NMOS transistor 32 is transmitted to the third PMOS transistor 38 and the fourth PMOS transistor 39 through the first inverter 36 and the second inverter 37. Accordingly, the third PMOS transistor 38 is turned on and the fourth PMOS transistor 39 is turned off so that the voltage of the second voltage VPPE level applied from the outside of the power switch circuit 430 is output at the VPP node. do.

한편 독출 모드 시에는 반전된 프로그램 인에이블 신호(PGM_ENb)는 제3전압(VDD) 레벨이 되고, 이때는 역으로, 제3 피모스 트랜지스터(38)는 턴 오프(off) 되고 제4 피모스 트랜지스터(39)는 턴 온(on) 되어 VPP 노드에서는 제3전압(VDD) 레벨의 전압이 출력된다.In the read mode, the inverted program enable signal PGM_ENb becomes the third voltage VDD level. In this case, the third PMOS transistor 38 is turned off and the fourth PMOS transistor ( 39 is turned on so that the voltage of the third voltage VDD level is output from the VPP node.

상기의 결과는 표3에 도시된 바와 같다.The above results are shown in Table 3.

도 7은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 워드라인 구동회로를 나타내는 도면이다.FIG. 7 is a diagram illustrating a word line driver circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 7을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 워드라인 구동회로(450)는, 로우 어드레스 신호(RA10, RA432)를 입력하는 제1 낸드게이트(41), 워드라인 인에이블 프로그램 신호(WLEN_PGM) 및 반전된 워드라인 인에이블 프로그램 신호(WLENb_PGM)에 응답하여 제1 낸드게이트(41)의 출력을 전달하는 제1 전송 게이트(42), 제3전압(VDD)이 그 소스에 연결되고 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 그 게이트에 연결되고 제1 전송 게이트(42)의 출력이 그 드레인에 연결되는 제1 피모스 트랜지스터(43), 제1 전송 게이트(42)의 출력을 입력하는 제2 인버터(44), 접지 전압(VSS)이 그 소스에 연결되고 제1 전송 게이트(42)의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터(45), 접지 전압(VSS)이 그 소스에 연결되고 제2 인버터(44)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(46), 제1전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(46)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(45)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(47), 제1전압(VPP)이 그 소스에 연결되고 제1 엔모스 트랜지스터(45)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(46)의 드레인이 그 드레인에 연결되는 제3 피모스 트랜지스터(48), 제1전압(VPP)에 의해 구동되고 제1 엔모스 트랜지스터(45)의 드레인이 그 입력 단자에 연결되고 반전된 프로그램 워드라인 신호(WWLb)가 그 출력 단자에 연결되는 제3 인버터(49), 및 제1 낸드게이트(41)의 출력과 반전된 워드라인 인에이블 독출 신호(WLENb_RD)를 입력받고 독출 워드라인 신호(RWL)가 그 출력단자에 연결되는 제1 노아게이트(50)를 포함한다.Referring to FIG. 7, the word line driver circuit 450 of the OTP memory device according to an embodiment of the present invention may include a first NAND gate 41 and a word line enable to input row address signals RA10 and RA432. In response to the program signal WLEN_PGM and the inverted word line enable program signal WLENb_PGM, a first transfer gate 42 and a third voltage VDD which transfer an output of the first NAND gate 41 to the source thereof. An output of the first PMOS transistor 43, the first transfer gate 42, which is connected, a word line enable program signal WLEN_PGM is coupled to its gate, and an output of the first transfer gate 42 is connected to its drain. The first inverter 44, ground voltage VSS is connected to the source and the output of the first transfer gate 42 is connected to the gate, the first NMOS transistor 45, ground voltage VSS Is connected to its source and the output of the second inverter 44 is connected to its gate. 2 NMOS transistor 46, the first voltage VPP is connected to its source, the drain of the second NMOS transistor 46 is connected to its gate, and the drain of the first NMOS transistor 45 is connected to its drain. The second PMOS transistor 47 and the first voltage VPP are connected to the source thereof, the drain of the first NMOS transistor 45 is connected to the gate thereof, and the drain of the second NMOS transistor 46 is A program word line signal WWLb driven by a third PMOS transistor 48 and a first voltage VPP connected to the drain thereof, and having a drain of the first NMOS transistor 45 connected to an input terminal thereof and inverted; Receives the word line enable read signal WLENb_RD inverted from the output of the first NAND gate 41 and the third inverter 49 connected to the output terminal thereof, and the read word line signal RWL is applied to the output terminal thereof. It includes a first Noah gate (50) connected to.

프로그램 모드 시에는 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 하이로 되면서 로우 어드레스인 RA[4:0]를 디코딩 하므로 선택되는 반전된 프로그램 워드라인 신호(WWLb)만 0V로 구동되고 선택되지 않은 반전된 프로그램 워드라인 신호(WWLb)는 제1전압(VPP)을 유지한다.In program mode, the word line enable program signal WLEN_PGM goes high and decodes the low address RA [4: 0], so only the selected inverted program word line signal WWLb is driven at 0V and not selected inverted. The program word line signal WWLb maintains the first voltage VPP.

따라서 선택된 반전된 프로그램 워드라인 신호(WWLb)에 0V가 인가되는 경우 도 5에 도시된 PMOS 프로그램 트랜지스터(11)가 턴온 되어 안티퓨즈 형태의 NMOS 커패시터(13 ~ 16) 중 하나의 안티퓨즈 일단에 제1전압(VPP)이 인가되고, 이에 따라 안티퓨즈가 브로큰(broken)되어 프로그램 된다.Therefore, when 0 V is applied to the selected inverted program word line signal WWLb, the PMOS program transistor 11 shown in FIG. 5 is turned on to provide an anti-fuse at one end of one of the anti-fuse NMOS capacitors 13 to 16. One voltage (VPP) is applied and thus the antifuse is broken and programmed.

독출 모드 시에는 워드라인 인에이블 프로그램 신호(WLEN_PGM)가 로우로 되면서 PMOS 프로그램 트랜지스터(11)가 턴 오프 되며, 반전된 워드라인 인에이블 독출 신호(WLENb_RD)가 로우로 되어 선택된 독출 워드라인 신호(RWL)만 제1전압(VPP)으로 구동되고 선택되지 않은 독출 워드라인 신호(RWL)는 0V를 유지한다.In the read mode, the word line enable program signal WLEN_PGM is turned low and the PMOS program transistor 11 is turned off. The inverted word line enable read signal WLENb_RD is turned low to select the selected read word line signal RWL. ) Is driven to the first voltage VPP and the unselected read word line signal RWL is maintained at 0V.

따라서 선택된 독출 워드라인 신호(RWL)에 의해 도 5에 도시된 NMOS 독출 트랜지스터(12)가 턴온 되어 선택된 안티퓨즈의 이진 정보가 NMOS 독출 트랜지스터(12)를 통해 비트라인(BL)으로 전달된다. Accordingly, the NMOS read transistor 12 shown in FIG. 5 is turned on by the selected read word line signal RWL, so that binary information of the selected antifuse is transferred to the bit line BL through the NMOS read transistor 12.

도 8은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 소스라인 구동회로를 나타내는 도면이다.FIG. 8 is a diagram illustrating a source line driving circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 8을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 소스라인 구동회로(470)는, 프로그램 신호(PGM)를 입력받는 제1인버터(51), 제1인버터(51)의 출력을 입력받는 제2인버터(52), 프로그램 신호(PGM) 및 반전된 프로그램 신호(PGMb)에 응답하여 DIN 신호를 전달하는 제1전송게이트(53), 접지 전압(VSS)이 그 소스에 연결되고 반전된 프로그램 신호(PGMb)가 그 게이트에 연결되고 제1 전송 게이트(53)의 출력이 그 드레인에 연결되는 제1 엔모스 트랜지스터(54), 제1전송게이트(53)의 출력을 입력하는 제3 인버터(59), 접지 전압(VSS)이 그 소스에 연결되고 제1 전송 게이트(53)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(55), 접지 전압(VSS)이 그 소스에 연결되고 제3인버터(59)의 출력이 그 게이트에 연결되는 제3 엔모스 트랜지스터(56), 제1전압(VPP)이 그 소스에 연결되고 제3 엔모스 트랜지스터(56)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(55)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(57), 제1전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(55)의 드레인이 그 게이트에 연결되고 제3 엔모스 트랜지스터(56)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(58) 및 제1전압(VPP)에 의해 구동되고 제2 엔모스 트랜지스터(55)의 드레인이 그 입력 단자에 연결되고 소스라인(SL)이 그 출력 단자에 연결되는 제4인버터(60)를 포함한다.Referring to FIG. 8, the source line driving circuit 470 of the OTP memory device according to an embodiment of the present invention may output the first inverter 51 and the first inverter 51 to receive the program signal PGM. In response to the second inverter 52, the program signal (PGM) and the inverted program signal (PGMb) receiving the first transmission gate 53 for transmitting the DIN signal, the ground voltage (VSS) is connected to the source An input of an output of the first NMOS transistor 54 and the first transfer gate 53 having the inverted program signal PGMb connected to the gate thereof and the output of the first transfer gate 53 connected to the drain thereof. 3 Inverter 59, a second NMOS transistor 55 whose ground voltage VSS is connected to its source and the output of the first transfer gate 53 is connected to its gate, the ground voltage VSS, A third NMOS transistor 56, a first voltage VPP connected to the gate thereof, to which the output of the third inverter 59 is connected to the gate thereof. The first PMOS transistor 57 and the first voltage VPP connected to the gate, and the drain of the third NMOS transistor 56 is connected to the gate thereof, and the drain of the second NMOS transistor 55 is connected to the drain thereof. The second PMOS transistor 58 and the first voltage connected to the source thereof, the drain of the second NMOS transistor 55 connected to the gate thereof, and the drain of the third NMOS transistor 56 connected thereto; VPP) and a fourth inverter 60 connected to the input terminal of the drain of the second NMOS transistor 55 to the input terminal thereof and the source line SL to the output terminal thereof.

상기 소스라인 구동회로는 프로그램 모드에서 입력데이터(Input Data) DIN이 로우(low)인 경우 선택되는 소스라인 구동회로는 접지전압(VSS)을 출력하여 소스라인(SL)을 구동하므로 안티퓨즈인 NMOS 커패시터 양단에 제1전압(VPP)을 공급하여 안티퓨즈인 NMOS 커패시터를 브로큰 시킨다. 그러나 DIN이 하이(high)인 경우 선택되는 소스라인 구동회로는 제1전압(VPP)을 출력하여 소스라인(SL)을 구동하므로 안티퓨즈는 브로큰(broken)되지 않는다.The source line driving circuit is an antifuse NMOS because the source line driving circuit selected when the input data DIN is low in the program mode outputs a ground voltage VSS to drive the source line SL. The first voltage VPP is supplied across the capacitor to break the NMOS capacitor, which is an antifuse. However, since the source line driving circuit selected when DIN is high drives the source line SL by outputting the first voltage VPP, the antifuse is not broken.

한편, 독출 모드에서는 PROGRAM 신호가 로우 상태이므로 제1 엔모스 트랜지스터(54)가 턴온되고, 이에 따라 제3 엔모스 트랜지스터(56) 및 제1 피모스 트랜지스터(57)가 턴온되며, SL 노드에서는 접지전압(VSS)을 출력하여 선택되는 소스라인(SL)을 구동한다.In the read mode, the first NMOS transistor 54 is turned on because the PROGRAM signal is low, and the third NMOS transistor 56 and the first PMOS transistor 57 are turned on, and the SL node is grounded. The voltage VSS is output to drive the selected source line SL.

도 9는 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 소스라인 스위치 인에이블 회로를 나타내는 도면이다.FIG. 9 is a diagram illustrating a source line switch enable circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 9를 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 소스라인 스위치 인에이블 회로(480)는, 프로그램 신호(PGM)와 칼럼 어드레스 신호(CA10)를 입력받는 제1낸드게이트(61), 독출 인에이블 신호(RD_EN)와 칼럼 어드레스 신호(CA10)를 입력받는 제2낸드게이트(62), 제1낸드게이트(61)와 제2낸드게이트(62)의 출력을 입력받는 제3낸드게이트(63), 접지 전압(VSS)이 그 소스에 연결되고 제3낸드게이트(63)의 출력이 그 게이트에 연결되는 제1 엔모스 트랜지스터(64), 제3낸드게이트(63)의 출력을 입력받는 제1인버터(68), 접지 전압(VSS)이 그 소스에 연결되고 제1인버터(68)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(65), 제1전압(VPP)이 그 소스에 연결되고 제2 엔모스 트랜지스터(65)의 드레인이 그 게이트에 연결되고 제1 엔모스 트랜지스터(64)의 드레인이 그 드레인에 연결되는 제1 피모스 트랜지스터(66), 제1전압(VPP)이 그 소스에 연결되고 제1 엔모스 트랜지스터(64)의 드레인이 그 게이트에 연결되고 제2 엔모스 트랜지스터(65)의 드레인이 그 드레인에 연결되는 제2 피모스 트랜지스터(67) 및 제1전압(VPP)에 의해 구동되고 제1 엔모스 트랜지스터(64)의 드레인이 그 입력 단자에 연결되고 소스라인 스위치 인에이블 신호(SL_SW_EN)를 출력하는 제2인버터(69)를 포함한다.Referring to FIG. 9, the source line switch enable circuit 480 of the OTP memory device according to an embodiment of the present invention may include a first NAND gate 61 that receives a program signal PGM and a column address signal CA10. ), A third NAND which receives the read enable signal RD_EN and the column address signal CA10, and an output of the first NAND gate 61 and the second NAND gate 62. The output of the first NMOS transistor 64 and the third NAND gate 63 connected to the gate 63 and the ground voltage VSS is connected to the source thereof, and the output of the third NAND gate 63 is connected to the gate thereof. The first NMOS transistor 65 and the first voltage VPP having the first inverter 68 and the ground voltage VSS connected to the source thereof and the output of the first inverter 68 connected to the gate thereof Is connected to its source and the drain of the second NMOS transistor 65 is connected to its gate and the drain of the first NMOS transistor 64 is The first PMOS transistor 66 connected to the drain, the first voltage VPP is connected to its source, the drain of the first NMOS transistor 64 is connected to its gate, and the second NMOS transistor 65 The drain is driven by the second PMOS transistor 67 and the first voltage VPP connected to the drain, and the drain of the first NMOS transistor 64 is connected to its input terminal and the source line switch enable signal ( And a second inverter 69 for outputting SL_SW_EN.

도 9에 도시된 소스라인 스위치 인에이블 회로(480)에 의하면. 디코딩한 칼럼 어드레스 신호(CA10)가 하이인 소스라인 스위치 인에이블 신호(SL_SW_EN)만 제1전압(VPP)으로 되고, 나머지 3개의 소스라인 스위치 인에이블 신호(SL_SW_EN)는 0V가 된다. According to the source line switch enable circuit 480 shown in FIG. Only the source line switch enable signal SL_SW_EN with the decoded column address signal CA10 being high becomes the first voltage VPP, and the remaining three source line switch enable signals SL_SW_EN become 0V.

즉, 도 9에 도시된 소스라인 스위치 인에이블 회로(480)는 4개의 소스라인 스위치 인에이블 신호(SL_SW_EN[0] ~ SL_SW_EN[3]) 중 어느 하나만을 선택하기 위한 회로이다.That is, the source line switch enable circuit 480 illustrated in FIG. 9 is a circuit for selecting only one of the four source line switch enable signals SL_SW_EN [0] to SL_SW_EN [3].

도 10은 도 4의 비동기식 멀티 비트 OTP 메모리 장치의 독출 데이터 감지 증폭 회로를 나타내는 도면이다.FIG. 10 is a diagram illustrating a read data sense amplifier circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 10을 참고하면, 본 발명의 일실시예에 따른 OTP 메모리 장치의 독출 데이터 감지 증폭 회로(490)는, 프리차아지신호(PRECHARGE)를 입력하는 제1인버터(71), 제3전압(VDD)이 그 소스에 연결되고 제1인버터(71)의 출력이 그 게이트에 연결되고 비트라인(BL)이 그 드레인에 연결되는 제1 피모스 트랜지스터(72), 비트라인(BL)이 그 소스에 연결되고 독출 인에이블 신호(RD_EN)가 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제1 엔모스 트랜지스터(73), 제3전압(VDD)이 그 소스에 연결되고 제1인버터(71)의 출력이 그 게이트에 연결되고 데이터 라인(DLINE)이 그 드레인에 연결되는 제2 피모스 트랜지스터(74), 제3전압(VDD)이 그 소스에 연결되고 반전된 데이터라인 로드신호(DLINE_LOADb)가 그 게이트에 연결되고 데이터라인(DLINE)이 그 드레인에 연결되는 제3 피모스 트랜지스터(75), 반전된 센싱 인에이블 신호(SAENb)를 입력하는 제2인버터(76), 제3전압(VDD)이 그 소스에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되는 제4 피모스 트랜지스터(77), 제4 피모스 트랜지스터(77)의 드레인이 그 소스에 연결되고 반전된 센싱 인에이블 신호(SAENb)가 그 게이트에 연결되는 제5 피모스 트랜지스터(78), 제5 피모스 트랜지스터(78)의 드레인이 그 드레인에 연결되고 제2 인버터(76)의 출력이 그 게이트에 연결되는 제2 엔모스 트랜지스터(79), 제2 엔모스 트랜지스터(79)의 소스가 그 드레인에 연결되고 데이터 라인(DLINE)이 그 게이트에 연결되고 접지 전압(VSS)이 그 소스에 연결되는 제3 엔모스 트랜지스터(80), 그리고 제2 엔모스 트랜지스터(79)의 드레인을 래치하여 독출 데이터 감지 증폭 회로의 출력 신호(DOUT)로 출력하는 래치(81)를 포함한다.Referring to FIG. 10, the read data sensing amplifier circuit 490 of the OTP memory device according to an embodiment of the present invention may include a first inverter 71 and a third voltage VDD for inputting a precharge signal PRECHARGE. Is connected to its source, the output of the first inverter 71 is connected to its gate, and the first PMOS transistor 72, the bit line BL, is connected to the source. A first NMOS transistor 73 and a third voltage VDD connected to a source thereof connected to a gate thereof, a read enable signal RD_EN connected to a gate thereof, and a data line DLINE connected to a drain thereof. A second PMOS transistor 74 having an output of the 71 connected to its gate and a data line DLINE connected to a drain thereof, and a data line load signal having an inverted third voltage VDD connected to its source and inverted. Third coat with DLINE_LOADb connected to its gate and data line DLINE connected to its drain A fourth inverter in which the transistor 75, the second inverter 76 for inputting the inverted sensing enable signal SAENb, the third voltage VDD are connected to the source thereof, and the data line DLINE is connected to the gate thereof. A fifth PMOS transistor 78 and a fifth PMOS transistor having a MOS transistor 77 and a drain of the fourth PMOS transistor 77 connected to a source thereof and an inverted sensing enable signal SAENb connected to a gate thereof. The source of the second NMOS transistor 79 and the second NMOS transistor 79, whose drain of the transistor 78 is connected to its drain and whose output of the second inverter 76 is connected to its gate, are connected to its drain. And latching the drain of the third NMOS transistor 80 and the second NMOS transistor 79 having the data line DLINE connected to the gate thereof and the ground voltage VSS connected to the source thereof. The latch 81 for outputting the output signal DOUT of the circuit is included. It is.

본 발명의 일실시예에 따른 OTP 메모리 장치의 OTP 메모리는 바이트 단위로 프로그램되고 바이트 단위로 독출된다. 본 발명에 따른 OTP 메모리 장치에서는 독출 모드에서 종래의 전류감지증폭기(current sense amplifier) 대신 도 10에 도시된 형태의 증폭회로를 사용하여 회로를 단순화시켰다. The OTP memory of the OTP memory device according to an embodiment of the present invention is programmed in units of bytes and read in units of bytes. In the OTP memory device according to the present invention, the circuit is simplified by using an amplifier circuit of the type shown in FIG. 10 in the read mode instead of the conventional current sense amplifier.

독출 모드에서 제1 엔모스 트랜지스터(73)의 스위치는 온(on)되어 비트라인(BL)과 데이터 라인(DLINE)이 전기적으로 연결되며, 독출 워드라인 신호(RWL)가 활성화되기 이전에 쇼트 펄스(short pulse)의 프리차아지신호(PRECHARGE)에 의해 제1 피모스 트랜지스터(72)와 제2 피모스 트랜지스터(74)가 온(on)되어 비트라인(BL)과 데이터 라인(DLINE)은 모두 제3전압(VDD)으로 프리차아징(precharging) 된다.In the read mode, the switch of the first NMOS transistor 73 is turned on to electrically connect the bit line BL and the data line DLINE, and a short pulse before the read word line signal RWL is activated. The first PMOS transistor 72 and the second PMOS transistor 74 are turned on by the precharge signal PRECHARGE of (short pulse), so that both the bit line BL and the data line DLINE are turned on. It is precharged to the third voltage VDD.

독출 워드라인 신호(RWL)가 활성화(activation)되면서 안티퓨즈가 '1'로 프로그램된 셀에 연결된 데이터 라인(DLINE)은 제3전압(VDD)을 유지하는 반면, 안티퓨즈가 '0'으로 프로그램된 셀은 안티퓨즈가 브로큰(broken)되어 있으므로 데이터 라인(DLINE)을 0V로 방전시키게 된다.The data line DLINE connected to the cell in which the anti-fuse is programmed as '1' while the read word line signal RWL is activated maintains the third voltage VDD, while the anti-fuse is programmed as '0'. The cells have a broken anti-fuse, which discharges the data line DLINE to 0V.

데이터 라인(DLINE)에 독출 데이터(read data)가 충분히 develop된 뒤 반전된 센싱 인에이블 신호(SAENb)가 0V로 인에이블 되면 클락 반전기 타입(clocked inverter-type)의 감지증폭회로(sense amplifier)는 데이터 라인(DLINE)의 제3전압(VDD) 또는 0V를 감지하여 독출 데이터(read data)를 DOUT으로 출력한다. When sufficient read data is developed on the data line DLINE and the inverted sensing enable signal SAENb is enabled to 0 V, a sensed amplifier of a clocked inverter-type Is the third voltage VDD of the data line DLINE. Alternatively, 0V is sensed and the read data is output to DOUT.

큰 임피던스를 갖는 PMOS 풀업 로드 트랜지스터인 제3 피모스 트랜지스터(75)는 독출 워드라인 신호(RWL)가 선택되어 있는 동안 온(on) 되어 '1'의 데이터를 독출하는 경우 오프 리키지 커런트(OFF leakage current)에 의해 데이터 라인(DLINE)이 방전되지 않도록 데이터 라인(DLINE)을 제3전압(VDD)로 풀업(pull-up)시키는 로드(load)로 작용한다. The third PMOS transistor 75, which is a PMOS pull-up load transistor having a large impedance, is turned on while the read word line signal RWL is selected to read data of '1', and thus, the off-rigger current ( OFF leakage current) and data lines (DLINE) acts as a load (load) to the pull-up (pull-up so as not to discharge the data line (DLINE) to a third voltage (VDD)) by.

도 11은 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치의 독출 모드에서의 시뮬레이션 결과를 나타내는 도면이다.11 illustrates a simulation result in a read mode of an asynchronous multi-bit OTP memory device according to an embodiment of the present invention.

도 11을 참고하면, 독출 신호(READ)가 들어올 때, 프리차아지 신호(PRECHARGE)에 의해 데이터 라인(DLINE)과 비트라인(BL)은 제3전압(VDD)으로 프리차아지된다. 비트라인(BL)이 프리차아지된 후 워드라인(WL)이 활성화되면서 비트라인(BL)에 셀의 데이터가 전달되고 반전된 센싱 인에이블 신호(SAENb)에 의해 데이터 라인(DLINE)의 독출 데이터(read data)가 감지되어 DOUT 노드로 출력된다. Referring to FIG. 11, when the read signal READ is input, the data line DLINE and the bit line BL are precharged to the third voltage VDD by the precharge signal PRECHARGE. After the bit line BL is precharged, as the word line WL is activated, data of the cell is transferred to the bit line BL, and the read data of the data line DLINE is inverted by the inverted sensing enable signal SAENb. (read data) is detected and output to the DOUT node.

도 12는 본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치의 레이아웃 도면이다.12 is a layout diagram of an asynchronous multi-bit OTP memory device according to an embodiment of the present invention.

본 발명의 일실시예에 따른 비동기식 멀티 비트 OTP 메모리 장치에서는, 한 개의 셀에 n-비트의 데이터를 저장하는 비동기식 멀티 비트 OTP 셀을 사용하고, 클락 반전기 타입의 감지 증폭기를 사용하여 감지 증폭기의 회로를 단순화 함으로써 OTP 메모리의 셀 어레이가 차지하는 전체 레이아웃의 면적을 감소시켰다.In an asynchronous multi-bit OTP memory device according to an embodiment of the present invention, an asynchronous multi-bit OTP cell storing n-bit data in one cell is used, and a sense amplifier of a clock inverter type is used for the sense amplifier. By simplifying the circuit, the area of the entire layout occupied by the cell array of the OTP memory is reduced.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to the embodiments illustrated in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

도 1은 종래의 1 비트 3-Tr. OTP 메모리 셀을 나타내는 도면이다.1 is a conventional 1 bit 3-Tr. A diagram showing an OTP memory cell.

도 2는 종래의 1 비트 2-Tr. OTP 메모리 셀의 어레이를 나타내는 도면이다.2 is a conventional 1 bit 2-Tr. A diagram showing an array of OTP memory cells.

도 3은 종래의 1 비트 2Tr. OTP 메모리 셀을 나타내는 도면이다.3 is a conventional 1 bit 2Tr. A diagram showing an OTP memory cell.

도 4는 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 장치의 블록 다이어그램을 설명하는 도면이다.4 is a block diagram illustrating an asynchronous multi-bit OTP memory device according to an embodiment of the present invention.

도 5는 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 셀을 나타내는 도면이다.5 is a diagram illustrating an asynchronous multi-bit OTP memory cell according to an embodiment of the present invention.

도 6은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 전원 스위치 회로를 나타내는 도면이다.FIG. 6 is a diagram illustrating a power switch circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 7은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 워드라인 구동회로를 나타내는 도면이다.FIG. 7 is a diagram illustrating a word line driver circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 8은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 소스라인 구동회로를 나타내는 도면이다.FIG. 8 is a diagram illustrating a source line driving circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 9는 도 4의 비동기식 멀티비트 OTP 메모리 장치의 소스라인 스위치 인에이블 회로를 나타내는 도면이다.FIG. 9 is a diagram illustrating a source line switch enable circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 10은 도 4의 비동기식 멀티비트 OTP 메모리 장치의 독출 데이터 감지 증폭 회로를 나타내는 도면이다.FIG. 10 is a diagram illustrating a read data sense amplifier circuit of the asynchronous multi-bit OTP memory device of FIG. 4.

도 11은 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 장치의 독출 모드에서의 시뮬레이션 결과를 나타내는 도면이다.11 illustrates a simulation result in a read mode of an asynchronous multi-bit OTP memory device according to an embodiment of the present invention.

도 12는 본 발명의 일실시예에 따른 비동기식 멀티비트 OTP 메모리 장치의 레이아웃 도면이다.12 is a layout diagram of an asynchronous multi-bit OTP memory device according to an embodiment of the present invention.

Claims

A PMOS program transistor having an inverted program word line signal WWLb connected to its gate and a first voltage VPP connected to a source thereof;

An NMOS read transistor having a read word line signal RWL connected to a gate thereof, and a bit line connected to a drain thereof;

At least two NMOS capacitors whose one end is commonly connected to a source terminal of the NMOS read transistor and a drain terminal of the PMOS transistor;

At least two NMOS select transistors having one terminal connected to the other terminal of the NMOS capacitor, the other terminal connected to the source line, and a source line switch enable signal SL_SW_EN applied to the gate, respectively; And

And an ESD protection NMOS transistor having one end connected to one end of the NMOS capacitor, the other terminal connected to the other terminal of the NMOS select transistor, and a ground voltage applied to a gate thereof. Memory cells.

The method of claim 1, wherein the at least two NMOS selection transistors,

And in response to the source line switch enable signal SL_SW_EN, only one NMOS select transistor is turned on and the other NMOS select transistor is turned off.

In an OTP memory device,

At least two asynchronous multi-bit OTP memory cells connected to at least two source lines, at least two bit lines, at least two program word lines, at least two read word lines, and at least two source line switch enable signal lines, respectively. An OTP memory cell array disposed;

A controller configured to generate mode control signals instructing an operation such as a program mode or a read mode of the OTP memory device;

A power switch circuit for switching a first voltage VPP to a second voltage VPPE or a third voltage VDD in response to the mode control signal to supply the OTP memory cell array;

A row decoder for decoding a row address signal;

A word line driver circuit driving the at least two program word lines and at least two read word lines in response to the mode control signal and the decoded row address signal;

A column decoder for decoding a column address signal;

A source line driving circuit driving the corresponding source line in response to the mode control signal and the data input signal DIN;

A source line switch enable circuit for generating a source line switch enable signal SL_SW_EN in response to the mode control signal and the decoded column address signal; And

And a read data sensing amplifier circuit for sensing and amplifying a data line in response to the mode control signal.

The method of claim 3, wherein the asynchronous multi-bit OTP memory cell,

A PMOS program transistor having the inverted program word line signal WWLb connected to its gate and the first voltage VPP connected to a source thereof;

At least two NMOS select transistors having one terminal connected to the other terminal of the NMOS capacitor, the other terminal connected to the source line, and a source line switch enable signal applied to a gate, respectively; And

ESD protection NMOS, whose one end is commonly connected to the source terminal of the NMOS read transistor and the drain terminal of the PMOS transistor, the other terminal is connected to the other terminal of the NMOS select transistor, and a ground voltage is applied to the gate. An asynchronous multi-bit OTP memory device comprising a transistor.

4. The power switch circuit of claim 3, wherein the power switch circuit is

A first NMOS transistor having an inverted program enable signal PGM_ENb connected to its gate and a ground voltage VSS connected to its source;

A second NMOS transistor having an inverted signal of the inverted program enable signal PGM_ENb connected to its gate and a ground voltage VSS connected to its source;

A first PMOS transistor having a second voltage connected to its source, a drain of the second NMOS transistor connected to its gate, and a drain of the first NMOS transistor connected to the drain thereof;

A second PMOS transistor having a second voltage connected to a source thereof, a drain of the first NMOS transistor connected to a gate thereof, and a drain of the second NMOS transistor connected to a drain thereof;

A first inverter driven by the second voltage VPPE and having a drain of the second NMOS transistor connected to an input thereof;

A second inverter driven by the second voltage (VPPE) and inputting an output of the first inverter;

A third PMOS transistor having a second voltage connected to its source and an output of the first inverter connected to its gate;

A fourth PMOS transistor having a third voltage (VDD) connected to a source thereof, an output of the first inverter connected to a gate thereof, and a drain of the third PMOS transistor connected to the drain thereof; And

And a third inverter configured to input and invert the inverted program enable signal (PGM_ENb).

6. The power switch circuit of claim 5, wherein the power switch circuit is

And the first voltage VPP is switched to a second voltage VPPE in a program mode and to a third voltage VDD in a read mode.

The word line driver circuit of claim 3, wherein the word line driver circuit comprises:

A first NAND gate configured to input row address signals RA10 and RA432;

A first transfer gate transferring an output of the first NAND gate in response to a word line enable program signal WLEN_PGM and an inverted word line enable program signal WLENb_PGM;

A first PMOS transistor having a third voltage connected to its source, a word line enable program signal WLEN_PGM connected to its gate, and an output of the first transfer gate connected to its drain;

A second inverter configured to input an output of the first transfer gate;

A first NMOS transistor having a ground voltage VSS connected to a source thereof and an output of the first transfer gate connected to the gate thereof;

A second NMOS transistor having a ground voltage VSS connected to a source thereof and an output of the second inverter connected to a gate thereof;

A second PMOS transistor having a first voltage VPP connected to a source thereof, a drain of the second NMOS transistor connected to a gate thereof, and a drain of the first NMOS transistor connected to a drain thereof;

A third PMOS transistor having a first voltage VPP connected to a source thereof, a drain of the first NMOS transistor connected to a gate thereof, and a drain of the second NMOS transistor connected to a drain thereof;

A third inverter driven by the first voltage VPP, the drain of the first NMOS transistor connected to an input terminal thereof, and the program word line WWLb connected to an output terminal thereof; And

And a first non-gate receiving the word line enable read signal WLENb_RD inverted from the output of the first NAND gate and having a read word line signal RWL connected to the output terminal thereof. OTP memory device.

The method of claim 3, wherein the source line driving circuit,

A first inverter receiving a program signal PGM;

A second inverter receiving an output of the first inverter 51;

A first transmission gate transferring a data input signal DIN in response to the program signal PGM and the inverted program signal PGMb;

A first NMOS transistor having a ground voltage VSS connected to a source thereof, the inverted program signal PGMb connected to a gate thereof, and an output of the first transfer gate connected to a drain thereof;

A third inverter configured to input an output of the first transfer gate 53;

A second NMOS transistor having a ground voltage VSS connected to a source thereof and an output of the first transfer gate connected to the gate thereof;

A third NMOS transistor having a ground voltage VSS connected to a source thereof and an output of the third inverter connected to a gate thereof;

A first PMOS transistor having a first voltage VPP connected to a source thereof, a drain of the third NMOS transistor connected to a gate thereof, and a drain of the second NMOS transistor connected to a drain thereof;

A second PMOS transistor having a first voltage VPP connected to a source thereof, a drain of the second NMOS transistor connected to a gate thereof, and a drain of the third NMOS transistor connected to a drain thereof; And

And a fourth inverter driven by the first voltage VPP and having a drain of the second NMOS transistor connected to its input terminal and the source line SL connected to its output terminal. Multibit OTP memory device.

The method of claim 3, wherein the source line switch enable circuit,

A first NAND gate receiving a program signal PGM and a decoded column address signal CA10;

A second NAND gate configured to receive a read enable signal RD_EN and the decoded column address signal CA10;

A third NAND gate configured to receive outputs of the first NAND gate 61 and the second NAND gate;

A first NMOS transistor having a ground voltage VSS connected to a source thereof, and an output of the third NAND gate connected to the gate thereof;

A first inverter receiving an output of the third NAND gate;

A second NMOS transistor having a ground voltage VSS connected to a source thereof and an output of the first inverter connected to a gate thereof;

A first PMOS transistor having a first voltage VPP connected to a source thereof, a drain of the second NMOS transistor connected to a gate thereof, and a drain of the first NMOS transistor connected to a drain thereof;

A second PMOS transistor having a first voltage VPP connected to a source thereof, a drain of the first NMOS transistor connected to a gate thereof, and a drain of the second NMOS transistor connected to a drain thereof; And

And a second inverter driven by the first voltage VPP and having a drain connected to the input terminal of the first NMOS transistor and outputting a source line switch enable signal SL_SW_EN. Bit OTP memory device.

The method of claim 3, wherein the read data detection amplifier circuit,

A first inverter for inputting a precharge signal PRECHARGE;

A first PMOS transistor having a third voltage connected to its source, an output of the first inverter connected to its gate, and a bit line BL connected to its drain;

A first NMOS transistor having a bit line BL connected to a source thereof, a read enable signal RD_EN connected to a gate thereof, and a data line DLINE connected to a drain thereof;

A second PMOS transistor having a third voltage VDD connected to its source, an output of the first inverter connected to its gate, and a data line DLINE connected to its drain;

A third PMOS transistor having a third voltage VDD connected to its source, an inverted data line load signal DLINE_LOADb connected to its gate, and a data line DLINE connected to its drain;

A second inverter configured to input the inverted sensing enable signal SAENb;

A fourth PMOS transistor having a third voltage VDD connected to its source and a data line DLINE connected to its gate;

A fifth PMOS transistor having a drain of the fourth PMOS transistor connected to a source thereof, and an inverted sensing enable signal SAENb connected to a gate thereof;

A second NMOS transistor having a drain of the fifth PMOS transistor 78 connected to the drain thereof, and an output of the second inverter connected to the gate thereof;

A third NMOS transistor having a source of the second NMOS transistor connected to a drain thereof, a data line DLINE connected to the gate thereof, and a ground voltage VSS connected to the source thereof; And

And a latch configured to latch the drain of the second NMOS transistor to output the output signal DOUT of the read data sensing amplification circuit.

The circuit of claim 10, wherein the read data detection amplifier circuit comprises:

The bit line BL and the data line DLINE are selectively connected in response to the read enable signal RD_EN and the program signal PGM, and the precharge signal PRECHARGE and the inverted data line are loaded. And sensing and amplifying a data line in response to a signal (DLINE_LOADb) and the inverted sensing enable signal (SAENb).

The method of programming an asynchronous multi-bit OTP memory device according to claim 4,

Applying a ground voltage to the source line;

Applying a ground voltage to the inverted program word line;

Turning on the NMOS select transistor selected by the source line switch enable signal; And

And programming data into an NMOS capacitor connected to the source terminal of the turned-on NMOS select transistor.

A method of reading an asynchronous multi-bit OTP memory device according to claim 4,

Applying a ground voltage to the source line;

Applying a third voltage VDD to the read word line;

And reading data programmed in an NMOS capacitor connected to the source terminal of the turned-on NMOS select transistor through the bit line through the NMOS read transistor. Read method.