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KR20100003911A - 3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법 - Google Patents

3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지및 이의 전력분배 방법 Download PDF

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KR20100003911A
KR20100003911A KR1020080063967A KR20080063967A KR20100003911A KR 20100003911 A KR20100003911 A KR 20100003911A KR 1020080063967 A KR1020080063967 A KR 1020080063967A KR 20080063967 A KR20080063967 A KR 20080063967A KR 20100003911 A KR20100003911 A KR 20100003911A
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KR
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semiconductor memory
power distribution
tsvs
memory devices
distribution network
Prior art date
Application number
KR1020080063967A
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Inventor
이훈
이강욱
강욱성
Original Assignee
삼성전자주식회사
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Publication date
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Priority to US12/458,124 priority patent/US20100001379A1/en
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Abstract

전압강하를 감소시켜 안정적으로 전력을 전달(power delivery)할 수 있는 전력분배 네크워크를 갖는 MCP(Multi-Chip Package) 및 이의 전력분배 방법이 개시된다. 상기 MCP는 3차원(3 dimension)으로 적층되는 복수개의 반도체 메모리 소자들을 구비하고, 상기 적층되는 복수개의 반도체 메모리 소자들이 TSV(Through Silicon Via)들을 이용하여 망사(mesh) 형태로 서로 연결되어 3차원 메쉬 기반 전력분배 네트워크(three dimension mesh-based power distribution network)가 형성되는 것을 특징으로 한다. 또한 상기 TSV들은 상기 각각의 반도체 메모리 소자 상에서 메탈라인과 같은 전도성 물질에 의해 망사(mesh) 형태로 서로 연결됨으로써 2차원 메쉬 기반 전력분배 네트워크가 형성되는 것을 특징으로 한다.
MCP(Multi-Chip Package), 전력 전달(power delivery), 메쉬 기반 전력분배 네트워크(mesh-based power distribution network), TSV(Through Silicon Via)

Description

3차원 메쉬 기반 전력분배 네트워크를 갖는 멀티 칩 패키지 및 이의 전력분배 방법{Multi-Chip Package having three dimension mesh-based power distribution network and power distribution method thereof}
본 발명은 반도체 소자의 전력분배 네트워크에 관한 것으로, 특히 멀티 칩 패키지(Multi-Chip Package)의 전력분배 네트워크 및 전력분배 방법에 관한 것이다.
반도체 소자(semiconductor device)의 용량(capacity)이 증가하고 반도체 소자의 스위칭 속도, 즉 동작 속도가 증가함에 따라 반도체 소자 내의 전력분배 네트워크(power distribution network)를 통해서 흐르는 전류가 점차 증가하고 있다. 이로 인하여 전력분배 네트워크에서의 전압 강하(voltage drop)가 큰 문제로 대두되고 있다.
일반적으로 반도체 소자에서는 트리(tree) 구조의 전력분배 네트워크와 메쉬 기반 전력분배 네트워크(mesh-based power distribution network)가 이용되고 있으며, 메쉬 기반 전력분배 네트워크는 트리 구조의 전력분배 네트워크에 비해 전압 강하가 작고 안정적인 전력 전달(power delivery)을 제공할 수 있는 장점이 있다.
한편, 근래에 반도체 메모리 소자의 용량을 증가시키기 위해 복수개의 반도체 메모리 소자들이 3 차원(3 dimension)으로 적층되는 MCP(Multi-Chip Package)가 개발되고 있다. 이러한 MCP는 용량이 크고 큰 전력(power)을 필요로 하므로 전력분배 네트워크에서 전압강하가 커질 수 있고 이로 인해 안정적인 전력전달(power delivery)이 되지 못할 수 있다. 따라서 MCP에서는 전력분배 네크워크에서의 전압강하를 감소시켜 안정적으로 전력을 전달하는 것이 요구된다.
본 발명은 전압강하를 감소시켜 안정적으로 전력을 전달(power delivery)할 수 있는 전력분배 네크워크를 갖는 MCP(Multi-Chip Package)를 제공하는 것이다.
또한 본 발명은 MCP에서 안정적으로 전력을 전달(power delivery)할 수 있는 전력분배 방법을 제공하는 것이다.
본 발명의 일실시예에 따른 MCP는 3차원(3 dimension)으로 적층되는 복수개의 반도체 메모리 소자들을 구비하고, 상기 적층되는 복수개의 반도체 메모리 소자들이 TSV(Through Silicon Via)들을 이용하여 망사(mesh) 형태로 서로 연결되어 3차원 메쉬 기반 전력분배 네트워크(three dimension mesh-based power distribution network)가 형성되는 것을 특징으로 한다.
또한 상기 TSV들은 상기 각각의 반도체 메모리 소자 상에서 메탈라인과 같은 전도성 물질에 의해 망사(mesh) 형태로 서로 연결됨으로써 2차원 메쉬 기반 전력분 배 네트워크가 형성된다.
상기 TSV들은 상기 각각의 반도체 메모리 소자 내에서 각 뱅크를 분할(split)하는 영역들 뿐만 아니라 상기 각각의 반도체 메모리 소자의 칩 에지 근처에 형성될 수 있다. 상기 TSV들은 상기 각각의 반도체 메모리 소자의 칩 에지 근처에만 형성될 수도 있다. 상기 TSV들은 상기 각각의 반도체 메모리 소자의 칩 에지와 스크라이브 라인(scribe line) 사이에 형성될 수 있다. 상기 TSV들은 상기 각각의 반도체 메모리 소자 상에서 재분배 파우워 라인(restributed power line)을 통해 파우워 패드에 연결될 수 있다.
본 발명의 일실시예에 따른 MCP의 전력분배 방법은, 복수개의 반도체 메모리 소자들 각각에 2차원 메쉬 기반 전력분배 네트워크를 형성하는 단계; 상기 복수개의 반도체 메모리 소자들을 적층시키는 단계; 상기 복수개의 반도체 메모리 소자들을 TSV(Through Silicon Via)들을 이용하여 서로 연결하여 3차원 메쉬 기반 전력분배 네트워크를 형성하는 단계; 및 상기 2차원 메쉬 기반 전력분배 네트워크 및 상기 3차원 메쉬 기반 전력분배 네트워크를 통해 전력을 분배시키는 단계를 구비하는 것을 특징으로 한다.
이상에서와 같이 본 발명의 일실시예에 따른 MCP 및 이의 전력분배 방법에서는 반도체 메모리 소자들이 TSV들에 의해 망사 형태로 서로 연결됨으로써 3차원 메쉬 기반 전력분배 네트워크가 형성되고 또한 각각의 반도체 메모리 소자 상에서는 TSV들이 전도성 물질에 의해 망사 형태로 서로 연결됨으로써 2차원 메쉬 기반 전력 분배 네트워크가 형성된다. 따라서 2차원 메쉬 기반 전력분배 네트워크 및 3차원 메쉬 기반 전력분배 네트워크를 통해 전력이 분배됨으로써 전력분배 네트워크에서 전압강하가 감소되어 안정적으로 전력이 전달(power delivery)될 수 있는 장점이 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 실시예에 따른 MCP(Multi-Chip Package)를 나타내는 도면이고, 도 2는 도 1에 도시된 반도체 메모리 소자들의 제1실시예를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 MCP는 3차원(3 dimension)으로 적층(stack)되는 복수개의 반도체 메모리 소자들(M1-M8)을 구비하고, 복수개의 반도체 메모리 소자들(M1-M8)은 TSV(Through Silicon Via)들(11)을 이용하여 서로 연결된다.
복수개의 반도체 메모리 소자들(M1-M8)은 TSV들(11)에 의해 망사(mesh) 형태로 서로 3차원적으로 연결됨으로써 3차원 메쉬 기반 전력분배 네트워크(mesh-based power distribution network)가 형성된다. 또한 도 2를 참조하면, 각각의 반도체 메모리 소자(M1-M8) 상에서는 TSV들(11)이 메탈 라인(metal line)과 같은 전도성 물질(13)에 의해 망사(mesh) 형태로 서로 연결됨으로써 2차원 메쉬 기반 전력분배 네트워크(mesh-based power distribution network)가 형성된다. 이 TSV들(11)을 통해 전력이 반도체 메모리 소자들(M1-M8)들로 분배(distribute)되며, TSV들(11)은 구리(Cu) 등의 전도성 물질로 형성될 수 있다.
도 2에 도시된 제1실시예에 따른 반도체 메모리 소자에서와 같이, TSV들(11)은 반도체 메모리 소자(M1-M8) 내에서 각 뱅크(BK)를 분할(split)하는 영역들 뿐만 아니라 반도체 메모리 소자(M1-M8)의 칩 에지(15) 근처에 형성될 수 있다. 참조번호 17은 스크라이브(scribe line)을 나타내고 참조번호 19는 패드를 나타낸다.
도 3은 도 1에 도시된 반도체 메모리 소자들의 제2실시예를 나타내는 도면이다. 도 3에 도시된 제2실시예에 따른 반도체 메모리 소자에서와 같이, TSV들(11)은 반도체 메모리 소자(M1-M8) 내부에는 형성되지 않고 반도체 메모리 소자의 칩 에지(15) 근처에만 형성될 수 있다.
이와 같이 TSV들(11)이 칩 에지(15) 근처에 형성되면 칩 사이즈(size)가 증가할 수 있는 단점이 있으나, MCP 구조에서 3차원 전력분배 네크워크의 구현이 가능하여 안정적으로 전력이 전달(power delivery)될 수 있는 장점이 있다. 또한 전력 보강을 위해 사용된 TSV들(11)은 열 방출(heat dissipation)을 위한 더미(dummy) TSV로의 사용도 가능하다.
도 4는 도 1에 도시된 반도체 메모리 소자들의 제3실시예를 나타내는 도면이다. 도 4에 도시된 제3실시예에 따른 반도체 메모리 소자에서와 같이, TSV들(11)은 반도체 메모리 소자의 칩 에지(15)와 스크라이브 라인(17) 사이에 형성될 수 있다.
일반적으로 칩 에지(15)와 스크라이브 라인(17) 사이의 간격은 약 45um 정도이고 TSV들(11)의 직경(diameter)은 약 15um 정도이다. 따라서 TSV들(11)을 반도체 메모리 소자의 칩 에지(15)와 스크라이브 라인(17) 사이에 배치시키는 것이 가능하다.
한편, 칩 에지(15)와 스크라이브 라인(17) 사이에 약 45um 정도의 간격을 두는 이유는 스크라인브 라인(17)을 자르기 위해 블레이드 컷터(blade cutter)를 사용하기 때문이다. 그러나, 도 1에 도시된 바와 같이 반도체 메모리 소자들(M1-M8)을 적층(stack)시키기 위해서는 반도체 메모리 소자들(M1-M8)이 형성된 웨이퍼를 얇게(thinning) 해야 하며, 이러한 경우에는 웨이퍼의 특성상 스크라인브 라인(17)을 자르기 위해 레이져 컷터(laser cutter)를 사용해야만 한다. 이와 같이 레이져 컷터를 사용하는 경우에는 칩에 미치는 영향이 무시할 정도로 작아지게 되며, 따라서 TSV들(11)을 배치시키기 위해 반도체 메모리 소자의 칩 에지(15)와 스크라이브 라인(17) 사이의 영역을 활용하는 것이 가능하다.
도 5는 도 4에 도시된 제3실시예에 따른 반도체 메모리 소자의 41 부분을 상세히 나타낸 도면이다. 칩 에지(15) 부근에는 칩의 신뢰성(reliability)을 향상시키기 위해 가드 링(guard-ring)을 형성하는 것이 일반적이다. 그런데 TSV들(11)이 반도체 메모리 소자의 칩 에지(15)와 스크라이브 라인(17) 사이에 배치되면, 이 TSV들(11)이 가드 링(guard-ring) 역할을 하여 칩의 신뢰성(reliability)을 더욱 향상시키면서 3 차원 메쉬 기반 전력분배 네트워크가 구성될 수 있다는 장점이 있다.
도 6은 도 1에 도시된 반도체 메모리 소자들의 제4실시예를 나타내는 도면이다. 도 6에 도시된 제4실시예에 따른 반도체 메모리 소자에서는, TSV들(11)이 반도체 메모리 소자(M1-M8) 상에서 재분배 파우워 라인(restributed power line)(60)을 통해 파우워 패드(19A) 또는 접지 패드(19B)에 연결된다.
도 7은 도 6에 도시된 제4실시예에 따른 반도체 메모리 소자의 A-A'에 대한 단면도(cross sectional view)를 나타내는 도면이다. 여기에서 참조번호 71은 기판(substrate)를 나타내고 참조번호 72는 절연층(insulating layer)을 나타내고 참조번호 73은 패시베이션(passivation)을 나타낸다. 참조번호 19A는 파우워 패드를 나타내고 참조번호 74는 신호라인을 나타내고 참조번호 75는 파우워 라인을 나타낸다. 그리고 참조번호 76은 제1유전체 층(dielectric layer)을 나타내고 참조번호 60은 재분배 파우워 라인(60)을 나타내고 참조번호 77은 제2유전체 층(dielectric layer)을 나타내고 참조번호 63은 범프(bump)를 나타낸다. 범프들(63)에 TSV들(미도시)이 연결된다.
도 7에 도시된 바와 같이, 재분배 파우워 라인(restributed power line)(60)은 반도체 제조 공정들중에서 뒷부분 공정(back-end process)에 의해 한층의 메탈 라인(metal line)을 사용하여 형성될 수 있다. 재분배 파우워 라인(60) 형성을 위한 공정은 뒷부분 공정(back-end process)이므로 싼 가격(low cost)으로 원하는 형태 및 크기로 재분배 파우워 라인(60)을 만들 수 있다는 장점이 있다.
도 8은 도 1에 도시된 본 발명의 실시예에 따른 MCP의 전력분배 방법을 설명하기 위한 플로우차트이다.
도 8을 참조하면, 본 발명의 실시예에 따른 MCP의 전력분배 방법은 단계(S1) 내지 단계(S4)를 포함한다. 먼저, 복수개의 반도체 메모리 소자들 각각에 망사(mesh) 형태의 2차원 메쉬 기반 전력분배 네트워크를 형성한다(단계 S1). 다음에 2차원 메쉬 기반 전력분배 네트워크가 형성된 복수개의 반도체 메모리 소자들을 적층시킨다(단계 S2). 다음에 상기 복수개의 반도체 메모리 소자들을 TSV(Through Silicon Via)들을 이용하여 망사(mesh) 형태로 서로 3차원적으로 연결하여 3차원 메쉬 기반 전력분배 네트워크를 형성한다(단계 S3). 다음에 상기 2차원 메쉬 기반 전력분배 네트워크 및 상기 3차원 메쉬 기반 전력분배 네트워크를 통해 전력을 분배시킨다(단계 S4).
상기 TSV들은 상기 각각의 반도체 메모리 소자 상에서 메탈 라인(metal line)과 같은 전도성 물질에 의해 망사(mesh) 형태로 서로 연결됨으로써 상기 2차원 메쉬 기반 전력분배 네트워크가 형성된다.
이상에서와 같이 본 발명의 실시예에 따른 MCP 및 이의 전력분배 방법에서는 반도체 메모리 소자들이 TSV들에 의해 망사 형태로 서로 연결됨으로써 3차원 메쉬 기반 전력분배 네트워크가 형성되고 또한 각각의 반도체 메모리 소자 상에서는 TSV들이 전도성 물질에 의해 망사 형태로 서로 연결됨으로써 2차원 메쉬 기반 전력분배 네트워크가 형성된다. 따라서 2차원 메쉬 기반 전력분배 네트워크 및 3차원 메쉬 기반 전력분배 네트워크를 통해 전력이 분배됨으로써 전력분배 네트워크에서 전압강하가 감소되어 안정적으로 전력이 전달(power delivery)될 수 있는 장점이 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 MCP(Multi-Chip Package)를 나타내는 도면이다.
도 2는 도 1에 도시된 반도체 메모리 소자들의 제1실시예를 나타내는 도면이다.
도 3은 도 1에 도시된 반도체 메모리 소자들의 제2실시예를 나타내는 도면이다.
도 4는 도 1에 도시된 반도체 메모리 소자들의 제3실시예를 나타내는 도면이다.
도 5는 도 4에 도시된 제3실시예에 따른 반도체 메모리 소자의 41 부분을 상세히 나타낸 도면이다.
도 6은 도 1에 도시된 반도체 메모리 소자들의 제4실시예를 나타내는 도면이다.
도 7은 도 6에 도시된 제4실시예에 따른 반도체 메모리 소자의 A-A'에 대한 단면도(cross sectional view)를 나타내는 도면이다.
도 8은 도 1에 도시된 본 발명의 실시예에 따른 MCP의 전력분배 방법을 설명하기 위한 플로우차트이다.

Claims (19)

  1. 3차원(3 dimension)으로 적층되는 복수개의 반도체 메모리 소자들을 구비하고,
    상기 적층되는 복수개의 반도체 메모리 소자들이 망사(mesh) 형태로 서로 연결되어 3차원 메쉬 기반 전력분배 네트워크(three dimension mesh-based power distribution network)가 형성되는 것을 특징으로 하는 MCP(Multi-Chip Package).
  2. 제1항에 있어서, 상기 복수개의 반도체 메모리 소자들이 TSV(Through Silicon Via)들을 이용하여 서로 연결(interconnect)되는 것을 특징으로 하는 MCP.
  3. 제2항에 있어서, 상기 TSV들을 통해 전력이 분배되는 것을 특징으로 하는 MCP.
  4. 제2항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자 상에서 망사(mesh) 형태로 서로 연결됨으로써 2차원 메쉬 기반 전력분배 네트워크가 형성되는 것을 특징으로 하는 MCP.
  5. 제2항에 있어서, 상기 복수개의 반도체 메모리 소자들이 상기 TSV들에 의해 망사(mesh) 형태로 서로 3차원적으로 연결됨으로써 3차원 메쉬 기반 전력분배 네트 워크가 형성되는 것을 특징으로 하는 MCP.
  6. 제2항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자 내에서 각 뱅크를 분할(split)하는 영역들 뿐만 아니라 상기 각각의 반도체 메모리 소자의 칩 에지 근처에 형성되는 것을 특징으로 하는 MCP.
  7. 제2항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자의 칩 에지 근처에 형성되는 것을 특징으로 하는 MCP.
  8. 제2항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자의 칩 에지와 스크라이브 라인(scribe line) 사이에 형성되는 것을 특징으로 하는 MCP.
  9. 제2항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자 상에서 재분배 파우워 라인(restributed power line)을 통해 파우워 패드에 연결되는 것을 특징으로 하는 MCP.
  10. 3차원(3 dimension)으로 적층되는 복수개의 반도체 메모리 소자들을 구비하고,
    상기 각각의 반도체 메모리 소자는 2차원 메쉬 기반 전력분배 네트워크를 가지며, 또한 상기 적층되는 복수개의 반도체 메모리 소자들이 망사(mesh) 형태로 서 로 연결되어 3차원 메쉬 기반 전력분배 네트워크가 형성되는 것을 특징으로 하는 MCP.
  11. 제10항에 있어서, 상기 복수개의 반도체 메모리 소자들이 TSV(Through Silicon Via)들을 이용하여 서로 연결(interconnect)되는 것을 특징으로 하는 MCP.
  12. 제11항에 있어서, 상기 TSV들을 통해 전력이 분배되는 것을 특징으로 하는 MCP.
  13. 제11항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자 상에서 망사(mesh) 형태로 서로 연결됨으로써 상기 2차원 메쉬 기반 전력분배 네트워크가 형성되는 것을 특징으로 하는 MCP.
  14. 제11항에 있어서, 상기 복수개의 반도체 메모리 소자들이 상기 TSV들에 의해 망사(mesh) 형태로 서로 3차원적으로 연결됨으로써 3차원 메쉬 기반 전력분배 네트워크가 형성되는 것을 특징으로 하는 MCP.
  15. 제11항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자 내에서 각 뱅크를 분할(split)하는 영역들 뿐만 아니라 상기 각각의 반도체 메모리 소자의 칩 에지 근처에 형성되는 것을 특징으로 하는 MCP.
  16. 제11항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자의 칩 에지 근처에 형성되는 것을 특징으로 하는 MCP.
  17. 제11항에 있어서, 상기 TSV들이 상기 각각의 반도체 메모리 소자의 칩 에지와 스크라이브 라인(scribe line) 사이에 형성되는 것을 특징으로 하는 MCP.
  18. MCP(Multi-Chip Package)의 전력분배 방법에 있어서,
    복수개의 반도체 메모리 소자들 각각에 2차원 메쉬 기반 전력분배 네트워크(mesh-based power distribution network)를 형성하는 단계;
    상기 복수개의 반도체 메모리 소자들을 적층시키는 단계;
    상기 복수개의 반도체 메모리 소자들을 TSV(Through Silicon Via)들을 이용하여 서로 연결하여 3차원 메쉬 기반 전력분배 네트워크를 형성하는 단계; 및
    상기 2차원 메쉬 기반 전력분배 네트워크 및 상기 3차원 메쉬 기반 전력분배 네트워크를 통해 전력을 분배시키는 단계를 구비하는 것을 특징으로 하는 MCP(Multi-Chip Package)의 전력분배 방법.
  19. 제18항에 있어서, 상기 각각의 반도체 메모리 소자 상에서 상기 TSV들이 망사(mesh) 형태로 서로 연결됨으로써 상기 2차원 메쉬 기반 전력분배 네트워크가 형성되는 것을 특징으로 하는 MCP의 전력분배 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101458977B1 (ko) * 2012-12-27 2014-11-10 한양대학교 산학협력단 3차원 전력 공급 네트워크에서 파워 패턴을 이용한 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법
KR20150037121A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 장치
US10574198B2 (en) 2016-12-22 2020-02-25 Nxp Usa, Inc. Integrated circuit devices with selectively arranged through substrate vias and method of manufacture thereof
US11728300B2 (en) 2020-08-26 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8481425B2 (en) 2011-05-16 2013-07-09 United Microelectronics Corp. Method for fabricating through-silicon via structure
US8822336B2 (en) 2011-06-16 2014-09-02 United Microelectronics Corp. Through-silicon via forming method
US8828745B2 (en) 2011-07-06 2014-09-09 United Microelectronics Corp. Method for manufacturing through-silicon via
US8576000B2 (en) 2011-08-25 2013-11-05 International Business Machines Corporation 3D chip stack skew reduction with resonant clock and inductive coupling
US8476953B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation 3D integrated circuit stack-wide synchronization circuit
US8587357B2 (en) 2011-08-25 2013-11-19 International Business Machines Corporation AC supply noise reduction in a 3D stack with voltage sensing and clock shifting
US8519735B2 (en) 2011-08-25 2013-08-27 International Business Machines Corporation Programming the behavior of individual chips or strata in a 3D stack of integrated circuits
US8476771B2 (en) 2011-08-25 2013-07-02 International Business Machines Corporation Configuration of connections in a 3D stack of integrated circuits
US8516426B2 (en) 2011-08-25 2013-08-20 International Business Machines Corporation Vertical power budgeting and shifting for three-dimensional integration
US8525569B2 (en) 2011-08-25 2013-09-03 International Business Machines Corporation Synchronizing global clocks in 3D stacks of integrated circuits by shorting the clock network
US8518823B2 (en) 2011-12-23 2013-08-27 United Microelectronics Corp. Through silicon via and method of forming the same
WO2013095676A1 (en) * 2011-12-23 2013-06-27 Intel Corporation Separate microchannel voltage domains in stacked memory architecture
US8609529B2 (en) 2012-02-01 2013-12-17 United Microelectronics Corp. Fabrication method and structure of through silicon via
US8691600B2 (en) 2012-05-02 2014-04-08 United Microelectronics Corp. Method for testing through-silicon-via (TSV) structures
US8691688B2 (en) 2012-06-18 2014-04-08 United Microelectronics Corp. Method of manufacturing semiconductor structure
US9275933B2 (en) 2012-06-19 2016-03-01 United Microelectronics Corp. Semiconductor device
US8900996B2 (en) 2012-06-21 2014-12-02 United Microelectronics Corp. Through silicon via structure and method of fabricating the same
US8525296B1 (en) 2012-06-26 2013-09-03 United Microelectronics Corp. Capacitor structure and method of forming the same
US8912844B2 (en) 2012-10-09 2014-12-16 United Microelectronics Corp. Semiconductor structure and method for reducing noise therein
US9035457B2 (en) 2012-11-29 2015-05-19 United Microelectronics Corp. Substrate with integrated passive devices and method of manufacturing the same
US8716104B1 (en) 2012-12-20 2014-05-06 United Microelectronics Corp. Method of fabricating isolation structure
US8884398B2 (en) 2013-04-01 2014-11-11 United Microelectronics Corp. Anti-fuse structure and programming method thereof
US9287173B2 (en) 2013-05-23 2016-03-15 United Microelectronics Corp. Through silicon via and process thereof
KR20150000951A (ko) 2013-06-25 2015-01-06 삼성전자주식회사 전원 공급 네트워크 설계 방법
US9123730B2 (en) 2013-07-11 2015-09-01 United Microelectronics Corp. Semiconductor device having through silicon trench shielding structure surrounding RF circuit
US9024416B2 (en) 2013-08-12 2015-05-05 United Microelectronics Corp. Semiconductor structure
US8916471B1 (en) 2013-08-26 2014-12-23 United Microelectronics Corp. Method for forming semiconductor structure having through silicon via for signal and shielding structure
US9048223B2 (en) 2013-09-03 2015-06-02 United Microelectronics Corp. Package structure having silicon through vias connected to ground potential
US9117804B2 (en) 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
US9343359B2 (en) 2013-12-25 2016-05-17 United Microelectronics Corp. Integrated structure and method for fabricating the same
US10340203B2 (en) 2014-02-07 2019-07-02 United Microelectronics Corp. Semiconductor structure with through silicon via and method for fabricating and testing the same
TWI559161B (zh) 2015-07-24 2016-11-21 財團法人工業技術研究院 產生電源供應網路模型之方法，以及電源供應網路模型分析 方法與裝置
US9899324B1 (en) * 2016-11-28 2018-02-20 Globalfoundries Inc. Structure and method of conductive bus bar for resistive seed substrate plating
US10380308B2 (en) 2018-01-10 2019-08-13 Qualcomm Incorporated Power distribution networks (PDNs) using hybrid grid and pillar arrangements
JP2019184276A (ja) * 2018-04-03 2019-10-24 シャープ株式会社 検査装置、および、検査方法
US10579425B1 (en) 2018-10-04 2020-03-03 International Business Machines Corporation Power aware scheduling of requests in 3D chip stack
US11256591B2 (en) * 2020-06-03 2022-02-22 Western Digital Technologies, Inc. Die memory operation scheduling plan for power control in an integrated memory assembly

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3585756D1 (de) * 1984-07-02 1992-05-07 Fujitsu Ltd Halbleiterschaltungsanordnung in hauptscheibentechnik.
US5227338A (en) * 1990-04-30 1993-07-13 International Business Machines Corporation Three-dimensional memory card structure with internal direct chip attachment
US5380681A (en) * 1994-03-21 1995-01-10 United Microelectronics Corporation Three-dimensional multichip package and methods of fabricating
JP2959444B2 (ja) * 1995-08-30 1999-10-06 日本電気株式会社 フリップチップ型半導体装置の自動配置配線方法
US5623160A (en) * 1995-09-14 1997-04-22 Liberkowski; Janusz B. Signal-routing or interconnect substrate, structure and apparatus
US5790839A (en) * 1996-12-20 1998-08-04 International Business Machines Corporation System integration of DRAM macros and logic cores in a single chip architecture
US6037677A (en) * 1999-05-28 2000-03-14 International Business Machines Corporation Dual-pitch perimeter flip-chip footprint for high integration asics
US6536028B1 (en) * 2000-03-14 2003-03-18 Ammocore Technologies, Inc. Standard block architecture for integrated circuit design
US7272803B1 (en) * 2003-06-01 2007-09-18 Cadence Design Systems, Inc. Methods and apparatus for defining manhattan power grid structures having a reduced number of vias
KR100667597B1 (ko) * 2005-02-07 2007-01-11 삼성전자주식회사 매크로 셀의 전원 라인 배치 구조 및 매크로 셀과 파워매시의 결합 구조
US7750441B2 (en) * 2006-06-29 2010-07-06 Intel Corporation Conductive interconnects along the edge of a microelectronic device
US7605458B1 (en) * 2007-02-01 2009-10-20 Xilinx, Inc. Method and apparatus for integrating capacitors in stacked integrated circuits
US8136071B2 (en) * 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US7605460B1 (en) * 2008-02-08 2009-10-20 Xilinx, Inc. Method and apparatus for a power distribution system
US8283771B2 (en) * 2008-06-30 2012-10-09 Intel Corporation Multi-die integrated circuit device and method
JP2010074018A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体装置
JP5331427B2 (ja) * 2008-09-29 2013-10-30 株式会社日立製作所 半導体装置
US8227889B2 (en) * 2008-12-08 2012-07-24 United Microelectronics Corp. Semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101458977B1 (ko) * 2012-12-27 2014-11-10 한양대학교 산학협력단 3차원 전력 공급 네트워크에서 파워 패턴을 이용한 전력 관통전극 및 전력 범프의 개수를 최소화하는 방법
KR20150037121A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 반도체 메모리 장치
US10574198B2 (en) 2016-12-22 2020-02-25 Nxp Usa, Inc. Integrated circuit devices with selectively arranged through substrate vias and method of manufacture thereof
US11728300B2 (en) 2020-08-26 2023-08-15 Samsung Electronics Co., Ltd. Semiconductor device

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