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KR20090070442A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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KR20090070442A
KR20090070442A KR1020070138458A KR20070138458A KR20090070442A KR 20090070442 A KR20090070442 A KR 20090070442A KR 1020070138458 A KR1020070138458 A KR 1020070138458A KR 20070138458 A KR20070138458 A KR 20070138458A KR 20090070442 A KR20090070442 A KR 20090070442A
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insulating film
metal
insulating layer
film
forming
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박란라
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 트렌치를 포함한 층간 절연막이 형성된 반도체 기판이 제공되는 단계, 상기 층간 절연막 사이의 간격을 좁히기 위하여 상기 층간 절연막을 감싸는 제1 절연막을 형성하는 단계 및 상기 반도체 기판 상부의 상기 제1 절연막 사이에 금속 배선을 형성하는 단계를 포함한다.
금속 배선, 기생 커패시턴스, 유전율, 간섭, 금속 배선 간 간격, 브릿지

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 금속 배선 간 기생 커패시턴스(capacitance)에 의한 간섭(interference)을 감소시키면서 금속 배선 상부의 브릿지(bridge)를 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
금속 배선 공정이란 반도체 기판에 형성된 각 회로에 금속선을 연결시키는 공정으로, 일반적인 반도체 소자의 금속 배선은 다마신 기법(Damascene Scheme)을 이용하여 형성한다. 이러한 다마신 기법을 이용한 반도체 소자의 금속 배선 형성 공정을 간략히 설명한다. 우선, 게이트 등 소정의 구조물이 형성된 반도체 기판 상에 층간 절연막을 증착한 후 트렌치를 형성하고, 트렌치를 포함하는 층간 절연막 상부에 티타늄(Ti)/티타늄 나이트라이드(TiN) 성분의 배리어 메탈막을 형성한다. 이후, 배리어 메탈막 상부에 트렌치를 채우도록 텅스텐막을 형성한 다음 텅스텐막과 티타늄(Ti)/티타늄 나이트라이드(TiN) 배리어 메탈막을 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 평탄화하여 텅스텐 금속 배선을 형성한다.
종래와 같이 SiO2(ε=3.9)와 같은 높은 유전 상수를 갖는 층간 절연물질을 사용할 경우, 소자가 고집적화됨에 따라 금속 배선 간 스페이스가 감소되어 금속 배선 상호간의 기생 커패시턴스(capacitance)의 증가로 인해 신호전달이 지연되고 전기적인 상호 간섭(interference)이 심해지고 있다.
따라서, 최근에는 금속 배선 사이의 기생 커패시턴스의 감소가 필요하게 되었고, 이를 위해 금속 배선 물질의 저항을 낮추거나, 금속 배선 사이에 사용되는 절연물질의 유전율을 낮추려는 노력이 전개되고 있다.
본 발명은 스텝 커버리지(step coverage) 특성이 좋지 않은 절연막을 이용하여 층간 절연막을 감싸 금속 배선 간 간격을 넓힘으로써 금속 배선 상부의 브릿지(bridge)를 방지하고, 금속 배선 사이의 절연막의 유전율을 낮춰 금속 배선 간 기생 커패시턴스(capacitance)에 의한 간섭(interference)을 감소시킬 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 트렌치를 포함한 층간 절연막이 형성된 반도체 기판이 제공되는 단계, 층간 절연막 사이의 간격을 좁히기 위하여 층간 절연막을 감싸는 제1 절연막을 형성하는 단계, 및 반도체 기판 상부의 제1 절연막 사이에 금속 배선을 형성하는 단계를 포함한다.
상기에서, 금속 배선 형성 전, 제1 절연막의 양측벽에 스페이서를 형성하는 단계를 더 포함한다. 제1 절연막은 스텝 커버리지(step coverage) 특성이 좋지 않은 절연막을 이용하여 형성되며, 바람직하게 USG(Undoped Silicate Glass)막으로 형성된다. 스텝 커버리지 특성이 좋지 않은 절연막은 오버행(overhang) 형상을 갖는다.
스페이서는 제1 절연막과 식각 선택비가 다른 물질로 형성되며, 바람직하게 실리콘 질화막(Si3N4)으로 형성된다. 스페이서를 형성하는 단계는, 제1 절연막이 형성된 표면을 따라 제2 절연막을 형성하는 단계, 및 스페이서 식각 공정을 실시하여 제2 절연막을 식각하는 단계를 포함한다.
금속 배선을 형성하는 단계는, 제1 절연막을 포함한 상기 반도체 기판 상에 금속층을 형성하는 단계, 및 제1 절연막 표면이 노출되는 시점까지 금속층의 식각 공정을 실시하는 단계를 포함한다.
본 발명은 다음과 같은 효과가 있다.
첫째, 스텝 커버리지(step coverage) 특성이 좋지 않은 절연막을 이용하여 층간 절연막을 감싸면서 오버행(overhang) 형상을 갖는 절연막을 형성함으로써, 금속 배선 간 간격을 넓혀 금속 배선 상부의 브릿지(bridge)를 방지할 수 있다. 또한, 층간 절연막을 감싸는 절연막을 통해 금속 배선 사이의 절연막의 유전율을 낮춰 금속 배선 간 기생 커패시턴스(capacitance)를 줄여 금속 배선 간 간섭(interference)을 감소시킬 수 있다.
둘째, 오버행을 갖는 절연막의 측벽에 질화막으로 이루어진 스페이서를 더 형성함으로써, 금속 배선 간 간격을 더 넓혀 금속 배선 상부의 브릿지(bridge)를 더욱 방지할 수 있다.
셋째, 상기한 바에 의해 금속 배선 간 간섭을 감소시키면서 금속 배선 상부 의 브릿지를 방지하여 신뢰성 있는 금속 배선을 형성할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 도시되지 않았으나 게이트 등 소정의 구조물이 형성된 반도체 기판(10) 상에 층간 절연막(20)을 형성한다. 층간 절연막(20)은 산화막 계열의 물질로 형성하며, 바람직하게 3.9 정도의 유전율을 갖는 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성할 수 있다.
이어서, 층간 절연막(20) 상에 배선 영역의 층간 절연막(20)을 노출시키는 마스크(30)를 형성한다. 여기서, 배선이 형성될 영역을 배선 영역으로 정의하기로 한다. 이때, 마스크(30)는 포토레지스트 패턴일 수 있으며, 이 경우 포토레지스트 패턴은 층간 절연막(20) 상에 포토레지스트를 도포한 후 노광 및 현상으로 패터닝하여 형성할 수 있다.
도 1b를 참조하면, 마스크(30)를 이용한 식각 공정으로 층간 절연막(20)을 식각한다. 이로써, 배선 영역에 형성된 트렌치(미도시)를 포함하는 층간 절연막(20a)이 형성된다.
도 1c를 참조하면, 층간 절연막(20a) 사이의 간격을 좁히기 위하여 층간 절연막(20a)을 감싸는 제1 절연막(40)을 형성한다. 이때, 제1 절연막(40)은 스텝 커버리지(step coverage) 특성이 좋지 않은 절연막을 이용하여 형성하며, USG(Undoped Silicate Glass)막으로 형성하는 것이 바람직하다. 여기서, USG막의 유전율은 1.9이다.
특히, 제1 절연막(40)은 층간 절연막(20a)의 상부 측벽, 즉 트렌치 입구에서 오버행(overhang) 형상을 발생시키기 위해 물리기상증착(Physical Vapor Deposition; PVD) 방법을 이용하여 형성하는데, 이 경우 층간 절연막(20a)의 상부가 반도체 기판(10) 바닥에 비해 증착 속도가 빠르고, 스텝 커버리지 특성이 좋지 않은 물질로 인해 제1 절연막(40) 증착이 진행되면서 층간 절연막(20a)의 상부 측벽에서 오버행(overhang) 형상이 발생된다.
따라서, 층간 절연막(20a)을 감싸면서 상부에 오버행을 갖는 제1 절연막(40)에 의해 배선 영역 간 간격이 넓어지게 된다. 이렇듯, 배선 영역 간 간격이 넓어질 경우 이후에 형성될 금속 배선 간 간격을 넓혀 금속 배선 상부의 브릿지(bridge)를 방지할 수 있다. 도시하지 않았으나, 제1 절연막(40) 증착 시 층간 절연막(20a) 사이의 반도체 기판(10) 상에도 제1 절연막(40)이 증착될 수 있다.
한편, 후속으로 스페이서용 절연막이나 금속 배선용 금속층을 증착해야 하므로, 증착 입구를 확보하기 위하여 제1 절연막(40)은 오버행 형상이 서로 맞닿지 않 도록 형성함이 바람직하다.
또한, 본 발명의 일 실시예에 따르면, 층간 절연막(20a)으로 사용되는 HDP 산화막의 유전율은 4.0이고, 제1 절연막(40)으로 사용되는 USG막의 유전율은 1.9이다. 층간 절연막(20a)과 제1 절연막(40) 적층 구조를 통해 이 두 물질을 직렬로 연결하여 이후에 형성될 금속 배선 사이의 절연 물질로 이용하는 경우 금속 배선 사이의 절연막의 유전율은 하기의 수학식 1로 나타낸다.
Figure 112007093734793-PAT00001
여기서, Cp는 HDP 산화막과 USG막의 유전율의 합, Chdp는 HDP 산화막의 유전율, Cusg는 USG막의 유전율로 정의한다.
따라서, HDP 산화막과 USG막을 직렬로 연결하여 금속 배선 사이의 절연 물질로 이용하는 경우, 금속 배선 사이의 절연막의 유전율(Cp)은 약 1.3으로서 HDP 산화막만을 이용하는 경우에 비해 감소된다. 이는 금속 배선 사이의 기생 커패시턴스(Capacitance)의 감소와 연결되어 금속 배선 간 간섭(interference)을 감소시켜 칩(chip) 동작면에서 유리하게 된다.
도 1d를 참조하면, 제1 절연막(40)이 형성된 표면을 따라 제2 절연막(50)을 형성한다. 제1 절연막(40)으로 인해 어느 정도 이후에 형성될 금속 배선 간 간격을 넓혀 금속 배선 상부의 브릿지를 방지할 수 있지만 고집적화된 소자의 경우 제1 절연막(40)만으로는 금속 배선 간 간격이 충분하지 않아 브릿지가 발생할 가능성이 있다. 따라서, 제2 절연막(50)은 층간 절연막(20a) 사이의 간격을 더욱 좁히기 위한 스페이서용 절연막으로 사용하기 위한 것으로, 제1 절연막(40)과 식각 선택비가 다른 물질로 형성한다. 바람직하게, 제2 절연막(50)은 질화막, 예를들어 실리콘 질화막(Si3N4)으로 형성할 수 있다. 여기서, 실리콘 질화막(Si3N4)의 유전율은 3.9이다.
도 1e를 참조하면, 스페이서 식각 공정을 실시하여 제2 절연막(50)을 식각한다. 여기서, 스페이서 식각 공정은 건식 식각(dry etch) 공정으로 실시할 수 있으며, 바람직하게 에치백(etchback) 공정으로 실시할 수 있다.
이로써, 스페이서 식각 공정에 의해 제2 절연막(50)의 수평부는 모두 제거되고, 수평부에 비해 두껍게 증착된 제2 절연막(50)의 수직부가 잔류되어 제1 절연막(40)의 측벽에 스페이서(50a)가 형성된다. 이로 인해, 배선 영역 간에는 HDP 산화막으로 이루어지는 층간 절연막(20a), USG막으로 이루어지는 제1 절연막(40) 및 실리콘 질화막(Si3N4)으로 이루어지는 스페이서(50a) 적층 구조의 절연막이 형성된다.
상기한 바와 같이, 제1 절연막(40)의 측벽에 스페이서(50a)를 형성할 경우 도 1c에서보다 배선 영역 간 간격이 더 넓어진다. 따라서, 고집적화된 소자의 경우에 있어서도 이후에 형성될 금속 배선 간 간격을 충분히 확보하여 금속 배선 상부의 브릿지를 더욱 방지하여 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 실시예에 따르면, 층간 절연막(20a)으로 사용되는 HDP 산화막의 유전율은 4.0이고, 제1 절연막(40)으로 사용되는 USG막의 유전율은 1.9이며, 스페이서(50a)로 사용되는 실리콘 질화막(Si3N4)의 유전율은 3.9이다. 층간 절연막(20a), 제1 절연막(40) 및 스페이서(50a)의 적층 구조를 통해 이 세 가지 물질을 직렬로 연결하여 이후에 형성될 금속 배선 사이의 절연 물질로 이용하는 경우 금속 배선 사이의 절연막의 유전율은 하기의 수학식 2로 나타낸다.
Figure 112007093734793-PAT00002
여기서, Cp는 HDP 산화막, USG막 및 Si3N4의 유전율의 합, Chdp는 HDP 산화막의 유전율, Cusg는 USG막의 유전율, Cnit는 Si3N4의 유전율로 정의한다.
따라서, HDP 산화막, USG막 및 Si3N4을 직렬로 연결하여 금속 배선 사이의 절연 물질로 이용하는 경우, 금속 배선 사이의 절연막의 유전율(Cp)은 약 3.0으로서 HDP 산화막만을 이용하는 경우에 비해 감소된다. 이는 금속 배선 사이의 기생 커패시턴스의 감소와 연결되어 금속 배선 간 간섭을 감소시켜 칩 동작면에서 유리하게 된다.
도 1f를 참조하면, 반도체 기판(10) 상부의 스페이서(50a) 사이가 채워지도록 반도체 기판(10) 상에 금속 물질을 증착하여 금속층(60)을 형성한다. 여기서, 금속층(60)은 이후에 형성될 금속 배선의 저항을 낮추기 위하여 비저항이 낮은 물질로 형성하며, 바람직하게 텅스텐(W)막으로 형성할 수 있다.
도 1g를 참조하면, 제1 절연막(40)의 표면이 노출되는 시점까지 금속층(60)의 식각 공정을 실시한다. 여기서, 식각 공정은 평탄화 식각 공정, 예를들어 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정으로 실시할 수 있다. 이로써, 반도체 기판(10) 상부의 스페이서(50a) 사이에만 금속층(60)이 잔류되어 금속 배선(60a)이 형성된다.
상기한 바에 의해, 금속 배선(60a)은 층간 절연막(20a)을 감싸면서 오버행 형상을 갖는 제1 절연막(40) 또는 제1 절연막(40)/스페이서(50a)의 적층 구조를 통해 금속 배선(60a) 간 간격이 넓어짐에 따라 금속 배선(60a) 상부의 브릿지가 방지된다. 또한, 금속 배선(60a) 사이에 층간 절연막(20a)/제1 절연막(40) 또는 층간 절연막(20a)/제1 절연막(40)/스페이서(50a)의 적층 구조 형성을 통해 금속 배선(60a) 사이의 절연막의 유전율이 낮아짐으로써, 금속 배선(60a) 간 기생 커패시턴스에 의한 간섭이 감소된다. 따라서, 금속 배선(60a) 간 기생 커패시턴스에 의한 간섭을 감소시키면서 금속 배선(60a) 상부의 브릿지를 방지하여 신뢰성 있는 금속 배선(60a)을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 디램(DRAM), 에스램(SRAM), 플래시(Flash) 소자 뿐만 아니라 미세 전도체 회로선을 구현하는 여타 소자 제조 기술에 다양하게 적용할 수 있다.
본 발명은 상기에서 서술한 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 상기의 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이 다. 따라서, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 20, 20a : 층간 절연막
30 : 마스크 40 : 제1 절연막
50 : 제2 절연막 50a : 스페이서
60 : 금속층 60a : 금속 배선

Claims (9)

  1. 트렌치를 포함한 층간 절연막이 형성된 반도체 기판이 제공되는 단계;
    상기 층간 절연막 사이의 간격을 좁히기 위하여 상기 층간 절연막을 감싸는 제1 절연막을 형성하는 단계; 및
    상기 반도체 기판 상부의 상기 제1 절연막 사이에 금속 배선을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 금속 배선 형성 전,
    상기 제1 절연막의 양측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제1 절연막은 스텝 커버리지 특성이 좋지 않은 절연막을 이용하여 형성되는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 스텝 커버리지 특성이 좋지 않은 절연막은 USG(Undoped Silicate Glass)막을 이용하는 반도체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 스텝 커버리지 특성이 좋지 않은 절연막은 오버행(overhang) 형상을 갖는 반도체 소자의 제조 방법.
  6. 제 2 항에 있어서,
    상기 스페이서는 상기 제1 절연막과 식각 선택비가 다른 물질로 형성되는 반도체 소자의 제조 방법.
  7. 제 6 항에 있어서,
    상기 스페이서는 실리콘 질화막(Si3N4)으로 형성되는 반도체 소자의 제조 방법.
  8. 제 2 항에 있어서, 상기 스페이서를 형성하는 단계는,
    상기 제1 절연막이 형성된 표면을 따라 제2 절연막을 형성하는 단계; 및
    스페이서 식각 공정을 실시하여 상기 제2 절연막을 식각하는 단계를 포함하는 반도체 소자의 제조 방법.
  9. 제 1 항에 있어서, 상기 금속 배선을 형성하는 단계는,
    상기 제1 절연막을 포함한 상기 반도체 기판 상에 금속층을 형성하는 단계; 및
    상기 제1 절연막 표면이 노출되는 시점까지 상기 금속층의 식각 공정을 실시하는 단계를 포함하는 반도체 소자의 제조 방법.
KR1020070138458A 2007-12-27 2007-12-27 반도체 소자의 제조 방법 KR20090070442A (ko)

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