KR20080105977A

KR20080105977A - Digital-to-analog converter, and method thereof

Info

Publication number: KR20080105977A
Application number: KR1020080016598A
Authority: KR
Inventors: 고주현; 정지운; 김종선
Original assignee: 삼성전자주식회사
Priority date: 2007-05-30
Filing date: 2008-02-25
Publication date: 2008-12-04
Also published as: CN101316103B; TW200904013A; CN101316103A

Abstract

A digital-analog converter and a digital-analog converting method are provided to obtain a nonlinear output characteristic approximated to a gamma curve of an LCD panel. An integrated circuit includes an operational amplifier(251), a first capacitor(Csa), a plurality of second capacitors(270), and a switching circuit(280). The operational amplifier includes a first input terminal, a second input terminal and an output terminal. The first capacitor includes a first terminal and a second terminal. The second terminal is connected to a first input terminal of the operational amplifier. The second capacitor includes the first terminal and the second terminal. The second terminal is connected to the second input terminal of the operational amplifier. The switching circuit includes the plurality of switches which are switched by responding to a corresponding switching signal among the plurality of switching signals. The switching circuit transmits the reference voltage to the first terminal of the first capacitor and the respective first terminals of the second capacitors. The switching circuit connects the first input terminal of the operational amplifier to the output terminal of the operational amplifier. The switching circuit separates the reference voltage from the first terminal of the first capacitor for the second section and transmits the selected voltage of two selection voltage or more to the respective first terminal of the second capacitors. The first terminal of the first capacitor is connected to the output terminal of the operational amplifier.

Description

Digital-to-analog converter and digital-to-analog conversion method

본 발명은 디지털-아날로그 변환기(DAC, Digital to Analog Converter)에 관한 것으로, 보다 상세하게는 LCD 장치를 구동하는 소오스 드라이버 회로의 DAC 회로에 관한 것이다. The present invention relates to a digital-to-analog converter (DAC), and more particularly to a DAC circuit of a source driver circuit for driving an LCD device.

DAC 회로는 LCD 장치를 구동하는 소오스 드라이버 회로의 코아 블록이다.The DAC circuit is a core block of the source driver circuit that drives the LCD device.

통상의 소오스 드라이버 회로에서는, 저항 기반(resistor-based)의 DAC(이하, R-DAC라 함) 회로가 주로 사용되었다.In a typical source driver circuit, a resistor-based DAC (hereinafter referred to as R-DAC) circuit is mainly used.

도 1은 관련 기술에 따른 R-DAC 회로(100)의 구성을 나타내는 도면이다.1 is a diagram illustrating a configuration of an R-DAC circuit 100 according to a related art.

종래기술에 따른 DAC 회로(100)는 저항열(110), 디코더(120) 및 증폭기(130, OP-AMP)로 구성된다. 저항열(110)은 복수의 전압들을 발생하기 위하여, 제1기준전압(Vref1)을 수신하기 위한 제1 노드와 제2 기준전압(Vref2, Vref2<Vref1)을 수신하기 위한 제2노드 사이에 직렬로 접속된 다수의 저항들(1^st R ~ 2ⁿth R)로 구성된다. 디코더(120)는 입력되는 다계조를 표시하기 위한 디지털 신호에 응답하여 복 수의 전압들 중에서 어느 하나를 선택하여 선택전압(DECO)으로서 출력한다.The DAC circuit 100 according to the related art is composed of a resistor string 110, a decoder 120, and an amplifier 130 (OP-AMP). The resistor string 110 is connected in series between a first node for receiving the first reference voltage Vref1 and a second node for receiving the second reference voltages Vref2 and Vref2 <Vref1 to generate a plurality of voltages. It consists of a plurality of resistors (1 ^st R ~ 2 ⁿ th R) connected by. The decoder 120 selects one of a plurality of voltages and outputs the selected voltage DECO in response to a digital signal for displaying an input multi-gradation.

8비트의 디지털 데이터를 아날로그 신호로 변환하는 DAC, 즉, 8비트 DAC의 경우, 2⁸(256)개의 저항들 및 메탈들이 필요하다. 그리고, 디코더(120)는 256개의 전압들 중 하나를 선택하기 위한 256대 1 디코더로 구현된다. In the case of a DAC that converts 8 bits of digital data into an analog signal, i.e. an 8 bit DAC, 2 ⁸ (256) resistors and metals are required. The decoder 120 is implemented as a 256 to 1 decoder for selecting one of the 256 voltages.

디지털 데이터(DATA)의 비트수가 증가할수록 저항 및 메탈의 수가 기하급수적으로 증가한다. 예컨대, 디지털 데이터(DATA)가 10비트이면 1024(=2¹⁰)개나 되는 저항, 메탈 그리고 1024 대 1 디코더가 필요하게 된다. 이로 인하여 DAC의 크기가 증가한다. As the number of bits of the digital data DATA increases, the number of resistors and metals increases exponentially. For example, if the digital data DATA is 10 bits, as many as 1024 (= 2 ¹⁰ ) resistors, metals, and 1024 to 1 decoders are required. This increases the size of the DAC.

이를 위하여 DAC 회로를 크기를 줄일 수 있는 스위치드 커패시터(switched capacitor)를 이용한 샘플앤홀드 방식의 DAC 회로가 제안되고 있다.To this end, a sample-and-hold DAC circuit using a switched capacitor capable of reducing the size of the DAC circuit has been proposed.

스위치드 커패시터 DAC 회로는 크게 선형 DAC와 비선형 DAC로 구분될 수 있다. 선형 DAC는 DAC 출력 특성이 항상 선형적으로 나타나므로, LCD 패널의 광학 특성에 따른 감마 커브(Gamma curve)를 제대로 나타내기 어렵다. 따라서, LCD 패널의 감마 커브(Gamma curve)를 나타내는 데는 비선형 DAC이 더 적합하다.Switched capacitor DAC circuits can be largely divided into linear and nonlinear DACs. Since linear DACs always exhibit linear DAC output characteristics, it is difficult to properly display gamma curves according to the optical characteristics of LCD panels. Therefore, nonlinear DACs are more suitable for displaying gamma curves of LCD panels.

한편 스위치드 커패시터 DAC를 구현하는 방법으로, 두 개의 기준 전압을 입력받아 다수의 계조 전압으로 분할하는 방식 및 커패시터들에 인가되는 전압을 기준전압으로부터 변경시킴으로써 변경된 전압이 출력에 나타나도록 하는 방식이 있다. 그런데, 종래의 스위치드 커패시터 DAC 회로는 커패시터들 및 스위치들이 복잡하여 회로의 면적이 증가하는 경향이 있거나, 기준전압의 옵셋(offset)으로 인하여 채널간 출력편차가 생겨 화질이 떨어질 우려가 있다.On the other hand, as a method of implementing a switched capacitor DAC, two reference voltages are input and divided into a plurality of gray voltages, and a voltage applied to the capacitors is changed from the reference voltage so that the changed voltage appears on the output. However, the conventional switched capacitor DAC circuit tends to increase the area of the circuit due to the complexity of the capacitors and switches, or the image quality may deteriorate due to an output deviation between channels due to an offset of the reference voltage.

따라서, 본 발명의 기술적 과제는 적은 소요 면적(사이즈)를 차지하면서, 채널간 옵셋을 줄이고 LCD 패널의 감마 커브(Gamma curve)에 근사한 비선형 출력 특성을 얻을 수 있는 디지털-아날로그 변환기(DAC)와 상기 디지털-아날로그 변환기를 포함하는 소스 드라이버 및 디스플레이 장치를 제공하는 것이다.Accordingly, the present invention provides a digital-to-analog converter (DAC) that can reduce non-channel offset and obtain nonlinear output characteristics close to a gamma curve of an LCD panel while occupying a small area (size). To provide a source driver and a display device including a digital-to-analog converter.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 DAC는 제1입력단자(-), 제2입력단자(+), 및 출력단자를 포함하는 연산 증폭기; 제1 및 제2 단자를 가지며 상기 제2 단자는 상기 연산 증폭기의 제1 입력단자에 접속되는 제1커패시터; 각각이 제1 및 제2 단자를 가지며 각 제2 단자는 상기 연산 증폭기의 제2 입력단자에 접속되는 복수의 제2 커패시터들; 및 각각이 복수의 스위칭 신호들 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 복수의 스위치들을 포함하는 스위칭 회로를 포함한다. 상기 스위칭 회로는, 제1 구간 동안 상기 제1커패시터의 제1단자 및 상기 복수의 제2 커패시터들의 각각의 제1 단자로 기준 전압을 전송하고 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 상기 출력단자와 접속시키고, 제2 구간동안 상기 제1 커패시터의 제1 단자를 상기 기준전압으로부터 분리하고 상기 복수의 제2 커패시터들의 각 제1 단자로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시킨다.A preferred DAC of the present invention for achieving the above object is an operational amplifier including a first input terminal (-), a second input terminal (+), and an output terminal; A first capacitor having first and second terminals, the second terminal being connected to a first input terminal of the operational amplifier; A plurality of second capacitors each having a first and a second terminal, each second terminal being connected to a second input terminal of the operational amplifier; And a switching circuit including a plurality of switches each switched in response to a corresponding switching signal among the plurality of switching signals. The switching circuit transmits a reference voltage to the first terminal of the first capacitor and the first terminal of each of the plurality of second capacitors during the first period, and connects the first input terminal of the operational amplifier to the operational amplifier. An output terminal connected thereto, and a first terminal of the first capacitor is separated from the reference voltage during a second period, and a voltage selected from two or more selection voltages is transmitted to each first terminal of the plurality of second capacitors, The first terminal of the first capacitor is connected to the output terminal of the operational amplifier.

상기 DAC는 제1기준전압을 수신하기 위한 제1노드와 제2기준전압을 수신하기 위한 제2노드 사이에 접속된 저항 열을 구비하며 상기 제2 기준 전압과 제1 기준 전압간을 분할하여 복수의 분배 전압들을 발생하는 전압 분배기; 및 제1 디지털 신호에 응답하여 상기 복수의 분배 전압들 중에서 둘 이상의 전압들을 선택하여, 상기 둘 이상의 선택 전압들로 제공하는 선택회로를 더 구비할 수 있으며, 상기 제1 디지털 신호는 n비트의 디지털 신호의 일부일 수 있다.The DAC has a resistor string connected between a first node for receiving a first reference voltage and a second node for receiving a second reference voltage, and divides the second reference voltage and the first reference voltage to divide the plurality of reference voltages. A voltage divider for generating divided voltages of the voltage divider; And a selection circuit for selecting two or more voltages from the plurality of distribution voltages and providing the two or more selection voltages in response to a first digital signal, wherein the first digital signal is n-bit digital. It may be part of the signal.

상기 기준 전압은 상기 제1 기준 전압, 상기 제2 기준 전압, 및 상기 제1 기준 전압과 상기 제2 기준 전압의 중간 전압의 어느 하나일 수 있으며, 또는 상기 둘 이상의 선택 전압 중에서 어느 하나일 수 있다.The reference voltage may be one of the first reference voltage, the second reference voltage, and an intermediate voltage between the first reference voltage and the second reference voltage, or may be any one of the two or more selection voltages. .

상기 둘 이상의 선택 전압들은 제1 선택 전압 및 상기 제1 선택 전압 보다 낮은 제2 선택 전압을 포함할 수 있다.The two or more selection voltages may include a first selection voltage and a second selection voltage lower than the first selection voltage.

상기 스위칭 회로는 상기 연산 증폭기의 상기 제1입력단자와 상기 출력단자 사이에 접속되는 제1 스위치; 상기 기준전압을 상기 제1 커패시터의 제1단자로 선택적으로 전송하기 위한 제2 스위치; 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력단자와 선택적으로 접속하기 위한 제3 스위치; 및 상기 복수의 제2 커패시터들 각각의 제1 단자로 상기 기준 전압, 상기 제1 선택 전압 및 상기 제2 선택 전압을 선택적으로 전송하기 위한 복수의 제2 그룹 스위치들을 구비할 수 있다.The switching circuit includes a first switch connected between the first input terminal and the output terminal of the operational amplifier; A second switch for selectively transmitting the reference voltage to the first terminal of the first capacitor; A third switch for selectively connecting the first terminal of the first capacitor to the output terminal of the operational amplifier; And a plurality of second group switches for selectively transmitting the reference voltage, the first selection voltage, and the second selection voltage to a first terminal of each of the plurality of second capacitors.

상기 선택회로는 각각이 상기 분배 전압들 중 일부의 분배 전압들을 수신하고, 상기 제1 디지털 신호 중 제1 신호에 응답하여 상기 수신한 분배 전압들 중 어 느 하나를 선택하여 출력하는 적어도 두 개의 디코더를 구비하며, 상기 제1 및 제2 선택 신호는 상기 적어도 두 개의 디코더의 출력 신호에서 선택될 수 있다.At least two decoders each receiving divided voltages of some of the divided voltages and selecting and outputting any one of the received divided voltages in response to a first signal of the first digital signal; The first and second selection signals may be selected from output signals of the at least two decoders.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 DAC 방법은 제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터 및 상기 연산증폭기의 제2 입력단자에 접속된 복수의 제2 커패시터들로 기준 전압을 제공하며, 상기 연산 증폭기의 제1 입력 단자를 상기 연산증폭기의 출력단자와 접속시키는 단계; 및 제2 구간동안 상기 제1 커패시터를 상기 기준전압으로부터 분리하고 상기 복수의 제2 커패시터들 각각으로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 상기 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시키는 단계를 구비한다. In order to achieve the above object, a preferred DAC method of the present invention includes a first capacitor connected to a first input terminal of an operational amplifier and a plurality of second capacitors connected to a second input terminal of the operational amplifier during a first period. Providing a reference voltage, and connecting a first input terminal of the operational amplifier to an output terminal of the operational amplifier; And separating the first capacitor from the reference voltage during a second period, and transmitting a voltage selected from two or more selection voltages to each of the plurality of second capacitors, and connecting the first terminal of the first capacitor to the operational amplifier. And connecting with an output terminal of the.

상기 둘 이상의 선택 전압들은 제1 디지털 신호에 기초하여 결정되고, 상기 제2 구간동안 상기 복수의 제2 커패시터들 각각으로 전송되는 전압은 제2 디지털 신호에 기초하여 결정된다.The two or more selection voltages are determined based on a first digital signal, and a voltage transmitted to each of the plurality of second capacitors during the second period is determined based on a second digital signal.

상기 제1 디지털 신호는 디지털 신호의 상위 비트(들)로 구성되는 신호이며, 상기 제2 디지털 신호는 디지털 신호의 하위 비트(들)로 구성되는 신호일 수 있다.The first digital signal may be a signal composed of upper bit (s) of the digital signal, and the second digital signal may be a signal composed of lower bit (s) of the digital signal.

상술한 바와 같이, 본 발명에 의하면, 적은 소요 면적(사이즈)를 차지하면서 LCD 패널의 감마 커브(Gamma curve)에 근사한 비선형 출력 특성을 얻을 수 있다. As described above, according to the present invention, it is possible to obtain nonlinear output characteristics close to the gamma curve of the LCD panel while occupying a small required area (size).

또한 본 발명이 디스플레이 장치에 적용되는 경우, 채널 드라이버간 옵셋(즉, 채널별 출력 신호의 옵셋)이 줄어들 수 있다.In addition, when the present invention is applied to a display device, an offset between channel drivers (that is, an offset of an output signal for each channel) may be reduced.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention and the contents described in the accompanying drawings.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명의 실시예에 따른 디지털-아날로그 변환(DAC) 회로를 나타내는 도면이다. 도 4는 본 발명의 실시 예에 따른 디지털 신호 및 복수의 스위칭 신호들의 타이밍도를 개략적으로 나타낸다. 2 is a diagram illustrating a digital-to-analog conversion (DAC) circuit according to an embodiment of the present invention. 4 schematically illustrates a timing diagram of a digital signal and a plurality of switching signals according to an exemplary embodiment of the present invention.

도 2 및 도 4를 참조하면, 집적회로에 구현될 수 있는 DAC 회로(200)는 증폭기(스위치드 커패시터 증폭기(switched capacitor amplifier)라고도 함, 250)를 구비한다. 증폭기(250)는 제1커패시터(Csa), 제2 커패시터 그룹(270), 연산 증폭기(251, OP AMP), 및 스위칭 회로(280)를 포함한다. DAC 회로(200)는 저항-커패시터 디지털 아날로그 변환기(resistor-capacitor digital-to-analog converter(RC-DAC))라고도 한다. 2 and 4, a DAC circuit 200 that can be implemented in an integrated circuit includes an amplifier (also referred to as a switched capacitor amplifier, 250). The amplifier 250 includes a first capacitor Csa, a second capacitor group 270, an operational amplifier 251 (OP AMP), and a switching circuit 280. The DAC circuit 200 is also referred to as a resistor-capacitor digital-to-analog converter (RC-DAC).

연산 증폭기(251)는 제1입력단자(예컨대, (-)입력단자), 제2입력단자(예컨대, (+)입력단자), 및 출력신호(DACO)를 출력하기 위한 출력 단자를 포함한다.The operational amplifier 251 includes a first input terminal (eg, (−) input terminal), a second input terminal (eg, (+) input terminal), and an output terminal for outputting the output signal DACO.

제1 커패시터(Csa)는 제1 단자 및 연산 증폭기(251)의 제1입력단자(예컨대, (-)입력단자)에 접속되는 제2 단자를 가진다. 제2 커패시터 그룹(270)은 복수(예컨 대, 4개)의 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4)을 포함한다. 복수의 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4) 각각은 연산 증폭기(251)의 제2입력단자(예컨대, (+)입력단자)에 접속될 수 있다. 예컨대, 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4) 각각은 제1 및 제2 단자를 가지며 각 제2 단자는 연산 증폭기(251)의 제2 입력단자에 접속된다. 바람직한 실시예에서, 제1 커패시터(Csa)는 제2 커패시터들(Cs1, Cs2, Cs3 및 Cs4)의 커패시턴스의 합과 같다.The first capacitor Csa has a first terminal and a second terminal connected to a first input terminal (eg, a negative input terminal) of the operational amplifier 251. The second capacitor group 270 includes a plurality of (eg, four) second capacitors Cs1, Cs2, Cs3 and Cs4. Each of the plurality of second capacitors Cs1, Cs2, Cs3, and Cs4 may be connected to a second input terminal (eg, a (+) input terminal) of the operational amplifier 251. For example, each of the second capacitors Cs1, Cs2, Cs3, and Cs4 has first and second terminals, and each second terminal is connected to a second input terminal of the operational amplifier 251. In a preferred embodiment, the first capacitor Csa is equal to the sum of the capacitances of the second capacitors Cs1, Cs2, Cs3 and Cs4.

스위칭 회로(280)는 각각이 제1 그룹 스위칭 신호들(S11, S12, S13) 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 제1 그룹 스위치들과, 각각이 제2 그룹 스위칭 신호들(S21, S22, S23, S24) 중에서 대응되는 스위칭 신호에 응답하여 스위칭되는 제2 그룹 스위치들을 구비한다. 스위칭 회로(280)는 또한, 연산 증폭기(251)의 제2입력단자(예컨대, (+)입력단자)를 초기화하기 위한 초기화 스위치(스위칭 신호(S10)에 응답하여 동작하는 스위치)를 더 구비할 수 있다.The switching circuit 280 includes first group switches, each of which is switched in response to a corresponding switching signal among the first group switching signals S11, S12, and S13, and each of the second group switching signals S21, S22. And second group switches switched in response to a corresponding switching signal among S23 and S24. The switching circuit 280 may further include an initialization switch (switch that operates in response to the switching signal S10) for initializing the second input terminal (eg, the (+) input terminal) of the operational amplifier 251. Can be.

스위칭 회로(280)를 구성하는 제1 및 제2 그룹 스위치들 각각은 트랜지스터로 구현될 수 있다.Each of the first and second group switches constituting the switching circuit 280 may be implemented with a transistor.

구체적으로는, 제1 스위치(스위칭 신호(S11)에 응답하여 동작하는 스위치)는 연산 증폭기(251)의 제1 입력 단자(예컨대, (-)입력단자)와 출력단자 사이에 접속된다.Specifically, the first switch (switch that operates in response to the switching signal S11) is connected between the first input terminal (eg, (−) input terminal) of the operational amplifier 251 and the output terminal.

제2 스위치(스위칭 신호(S12)에 응답하여 동작하는 스위치)는 기준 전압(VREF, 예컨대, 제1 기준 전압(VMIN))을 제1 커패시터(Csa)의 제1 단자로 선택적으로 전송하는 스위치로서, 제1 커패시터(Csa)의 제1 단자와 기준 전압(VREF, 예컨 대, 제1 기준전압(VMIN))을 수신하는 노드 사이에 접속된다. The second switch (a switch operating in response to the switching signal S12) is a switch for selectively transmitting the reference voltage VREF (for example, the first reference voltage VMIN) to the first terminal of the first capacitor Csa. The first terminal of the first capacitor Csa is connected between the node receiving the reference voltage VREF (eg, the first reference voltage VMIN).

제3 스위치는 스위칭 신호(S13)에 응답하여 제1 커패시터(Csa)의 제1 단자를 연산 증폭기(251)의 출력단자와 선택적으로 접속하기 위한 스위치이다.The third switch is a switch for selectively connecting the first terminal of the first capacitor Csa to the output terminal of the operational amplifier 251 in response to the switching signal S13.

복수의 제2 그룹 스위치들 각각은 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4) 각각의 제1 단자로 기준 전압(VREF, 예컨대, 제1 기준 전압(VMIN)), 제1 선택 전압(V1) 및 제2 선택 전압(V2) 중 하나를 선택적으로 전송하기 위한 스위치이다.Each of the plurality of second group switches may include a reference voltage VREF (eg, a first reference voltage VMIN) and a first selection voltage to the first terminal of each of the plurality of second capacitors Cs1, Cs2, Cs3, and Cs4. A switch for selectively transmitting one of (V1) and the second selection voltage (V2).

구체적으로, 제4 스위치는 스위칭 신호(S21)에 응답하여, 제1 구간 동안에는 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4) 중 대응하는 커패시터(Cs1)로 기준 전압(VREF)을 전송하고, 제2 구간동안에는 대응하는 커패시터(Cs1)로 제1 선택 전압(V1) 또는 제2 선택 전압(V2)을 전송한다.In detail, the fourth switch transmits the reference voltage VREF to the corresponding capacitor Cs1 among the plurality of second capacitors Cs1, Cs2, Cs3, and Cs4 during the first period in response to the switching signal S21. During the second period, the first selection voltage V1 or the second selection voltage V2 is transmitted to the corresponding capacitor Cs1.

제4 스위치와 마찬가지로, 제5, 제6 및 제7 스위치 각각은 대응하는 스위칭 신호(S22, S23, S24)에 응답하여, 제1 구간 동안에는 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4) 중 대응하는 커패시터(Cs2, Cs3, Cs4)로 기준 전압(VREF)을 전송하고, 제2 구간동안에는 대응하는 커패시터(Cs2, Cs3, Cs4)로 제1 선택 전압(V1) 또는 제2 선택 전압(V2)을 전송한다.Like the fourth switch, each of the fifth, sixth, and seventh switches responds to the corresponding switching signals S22, S23, and S24, and the plurality of second capacitors Cs1, Cs2, Cs3, and Cs4 during the first period. ) Transmits the reference voltage VREF to the corresponding capacitors Cs2, Cs3, and Cs4, and during the second period, the first selection voltage V1 or the second selection voltage V1 to the corresponding capacitors Cs2, Cs3, and Cs4. Transmit V2).

기준 전압(VREF)은 제1 기준전압(VMIN)일 수 있으나, 이에 한정되지 않는다. 예컨대, 기준 전압(VREF)은 제2 기준 전압(VMAX)일 수도 있고, 제1 기준 전압(VMIN)과 제2 기준 전압(VMAX)의 중간 전압일 수도 있으며, 또 다른 값으로 설정될 수도 있다. The reference voltage VREF may be the first reference voltage VMIN, but is not limited thereto. For example, the reference voltage VREF may be the second reference voltage VMAX, an intermediate voltage between the first reference voltage VMIN and the second reference voltage VMAX, or may be set to another value.

본 발명의 실시예에 따른 DAC 회로가 디스플레이 장치에 사용되는 경우, 기 준 전압(VREF)은 각 채널(데이터 라인)별로 달라질 수도 있다.When the DAC circuit according to the embodiment of the present invention is used in the display device, the reference voltage VREF may vary for each channel (data line).

초기화 스위치는 스위칭 신호(S10)에 응답하여, 제1 구간 동안 또는/및 제1 구간 이전의 초기화 동작시 연산 증폭기(251)의 제2입력단자(예컨대, (+) 단자)로 기준 전압(VREF)을 전송하기 위한 스위치이다.The initialization switch, in response to the switching signal S10, provides a reference voltage VREF to a second input terminal (eg, a positive terminal) of the operational amplifier 251 during the first period and / or during the initialization operation before the first period. ) Is a switch to transmit.

기생 커패시터(Cp)는 연산 증폭기(251)의 제1입력단자(예컨대, (-)입력단자)와 접지 사이에 기생하는 커패시터를 나타내는 것이지만, 연산 증폭기(251)의 입력 단자들간의 기생 커패시턴스의 대칭을 위하여, 연산 증폭기(251)의 제1입력단자(-) 및/또는 제2 입력단자(+)에 추가적으로 커패시터가 접속될 수도 있다.The parasitic capacitor Cp represents a parasitic capacitor between the first input terminal (eg, a negative input terminal) of the operational amplifier 251 and ground, but the symmetry of the parasitic capacitance between the input terminals of the operational amplifier 251. For this purpose, a capacitor may be additionally connected to the first input terminal (−) and / or the second input terminal (+) of the operational amplifier 251.

디지털-아날로그 변환기(200)는 복수의 스위칭 신호들(S10, S11, S12, S13, S21, S22, S23, S24)을 발생하기 위한 컨트롤러(260)를 더 포함할 수 있다.The digital-to-analog converter 200 may further include a controller 260 for generating a plurality of switching signals S10, S11, S12, S13, S21, S22, S23, and S24.

복수의 스위칭 신호들(S10, S11, S12, S13, S21, S22, S23, S24)의 타이밍에 대해서는 도 4를 참조하여 후술한다.The timing of the plurality of switching signals S10, S11, S12, S13, S21, S22, S23, and S24 will be described later with reference to FIG. 4.

DAC 회로(200)는 신호 변환 블락(210)을 더 포함할 수 있다. 상기 신호 변환 블락(210)은 전압 분배기(220)와 선택 회로(230)를 구비한다.The DAC circuit 200 may further include a signal conversion block 210. The signal conversion block 210 includes a voltage divider 220 and a selection circuit 230.

전압 분배기(220)는 직렬로 접속된 다수의 저항들(1^st R ~ 2^mth R)을 포함하는 저항열로 구성될 수 있다. 구체적으로는, 전압 분배기(220)는 복수(예컨대, K=2^m 또는 K=2^m+1) 레벨의 분배 전압들(VD1~VDK)을 발생하기 위하여 제1기준전압(VMIN)을 수신하기 위한 제1노드와 제2기준전압(VMAX, 예컨대 VMAX > VMIN)을 수신하기 위한 제2노드 사이에 접속되는 저항열로 구현될 수 있다. 전압 분배기(220)를 구성하는 다수의 저항들(1^st R ~ 2^mth R) 각각의 저항값은 원하는 감마 곡선에 의해 결정될 수 있다. 여기서, m은 디지털 신호의 비트수(n)보다 작은 정수이다.The voltage divider 220 may be configured as a resistor string including a plurality of resistors 1 ^st R to 2 ^m th R connected in series. Specifically, the voltage divider 220 receives the first reference voltage VMIN to generate the divided voltages VD1 to VDK of a plurality (eg, K = 2 ^m or K = 2 ^m +1) levels. A resistor string may be connected between the first node and a second node for receiving the second reference voltage VMAX (eg, VMAX> VMIN). The resistance value of each of the plurality of resistors 1 ^st R to 2 ^m th R constituting the voltage divider 220 may be determined by a desired gamma curve. Here, m is an integer smaller than the number n of bits of the digital signal.

선택회로(230)는 제1 디지털 신호(DAT1)에 응답하여 복수의 분배 전압들(VD1~VDK) 중에서 둘 이상의 전압들을 선택하여, 둘 이상의 선택 전압들(V1, V2)로 제공한다. 본 실시예에서는, 선택 전압들(V1, V2)은 2 레벨의 전압들로서, 설명의 편의상 상술한 바와 같이, 제1 선택 전압(V1) 및 제2 선택 전압(V2<V1)이라 한다.The selection circuit 230 selects two or more voltages among the plurality of distribution voltages VD1 to VDK in response to the first digital signal DAT1 and provides the two or more selection voltages V1 and V2. In the present embodiment, the selection voltages V1 and V2 are two levels of voltages, and are referred to as a first selection voltage V1 and a second selection voltage V2 <V1 as described above for convenience of description.

제1 디지털 신호(DAT1)는 복수의 비트로 구성되는 디지털 신호(DATA)의 복수의 상위 비트들(예컨대, 상위 m(<n) 비트들)로 구성되는 신호이다. 디지털 신호(DATA)는 n(n은 자연수, 예컨대 n은 10, 12, 혹은 12 이상)비트 병렬 영상 신호일 수 있으며, m 비트의 제1 디지털 신호(DAT1)와 (n-m) 비트의 제2 디지털 신호(DAT2)로 구성될 수 있다.The first digital signal DAT1 is a signal composed of a plurality of upper bits (eg, upper m (<n) bits) of the digital signal DATA composed of a plurality of bits. The digital signal DATA may be n (n is a natural number, for example, n is 10, 12, or 12 or more) bit parallel image signal, and the first digital signal DAT1 of m bits and the second digital signal of (nm) bits (DAT2).

컨트롤러(260)는 디지털 신호(DATA)의 하위 비트들로 이루어지는 (n-m) 비트의 제2 디지털 신호(DAT2)에 기초하여 제2 그룹 스위칭 신호(S21, S22, S23, S24)를 발생할 수 있다. 이에 대해서는 후술한다.The controller 260 may generate the second group switching signals S21, S22, S23, and S24 based on the second digital signal DAT2 of (n-m) bits, which are the lower bits of the digital signal DATA. This will be described later.

도 3a 및 도 3b는 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 동안의 구성 및 제2 구간 동안의 구성을 각각 나타내는 도면이다. 도 2 내지 도 4를 참조하여, 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 제1 구간 및 제2 구간 동안의 동작을 설명하면 아래와 같다.3A and 3B are diagrams illustrating a configuration during a first section and a configuration during a second section of the digital-analog conversion circuit according to an embodiment of the present invention, respectively. 2 to 4, the operation during the first section and the second section of the digital-analog conversion circuit according to an embodiment of the present invention will be described below.

제1 구간(Phase1) 동안에, 스위칭 회로(280)는, 제1커패시터(Csa)의 제1단자 및 복수의 제2 커패시터들(Cs1, Cs2, Cs3, Cs4)의 각 제1 단자로 기준전압(VREF)을 전송하고 연산 증폭기(251)의 제2 입력 단자(예컨대, (+)입력단자)로 기준전압(VREF)을 전송하며 연산 증폭기(251)의 제1 입력 단자(예컨대, (-)입력단자)를 연산증폭기(251)의 출력단자와 접속시킨다. During the first period Phase1, the switching circuit 280 is connected to the first terminal of the first capacitor Csa and the first terminal of the plurality of second capacitors Cs1, Cs2, Cs3, and Cs4. VREF) and a reference voltage VREF to a second input terminal (eg, a (+) input terminal) of the operational amplifier 251 and a first input terminal (eg, a (−) input of the operational amplifier 251. Terminal) is connected to the output terminal of the operational amplifier 251.

이를 위하여, 제1 구간동안에는, 스위칭 신호들(S10, S11, S12)이 활성화(예컨대 "하이레벨")되고, 이에 응답하는 초기화 스위치, 제1 및 제2 스위치들은 닫혀지고(close), 스위칭 신호(S13)는 비활성화(예컨대 "로우레벨")되어 제3 스위치는 오픈(open)된다. 또한, 제2 그룹 스위칭 신호들(S21, S22, S23, S24)은 각각 제1 상태(예컨대, "1")가 되어 이에 응답하는 제2 그룹 스위치들은 각각 기준전압(VREF)을 대응하는 제2 커패시터(Cs1, Cs2, Cs3, Cs4)로 전송한다.To this end, during the first period, the switching signals S10, S11, S12 are activated (e.g., "high level"), the initializing switch, the first and second switches in response thereto are closed, and the switching signal S13 is deactivated (eg, "low level") so that the third switch is opened. In addition, the second group switching signals S21, S22, S23, and S24 are respectively in a first state (eg, “1”), and the second group switches corresponding to the second group switching signals S21, S22, S23, and S24 respectively correspond to the reference voltage VREF. Transfer to capacitors Cs1, Cs2, Cs3, and Cs4.

따라서, 제1 구간(Phase1) 동안에는, 연산증폭기(251)의 제2 입력단자(+)의 전압은 기준 전압(VREF)과 동일해지고, 연산 증폭기(251)의 제1 입력단자(-)와 제2 입력단자(+) 간의 오프셋 전압(Voff)을 무시한다면(혹은 '0'이라고 가정한다면) 연산증폭기(251)의 제2 입력단자(+)의 전압 및 출력 신호(DACO) 역시 기준 전압(VREF)이 된다. Therefore, during the first period Phase1, the voltage of the second input terminal (+) of the operational amplifier 251 is equal to the reference voltage VREF, and the first input terminal (−) and the first voltage of the operational amplifier 251 are equal to. If the offset voltage Voff between two input terminals (+) is ignored (or assumed to be '0'), the voltage of the second input terminal (+) and the output signal DACO of the operational amplifier 251 are also referred to as the reference voltage VREF. )

반면 제2 구간(Phase 2) 동안에는, 스위칭 회로(280)는 제1 커패시터(Cs1)의 제1 단자를 기준전압(VREF)으로부터 분리하고 복수의 제2 커패시터들(Cs1, Cs2, Cs3, CS4)의 각 제1 단자로는 제1 및 제2 선택 전압들(V1, V2) 중에서 선택된 전압을 전송하며, 제1 커패시터(Cs1)의 제1 단자를 연산 증폭기(251)의 출력 단자와 접 속시킨다. On the other hand, during the second period (Phase 2), the switching circuit 280 separates the first terminal of the first capacitor (Cs1) from the reference voltage (VREF) and the plurality of second capacitors (Cs1, Cs2, Cs3, CS4) Each of the first terminals of transmits a voltage selected from the first and second selection voltages V1 and V2, and connects the first terminal of the first capacitor Cs1 to the output terminal of the operational amplifier 251. .

이를 위하여, 스위칭 신호들(S10, S11, S12)은 비활성화(예컨대, "로우레벨")되고, 이에 응답하는 초기화 스위치, 제1 및 제2 스위치들은 오픈되고(close), 스위칭 신호(S13)는 활성화(예컨대, "하이레벨") 되어 제3 스위치는 닫힌다(close). 또한, 제2 그룹 스위칭 신호들(S21, S22, S23, S24)은 각각 제2 상태 혹은 제3 상태(예컨대, "2" 또는 "3")가 됨으로써, 이에 응답하는 제2 그룹 스위치들은 각각 제1 선택 전압(V1) 또는 제2 선택 전압(V2)을 대응하는 제2 커패시터(Cs1, Cs2, Cs3, Cs4)로 전송한다. 제2 그룹 스위치들 각각은 대응하는 제2 그룹 스위칭 신호가 제2 상태(예컨대, "2")일 때는 제1 선택 전압(V1)을 선택하여 전송하고, 제2 그룹 스위칭 신호가 제3 상태(예컨대, "3")일 때는 제2 선택 전압(V2)을 선택하여 전송할 수 있다.For this purpose, the switching signals S10, S11 and S12 are deactivated (e.g., "low level"), the initializing switch, the first and second switches corresponding thereto are closed, and the switching signal S13 is Is activated (eg, “high level”) so that the third switch is closed. In addition, the second group switching signals S21, S22, S23, and S24 may respectively be in a second state or a third state (eg, “2” or “3”), so that the second group switches responding to the second group switching signals may respectively be set. The first selection voltage V1 or the second selection voltage V2 is transferred to the corresponding second capacitors Cs1, Cs2, Cs3, and Cs4. Each of the second group switches selects and transmits the first selection voltage V1 when the corresponding second group switching signal is in the second state (eg, “2”), and the second group switching signal is in the third state ( For example, when “3”), the second selection voltage V2 may be selected and transmitted.

도 4에서는 제1 및 제2 구간만이 도시되어 있으나, 다른 동작 구간(예컨대, 전 초기화(pre-initialization) 구간)이 더 있을 수 있다. 예컨대, 전 초기화 구간은 제1 구간 이전의 동작 구간으로서, 초기화 스위치('S10'에 응답하는 스위치) 및 제1 스위치('S11'에 응답하는 스위치)가 닫혀져(close) 초기화가 이루어질 수 있다. 또한, 각 스위칭 신호(S10~S13, S21~S24)는 스위칭 노이즈의 경감 등을 위하여 동기화되지 않을 수도 있다.In FIG. 4, only the first and second sections are shown, but there may be another operation section (eg, a pre-initialization section). For example, the entire initialization section is an operation section before the first section, and the initialization switch (switch responsive to 'S10') and the first switch (switch responsive to 'S11') may be closed. In addition, the switching signals S10 to S13 and S21 to S24 may not be synchronized to reduce switching noise.

설명의 편의상 본 실시예에서 4개로 구성된 제2 커패시터들을 각각 제1, 제2, 제3 및 제4 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4)라 칭하고, 제2 구간동안 제1, 제2, 제3 및 제4 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4)에 각각 인가 되는 전압을 제1, 제2, 제3 및 제4 입력 전압(VI1, VI2, VI3, VI4)이라 한다.For convenience of description, in the present embodiment, four second capacitors consisting of four are referred to as first, second, third and fourth interpolation capacitors Cs1, Cs2, Cs3, and Cs4, respectively, and the first, second, Voltages applied to the third and fourth interpolation capacitors Cs1, Cs2, Cs3, and Cs4 are referred to as first, second, third, and fourth input voltages VI1, VI2, VI3, and VI4, respectively.

제1, 제2, 제3 및 제4 입력 전압(VI1, VI2, VI3, VI4)은 각각 제2 그룹 스위칭 신호들(S21, S22, S23, S24)에 따라 제1 선택 전압(V1)과 제2 선택 전압(V2)중 어느 하나로 결정된다.The first, second, third and fourth input voltages VI1, VI2, VI3, and VI4 correspond to the first selection voltage V1 and the first according to the second group switching signals S21, S22, S23, and S24, respectively. One of the two selection voltages V2 is determined.

따라서, 제2 구간(Phase2) 동안에는, 다음과 같은 수학식이 성립한다.Therefore, during the second period Phase2, the following equation holds.

0= Cs1(Vx-VI1)+ Cs2(Vx-VI2)+ Cs3(Vx-VI3)+ Cs4(Vx-VI4)0 = Cs1 (Vx-VI1) + Cs2 (Vx-VI2) + Cs3 (Vx-VI3) + Cs4 (Vx-VI4)

여기서, Vx는 연산증폭기(251)의 제2 입력단자(+)의 전압이다. 연산 증폭기(251)의 제1 입력단자(-)의 커패시턴스와 제2 입력단자(+)의 커패시턴스가 거의 동일하다면, 연산증폭기(251)의 제2 입력단자(+)의 전압, Vx는 연산증폭기(251)의 제2 입력단자(+)의 전압 및 제2 구간동안의 연산증폭기(251)의 출력 신호(DACO)가 된다.Here, Vx is the voltage of the second input terminal (+) of the operational amplifier 251. If the capacitance of the first input terminal (-) of the operational amplifier 251 and the capacitance of the second input terminal (+) are substantially the same, the voltage of the second input terminal (+) of the operational amplifier 251, Vx is the operational amplifier. The voltage of the second input terminal (+) of 251 and the output signal DACO of the operational amplifier 251 during the second period.

상기 수학식1에 기초하여 Vx는 다음의 수학식 2와 같다.Based on Equation 1, Vx is equal to Equation 2 below.

제1 내지 제4 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4)의 커패시턴스가 모두 같은 경우, 제1 내지 제4 입력 전압(VI1~VI4)에 따른 연산증폭기(251)의 출력 신호(DACO)는 아래의 표 1과 같다.When the capacitances of the first to fourth interpolation capacitors Cs1, Cs2, Cs3, and Cs4 are the same, the output signal DACO of the operational amplifier 251 according to the first to fourth input voltages VI1 to VI4 may be represented as follows. Table 1 is as follows.

CaseCase 입력전압(VI1, VI2, VI3, VI4)Input voltage (VI1, VI2, VI3, VI4) 출력 신호(DACO)Output signal (DACO) 1One V1, V1, V1, V1V1, V1, V1, V1 V1V1 22 V1, V1, V1, V2V1, V1, V1, V2 (3V1+V2)/4(3V1 + V2) / 4 33 V1, V1, V2, V2V1, V1, V2, V2 (2V1+2V2)/4(2V1 + 2V2) / 4 44 V1, V2, V2, V2V1, V2, V2, V2 (V1+3V2)/4(V1 + 3V2) / 4 55 V2, V2, V2, V2V2, V2, V2, V2 V2V2

상기 수학식 및 표에서 알 수 있듯이 연산증폭기(251)의 출력 신호(DACO)는 제1 선택 전압(V1)과 제2 선택 전압(V2) 사이를 인터폴레이션한 값이 된다. As can be seen from the equation and the table, the output signal DACO of the operational amplifier 251 is a value obtained by interpolating between the first selection voltage V1 and the second selection voltage V2.

이와 같이, 연산증폭기(251)의 출력 신호(DACO)는 기준전압(예컨대, 제1 기준전압(VMIN))과는 무관하며, 선택전압(V1, V2)에 의해 결정된다. 따라서, 기준전압(예컨대, 제1 기준전압(VMIN))의 변동(예컨대, 채널간 옵셋)은 연산증폭기(251)의 출력 신호(DACO)에 영향을 주지 않는다. As such, the output signal DACO of the operational amplifier 251 is independent of the reference voltage (eg, the first reference voltage VMIN) and is determined by the selection voltages V1 and V2. Accordingly, the variation (eg, inter-channel offset) of the reference voltage (eg, the first reference voltage VMIN) does not affect the output signal DACO of the operational amplifier 251.

또한, 선택전압(V1, V2)의 인터폴레이션 값이 반전없이 그대로 연산증폭기(251)의 출력 신호(DACO)에 반영되므로, 선택회로(230)의 구현이 용이하다.In addition, since the interpolation values of the selection voltages V1 and V2 are reflected in the output signal DACO of the operational amplifier 251 without inversion, the selection circuit 230 may be easily implemented.

도 5는 도 2에 도시된 신호 변환 회로의 일 예를 나타내는 구성 블록도이다.FIG. 5 is a block diagram illustrating an example of the signal conversion circuit illustrated in FIG. 2.

도 5에 도시된 신호 변환 블록(210)은 디지털 신호의 비트수(n)이 10인 경우의 신호 변환 블록의 일 예이다.The signal conversion block 210 illustrated in FIG. 5 is an example of a signal conversion block when the number n of digital signals is 10. FIG.

도 5를 참조하면, 전압 분배기(220)는 직렬로 연결된 2^m (여기서, m은 6임. 2^m=64)개의 저항들(1st R ~ 64^th R)을 포함하는 저항열을 구비하여 65 레벨의 분배 전압들(VD1~VD65)을 발생한다.Referring to FIG. 5, the voltage divider 220 includes a resistor array including 2 ^m (where m is 6, 2 ^m = 64) resistors (1st R to 64 ^th R) connected in series 65. Level distribution voltages VD1 to VD65 are generated.

선택회로(230)는 제1 내지 제3 디코더(231~233) 및 선택기(234)를 구비한다. The selection circuit 230 includes first to third decoders 231 to 233 and a selector 234.

제1 디코더(231)는 분배 전압들(VD1~VD65) 중 제1 그룹 분배 전압들(VD1, VD3, VD5, ..., VD61, VD63)을 수신하고, 제1 디지털 신호(DAT1) 중 제1 신호(B[9:5])에 응답하여 수신한 제1 그룹 분배 전압들 중 어느 하나를 선택하여 제1 디코더 출력 신호(OUT1)로서 출력한다. 본 실시예에서 디지털 신호(DATA)는 10비트 신호로서, B[9:0]으로 표현된다.The first decoder 231 receives the first group distribution voltages VD1, VD3, VD5,..., VD61, and VD63 of the distribution voltages VD1 to VD65, and receives a first one of the first digital signals DAT1. In response to the first signal B [9: 5], one of the received first group divided voltages is selected and output as the first decoder output signal OUT1. In this embodiment, the digital signal DATA is a 10-bit signal, represented by B [9: 0].

제2 디코더(232)는 분배 전압들(VD1~VD65) 중 제2 그룹 분배 전압들(VD2, VD4, VD6, ..., VD62, VD64)을 수신하고, 제1 신호(B[9:5])에 응답하여 수신한 제2 그룹 분배 전압들 중 어느 하나를 선택하여 제2 디코더 출력 신호(OUT2)로서 출력한다.The second decoder 232 receives the second group distribution voltages VD2, VD4, VD6,..., VD62, and VD64 among the distribution voltages VD1 to VD65, and receives the first signal B [9: 5. In response to]), one of the received second group distribution voltages is selected and output as the second decoder output signal OUT2.

제3 디코더(233)는 분배 전압들(VD1~VD65) 중 제3 그룹 분배 전압들(VD3, VD5, ..., VD63, VD65)을 수신하고, 제1 신호(B[9:5])에 응답하여 수신한 제3 그룹 분배 전압들 중 어느 하나를 선택하여 제3 디코더 출력 신호(OUT3)를 출력한다. The third decoder 233 receives the third group distribution voltages VD3, VD5,..., VD63, and VD65 among the distribution voltages VD1 to VD65 and receives the first signal B [9: 5]. The third decoder output signal OUT3 is output in response to one of the third group voltages received.

선택기(234)는 상기 제1 디지털 신호(DAT1) 중 제2 신호(B[4])에 응답하여 제1, 2 및 제3 디코더 출력 신호들(OUT1, OUT2, OUT3) 중 두 개를 선택하여 상기 제1 및 제2 선택 전압(V1, V2)으로서 출력한다. The selector 234 selects two of the first, second and third decoder output signals OUT1, OUT2, and OUT3 in response to the second signal B [4] of the first digital signal DAT1. It outputs as said 1st and 2nd selection voltages V1 and V2.

제2 신호(B[4])는 상기 제1 디지털 신호(DAT1) 중 최상위 비트 신호(B[4])이고, 제1 신호(B[9:5])는 상기 제1 디지털 신호(DAT1) 중 제2 신호 (B[4])를 제외한 나머지 신호(B[9:5])이다.The second signal B [4] is the most significant bit signal B [4] of the first digital signal DAT1, and the first signal B [9: 5] is the first digital signal DAT1. The remaining signals B [9: 5] except for the second signal B [4].

도 6은 도 2에 도시된 증폭기의 일 예를 나타내는 구성 블록도이다.FIG. 6 is a block diagram illustrating an example of the amplifier illustrated in FIG. 2.

도 6을 참조하면, 증폭기(250')는 5개의 제2 그룹 커패시터들(Cs1~Cs5)을 포함하여 구현된 경우로서, 도 2에 도시된 증폭기(250)와 거의 동일하므로, 중복되는 설명은 생략한다.Referring to FIG. 6, the amplifier 250 ′ is implemented by including five second group capacitors Cs 1 to Cs 5, and is substantially the same as the amplifier 250 illustrated in FIG. 2. Omit.

설명의 편의상 본 실시예에서 5개로 구성된 제2 그룹 커패시터를 제1, 제2, 제3, 제4 및 제5 인터폴레이션 커패시터(Cs1, Cs2, Cs3, Cs4, Cs5)라 칭하면, 도 6에 도시된 증폭기(250')는 도 2에 도시된 증폭기(250)에 제5 인터폴레이션 커패시터(Cs5)와 이 커패시터(Cs5)로 기준 전압(VREF) 또는 제2 선택 전압(V2)을 선택적으로 전송하기 위한 제8 스위치('S25'에 응답하여 동작하는 스위치)가 추가된 경우이다. For convenience of description, in the present exemplary embodiment, a five grouped second group capacitor is referred to as first, second, third, fourth, and fifth interpolation capacitors Cs1, Cs2, Cs3, Cs4, and Cs5. The amplifier 250 'is configured to selectively transmit a fifth interpolation capacitor Cs5 and the reference voltage VREF or the second selection voltage V2 to the amplifier 250 shown in FIG. The eighth switch (a switch operating in response to 'S25') is added.

이 경우, 제2 그룹 스위칭 신호들(S21, S22, S23, S24)은 제2 디지털 신호(예컨대, 디지털 신호(DATA)의 하위 4비트(B[3:0]))에 기초하여 발생될 수 있다. 예컨대, 제2 그룹 스위칭 신호(S24)는 디지털 신호(DATA)의 최하위 비트(B[0])에 기초하여 발생될 수 있으며, 이에 따라, 최하위 비트(B[0])가 제1 레벨(예컨대, "하이레벨")인 경우 제1 선택 전압(V1)이, 제2 레벨(예컨대, "로우레벨")인 경우 제2 선택 전압(V2)이 제4 인터폴레이션 커패시터(Cs4)로 전송될 수 있다.In this case, the second group switching signals S21, S22, S23, and S24 may be generated based on the second digital signal (eg, the lower four bits B [3: 0] of the digital signal DATA). have. For example, the second group switching signal S24 may be generated based on the least significant bit B [0] of the digital signal DATA, such that the least significant bit B [0] is at a first level (eg, In the case of "high level", the first selection voltage V1 may be transmitted to the fourth interpolation capacitor Cs4 when the first selection voltage V1 is the second level (for example, "low level"). .

마찬가지로, 제2 그룹 스위칭 신호(S23)는 디지털 신호(DATA)의 최하위 비트를 기준으로 두 번째 비트(B[1])에 기초하여 발생될 수 있으며, 이에 따라, 제1 선택 전압(V1)또는 제2 선택 전압(V2)이 선택적으로 제3 인터폴레이션 커패시터(Cs3)로 전송될 수 있다.Similarly, the second group switching signal S23 may be generated based on the second bit B [1] based on the least significant bit of the digital signal DATA, and thus, the first selection voltage V1 or The second selection voltage V2 may be selectively transmitted to the third interpolation capacitor Cs3.

마찬가지로, 제2 그룹 스위칭 신호(S22, S21)는 디지털 신호(DATA)의 최하위 비트를 기준으로 각각 세 번째 및 네번째 비트(B[2], B[3])에 기초하여 발생될 수 있으며, 이에 따라, 제1 선택 전압(V1)또는 제2 선택 전압(V2)이 선택적으로 제2 및 제1 인터폴레이션 커패시터(Cs2, Cs1)로 전송될 수 있다.Similarly, the second group switching signals S22 and S21 may be generated based on the third and fourth bits B [2] and B [3], respectively, based on the least significant bit of the digital signal DATA. Accordingly, the first selection voltage V1 or the second selection voltage V2 may be selectively transmitted to the second and first interpolation capacitors Cs2 and Cs1.

제8 스위치(S25에 응답하여 동작하는 스위치)는 제1 구간에서는 기준 전압(VREF)을 제2 구간에서는 제2 선택 전압(V2)을 제5 인터폴레이션 커패시터(Cs5)로 전송한다.The eighth switch (a switch operating in response to S25) transmits the reference voltage VREF in the first section and the second selection voltage V2 in the second section to the fifth interpolation capacitor Cs5.

제1 인터폴레이션 커패시터(Cs1) 내지 제5 인터폴레이션 커패시터(Cs5)는 각각 제1 커패시터(Csa)의 커패시턴스(C)의 8/16, 4/16, 2/16, 1/16 및 1/16에 해당하는 커패시턴스를 가진다고 가정한다.The first interpolation capacitor Cs1 to the fifth interpolation capacitor Cs5 correspond to 8/16, 4/16, 2/16, 1/16, and 1/16 of the capacitance C of the first capacitor Csa, respectively. Assume that we have capacitance.

이 경우, 출력 신호(DACO)는 제1 선택 전압(V1)과 제2 선택 전압(V2) 사이를 16등분한 값 중의 하나가 될 수 있다. 출력 신호(DACO)는 다음의 수학식 3과 같이 얻어질 수 있다.In this case, the output signal DACO may be one of values equal to 16 divided between the first selection voltage V1 and the second selection voltage V2. The output signal DACO may be obtained as shown in Equation 3 below.

여기서, dV=V1-V2이고, B[k]는 제2 디지털 신호(DAT2)의 각 비트를 의미하며, N은 제2 디지털 신호의 비트수, 즉, n-m(여기서는, 4)이다.Here, dV = V1-V2, B [k] means each bit of the second digital signal DAT2, and N is the number of bits of the second digital signal, that is, n-m (here, 4).

따라서, B[4]가 "1"이고, B[3] 내지 B[1]이 모두 "0"인 경우, 출력 신호(DACO)는 Vx= V1 + 1/2 Vd가 된다. 즉, 출력 신호(DCAO)는 제1 선택 전압(V1)과 제2 선택 전압(V2) 사이의 1/2에 해당하는 전압이 된다.Therefore, when B [4] is "1" and B [3] to B [1] are all "0", the output signal DACO is Vx = V1 + 1/2 Vd. That is, the output signal DCAO becomes a voltage corresponding to 1/2 between the first selection voltage V1 and the second selection voltage V2.

도 5 및 도 6에 도시된 본 발명의 실시예에 따르면, n(예컨대, 10)비트의 디 지털 신호를 아날로그 신호로 변환하는 데 있어서, 2ⁿ개의 저항들로 구성되는 저항열이 아닌 2^m개(m<n, 예컨대, m은 6)의 저항들로 구성되는 저항열을 이용하여 다수의 분배 전압들을 생성하고, 상기 다수의 분배 전압들 중 선택된 전압들 간을 2^n-m레벨로 분할, 즉 인터폴레이션함으로써, 결국, n비트의 디지털 신호를 2ⁿ 레벨의 아날로그 전압들 중 하나로 변환할 수 있다. 따라서, 본 발명의 실시예에 따른 DAC 회로는 종래의 n비트 디지털 신호에 대하여 2ⁿ개의 저항들을 이용하는 DAC에 비하여 훨씬 적은 저항들을 사용하고 또한 적은 수의 커패시터들 및 스위치 소자들로 복잡하지 않게 구현될 수 있으므로 적은 소요 면적(사이즈)를 차지한다.According to the exemplary embodiment of the present invention illustrated in FIGS. 5 and 6, in converting an n (eg, 10) bit digital signal into an analog signal, 2 ^m rather than a resistor string composed of 2 ⁿ resistors is used. Generating a plurality of distribution voltages using a resistor string consisting of resistors m <n, e.g. 6, and dividing the selected ones of the plurality of distribution voltages by 2 ^nm levels, i.e. By interpolating, one can eventually convert an n-bit digital signal into one of 2 ⁿ levels of analog voltages. Accordingly, the DAC circuit according to the embodiment of the present invention uses much less resistors and is not complicated with fewer capacitors and switch elements than a DAC using 2 ⁿ resistors for a conventional n-bit digital signal. It can take up less space (size).

본 발명의 실시예에 따르면, 전압 분배기(220)를 구성하는 다수의 저항들(1^st R ~ 2^mth R) 각각의 저항값은 원하는 감마 곡선에 의해 결정될 수 있다. 그리고, 또한, 분배 전압들로부터 선택된 두 선택 전압들 간의 인터폴레이션은 제2 커패시터들의 수 및 각각의 용량(커패시턴스)의 설정에 따라 선형적으로 이루어질 수도 있고, 비선형적으로 이루어질 수도 있다. 따라서, 다수의 저항들(1^st R ~ 2^mth R) 각각의 저항값, 제2 커패시터들의 수 및 각각의 용량(커패시턴스)이 설정을 통하여, LCD 패널의 감마 커브(Gamma curve)에 근사한 비선형 출력 특성을 얻을 수 있다.According to an embodiment of the present invention, the resistance value of each of the plurality of resistors 1 ^st R to 2 ^m th R constituting the voltage divider 220 may be determined by a desired gamma curve. In addition, the interpolation between the two selection voltages selected from the distribution voltages may be linear or nonlinear depending on the number of the second capacitors and the setting of the respective capacitances (capacitances). Therefore, the resistance value of each of the plurality of resistors (1 ^st R to 2 ^m th R), the number of second capacitors, and the respective capacitance (capacitance) are set to a nonlinear approximation to the gamma curve of the LCD panel. Output characteristics can be obtained.

도 7은 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로를 나타내 는 도면이다.7 is a diagram illustrating a digital-analog conversion circuit according to another embodiment of the present invention.

도 7에 도시된 디지털-아날로그 변환 회로(200')는 도 2에 도시된 디지털-아날로그 변환 회로(200)와 비교하여, 버퍼부(240)를 더 구비한다. 버퍼부(240)를 제외한 다른 구성 요소들의 기능과 동작은 도 2를 참조하여 상술한 바와 같으므로, 이에 대한 설명은 생략한다.The digital-analog conversion circuit 200 ′ shown in FIG. 7 further includes a buffer unit 240 as compared to the digital-analog conversion circuit 200 shown in FIG. 2. Functions and operations of the components other than the buffer unit 240 are as described above with reference to FIG. 2, and thus description thereof will be omitted.

버퍼부(240)는 선택 전압들(V1, V2) 중에서 어느 하나를 수신하고, 이를 버퍼링하여 기준 전압(VREF)으로 출력한다. 도 2에 도시된 실시예에서는 기준 전압(VREF)은 출력 신호(DACO)의 전압과 무관하게 미리 정해진 일정한 값(예컨대, 제1 기준 전압(VMIN))로 설정된다. The buffer unit 240 receives any one of the selection voltages V1 and V2, buffers it, and outputs the buffered voltage as the reference voltage VREF. In the embodiment shown in FIG. 2, the reference voltage VREF is set to a predetermined value (eg, the first reference voltage VMIN) regardless of the voltage of the output signal DACO.

그러나, 도 7에 도시된 실시예에서는 기준 전압(VREF)은 이전 출력 신호(DACO)에 의해 가변된다. 좀 더 구체적으로는, 기준 전압(VREF)은 이전 출력 신호(DACO)를 만들어내는 선택 전압들(V1, V2) 중의 어느 하나로 설정된다.However, in the embodiment shown in FIG. 7, the reference voltage VREF is changed by the previous output signal DACO. More specifically, the reference voltage VREF is set to any one of the selection voltages V1 and V2 that produce the previous output signal DACO.

도 7에 도시된 실시예에서는 버퍼부(240)는 제2 선택 전압(V2)을 버퍼링하여 기준 전압(VREF)으로 출력하나, 다른 실시예에서는, 버퍼부(240)는 제1 선택 전압(V1)을 버퍼링하여 기준 전압(VREF)으로 출력할 수 있다.In the embodiment shown in FIG. 7, the buffer unit 240 buffers the second selection voltage V2 and outputs the buffered voltage as the reference voltage VREF. In another embodiment, the buffer unit 240 may display the first selection voltage V1. ) Can be buffered and output as the reference voltage VREF.

버퍼부(240)는 그 출력 단자가 (-) 입력 단자와 연결되며 유닛 게인(게인=1)을 가지는 아날로그 증폭기로 구현될 수 있다.The buffer unit 240 may be implemented as an analog amplifier having an output terminal connected to a negative input terminal and having a unit gain (gain = 1).

도 8은 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로(200, 200')의 증폭기(250)의 동작 타이밍도이다. 8 is an operation timing diagram of the amplifier 250 of the digital-to-analog conversion circuit 200 and 200 ′ according to an embodiment of the present invention.

도 8에 도시된 바와 같이, 증폭기(250)의 라인당 동작 시간(1 line time)은 상술한 제1 구간(Phase1)과 제2 구간(Phase2)을 포함한다. 제1 구간은 커패시터들(Csa, Cs1, Cs2, CS3, Cs4)을 기준 전압(VREF)으로 초기화함으로써 출력 신호(DACO)를 기준 전압(VREF)으로 설정하는 구간이고, 제2 구간은 출력 신호(DACO)를 디지털 코드(DAT)에 상응하는 계조 전압으로 구동하는 구간이다. As illustrated in FIG. 8, an operation time per line of the amplifier 250 includes the first period Phase1 and the second period Phase2 described above. The first section is a section in which the output signal DACO is set to the reference voltage VREF by initializing the capacitors Csa, Cs1, Cs2, CS3, and Cs4 to the reference voltage VREF. DACO) is driven by a gray voltage corresponding to the digital code DAT.

증폭기(250)가 출력 신호들을 라인 바이 라인으로 연속하여 출력하기 위해서, 이전 디지털 코드에 상응하는 출력 신호(이하, DACO(T-1)라 함)를 내보낸 후에 다음 디지털 코드에 상응하는 출력 신호(이하, DACO(T)라 함)를 내보내기 전에 커패시터들(Csa, Cs1, Cs2, CS3, Cs4)을 기준 전압(VREF)으로 초기화해야 한다.In order for the amplifier 250 to continuously output the output signals to the line by line, the output signal corresponding to the next digital code is output after outputting an output signal corresponding to the previous digital code (hereinafter referred to as DACO (T-1)). The capacitors Csa, Cs1, Cs2, CS3, and Cs4 must be initialized to the reference voltage VREF before sending out (hereinafter referred to as DACO (T)).

도 8에 도시된 바와 같이, 한 라인 시간(1 line time)동안 출력 신호(DACO)를 충분히 구동하기 위해서는, 증폭기(250)의 출력을 이전 출력 신호(DACO(T-1))로부터 기준 전압(VREF)으로 만드는 초기화 동작 시간을 최대한 짧게 하는 것이 바람직하다. As shown in FIG. 8, in order to sufficiently drive the output signal DACO for one line time, the output of the amplifier 250 is converted from the previous output signal DACO (T-1) to the reference voltage ( It is desirable to make the initialization operation time as short as possible.

도 9는 도 2에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로(200)의 증폭기(250)의 초기화 동작을 설명하기 위한 타이밍도이다.FIG. 9 is a timing diagram illustrating an initialization operation of the amplifier 250 of the digital-analog conversion circuit 200 according to the embodiment of the present invention shown in FIG. 2.

증폭기(250)의 이전 출력 신호(DACO(T-1))의 전압과 기준 전압(VREF)의 차가 가장 많이 나는 경우가 초기화 동작에서의 워스트 케이스이다. The case where the difference between the voltage of the previous output signal DACO (T-1) of the amplifier 250 and the reference voltage VREF is greatest is the worst case in the initialization operation.

본 실시예에서는, 증폭기(250)가 제1 하이 계조 전압(VH(0)) 내지 제 (N-1) 하이 계조 전압(VH(N-1), N은 2ⁿ임) 범위를 가지는 하이 계조 전압들(High gamma)을 출력하기 위한 증폭기인 경우에는 기준 전압(VREF)은 제1 하이 계조 전압(VH(0)) 및 제 (N-1) 하이 계조 전압(VH(N-1))의 중간 전압(VREFp)으로, 증폭기(250)가 제1 로우 계조 전압(VL(0)) 내지 제 (N-1) 로우 계조 전압(VL(N-1)) 범위를 가지는 로우 계조 전압들(Low gamma)을 출력하기 위한 증폭기인 경우에는 기준 전압(VREF)은 제1 로우 계조 전압(VL(0)) 및 제 (N-1) 로우 계조 전압(VL(N-1))의 중간 전압(VREFn)으로 설정되는 것으로 가정한다. 증폭기(250)가 하이 계조 전압들(High gamma)을 출력하기 위한 증폭기인 경우에, 제1 하이 계조 전압(VH(0)) 및 제 (N-1) 하이 계조 전압(VH(N-1))은 각각 상술한 제1 기준 전압(VMIN) 및 제2 기준 전압(VMAX)에 해당될 수 있고, 증폭기(250)가 로우 계조 전압들(Low gamma)을 출력하기 위한 증폭기인 경우에, 제1 로우 계조 전압(VL(0)) 및 제 (N-1) 로우 계조 전압(VL(N-1))은 각각 상술한 제1 기준 전압(VMIN) 및 제2 기준 전압(VMAX)에 해당될 수 있다.In this embodiment, the amplifier 250 has a high gradation ranging from the first high gradation voltage VH (0) to the (N-1) ^th high gradation voltage VH (N-1), where N is 2 ^n. In the case of the amplifier for outputting the voltages High gamma, the reference voltage VREF is equal to the first high gray voltage VH (0) and the (N-1) th high gray voltage VH (N-1). As the intermediate voltage VREFp, the low gray voltages Low in which the amplifier 250 has a range from the first low gray voltage VL (0) to the (N-1) th low gray voltage VL (N-1) In the case of an amplifier for outputting gamma, the reference voltage VREF is an intermediate voltage VREFn of the first low gray voltage VL (0) and the (N-1) th low gray voltage VL (N-1). Assume that is set to). When the amplifier 250 is an amplifier for outputting high gray voltages (High gamma), the first high gray voltage VH (0) and the (N-1) high gray voltage VH (N-1) ) May correspond to the first reference voltage VMIN and the second reference voltage VMAX, respectively, and, when the amplifier 250 is an amplifier for outputting low gray voltages (Low gamma), The low gray voltage VL (0) and the (N-1) low gray voltage VL (N-1) may correspond to the first reference voltage VMIN and the second reference voltage VMAX, respectively. have.

이러한 워스트 케이스에서는, 기준전압(VREF)을 감마 커브의 가운데(VREFp, VREFn)로 설정하여도, 초기화를 위해서는 출력 신호의 전압을 감마 커브의 1/2에 상응하는 전압만큼 변화시켜야 한다. 즉, 이전 출력 신호(DACO(T-1))가 제1 하이 계조 전압(VH(0)) 혹은 제 (N-1) 하이 계조 전압(VH(N-1))인 경우 기준전압(VREFp)으로 초기화하기 위해서는, 제 (N-1) 하이 계조 전압(VH(N-1))과 제1 하이 계조 전압(VH(0)) 간의 차의 1/2에 상응하는 전압만큼 출력 신호를 변경하여야 하며, 이전 출력 신호(DACO(T-1))가 제1 로우 계조 전압(VL(0)) 혹은 제 (N-1) 로우 계조 전압(VL(N-1))인 경우 기준전압(VREFn)으로 초기화하기 위해서도, 역시 제 (N-1) 로우 계조 전압(VL(N-1))과 제1 로우 계조 전압(VL(0)) 간의 차의 1/2에 상응하는 전 압만큼 출력 신호를 변경하여야 한다. In this worst case, even when the reference voltage VREF is set to the centers VREFp and VREFn of the gamma curve, the voltage of the output signal must be changed by a voltage corresponding to 1/2 of the gamma curve for initialization. That is, when the previous output signal DACO (T-1) is the first high gray voltage VH (0) or the (N-1) th high gray voltage VH (N-1), the reference voltage VREFp In order to initialize to, the output signal should be changed by a voltage corresponding to 1/2 of the difference between the (N-1) th high gray voltage VH (N-1) and the first high gray voltage VH (0). When the previous output signal DACO (T-1) is the first low gray voltage VL (0) or the (N-1) th low gray voltage VL (N-1), the reference voltage VREFn In order to initialize the output signal, the output signal is also supplied by a voltage corresponding to 1/2 of the difference between the (N-1) th low gray voltage VL (N-1) and the first low grayscale voltage VL (0). You must change it.

따라서, 증폭기(250)가 감마 전압 범위의 1/2 전압의 슬루(slew)와 세틀링(settling)을 하므로 초기화 동작 시간이 길어질 수 있다. Therefore, since the amplifier 250 slews and settles a voltage of 1/2 of the gamma voltage range, the initialization operation time may be long.

이에 반해, 도 7에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로(200')의 증폭기(250)의 초기화 동작을 설명하면, 증폭기(250)는 이전 출력 신호(DACO(T-1))의 전압을 이용하여 다음 출력 신호(DACO(T))를 위한 초기화 전압을 설정한다.On the contrary, when the initialization operation of the amplifier 250 of the digital-to-analog conversion circuit 200 ′ according to the embodiment of the present invention illustrated in FIG. 7 is described, the amplifier 250 may output the previous output signal DACO (T-1). Set the initialization voltage for the next output signal DACO (T) using the voltage of)).

즉, 이전 출력 신호(DACO(T-1))를 산출하기 위해 사용된 선택 전압들(V1, V2) 중 어느 하나를 다음 출력 신호(DACO(T))를 위한 초기화 전압, 즉 기준 전압(VREF)으로 설정한다. 따라서, 디지털-아날로그 변환 회로(200')의 증폭기(250)는 슬루(slew)를 하지 않고, 세틀링(settling)만 함으로써, 디지털-아날로그 변환 회로(200)의 증폭기(250)에 비하여 초기화 동작 시간과 전력 소모를 줄일 수 있다. That is, any one of the selection voltages V1 and V2 used to calculate the previous output signal DACO (T-1) is converted into an initialization voltage for the next output signal DACO (T), that is, the reference voltage VREF. Set to). Therefore, the amplifier 250 of the digital-to-analog conversion circuit 200 'does not perform slewing but only settling, thereby performing an initialization operation as compared with the amplifier 250 of the digital-to-analog conversion circuit 200. Time and power consumption can be reduced.

도 10은 도 2에 도시된 디지털-아날로그 변환회로를 포함하는 소스 드라이버를 포함하는 디스플레이 장치의 구성 블락도이다.FIG. 10 is a block diagram illustrating a display apparatus including a source driver including the digital-analog conversion circuit shown in FIG. 2.

도 10을 참조하면, TFT-CLD, PDP, 또는 OLED와 같은 평판 디스플레이 장치(500)는 디스플레이 패널(510), 제어회로(520), 게이트 드라이버(530), 및 소스 드라이버(540)를 포함한다.Referring to FIG. 10, a flat panel display apparatus 500 such as a TFT-CLD, a PDP, or an OLED includes a display panel 510, a control circuit 520, a gate driver 530, and a source driver 540. .

상기 디스플레이 패널(510)은 복수의 데이터 라인들(S1~Ss, s는 자연수), 복수의 게이트 라인들(G1~Gg, g는 자연수, g=s 또는 g≠s), 및 단위 화소(cell1)를 포함하는 다수의 화소들을 포함한다.The display panel 510 includes a plurality of data lines S1 to Ss, where s is a natural number, a plurality of gate lines G1 to Gg, and g is a natural number, g = s or g ≠ s, and a unit pixel cell1. Includes a plurality of pixels.

상기 다수의 화소들 각각은 상기 복수의 데이터 라인들(S1~Ss) 중에서 대응되는 데이터 라인과 상기 복수의 게이트 라인들(G1~Gg) 중에서 대응되는 게이트 라인 사이에 접속된다.Each of the plurality of pixels is connected between a corresponding data line among the plurality of data lines S1 through Ss and a corresponding gate line among the plurality of gate lines G1 through Gg.

상기 제어회로(520)는 제1제어신호(CON1)와 제2제어신호(CON2)를 포함하는 다수의 제어신호들을 발생한다. 예컨대, 상기 제어회로(520)는 수평동기 신호와 수직 동기 신호에 기초하여 상기 제1제어신호(CON1), 상기 제2제어신호(CON2), 및 데이터(DATA)를 발생할 수 있다.The control circuit 520 generates a plurality of control signals including a first control signal CON1 and a second control signal CON2. For example, the control circuit 520 may generate the first control signal CON1, the second control signal CON2, and data DATA based on a horizontal sync signal and a vertical sync signal.

상기 게이트 드라이버(530)는 상기 제1제어신호(CON1)에 응답하여, 게이트 라인들(G1 내지 Gg)을 순차적으로 구동한다. 예컨대, 상기 제1제어신호(CON1)는 게이트 라인의 주사를 시작하도록 지시하는 지시신호일 수 있다.The gate driver 530 sequentially drives the gate lines G1 to Gg in response to the first control signal CON1. For example, the first control signal CON1 may be an indication signal for instructing to start scanning of the gate line.

상기 소스 드라이버(540)는 본 발명의 실시 예에 따른 복수의 디지털-아날로그 변환기들(200)을 포함한다. 물론, 상기 소스 드라이버(540)는 본 발명의 다른 실시 예에 따른 복수의 디지털-아날로그 변환기들(200')을 포함할 수 있다. 상기 복수의 디지털-아날로그 변환기들(200) 각각은 상기 복수의 데이터 라인들(S1~Ss) 중에서 대응되는 데이터 라인에 접속된다. 예컨대, 디지털-아날로그 변환기(200)의 출력신호(DACO)는 데이터 라인(S1)으로 공급될 수도 있다. 상기 디지털-아날로그 변환기(200)를 포함하며 하나의 데이터 라인을 구동하기 위한 드라이버를 채널 드라이버라고 하며, 상기 하나의 데이터 라인을 채널이라고도 한다.The source driver 540 includes a plurality of digital-to-analog converters 200 according to an embodiment of the present invention. Of course, the source driver 540 may include a plurality of digital-to-analog converters 200 'according to another embodiment of the present invention. Each of the plurality of digital-to-analog converters 200 is connected to a corresponding data line among the plurality of data lines S1 to Ss. For example, the output signal DACO of the digital-to-analog converter 200 may be supplied to the data line S1. A driver that includes the digital-to-analog converter 200 and drives one data line is called a channel driver, and the one data line is also called a channel.

본 발명의 실시예에 따르면, 채널 드라이버별 DAC 회로에 사용되는 기준전압(예컨대, 제1 기준전압(VMIN))에 차이가 있더라도, DAC 회로의 출력 신호(DACO) 에는 영향이 없으므로, 채널 드라이버간 옵셋(즉, 채널별 출력 신호의 옵셋)이 줄어들 수 있다.According to the exemplary embodiment of the present invention, even if there is a difference in the reference voltage (for example, the first reference voltage VMIN) used in the DAC circuit for each channel driver, the output signal DACO of the DAC circuit is not affected. The offset (ie, the offset of the output signal for each channel) can be reduced.

상기 소스 드라이버(540)는 상기 제어회로(520)로부터 출력된 제2제어신호(CON2) 및 디지털 영상 데이터(DATA)에 응답하여 상기 소스 라인들(S1 내지 Ss)을 구동한다.The source driver 540 drives the source lines S1 to Ss in response to the second control signal CON2 and the digital image data DATA output from the control circuit 520.

또한, 본 발명의 실시 예에 따른 소스 드라이버 모듈(미도시)은 도 10에 도시된 소스 드라이버(540)와 동일한 구조를 갖는 다수의 소스 드라이버들을 포함할 수 있다.Also, a source driver module (not shown) according to an embodiment of the present invention may include a plurality of source drivers having the same structure as the source driver 540 illustrated in FIG. 10.

본 발명의 실시예에 따른 디지털-아날로그 변환방법은 상술한 본 발명의 실시예에 따른 디지털-아날로그 변환회로에 의해 실행될 수 있다. 본 발명의 실시예에 따른 디지털-아날로그 변환방법은 제1 구간 동안 연산 증폭기의 제1 입력단자에 접속된 제1커패시터 및 연산증폭기의 제2 입력단자에 접속된 복수의 제2 커패시터들로 기준 전압을 제공하며, 연산 증폭기의 제1 입력 단자를 연산증폭기의 출력단자와 접속시키는 단계와 제2 구간동안 상기 제1 커패시터를 기준전압으로부터 분리하고 복수의 제2 커패시터들 각각으로는 둘 이상의 선택 전압들 중에서 선택된 전압을 전송하며, 제1 커패시터의 제1 단자를 상기 연산 증폭기의 출력 단자와 접속시키는 단계를 구비한다.The digital-analog conversion method according to the embodiment of the present invention can be executed by the digital-analog conversion circuit according to the embodiment of the present invention described above. In the digital-to-analog conversion method according to an embodiment of the present invention, a first capacitor connected to a first input terminal of an operational amplifier and a plurality of second capacitors connected to a second input terminal of an operational amplifier during a first period are referred to as reference voltages. And connecting the first input terminal of the operational amplifier to the output terminal of the operational amplifier and separating the first capacitor from the reference voltage during a second period, wherein each of the plurality of second capacitors has two or more selection voltages. And transmitting a selected voltage, and connecting a first terminal of the first capacitor to an output terminal of the operational amplifier.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다. Although the present invention has been described with reference to the embodiments shown in the drawings, this is merely exemplary, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings cited in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 디지털-아날로그 변환 회로를 나타내는 도면이다.1 is a diagram illustrating a conventional digital-analog conversion circuit.

도 2는 본 발명의 실시 예에 따른 디지털-아날로그변환 회로를 나타내는 도면이다. 2 is a diagram illustrating a digital-analog conversion circuit according to an embodiment of the present invention.

도 3a는 본 발명의 실시 예에 따른 디지털-아날로그 변환기 회로의 제1 구간 동안의 구성을 나타내는 도면이다.3A is a diagram illustrating a configuration during a first period of a digital-analog converter circuit according to an exemplary embodiment of the present invention.

도 3b는 본 발명의 실시 예에 따른 디지털-아날로그 변환기 회로의 제2 구간 동안의 구성을 나타내는 도면이다.3B is a diagram illustrating a configuration during a second period of the digital-analog converter circuit according to an embodiment of the present invention.

도 4는 본 발명의 실시 예에 따른 디지털 신호 및 복수의 스위칭 신호들의 타이밍 도를 개략적으로 나타낸다.4 schematically illustrates a timing diagram of a digital signal and a plurality of switching signals according to an embodiment of the present invention.

도 7은 본 발명의 다른 실시 예에 따른 디지털-아날로그 변환 회로를 나타내는 도면이다.7 illustrates a digital-analog conversion circuit according to another embodiment of the present invention.

도 8은 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 증폭기의 동작 타이밍도이다. 8 is an operation timing diagram of an amplifier of a digital-analog conversion circuit according to an embodiment of the present invention.

도 9는 도 2에 도시된 본 발명의 실시 예에 따른 디지털-아날로그 변환 회로의 증폭기의 초기화 동작을 설명하기 위한 타이밍도이다.FIG. 9 is a timing diagram illustrating an initialization operation of an amplifier of a digital-analog conversion circuit according to an embodiment of the present invention shown in FIG. 2.

도 10은 도 2에 도시된 디지털-아날로그 변환회로를 포함하는 소스드라이버를 포함하는 디스플레이 장치의 구성 블락도이다.FIG. 10 is a block diagram illustrating a display apparatus including a source driver including the digital-analog conversion circuit shown in FIG. 2.

Claims

An operational amplifier comprising a first input terminal, a second input terminal, and an output terminal;

A first capacitor having first and second terminals, the second terminal being connected to a first input terminal of the operational amplifier;

A plurality of second capacitors each having a first and a second terminal, each second terminal being connected to a second input terminal of the operational amplifier; And

A switching circuit including a plurality of switches each of which is switched in response to a corresponding switching signal among the plurality of switching signals,

The switching circuit,

Transmitting a reference voltage to the first terminal of the first capacitor and each of the plurality of second capacitors during the first period, and connecting the first input terminal of the operational amplifier to the output terminal of the operational amplifier; ,

Disconnecting a first terminal of the first capacitor from the reference voltage during a second period, and transmitting a voltage selected from two or more selection voltages to each first terminal of the plurality of second capacitors; An integrated circuit connecting one terminal to an output terminal of the operational amplifier.

The method of claim 1, wherein the integrated circuit,

A plurality of distributions having a resistor column connected between a first node for receiving a first reference voltage and a second node for receiving a second reference voltage and dividing the second reference voltage and the first reference voltage; A voltage divider for generating voltages; And

A selection circuit configured to select two or more voltages from the plurality of distribution voltages and provide the two or more selection voltages in response to a first digital signal,

The first input terminal is an inverting (-) input terminal, the second input terminal is a non-inverting (+) input terminal,

And the first digital signal is part of an n-bit digital signal.

The method of claim 2,

The two or more selection voltages include a first selection voltage and a second selection voltage lower than the first selection voltage,

The switching circuit

A first switch connected between the first input terminal and the output terminal of the operational amplifier;

A second switch for selectively transmitting the reference voltage to the first terminal of the first capacitor;

A third switch for selectively connecting the first terminal of the first capacitor to the output terminal of the operational amplifier; And

And a plurality of second group switches for selectively transmitting the reference voltage, the first selection voltage, and the second selection voltage to a first terminal of each of the plurality of second capacitors.

The method of claim 3,

The first switch and the second switch are closed during the first period, the third switch is open, and each of the plurality of second group switches is corresponding to one of the plurality of second capacitors. Transfer the reference voltage to two capacitors,

During the second period, a first switch and a second switch are open, the third switch is closed, and the plurality of second group switches are each based on a second digital signal. Transmitting the first selected voltage or the second selected voltage to a corresponding second one of the two capacitors,

And the second digital signal is a signal other than the first digital signal among the digital signals.

The method of claim 4, wherein each of the plurality of second group switches

During the second period, transmit the first selection voltage or the second selection voltage to a corresponding second capacitor in response to a corresponding bit of the second digital signal,

The first digital signal is a signal consisting of the upper m (<n, integer) bits of the digital signal,

And said second digital signal is a signal consisting of lower (n-m) bits of said digital signal.

The method of claim 3, wherein the selection circuit

At least two decoders each receiving divided voltages of some of the divided voltages and selecting and outputting any one of the received divided voltages in response to a first signal of the first digital signal,

And the first and second selection signals are selected from output signals of the at least two decoders.

The method of claim 3, wherein the selection circuit

Receiving first group divided voltages among the divided voltages, selecting one of the received first group divided voltages in response to a first signal among the first digital signals, and outputting a first decoder output signal; 1 decoder;

A second decoder configured to receive second group divided voltages among the divided voltages, select one of the received second group divided voltages, and output a second decoder output signal in response to the first signal;

A third decoder configured to receive third group divided voltages among the divided voltages, select one of the received third group divided voltages, and output a third decoder output signal in response to the first signal; And

A selector configured to select two of the first, second, and third decoder output signals in response to a second one of the second digital signals and output the first and second selected voltages;

The second signal is the least significant bit signal of the first digital signal,

And the first signal is a signal other than the second signal among the first digital signals.

The method of claim 7, wherein

The heat of resistance

2 ^m resistors connected in series,

The distribution voltages include (2 ^m +1) level voltages,

The first group division voltages include every odd voltage except the highest voltage of the (2 ^m +1) level voltages,

The second group distribution voltages include every even voltages of the (2 ^m +1) level voltages,

The third group division voltages include every odd voltage except the lowest of the (2 ^m +1) level voltages.

The selector outputs the first and second decoder output signals as the first and second select voltages in response to the second signal, or the second and third decoder output signals as the first and second select voltages. Integrated circuit output as.

The method of claim 8,

The plurality of second capacitors

It corresponds to 8/16 of the capacitance of the first capacitor, and the first selection voltage or the second selection voltage based on the fourth bit based on the least significant bit (first bit) of the digital signal during the second period. A first interpolation capacitor selectively receiving;

4/16 of the capacitance of the first capacitor, and selectively receiving the first selection voltage or the second selection voltage based on a third bit based on the least significant bit of the digital signal during the second period. A second interpolation capacitor;

2/16 of the capacitance of the first capacitor, and selectively receiving the first selection voltage or the second selection voltage based on a second bit based on the least significant bit of the digital signal during the second period. A third interpolation capacitor;

A fourth interpolation capacitor corresponding to 1/16 of a capacitance of the first capacitor, and selectively receiving the first selection voltage or the second selection voltage based on the least significant bit of the digital signal during the second period; And

And a fifth interpolation capacitor corresponding to 1/16 of a capacitance of the first capacitor and receiving the first selection voltage during the second period.

The method of claim 2, wherein the switching circuit

And an initialization switch for transmitting the reference voltage to the second input terminal of the operational amplifier during the first period.

The method of claim 2, wherein the reference voltage is

And one of the first reference voltage, the second reference voltage, and an intermediate voltage between the first reference voltage and the second reference voltage.

The method of claim 2, wherein the reference voltage is

An integrated circuit any one of the two or more selection voltages.

13. The system of claim 12, wherein the integrated circuit is

And a buffer configured to buffer any one of the at least two selected voltages and output the buffered voltage as the reference voltage.

The integrated circuit of claim 1, wherein the integrated circuit further comprises a controller for outputting the plurality of switching signals.

The integrated circuit of claim 1, wherein the integrated circuit is an analog-to-digital converter.

A source driver for a display device comprising the integrated circuit according to any one of claims 1 to 15.

A plurality of pixels including a plurality of data lines and a plurality of gate lines, each of which is connected between a corresponding data line among the plurality of data lines and a corresponding gate line among the plurality of gate lines; And

A source driver comprising the integrated circuit of claim 16,

And a voltage of the output terminal of the operational amplifier of the integrated circuit is supplied to a corresponding data line among the plurality of data lines.

A reference voltage is provided to a first capacitor connected to a first input terminal of an operational amplifier and a plurality of second capacitors connected to a second input terminal of the operational amplifier during a first period, and a first input terminal of the operational amplifier Connecting to an output terminal of the operational amplifier; And

Separating the first capacitor from the reference voltage during a second period, and transmitting a voltage selected from two or more selection voltages to each of the plurality of second capacitors, and connecting the first terminal of the first capacitor to the Connecting to an output terminal,

The two or more selection voltages are determined based on a first digital signal, and a voltage transmitted to each of the plurality of second capacitors during the second period is determined based on a second digital signal.

The method of claim 18,

The first digital signal is a signal consisting of the upper bit (s) of the digital signal,

And the second digital signal is a signal consisting of the lower bit (s) of the digital signal.

20. The method of claim 19, wherein the digital-to-analog conversion method is

A plurality of divided voltages are divided by dividing the second reference voltage and the first reference voltage using a resistor string connected between a first node for receiving a first reference voltage and a second node for receiving a second reference voltage. Generating them; And

Selecting two or more voltages from the plurality of divided voltages and providing the two or more selected voltages in response to the first digital signal.

19. The method of claim 18, wherein the digital-to-analog conversion method is

And buffering any one of the two or more selected voltages as the reference voltage.