KR20070009285A - Capacitor of semiconductor device and method for fabrication the same - Google Patents
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Abstract
Description
도 1은 종래 기술에 따른 반도체 소자의 커패시터 단면도;1 is a cross-sectional view of a capacitor of a semiconductor device according to the prior art;
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 커패시터를 제조하는 방법을 설명하기 위한 단면도들;2 to 6 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention;
도 7은 본 발명의 실시예에 따른 반도체 소자의 커패시터의 상부 전극의 표면저항이 감소함을 보여주는 그래프.7 is a graph showing that the surface resistance of the upper electrode of the capacitor of the semiconductor device according to the embodiment of the present invention is reduced.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더 구체적으로 반도체 소자의 커패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a capacitor and a method for manufacturing the semiconductor device.
D램(DRAM) 소자와 같은 반도체 소자의 고집적화에 따라 단위 셀(unit cell)의 면적이 감소하고 있다. 이에 따라 커패시터(capacitor)가 차지하는 면적도 감소하고 있다. 이러한 커패시터의 면적이 감소함에도 불구하고 최소한의 커패시턴스(capacitance)는 충족되어야 한다. 이에 따라, 반도체 소자의 고집적화를 위해서는 커패시턴스를 증대시킬 수 있는 방법의 개발이 필수적으로 요구되고 있다.The area of a unit cell is decreasing due to the high integration of semiconductor devices such as DRAM devices. Accordingly, the area occupied by the capacitor is also decreasing. Although the area of these capacitors decreases, the minimum capacitance must be met. Accordingly, for high integration of semiconductor devices, development of a method capable of increasing capacitance is indispensable.
커패시턴스를 증대시키는 방법의 하나로, 실리콘 질화물(silicon nitride)이나 실리콘 산화물(silicon oxide) 대신에, 고유전율의 유전 물질인 산화 알루미늄막(Al2O3) 및 산화 하프늄막(HfO2)으로 적층되어 이루어진 고유전막을 이용하는 방법이 제안되고 있다.As a method of increasing capacitance, instead of silicon nitride or silicon oxide, a high-k dielectric material, an aluminum oxide film (Al 2 O 3 ) and a hafnium oxide film (HfO 2 ), is laminated. A method of using the formed high dielectric film has been proposed.
통상적으로 커패시터의 상부 전극(plate node)으로는 폴리 실리콘(polysilicon)에 불순물을 도핑(doping)한 도전막을 사용한다. 유전막으로 산화 알루미늄막 및 산화 하프늄막을 사용하면, 도전막으로 사용되는 폴리 실리콘의 실리콘(Si)과 접촉하는 산화 하프늄의 산소(O2)가 반응하여 그 계면에 실리콘 산화막(SiO2)이 형성된다. 이와 같은 실리콘 산화막은 등가 유효 산화막 두께(equivalent effective thickness of oxide)를 증가시켜 커패시턴스를 감소시키는 요인이 된다. 또한, 산화 실리콘막의 생성에 의해서 산화 하프늄의 산소가 소진되어 누설전류(leakage current)가 발생하는 문제점을 야기하는 요인이 된다.In general, a conductive film doped with polysilicon is used as a plate node of a capacitor. When an aluminum oxide film and a hafnium oxide film are used as the dielectric film, oxygen (O 2 ) of hafnium oxide in contact with silicon (Si) of polysilicon used as the conductive film reacts to form a silicon oxide film (SiO 2 ) at an interface thereof. . Such a silicon oxide film increases the equivalent effective thickness of oxide, thereby reducing the capacitance. In addition, oxygen generation of hafnium oxide is depleted by the formation of a silicon oxide film, which causes a problem that a leakage current occurs.
이에 따라, 커패시터의 유전막으로 고유전율 물질을 사용하는 경우에는, 상부 전극으로 금속 물질을 이용하여야 한다. 기존의 금속-절연막-반도체(MIS : Metal-Insulator-Semiconductor) 커패시터에서 금속-절연막-금속(MIM : Metal-Insulator-Metal) 커패시터로 전극의 구조를 바꾸는 것이다.Accordingly, when a high dielectric constant material is used as the dielectric film of the capacitor, a metal material should be used as the upper electrode. The structure of an electrode is changed from a metal-insulator-semiconductor (MIS) capacitor to a metal-insulator-metal (MIM) capacitor.
도 1은 종래 기술에 따른 반도체 소자의 커패시터 단면도이다.1 is a cross-sectional view of a capacitor of a semiconductor device according to the prior art.
도 1을 참조하면, 반도체 기판(10) 상에 층간 절연막이 배치된다. 층간 절연막에 반도체 기판(10)의 소정 영역을 노출한 콘택홀이 형성된다. 층간 절연막 패턴 (15) 상에 노출되는 반도체 기판(10)에 접속하는 하부 전극(storage node, 20)이 배치된다.Referring to FIG. 1, an interlayer insulating film is disposed on a
하부 전극(20) 상에 고유전율 물질을 이용한 유전막(30)이 배치된다. 이때, 고유전율 물질인 산화 알루미늄 및 산화 하프늄을 순차적으로 적층하여 유전막(30)을 형성할 수 있다.The
유전막(30) 상에 등가 유효 산화막 두께의 증가를 방지하기 위해서 금속막(40)이 배치된다. 금속막(40)은 질화 티타늄막(TiN) 또는 질화 텅스텐막(WNX)으로 형성할 수 있다. 금속막(40) 상에 도전막(50)이 배치된다. 금속막(40) 및 도전막(50)으로 이루어진 상부 전극(70)이 형성되어 반도체 소자의 커패시터가 완성된다. 이러한 커패시터 형성 방법은 금속막(40)을 이용함으로써, 후속 열처리 공정에 의한 등가 유효 산화막 두께의 증가를 어느 정도 방지할 수 있다. 그러나 도전막(50)으로 폴리 실리콘을 증착하는 경우에는 증착 온도(530℃)가 상승하게 된다. 증착 온도의 상승에 따른 산화 하프늄의 결정화로 인해 유전막(30)과 도전막(50) 사이에서 터널링(tunneling)에 의한 누설전류가 유발될 수 있다.The
이러한 누설전류를 억제하기 위해 폴리 실리콘을 대신하여 상대적으로 증착 온도(460℃)가 낮은 폴리 실리콘 게르마늄(Poly-SiGe)을 사용할 수 있다. 그러나 폴리 실리콘 게르마늄을 사용한 경우에는 전기적 디자인 룰(EDR : Electrical Design Rule)에 따른 상부 전극의 표면저항(RsPP : sheet Resistance(Rs) of Plate Poly) 값이 반도체 소자가 구동될 수 있는 표면저항 허용값(< 80 Ohm/sq)에 대비하 여 4배 정도 높다. 이러한 높은 상부 전극의 표면저항을 감소시키기 위해 폴리 실리콘 게르마늄에 붕소(B)를 도핑할 수 있으나, 허용값에 대비하여 여전히 높은 문제점이 있다.In order to suppress such leakage current, poly-silicon germanium (Poly-SiGe) having a relatively low deposition temperature (460 ° C) may be used instead of polysilicon. However, when polysilicon germanium is used, the surface resistance (RsPP: sheet resistance (RsPP) of plate poly (RsPP) value of the upper electrode according to the electrical design rule (EDR) is the allowable value of the surface resistance to drive the semiconductor device It is about 4 times higher than (<80 Ohm / sq). Boron (B) may be doped with polysilicon germanium in order to reduce the surface resistance of the high upper electrode, but there is still a high problem against the allowable value.
본 발명이 이루고자 하는 기술적 과제는 상부 전극의 표면저항을 최소화시킬 수 있는 커패시터 및 그 제조 방법을 제공하기 위한 것이다.The technical problem to be achieved by the present invention is to provide a capacitor and a method of manufacturing the same that can minimize the surface resistance of the upper electrode.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 반도체 소자의 커패시터를 제공한다. 이 커패시터는 반도체 기판, 반도체 기판 상에 형성된 하부 전극, 하부 전극 상에 형성된 유전막, 및 유전막 상에 형성된 상부 전극을 포함하되, 상부 전극은 하부 금속막, 폴리 실리콘 게르마늄막 및 상부 금속막의 삼중막으로 이루어지는 것을 특징으로 한다.In order to achieve the above technical problem, the present invention provides a capacitor of a semiconductor device. The capacitor includes a semiconductor substrate, a lower electrode formed on the semiconductor substrate, a dielectric film formed on the lower electrode, and an upper electrode formed on the dielectric film, wherein the upper electrode is a triple film of the lower metal film, the polysilicon germanium film, and the upper metal film. Characterized in that made.
유전막은 산화 알루미늄막 및 산화 하프늄막으로 형성될 수 있다. 상부 전극의 폴리 실리콘 게르마늄막은 불순물이 도핑될 수 있다. 불순물로 붕소가 사용될 수 있다. 상부 전극의 하부 금속막은 질화 티타늄 또는 질화 텅스텐으로, 상부 금속막은 텅스텐 실리사이드 계열(WSix), 텅스텐(W) 또는 질화 티타늄으로 형성될 수 있다.The dielectric film may be formed of an aluminum oxide film and a hafnium oxide film. The polysilicon germanium film of the upper electrode may be doped with impurities. Boron may be used as an impurity. The lower metal layer of the upper electrode may be formed of titanium nitride or tungsten nitride, and the upper metal layer may be formed of tungsten silicide series (WSi x ), tungsten (W), or titanium nitride.
본 발명은 반도체 소자의 커패시터 제조 방법을 제공한다. 이 방법에 의하면, 먼저 반도체 기판 상에 반도체 기판을 노출하는 콘택홀을 가지는 층간 절연막 패턴을 형성하고, 층간 절연막 패턴 상에 콘택홀을 통해 노출되는 반도체 기판에 접속하는 하부 전극을 형성한다. 하부 전극 상에 산화 알루미늄막 및 산화 하프늄막을 순차적으로 적층하여 유전막을 형성한다. 유전막 상에 하부 금속막, 폴리 실리콘 게르마늄막 및 상부 금속막이 순차적으로 적층되어 이루어진 상부 전극을 형성하여 반도체 소자의 커패시터를 제조한다.The present invention provides a method of manufacturing a capacitor of a semiconductor device. According to this method, first, an interlayer insulating film pattern having a contact hole exposing the semiconductor substrate is formed on the semiconductor substrate, and a lower electrode connected to the semiconductor substrate exposed through the contact hole is formed on the interlayer insulating film pattern. An aluminum oxide film and a hafnium oxide film are sequentially stacked on the lower electrode to form a dielectric film. A capacitor of a semiconductor device is manufactured by forming an upper electrode formed by sequentially stacking a lower metal film, a polysilicon germanium film, and an upper metal film on a dielectric film.
상부 전극을 형성하는 단계에서, 폴리 실리콘 게르마늄막은 불순물이 도핑될 수 있다. 불순물로 붕소가 사용될 수 있다. 하부 금속막은 질화 티타늄 또는 질화 텅스텐으로, 상부 금속막은 텅스텐 실리사이드 계열, 텅스텐 또는 질화 티타늄으로 형성될 수 있다.In the forming of the upper electrode, the polysilicon germanium film may be doped with impurities. Boron may be used as an impurity. The lower metal layer may be formed of titanium nitride or tungsten nitride, and the upper metal layer may be formed of tungsten silicide series, tungsten, or titanium nitride.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 막 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein and may be embodied in other forms. Rather, the embodiments introduced herein are provided so that the disclosure may be made thorough and complete, and to fully convey the spirit of the invention to those skilled in the art. In the drawings, the thicknesses of films and regions are exaggerated for clarity. Also, if it is mentioned that the film is on another film or substrate, it may be formed directly on the other film or substrate or a third film may be interposed therebetween.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자의 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.2 to 6 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(110) 상에 층간 절연막을 형성한다. 층간 절 연막에 반도체 기판(110)의 소정 영역을 노출하는 콘택홀을 형성하여 층간 절연막 패턴(115)을 형성한다. 층간 절연막 패턴(115) 상에 노출되는 반도체 기판(100)에 접속하는 하부 전극(120)을 형성한다. 이때, 하부 전극(120)은 다양한 입체적 형태를 가질 수 있다. 예컨대 헤미스페리컬 그레인막(HSG : Hemi-Spherical Grained)과 같이 요철 모양의 표면을 가질 수 있다. 이와 같이 입체적인 형태를 가짐으로써, 이후에 완성되는 커패시터의 유효 면적을 증가시킬 수 있다. 따라서, 커패시턴스를 보다 증대시킬 수 있다.Referring to FIG. 2, an interlayer insulating film is formed on the
도 3을 참조하면, 하부 전극(120) 상에 고유전율 물질을 이용하여 유전막(130)을 형성한다. 고유전율 물질의 예로는 산소를 포함하는 금속 산화물과 같은 물질일 수 있다. 바람직하게는 산화 알루미늄 및 산화 하프늄을 순차적으로 증착하여 형성되는 이중막을 유전막(130)으로 이용할 수 있다.Referring to FIG. 3, the
도 4를 참조하면, 유전막(130) 상에 하부 금속막(140)을 형성한다. 하부 금속막(140)은 화학적 기상 증착(CVD : Chemical Vapor Deposition) 방법으로 질화 티타늄 또는 질화 텅스텐을 사용하여 형성할 수 있다. 바람직하게는 플라즈마 여기 화학적 기상 증착(Plasma Enhanced CVD) 방법을 이용하여 하부 금속막(140)을 형성함으로써, 스텝 커버리지(step coverage)를 향상시킬 수 있다.Referring to FIG. 4, a
도 5를 참조하면, 하부 금속막(140) 상에 폴리 실리콘 게르마늄막(150)을 형성한다. 폴리 실리콘 게르마늄막(150)은 불순물로 도핑될 수 있다. 폴리 실리콘 게르마늄막(150) 폴리 실리콘에 비해 상대적으로 낮은 증착 온도를 가지므로, 높은 증착 온도에 의한 산화 하프늄의 결정화에 따른 유전막(130)과 폴리 실리콘 게르마 늄막(150) 사이의 터널링에 의한 누설전류가 발생하는 것을 방지할 수 있다. 불순물로는 붕소를 사용하여 도핑할 수 있다. 폴리 실리콘 게르마늄막(150) 상에 상부 금속막(160)을 형성한다. 상부 금속막(160)은 실리콘 게르마늄(SiGe)과 상대적으로 낮은 계면응력 및 낮은 저항을 가지는 텅스텐 실리사이드 계열, 텅스텐 또는 질화 티타늄으로 형성될 수 있다.Referring to FIG. 5, a
그 결과, 하부 금속막(140), 폴리 실리콘 게르마늄막(150) 및 상부 금속막(160)의 삼중막으로 이루어지는 상부 전극(170)을 형성할 수 있다.As a result, an
도 6을 참조하면, 상부 전극(170) 상부 전체를 덮는 보호 절연막(180)을 형성하여 커패시터를 완성한다. 보호 절연막(180)은 추후 식각 공정에서 오염을 방지하기 위한 것으로 실리콘을 사용할 수 있다.Referring to FIG. 6, a capacitor is formed by forming a protective
도 7은 본 발명의 실시예에 따른 반도체 소자의 커패시터의 상부 전극의 표면저항이 감소하는 것을 보여주는 그래프이다. 도 7을 참조하면, 종래 기술 및 본 발명에 따라 제조된 커패시터의 상부 전극의 표면저항을 엔지니어링 데이터 모니터링 시스템(EMS : Engineering data Monitoring System)으로 측정한 결과를 보여주고 있다. 종래 기술 및 본 발명에 따라 제조된 커패시터 시료(sample) 2개씩을 수회에 걸쳐 측정한 값으로, 실선으로 표시된 값은 통계적인 중앙값(statistical median)을 연결한 것이다.7 is a graph showing that the surface resistance of the upper electrode of the capacitor of the semiconductor device according to the embodiment of the present invention is reduced. Referring to FIG. 7, the surface resistance of the upper electrode of the capacitor manufactured according to the prior art and the present invention is measured by an engineering data monitoring system (EMS). A plurality of capacitor samples prepared according to the prior art and the present invention were measured several times. The values indicated by solid lines are connected to statistical median.
종래 기술에 따른 커패시터의 상부 전극의 표면저항의 통계적인 중앙값은 310 Ohm/sq인 반면에, 본 발명에 따른 통계적인 중앙값은 55 Ohm/sq으로 나타났다.The statistical median of the surface resistance of the upper electrode of the capacitor according to the prior art is 310 Ohm / sq, while the statistical median of the present invention is 55 Ohm / sq.
상술한 바와 같이, 금속막(160)을 추가하여 상부 전극(170)을 형성함으로써, 상부 전극(170)의 표면저항이 310 Ohm/sq에서 55 Ohm/sq로 낮아진 커패시터를 제조할 수 있다.As described above, by forming the
상술한 것과 같이, 본 발명에 따라 하부 금속막, 도전막 및 상부 금속막의 삼중막으로 이루어진 상부 전극을 형성함으로써, 누설전류를 감소시키는 동시에, 상부 전극의 표면저항이 감소한 반도체 소자의 커패시터를 제조할 수 있다. 누설전류 및 표면저항의 감소에 따라 동작 특성 및 신뢰성이 향상된 반도체 장치를 제공할 수 있다.As described above, according to the present invention, by forming an upper electrode composed of a triple layer of a lower metal film, a conductive film and an upper metal film, a capacitor of a semiconductor device having a reduced leakage current and a reduced surface resistance of the upper electrode can be manufactured. Can be. According to the reduction of leakage current and surface resistance, a semiconductor device having improved operating characteristics and reliability can be provided.
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2005
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