KR20050073370A - Method of manufacturing a flash memory device - Google Patents
Method of manufacturing a flash memory device Download PDFInfo
- Publication number
- KR20050073370A KR20050073370A KR1020040001742A KR20040001742A KR20050073370A KR 20050073370 A KR20050073370 A KR 20050073370A KR 1020040001742 A KR1020040001742 A KR 1020040001742A KR 20040001742 A KR20040001742 A KR 20040001742A KR 20050073370 A KR20050073370 A KR 20050073370A
- Authority
- KR
- South Korea
- Prior art keywords
- silicon layer
- layer
- film
- forming
- oxide film
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 238000000034 method Methods 0.000 claims abstract description 97
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 37
- 229920005591 polysilicon Polymers 0.000 claims abstract description 36
- 238000005121 nitriding Methods 0.000 claims abstract description 17
- 239000010408 film Substances 0.000 claims description 179
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 151
- 229910052710 silicon Inorganic materials 0.000 claims description 151
- 239000010703 silicon Substances 0.000 claims description 151
- 150000004767 nitrides Chemical class 0.000 claims description 43
- 238000002955 isolation Methods 0.000 claims description 37
- 239000007789 gas Substances 0.000 claims description 28
- 238000000137 annealing Methods 0.000 claims description 20
- 238000004140 cleaning Methods 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 239000003963 antioxidant agent Substances 0.000 claims description 15
- 230000003078 antioxidant effect Effects 0.000 claims description 15
- 239000011810 insulating material Substances 0.000 claims description 15
- 229910021332 silicide Inorganic materials 0.000 claims description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 13
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 11
- 239000001257 hydrogen Substances 0.000 claims description 11
- 229910052739 hydrogen Inorganic materials 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 11
- -1 spacer nitride Chemical class 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims description 7
- 238000011065 in-situ storage Methods 0.000 claims description 7
- 239000010409 thin film Substances 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 230000003064 anti-oxidating effect Effects 0.000 claims description 4
- 238000005229 chemical vapour deposition Methods 0.000 claims description 3
- 238000011066 ex-situ storage Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 239000000654 additive Substances 0.000 claims description 2
- 230000000996 additive effect Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 claims description 2
- 230000003647 oxidation Effects 0.000 abstract description 21
- 238000007254 oxidation reaction Methods 0.000 abstract description 21
- 230000001590 oxidative effect Effects 0.000 abstract description 2
- 238000000151 deposition Methods 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 239000012298 atmosphere Substances 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000012299 nitrogen atmosphere Substances 0.000 description 6
- 239000000243 solution Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000009279 wet oxidation reaction Methods 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 3
- 229910021342 tungsten silicide Inorganic materials 0.000 description 3
- 229910017855 NH 4 F Inorganic materials 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000002203 pretreatment Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910020286 SiOxNy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000002900 effect on cell Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000036962 time dependent Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/47—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a floating-gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘층을 도프트 폴리실리콘층과 언도프트 폴리실리콘층의 적층 구조로 형성함으로써, 유전체막을 형성하는 과정이나 다른 후속 공정에서 폴리실리콘층과 유전체막의 계면에서 폴리실리콘층이 산화되는 것을 방지할 수 있다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a flash memory device, wherein the polysilicon layer for floating gate is formed in a laminated structure of a undoped polysilicon layer and an undoped polysilicon layer to form a dielectric film or polysilicon in another subsequent process. Oxidation of the polysilicon layer at the interface between the layer and the dielectric film can be prevented.
또한, 유전체막을 형성하기 전에 플로팅 게이트용 폴리실리콘층의 표면을 지질화처리함으로써, 폴리실리콘층의 산화 저항성을 보다 더 증가시킬 수 있다. In addition, by oxidizing the surface of the polysilicon layer for floating gate before forming the dielectric film, the oxidation resistance of the polysilicon layer can be further increased.
특히, 질화처리 시 NH3 가스나 N2/H2 가스 대신에 저온에서 분해가 잘되는 NO 가스 또는 N2 가스를 사용하으로써, 질화 처리 공정을 보다 안정적으로 실시하여 공정의 신뢰성을 향상시킬 수 있다.In particular, by using NO gas or N 2 gas, which is well decomposed at low temperature, instead of NH 3 gas or N 2 / H 2 gas, the nitriding process can be performed more stably to improve the reliability of the process. .
이로써, 본 발명은 폴리실리콘층과 유전체막의 계면 특성을 향상시키고, 유전체막의 가장자리가 두꺼워지는 것을 방지하면서 유전체막의 막질을 향상시킬 수 있다. As a result, the present invention can improve the interfacial properties of the polysilicon layer and the dielectric film and improve the film quality of the dielectric film while preventing the edge of the dielectric film from becoming thick.
Description
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 플로팅 게이트와 유전체막의 계면 특성을 향상시키기 위한 플래쉬 메모리 소자의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a dual damascene pattern of a semiconductor device, and more particularly, to a method of manufacturing a flash memory device for improving an interface property of a floating gate and a dielectric film.
최근 DATA Flash 소자를 구현함에 있어서, SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막을 형성하고 있는데, 그 방법을 간단하게 설명하면 다음과 같다. 먼저, 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성한 후, 소자 분리 영역의 패드 질화막, 제1 폴리실리콘층 및 터널 산화막을 식각하고, 반도체 기판까지 식각하여 트렌치를 형성한다. 이어서, 트렌치를 절연 물질로 매립하여 STI(Shallow Trench Isolation) 구조의 소자 분리막을 형성한다. Recently, in implementing a data flash device, a device isolation layer is formed by using a self-aligned shallow trench isolation (SA-STI) process. First, after the tunnel oxide film, the first polysilicon layer and the pad nitride film are sequentially formed, the pad nitride film, the first polysilicon layer and the tunnel oxide film in the device isolation region are etched and etched to the semiconductor substrate to form a trench. Subsequently, the trench is filled with an insulating material to form an isolation layer having a shallow trench isolation (STI) structure.
이후에는, 전체 구조 상에 불순물이 도핑된 제2 폴리실리콘층을 형성하고 소자 분리막 상부의 제2 폴리실리콘층 일부를 식각한다. 계속해서, 제2 폴리실리콘층을 포함한 전체 구조 상에 ONO 유전체막, 제3 폴리실리콘층 및 실리사이드층을 순차적으로 형성한 후, 콘트롤 게이트 마스크를 이용한 식각 공정으로 패터닝을 실시한다. 이로써, 제1 및 제2 폴리실리콘층을 이루어진 플로팅 게이트가 형성되고, 제3 폴리실리콘층으로 이루어진 콘트롤 게이트가 형성되면서 플래쉬 메모리 셀이 제조된다. Thereafter, a second polysilicon layer doped with an impurity is formed on the entire structure, and a portion of the second polysilicon layer on the device isolation layer is etched. Subsequently, the ONO dielectric film, the third polysilicon layer, and the silicide layer are sequentially formed on the entire structure including the second polysilicon layer, and then patterned by an etching process using a control gate mask. As a result, a floating gate formed of the first and second polysilicon layers is formed, and a control gate made of the third polysilicon layer is formed to manufacture a flash memory cell.
상기에서, ONO 유전체막은 제1 산화막/질화막/제2 산화막의 적층 구조로 형성되며, 산화막은 DCS-HTO로 형성된다. 이때, 제1 산화막을 형성하기 위하여 반도체 기판을 고온의 보우트(Boat)로 로딩(Loading)하는 과정에서 제2 폴리실리콘층의 계면에 불균일한 산화막이 형성된다. 한편, ONO 유전체막을 형성한 후에는, 유전막의 밀도(Density) 및 핀-홀(Pin-hole)과 같은 누설 전류의 발생 원인들을 제거하기 위하여, 750℃이상에서 습식 산화방식으로 고온 어닐링을 실시한다. 이때, 고온의 어닐링 공정에 의해 제1 산화막과 제2 폴리실리콘층의 계면에서 제2 폴리실리콘층이 산화되어 유전체막이 불균일해진다. In the above, the ONO dielectric film is formed of a laminated structure of a first oxide film / nitride film / second oxide film, and the oxide film is formed of DCS-HTO. At this time, in order to form the first oxide film, a non-uniform oxide film is formed at the interface of the second polysilicon layer in the process of loading the semiconductor substrate with a high-temperature boat. On the other hand, after forming the ONO dielectric film, high temperature annealing is performed by wet oxidation at a temperature of 750 ° C. or higher in order to remove the causes of leakage current such as density and pin-hole of the dielectric film. . At this time, the high temperature annealing process oxidizes the second polysilicon layer at the interface between the first oxide film and the second polysilicon layer, resulting in uneven dielectric film.
또한, 콘트롤 게이트를 형성하기 위하여 제3 폴리실리콘층을 형성한 후 식각 공정이 실시되는데, 식각 공정에 의해 노출된 제3 폴리실리콘층의 측벽에 발생된 식각 스트레스를 완화시키기 위하여, 후속 공정으로 800℃의 고온에서 어닐링 공정을 실시한다. 이때, 어닐링 공정의 효과를 높이기 위하여 제3 폴리실리콘층의 측벽을 소정의 두께만큼 산화시키는데, 이 과정에서 산화막과 폴리실리콘층의 계면에 산화막이 형성된다. 이로 인해, 게이트 안쪽의 유전체막 유효산화막두께(Teff)와 게이트 측벽의 유효산화막두께에 차이가 발생하여 유효산화막두께가 불균일해지는 문제점이 발생된다. 또한, 유전체막이 두꺼워져 유효산화막두께가 증가하고, 이로 인해 충전용량이 감소하게 된다. 더욱이, 이러한 불균일한 산화는 누설 전류의 원인으로 작용하고 브레이크다운 전압(Breakdown Voltage)을 낮추어 셀 동작에 치명적인 악영향을 미치게 된다. In addition, an etching process is performed after the third polysilicon layer is formed to form the control gate. In order to alleviate the etching stress generated on the sidewall of the third polysilicon layer exposed by the etching process, the etching process is performed in a subsequent process. The annealing process is performed at a high temperature of ° C. At this time, in order to enhance the effect of the annealing process, the sidewalls of the third polysilicon layer are oxidized by a predetermined thickness. In this process, an oxide film is formed at the interface between the oxide film and the polysilicon layer. As a result, a difference occurs between the effective oxide film thickness Teff inside the gate and the effective oxide film thickness of the gate sidewalls, resulting in a non-uniform effective oxide film thickness. In addition, the thickness of the dielectric film is increased to increase the effective oxide film thickness, thereby reducing the charge capacity. Moreover, this non-uniform oxidation causes leakage current and lowers the breakdown voltage, which has a fatal adverse effect on cell operation.
이에 대하여, 본 발명이 제시하는 플래쉬 메모리 소자의 제조 방법은 플로팅 게이트용 폴리실리콘층을 도프트 폴리실리콘층과 언도프트 폴리실리콘층의 적층 구조로 형성함으로써, 유전체막을 형성하는 과정이나 다른 후속 공정에서 폴리실리콘층과 유전체막의 계면에서 폴리실리콘층이 산화되는 것을 방지할 수 있다. On the other hand, in the method of manufacturing a flash memory device according to the present invention, a polysilicon layer for floating gate is formed in a laminated structure of a undoped polysilicon layer and an undoped polysilicon layer, thereby forming a dielectric film or another subsequent process. Oxidation of the polysilicon layer at the interface between the polysilicon layer and the dielectric film can be prevented.
또한, 유전체막을 형성하기 전에 플로팅 게이트용 폴리실리콘층의 표면을 지질화처리함으로써, 폴리실리콘층의 산화 저항성을 보다 더 증가시킬 수 있다. In addition, by oxidizing the surface of the polysilicon layer for floating gate before forming the dielectric film, the oxidation resistance of the polysilicon layer can be further increased.
특히, 질화처리 시 NH3 가스나 N2/H2 가스 대신에 저온에서 분해가 잘되는 NO 가스 또는 N2 가스를 사용하으로써, 질화 처리 공정을 보다 안정적으로 실시하여 공정의 신뢰성을 향상시킬 수 있다.In particular, by using NO gas or N 2 gas, which is well decomposed at low temperature, instead of NH 3 gas or N 2 / H 2 gas, the nitriding process can be performed more stably to improve the reliability of the process. .
이로써, 본 발명은 폴리실리콘층과 유전체막의 계면 특성을 향상시키고, 유전체막의 가장자리가 두꺼워지는 것을 방지하면서 유전체막의 막질을 향상시킬 수 있다. As a result, the present invention can improve the interfacial properties of the polysilicon layer and the dielectric film and improve the film quality of the dielectric film while preventing the edge of the dielectric film from becoming thick.
본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 플로팅 게이트용 실리콘층을 형성하고 유전체막을 형성하기 전에, 실리콘층의 전체 표면의 전체 표면을 NO 가스 또는 N2 가스로 질화처리하여 산화 방지막을 형성한다.In the method of manufacturing a flash memory device according to an embodiment of the present invention, before forming a silicon layer for a floating gate and forming a dielectric film, the entire surface of the entire surface of the silicon layer is nitrided with NO gas or N 2 gas to form an antioxidant film. Form.
이때, 실리콘층의 하부는 도프트 실리콘층으로 형성되고 상부는 언도프트 실리콘층으로 형성된다. At this time, the lower portion of the silicon layer is formed of a doped silicon layer and the upper portion is formed of an undoped silicon layer.
본 발명의 다른 실시예에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판의 소자 분리 영역이 노출되는 터널 산화막, 제1 실리콘층 및 패드 질화막을 적층 구조로 형성하는 단계와, 소자 분리 영역에 트렌치를 형성하는 단계와, 전체 상부에 절연 물질층을 형성한 후 패드 질화막 상부의 절연 물질층을 제거하여 트렌치에 소자 분리막을 형성하는 단계와, 패드 질화막을 제거하는 단계와, 전체 상부에 하부는 도프트 실리콘층으로 이루어지고 상부는 언도프트 실리콘층으로 이루어진 제2 실리콘층을 형성하는 단계와, 소자 분리막의 중앙 부분을 노출시키며 가장 자리가 소자 분리막과 중첩되도록 제2 실리콘층을 패터닝하는 단계와, 제2 실리콘층의 전체 표면을 NO 가스 또는 N2 가스로 질화처리하여 산화 방지막을 형성하는 단계와, 전체 상부에 유전체막, 제3 실리콘층 및 실리사이드층을 순차적으로 형성하는 단계, 및 콘트롤 게이트 마스크를 이용한 식각 공정으로 실리사이드층 및 제2 실리콘층을 패터닝하여 콘트롤 게이트를 형성한 후, 자기 정렬 식각 공정으로 제1 및 제2 실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to another exemplary embodiment of the present invention may include forming a tunnel oxide film, a first silicon layer, and a pad nitride film in a stacked structure in which a device isolation region of a semiconductor substrate is exposed, and forming a trench in the device isolation region. And forming an isolation layer in the trench by removing the insulating material layer on the pad nitride film after forming the insulating material layer on the whole, removing the pad nitride film, and the lower part of the doped silicon Forming a second silicon layer consisting of a layer and an upper portion of the undoped silicon layer, patterning the second silicon layer to expose a central portion of the device isolation layer and overlap the device isolation layer with the edge; Nitriding the entire surface of the silicon layer with NO gas or N 2 gas to form an antioxidant film; Sequentially forming the body film, the third silicon layer, and the silicide layer, and patterning the silicide layer and the second silicon layer by an etching process using a control gate mask to form a control gate, and then performing a first and second self-alignment etching process. Patterning the second silicon layer to form a floating gate.
상기에서, 제1 실리콘층은 언도프트 비정질실리콘층이나 폴리실리콘층으로 형성될 수 있다. 이 경우 제1 실리콘층이 SiH4를 소오스 가스로 형성되며, 450℃ 내지 600℃의 온도와 0.1Torr 내지 3Torr의 낮은 압력 조건에서 LP-CVD법으로 형성될 수 있다.In the above, the first silicon layer may be formed of an undoped amorphous silicon layer or a polysilicon layer. In this case, the first silicon layer is formed of SiH 4 as a source gas, and may be formed by LP-CVD at a temperature of 450 ° C. to 600 ° C. and a low pressure of 0.1 Torr to 3 Torr.
트렌치를 형성한 후 절연 물질층을 형성하기 전에, 수소 어닐링을 실시하여 트렌치를 상부 및 저면 모서리를 둥글게 형성하는 단계와, 세정 공정을 실시하여 트렌치의 측벽 및 저면에 형성된 자연 산화막을 제거하면서 터널 산화막의 노출된 측면을 목표량만큼 제거하여 채널 폭을 조절하는 단계, 및 터널 산화막의 노출된 측면을 보호하기 위하여 전체 상부에 HTO 박막으로 이루어진 라이너 산화막을 형성하는 단계를 더 포함할 수 있다. After forming the trench and before forming the insulating material layer, hydrogen annealing is performed to form the upper and lower edges of the trench, and a cleaning process is performed to remove the natural oxide film formed on the sidewalls and the bottom of the trench, thereby removing the tunnel oxide film. The method may further include adjusting the channel width by removing the exposed side of the target amount by a target amount, and forming a liner oxide layer formed of the HTO thin film on the entire upper portion to protect the exposed side of the tunnel oxide layer.
이때, 수소 어닐링은 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 낮은 압력에서 급속 열처리 방식으로 실시되며, 100sccm 내지 2000sccm의 수소가 공급된다. At this time, the hydrogen annealing is carried out in a rapid heat treatment method at a temperature of 600 ℃ to 1050 ℃ and a low pressure of 50 Torr to 380 Torr, hydrogen of 100sccm to 2000sccm is supplied.
도프트 실리콘층은 480℃ 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용한 LP-CVD법으로 형성될 수 있다.The doped silicon layer may be formed by LP-CVD using any one of SiH 4 and Si 2 H 6 and PH 3 gas at a temperature of 480 ° C. to 620 ° C. and a pressure of 0.1 to 3 Torr.
언도프트 실리콘층은 SiH4 및 Si2H6 중 어느 하나로 형성되며, 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력 조건에서 LP-CVD법으로 형성될 수 있다. 그리고, 언도프트 실리콘층은 도프트 실리콘층을 형성하다가 도프트 실리콘층이 목표 두께만큼 형성되면, 동일한 챔버 내에서 진공의 파괴 없이 불순물 도핑을 위한 첨가 가스의 공급만을 차단하는 인-시투 방식으로 형성될 수도 있다.The undoped silicon layer is formed of any one of SiH 4 and Si 2 H 6 , and may be formed by LP-CVD at a temperature of 510 ° C. to 550 ° C. and a pressure of 0.1 Torr to 3 Torr. When the undoped silicon layer is formed while the dope silicon layer is formed to the target thickness, the undoped silicon layer is formed in an in-situ manner in which only the additional gas for impurity doping is blocked in the same chamber without breaking the vacuum. May be
한편, 도프트 실리콘층이 언도프트 실리콘층보다 4배 내지 9배 두껍게 형성되는 것이 바람직하다. On the other hand, the doped silicon layer is preferably formed four to nine times thicker than the undoped silicon layer.
제2 실리콘층을 패터닝하는 단계는, 전체 상부에 캡핑 질화막을 순차적으로 형성하는 단계와, 소자 분리막 상부의 제2 실리콘층이 노출되도록 캡핑 질화막을 패터닝하는 단계와, 노출된 제2 실리콘층 상부의 캡핑 질화막 측벽에 스페이서 질화막을 형성하는 단계와, 노출된 영역의 제2 실리콘층을 제거하는 단계와, 스페이서 질화막 및 캡핑 질화막을 제거하는 단계를 포함한다. The patterning of the second silicon layer may include sequentially forming a capping nitride layer over the entire upper surface, patterning the capping nitride layer to expose the second silicon layer on the device isolation layer, and forming a capping nitride layer over the exposed second silicon layer. Forming a spacer nitride film on the sidewalls of the capping nitride film, removing the second silicon layer of the exposed region, and removing the spacer nitride film and the capping nitride film.
질화 처리는 제2 실리콘층을 형성한 후, 인-시투 또는 익스-시투로 300℃ 내지 600℃로 1분 내지 10분 동안 플라즈마(Plasma)를 이용하여 제2 실리콘층의 표면을 질화시키는 방식으로 실시할 수 있다. The nitriding treatment is performed by forming a second silicon layer and nitriding the surface of the second silicon layer by using plasma for 1 minute to 10 minutes at 300 ° C to 600 ° C in-situ or ex-situ. It can be carried out.
질화 처리는 급속 열공정을 이용하여 700℃ 내지 1100℃로 어닐링을 실시하는 방식으로 실시할 수도 있다. The nitriding treatment may be carried out by annealing at 700 ° C to 1100 ° C using a rapid thermal process.
질화 처리는 전기로에서 70℃ 내지 1000℃로 실시할 수도 있다. The nitriding treatment may be carried out at 70 ° C to 1000 ° C in an electric furnace.
유전체막을 형성하기 위하여 반도체 기판을 보우트로 로딩 시 보우트 로딩 온도가 상온 내지 300℃로 설정되는 것이 바람직하다. In order to form the dielectric film, the boat loading temperature is preferably set to room temperature to 300 ° C. when the semiconductor substrate is loaded with the boat.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.On the other hand, when a film is described as being "on" another film or semiconductor substrate, the film may exist in direct contact with the other film or semiconductor substrate, or a third film may be interposed therebetween. In the drawings, the thickness or size of each layer is exaggerated for clarity and convenience of explanation. Like numbers refer to like elements on the drawings.
도 1a 내지 도 1m은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다.1A to 1M are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 1a를 참조하면, 반도체 기판(101)의 표면에 스크린 산화막(102)을 형성한 후 반도체 기판에 형성될 소자(예를 들면, 트랜지스터이나 플래시 메모리 셀)의 문턱 전압을 조절하거나 웰(도시되지 않음)을 형성하기 위한 이온 주입 공정을 실시한다. Referring to FIG. 1A, after forming the screen oxide film 102 on the surface of the semiconductor substrate 101, the threshold voltage of an element (eg, a transistor or a flash memory cell) to be formed on the semiconductor substrate is adjusted or a well (not shown) is illustrated. Ion implantation process).
스크린 산화막(102)은 50Å 내지 70Å의 두께로 형성하며, 750℃ 내지 800℃의 온도 범위에서 건식 산화 방법이나 습식 산화 방법으로 형성한다.The screen oxide film 102 is formed to a thickness of 50 kPa to 70 kPa, and is formed by a dry oxidation method or a wet oxidation method in a temperature range of 750 ° C to 800 ° C.
한편, 스크린 산화막(102)을 형성하기 전에 세정 공정을 실시할 수 있다. 이때, 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(Diluted HF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE(Buffered Oxide Etchant)와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.On the other hand, the cleaning process can be performed before the screen oxide film 102 is formed. At this time, the cleaning process is a mixture of hydrofluoric acid (Diluted HF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution H 2 O: HF is mixed in a ratio of 50: 1 to 100: 1 BOE (Buffered Oxide Etchant) and SC- diluted with H 4 O at a ratio of 1: 100 to 1: 300, or a mixed solution of NH 4 F: HF in a ratio of 4: 1 to 7: 1. 1 (NH 4 OH / H 2 O 2 / H 2 O) The solution is carried out using sequentially.
도 1b를 참조하면, 스크린 산화막(도 1a의 102)을 제거한 후 반도체 기판(101)의 전체 상부에 터널 산화막(103) 및 제1 실리콘층(104)을 순차적으로 형성한다. Referring to FIG. 1B, after removing the screen oxide film 102 of FIG. 1A, the tunnel oxide film 103 and the first silicon layer 104 are sequentially formed on the entire semiconductor substrate 101.
상기에서, 스크린 산화막(도 1a의 102)은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용한 세정 공정으로 제거한다.In the above, the screen oxide film (102 in FIG. 1A) is composed of hydrofluoric acid (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H in which H 2 O: HF is mixed in a ratio of 50: 1 to 100: 1. 2 O) The solution is removed by a cleaning process using sequentially.
한편, 터널 산화막(103)은 750℃ 내지 800℃의 온도에서 습식 산화 공정으로 형성한 후 900℃ 내지 910℃의 온도에서 질소 분위기로 20분 내지 30분간 어닐링을 실시하여 반도체 기판(101)과 터널 산화막(103)의 계면 결함 밀도를 최소화한다. 제1 실리콘층(104)은 언도프트(Undoped) 비정질실리콘층이나 폴리실리콘층으로 형성하며, SiH4를 소오스 가스로 이용하여 450℃ 내지 600℃의 온도와 0.1Torr 내지 3Torr의 낮은 압력 조건에서 LP-CVD(Low Pressure Chemical Vapor Deposition)법으로 형성하며, 250Å 내지 500Å의 두께로 형성한다.Meanwhile, the tunnel oxide film 103 is formed by a wet oxidation process at a temperature of 750 ° C. to 800 ° C. and then annealed for 20 minutes to 30 minutes in a nitrogen atmosphere at a temperature of 900 ° C. to 910 ° C. to tunnel the semiconductor substrate 101. The interface defect density of the oxide film 103 is minimized. The first silicon layer 104 is formed of an undoped amorphous silicon layer or a polysilicon layer, and using SiH 4 as the source gas, LP at a temperature of 450 ° C. to 600 ° C. and a low pressure of 0.1 Torr to 3 Torr. It is formed by CVD (Low Pressure Chemical Vapor Deposition) method, it is formed to a thickness of 250 kPa to 500 kPa.
도 1c를 참조하면, 제1 실리콘층(104) 상부에 패드 질화막(105)을 형성한다. 패드 질화막(105)은 LP-CVD법을 이용하여 900Å 내지 1500Å의 두께로 형성한다. Referring to FIG. 1C, a pad nitride film 105 is formed on the first silicon layer 104. The pad nitride film 105 is formed to a thickness of 900 kV to 1500 kV using the LP-CVD method.
도 1d를 참조하면, 소자 분리 마스크를 이용한 식각 공정으로 패드 질화막(105), 제1 실리콘층(104) 및 터널 산화막(103)을 순차적으로 식각하여 반도체 기판(101)이 소자 분리 영역을 노출시킨다. 이로써, 반도체 기판(101)의 소자 분리 영역을 노출시키는 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105)이 적층 구조로 형성되면서 플로팅 게이트를 형성하기 위한 제1 실리콘층(104)이 격리된다.Referring to FIG. 1D, the pad nitride layer 105, the first silicon layer 104, and the tunnel oxide layer 103 are sequentially etched by an etching process using an element isolation mask so that the semiconductor substrate 101 exposes the element isolation region. . As a result, the tunnel oxide film 103, the first silicon layer 104, and the pad nitride film 105, which expose the device isolation region of the semiconductor substrate 101, are formed in a stacked structure to form a first silicon layer for forming a floating gate ( 104 is isolated.
이후, 노출된 소자 분리 영역의 반도체 기판(101)을 소정 깊이까지 식각하여 트렌치(106)를 형성한다. 이때, 트렌치(106)는 측벽이 75ㅀ 내지 85ㅀ의 경사각을 갖도록 형성한다. Thereafter, the semiconductor substrate 101 of the exposed device isolation region is etched to a predetermined depth to form the trench 106. At this time, the trench 106 is formed such that the side wall has an inclination angle of 75 to 85 degrees.
도 1e를 참조하면, 트렌치의 측벽 및 저면 모서리(106a)가 둥글게 형성하기 위하여 급속 열처리(Rapid Thermal Process or Fast Thermal Process; RTP or FTP) 장비에서 수소(Hydrogen) 어닐링을 실시한다. 수소 어닐링을 실시하면 실리콘 원자 이동(Si atomic migration) 현상에 의해 트렌치의 측벽 및 저면 모서리(106a)가 둥글게 형성된다. Referring to FIG. 1E, in order to form rounded sidewalls and bottom edges 106a of the trench, hydrogen annealing is performed in a rapid thermal process (RTP or FTP) apparatus. When hydrogen annealing is performed, sidewalls and bottom edges 106a of the trench are rounded by a silicon atomic migration phenomenon.
수소를 이용한 급속 열처리 어닐링은 600℃ 내지 1050℃의 온도와 50Torr 내지 380Torr의 낮은 압력에서 100sccm 내지 2000sccm의 수소를 공급하면서 1분 내지 10분 동안 실시한다. Rapid heat treatment annealing using hydrogen is carried out for 1 to 10 minutes while supplying 100 sccm to 2000 sccm of hydrogen at a temperature of 600 ° C. to 1050 ° C. and a low pressure of 50 Torr to 380 Torr.
도 1f를 참조하면, 트렌치(106)의 측벽 및 저면을 포함한 전체 상부에 라이너 산화막(Liner oxide; 107)을 형성한다. 라이너 산화막(107)은 터널 산화막(103)의 가장 자리가 후속 공정에 의해 손상되는 것을 방지하기 위하여 형성한다. 이러한 라이너 산화막(107)은 DCS(SiH2Cl2)를 소오스로 하는 HTO(Hot Temperature Oxide) 박막으로 형성하며, 800℃ 내지 830℃의 온도와 0.1Torr 내지 1Torr의 압력이 유지된 챔버에서 LP-CVD법을 이용하여 100Å 내지 200Å의 두께로 형성한다. 라이너 산화막(107)을 형성한 후에는 질소 분위기에서 어닐링을 실시하여 산화막(107)의 막질이 치밀해지도록 한다. 이러한 질소 분위기의 어닐링은 1000℃ 내지 1100℃의 온도에서 20분 내지 30분 동안 실시한다.Referring to FIG. 1F, a liner oxide 107 is formed on the entire top including the sidewalls and the bottom of the trench 106. The liner oxide film 107 is formed to prevent the edges of the tunnel oxide film 103 from being damaged by subsequent processes. The liner oxide layer 107 is formed of a hot temperature oxide (HTO) thin film containing DCS (SiH 2 Cl 2 ) as a source, and the LP- in a chamber maintained at a temperature of 800 ° C. to 830 ° C. and a pressure of 0.1 Torr to 1 Torr. It is formed to a thickness of 100 kPa to 200 kPa using the CVD method. After the liner oxide film 107 is formed, the film quality of the oxide film 107 is densified by annealing in a nitrogen atmosphere. Annealing of such a nitrogen atmosphere is carried out for 20 to 30 minutes at a temperature of 1000 ℃ to 1100 ℃.
한편, 라이너 산화막(107)을 형성하기 전에 트렌치(106)의 측벽 및 저면에 형성된 자연 산화막(도시되지 않음)을 제거하기 위하여 세정 공정을 실시할 수 있다. 또한, 세정 공정 시 터널 산화막(103)의 노출된 가장 자리 부분을 원하는 만큼 제거하여 플래시 메모리 셀의 채널 폭(Channel Width)을 줄이거나 최소화할 수도 있다. 이러한 세정 공정은 H2O:HF가 50:1 내지 100:1의 비율로 혼합된 불화수소산(DHF)과 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시하거나, NH4F:HF가 4:1 내지 7:1로 혼합된 혼합 용액을 1:100 내지 1:300의 비율로 H2O에 희석시킨 BOE와 SC-1(NH4OH/H2O2/H2O) 용액을 순차적으로 이용하여 실시한다.Meanwhile, before the liner oxide film 107 is formed, a cleaning process may be performed to remove the native oxide film (not shown) formed on the sidewalls and bottom of the trench 106. In addition, during the cleaning process, the exposed edge portion of the tunnel oxide layer 103 may be removed as desired to reduce or minimize the channel width of the flash memory cell. This cleaning process sequentially uses hydrofluoric acid (DHF) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O) solution in which H 2 O: HF is mixed at a ratio of 50: 1 to 100: 1. Or BOE and SC-1 (NH 4 OH / H) diluted in H 2 O at a ratio of 1: 100 to 1: 300 in a mixed solution of NH 4 F: HF 4: 1 to 7: 1. 2 O 2 / H 2 O) solution is used sequentially.
도 1g를 참조하면, 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105) 사이의 공간과 트렌치(도 1f의 106)가 완전히 매립되도록 전체 상부에 절연 물질층(도시되지 않음)을 형성한다. 이때, 절연 물질층은 고밀도 플라즈마(High Density Plasma; HDP) 산화막으로 형성하며, 4000Å 내지 10000Å의 두께로 형성한다. Referring to FIG. 1G, an insulating material layer (not shown) is disposed over the entire surface such that the space between the tunnel oxide film 103, the first silicon layer 104, and the pad nitride film 105 and the trench 106 (FIG. 1F) are completely buried. ). In this case, the insulating material layer is formed of a high density plasma (HDP) oxide film, and has a thickness of 4000 kPa to 10000 kPa.
절연 물질층을 형성한 후에는 화학적 기계적 연마를 실시하여 패드 질화막(105) 상부의 절연 물질층을 제거한다. 이때, 절연 물질층뿐만 아니라, 패드 질화막(105) 상부의 라이너 산화막(107)과 패드 질화막(105)의 일부를 제거하여 패드 질화막(105)이 목표 두께만큼만 잔류하도록 화학적 기계적 연마를 실시한다. 이로 인해, 절연 물질층이 트렌치(도 1f의 106)와 트렌치(도 1f의 106) 상부의 터널 산화막(103), 제1 실리콘층(104) 및 패드 질화막(105) 사이의 공간에만 잔류하며, 이로써, 라이너 산화막(106)과 절연 물질(108)로 이루어진 소자 분리막(109)이 형성된다. 즉, 소자 분리막(109)은 라이너 산화막(106)과 고밀도 플라즈마 산화막(108)으로 이루어진다. After the insulating material layer is formed, chemical mechanical polishing is performed to remove the insulating material layer on the pad nitride film 105. At this time, not only the insulating material layer, but also a portion of the liner oxide film 107 and the pad nitride film 105 on the pad nitride film 105 are removed to perform the chemical mechanical polishing so that the pad nitride film 105 remains only the target thickness. As a result, the insulating material layer remains only in the space between the trench (106 in FIG. 1F) and the tunnel oxide film 103, the first silicon layer 104, and the pad nitride film 105 over the trench (106 in FIG. 1F), As a result, the device isolation layer 109 formed of the liner oxide layer 106 and the insulating material 108 is formed. That is, the device isolation film 109 includes a liner oxide film 106 and a high density plasma oxide film 108.
한편, 잔류하는 패드 질화막(105)의 두께에 따라 후속 공정에서 패드 질화막(105)이 완전히 제거된 후에 반도체 기판(101)의 표면보다 높게 잔류하는 소자 분리막(109)의 높이가 결정되며, 돌출된 소자 분리막(109)의 높이에 따라 제1 실리콘층(104) 및 소자 분리막(109) 상부에 형성될 제2 실리콘층(도시되지 않음)의 형태뿐만 아니라 표면적이 결정되므로, 이를 감안하여 패드 질화막(105)을 적절한 두께로 잔류시킨다. Meanwhile, the height of the device isolation film 109 remaining higher than the surface of the semiconductor substrate 101 after the pad nitride film 105 is completely removed in a subsequent process is determined according to the thickness of the remaining pad nitride film 105. According to the height of the device isolation layer 109, not only the shape but also the surface area of the first silicon layer 104 and the second silicon layer (not shown) to be formed on the device isolation layer 109 are determined. 105) is left to the appropriate thickness.
도 1h를 참조하면, 패드 질화막(도 1g의 105)을 완전히 제거한다. 이때, 패드 질화막이 제거되면서 노출된 라이너 산화막의 일부가 제거되기도 한다. 이로써, 제1 실리콘층(104)의 표면이 노출된다. 패드 질화막(도 1g의 105)은 인산(H3PO4)을 이용하여 제거한다.Referring to FIG. 1H, the pad nitride film (105 in FIG. 1G) is completely removed. At this time, a part of the exposed liner oxide film may be removed while the pad nitride film is removed. As a result, the surface of the first silicon layer 104 is exposed. The pad nitride film (105 in FIG. 1G) is removed using phosphoric acid (H 3 PO 4 ).
도 1i를 참조하면, 전체 상부에 도프트 실리콘층(110a)을 형성한다. Referring to FIG. 1I, the doped silicon layer 110a is formed over the entire surface.
도프트 실리콘층(110a)은 480℃ 내지 620℃의 온도와 0.1 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나와 PH3 가스를 이용한 LP-CVD법으로 인(P)이 도핑된 폴리실리콘층(Doped poly-Si)으로 형성한다. 도프트 실리콘층(110a)은 소자 분리막(109)의 상부뿐만 아니라 소자 분리막(109) 사이의 제1 실리콘층(104) 상부에도 형성되므로, 커플링 비(Coupling ratio)를 최대화할 수 있는 범위 내에서 요철화 형태로 400Å 내지 1000Å의 두께로 형성한다.The doped silicon layer 110a is doped with phosphorus (P) by LP-CVD using any one of SiH 4 and Si 2 H 6 and PH 3 gas at a temperature of 480 ° C. to 620 ° C. and a pressure of 0.1 to 3 Torr. It is formed of a polysilicon layer (Doped poly-Si). Since the doped silicon layer 110a is formed not only on the device isolation layer 109 but also on the first silicon layer 104 between the device isolation layers 109, a coupling ratio may be maximized. In the form of unevenness to form a thickness of 400 로 to 1000Å.
한편, 도프트 실리콘층(110a)을 형성하기 전에 패드 질화막(도 1g의 105)을 제거한 후 노출된 제1 실리콘층(104) 표면의 자연 산화막을 제거하고 제1 및 도프트 실리콘층(104 및 110a)간의 계면 효과를 최소화하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 희석된(Diluted) HF를 이용한 습식 세정 공정으로 실시하며, 세정 공정을 실시한 후 제2 실리콘층(110a)을 증착하기까지의 딜레이(Delay) 시간을 2시간 이내로 한다. Meanwhile, before the doped silicon layer 110a is formed, the pad nitride layer 105 (refer to FIG. 1G) is removed, and then the native oxide layer on the exposed surface of the first silicon layer 104 is removed, and the first and doped silicon layers 104 and The cleaning process may be performed to minimize the interfacial effect between 110a). In this case, the cleaning process may be performed by a wet cleaning process using diluted HF, and a delay time until the deposition of the second silicon layer 110a after the cleaning process is performed within 2 hours.
도 1j를 참조하면, 도프트 실리콘층(110a) 상부에는 언도프트 실리콘층(110b)을 형성한다. 이로써, 도프트 실리콘층(110a)과 언도프트 실리콘층(110b)이 적층된 구조로 이루어진 제2 실리콘층(110)이 형성된다. Referring to FIG. 1J, an undoped silicon layer 110b is formed on the doped silicon layer 110a. As a result, a second silicon layer 110 having a structure in which the doped silicon layer 110a and the undoped silicon layer 110b are stacked is formed.
상기에서, 언도프트 실리콘층(110b)은 언도프트 비정질실리콘으로 형성한다. 언도프트 실리콘층(110b)은 후속 공정에서 유전체막을 ONO 구조로 형성할 때 ONO 구조의 하부 산화막을 언도프트 실리콘층(110b) 상부에 형성하는 과정에서 N2O 가스에 의해 형성되는 자연 산화막이 불균일하게 성장되는 것을 방지하기 위한 캡핑 실리콘층 역할을 한다. 다시 말하자면, 불순물이 포함된 실리콘보다 불순물이 포함되지 않은 실리콘이 보다 덜 산화된다는 특성을 이용하여, 제2 실리콘층(110)의 상부를 언도프트 실리콘층으로 형성함으로써, 후속 공정으로 유전체막의 하부 산화막을 형성하거나 유전체막을 형성한 후 후속 열공정을 실시하는 과정에서 유전체막과 맞닿는 제2 실리콘층(110)의 상부가 산화되는 것을 방지할 수 있다.In the above, the undoped silicon layer 110b is formed of undoped amorphous silicon. In the undoped silicon layer 110b, when the dielectric film is formed in the ONO structure in a subsequent process, the natural oxide film formed by the N 2 O gas is uneven in the process of forming the lower oxide film of the ONO structure on the undoped silicon layer 110b. It serves as a capping silicon layer to prevent growth. In other words, by utilizing the property that silicon containing no impurities is less oxidized than silicon containing impurities, the upper portion of the second silicon layer 110 is formed as an undoped silicon layer, so that the lower oxide film of the dielectric film is subsequently processed. The upper portion of the second silicon layer 110 in contact with the dielectric film may be prevented from being oxidized during the subsequent thermal process after forming the dielectric film or forming the dielectric film.
이러한 언도프트 실리콘층(110b)은 510℃ 내지 550℃의 온도와 0.1Torr 내지 3Torr의 압력 조건에서 SiH4 및 Si2H6 중 어느 하나를 이용하여 LP-CVD법으로 형성할 수 있으며, 제2 실리콘층(110) 두께의 10% 내지 20% 정도의 두께로 형성하는 것이 바람직하다. 예를 들면, 언도프트 실리콘층(110b)을 100Å 내지 300Å의 두께로 형성할 수 있다.The undoped silicon layer 110b may be formed by LP-CVD using any one of SiH 4 and Si 2 H 6 at a temperature of 510 ° C. to 550 ° C. and a pressure of 0.1 Torr to 3 Torr. It is preferable to form a thickness of about 10% to 20% of the thickness of the silicon layer 110. For example, the undoped silicon layer 110b may be formed to a thickness of 100 kPa to 300 kPa.
도 1i에서 제1 실리콘층(104) 상부에 도프트 실리콘층(110a)을 형성할 때와 마찬가지로, 언도프트 실리콘층(110b)을 형성하기 전에 도프트 실리콘층(110a) 표면의 자연 산화막을 제거하고 도프트 실리콘층 및 언도프트 실리콘층(110a 및 110b)간의 계면 효과를 최소화하기 위하여 세정 공정을 실시할 수 있다. 이때, 세정 공정은 희석된(Diluted) HF를 이용한 습식 세정 공정으로 실시하며, 세정 공정을 실시한 후 언도프트 실리콘층(110b)을 증착하기까지의 딜레이(Delay) 시간을 2시간 이내로 한다. As in the case where the doped silicon layer 110a is formed on the first silicon layer 104 in FIG. 1I, the native oxide film on the surface of the doped silicon layer 110a is removed before the undoped silicon layer 110b is formed. The cleaning process may be performed to minimize the interface effect between the doped silicon layer and the undoped silicon layer 110a and 110b. In this case, the cleaning process may be performed by a wet cleaning process using diluted HF, and a delay time until the deposition of the undoped silicon layer 110b is performed after the cleaning process is performed within 2 hours.
한편, 언도프트 실리콘층(110b)은 도프트 실리콘층(110a)을 형성한 후 인-시투 방식으로 형성할 수 있다. 좀 더 구체적으로 설명하면, 도프트 실리콘층(110a)을 형성하다가 도프트 실리콘층(110a)이 목표 두께만큼 형성되면, 동일한 챔버 내에서 진공의 파괴 없이 불순물 도핑을 위한 첨가 가스(예를 들면, PH3)의 공급만을 차단하여 언도프트 실리콘층(110b)을 형성할 수 있다.Meanwhile, the undoped silicon layer 110b may be formed in an in-situ manner after the doped silicon layer 110a is formed. In more detail, when the doped silicon layer 110a is formed while the doped silicon layer 110a is formed to a target thickness, an additive gas (eg, The undoped silicon layer 110b may be formed by blocking only the supply of PH 3 ).
이 경우에는, 도프트 실리콘층(110a)을 형성한 후 실시하는 세정 공정을 생략할 수 있다. In this case, the cleaning process performed after the doped silicon layer 110a is formed can be omitted.
도 1k를 참조하면, 소자 분리막(109)의 가장자리와 중첩되면서 소자 분리막(109) 상부의 중앙 표면이 노출되도록, 소자 분리막(109)의 중앙 상부에 형성된 제2 실리콘층(110)을 제거한다. 이로써, 소자 분리막(109)의 중앙 상부에 개구부(111)가 형성되면서 제2 실리콘층(110)이 소자 분리막(109)의 폭보다 좁은 폭으로 격리된다. Referring to FIG. 1K, the second silicon layer 110 formed on the center of the device isolation layer 109 is removed to overlap the edge of the device isolation layer 109 so that the center surface of the upper portion of the device isolation layer 109 is exposed. As a result, the opening 111 is formed in the center of the device isolation layer 109, and the second silicon layer 110 is separated into a width narrower than that of the device isolation layer 109.
좀 더 상세하게 설명하면, 제2 실리콘층(110) 상부에 캡핑 질화막(도시되지 않음)을 형성한다. 이후 플로팅 게이트 마스크를 이용한 식각 공정으로 소자 분리막(109) 상부의 소정 영역의 캡핑 질화막(도시되지 않음)을 제거하여, 하부의 제2 실리콘층(110)을 노출시킨다. 전체 상부에 스페이서용 질화막(도시되지 않음)을 형성한 후 블랭킷 식각 공정으로 캡핑 질화막(도시되지 않음)의 측벽에만 스페이서용 질화막을 잔류시켜 캡핑 질화막(도시되지 않음)의 측벽에 스페이서 질화막(도시되지 않음)을 형성한다. 스페이서 질화막(도시되지 않음)이 형성됨으로 인하여, 제2 실리콘층(110)의 노출 영역은 보다 더 좁아진다. 이후, 캡핑 질화막(도시되지 않음) 및 스페이서 질화막(도시되지 않음)을 식각 마스크로 이용한 식각 공정으로 제2 실리콘층(110)의 노출된 영역을 제거한다. 제2 실리콘층(110)이 식각되면서 소자 분리막(109) 상부의 중앙 표면이 노출된다. 이후, 캡핑 질화막(도시되지 않음) 및 스페이서 질화막(도시되지 않음)을 제거한다. 이로써, 식각 장비가 허용하는 디자인 룰보다 더 작은 0.1um이하의 간격으로 제2 실리콘층(110)을 분리시킬 수 있으며, 콘트롤 게이트로 사용되는 실리사이드층(도시되지 않음) 증착 시 심(Seam)이 형성되는 것을 방지할 수 있을 정도로 충분히 작은 스페이스를 가지는 셀을 구현할 수 있다. In more detail, a capping nitride layer (not shown) is formed on the second silicon layer 110. Subsequently, a capping nitride layer (not shown) in a predetermined region on the device isolation layer 109 is removed by an etching process using a floating gate mask to expose the lower second silicon layer 110. After the spacer nitride film (not shown) is formed on the entire surface, the spacer nitride film is left only on the sidewall of the capping nitride film (not shown) by a blanket etching process, thereby forming the spacer nitride film (not shown) on the sidewall of the capping nitride film (not shown). Not formed). As the spacer nitride film (not shown) is formed, the exposed region of the second silicon layer 110 becomes narrower. Thereafter, an exposed region of the second silicon layer 110 is removed by an etching process using a capping nitride film (not shown) and a spacer nitride film (not shown) as an etching mask. As the second silicon layer 110 is etched, the center surface of the upper portion of the device isolation layer 109 is exposed. Thereafter, the capping nitride film (not shown) and the spacer nitride film (not shown) are removed. As a result, the second silicon layer 110 may be separated at intervals of 0.1 μm or less, which is smaller than the design rule permitted by the etching equipment, and the seam during deposition of the silicide layer (not shown) used as the control gate may be reduced. It is possible to implement a cell having a space small enough to prevent its formation.
도 1l을 참조하면, 제2 실리콘층(110)을 형성한 후, 제2 실리콘층(110) 계면에 저유전 산화막(SiO2)이 형성되는 것을 방지하기 위하여. 제2 실리콘층(110)의 표면에 산화 방지막(112)을 형성하거나, 제2 실리콘층(110)의 표면을 소정의 두께만큼 산화 방지막(112)으로 형성한다. 이때, 산화 방지막(112)은 질화물 계열의 물질로 형성할 수 있으며, 산화 방지막(112)은 다음에서 설명하는 방법으로 형성할 수 있다.Referring to FIG. 1L, after the second silicon layer 110 is formed, in order to prevent the low dielectric oxide film (SiO 2 ) from being formed at the interface of the second silicon layer 110. The antioxidant film 112 is formed on the surface of the second silicon layer 110, or the surface of the second silicon layer 110 is formed as the antioxidant film 112 by a predetermined thickness. In this case, the antioxidant layer 112 may be formed of a nitride-based material, and the antioxidant layer 112 may be formed by the method described below.
첫 번째로, 제2 실리콘층(110)을 형성한 후, 인-시투(In-situ) 또는 익스-시투(Ex-situ)로 NO 분위기 또는 N2 분위기에서 300℃ 내지 600℃로 1분 내지 10분 동안 플라즈마(Plasma)를 이용하여 제2 실리콘층(110)의 표면을 질화(Nitridation)시켜 산화 방지막(112)을 형성할 수 있다.First, after the second silicon layer 110 is formed, in-situ or ex-situ for 1 minute at 300 ° C. to 600 ° C. in a NO atmosphere or an N 2 atmosphere. The antioxidant layer 112 may be formed by nitriding the surface of the second silicon layer 110 using a plasma for 10 minutes.
두 번째로, RTP(Rapid Thermal Process)를 이용하여 NO 분위기 또는 N2 분위기에서 700℃ 내지 1100℃로 어닐링(Annealing)을 실시하여 산화 방지막(112)을 형성할 수 있다.Second, the antioxidant film 112 may be formed by annealing at 700 ° C. to 1100 ° C. in an NO atmosphere or an N 2 atmosphere using a rapid thermal process (RTP).
세 번째로, 전기로(furnace)를 이용하여 NO 분위기 또는 N2 분위기에서 700℃ 내지 1000℃로 제2 실리콘층(110)의 표면을 질화(Nitridation)시켜 산화 방지막(112)을 형성할 수 있다.Third, the antioxidant layer 112 may be formed by nitriding the surface of the second silicon layer 110 at 700 ° C. to 1000 ° C. in an NO atmosphere or an N 2 atmosphere using an electric furnace. .
한편, 산화 방지막(111)을 형성하기 전에, HF 또는 BOE를 이용한 전처리 세정공정을 먼저 실시하여 제2 실리콘층(110) 표면의 자연산화막을 제거할 수도 있다. 이후, 추가적인 자연 산화막이 형성되는 것을 방지하기 위하여 2시간 이내에 유전체막을 형성하는 것이 바람직하다. On the other hand, before the antioxidant film 111 is formed, a pre-treatment cleaning process using HF or BOE may be performed first to remove the natural oxide film on the surface of the second silicon layer 110. Thereafter, it is preferable to form a dielectric film within 2 hours to prevent the formation of additional natural oxide film.
도 1m을 참조하면, 산화 방지막(112)을 포함한 전체 구조 상에 유전체막(113), 콘트롤 게이트용 제3 실리콘층(114) 및 실리사이드층(115)을 순차적으로 형성한다. Referring to FIG. 1M, the dielectric film 113, the third silicon layer 114 for the control gate and the silicide layer 115 are sequentially formed on the entire structure including the antioxidant film 112.
상기에서, 유전체막(113)은 하부 산화막(SiO2), 실리콘 질화막(Si3N4) 및 상부 산화막(SiO2)이 순차적으로 적층된 구조인 ONO 구조로 형성할 수 있다. 또한, 실리사이드층(115)은 텅스텐 실리사이드(WSix)층으로 형성할 수 있다.The dielectric layer 113 may have an ONO structure in which a lower oxide layer (SiO 2 ), a silicon nitride layer (Si 3 N 4 ), and an upper oxide layer (SiO 2 ) are sequentially stacked. In addition, the silicide layer 115 may be formed of a tungsten silicide (WSix) layer.
이때, 유전체막(113)의 하부 및 상부 산화막은 우수한 내압과 TDDB(Time Dependent Dielectric Breakdown) 특성이 우수한 DCS(SiH2Cl2)와 N2O 가스를 소오스 가스로 사용하여 형성한 HTO(Hot Temperature Oxide)막으로 형성할 수 있으며, 실리콘 질화막은 650℃ 내지 800℃의 온도와 1 내지 3Torr의 저압에서 DCS(SiH2Cl2)와 NH3 가스를 사용한 LP-CVD법으로 형성한다. 특히, 하부 산화막은 400℃ 내지 700℃에서 증착 장비로 장착한 후 810℃ 내지 850℃의 온도와 0.1 내지 3Torr의 저압에서 LP-CVD법으로 형성한다. 한편, 하부 산화막을 형성하는 과정에서 제2 실리콘층(110a)에 도핑된 불순물이 제3 실리콘층(110b)으로 확산되어 제 3 실리콘층(110b)도 전도성을 갖게된다.In this case, the lower and upper oxide films of the dielectric film 113 may be formed by using HTO (Hot Temperature) formed by using DCS (SiH 2 Cl 2 ) and N 2 O gas having excellent internal pressure and TDDB (Time Dependent Dielectric Breakdown) characteristics. Oxide film), and the silicon nitride film is formed by LP-CVD using DCS (SiH 2 Cl 2 ) and NH 3 gas at a temperature of 650 ° C. to 800 ° C. and a low pressure of 1 to 3 Torr. In particular, the lower oxide film is formed by deposition equipment at 400 ° C to 700 ° C and then formed by LP-CVD at a temperature of 810 ° C to 850 ° C and a low pressure of 0.1 to 3 Torr. Meanwhile, in the process of forming the lower oxide layer, impurities doped in the second silicon layer 110a are diffused into the third silicon layer 110b so that the third silicon layer 110b also has conductivity.
한편, 유전체막의 제1 산화막인 하부 산화막 증착 시 보우트로의 로딩은 고온에서 이워지는데, 이때 대기 중의 O2에 의하여 산화가 발생하게 된다. 따라서, 하부 산화막을 증착하기 위한 보우트 로딩 시 보우트 로딩 온도를 상온 내지 300℃의 낮은 온도로 설정하면 대기 중의 산소에 의한 산화를 억제할 수 있다. 이러한 조치는 플로팅 게이트용 제2 실리콘층(110)의 산화를 보다 더 억제할 수 있다. 따라서, 셀의 전기적 특성을 보다 더 향상시킬 수 있다.Meanwhile, when the lower oxide film, which is the first oxide film of the dielectric film, is deposited, the loading into the boat is heated at a high temperature, and oxidation is caused by O 2 in the atmosphere. Therefore, when the boat loading temperature is set at a low temperature of room temperature to 300 ° C. during the boat loading for depositing the lower oxide film, oxidation by oxygen in the atmosphere can be suppressed. This measure may further suppress oxidation of the second silicon layer 110 for the floating gate. Thus, the electrical characteristics of the cell can be further improved.
유전체막(113)을 ONO 구조로 형성한 후에는 막간의 계면 특성을 향상시키기 위하여 750℃ 내지 800℃의 온도에서 습식 산화 방식으로 스팀 어닐(Steam anneal)을 실시할 수도 있다. 한편, 유전체막(113)의 하부 산화막, 실리콘 질화막 및 상부 산화막은 소자 특성에 부합되는 두께로 증착하되 각각의 공정을 시간 지연없이(No time delay) 진행하여 자연 산화막이나 불순물에 의해 오염되는 것을 방지한다. 이때, 바람직하게는 하부 산화막을 35Å 내지 60Å의 두께로 형성하고, 실리콘 질화막을 50Å 내지 65Å의 두께로 형성하며, 상부 산화막을 35Å 내지 60Å의 두께로 형성한다. 또한, 스팀 어닐링은 Si w/f(Monitoring wafer) 기준으로 산화 목표 두께가 150Å 내지 300Å이 되도록 실시한다. After the dielectric film 113 is formed in the ONO structure, steam anneal may be performed by wet oxidation at a temperature of 750 ° C to 800 ° C in order to improve the interfacial properties between the films. On the other hand, the lower oxide film, silicon nitride film and the upper oxide film of the dielectric film 113 is deposited to a thickness corresponding to the device characteristics, but each process is performed without a time delay (No time delay) to prevent contamination by natural oxide film or impurities do. At this time, preferably, the lower oxide film is formed to a thickness of 35 kPa to 60 kPa, the silicon nitride film is formed to a thickness of 50 kPa to 65 kPa, and the upper oxide film is formed to a thickness of 35 kPa to 60 kPa. In addition, steam annealing is performed so that the oxidation target thickness is 150 kPa to 300 kPa based on Si w / f (Monitoring wafer).
콘트롤 게이트용 제4 실리콘층(114)은 560℃ 내지 620℃의 온도와 0.1Torr 내지 3Torr의 압력에서 500Å 내지 1000Å 두께의 도프트 폴리실리콘층으로 형성한다. 실리사이드층(115)은 접착 강도가 우수한 MS(SiH4) 및 DCS(SiH2Cl2) 중 어느 하나와 WF6을 공급한 후 300℃ 내지 500℃의 온도에서 이들을 반응시켜 불소를 함유하면서 후속 어닐링 공정에 의한 스트레스가 적고 우수한 스텝 커버리지를 가지며 면저항(Rs)이 작은 텅스텐 실리사이드층으로 형성한다. 이때, 텅스텐 실리사이드층(115)은 화학적 양론비가 2.0 내지 2.8이 되도록 성장시킨다.The fourth silicon layer 114 for the control gate is formed of a doped polysilicon layer having a thickness of 500 Pa to 1000 Pa at a temperature of 560 ° C. to 620 ° C. and a pressure of 0.1 Torr to 3 Torr. A silicide layer 115 is excellent MS adhesion strength (SiH 4) and DCS (SiH 2 Cl 2) of any of the subsequent annealing after supplying WF 6 by them at a temperature of 300 ℃ to 500 ℃ with fluorine It is formed of a tungsten silicide layer having low stress due to the process, excellent step coverage, and small sheet resistance (Rs). At this time, the tungsten silicide layer 115 is grown to have a stoichiometric ratio of 2.0 to 2.8.
이후, 도면에는 도시되어 있지 않지만, 실리사이드층(115) 상부에 SiOxNy 또는 Si3N4로 이루어진 반사 방지막(도시되지 않음)을 형성한 후 콘트롤 게이트 마스크를 이용한 식각 공정으로 반사 방지막, 실리사이드층(115), 제4 실리콘층(114) 및 유전체막(113)을 패터닝하여 제4 실리콘층(114)과 실리사이드층(115)으로 이루어진 콘트롤 게이트(116)를 형성한다. 이후, 패터닝된 반사 방지막을 이용한 자기 정렬 식각 공정으로 제1 및 제2 실리콘층(104 및 110)을 패터닝하여 제1 및 제2 실리콘층(104 및 110)으로 이루어진 플로팅 게이트(116)를 형성한다. 이로써, 플래시 메모리 셀이 제조된다.Subsequently, although not shown in the drawing, an antireflection film (not shown) formed of SiOxNy or Si 3 N 4 is formed on the silicide layer 115 and then the antireflection film and silicide layer 115 are formed by an etching process using a control gate mask. ), The fourth silicon layer 114 and the dielectric film 113 are patterned to form the control gate 116 including the fourth silicon layer 114 and the silicide layer 115. Subsequently, the first and second silicon layers 104 and 110 are patterned by a self-aligned etching process using a patterned anti-reflection film to form the floating gate 116 formed of the first and second silicon layers 104 and 110. . In this way, a flash memory cell is manufactured.
상술한 바와 같이, 본 발명은 다음과 같은 효과를 얻을 수 있다.As described above, the present invention can obtain the following effects.
1. 패드 산화공정(Pad oxidation), 측벽 희생 산화공정(Wall SAC oxidation), 측벽 산화공정(wall oxidation) 공정 등을 생략할 수 있어 공정 단계를 감소시키고, 원가를 절감할 수 있다. 1. Pad oxidation, sidewall sacrificial oxidation, and sidewall oxidation can be omitted, thereby reducing process steps and reducing costs.
2. 수소 어닐링(Hydrogen anneal) 공정으로 트렌치의 상부 모서리를 둥글게 라운딩 처리함으로서, 보다 용이하게 라운딩 처리를 실시할 수 있다. 2. Rounding the upper edge of the trench by the hydrogen anneal process makes the rounding process easier.
3. 측벽 산화공정(Side wall oxidation)에 의하여, 트렌치 상부 모서리에서 산화막이 원하는 두께보다 얇게 증착되는 현상을 방지할 수 있으며, 라이너 산화막 증착 전에 실시하는 전처리 세정공정을 통하여 원하는 임계치수(Critical Dimension) 만큼의 활성(Active) 영역을 확보할 수 있어 소자의 리텐션 불량(Retention fail)이나 빠른 소거(Fast erase)와 같은 문제점을 개선하여 신뢰성을 확보할 수 있다.3. By the side wall oxidation process, it is possible to prevent the oxide film from being deposited thinner than the desired thickness at the upper edge of the trench, and the desired critical dimension through the pre-treatment cleaning process performed before the liner oxide film is deposited. As much as the active area can be secured, reliability can be secured by improving problems such as retention failure or fast erase of the device.
4. 추가적인 터널 산화막의 손상을 방지하여 채널 영역 내에서의 균일(Uniform)한 터널 산화막을 유지할 수 있어 소자 특성개선에 도움이 된다.4. By preventing additional damage to tunnel oxide, it is possible to maintain uniform tunnel oxide in the channel region, which helps to improve device characteristics.
5. 폴리팅 게이트용 제2 실리콘층 형성 시 인-시투(In-situ) 방식을 적용하여 상부를 언도프트 실리콘층으로 형성함으로써, 추가 공정없이도 도프트 실리콘층보다 산화 저항성이 우수한 실리콘층을 형성할 수 있다. 5. When forming the second silicon layer for the polishing gate to form an upper layer as an undoped silicon layer by applying an in-situ method, thereby forming a silicon layer having better oxidation resistance than the doped silicon layer without further processing can do.
6. ONO 유전체 박막의 첫 번째 박막인 제1 산화막(DCS-HTO) 증착 전에, 플로팅 게이트용 제2 실리콘층의 전체 표면에 산화방지막을 형성함으로써, 제1 산화막을 형성하기 위하여 고온의 보우트로 로딩(Boat loading)되는 과정에서도 제2 실리콘층의 표면이 산화되는 것을 방지할 수 있다. 6. Before the deposition of the first oxide film (DCS-HTO), which is the first thin film of the ONO dielectric thin film, by forming an anti-oxidation film on the entire surface of the second silicon layer for the floating gate, loading it with a high temperature bow to form the first oxide film. In the process of boat loading, the surface of the second silicon layer may be prevented from being oxidized.
7. 산화 방지막을 형성함으로써, 유전체막을 형성한 후 막질을 치밀화하거나 유전체막에 존재하는 핀-홀(Pin-Hole)등을 제거하고 유전상수를 높이기 위하여 실시하는 750℃이상의 고온 습식 어닐링 공정 시 제2 실리콘층이 산화되는 것을 방지할 수 있다. 또한, 게이트 패터닝 후, 게이트 측벽에 발생된 손상이나 스트레스를 완화하기 위하여 실시하는 750℃ 이상의 고온 건식 어닐링 공정 시에도 제2 실리콘층과 유전체막의 계면에서 산화가 진행되는 것을 방지하고, 유효산화막 두께의 증가를 방지할 수 있다.7. Formation of the anti-oxidation film enables the high temperature wet annealing process of 750 ° C. or higher to increase the dielectric constant after densifying the film quality or removing the pin-holes existing in the dielectric film after forming the dielectric film. 2 The silicon layer can be prevented from being oxidized. In addition, after the gate patterning, oxidation is prevented from progressing at the interface between the second silicon layer and the dielectric film even at a high temperature dry annealing process of 750 ° C. or higher performed to alleviate damage or stress occurring on the sidewalls of the gate. The increase can be prevented.
8. 플로팅 게이트용 제2 실리콘층의 불균일한 산화는 유전상수 값을 낮출 뿐만 아니라 국부적인 산화로 인하여 취약 포인트가 발생하게 되고, 이러한 취약 포인트는 누설전류(Leakage current)의 원인이 되며 항복전압(Breakout Voltage)을 저하시키는데, 산화방지막으로 이러한 문제점을 해결함으로써 셀의 전기적 특성이 저하되는 것을 방지할 수 있다. 8. The nonuniform oxidation of the second silicon layer for the floating gate not only lowers the dielectric constant value, but also causes weak points due to local oxidation, and these weak points cause leakage current and breakdown voltage ( In order to reduce the breakout voltage, it is possible to prevent the degradation of the electrical characteristics of the cell by solving this problem with an antioxidant.
9. 특히, 산화방지막을 형성하기 위한 질화처리 시 NH3 가스나 N2/H2 가스 대신에 저온에서 분해가 잘되는 NO 가스 또는 N2 가스를 사용하으로써, 질화 처리 공정을 보다 안정적으로 실시하여 공정의 신뢰성을 향상시킬 수 있다.9. In particular, the nitriding treatment process is more stably carried out by using NO gas or N 2 gas, which is well decomposed at low temperature, in place of NH 3 gas or N 2 / H 2 gas during nitriding treatment to form an antioxidant film. The reliability of the process can be improved.
10. 이상과 같은 공정이외에 앞에서 언급한 것처럼 유전체막의 제1 산화막 증착 시 보우트로의 로딩은 고온에서 이워지는데, 이때 대기 중의 O2에 의하여 산화가 발생하게 된다. 따라서, ONO-1 증착시의 보우트 로딩 온도를 300℃이하로 낮추면 대기 중의 산소에 의한 산화를 억제할 수 있다. 이러한 조치는 플로팅 게이트용 제2 실리콘층의 산화를 보다 더 억제할 수 있다. 따라서, 셀의 전기적 특성을 보다 더 향상시킬 수 있다.10. As described above, in addition to the above-described process, the loading of the dielectric film to the bow during the deposition of the first oxide film is increased at high temperature, in which oxidation is caused by O 2 in the atmosphere. Therefore, when the boat loading temperature at the time of ONO-1 vapor deposition is lowered below 300 degreeC, oxidation by oxygen in air can be suppressed. This measure can further suppress oxidation of the second silicon layer for the floating gate. Thus, the electrical characteristics of the cell can be further improved.
11. 복잡한 공정/장비의 추가 소요 없이 기존의 장비와 공정을 이용하여 응용/적용 가능하여 낮은 비용(low cost)과 높은 신뢰성(high reliability)을 가지는 소자 형성이 가능하다.11. It is possible to apply / apply using existing equipment and processes without the need for complicated process / equipment, so that it is possible to form devices with low cost and high reliability.
도 1a 내지 도 1m은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도들이다. 1A to 1M are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
101 : 반도체 기판 102 : 스크린 산화막101 semiconductor substrate 102 screen oxide film
103 : 터널 산화막 104 : 제1 실리콘층103 tunnel oxide film 104 first silicon layer
105 : 패드 질화막 106 : 트렌치105: pad nitride film 106: trench
106a ; 트렌치 상부 및 저면 모서리106a; Trench top and bottom edges
107 ; 라이너 산화막 108 : 절연 물질107; Liner Oxide 108: Insulating Material
109 : 소자 분리막 110a : 도프트 실리콘층109 device isolation layer 110a doped silicon layer
110b : 언도프트 실리콘층 110 : 제2 실리콘층110b: undoped silicon layer 110: second silicon layer
111 : 개구부 112 : 산화 방지막111: opening 112: antioxidant film
113 : 유전체막 113 : 제3 실리콘층113: dielectric film 113: third silicon layer
114 : 실리사이드층 115 : 콘트롤 게이트 114: silicide layer 115: control gate
116 : 플로팅 게이트 116: floating gate
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001742A KR100671623B1 (en) | 2004-01-09 | 2004-01-09 | Method of manufacturing a flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040001742A KR100671623B1 (en) | 2004-01-09 | 2004-01-09 | Method of manufacturing a flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050073370A true KR20050073370A (en) | 2005-07-13 |
| KR100671623B1 KR100671623B1 (en) | 2007-01-18 |
Family
ID=37262489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040001742A KR100671623B1 (en) | 2004-01-09 | 2004-01-09 | Method of manufacturing a flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100671623B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809338B1 (en) * | 2006-09-21 | 2008-03-05 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
-
2004
- 2004-01-09 KR KR1020040001742A patent/KR100671623B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100809338B1 (en) * | 2006-09-21 | 2008-03-05 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
| US7537993B2 (en) | 2006-09-21 | 2009-05-26 | Samsung Electronics Co., Ltd. | Methods of forming semiconductor devices having tunnel and gate insulating layers |
| US7893482B2 (en) | 2006-09-21 | 2011-02-22 | Samsung Electronics Co., Ltd. | Semiconductor devices having tunnel and gate insulating layers |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100671623B1 (en) | 2007-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100550779B1 (en) | Method of manufacturing a flash memory device | |
| KR100426483B1 (en) | Method of manufacturing a flash memory cell | |
| KR100471575B1 (en) | Method of manufacturing flash memory device | |
| KR20030053317A (en) | Method of manufacturing a flash memory cell | |
| KR100648194B1 (en) | Method of manufacturing a semiconductor device | |
| KR100537277B1 (en) | Method of manufacturing a semiconductor device | |
| KR20040013612A (en) | Method of manufacturing semiconductor device having an ONO layer | |
| KR100670925B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100875067B1 (en) | Manufacturing Method of Flash Memory Device | |
| KR100590396B1 (en) | Method of manufacturing a flash memory cell | |
| KR100523920B1 (en) | Method of manufacturing a flash device | |
| KR20050002246A (en) | Method of manufacturing a flash memory cell | |
| KR100537276B1 (en) | Method of manufacturing a semiconductor device | |
| US7132328B2 (en) | Method of manufacturing flash memory device | |
| KR100671623B1 (en) | Method of manufacturing a flash memory device | |
| US6803277B1 (en) | Method of forming gate electrode in flash memory device | |
| KR20050086296A (en) | Method of manufacturing a flash memory device | |
| KR100466189B1 (en) | Method of manufacturing a flash memory cell | |
| KR100482760B1 (en) | Method of manufacturing a flash memory device | |
| KR100856300B1 (en) | Method of manufacturing a flash memory cell | |
| KR20020095690A (en) | Method of manufacturing flash memory device | |
| KR20030044146A (en) | Method of manufacturing a flash memory cell | |
| KR20030094440A (en) | Method of forming a isolation layer in a semiconductor device and manufacturing a flash memory cell using the same | |
| US20030003772A1 (en) | Method of manufacturing semiconductor device having insulating film | |
| KR20090077278A (en) | Manufacturing method a flash memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20101224 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |