KR20050050713A - Method for forming contact plug of semicondutor device - Google Patents
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Abstract
본 발명은 콘택 플러그 형성방법을 개시한다. 개시된 본 발명의 방법은, 소정의 하부 구조물을 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계와, 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀에 의해 노출된 기판 표면을 건식 및 습식 세정하는 단계와, 상기 세정된 기판 결과물을 200∼600℃의 온도 및 수mTorr∼수Torr의 압력에서 수소 플라즈마 처리하여 기판 계면에 있는 자연산화막을 제거하는 단계와, 상기 층간절연막 상에 콘택홀을 매립하도록 실리콘층을 증착함과 동시에 열에 의해 기판 계면에 에피 실리콘층을 성장시키는 단계와, 상기 층간절연막이 노출되도록 상기 실리콘층을 에치백하는 단계를 포함한다. The present invention discloses a method for forming a contact plug. The disclosed method includes providing a silicon substrate having an interlayer insulating film formed on a front surface thereof to cover a predetermined lower structure, forming a contact hole to expose the substrate by etching the interlayer insulating film, and forming the contact hole. Dry and wet cleaning the exposed substrate surface, and removing the natural oxide film on the substrate interface by subjecting the resultant substrate to hydrogen plasma at a temperature of 200 to 600 ° C. and a pressure of several mTorr to several Torr. And depositing a silicon layer to fill a contact hole on the interlayer insulating film, simultaneously growing an epi silicon layer at a substrate interface by heat, and etching back the silicon layer to expose the interlayer insulating film. .
Description
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 보다 상세하게는, 써멀 버짓이 낮으면서도 플러그와 기판간의 계면 특성을 향상시킬 수 있는 콘택 플러그 형성방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly, to a method of forming a contact plug which can improve the interface characteristics between a plug and a substrate while having a low thermal budget.
반도체 소자의 고집적화가 진행됨에 따라 게이트 길이가 작아지게 되었고, 이와 관련해서, 적절한 문턱전압(Vt)을 얻기 위해 필연적으로 과도한 문턱전압 조절 이온주입을 요구하게 되었다. 그런데, 이러한 과도한 문턱전압 조절 이온주입은 리프레쉬(refresh) 특성을 열화시키는 것으로 잘 알려져 있다. 또한, 소자의 미세화에 따라 리프레쉬 특성에 큰 영향을 미치는 캐패시턴스 확보가 점점 어려워지고 있기 때문에 리프레쉬 마진이 점점 줄어들고 있는 실정이다. As the integration of semiconductor devices proceeds, the gate length becomes smaller, and in this connection, excessive threshold voltage control ion implantation is inevitably required to obtain an appropriate threshold voltage (Vt). However, such excessive threshold voltage control ion implantation is well known to degrade the refresh (refresh) characteristics. In addition, as the miniaturization of the device is becoming increasingly difficult to secure the capacitance that greatly affects the refresh characteristics, the refresh margin is gradually decreasing.
여기서, 상기 리프레쉬 특성에 영향을 미치는 요소는 여러가지가 있으며, 예컨데, 플러그 물질로서 폴리실리콘을 사용하는 경우, 적절한 접촉저항을 얻기 위해서 대략 ∼1E20 오더(order)의 인(P) 도핑을 하는 것이 일반적인데, 이러한 인(P)이 후속 열 공정에 의하여 접합영역이나 셀 트랜지스터로 확산됨에 따라 리프레쉬 특성에 악영향을 미치게 된다. Here, there are many factors affecting the refresh characteristics. For example, when polysilicon is used as the plug material, it is common to perform phosphorus (P) doping of approximately ˜1E20 orders in order to obtain an appropriate contact resistance. The phosphorus (P) is adversely affected by the refresh characteristics as it is diffused into the junction region or the cell transistor by a subsequent thermal process.
또한, 리프레쉬 특성을 향상시키기 위하여 플러그 이온주입과 같은 추가 이온주입을 행하는 경우도 있는데, 이 또한 플러그 이온주입된 인(P)의 외방확산으로 인해 오히려 리프레쉬 특성에 악영향을 미치게 된다. Further, in order to improve the refresh characteristics, additional ion implantation such as plug ion implantation may be performed, but this also adversely affects the refresh characteristic due to outward diffusion of the phosphorus (P) implanted with the plug ion.
반면, 콘택 플러그 형성시, 인(P)의 도핑농도를 무조건 낮추면, 접촉저항이 증가하여 전류구동능력이 크게 감소하게 된다. 따라서, 적절한 공정 조건의 확보가 필수적이다. On the other hand, when forming a contact plug, if the doping concentration of phosphorus (P) is unconditionally lowered, the contact resistance increases and the current driving capability is greatly reduced. Therefore, ensuring proper process conditions is essential.
한편, 콘택 플러그를 형성함에 있어, 기판 표면과 콘택 플러그의 계면에 디펙트(defect)가 존재하는 경우에는 소자 신뢰성이 저하된다. On the other hand, in forming the contact plug, when there is a defect at the interface between the substrate surface and the contact plug, device reliability is lowered.
따라서, 이와 같은 문제를 해결하기 위해서 선택적 에피택셜 성장(Selective Epitaxial Growth)을 이용한 에피 실리콘층을 플러그 물질로 이용하는 방법이 제안되었다. 상기 에피 실리콘층을 플러그 물질로 이용하면, 인(P)의 도핑 농도가 낮더라도 계면 특성이 향상되기 때문에 콘택저항을 낮출 수 있다. Therefore, in order to solve this problem, a method of using an epitaxial silicon layer using a selective epitaxial growth as a plug material has been proposed. When the epi silicon layer is used as the plug material, even if the doping concentration of phosphorus (P) is low, the interface property may be improved, thereby reducing contact resistance.
그러나, 종래 기술에 따른 에피 실리콘층의 성장 공정은 써멀 버짓(thermal budget)이 높기 때문에 도핑 농도에 따라서는 폴리실리콘 보다 낮은 도핑농도를 가짐에도 불구하고 인(P)이 기판 접합영역으로 확산하는 양상이 크게 나타날 수 있으며, 그래서, 오히려 리프레쉬 특성을 악화시킬 소지를 안고 있다. However, since the epitaxial layer growth process according to the prior art has a high thermal budget, phosphorus (P) diffuses into the substrate bonding region in spite of having a lower doping concentration than polysilicon depending on the doping concentration. This may appear large and, therefore, has the potential to deteriorate the refresh characteristics.
결국, 택 공정에 대한 새로운 기술은 리프레쉬 특성 향상 및 전류구동능력을 높이기 위해 써멀 버짓(thermal budget)이 낮으면서도 기판과의 계면 특성이 우수한 플러그 구조가 요구된다.As a result, the new technology for the tack process requires a plug structure having a low thermal budget and excellent interface with the substrate in order to improve refresh characteristics and increase current driving capability.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 써멀 버짓이 낮으면서도 플러그와 기판간의 계면 특성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공함에 그 목적이 있다.Accordingly, an object of the present invention is to provide a method for forming a contact plug of a semiconductor device capable of improving an interface property between a plug and a substrate while having a low thermal budget.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 소정의 하부 구조물을 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계; 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출된 기판 표면을 건식 및 습식 세정하는 단계; 상기 세정된 기판 결과물을 200∼ 600℃의 온도 및 수mTorr∼수Torr의 압력에서 수소 플라즈마 처리하여 기판 계면에 있는 자연산화막을 제거하는 단계; 상기 층간절연막 상에 콘택홀을 매립하도록 실리콘층을 증착함과 동시에 열에 의해 기판 계면에 에피 실리콘층을 성장시키는 단계; 및 상기 층간절연막이 노출되도록 상기 실리콘층을 에치백하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다. In order to achieve the above object, the present invention provides a silicon substrate formed with an interlayer insulating film on the front surface to cover a predetermined lower structure; Etching the interlayer insulating film to form a contact hole exposing a substrate; Dry and wet cleaning the substrate surface exposed by the contact hole; Removing the natural oxide film on the substrate interface by subjecting the cleaned substrate resultant to hydrogen plasma at a temperature of 200 to 600 ° C. and a pressure of several mTorr to several Torr; Depositing a silicon layer to fill a contact hole on the interlayer insulating film and growing an epi silicon layer at a substrate interface by heat; And etching back the silicon layer to expose the interlayer insulating layer.
여기서, 상기 수소 플라즈마 처리는 수소 가스에 질소 가스를 함께 첨가하여 수행하며, 상기 수소 가스와 질소 가스의 유량은 각각 20∼500sccm 및 0∼2000sccm 정도로 한다. 상기 수소 플라즈마 처리는 파워로서 마이크로웨이브를 500∼2000W 정도 인가하고, 기판 바이어스(bias)는 20V 이하로 인가하여 수행한다. Here, the hydrogen plasma treatment is performed by adding nitrogen gas to the hydrogen gas, and the flow rates of the hydrogen gas and the nitrogen gas are about 20 to 500 sccm and 0 to 2000 sccm, respectively. The hydrogen plasma treatment is performed by applying about 500 to 2000W of microwaves as a power, and applying a substrate bias of 20V or less.
상기 수소 플라즈마 처리는 수소 가스에 아르곤(Ar), 헬륨(He) 및 네온(Ne)으로 구성된 그룹으로부터 선택되는 어느 하나의 불활성 가스를 함께 첨가하여 수행할 수도 있다. The hydrogen plasma treatment may be performed by adding any one inert gas selected from the group consisting of argon (Ar), helium (He), and neon (Ne) to the hydrogen gas.
상기 실리콘층을 증착하는 단계는, 상기 수소 플라즈마 처리하는 단계 후 진공도를 유지하여 진행하며, 530∼650℃의 온도에서 DCS와 H2 및 PH3 가스를 사용하여 수행한다. The depositing of the silicon layer may be performed by maintaining a vacuum degree after the hydrogen plasma treatment, and using DCS, H 2, and PH 3 gas at a temperature of 530 to 650 ° C.
또한, 본 발명은, 소정의 하부 구조물을 덮도록 전면 상에 층간절연막이 형성된 실리콘 기판을 제공하는 단계; 상기 층간절연막을 식각하여 기판을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀에 의해 노출된 기판 표면을 건식 및 습식 세정하는 단계; 상기 세정된 기판 결과물을 200∼600℃의 온도 및 수mTorr∼수Torr의 압력에서 수소 플라즈마 처리하여 기판 계면에 있는 자연산화막을 제거하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 소정 두께로 하부 도프트 에피 실리콘층을 증착하는 단계; 상기 콘택홀을 매립하도록 상기 하부 도프트 에피 실리콘층 상에 상부 도프트 실리콘층을 증착하는 단계; 및 상기 층간절연막이 노출되도록 상기 상부 도프트 실리콘층과 하부 도프트 에피 실리콘층을 에치백하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법을 제공한다. In addition, the present invention includes the steps of providing a silicon substrate having an interlayer insulating film formed on the front surface to cover a predetermined lower structure; Etching the interlayer insulating film to form a contact hole exposing a substrate; Dry and wet cleaning the substrate surface exposed by the contact hole; Removing the natural oxide film on the substrate interface by subjecting the cleaned substrate resultant to hydrogen plasma at a temperature of 200 to 600 ° C. and a pressure of several mTorr to several Torr; Depositing a lower doped epi silicon layer on the interlayer insulating layer including the contact hole at a predetermined thickness; Depositing an upper doped silicon layer on the lower doped epi silicon layer to fill the contact hole; And etching back the upper doped silicon layer and the lower doped epi silicon layer to expose the interlayer insulating layer.
여기서, 상기 수소 플라즈마 처리는 수소 가스에 질소 가스를 함께 첨가하여 수행하며, 상기 수소 가스와 질소 가스의 유량은 각각 20∼500sccm 및 0∼2000sccm 정도로 한다. 상기 수소 플라즈마 처리는 파워로서 마이크로웨이브를 500∼2000W 정도 인가하고, 기판 바이어스(bias)는 20V 이하로 인가하여 수행한다. Here, the hydrogen plasma treatment is performed by adding nitrogen gas to the hydrogen gas, and the flow rates of the hydrogen gas and the nitrogen gas are about 20 to 500 sccm and 0 to 2000 sccm, respectively. The hydrogen plasma treatment is performed by applying about 500 to 2000W of microwaves as a power, and applying a substrate bias of 20V or less.
상기 수소 플라즈마 처리는 수소 가스에 아르곤(Ar), 헬륨(He) 및 네온(Ne)으로 구성된 그룹으로부터 선택되는 어느 하나의 불활성 가스를 함께 첨가하여 수행할 수 있다. The hydrogen plasma treatment may be performed by adding any one inert gas selected from the group consisting of argon (Ar), helium (He), and neon (Ne) to the hydrogen gas.
상기 하부 도프트 에피 실리콘층을 증착하는 단계는, 상기 수소 플라즈마 처리하는 단계 후 진공도를 유지하여 진행한다. The depositing the lower doped epi silicon layer may be performed by maintaining a vacuum degree after the hydrogen plasma treatment.
상기 하부 도프트 에피 실리콘층은 530∼650℃의 온도에서 DCS와 H2 및 PH3 가스를 사용하여 50∼300Å 두께로 증착하며, 상기 PH3 가스 유량은 10∼200sccm 정도로 한다. The lower doped epi silicon layer is deposited to a thickness of 50 to 300 kPa using DCS, H2 and PH3 gas at a temperature of 530 to 650 ° C, and the PH3 gas flow rate is about 10 to 200 sccm.
상기 상부 도프트 실리콘층은 600∼700℃의 온도에서 1500∼2500Å의 두께로 증착한다. The upper doped silicon layer is deposited to a thickness of 1500 to 2500 kPa at a temperature of 600 to 700 ℃.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면 다음과 같다. First, the technical principle of the present invention will be described.
에피 실리콘층을 콘택 물질로 사용할 경우, 써멀 버짓 문제의 해결이 반드시 필요하다. 따라서, 본 발명은 에피 실리콘층의 성장 전, 자연산화막을 제거하기 위한 전처리 공정을 종래의 수소 베이크, 즉, 수소 열처리에서 수소 플라즈마 처리로 대체한다. When the epi silicon layer is used as the contact material, it is necessary to solve the thermal budget problem. Therefore, the present invention replaces the pretreatment process for removing the native oxide film before the growth of the epi silicon layer with the hydrogen plasma treatment in the conventional hydrogen bake, that is, hydrogen heat treatment.
이 경우, 플라즈마에 의하여 활성화된 수소에 의해 계면의 자연산화막을 효과적으로 제거할 수 있을 뿐만 아니라, 공정 온도를 종래의 800℃ 이상에서 600℃ 이하로 낮출 수 있어서 본 발명은 써멀 버짓의 문제를 해결할 수 있게 된다. In this case, not only the natural oxide film of the interface can be effectively removed by hydrogen activated by plasma, but also the process temperature can be lowered from 800 ° C. or higher to 600 ° C. or lower in the related art, thereby solving the problem of the thermal budget. Will be.
또한, 기판과의 계면에 에피 실리콘층을 성장시킴으로써 본 발명은 계면 특성을 개선시켜 콘택저항을 감소시킬 수 있고, 그리고, 리프레쉬 특성 저하를 방지할 수 있다. In addition, by growing the epi silicon layer at the interface with the substrate, the present invention can improve the interface characteristics to reduce the contact resistance, and can prevent the reduction of the refresh characteristics.
자세하게, 도 1a 내지 도 1e는 본 발명의 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 1A to 1E are cross-sectional views illustrating processes for forming a contact plug according to an exemplary embodiment of the present invention.
도 1a를 참조하면, 액티브 영역을 한정하는 소자분리막(2)과 게이트(3) 및 접합영역(4)이 형성되고, 그리고, 이들을 덮도록 전면 상에 층간절연막(5)이 형성된 실리콘 기판(1)을 마련한다. 그런다음, 상기 층간절연막(5)을 식각하여 비트라인 콘택 및 스토리지 노드 콘택을 형성하기 위한 콘택홀(6)을 형성한다. Referring to FIG. 1A, a silicon substrate 1 having an isolation layer 2, a gate 3, and a junction region 4 defining an active region, and an interlayer insulating layer 5 formed on the entire surface thereof to cover the active region. ). Then, the interlayer insulating film 5 is etched to form contact holes 6 for forming bit line contacts and storage node contacts.
도 1b를 참조하면, 기판 결과물에 대해 건식 및 습식 세정을 차례로 행하여 콘택홀(6)에 의해 노출된 기판 표면에 존재하는 잔류산화물이나 식각 잔류물 등을 제거한다. Referring to FIG. 1B, dry and wet cleaning are sequentially performed on the substrate resultant to remove residual oxides, etching residues, etc. present on the surface of the substrate exposed by the contact hole 6.
도 1c를 참조하면, 상기 기판 결과물을 반응기 내에 장입시킨 상태에서 200∼600℃ 정도의 온도 및 수mTorr∼수Torr의 압력에서 수소 및 질소의 혼합 가스로 플라즈마 처리하여 기판 결과물을 반응기 내에 장입시키는 과정에서 기판 표면에 발생된 자연산화막을 제거한다. 이때, 상기 수소 가스 및 질소 가스의 유량은 각각 20∼500sccm 및 0∼2000sccm 정도로 하며, 파워로서 마이크로웨이브를 500∼2000W 정도 인가하고, 그리고, 기판 바이어스(bias)는 기판 손상을 방지하기 위해 20V 이하로 낮게 인가한다. Referring to FIG. 1C, a process of loading a substrate product into a reactor by plasma treatment with a mixed gas of hydrogen and nitrogen at a temperature of about 200 ° C. to 600 ° C. and a pressure of several mTorr to several Torr in a state where the substrate product is loaded in a reactor. Removes the natural oxide film generated on the substrate surface. In this case, the flow rates of the hydrogen gas and the nitrogen gas are about 20 to 500 sccm and 0 to 2000 sccm, respectively, and about 500 to 2000 W are applied as power, and the substrate bias is 20 V or less to prevent damage to the substrate. As low as.
여기서, 상기 플라즈마 처리는 수소만을 사용하여 플라즈마를 형성하여도 효과적이지만, 플라즈마 밀도를 높이기 위해 질소를 혼합하여 플라즈마를 형성하는 경우, 비슷한 세정 효과를 보이면서 더 효율적이다. Here, the plasma treatment is effective even when forming a plasma using only hydrogen, but when forming a plasma by mixing nitrogen to increase the plasma density, it is more efficient while showing a similar cleaning effect.
특히, 종래의 수소 열처리는 800℃ 이상의 높은 온도를 필요로 하기 때문에 써멀 버짓을 낮추는 데 한계가 있지만, 본 발명은 수소 및 질소의 혼합 가스를 이용한 플라즈마 처리를 행함으로써 공정 온도를 200∼600℃ 정도로 낮출 수 있고, 그래서, 써멀 버짓을 줄일 수 있다. Particularly, since the conventional hydrogen heat treatment requires a high temperature of 800 ° C. or higher, there is a limit to lowering the thermal budget. However, the present invention has a process temperature of about 200 to 600 ° C. by performing plasma treatment using a mixed gas of hydrogen and nitrogen. Can be lowered, so that the thermal budget can be reduced.
도 1d를 참조하면, 플라즈마 처리가 이루어진 상기 기판 결과물을 Si 증착 반응기로 이동시킨다. 이때, 수소 및 질소 플라즈마 반응기에서 Si 증착 반응기로 이동하는 동안에는 진공도가 유지되도록 한다. Referring to FIG. 1D, the substrate resulted from the plasma treatment is transferred to a Si deposition reactor. At this time, the degree of vacuum is maintained while moving from the hydrogen and nitrogen plasma reactor to the Si deposition reactor.
그런다음, Si 증착 반응기 내에서 콘택홀(6) 및 층간절연막(5) 상에 실리콘층(7)을 증착한다. 이때, 상기 실리콘층(7)의 증착은 530∼650℃의 온도에서 소오스 가스로서 DCS(dichlorosilane : SiCl2H2) 가스를 이용하고, 반응 가스로서 H2 가스를 이용하며, 도핑 가스로서 PH3 가스를 이용하여 증착한다. 도핑 가스인 PH3 가스의 유량은 0∼100sccm 정도로 조절한다. Then, the silicon layer 7 is deposited on the contact hole 6 and the interlayer insulating film 5 in the Si deposition reactor. At this time, the deposition of the silicon layer 7 is deposited by using a DCS (dichlorosilane: SiCl 2 H 2) gas as a source gas at a temperature of 530 ~ 650 ℃, using a H 2 gas as a reaction gas, PH3 gas as a doping gas do. The flow rate of PH3 gas, which is a doping gas, is adjusted to about 0 to 100 sccm.
여기서, 상기 실리콘층(7)이 증착되는 동안 열(thermal)에 의하여 상기 실리콘층(7)의 하부, 즉, 기판 접합영역(4) 표면 상에는 에피 실리콘층(8)이 형성되며, 상기 에피 실리콘층(8)은 열에 의해 계속적으로 성장하게 된다. 반면, 상기 층간절연막(5) 상에서는 다결정 실리콘층이 성장하게 되는데, 이러한 다결정 실리콘층은 후속에서 에치백(etchback)에 의해 제거된다. Here, an epitaxial silicon layer 8 is formed on the lower portion of the silicon layer 7, that is, on the surface of the substrate bonding region 4 by thermal while the silicon layer 7 is deposited. Layer 8 continues to grow with heat. On the other hand, a polycrystalline silicon layer is grown on the interlayer insulating film 5, which is subsequently removed by etchback.
도 1e를 참조하면, 층간절연막(5)이 노출되도록 실리콘층을 에치백 또는 CMP (Chemical Mechanical Polishing)하고, 이를 통해, 콘택 플러그(10)를 형성한다.Referring to FIG. 1E, the silicon layer is etched back or CMP (Chemical Mechanical Polishing) so that the interlayer insulating film 5 is exposed, thereby forming a contact plug 10.
전술한 본 발명의 방법에 따르면, 플러그 물질로서 실리콘층을 이용하되, 플러그와 기판간의 계면에 에피 실리콘층이 형성되어져 있으므로, 계면 특성의 향상을 통해 콘택저항을 낮출 수 있고, 아울러, 리프레쉬 특성 또한 향상시킬 수 있다. According to the above-described method of the present invention, the silicon layer is used as the plug material, but since the epi silicon layer is formed at the interface between the plug and the substrate, the contact resistance can be lowered through the improvement of the interface characteristics, and the refresh characteristics are also increased. Can be improved.
또한, 계면 산화막을 제거하기 위한 전처리 공정을 수행함에 있어, 본 발명은 800℃ 이상의 공정 온도를 필요로하는 수소 베이크, 즉, 수소 열처리 대신에 수소와 질소의 혼합 가스를 이용하여 플라즈마 열처리를 수행함으로써 공정 온도를 200∼600℃ 정도로 낮출 수 있으며, 따라서, 써멀 버짓을 줄일 수 있어 소자 특성 및 신뢰성 또한 확보할 수 있다. In addition, in carrying out the pretreatment process for removing the interfacial oxide film, the present invention is to perform a plasma heat treatment using a hydrogen bake that requires a process temperature of 800 ℃ or more, that is, a mixed gas of hydrogen and nitrogen instead of hydrogen heat treatment The process temperature can be lowered to about 200 to 600 ° C., therefore, the thermal budget can be reduced, and device characteristics and reliability can also be secured.
결국, 본 발명의 방법은 계면 특성을 유지하면서도 써멀 버짓을 낮출 수 있으므로, 콘택저항 및 리프레쉬 특성을 크게 향상시킬 수 있다. As a result, the method of the present invention can lower the thermal budget while maintaining the interfacial properties, thereby greatly improving the contact resistance and the refresh characteristics.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 공정 단면도들이다. 여기서, 각 도면에 대한 설명은 이전 실시예와 상이한 부분에 대해서만 하도록 한다. 2A and 2B are cross-sectional views illustrating a method of forming a contact plug according to another exemplary embodiment of the present invention. Here, the description of each drawing will be made only for the portion different from the previous embodiment.
도 2a를 참조하면, 수소 및 질소의 혼합 가스를 이용하여 플라즈마 열처리를 수행한 기판 결과물을 Si 증착 반응기 내에 장입시킨다. 그런다음, 콘택홀(6)을 포함한 층간절연막(5) 상에 DCS와 H2 및 PH3 가스를 이용하여 530∼650℃의 온도에서 하부 도프트 에피 실리콘층(7a)을 얇게, 바람직하게, 50∼300Å 두께로 증착시킨다. 이때, 상기 PH3 가스의 유량은 저항 감소를 위해 10∼200sccm 정도로 한다. Referring to FIG. 2A, a substrate result of plasma heat treatment using a mixed gas of hydrogen and nitrogen is charged into a Si deposition reactor. Then, on the interlayer insulating film 5 including the contact hole 6, the lower doped episilicon layer 7a is thinly formed at a temperature of 530 to 650 캜 using DCS, H2 and PH3 gas. Deposit 300 mm thick. At this time, the flow rate of the PH3 gas is about 10 ~ 200sccm to reduce the resistance.
여기서, 상기 하부 도프트 에피 실리콘층(7a)의 증착시에는 공정 온도가 비교적 낮으므로, 증착된 에피 실리콘층 전체가 단결정화되지 않을 수도 있으며, 증착 속도는 낮다. Here, since the process temperature is relatively low during the deposition of the lower doped epi silicon layer 7a, the entire deposited epi silicon layer may not be monocrystallized, and the deposition rate is low.
도 2b를 참조하면, DCS 가스와 H2 가스 및 PH3 가스를 이용하여 600∼700℃의 온도에서 하부 도프트 에피 실리콘층(7a) 상에 상부 도프트 에피 실리콘층(7b)을 콘택홀(6)을 매립시키는 두께, 바람직하게, 1500∼2500Å 두께로 증착한다. 이때, 상대적으로 높은 증착 온도로 인해 하부 에피 실리콘층(7a)의 일부 남아있는 비정질층은 고상결정화를 통해 단결정의 에피 실리콘층으로 변화된다. 상기 상부 도프트 에피 실리콘층(7b)은 증착 온도가 높은 것과 관련해서 높은 증착 속도를 나타내며, 완전한 다결정 실리콘층으로 형성된다. Referring to FIG. 2B, the upper doped epi silicon layer 7 b is contacted on the lower doped epi silicon layer 7 a at a temperature of 600 to 700 ° C. using DCS gas, H 2 gas, and PH 3 gas. Is deposited to a thickness of buried, preferably 1500 to 2500 mm thick. At this time, due to the relatively high deposition temperature, the remaining amorphous layer of the lower epi silicon layer 7a is changed into a single crystal epi silicon layer through solid phase crystallization. The upper doped epi silicon layer 7b exhibits a high deposition rate in connection with a high deposition temperature and is formed of a complete polycrystalline silicon layer.
이후, 도시하지는 않았으나, 층간절연막(5)이 노출되도록 상부 도프트 에피 실리콘층(7b)과 하부 도프트 에피 실리콘층(7a)을 에치백 또는 CMP하고, 이를 통해, 콘택플러그(10a)를 형성한다. Subsequently, although not shown, the upper doped epi silicon layer 7b and the lower doped epi silicon layer 7a are etched back or CMP so that the interlayer insulating film 5 is exposed, thereby forming the contact plug 10a. do.
이 실시예에 따른 콘택 플러그 형성방법 또한 기본적으로 전처리 공정을 수소와 질소의 혼합 가스를 이용하여 플라즈마 처리하므로, 이때의 공정 온도를 종래 보다 낮은 600℃ 이하로 낮출 수 있으며, 이에 따라, 써멀 버짓을 줄일 수 있다. Since the method for forming a contact plug according to this embodiment also basically performs a plasma treatment using a mixed gas of hydrogen and nitrogen, the process temperature at this time can be lowered to 600 ° C. or lower, which is lower than that of the conventional art. Can be reduced.
또한, 기판과의 계면에 에피 실리콘층을 성장시키는 것과 관련해서 계면 특성을 높일 수 있어서 콘택저항을 낮출 수 있음은 물론 리프레쉬 특성 저하도 방지할 수 있다. In addition, in connection with the growth of the epi silicon layer at the interface with the substrate, the interfacial properties can be improved, and the contact resistance can be lowered and the deterioration of the refresh characteristics can be prevented.
한편, 전술한 실시예들에서는 수소와 질소의 혼합 가스를 이용하여 플라즈마 처리를 수행하였지만, 상기 질소 가스 대신에 다른 불활성 가스(inert gas), 예컨데, 아르곤(Ar), 헬륨(He) 또는 네온(Ne) 등을 사용하여 플라즈마 처리를 수행하는 것도 가능하다. Meanwhile, in the above-described embodiments, plasma treatment is performed using a mixed gas of hydrogen and nitrogen, but instead of the nitrogen gas, another inert gas, for example, argon (Ar), helium (He), or neon ( It is also possible to perform plasma treatment using Ne) or the like.
이상에서와 같이, 본 발명은 기판과의 계면에 에피 실리콘층이 성장되도록 함으로써 콘택저항을 낮출 수 있으며, 이에 따라, 리프레쉬 특성 또한 향상시킬 수 있다. As described above, the present invention can lower the contact resistance by growing the epi silicon layer at the interface with the substrate, thereby improving the refresh characteristics.
또한, 본 발명은 계면 산화막을 제거하기 위한 전처리 공정을 600℃ 이하의 비교적 낮은 온도에서 진행함으로써 써멀 버짓을 줄일 수 있으며, 이에 따라, 소자 특성 및 신뢰성을 향상시킬 수 있다. In addition, the present invention can reduce the thermal budget by performing a pretreatment step for removing the interfacial oxide film at a relatively low temperature of 600 ° C. or less, thereby improving device characteristics and reliability.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있으며, 그러므로, 이하 특허청구범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다. As described above, specific embodiments of the present invention have been described and illustrated, but modifications and variations can be made by those skilled in the art. Therefore, the following claims are intended to cover all modifications and modifications as long as they fall within the true spirit and scope of the present invention. It is understood to include variations.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도. 1A to 1E are cross-sectional views of processes for explaining a method for forming a contact plug according to an exemplary embodiment of the present invention.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 콘택 플러그 형성방법을 설명하기 위한 공정별 단면도. Figure 2a and Figure 2b is a cross-sectional view for each process for explaining a method for forming a contact plug according to another embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
1 : 실리콘 기판 2 : 소자분리막1: silicon substrate 2: device isolation film
3 : 게이트 4 : 접합영역3: gate 4: junction area
5 : 층간절연막 6 : 콘택홀5 interlayer insulating film 6 contact hole
7 : 실리콘층 7a : 하부 도프트 에피 실리콘층7: silicon layer 7a: lower doped epi silicon layer
7b : 상부 도프트 실리콘층 8 : 에피 실리콘층7b: upper doped silicon layer 8: epi silicon layer
10 : 콘택 플러그10: contact plug
Claims (17)
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| KR1020030084313A KR100668821B1 (en) | 2003-11-26 | 2003-11-26 | Method for forming contact plug of semicondutor device |
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Applications Claiming Priority (1)
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| KR1020030084313A KR100668821B1 (en) | 2003-11-26 | 2003-11-26 | Method for forming contact plug of semicondutor device |
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| KR100668821B1 (en) | 2007-01-16 |
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