KR20040020263A - Devices and Method of manufacturing semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 72
- 238000000034 method Methods 0.000 claims abstract description 47
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 15
- 238000005530 etching Methods 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 239000010949 copper Substances 0.000 claims description 14
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- 229910052802 copper Inorganic materials 0.000 claims description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- 229910052721 tungsten Inorganic materials 0.000 claims description 7
- 239000010937 tungsten Substances 0.000 claims description 7
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 abstract 2
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
Description
본 발명은 반도체소자 및 이를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체소자의 비트라인 및 이를 형성하는 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a bit line and a method of forming the semiconductor device.
일반적으로, 반도체소자가 고집적화됨으로 인해 패턴은 최소화되고, 이러한패턴을 통해 통상적인 사진공정을 진행하는 데에는 한계성을 지니고 있다. In general, the pattern is minimized due to the high integration of the semiconductor device, and there is a limit in performing a general photographic process through the pattern.
종래 기술에 따른 반도체소자의 비트라인 및 이를 제조하는 방법에 관한 것으로, 도 1을 참조하면, 게이트전극 등이 구비된 반도체기판(미도시)에 제1 산화막(10)을 형성하고, 그 상부에 비트라인으로 사용될 도전층(12)과, 제1 절연막(14)을 순차 형성한다. 그 상부에 포토레지스트을 도포하여 통상의 사진공정을 진행하면 포토레지스트패턴(미도시)을 형성하고 이 패턴을 통해 하부의 도전층(12), 절연막(14)을 식각하면 비트라인을 얻을 수 있다. 그리고, 제2 절연막을 도포하고 이를 식각하여 상기 비트라인의 스페이서(16)를 형성한다.A bit line of a semiconductor device according to the related art and a method of manufacturing the same. Referring to FIG. 1, a first oxide film 10 is formed on a semiconductor substrate (not shown) provided with a gate electrode and the like, and on the upper portion thereof. The conductive layer 12 to be used as the bit line and the first insulating film 14 are sequentially formed. A photoresist is applied on the upper portion of the substrate to form a photoresist pattern (not shown), and a bit line can be obtained by etching the lower conductive layer 12 and the insulating layer 14 through the pattern. The second insulating layer is coated and etched to form the spacer 16 of the bit line.
상술한 바와 같은 비트라인의 폭(W)과 비트라인 간의 간격(s)을 통상의 사진공정으로 최소화하는 것은 한계성을 가지고 있기 때문에 일정크기 이하로 줄이는 것은 어렵게 되는 문제점이 있다.As described above, minimizing the width W of the bit line and the distance s between the bit lines by a normal photographic process has a limitation, and thus it is difficult to reduce it below a certain size.
또, 반도체소자의 고집적화로 인해 콘택형성을 위한 얼라인마진을 증가시키기 위한 비트라인 간의 거리를 충분히 확보하여야 하는 문제점이 있다.In addition, due to the high integration of the semiconductor device, there is a problem in that the distance between the bit lines to increase the alignment margin for contact formation is sufficiently secured.
상술한 문제점을 해결하기 위한 본 발명의 목적은 비트라인의 폭과 비트라인 간의 간격을 일정크기 이하로 줄이지 않으면서도 콘택형성을 위한 얼라인마진을 증가시키기 위한 비트라인 간의 거리를 확보할 수 있도록 하는 반도체소자 및 이를 제조하는 방법을 제공함에 있다.An object of the present invention for solving the above problems is to ensure the distance between the bit line to increase the alignment margin for contact formation without reducing the width of the bit line and the distance between the bit line below a certain size A semiconductor device and a method of manufacturing the same are provided.
도 1은 종래 기술에 따라 제조된 반도체소자의 단면도1 is a cross-sectional view of a semiconductor device manufactured according to the prior art
도 2 내지 도 8은 본 발명에 따른 제1 실시예인 반도체소자 및 이를 제조하는 방법을 순차적으로 도시한 공정순서도2 to 8 are process flowcharts sequentially showing a semiconductor device and a method of manufacturing the same according to the first embodiment of the present invention.
도 9 내지 도 11은 본 발명에 따른 제2 실시예인 반도체소자 및 이를 제조하는 방법을 순차적으로 도시한 공정순서도9 to 11 are process flowcharts sequentially illustrating a semiconductor device and a method of manufacturing the same according to the second embodiment of the present invention.
상술한 문제점을 해결하기 위한 본 발명은 반도체기판에 제1 도전층을 형성하여 상기 도전층 상에 제1 비트라인을 형성할 포토레지스트 패턴을 형성하여 이를 마스크로 하여 식각함으로써 제1 비트라인을 형성하고, 제1 절연막을 형성하여 측면 스페이서를 형성하는 단계; 상기 결과물 전면에 제1 산화막을 형성하여 제2 비트라인을 형성할 영역을 정의할 제1 스페이서를 형성하는 단계; 상기 제1 스페이서에 의해 정의된 제2 비트라인을 형성할 영역에 제2 도전층을 형성하여 제2 비트라인을 형성하는 단계; 상기 제2 비트라인 전면에 제2 절연막을 형성하여 평탄화함으로써 상기 제2 비트라인의 상측 스페이서를 형성하는 단계; 및 상기 제2 비트라인의 상측 스페이서와 상기 제1 비트라인의 측면 비트라인 사이에 형성된 제1 산화막을 식각하여 콘택을 형성하는 단계로 이루어진다.According to the present invention for solving the above problems, a first conductive layer is formed on a semiconductor substrate to form a photoresist pattern for forming a first bit line on the conductive layer, and the first bit line is formed by etching the mask. Forming a first insulating film to form side spacers; Forming a first oxide layer on the entire surface of the resultant to form a first spacer to define a region in which a second bit line is to be formed; Forming a second bit line by forming a second conductive layer in a region where a second bit line defined by the first spacer is to be formed; Forming an upper spacer of the second bit line by forming and planarizing a second insulating film on the entire surface of the second bit line; And forming a contact by etching the first oxide film formed between the upper spacer of the second bit line and the side bit line of the first bit line.
본 발명은 반도체기판에 제1 도전층을 형성하여 상기 도전층 상에 제1 비트라인을 형성할 포토레지스트 패턴을 형성하여 이를 마스크로 하여 식각함으로써 제1 비트라인을 형성하고, 제1 절연막을 형성하여 측면 스페이서를 형성하는 단계; 상기 결과물 전면에 제1 산화막을 형성하여 제2 비트라인을 형성할 영역을 정의할 제1 스페이서를 형성하는 단계; 상기 제1 스페이서에 의해 정의된 제2 비트라인을 형성할 영역에 제2 도전층을 형성하여 제2 비트라인을 형성하는 단계; 상기 제1 스페이서를 식각하여 상기 제2 비트라인의 입구가 넓어지도록 형성하는 단계; 상기 제2 비트라인 전면에 제2 절연막을 형성하여 평탄화함으로써 상기 제2 비트라인의 퍼널형 상측 스페이서를 형성하는 단계; 및 상기 제2 비트라인의 퍼널형 상측 스페이서와 상기 제1 비트라인의 측면 비트라인 사이에 형성된 제1 산화막을 식각하여 콘택을 형성하는 단계로 이루어진다. 상기 제1 비트라인을 형성할 포토레지스트 패턴은 상기 제2 비트라인을 형성할 영역들 간에 위치하고 있고, 상기 제1 도전층 및 상기 제2 도전층은 텅스텐(W), 폴리실리콘, 텅스텐 실리사이드(WSi), 알루미늄(Al) 및 구리(Cu)중 어느 하나로 형성할 수 있고, 상기 제1 절연막 및 상기 제2 절연막은 실리콘 나이트 라이드로 형성하는 것이 바람직하다. 상기 제2 비트라인의 입구가 넓어지도록 형성하는 것은 습식식각을 통해 이루어지도록 하는 것이 바람직하다.According to the present invention, a first conductive layer is formed on a semiconductor substrate to form a photoresist pattern for forming a first bit line on the conductive layer, which is then etched using a mask to form a first bit line, thereby forming a first insulating layer. To form side spacers; Forming a first oxide layer on the entire surface of the resultant to form a first spacer to define a region in which a second bit line is to be formed; Forming a second bit line by forming a second conductive layer in a region where a second bit line defined by the first spacer is to be formed; Etching the first spacer to form an inlet of the second bit line; Forming a funnel upper spacer of the second bit line by forming and planarizing a second insulating layer over the second bit line; And forming a contact by etching the first oxide layer formed between the funnel upper spacer of the second bit line and the side bit line of the first bit line. The photoresist pattern for forming the first bit line is positioned between the regions for forming the second bit line, and the first conductive layer and the second conductive layer are formed of tungsten (W), polysilicon, and tungsten silicide (WSi). ), Aluminum (Al) and copper (Cu), and the first insulating film and the second insulating film may be formed of silicon nitride. Preferably, the inlet of the second bit line is formed to be widened by wet etching.
또, 본 발명은 측면 스페이서를 구비한 제1 비트라인과 상측 스페이서를 구비한 제2 비트라인을 교대로 형성하고, 상기 제1 비트라인과 상기 제2 비트라인 간에 콘택을 형성한다.Further, the present invention alternately forms a first bit line having a side spacer and a second bit line having an upper spacer, and forms a contact between the first bit line and the second bit line.
또, 본 발명은 측면 스페이서를 구비한 제1 비트라인과; 상측 스페이서를 구비한 제2 비트라인과; 상기 제1 비트라인과 상기 제2 비트라인 사이에 형성된 콘택으로 이루어진다.The present invention also provides a semiconductor device comprising: a first bit line having side spacers; A second bit line having an upper spacer; And a contact formed between the first bit line and the second bit line.
또, 본 발명은 측면 스페이서를 구비한 제1 비트라인과; 퍼널형 상측 스페이서를 구비한 제2 비트라인과; 상기 제1 비트라인과 상기 제2 비트라인 사이에 형성된 콘택으로 이루어진다. 상기 퍼널형 상측 스페이서는 상기 제2 비트라인의 입구가 퍼널형으로 형성된 것이 바람직하다.The present invention also provides a semiconductor device comprising: a first bit line having side spacers; A second bit line having a funnel upper spacer; And a contact formed between the first bit line and the second bit line. Preferably, the funnel-shaped upper spacer has an inlet of the second bit line in a funnel shape.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2 내지 도 8은 본 발명에 따른 제1 일 실시 예인 반도체소자의 제조방법을 순차적으로 도시한 공정순서도이고, 도 9 내지 도 11은 본 발명에 따른 제2 실시 예인 반도체소자의 제조방법을 순차적으로 도시한 공정순서도이다.2 to 8 are process flowcharts sequentially illustrating a method of manufacturing a semiconductor device according to the first embodiment of the present invention, and FIGS. 9 to 11 sequentially illustrate a method of manufacturing a semiconductor device according to the second embodiment of the present invention. The process flow chart shown in FIG.
도 2를 참조하면, 게이트전극 등이 구비된 반도체기판(미도시)에 제1 산화막(20)을 형성하고, 그 상부에 비트라인으로 사용될 도전층(22a)과, 제1 절연막(22b)을 순차 형성한다. 그 상부에 포토레지스트을 도포하여 통상의 사진공정을 진행하면 포토레지스트 패턴(미도시)이 형성된다. 이때 포토레지스트 패턴(미도시)은 이후에 형성될 비트라인이 종래 기술에서 형성된 비트라인의 간격보다 2배 넓은 간격을 가지도록 형성한다. 이와 같이 형성된 패턴을 통해 하부의 도전층(22a), 제1 절연막(22b)을 식각하면 비트라인 구조를 형성한다. 그리고, 제2 절연막을 도포하고 이를 식각하여 상기 비트라인의 측벽스페이서(22c)를 형성한다. 따라서, 종래기술에서 형성된 비트라인의 간격(s)보다 2배 넓은 간격(2s)을 가지는 제1 비트라인(22)을 형성한다.Referring to FIG. 2, a first oxide film 20 is formed on a semiconductor substrate (not shown) provided with a gate electrode and the like, and a conductive layer 22a and a first insulating film 22b to be used as a bit line are formed thereon. Form sequentially. A photoresist pattern (not shown) is formed when a photoresist is applied on the upper portion and a normal photolithography process is performed. In this case, the photoresist pattern (not shown) is formed so that the bit lines to be formed later have a space two times wider than the gap between the bit lines formed in the prior art. The bit line structure is formed by etching the lower conductive layer 22a and the first insulating layer 22b through the pattern formed as described above. The second insulating layer is coated and etched to form sidewall spacers 22c of the bit line. Accordingly, the first bit line 22 having the spacing 2s wider than the spacing s of the bit lines formed in the prior art is formed.
그리고, 상기 제1 절연막(22b)은 이후에 수행될 식각공정의 마진을 우수하게 하기 위해 종래 기술에 따른 제1 절연막(14)보다 다소 두껍게, 예를 들어 1000 ∼ 3000Å정도의 두께로 형성한다. 또, 제2 절연막(22c)은 100∼300Å 정도의 두께로 증착하고, 본 공정에서 실리콘 나이트 라이드(N)와 같은 절연막을 사용한다.In addition, the first insulating film 22b is formed to be thicker than the first insulating film 14 according to the prior art, for example, to have a thickness of about 1000 to 3000 kPa in order to improve the margin of the etching process to be performed later. In addition, the second insulating film 22c is deposited to a thickness of about 100 to 300 GPa, and an insulating film such as silicon nitride (N) is used in this step.
또, 도전층(22a)은 텅스텐(W), 폴리실리콘, 텅스텐 실리사이드(WSi), 알루미늄(Al) 및 구리(Cu)등을 사용하여 형성한다.The conductive layer 22a is formed using tungsten (W), polysilicon, tungsten silicide (WSi), aluminum (Al), copper (Cu), or the like.
도 3을 참조하면, 상기 제1 비트라인(22)들 간에 제3 절연막(24)을 형성한다. 이는 이후 제1 스페이서 형성 공정시 수행될 식각공정의 정지막으로 사용되고, 이후 형성될 제2 산화막(도 4에서의 26)과 이전에 형성된 제1 산화막(20)을 절연할목적으로도 사용한다. 제3 절연막(24)은 1000∼3000Å정도 두께로 증착하고, 본 공정에서는 실리콘 나이트 라이드(N)와 같은 절연막을 사용한다.Referring to FIG. 3, a third insulating layer 24 is formed between the first bit lines 22. This is used as a stop film of the etching process to be performed later in the first spacer forming process, and also used to insulate the second oxide film (26 in FIG. 4) and the first oxide film 20 previously formed. The third insulating film 24 is deposited to a thickness of about 1000 to 3000 GPa, and an insulating film such as silicon nitride (N) is used in this step.
도 4를 참조하면, 상기 결과물 전면에 제2 산화막을 형성하여 이를 식각하면 제1 비트라인(22)의 제1 스페이서(26)를 형성한다. 이때 이후 제2 비트라인이 셀프 얼라인(Self align)으로 형성될 수 있고, 제1 비트라인의 폭(W)과 동일한 폭의 제2 비트라인(W)이 형성되도록 제2 산화막을 식각하여 제1 스페이서(26)를 형성하도록 한다. 그리고, 상기 제2 산화막이 식각될 때, 제3 절연막(24)도 식각하여 제2 비트라인이 형성될 영역의 제1 산화막(20)이 노출되도록 한다.Referring to FIG. 4, when the second oxide layer is formed on the entire surface of the resultant and etched, the first spacer 26 of the first bit line 22 is formed. At this time, the second bit line may be formed as self align, and the second oxide layer is etched to form a second bit line W having the same width as the width W of the first bit line. 1 spacer 26 is formed. When the second oxide film is etched, the third insulating film 24 is also etched to expose the first oxide film 20 in the region where the second bit line is to be formed.
도 5를 참조하면, 상기 결과물 전면에 도전층을 형성하여 제2 비트라인(28)을 형성한다. 즉, 제2 스페이서(26)를 형성한 후에 생성된 제2 비트라인이 형성될 영역에 도전층을 형성하고, 이 형성된 도전층을 상기 제1 비트라인(22)의 높이와 동일한 높이까지 에치백 공정함으로써 제2 비트라인(28)을 형성한다. 따라서, 제1 비트라인(22)의 폭(W)과 높이가 동일한 제2 비트라인(28)이 형성되고, 제1 비트라인(22)과 제2 비트라인(28)은 교대로 위치된다. 이때, 도전층(28)은 텅스텐(W), 폴리실리콘, 텅스텐 실리사이드(WSi), 알루미늄(Al) 및 구리(Cu)등을 사용하여 증착한다.Referring to FIG. 5, a second bit line 28 is formed by forming a conductive layer on the entire surface of the resultant product. That is, the conductive layer is formed in the region where the second bit line is to be formed after the second spacer 26 is formed, and the formed conductive layer is etched back to the same height as the height of the first bit line 22. By the process, the second bit line 28 is formed. Accordingly, a second bit line 28 having the same height as the width W of the first bit line 22 is formed, and the first bit line 22 and the second bit line 28 are alternately positioned. At this time, the conductive layer 28 is deposited using tungsten (W), polysilicon, tungsten silicide (WSi), aluminum (Al), copper (Cu) and the like.
도 6을 참조하면, 상기 결과물 전면에 제4 절연막(30a)을 형성한다. 이 제4 절연막(30a)은 측면 스페이서가 없는 제2 비트라인(28)에, 이후 공정을 통해 상측 스페이서를 형성하는 막질이다. 또, 제4 절연막(30a)은 실리콘 나이트 라이드(N)와 같은 절연막으로 형성한다.Referring to FIG. 6, a fourth insulating film 30a is formed on the entire surface of the resultant product. The fourth insulating film 30a is a film that forms the upper spacers on the second bit line 28 having no side spacers through a subsequent process. In addition, the fourth insulating film 30a is formed of an insulating film such as silicon nitride (N).
도 7을 참조하면, 상기와 같이 형성된 결과물을 평탄화한다. 즉, 제4 절연막(30a)을 에치백공정 또는 CMP공정을 통해 제4 절연막(30a)하부의 제1 절연막(22b), 제2 절연막(22c) 및 제2 산화막(26)이 노출되도록 하고, 제4 절연막(30a)은 제2 비트라인 상부에만 남도록 평탄화한다. 이때, 남아있는 제4 절연막(30a)은 측면 스페이서가 없는 제2 비트라인의 상측 스페이서가 된다.Referring to FIG. 7, the resultant formed as described above is planarized. That is, the first insulating film 22b, the second insulating film 22c, and the second oxide film 26 under the fourth insulating film 30a are exposed through the etch back process or the CMP process. The fourth insulating layer 30a is planarized to remain only on the second bit line. At this time, the remaining fourth insulating layer 30a becomes the upper spacer of the second bit line without the side spacers.
도 8을 참조하면, 상기 결과물의 제1 스페이서(22c)와 제2 비트라인(28) 사이에 콘택(C)을 형성한다. 즉, 평탄화한 후 남겨진 제4 절연막(30a)과 측벽스페이서(22c) 사이에 형성된 제1 스페이서(26)에 사진식각공정을 수행하여 콘택홀을 형성한다. 이때 형성되는 콘택홀은 제2 비트라인과 접촉되지 않도록 한다. 이와 같이 형성된 콘택홀에 도전층으로 매립하여 콘택(C)을 형성함으로써 본 공정은 완료한다.Referring to FIG. 8, a contact C is formed between the first spacer 22c and the second bit line 28. That is, a contact hole is formed by performing a photolithography process on the first spacers 26 formed between the fourth insulating film 30a and the sidewall spacers 22c remaining after planarization. In this case, the contact hole formed may not be in contact with the second bit line. The process is completed by filling the contact hole thus formed with the conductive layer to form the contact C.
이상에서와 같은 측벽 스페이서가 구비된 비트라인과 상측 스페이서가 구비된 비트라인이 서로 이웃하여 교대로 형성되면, 비트라인의 폭과 비트라인 간의 간격을 일정크기 이하로 줄이지 않고 동일하게 유지하면서도 콘택형성을 위한 얼라인 마진을 증가시키기 위한 비트라인 간의 거리 또한 확보할 수 있게 된다.As described above, when the bit line having the sidewall spacers and the bit line having the upper spacers are alternately formed adjacent to each other, contact formation is made while maintaining the same width without reducing the width of the bit line and the distance between the bit lines below a certain size. It is also possible to secure the distance between the bit lines to increase the alignment margin for.
또, 이상의 제1 실시예보다 콘택 형성시 얼라인마진을 더 증가시키기 위해 제4 절연막의 폭을 향상시키는 방법을 제2 실시 예에 도시하고 있다.In addition, the second embodiment shows a method of improving the width of the fourth insulating film in order to further increase the alignment margin during contact formation than the first embodiment.
도 9 내지 도 11은 본 발명에 따른 제2 실시 예인 반도체소자의 제조방법을 순차적으로 도시한 공정순서도로써, 상기 제1 실시예인 도 1 내지 도 5를 통해 형성된 결과물 상에 도 9 내지 도 11을 수행하여 제2 실시 예를 완료한다.9 to 11 are process flowcharts sequentially illustrating a method of manufacturing a semiconductor device according to a second embodiment of the present invention, and FIGS. 9 to 11 are formed on the resultant formed through the first embodiment of FIGS. To complete the second embodiment.
도 9를 참조하면, 제2 비트라인(28)이 형성된 도 5의 제1 스페이서(26)를 퍼널형상으로 형성하고, 그 전면에 제4 절연막(30)을 형성한다. 즉, 제2 스페이서(26)를 습식식각 즉, 이방성식각을 하면 제2 비트라인(28)의 입구는 제1 실시예의 제2 비트라인의 입구보다 다소 넓은 즉, 퍼널(funnel) 형상을 하게 된다. 이 퍼널 형상의 제2 비트라인 입구에 제4 절연막(30)을 형성한다. 제4 절연막(30)은 이후 공정을 통해 측면 스페이서가 없는 제2 비트라인(28)에 상측 스페이서를 형성하는 막질이다. 제4 절연막(30b)은 실리콘 나이트 라이드(N)와 같은 절연막으로 형성한다. 이때, 퍼널 형상을 형성하기 위해서 본 공정에서는 습식식각을 사용하였지만 다른 공정을 사용해도 무방하다.Referring to FIG. 9, the first spacers 26 of FIG. 5 having the second bit lines 28 are formed in a funnel shape, and a fourth insulating layer 30 is formed on the entire surface thereof. That is, when the second spacer 26 is wet etched, that is, anisotropically etched, the inlet of the second bit line 28 is slightly wider than the inlet of the second bit line of the first embodiment, that is, a funnel shape. . A fourth insulating film 30 is formed at the inlet of the funnel-shaped second bit line. The fourth insulating layer 30 is a film that forms an upper spacer on the second bit line 28 having no side spacers through a subsequent process. The fourth insulating film 30b is formed of an insulating film such as silicon nitride (N). At this time, in order to form a funnel shape, wet etching was used in this process, but other processes may be used.
도 10을 참조하면, 상기와 같이 형성된 결과물을 평탄화한다. 즉, 제4 절연막(30b)을 에치백공정 또는 CMP공정을 통해 제4 절연막(30b)하부의 제1 절연막(22b), 제2 절연막(22c) 및 제2 산화막(26)이 노출되도록 하고, 제4 절연막(30B)은 제2 비트라인 상부에만 남도록 평탄화하는 데 이때, 남은 제4 절연막(30b)은 측면 스페이서가 없는 제2 비트라인의 상측 스페이서(30b)가 되고, 이로써, 제1 실시예를 통해 형성된 상측 스페이서(30a)보다 폭이 넓어 이후 콘택 형성시 미스 얼라인될 확률을 더 감소시킬 수 있다.Referring to Figure 10, the resultant formed as described above is planarized. That is, the first insulating film 22b, the second insulating film 22c, and the second oxide film 26 under the fourth insulating film 30b are exposed through the etch back process or the CMP process. The fourth insulating film 30B is planarized so as to remain only on the second bit line, and the remaining fourth insulating film 30b becomes the upper spacer 30b of the second bit line without side spacers, thereby providing a first embodiment. Since the width is wider than the upper spacers 30a formed through, it is possible to further reduce the probability of misalignment in subsequent contact formation.
도 11을 참조하면, 상기 결과물의 제1 스페이서(22c)와 제2 비트라인(28) 사이에 콘택(C)을 형성한다. 즉, 평탄화한 후 남겨진 상측 스페이서(30b)와 제1 스페이서(22c) 사이에 형성된 제2 스페이서(26)에 사진식각공정을 수행하여 콘택홀을 형성한 후 도전층으로 매립하여 콘택(C)을 형성함으로써 본 공정은 완료한다.Referring to FIG. 11, a contact C is formed between the first spacer 22c and the second bit line 28. That is, a contact hole is formed by performing a photolithography process on the second spacers 26 formed between the upper spacers 30b and the first spacers 22c left after planarization, and then filling the contact C with a conductive layer. This process is completed by forming.
이상에서와 같은 측벽 스페이서가 구비된 비트라인과 상측 스페이서가 구비된 비트라인이 서로 이웃하여 교대로 형성되면, 비트라인의 폭과 비트라인 간의 간격을 일정크기 이하로 줄이지 않고 동일하게 유지하면서도 콘택형성을 위한 얼라인 마진을 증가시키기 위한 비트라인 간의 거리 또한 확보할 수 있게 된다. 또, 제1 실시예를 통해 형성된 상측 스페이서(30a)보다 폭이 넓은 퍼널형의 상측 스페이서(30b)는 이후 콘택 형성시 미스 얼라인될 확률을 더 감소시킬 수 있게 된다.As described above, when the bit line having the sidewall spacers and the bit line having the upper spacers are alternately formed adjacent to each other, contact formation is made while maintaining the same width without reducing the width of the bit line and the distance between the bit lines below a certain size. It is also possible to secure the distance between the bit lines to increase the alignment margin for. In addition, the funnel-type upper spacer 30b having a wider width than the upper spacer 30a formed through the first embodiment may further reduce the possibility of misalignment at the time of contact formation.
이상에서 살펴본 바와 같이 본 발명에 의하면, 측벽 스페이서가 구비된 비트라인과 상측 스페이서가 구비된 비트라인이 서로 이웃하여 교대로 형성되면, 비트라인의 폭과 비트라인 간의 간격을 일정크기 이하로 줄이지 않고 동일하게 유지하면서도 콘택형성을 위한 얼라인 마진을 증가시키기 위한 비트라인 간의 거리 또한 확보할 수 있게 되는 효과가 있다.As described above, according to the present invention, when the bit line having the sidewall spacer and the bit line having the upper spacer are alternately formed adjacent to each other, the width of the bit line and the distance between the bit lines are not reduced below a certain size. While maintaining the same, the distance between the bit lines for increasing the alignment margin for contact formation can be secured.
Claims (17)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020051813A KR20040020263A (en) | 2002-08-30 | 2002-08-30 | Devices and Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020020051813A KR20040020263A (en) | 2002-08-30 | 2002-08-30 | Devices and Method of manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040020263A true KR20040020263A (en) | 2004-03-09 |
Family
ID=37324747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020051813A KR20040020263A (en) | 2002-08-30 | 2002-08-30 | Devices and Method of manufacturing semiconductor device |
Country Status (1)
| Country | Link |
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| KR (1) | KR20040020263A (en) |
-
2002
- 2002-08-30 KR KR1020020051813A patent/KR20040020263A/en not_active Application Discontinuation
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