KR20010008321A - 고주파 적층 칩 부품 및 그 제조 방법 - Google Patents

Abstract

본 발명은 적층형 칩(Chip) 부품의 고주파 등가인덕턴스 및 등가직렬저항을 낮추기 위해 내부 전극 패턴(Pattern)의 특수하게 설계하여 제조한 고주파 저인덕턴스(Inductance) 칩 부품 및 그 제조 방법에 관한 것으로, 특히 칩 내의 내부 전극 층에서의 전류의 흐름 및 인접 층간의 전류의 흐름이 서로 반대가 되도록 내부 전극 패턴을 설계함으로써 등가인덕턴스값이 낮은 소형의 적층형 칩 부품 소자 및 이를 제조하는 방법에 관한 것이다.

특히 적층되는 시트(Sheet)에 특히 칩 내의 내부 전극 패턴을 ㄹ자 형태로 설계하여 전극 패턴의 전류 흐름이 반대로 꺽이게 하여 생성되는 인덕턴스를 상호 상쇄시키며, 인접하는 두 개의 내부 전극 패턴에서의 전류의 흐름을 서로 반대가 되도록 하여 인덕턴스를 상쇄시켜 고주파에서도 원하는 소자 특성을 가지게 되는 적층형 칩 부품 소자 및 이를 제조하는 제조 방법에 관한 것이다.

Description

고주파 적층 칩 부품 및 그 제조 방법{Integrated chip for high frequency and fabricating method therefor}

본원 발명은 적층 칩(Chip) 커패시터(Capacitor), 적층 칩(Chip) 배리스터(Varistor), 적층 칩(Chip) NTC(Negative Temperature Coefficient) 소자, 적층 칩 PTC(Positive Temperature Coefficient) 소자 혹은 적층 칩 저항 등 적층형 칩(Chip) 부품의 고주파 등가인덕턴스 및 등가직렬저항을 낮추기 위해 내부 전극 패턴(Pattern)을 특수하게 설계하여 제조한 고주파 저인덕턴스(Inductance) 칩 부품 및 그 제조 방법에 관한 것으로, 특히 칩 내의 내부 전극 패턴을 ㄹ자 형태로 설계하여 전극 패턴의 전류 흐름이 반대로(180도) 꺽이게 하여 생성되는 인덕턴스를 상호 상쇄시킨 칩 부품 및 제조 방법을 특징으로 한다.

최근 개인 휴대 통신 및 개인 컴퓨터의 동작 주파수가 GHz대에 이르는 등 급속히 고주파화로 이행되고 있어 여기에 장착되는 전자 부품 역시 고주파에서 사용이 가능하거나 고주파 특성이 우수한 부품이 절대적으로 요구된다. 칩 부품의 경우 일반적으로 저주파에서는 칩 부픔 자체의 특성, 예를 들면 칩 커패시터(Capacitor)의 경우 순수한 커패시터의 특성만 나타나게 되나 고주파 전압이 인가되면 도1과 같이 등가직렬저항(11), 등가직렬인덕턴스(12) 성분이 발생된다. 등가직렬저항의 경우는 필요없는 전력 소모를 유발하고, 등가직렬인덕턴스의 경우는 공진 주파수(LC 혹은 RC 공진)를 낮추어 기생 발진등을 일으키거나 임피던스값을 증가시켜 신호에 대한 응답 속도를 늦게 한다. 칩 배리스터의 경우 고집적 IC, 디지털 IC등 중요 전자 부품을 고주파 과전압 및 서지(Surge) 전압으로부터 보호하는 역할을 하는 데 상기와 같이 등가인덕턴스 발생에 의한 고주파에서의 응답 속도 지연은 결국 고주파 과전압 및 서지 전압으로부터 전자 부품을 보호할 수 없게 된다.

칩 인덕터를 제외한 일반적인 적층형 칩 부품의 내부 전극은 도2와 같이 양쪽 단자 전극(Termination)을 두 축으로 서로 엇갈리게 적층하여 궁국적으로 두 개의 전극을 형성하게 되므로 전류를 흘렸을 경우 한쪽 전극에서 다른쪽 전극으로 전류의 흐름이 형성되어 마치 전선을 늘어뜨려 놓은 효과와 같아서 인덕턴스를 유발하는 구조이다. 즉, 일반적 적층형 칩 커패시터의 경우 도2에 나타낸 바와 같이 한쪽 단자(예, + 단자)에서 전류의 흐름이 시작되어 유전체층을 통과하여 반대쪽 전극으로 들어가는 구조로, 단순화시키면 도선에 전류가 흐르는 것과 유사하다고 볼 수 있어 도선에 전류가 흐르게 되면 자기 유도에 의해 전류 흐름을 방해하려는 반대 극성의 유도기전력이 생기듯이 칩에 자기 인덕턴스(Self inductance)가 발생된다.

이처럼 종래의 적층형 칩 부품은 고주파에서 사용하게 될 경우 등가직렬인덕턴스 및 등가직렬저항이 발생되는 문제점이 있다.

또한 원치 않는 등가직렬저항 및 등가직렬인덕턴스 성분의 발생은 등가직렬저항의 경우는 필요없는 전력 소모를 유발하고, 등가직렬인덕턴스의 경우는 공진 주파수를 낮추어 기생 발진등을 일으키거나 임피던스값을 증가시켜 신호에 대한 응답 속도를 늦게한다는 문제점이 있다.

또한 종래의 복합 칩 부품은 제조 공정 상의 복잡성과 어려움으로 칩의 소자 특성 조절이 어렵고, 복합 칩을 여러 개 수용할 수 있는 어레이화가 어렵다는 문제점이 있다.

상술한 바와 같은 종래의 문제점을 해결하기 위한 본 발명의 목적은 칩 부품의 내부의 내부 전극 패턴을 조정하여 전극 내의 전류 흐름의 방향이 소정 각도로 꺾이도록 하여 인덕턴스를 상쇄시키는 적층형 칩 부품 소자를 제조하는 데 있다. 또한 이러한 적층형 칩 부품 소자를 제조하기 위한 제조 방법을 제공하는 데 본 발명의 목적이 있다.

특히 칩 내의 내부 전극 패턴을 ㄹ자 형태로 설계하여 전극 패턴의 전류 흐름이 반대로(180도) 꺾이게 하여 생성되는 인덕턴스를 상호 상쇄시켜 고주파에서도 원하는 소자 특성을 가지게 되는 적층형 칩 부품 소자를 제조하는 데 본 발명의 목적이 있다.

또한 소자 내부에서 전류 방향차를 가지는 내부 전극 패턴을 단층 혹은 적층하여 등가인덕턴스값을 최소화하며, 적층수를 변화시켜 다양한 소자 특성을 가진 복합 칩 부품을 제조하는 데 본 발명의 목적이 있다.

도 1 커패시터의 고주파 등가회로

도 2 종래의 적층형 칩 부품의 구성도

도 3 본 발명 실시예1에 의한 적층형 칩 부품의 제조도

도 4 본 발명 실시예1에 의해 제조된 적층형 칩 부품의 전류 방향 모식도

도 5 본 발명 실시예2에 의한 적층형 칩 부품의 제조도

도 6 본 발명 실시예2에 의해 제조된 적층형 칩 부품의 전류 방향 모식도

도 7 본 발명 실시예3에 의한 적층형 칩 부품의 제조도

도 8 본 발명 실시예4에 의한 어레이 구조의 적층형 칩 부품의 제조도

도 9 본 발명 실시예5에 의한 어레이 구조의 적층형 칩 부품의 제조도

상술한 바와 같은 목적을 해결하기 위한 본 발명에 따른 적층형 칩 부품 소자는 원하는 소자 특성에 맞추어 제조된 일정 조성의 슬러리를 닥터 블레이드법등을 이용하여 얇은 세라믹 시트(Sheet)로 제조하고, 세라믹 시트 위에 원하는 형태의 내부 전극 패턴을 인쇄하며, 내부 전극이 형성된 시트를 원하는 수만큼 함께 적층한 후, 적층물을 소성하고, 각 내부전극과 연결되는 외부전극을 형성하여 제조한다. 이때 내부 전극 패턴은 소자내의 전류 흐름의 방향이 소정 각도로 꺾여 인덕턴스가 상쇄되도록 소정 각도로 꺾인 내부 전극 패턴으로 설계한다. 이러한 내부 전극 패턴은 동일 시트 상에서 ㄹ자 형태로 구성하여 180도로 꺾여 설계되는 것이 바람직하다. 또한 소정의 내부 전극 패턴이 인쇄된 시트를 원하는 소자 특성만큼 적층하는 경우 적층되는 상하부층의 내부 전극 패턴은 전류 흐름의 방향이 동일 위치에서 소정 각도로 꺾이도록 각 층의 내부 전극 패턴이 반대 방향으로 소정 각도로 꺾인 패턴으로 설계되는 것이 바람직하다.

또한, 상술한 바와 같은 목적을 해결하기 위한 본 발명에 따른 복합 칩 소자는 원하는 소자 특성에 맞추어 제조된 일정 조성의 슬러리를 닥터 블레이드법등을 이용하여 얇은 세라믹 시트를 제조하고, 세라믹 시트 위에 도전성 페이스트를 인쇄하여 소자내의 전류 흐름의 방향이 소정 각도로 꺾여 인덕턴스가 상쇄되도록 소정 각도로 꺾인 내부 전극 패턴으로 설계된 내부 전극 패턴을 형성하고, 내부 전극이 형성된 시트를 원하는 수만큼 함께 적층한 후, 적층물을 소성하고, 적층물의 내부 전극과 연결되는 단자 전극을 형성하여 제조한다. 이때 내부 전극 패턴은 동일 시트 상에서 ㄹ자 형태로 구성하여 180도로 꺾여 설계되는 것이 바람직하며, 칩의 넓이 방향으로 내부 전극 패턴을 배열하면 전류가 흐르는 면적을 크게하여 등가 직렬저항을 감소시키고 전류가 180도 꺾여 흐르는 길이가 증가되어 더욱더 인덕턴스가 상쇄되어 궁극적으로 등가직렬인덕턴스를 더욱 낮출 수 있다. 또한 내부 전극 패턴이 형성된 시트의 적층수를 증가시키면 내부 전극의 면적이 증가되어 등가 직렬저항을 더욱 감소시킨다.

또한, 상술한 바와 같은 목적을 해결하기 위한 본 발명에 따른 복합 칩 소자는 원하는 소자 특성에 맞추어 제조된 일정 조성의 슬러리를 닥터 블레이드법등을 이용하여 얇은 세라믹 시트를 제조하고, 세라믹 시트 위에 도전성 페이스트를 인쇄하여 소자내의 전류 흐름의 방향이 소정 각도로 꺾여 인덕턴스가 상쇄되도록 소정 각도로 꺾인 내부 전극 패턴으로 설계된 내부 전극 패턴을 형성하고, 내부 전극이 형성된 시트를 원하는 수만큼 함께 적층한 후, 적층물을 소성하고, 적층물의 내부 전극과 연결되는 단자 전극을 형성하여 제조한다. 이때 내부 전극 패턴은 동일 시트 상에서 ㄹ자 형태로 구성하여 180도로 꺾여 설계되는 것이 바람직하며, 또한 칩의 중간층에 인접층과 전류의 방향이 180도가 되도록 설계되며 칩양쪽의 외부 전극과 연결되지 않는 부유된 내부 전극(Floating electrode)을 추가하여 등가 인덕턴스를 낮출 뿐만 아니라 내부 전극이 넓어지므로 등가 직렬저항을 효과적으로 감소시킨다.

또한 본 발명에 따른 복합 칩은 그 사용 목적에 따라 소자의 내부전극 패턴 또는 소자층의 적층 시트 수 등을 변화시킬 수 있다. 예를 들면 내부 전극의 면적을 증가시키거나 적층수를 증가시켜 칩의 등가 직렬저항을 감소시키며, 소자층 예를 들면 커패시터층의 적층 시트 수를 변화시켜 커패시턴스값을 변화시킨다.

본 발명에 따른 적층형 칩 부품 소자의 제조에 관한 실시예로 적층 칩(Chip) 커패시터(Capacitor)에 관하여 하기에서 보다 상세하게 살펴본다.

실시예 1.

공업용으로 시판하고 있는 커패시터 소자용의 원료 분말을 이용하여 원하는 조성으로 소자용 슬러리(Slurry)를 제조하고, 이러한 슬러리를 닥터 블레이드(Doctor blade)등의 방법으로 도3과 같이 원하는 두께의 세라믹 성형 시트(301, Ceramic Green sheet)로 제조한다.

커패시터층을 제조하기 위하여 상기와 같이 제조된 세라믹 시트 위에 시판되고 있는 은(Ag), 은-팔라듐(Ag-Pd) 혹은 니켈(Ni) 페이스트 등의 도전성 페이스트를 사용하여 도3과 같이 세라믹 시트의 길이 방향(L방향)으로 ㄹ자 형태로 한 번 혹은 복수회 반복하여 연결되도록 내부 전극 패턴을 인쇄한다. 즉 ㄹ자 형태로 180도 꺾이는 제1 내부 전극 패턴(302)으로 설계하여 스크린 프린팅법 등으로 인쇄하여 제1 커패시터 시트(303)를 제조하고, 세라믹 시트의 동일 위치에서 제1 내부 전극 패턴과 전류의 흐름이 반대가 되는 ㄹ자 형태의 제2 내부 전극 패턴(304)으로 설계하여 스크린 프린팅법 등으로 인쇄하여 제2 커패시터 시트(305)를 제조한다.

상기와 같이 세라믹 시트의 길이 방향으로 ㄹ자형 내부 전극 패턴이 인쇄된 제1, 2 시트를 원하는 수만큼 교호로 적층하고 커버 시트(306)를 덮어 각 시트가 적층 되었을 때 도3의 (b)와 같이 내부 전극 패턴이 적층물 양쪽 끝단에서 교호로 외부전극과 연결되도록 한 후 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.

상기와 같이 제조된 적층물(307) 내의 각종 바인더등 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도에서 적층물을 소성하며, 소성된 적층물의 외부에 도3의 (b)와 같이 적층물(307)의 내부 전극(308)과 연결되는 외부 전극(309)을 형성하여 적층형 커패시터 칩을 제조한다.

상기와 같이 제조된 적층형 커패시터 칩은 도4에 나타낸 바와 같이 양끝단의 외부 전극에 양/음의 전압을 가하면 커패시터 시트의 면에 형성된 내부 전극의 전류 흐름 방향은 각 층 내에서 ㄹ자 내부 전극 패턴을 따라 180도 꺾여 전류의 방향이 반대가 되어 전류 흐름으로 생성되는 각각의 전자기장을 간섭시키므로 인덕턴스가 상쇄되고, 도4의 (a)와 같이 상하부층의 제1 및 제2 내부 전극 패턴(401, 402) 간에도 전류의 방향이 반대로(180도) 흐르기 때문에 인덕턴스가 더욱 상쇄되어 고주파에서 이용시에도 등가인덕턴스가 크게 감소된다. 또한 도4의 (b)에 나타낸 바와 같이 한 층내에서 ㄹ자 형태의 내부 전극 패턴이 복수회 반복적으로 설계되어도 층내의 전류 흐름의 방향 및 인접층간(403, 404)의 전류 흐름의 방향은 서로 반대가 되므로 인덕턴스가 상쇄된다.

실시예 2.

적층형 커패시터 칩 부품의 다른 실시예는 고주파에서 발생하는 커패시턴스 성분의 인덕턴스를 더욱더 감소시킴과 함께 전류가 흐르는 전극 면적을 증가시켜 등가직렬저항을 감소시킨 적층형 커패시터 칩 부품이다.

상기 실시예1과 동일한 방법으로 커패시터 소자용 세라믹 시트(501)를 복수 개 제조한다.

커패시터층을 제조하기 위하여 상기와 같이 제조된 세라믹 시트 위에 시판되고 있는 은(Ag), 은-팔라듐(Ag-Pd) 혹은 니켈(Ni) 페이스트 등의 도전성 페이스트를 사용하여 도5와 같이 세라믹 시트의 넓이 방향(W방향)으로 ㄹ자 형태로 한 번 혹은 복수회 반복하여 연결되도록 내부 전극 패턴을 인쇄한다. 즉 ㄹ자 형태로 180도 꺾이는 제1 내부 전극 패턴(502)으로 설계하여 세라믹 시트의 넓이 방향으로 스크린 프린팅법 등으로 인쇄하여 제1 커패시터 시트(503)를 제조하고, 세라믹 시트의 동일 위치에서 제1 내부 전극 패턴과 전류의 흐름이 반대가 되는 ㄹ자 형태의 제2 내부 전극 패턴(504)으로 설계하여 스크린 프린팅법 등으로 인쇄하여 제2 커패시터 시트(505)를 제조한다. 도5의 (a)와 같이 시트의 넓이 방향으로 내부 전극 패턴을 인쇄하므로 전류가 흘러가는 내부 전극의 면적이 증가한다. 또한 ㄹ자 형태의 내부전극의 흐름이 180도로 꺾여 진행되는 절대적 길이가 길어지게되어 상호인덕턴스를 더욱더 상쇄시켜 등가직렬인덕턴스를 더욱 낮출 수 있다.

상기와 같이 세라믹 시트의 넓이 방향으로 ㄹ자형 내부 전극 패턴이 인쇄된 제1, 2 시트를 원하는 수만큼 교호로 적층하고 커버 시트(506)를 덮어 각 시트가 적층 되었을 때 도5의 (b)와 같이 내부 전극 패턴이 적층물 양쪽 끝단에서 교호로 외부전극과 연결되도록 한 후 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.

상기와 같이 제조된 적층물(507) 내의 각종 바인더등 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도에서 적층물을 소성하며, 소성된 적층물(507)의 외부의 양끝 단에 도5의 (b)와 같이 적층물(507)의 내부 전극(508)과 연결되는 외부 전극(509)을 형성하여 적층형 커패시터 칩을 제조한다.

상기와 같이 제조된 적층형 커패시터 칩은 도6에 나타낸 바와 같이 양끝단의 외부 전극에 양/음의 전압을 가하면 커패시터 시트의 면에 형성된 내부 전극의 전류 흐름 방향은 각 층 내에서 ㄹ자 내부 전극 패턴을 따라 180도 꺾여 전류의 방향이 반대가 되어 전류 흐름으로 생성되는 각각의 전자기장을 간섭시키므로 인덕턴스가 상쇄되고, 상하부층의 제1 및 제2 내부 전극 패턴(601, 602) 간에도 전류의 방향이 반대로(180도) 흐르기 때문에 인덕턴스가 더욱 상쇄되어 고주파에서 이용시에도 등가인덕턴스가 크게 감소된다. 이때 도6의 (b)에 나타낸 바와 같이 한 층내에서 ㄹ자 형태의 내부 전극 패턴이 복수회 반복적으로 설계되어도 층내의 전류 흐름의 방향 및 인접층간(603, 604)의 전류 흐름의 방향은 서로 반대가 되므로 인덕턴스가 상쇄된다. 또한 내부 전극 패턴이 넓이 방향으로 ㄹ자 형태로 설계되므로 전류가 흐르는 면적을 증가시켜 등가직렬저항을 감소시키고 180도로 꺾여 진행되는 전류의 흐름이 길어지게 되어 더욱더 등가직렬인덕턴스가 감소되며, 적층수를 증가시킴에 따라 내부 전극의 면적이 더욱 증가하므로 등가직렬저항은 더욱 감소된다.

실시예 3.

적층형 커패시터 칩 부품의 다른 실시예는 칩의 중간층에 인접층과 전류의 방향이 반대가 되도록 설계되며 칩 양쪽의 외부 전극과 연결되지 않는 부유된 내부 전극(Floating electrode)을 추가하여 고주파에서 발생하는 커패시턴스 성분의 인덕턴스를 감소시킴과 함께 전류가 흐르는 전극 면적을 증가시켜 등가직렬저항을 감소시킨 적층형 커패시터 칩 부품이다.

상기 실시예1과 동일한 방법으로 커패시터 소자용 세라믹 시트(701)를 복수 개 제조한다.

커패시터층을 제조하기 위하여 상기와 같이 제조된 세라믹 시트 위에 시판되고 있는 은(Ag), 은-팔라듐(Ag-Pd) 혹은 니켈(Ni) 페이스트 등의 도전성 페이스트를 사용하여 도7과 같이 세라믹 시트에 ㄹ자 형태로 한 번 혹은 복수회 반복하여 연결되도록 내부 전극 패턴을 인쇄한다. 즉, ㄹ자 형태로 180도 꺾이는 내부 전극 패턴으로 시트의 양끝단의 전압 단자와 연결되며 중앙부에서 절연되는 제1 내부 전극 패턴(702)을 스크린 프린팅법 등으로 인쇄하여 제1 커패시터 시트(703)를 제조하고, 세라믹 시트의 동일 위치에서 제1 내부 전극 패턴과 전류의 흐름이 반대가 되며 양끝단의 전압 단자와는 절연되는 부유(Floating)된 ㄹ자 형태의 제2 내부 전극 패턴(704)으로 설계하여 스크린 프린팅법 등으로 인쇄하여 제2 커패시터 시트(705)를 제조한다.

상기와 같이 세라믹 시트에 ㄹ자형 내부 전극 패턴이 인쇄된 제1, 2 시트를 원하는 수만큼 교호로 적층하고 커버 시트를 덮어 각 시트가 적층 되었을 때 도7의 (b)와 같이 제1 내부 전극(708)은 적층물 양쪽 끝단에서 외부전극과 연결되며 부유된 제2 내부 전극(709)은 외부 전극과 절연되도록 한 후 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.

상기와 같이 제조된 적층물 내의 각종 바인더등 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도에서 적층물을 소성하며, 소성된 적층물(707)의 외부에 도7의 (b)와 같이 적층물(707)의 제1 내부 전극(708)과 연결되는 외부 전극(710)을 형성하여 적층형 커패시터 칩을 제조한다.

상기와 같이 제조된 부유 전극이 삽입된 적층형 커패시터 칩은 양끝단의 외부 전극에 양/음의 전압을 가하면 커패시터 시트의 면에 형성된 내부 전극의 전류 흐름 방향은 각 층 내에서 ㄹ자 내부 전극 패턴을 따라 180도 꺾여 전류의 방향이 반대가 되어 도7(b)의 전기장 모식도(711)와 같이 전류 흐름으로 생성되는 각각의 전자기장을 간섭시키므로 인덕턴스가 상쇄되고, 상하부층의 제1 내부 전극 패턴과 부유된 제2 내부 전극 패턴(702, 704) 간에도 전류의 방향이 반대로 흐르기 때문에 인덕턴스가 더욱 상쇄되어 고주파에서 이용시에도 등가인덕턴스가 크게 감소된다. 또한 중간층에 부유된 제2 내부 전극 패턴을 삽입함으로 부유전극을 사용하지 않는 일반적인 적층 커패시터와 비교해서 동일 용량을 얻기 위한 내부 전극의 면적이 넓어지므로 등가직렬저항이 감소된다.

또한, 상기와 같이 설계된 부유 전극을 적층형 배리스터(Varistor) 칩 부품에 삽입하면 부유 전극이 설치되지 않은 배리스터에 비교해서 동일 특성이 구현되면서도 정전용량이 낮아져서 응답속도가 빨라진다.

실시예 4.

상기의 실시예들과 같이 제조된 적층형 칩 부품을 내부 전극 패턴이 1개인 적층형 칩의 패턴이 아닌 복수개, 예를 들면 4개 이상의 반복된 적층형 칩의 패턴으로 설계한 뒤 상기와 같은 공정으로 적층형 칩을 제조하여 도8과 같이 병렬 구조의 단위 소자 칩이 반복되는 에레이 칩(Array chip)을 제조한다.

상기 실시예1과 동일한 방법으로 커패시터 소자용 세라믹 시트(801)를 복수 개 제조한다. 이때 세라믹 시트는 어레이의 배열 및 구조에 따라 크기를 조절한다.

커패시터층을 제조하기 위하여 상기와 같이 제조된 세라믹 시트 위에 시판되고 있는 은(Ag), 은-팔라듐(Ag-Pd) 혹은 니켈(Ni) 페이스트 등의 도전성 페이스트를 사용하여 도8과 같이 세라믹 시트에 ㄹ자 형태로 한 번 혹은 복수회 반복하여 연결되는 내부 전극 패턴을 복수개 인쇄한다. 즉 ㄹ자 형태로 180도 꺾이는 제1 내부 전극 패턴(802)으로 설계하여 동일한 시트 위에 원하는 패턴 수만큼 복수개 예를 들면 4개 소자의 어레이 소자를 제조하는 경우는 한 세라믹 시트 상에 4개의 내부 전극 패턴을 스크린 프린팅법 등으로 인쇄하여 제1 커패시터 시트(803)를 제조하고, 인접하는 세라믹 시트의 동일 위치에서 제1 내부 전극 패턴과 전류의 흐름이 반대가 되는 ㄹ자 형태의 제2 내부 전극 패턴(804)으로 설계하여 제1 커패시터 시트에 인쇄된 내부 전극 패턴과 동일 수의 내부전극 패턴을 스크린 프린팅법 등으로 인쇄하여 제2 커패시터 시트(805)를 제조한다.

상기와 같이 세라믹 시트에 복수개의 내부 전극 패턴이 인쇄된 제1, 2 시트를 원하는 수만큼 교호로 적층하고 커버 시트(806)를 덮어 각 시트가 적층 되었을 때 도8의 (b)와 같이 내부 전극 패턴이 적층물 양쪽 끝단에서 교호로 외부전극과 연결되도록 한 후 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.

상기와 같이 제조된 적층물 내의 각종 바인더등 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도에서 적층물을 소성하며, 소성된 적층물의 외부에 도8의 (b)와 같이 적층물(807)의 복수개의 내부 전극과 연결되는 복수개의 외부 전극(808)을 형성하여 어레이 구조의 적층형 커패시터 칩을 제조한다.

상기와 같이 제조된 어레이 구조의 적층형 커패시터 칩은 양끝단의 외부 전극에 양/음의 전압을 가하면 커패시터 시트의 면에 형성된 내부 전극의 전류 흐름 방향은 한 내부 전극 패턴 내에서 ㄹ자 내부 전극 패턴을 따라 180도 꺾여 전류의 방향이 반대가 되어 전류 흐름으로 생성되는 각각의 전자기장을 간섭시키므로 인덕턴스가 상쇄되고, 동일 세라믹 시트 상의 인접 내부 전극 패턴 사이에서 전류의 방향이 반대가 되어 인덕턴스를 상쇄하며, 상하부층의 제1 및 제2 내부 전극 패턴(802, 804) 간에도 전류의 방향이 반대로 흐르기 때문에 인덕턴스가 더욱 상쇄되어 고주파에서 이용시에도 등가인덕턴스가 크게 감소된다. 이때 한 층내에서 한 내부 전극 패턴이 ㄹ자 형태로 반복적으로 설계되어도 층내의 전류 흐름의 방향 및 인접층간의 전류 흐름의 방향은 서로 반대가 되므로 인덕턴스가 상쇄된다.

실시예 5.

어레이 구조의 적층형 커패시터 칩 부품의 다른 실시예는 복수개의 칩 패턴으로 설계하며 칩의 중간층에 인접층과 전류의 방향이 180도가 되도록 설계되며 외부 전극과 연결되지 않는 부유된 내부 전극(Floating electrode)을 추가하여 고주파에서 발생하는 커패시턴스 성분의 인덕턴스를 감소시킴과 함께 전류가 흐르는 전극 면적을 증가시켜 등가직렬저항을 감소시킨 어레이 구조 적층형 커패시터 칩 부품이다.

상기 실시예1과 동일한 방법으로 커패시터 소자용 세라믹 시트(901)를 복수 개 제조한다. 이때 세라믹 시트는 어레이의 배열 및 구조에 따라 크기를 조절한다.

커패시터층을 제조하기 위하여 상기와 같이 제조된 세라믹 시트 위에 시판되고 있는 은(Ag), 은-팔라듐(Ag-Pd) 혹은 니켈(Ni) 페이스트 등의 도전성 페이스트를 사용하여 도9와 같이 세라믹 시트에 ㄹ자 형태로 한 번 혹은 복수회 반복하여 연결되는 내부 전극 패턴을 복수개 인쇄한다. 즉, ㄹ자 형태로 180도 꺾이는 내부 전극 패턴으로 시트의 양끝단의 전압 단자와 연결되며 중앙부에서 절연되는 제1 내부 전극 패턴(902)을 동일한 시트 위에 원하는 패턴 수만큼 복수개 예를 들면 4개 소자의 어레이 소자를 제조하는 경우는 한 세라믹 시트 상에 4개의 내부 전극 패턴을 스크린 프린팅법 등으로 인쇄하여 제1 커패시터 시트(903)를 제조하고, 인접하는 세라믹 시트의 동일 위치에서 제1 내부 전극 패턴과 전류의 흐름이 반대가 되며 양끝단의 전압 단자와는 절연되는 부유(Floating)된 ㄹ자 형태의 제2 내부 전극 패턴(904)으로 설계하여 제1 커패시터 시트에 인쇄된 내부 전극 패턴과 동일 수의 제2 내부 전극 패턴을 스크린 프린팅법 등으로 인쇄하여 제2 커패시터 시트(905)를 제조한다.

상기와 같이 세라믹 시트에 ㄹ자형 내부 전극 패턴이 인쇄된 제1, 2 시트를 원하는 수만큼 교호로 적층하고 커버 시트를 덮어 각 시트가 적층 되었을 때 도9의 (b)와 같이 복수개의 제1 내부 전극 패턴은 적층물 양쪽 끝단에서 외부전극과 연결되며 부유된 제2 내부 전극은 외부 전극과 절연되도록 한 후 적층된 층이 밀착되도록 열과 압력을 가하여 압착한다.

적층물 내의 각종 바인더등 유기물 성분을 모두 제거하기 위하여 적당한 온도에서 가열하여 베이크 아웃(Bake-out)시킨 후 온도를 상승시켜 적당한 소성온도에서 적층물을 소성하며, 소성된 적층물의 외부에 도9과 같이 적층물(907)의 복수개의 제1 내부 전극과 연결되는 복수개의 외부 전극(908)을 형성하여 적층형 커패시터 칩을 제조한다.

상기와 같이 제조된 부유 전극이 삽입된 어레이 구조의 적층형 커패시터 칩은 양끝단의 외부 전극에 양/음의 전압을 가하면 커패시터 시트의 면에 형성된 내부 전극의 전류 흐름 방향은 각 층 내에서 ㄹ자 내부 전극 패턴을 따라 180도 꺾여 전류의 방향이 반대가 되어 전류 흐름으로 생성되는 각각의 전자기장을 간섭시키므로 인덕턴스가 상쇄되고, 동일 세라믹 시트 상의 인접 내부 전극 패턴 사이에서 전류의 방향이 반대가 되어 인덕턴스를 상쇄하며, 상하부층의 제1 내부 전극 패턴과 부유된 제2 내부 전극 패턴(902, 904) 간에도 전류의 방향이 반대로 흐르기 때문에 인덕턴스가 더욱 상쇄되어 고주파에서 이용시에도 등가인덕턴스가 크게 감소된다. 또한 중간층에 부유된 제2 내부 전극 패턴을 삽입함으로 부유전극을 사용하지 않는 일반적인 적층 커패시터와 비교해서 동일 용량을 얻기 위한 내부 전극의 면적이 넓어지므로 등가직렬저항이 감소된다.

상기한 바와 같이 제조되는 적층형 복합 칩을 제조하는 기술은 상기의 예시된 소자 외에 적층 칩(Chip) 배리스터(Varistor), 적층 칩(Chip) NTC, 적층 칩 PTC 소자 혹은 적층 칩 저항 등 여러 가지 적층형 칩(Chip) 부품의 제조에 이용된다. 상기 실시예의 기본 구조를 바탕으로 여러 가지 패턴으로 내부 전극 패턴을 설계하여 내부 전극 패턴의 전류 흐름이 동일 시트 상에서 반대로(180도) 꺾이게 하고 인접 층간에도 반대로 흐르게 하여 생성되는 인덕턴스를 상쇄시키며, 내부 전극 패턴의 설계와 적층수를 조절하여 원하는 소자 특성을 가지는 고주파 적층형 칩 부품 소자를 제조한다.

상기한 바와 같이 제조되는 적층형 칩 부품을 제조하는 기술은 복합 소자 결합칩 혹은 단일 소자의 구조가 내장된 다중칩모듈(MCM) 소자를 용이하게 제조하며, 또한 원하는 소자 특성별로 두 개 이상 소자를 결합하여 제조하는 복합 전자 부품용 소자의 제조에 다양하게 응용될 수 있다.

상술한 바와 같은 본 발명에 따른 적층형 칩 소자는 내부 전극 패턴을 변화시켜 내부 전극 패턴의 전류 흐름이 전자기장을 간섭시켜 인덕턴스를 상쇄시키며,인접 내부 전극 사이에 반대 방향의 전류 흐름이 발생하여 인덕턴스를 감소시켜 등가인덕턴스가 최소화된 적층형 칩 소자로 제조되며 고주파에서도 안정된 칩 부품으로 사용할 수 있는 효과가 있다.

따라서 상술한 본 발명과 같이 적층형 칩 부품 소자를 제조함으로 고주파에서도 안정된 칩 부품으로 사용할 수 있으며 별도의 공정 추가 없이 단순한 공정에 의해 원하는 전기적 특성을 구현하는 경박 단소화된 소형의 적층형 칩 부품 소자를 제조할 수 있게 되는 효과가 있다.

상술한 본 발명과 같은 적층형 칩 소자는 동일칩 내에서 내부 전극 패턴의 면적과 적층수를 조절하여 등가직렬저항을 감소시킨 적층형 칩 부품을 제조할 수 있는 효과가 있다.

또한, 상술한 본 발명과 같은 적층형 칩 소자는 외부 전극과 절연되는 부유 전극을 삽입하여 내부 전극 면적을 증가시켜 등가직렬저항을 감소시킨 소자를 제조할 수 있는 효과가 있다.

또한, 상술한 본 발명과 같은 적층형 칩 소자는 별도의 공정 추가 없이 단순한 공정에 의해 제조되므로 생산 원가를 낮추며, 어레이형 구조의 적층형 칩 부품을 용이하게 제조할 수 있게 되는 효과가 있다.

Claims (20)

1. 적층형 칩 부품 소자에 있어서,

   소정 층에서 전류 흐름이 반대로 꺾이도록 ㄹ자 형태의 내부 전극 패턴이 설계된 적층형 칩 부품 소자.
2. 제 1 항에 있어서, 상기의 내부 전극 패턴이 복수층 적층되어 인접층 간에 전류 흐름이 반대로 되도록 제조된 것을 특징으로 적층형 칩 부품 소자.
3. 적층형 칩 부품 소자에 있어서,

   원하는 특성을 가지는 복수개의 소자용 시트가 적어도 두 층이상 적층된 소체,

   상기의 적층된 소자용 시트 위에 형성된 내부 전극,

   상기의 내부 전극이 형성된 소자용 시트가 적층된 소체의 끝단에 형성되어 상기의 내부 전극과 연결되는 외부 전극,

   상기의 소정 시트의 내부 전극은 전류 흐름이 반대로 꺾이도록 ㄹ자 형태의 내부 전극 패턴으로 설계되는 것을 특징으로 하는 적층형 칩 부품 소자.
4. 제 4 항에 있어서, 상기의 복수층 적층된 내부 전극 패턴에 있어서 상하부의 인접층 간에 전류 흐름이 반대로 되도록 설계된 것을 특징으로 하는 적층형 칩 부품 소자.
5. 적층형 칩 부품 소자에 있어서,

   원하는 특성을 가지는 복수개의 소자용 시트가 적어도 두 층이상 적층된 소체,

   상기의 적층된 소자용 시트 위에 형성된 내부 전극,

   상기의 내부 전극이 형성된 소자용 시트가 적층된 소체의 끝단에 형성되어 상기의 내부 전극과 연결되는 외부 전극,

   상기의 소정 시트의 내부 전극은 전류 흐름이 반대로 꺾이도록 ㄹ자 형태이며 상기의 소자용 시트의 넓이 방향으로 설계되는 것을 특징으로 하는 적층형 칩 부품 소자.
6. 제 5 항에 있어서, 상기의 복수층 적층된 내부 전극 패턴에 있어서 상하부의 인접층 간에 전류 흐름이 반대로 되도록 설계된 것을 특징으로 적층형 칩 부품 소자.
7. 적층형 칩 부품 소자에 있어서,

   원하는 특성을 가지는 복수개의 소자용 시트가 적어도 두 층이상 적층된 소체,

   상기의 적층된 소자용 시트 위에 형성된 전류 흐름이 반대로 꺾이도록 ㄹ자 형태의 내부전극 패턴으로 시트의 양끝단의 전압단자와 연결되며 중앙부에서 절연되게 설계된 제1 내부 전극,

   상기의 적층된 소자용 시트 위에 형성되며 제1 내부 전극과는 전류의 흐름이 반대이며 외부 전극과 절연되는 ㄹ자 형태의 부유된 제2 내부 전극,

   상기의 내부 전극이 형성된 소자용 시트가 적층된 소체의 끝단에 형성되어 상기의 제1 내부 전극의 양끝단과 연결되는 외부 전극으로 형성되는 것을 특징으로 하는 적층형 칩 부품 소자.
8. 제 1 항 내지 제 7 항 중 한 항에 있어서, 상기의 내부 전극 패턴은 ㄹ자 형태가 복수회 반복 연결되도록 설계된 것을 특징으로 하는 적층형 칩 부품 소자.
9. 제 1 항 내지 제 7 항 중 한 항에 있어서, 상기의 적층형 칩 부품은 적층 칩 커패시터, 적층 칩 배리스터, 적층 칩 NTC 소자, 적층 칩 PTC 소자 혹은 적층 칩 저항인 것을 특징으로 하는 적층형 칩 부품 소자.
10. 제 1 항 내지 제 7 항 중 한 항에 있어서, 상기의 적층형 칩 부품을 이종의 칩 부품이 두 개 이상 결합하여 복합 소자로 제조하는 것을 특징으로 하는 적층형 칩 부품 소자.
11. 제 1 항 내지 제 7 항 중 한 항에 있어서, 상기의 적층형 칩 부품은 복수 개의 칩이 반복된 에레이 형태의 적층형 소자로 제조하는 것을 특징으로 하는 적층형 칩 부품 소자.
12. 제 11 항에 있어서, 상기의 복수 개의 칩이 반복된 에레이 형태의 적층형 소자에 있어서 동일 시트 상의 인접 내부 전극의 전류의 방향이 반대로 되도록 제조하는 것을 특징으로 하는 적층형 칩 부품 소자.
13. 제 1 항 내지 제 7 항 중 한 항에 있어서, 상기의 적층형 칩 부품 소자가 내장된 다중 칩 모듈(MCM) 소자.
14. 적층형 칩 부품 소자의 제조 방법에 있어서,

    소정 조성의 슬러리를 이용하여 소자용 시트를 제조하는 단계,

    상기 시트 위에 전류 흐름의 방향이 반대로 꺾이도록 ㄹ자 형태의 내부 전극 패턴을 인쇄하여 내부 전극을 형성하는 단계,

    상기의 내부 전극 패턴이 인쇄된 성형 시트를 적어도 두층 이상 적층하여 상 하부 인접한 층의 내부 전극의 전류 흐름이 반대가 되는 적층물을 형성하는 단계,

    상기의 적층물을 열처리하여 소성하는 단계,

    상기 적층물의 양끝단부에 상기의 내부 전극과 교호로 연결되는 외부 전극을 형성하는 단계로 이루어짐을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
15. 적층형 칩 부품 소자의 제조 방법에 있어서,

    소정 조성의 슬러리를 이용하여 소자용 시트를 제조하는 단계,

    상기 시트 위에 전류 흐름의 방향이 반대로 꺾이도록 ㄹ자 형태의 내부 전극 패턴을 시트의 넓이 방향으로 인쇄하여 내부 전극을 형성하는 단계,

    상기의 내부 전극 패턴이 인쇄된 성형 시트를 적어도 두층 이상 적층하여 상 하부 인접한 층의 내부 전극의 전류 흐름이 반대가 되는 적층물을 형성하는 단계,

    상기의 적층물을 열처리하여 소성하는 단계,

    상기 적층물의 양끝단부에 상기의 내부 전극과 교호로 연결되는 외부 전극을 형성하는 단계로 이루어짐을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
16. 적층형 칩 부품 소자의 제조 방법에 있어서,

    소정 조성의 슬러리를 이용하여 소자용 시트를 제조하는 단계,

    상기의 소자용 시트 위에 전류의 흐름이 반대로 꺾이도록 ㄹ자 형태의 내부전극 패턴으로 시트의 양끝단의 전압단자와 연결되며 중앙부에서 절연되는 제1 내부 전극을 형성하는 단계,

    상기의 소자용 시트 위에 제1 내부 전극과는 전류의 흐름이 반대이며 외부 전극과 절연되는 ㄹ자 형태의 부유된 제2 내부 전극을 형성하는 단계,

    상기의 제1 및 제2 내부 전극 패턴이 인쇄된 소자용 시트를 적어도 두층 이상 교호로 적층하여 상하부 인접한 층의 내부 전극의 전류 흐름이 반대가 되는 적층물을 형성하는 단계,

    상기의 적층물을 열처리하여 소성하는 단계,

    상기 적층물의 양끝단부에 상기의 제1 내부 전극과 연결되는 외부 전극을 형성하는 단계로 이루어짐을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
17. 제 14 항 내지 제 16 항 중 한 항에 있어서, 상기의 내부 전극 패턴은 ㄹ자 형태가 복수회 반복 연결되도록 설계된 것을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
18. 제 14 항 내지 제 16 항 중 한 항에 있어서, 상기의 적층형 칩 부품은 적층 칩 커패시터, 적층 칩 배리스터, 적층 칩 NTC 소자, 적층 칩 PTC 소자 혹은 적층 칩 저항인 것을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
19. 제 14 항 내지 제 16 항 중 한 항에 있어서, 상기의 적층형 칩 부품을 이종의 칩 부품이 두 개 이상 결합하여 복합 소자로 제조하는 것을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.
20. 제 14 항 내지 제 16 항 중 한 항에 있어서, 상기의 적층형 칩 부품은 복수 개의 칩이 반복된 에레이 형태의 적층형 소자로 제조하는 것을 특징으로 하는 적층형 칩 부품 소자의 제조 방법.