KR19990020992A - 고속 다이나믹 램 인터페이스 제어 장치 및 방법 - Google Patents
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Abstract
본 발명은 고속 DRAM 인터페이스 제어 장치 및 방법에 관한 것으로, 동작 설정을 위한 별도의 레지스터를 사용치 않고, 외부로부터 데이터 클럭과 리프레쉬 신호를 입력받아 어드레스, DRAM 제어 신호, 및 내부 리프레쉬 신호를 발생시킴으로써 고속의 데이터 액세스를 가능하고, 외부의 액세스 상태 신호를 이용하여 자동으로 해당 타이밍을 설정할 수 있는 고속 DRAM 인터페이스 제어 장치 및 방법을 제공함에 그 목적이 있다.
본 발명에 의한 고속 DRAM 인터페이스 제어 장치 및 방법에 따르면, 외부 프로세서의 설정하는 방식에 의해 제어되던 종래와 달리, 외부로부터 데이터 클럭을 입력받아 이에 동기된 어드레스와 DRAM 제어 신호를 발생시키고, 외부 프로세서의 버스 사이클을 감지하는 대신 외부 리프레쉬 신호를 입력받아 내부 리프레쉬 신호를 발생시킴으로써 손쉽게 외부의 버스 사이클과 연계시키며, 외부로부터 액세스 상태 신호를 입력받아 단순히 데이터 액세스 방식만을 선택함으로써 자동으로 해당하는 타이밍을 설정할 수 있다. 또한, 동작 설정을 위한 별도의 레지스터를 사용하지 않고 자동으로 작동될 수 있으며, 간단하게 DRAM 인터페이스 제어 장치를 구현할 수 있음에 따라, 데이터 저장 및 독취를 요구하는 메모리 제어 분야에서 고속의 데이터 액세스에 대한 사용자의 요구를 충족시키며, 외부로부터 입력되는 신호를 줄이고 간단한 기능을 수행하는 하나의 칩으로 구현 가능함으로써 제어 장치의 신뢰도 및 가격 경쟁력을 확보할 수 있을 것이다.
Description
본 발명은 고속 DRAM 인터페이스 제어 장치 및 방법(Device and Method for Fast-Controlling Interface of Dynamic Random Access Memory)에 관한 것으로, 동작 설정을 위한 별도의 레지스터를 사용치 않고, 외부로부터 데이터 클럭과 리프레쉬 신호를 입력받아 어드레스, DRAM 제어 신호, 및 내부 리프레쉬 신호를 발생시킴으로써 고속의 데이터 액세스를 가능하고, 외부의 액세스 상태 신호를 이용하여 자동으로 해당 타이밍을 설정할 수 있는 고속 DRAM 인터페이스 제어 장치 및 방법을 제공함에 그 목적이 있다.
현재는 정보화의 세계적 추세에 의해 모든 분야에서 정보의 중요성이 더욱 강조되고 있다. 따라서, 전세계적으로 21세기에는 다분야의 다량의 정보를 우선적으로 확보하여 필요시에 이를 이용할 수 있도록 데이터 베이스를 구축하는 것이 필수적인 과제가 되었다. 특히, 이와 같은 다량의 정보를 저장하고, 고속으로 데이터를 사용하기 위해 메모리 장치에 대한 기술이 급진적으로 향상되고 있는 실정이다.
현재, 정보의 저장 매체로 사용되고 있는 메모리 장치에는 자기 테이프(magnetic tape), 광자기 디스크(optical disk), 디지털 비디오 디스크(digital video disk: DVD), 컴팩트 디스크(compact disk: CD), 램(random access memory: RAM), 롬(read only memory: ROM) 등이 존재하고 있다. 이 중에서, 고속의 데이터 처리를 요구하는 데이터의 경우에는 데이터 저장 방식에 따라 구분되는 DRAM(Dynamic RAM)과 SRAM(Static RAM) 등의 램이 흔히 사용되며, 특히 고밀도의 데이터 저장이 가능한 DRAM이 데이터 저장 및 독취의 매체로서 가장 많이 사용되고 있다.
일반적으로 DRAM은 외부의 프로세서를 통해 제어된다. 즉, 메모리의 일정한 위치를 나타내는 메모리 주소(address)를 설정하여 데이터를 저장하고, 원하는 정보를 독취할 경우에도 이에 해당되는 어드레스를 설정함으로써 가능한데, 이 기능들은 모두 외부의 프로세서에서 DRAM 인터페이스를 통해 제어한다.
이하에서는 미국 특허(US5530944)를 빌어 외부 프로세서를 통해 DRAM 인터페이스를 제어하는 종래의 DRAM 인터페이스 제어 장치의 작용을 설명하기로 한다.
종래의 DRAM 인터페이스 제어 장치는 도 1에 도시된 바와 같이, 외부 프로세서로부터 DRAM의 어드레스를 입력받아 DRAM의 어드레스로 출력하고, 제어 인에이블 신호(bank enable)와 고속 상태와 임의 입출력 상태를 나타내는 액세스 상태 신호(page hit)를 출력하는 어드레스 복호부(10)와, 외부 프로세서로부터 프로세서 상태 신호를 입력받아 DRAM에 독취 및 저장을 위한 데이터 입출력 명령 신호를 발생하고, 독취하거나 저장할 데이터의 클럭을 제어하기 위해 버스 사이클을 감지하여 버스 사이클 시작 신호(cycle start)를 출력하는 버스 사이클 제어부(20)와, 외부 프로세서를 통해 DRAM 인터페이스 제어 장치의 동작을 설정하고, 인터페이스 장치의 상태를 프로세서로 전달하는 동작 설정 리지스터부(30)와, 상기 어드레스 복호부(10)로부터 제어 인에이블 신호와 액세스 상태 신호를 입력받고 상기 버스 사이클 제어부(20)로부터 버스 사이클 시작 신호를 입력받고, 상기 동작 설정 리지스터부(30)에 설정된 값을 이용하여 어드레스 제어 신호인 RAS(Row Address Strobe) 신호와 CAS(Column Address Strobe) 신호를 DRAM으로 출력하고, DRAM의 데이터 독취 및 저장 상태를 나타내는 DRAM 상태 신호를 상기 버스 사이클 제어부(20)로 출력하는 DRAM 제어부(40)와, 실제 DRAM에 저장할 데이터나 DRAM으로부터 읽은 데이터를 저장하기 위한 데이터 저장부(50)로 구성된다.
상기와 같이 구성된 종래의 DRAM 인터페이스 제어 장치에서는 프로세서의 프로그램을 통해 DRAM 인터페이스 제어를 위한 신호의 특성을 조정함으로써 DRAM을 제어한다. 우선, DRAM 인터페이스 제어 장치의 외부에 위치하는 프로세서는 프로그램에 의해 외부 어드레스를 상기 어드레스 복호부(10)에 제공한다. 이를 입력받은 상기 어드레스 복호부(10)에서는 내부 처리 과정을 거쳐 DRAM으로 어드레스를 출력하고, 상기 DRAM 제어부(30)를 인에이블 시키는 제어 인에이블 신호와 고속의 입출력 상태를 위한 액세스 상태 신호를 출력한다. 한편, 외부 프로세서의 상태 신호를 입력받은 상기 버스 사이클 제어부(20)는 프로세서의 버스 사이클을 감지하여 이에 동기된 버스 사이클 시작 신호를 상기 DRAM 제어부(40)에 전달하여 버스 사이클로 사용하게 하며, 상기 DRAM 제어부(40)로부터 DRAM의 독취 혹은 저장의 준비 상태를 입력받아 이를 외부의 프로세서에 출력한다. 이 때, 외부 프로세서의 상태 신호는 DRAM의 어드레스 제어를 위한 신호들의 특성을 포함하며, 여기에는 RAS 펄스의 폭, RAS 펄스의 변환 시간, RAS에서 CAS의 지연 시간, CAS 펄스의 폭, CAS 펄스의 변환 시간 등이 포함되므로, 이를 이용하여 상기 DRAM 제어부(40)에서 어드레스 제어를 위한 신호를 출력한다.
그러나, 이와 같은 종래의 DRAM 인터페이스 제어 장치에서는 외부 프로세서의 버스 사이클을 감지하여 DRAM의 버스 사이클을 조절해야 하고, 동작을 설정하기 위한 레지스터를 내장하여야 하기 때문에 실제 구현을 위한 회로가 복잡해지는 문제점이 있다. 그리고, 외부의 프로세서로부터 DRAM 어드레스를 공급받아 복잡한 처리 과정을 거쳐서 DRAM에 공급되고 때문에 고속의 데이터 액세스를 위해서는 프로세서로부터 고속으로 어드레스를 공급받아야 하며, DRAM의 타이밍을 외부 프로세서의 프로그램을 통하여 조작하여 데이터를 액세스하므로 액세스 방식을 선택하는 것이 복잡하고, 프로세서 어드레스의 할당 및 시스템 제어용 프로그램이 요구되기 때문에 외부 프로세서의 프로그램이 복잡해지는 등 부담이 가중된다.
따라서, 본 발명의 목적은 이와 같은 문제를 해결하기 위해 안출된 것으로, 동작 설정을 위한 별도의 레지스터를 사용치 않고, 외부로부터 데이터 클럭과 리프레쉬 신호를 입력받아 어드레스, DRAM 제어 신호, 및 내부 리프레쉬 신호를 발생시킴으로써 고속의 데이터 액세스를 가능하고, 외부의 액세스 상태 신호를 이용하여 자동으로 해당 타이밍을 설정할 수 있는 고속 DRAM 인터페이스 제어 장치 및 방법을 제공함에 있다.
도 1은 종래 기술에 의한 DRAM 제어 장치의 블럭도,
도 2는 본 발명에 따른 DRAM 인터페이스 제어 장치의 전체 구조도,
도 3은 도 2에 도시된 DRAM 제어 신호 발생부의 구조도,
도 4는 도 3에 도시된 데이터 유효 영역 분리부의 상세 블록 구성도,
도 5는 도 3에 도시된 RAS 신호 발생부의 상세 블록 구성도,
도 6은 도 3에 도시된 CAS 신호 발생부의 상세 블록 구성도,
도 7은 도 2에 도시된 어드레스 발생부의 구조도,
도 8은 본 발명에 따른 DRAM 인터페이스 제어 장치의 동작 타이밍도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100: DRAM 제어 신호 발생부 110: 데이터 유효 영역 분리부
111: 카운터부 112: 카운팅 비교부
113: 분주기 114: 출력 제어부
115: 데이터 인에이블 발생부 120: 리프레쉬 제어부
130: RAS 신호 발생부 131: 제 1 RAS 신호 발생부
131-1: 데이터 클럭 지연부 131-2: 인에이블 신호 선택부
131-3: 리프레쉬 지연부 140: CAS 신호 발생부
141: 제 1 CAS 신호 발생부 200: 어드레스 발생부
210: 제 1 어드레스 카운터부 230: 어드레스 영역 분할부
240: 제 1 어드레스 선택부 260: 제 1 어드레스 행렬 선택부
이와 같은 목적을 달성하기 위한 본 발명의 따른 고속 DRAM 인터페이스 제어 장치 및 방법은 외부 프로세서의 설정하는 방식에 의해 전적으로 제어되던 종래와 달리, 외부로부터 데이터 클럭을 입력받아 이 클럭에 동기된 어드레스와 DRAM 제어 신호를 발생시킴으로써 고속의 데이터 액세스를 가능하고, 외부 프로세서의 버스 사이클을 감지하는 대신 외부 리프레쉬 신호를 입력받아 내부 리프레쉬 신호를 발생시킴으로써 손쉽게 외부의 버스 사이클과 연계시키고, 외부로부터 액세스 상태 신호를 입력받아 단순히 데이터 액세스 방식만을 선택함으로써 자동으로 해당하는 타이밍을 설정할 수 있으며, 동장 설정을 위한 별도의 레지스터를 사용하지 않아 간단하게 구현할 수 있는 것을 특징으로 한다.
본 발명에 따른 고속 DRAM 인터페이스 제어 장치는 도 2에 도시된 바와 같이 외부로부터 외부 리프레쉬 신호, 리프레쉬 선택 신호, 데이터 클럭, 액세스 상태 신호, 및 데이터 인에이블 신호를 입력받아 DRAM을 제어하기 위한 RAS 신호(RAS1 및 RAS2)와 CAS 신호(CAS1 및 CAS2)를 DRAM으로 출력하고, 데이터의 유효 구간을 설정하기 위한 내부 데이터 인에이블 신호(DEN1 및 DEN2)를 출력하는 DRAM 제어 신호 발생부(100)와, 외부로부터 외부 어드레스, 어드레스 선택 신호, 및 데이터 클럭을 입력받아 DRAM으로 어드레스를 출력하는 어드레스 발생부(200)로 구성된다.
이하, 상기와 같이 구성된 본 발명에 따른 고속 DRAM 인터페이스 제어 장치의 작용을 도 3 ∼ 도 7을 참조하여 상세하게 설명하기로 한다.
여기서, 상기 DRAM 제어 신호 발생부(100)는 도 3에 도시된 바와 같이, 외부로부터 외부 데이터 인에이블 신호와 데이터 클럭을 입력받아 활성 상태가 교번하는 2개의 데이터 인에이블 신호를 발생하는 데이터 유효 영역 분할부(110)와, 외부로부터 외부 리프레쉬 신호와 리프레쉬 선택 신호를 입력받고, 상기 데이터 유효 영역 분할부(110)로부터 2개의 내부 데이터 인에이블 신호를 입력받아 외부의 버스 사이클의 타이밍과 연계된 2개의 내부 리프레쉬 신호를 발생하는 리프레쉬 발생부(120)와, 외부로부터 데이터 클럭과 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할부(110)로부터 2개의 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생부(120)로부터 2개의 내부 리프레쉬 신호를 입력받아 DRAM의 어드레스 행(row)을 위한 제어 신호인 RAS 신호(RAS1 및 RAS2)를 출력하는 RAS 신호 발생부(130)와, 외부로부터 데이터 클럭, 리프레쉬 방식 신호 및 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할부(110)로부터 2개의 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생부(120)로부터 2개의 내부 리프레쉬 신호를 입력받아 DRAM의 어드레스 열(column)을 위한 제어 신호인 CAS 신호(CAS1 및 CAS2)를 출력하는 CAS 신호 발생부(140)로 구성된다.
상기 데이터 유효 영역 분할부(110)는 외부로부터 외부 데이터 인에이블 신호를 입력받아 인에이블 되고, 외부의 데이터 클럭을 이용하여 카운팅하는 카운터부(111)와, 상기 카운터부(111)로부터 카운팅 값을 입력받아 내장된 값과 비교하여 클 경우에 펄스를 발생하는 카운팅 비교부(112)와, 상기 카운팅 비교부(112)로부터 펄스를 입력받아 펄스 발생주기를 2배로 변환시키는 분주기(113)와, 외부로부터 어드레스 선택 신호와 외부 어드레스의 최상위 비트(Most Significant Bit: MSB)를 입력받아 데이터 인에이블 신호의 출력을 제어하는 출력 제어부(114)와, 상기 카운팅 비교부(112)의 펄스 출력의 2분주된 신호를 상기 분주기(113)로부터 입력받고, 상기 출력 제어부(114)로부터 출력 제어 신호를 입력받고, 외부로부터 어드레스 선택 신호를 입력받아 활성 상태가 교번하는 2개의 데이터 인에이블 신호를 출력하는 데이터 인에이블 발생부(115)로 구성된다.
상기 출력 제어부(114)는 외부로부터 입력되는 어드레스 선택 신호의 논리 부정 연산을 수행하는 NOT 게이트(NOT1)와, 상기 NOT 게이트(NOT1)의 출력과 외부로부터 입력되는 외부 어드레스의 최상위 비트를 입력으로 사용하여 논리합 연산을 수행하는 OR 게이트(OR5)로 구성된다.
상기 데이터 인에이블 발생부(115)는 외부의 어드레스 선택 신호와 상기 분주기(113)로부터 입력되는 펄스를 입력으로 하는 OR 게이트(OR1)와, 상기 분주기(113)의 출력 펄스의 논리 부정을 연산하는 NOT 게이트(NOT2)와, 어드레스 선택 신호와 상기 NOT 게이트(NOT1)의 출력을 입력으로 하는 OR 게이트(OR2)와, 상기 분주기(113)로부터 입력되는 펄스와 상기 OR 게이트(OR1)의 출력 및 출력 제어부(114)의 출력을 입력 신호로 이용하여 하나의 데이터 인에이블 신호를 출력하는 OR 게이트(OR3)와, 상기 분주기(113)로부터 입력되는 펄스와 상기 OR 게이트(OR2)의 출력 및 출력 제어부(114)의 출력을 입력 신호로 이용하여 나머지 하나의 데이터 인에이블 신호를 출력하는 OR 게이트(OR4)로 구성된다.
상기 RAS 신호 발생부(130)는 외부로부터 데이터 클럭, 외부 데이터 인에이블 신호, 액세스 상태 신호를 입력받고 상기 리프레쉬 제어부(120)로부터 제 1 리프레쉬 신호를 입력받아 DRAM으로 제 1 RAS 신호를 출력하는 제 1 RAS 신호 발생부(131)와, 상기 리프레쉬 제어부(120)로부터 제 2 리프레쉬 신호를 입력받아 제 1 RAS 신호 발생부(131)와 동일한 기능을 수행하여 제 2 RAS 신호를 발생하는 제 2 RAS 신호 발생부(132)로 구성된다.
상기 제 1 RAS 신호 발생부(131)는 외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연부(131-1)와, 외부로부터 액세스 상태 신호를 입력받아 상기 데이터 클럭 지연부(131-1)로부터 입력되는 시간 지연된 데이터 클럭과 외부 데이터 인에이블 신호 중 하나를 선택하는 인에이블 신호 선택부(131-2)와, 상기 리프레쉬 제어부(120)로부터 제 1 리프레쉬 신호를 입력받아 시간 지연 시키는 리프레쉬 지연부(131-3)와, 상기 인에이블 신호 선택부(131-2)의 출력과 상기 리프레쉬 지연부(131-3)의 출력을 입력받아 논리곱을 수행하여 제 1 RAS 신호를 출력하는 AND 게이트(AND1)로 구성된다.
상기 제 2 RAS 신호 발생부(132)의 구성은 상기 제 1 RAS 신호 발생부(131)의 구성과 동일하다.
상기 CAS 신호 발생부(140)는 외부로부터 데이터 클럭, 액세스 상태 신호, 및 리프레쉬 방식 신호를 입력받고, 상기 리프레쉬 제어부(120)로부터 제 1 리프레쉬 신호를 입력받아 DRAM으로 제 1 CAS 신호를 출력하는 제 1 CAS 신호 발생부(141)와, 상기 리프레쉬 제어부(120)로부터 제 2 리프레쉬 신호를 입력받아 제 1 CAS 신호 발생부(141)와 동일한 기능을 수행하여 제 2 CAS 신호를 발생하는 제 2 CAS 신호 발생부(142)로 구성된다.
상기 제 1 CAS 신호 발생부(141)는 외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연부(141-1)와, 외부로부터 액세스 상태 신호를 입력받아 상기 데이터 유효 영역 분할부(110)로부터 인가되는 내부 인에이블 신호와 상기 데이터 클럭 지연부(141-1)로부터 입력되는 시간 지연된 데이터 클럭 중 하나를 선택하는 액세스 신호 선택부(141-2)와, 상기 리프레쉬 제어부(120)로부터 제 1 리프레쉬 신호를 입력받아 시간 지연시키는 리프레쉬 지연부(141-3)와, 상기 리프레쉬 지연부(141-3)의 시간 지연된 리프레쉬 신호와 외부로부터 입력되는 리프레쉬 방식 신호를 입력으로 하는 OR 게이트(OR6)와, 상기 액세스 신호 선택부(141-2)에서 선택된 신호와 상기 OR 게이트(OR6)의 출력을 논리곱을 수행하여 제 1 CAS 신호를 출력하는 AND 게이트(AND3)로 구성된다.
상기 제 2 CAS 신호 발생부(142)의 구성은 상기 제 1 CAS 신호 발생부(141)의 구성과 동일하다.
이하, 상기와 같이 구성된 본 발명의 DRAM 제어 신호 발생부(100)의 동작을 도 3 ∼ 도 6 및 도 8을 참조하여 상세하게 설명하기로 한다.
도 8의 타이밍도에 도시된 바와 같이, 본 발명에 따른 고속 DRAM 인터페이스 제어 장치는 외부로부터 입력되는 외부 데이터 인에이블 신호가 '0' 레벨을 유지하는 활성 상태에서 데이터 클럭 한 주기 동안 DRAM에 데이터를 저장하거나 혹은 DRAM에서 데이터를 독취한다. 즉, 외부로부터 인가되는 데이터 인에이블 신호가 활성화되면, 상기 유효 영역 분할부(110)의 카운터부(111)가 활성화되어 외부로부터 입력되는 데이터 클럭에 의해 카운팅을 수행한다. 이 때, 카운팅된 값이 상기 카운팅 비교부(112)에 내장된 일정 값보다 크게 되면 펄스를 발생하여 상기 카운터부(111)를 리셋(reset)시키고, 발생된 펄스는 상기 분주기(113)의 '0' 혹은 '1' 레벨의 이전 출력을 '1' 혹은 '0' 레벨로 변화시킨다. 상기 분주기(113)의 출력은 상기 데이터 인에이블 발생부(115)에 의해 활성 상태가 교번하여 발생하는 2개의 내부 데이터 인에이블 신호(DEN1 및 DEN2)가 출력된다. 따라서, 외부로부터 인가되는 외부 데이터 인에이블 신호가 '0' 레벨로 활성화된 경우, 데이터 상기 분주기(113)의 출력이 0이면 DEN1은 '0' 레벨을 갖게 되어 활성화되는 반면, DEN2는 '1' 레벨을 갖게 되어 비활성화된다. 또한, 외부 데이터 인에이블 신호가 활성화된 경우, 데이터 상기 분주기(113)의 출력이 1이면 DEN1은 '1' 레벨을 갖게 되어 비활성화되는 반면, DEN2는 '0' 레벨을 갖게 되어 활성화된다. 하지만, 외부 데이터 인에이블 신호가 '1' 레벨로서 비활성화된 경우에는 DEN1과 DEN2는 '1' 레벨을 갖게 되어 모두 비활성화된다.
상기 리프레쉬 제어부(120)에서는 상기한 바와 같이 발생된 2개의 내부 데이터 인에이블 신호(DEN1 및 DEN2)를 인가받아 모두 '1'의 레벨(비활성 상태)을 가질 때, 활성 리프레쉬 신호를 발생시켜 상기 RAS 신호 발생기(130) 및 상기 CAS 신호 발생기(140)에 인가함으로써 고속으로 데이터를 입출력하는 과정에서도 리프레쉬가 가능하게 된다.
상기 제 1 RAS 신호 발생부(131)에서는 외부로부터 액세스 상태 신호를 인가받고, 상기 리프레쉬 제어부(120)로부터 리프레쉬 신호를 입력받아 2개의 RAS 신호를 발생시킨다. 우선, 상기 인에이블 신호 선택부(131-2)에서는 임의 액세스 방식을 통해 DRAM을 제어하는 경우에는 액세스 상태 신호에 의해 시간 지연된 데이터 클럭을 선택하고, 고속 액세스 방식을 이용하는 경우에는 내부 데이터 인에이블 신호를 선택한다. 이 선택된 신호는 상기 리프레쉬 제어부(120)로부터 인가되어 시간 지연된 리프레쉬 신호에 의해 매스킹(masking)하여 제 1 RAS 신호를 발생시킨다. 즉, 리프레쉬 신호가 활성인 상태(레벨 '0')에서는 RAS 신호가 '0' 레벨을 유지하고, 리프레쉬 신호가 비활성 상태(레벨 '1')에서는 상기 인에이블 신호 선택부(131-2)의 출력이 RAS 신호가 된다.
상기 제 2 RAS 신호 발생부(132)에서도 동일한 동작을 통해 제 2 RAS 신호를 발생시킨다.
상기 제 1 CAS 신호 발생부(140)에서는 외부로부터 액세스 상태 신호, 리프레쉬 방식 신호와 데이터 클럭을 인가받고, 상기 리프레쉬 제어부(120)로부터 리프레쉬 신호를 입력받고, 상기 데이터 유효 영역 분할부(110)로부터 내부 데이터 인에이블 신호(DEN1)를 입력받아 제 1 CAS 신호를 발생시킨다. 우선, 상기 액세스 신호 선택부(141-2)에서는 임의 액세스 방식을 통해 DRAM을 제어하는 경우에는 액세스 상태 신호에 의해 시간 지연된 데이터 클럭을 선택하고, 고속 액세스 방식을 이용하는 경우에는 내부 데이터 인에이블 신호를 선택한다. 한편, 상기 리프레쉬 제어부(120)로부터 발생된 리프레쉬 신호는 상기 리프레쉬 지연부(141-3)를 통해 신간 지연되고, 이 신호는 외부로부터 입력되는 리프레쉬 방식 신호와 함께 상기 OR 게이트(OR1)에 입력되어 논리합 연산을 통해 출력된다. 따라서, 외부로부터 입력되는 리프레쉬 방식 신호가 '0' 레벨일 경우에는 시간 지연된 리프레쉬 신호를 출력하여 상기 리프레쉬 제어부(120)로부터 발생되는 리프레쉬 신호에 의해 리프레쉬 시키는 반면, 외부로부터 입력되는 리프레쉬 방식 신호가 '1' 레벨일 경우에는 상기 OR 게이트(OR1)에서 '1' 레벨을 출력함으로써 데이터를 저장 혹은 독취하기 위한 클럭이 CAS 신호로 출력된다.
상기 제 2 CAS 신호 발생부(142)에서도 동일한 동작을 통해 제 2 CAS 신호를 발생시킨다.
이하, 본 발명에 따른 고속 DRAM 인터페이스 제어 장치의 상기 어드레스 발생부(200)의 작용을 도 7을 참조하여 설명하기로 한다.
도 7에 도시된 바와 같이 상기 어드레스 발생부(200)는 외부로부터 입력되는 데이터 클럭을 논리 부정하는 NOT 게이트(NOT3)와, 도 4에 도시된 데이터 유효 영역 분할부(110)로부터 출력되는 제 1 내부 데이터 인에이블 신호에 의해 활성화되고, 상기 NOT 게이트(NOT3)의 출력 클럭을 카운팅 클럭으로 사용하는 제 1 어드레스 카운터부(210)와, 상기 데이터 유효 영역 분할부(110)로부터 출력되는 제 2 내부 데이터 인에이블 신호에 의해 활성화되고, 상기 NOT 게이트(NOT3)의 출력 클럭을 카운팅 클럭으로 사용하는 제 2 어드레스 카운터부(220)와, 외부로부터 외부 어드레스를 입력받는 경우를 위해 외부 어드레스를 구분하여 출력하는 어드레스 영역 분할부(230)와, 외부로부터 어드레스 선택 신호를 이용하여 상기 제 1 어드레스 카운터(210)의 출력과 상기 어드레스 영역 분할부(230)의 하나의 출력 중 하나를 선택하는 제 1 어드레스 선택부(240)와, 외부로부터 어드레스 선택 신호를 이용하여 상기 제 2 어드레스 카운터(220)의 출력과 상기 어드레스 영역 분할부(230)의 하나의 출력 중 하나를 선택하는 제 2 어드레스 선택부(250)와, 도 4에 도시된 데이터 유효 영역 분할부(110)로부터 출력되는 제 1 내부 데이터 인에이블 신호를 입력받아 상기 제 1 어드레스 선택부(240)로부터 입력되는 어드레스를 행 어드레스과 열 어드레스 중의 하나로 설정하는 제 1 어드레스 행렬 선택부(260)와, 상기 유효 영역 분할부(110)로부터 출력되는 제 2 내부 데이터 인에이블 신호를 입력받아 상기 제 2 어드레스 선택부(240)로부터 입력되는 어드레스를 행 어드레스과 열 어드레스 중의 하나로 설정하는 제 2 어드레스 행렬 선택부(270)로 구성된다.
이하, 상기와 같이 구성된 어드레스 발생부(200)의 동작을 도 7과 도 8을 이용하여 상세하게 설명하기로 한다.
우선 상기 카운터부(210 및 220)에서는 상기 데이터 유효 영역 분할부(110)로부터 출력되는 내부 데이터 인에이블 신호(DEN1 및 DEN2)에 의해 활성화되면, 외부로부터 입력되는 데이터 클럭을 반전시킨 클럭을 이용하여 카운팅을 수행한다. 즉, DEN1만이 '0' 레벨(활성 상태)이면, 상기 제 1 카운터부(210)만 카운팅을 수행하고, DEN2만이 '0' 레벨(활성 상태)이면, 상기 제 2 카운터부(210)만 카운팅을 수행한다.
한편, 외부로부터 외부 어드레스를 입력받는 경우를 위해 본 발명에 의한 어드레스 영역 분할부(230)에서는 외부 어드레스를 구분하여 상기 제 1 어드레스 선택부(240)와 제 2 어드레스 선택부(250)에 인가한다. 그리고, 상기 어드레스 선택부(240 및 250)에서는 외부로부터 입력되는 어드레스 선택 신호를 이용하여 상기 카운터부(210 및 220)에서 발생되는 어드레스와 상기 어드레스 영역 분할부(230)로부터 입력되는 어드레스 중에서 DRAM으로 인가할 어드레스를 선택하여 상기 행렬 어드레스 선택부(260 및 270)로 각각 인가한다.
상기 행렬 어드레스 선택부(260 및 270)에서는 도 3에 도시된 상기 데이터 유효 영역 분할부(110)로부터 입력되는 내부 데이터 인에이블 신호(DEN1 및 DEN2)를 이용하여 상기와 같이 선택된 어드레스를 선택하여 DRAM으로 출력하게 된다. 즉, 제 1 행렬 어드레스 선택부(260)에서 DEN1이 '1' 레벨을 유지하면 입력되는 어드레스를 RAS용 어드레스로 출력하는 반면, DEN1이 '0' 레벨이면 입력되는 어드레스를 CAS용 어드레스로 출력한다. 이는 제 2 행렬 어드레스 선택부(270)에서도 마찬가지로 동작한다.
이하, 본 발명에 따른 고속 DRAM 인터페이스 제어 방법을 설명하면 다음과 같다.
본 발명에 따른 고속 DRAM 인터페이스 제어 방법은 외부로부터 외부 리프레쉬 신호, 리프레쉬 선택 신호, 데이터 클럭, 액세스 상태 신호, 및 데이터 인에이블 신호를 입력받아 DRAM을 제어하기 위한 RAS 신호(RAS1 및 RAS2)와 CAS 신호(CAS1 및 CAS2)를 DRAM으로 출력하고, 데이터의 유효 구간을 설정하기 위한 내부 데이터 인에이블 신호(DEN1 및 DEN2)를 출력하는 DRAM 제어 신호 발생 단계와, 외부로부터 외부 어드레스, 어드레스 선택 신호, 및 데이터 클럭을 입력받아 DRAM으로 어드레스를 출력하는 어드레스 발생 단계로 구성된다.
여기서, 상기 DRAM 제어 신호 발생 단계는 외부로부터 외부 데이터 인에이블 신호와 데이터 클럭을 입력받아 활성 상태가 교번하는 2개의 데이터 인에이블 신호를 발생하는 데이터 유효 영역 분할 단계와, 외부로부터 외부 리프레쉬 신호와 리프레쉬 선택 신호를 입력받고, 상기 데이터 유효 영역 분할 단계로부터 내부 데이터 인에이블 신호를 입력받아 외부의 버스 사이클의 타이밍과 연계된 내부 리프레쉬 신호를 발생하는 리프레쉬 발생 단계와, 외부로부터 데이터 클럭과 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할 단계로부터 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생 단계로부터 내부 리프레쉬 신호를 입력받아 DRAM의 어드레스 행(row)을 위한 제어 신호인 RAS 신호(RAS1 및 RAS2)를 출력하는 RAS 신호 발생 단계와, 외부로부터 데이터 클럭, 리프레쉬 방식 신호 및 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할 단계로부터 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생 단계로부터 내부 리프레쉬 신호를 입력받아 DRAM의 어드레스 열(column)을 위한 제어 신호인 CAS 신호(CAS1 및 CAS2)를 출력하는 CAS 신호 발생 단계로 구성된다.
상기 데이터 유효 영역 분할 단계는 외부로부터 외부 데이터 인에이블 신호를 입력받아 인에이블 되고 데이터 클럭을 이용하여 카운팅하는 카운팅 단계와, 상기 카운팅 단계로부터 값을 입력받아 내장된 값과 비교하여 펄스를 발생하는 카운팅 비교 단계와, 상기 카운팅 비교 단계로부터 펄스를 입력받아 2분주하는 분주 단계와, 외부로부터 어드레스 선택 신호와 외부 어드레스의 최상위 비트를 입력받아 데이터 인에이블 신호의 출력을 제어하는 출력 제어 단계와, 상기 분주 단계와 상기 출력 제어 단계로부터 제어 신호를 입력받고, 외부로부터 어드레스 선택 신호를 입력받아 활성 상태가 교번하는 데이터 인에이블 신호를 출력하는 데이터 인에이블 발생 단계로 구성된다.
상기 데이터 인에이블 발생 단계는 외부의 어드레스 선택 신호와 상기 분주 단계로부터 입력되는 펄스의 논리합 연산을 수행하는 제 1 논리합 단계와, 어드레스 선택 신호와 상기 분주 단계의 출력 펄스의 논리 부정된 신호의 논리합 연산을 수행하는 제 2 논리합 단계와, 상기 분주 단계로부터 입력되는 펄스와 상기 제 1 논리합 단계의 출력 및 상기 출력 제어 단계의 출력의 논리합 연산을 수행하여 데이터 인에이블 신호를 출력하는 제 3 논리합 단계와, 상기 분주 단계로부터 입력되는 펄스와 상기 제 2 논리합 단계의 출력 및 상기 출력 제어 단계의 출력의 논리합 연산을 수행하여 데이터 인에이블 신호를 출력하는 제 4 논리합 단계로 구성된다.
상기 RAS 신호 발생 단계는 제 1 RAS 신호 발생 단계와 제 2 RAS 신호 발생 단계로 구성되며, 각 RAS 신호 발생 단계는 외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연 단계와, 외부로부터 인가되는 액세스 상태 신호를 이용하여 상기 데이터 클럭 지연 단계로부터 입력되는 시간 지연된 데이터 클럭과 외부 데이터 인에이블 신호 중 하나를 선택하는 신호 선택 단계와, 상기 리프레쉬 제어 단계로부터 각 리프레쉬 신호를 입력받아 시간 지연시키는 리프레쉬 지연 단계와, 상기 신호 선택 단계의 출력과 상기 리프레쉬 지연 단계의 출력을 입력받아 논리곱을 수행하여 각 RAS 신호를 출력하는 논리곱 단계로 구성된다.
상기 CAS 신호 발생 단계는 제 1 CAS 신호 발생 단계와 제 2 CAS 신호 발생 단계로 구성되며, 각 CAS 신호 발생 단계는 외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연 단계와, 외부로부터 인가되는 액세스 상태 신호를 이용하여 상기 데이터 유효 영역 분할 단계로부터 인가되는 내부 인에이블 신호와 상기 데이터 클럭 지연 단계로부터 입력되는 시간 지연된 데이터 클럭 중 하나를 선택하는 액세스 신호 선택 단계와, 상기 리프레쉬 제어 단계로부터 각 리프레쉬 신호를 입력받아 시간 지연시키는 리프레쉬 지연 단계와, 상기 리프레쉬 지연 단계의 시간 지연된 리프레쉬 신호와 외부로부터 입력되는 리프레쉬 방식 신호를 논리합 연산을 수행하는 논리합 단계와, 상기 액세스 신호 선택 단계에서 선택된 신호와 상기 논리합 단계의 출력을 논리곱을 수행하여 각 CAS 신호를 출력하는 논리곱 단계로 구성된다.
이하, 상기와 같이 구성된 본 발명의 DRAM 제어 신호 발생 방법의 절차를 상세히 설명하면 다음과 같다.
본 발명에 따른 고속 DRAM 인터페이스 제어 방법은 외부로부터 입력되는 외부 데이터 인에이블 신호가 '0' 레벨(활성 상태)을 유지할 때 데이터 클럭 한 주기 동안 DRAM에 데이터를 저장하거나 혹은 DRAM에서 데이터를 독취한다. 즉, 외부로부터 인가되는 외부 데이터 인에이블 신호가 활성화되면, 상기 유효 영역 분할 단계내의 카운팅 단계에서 인가되는 데이터 클럭에 의해 카운팅을 수행한다. 이 때, 카운팅된 값이 내장된 일정 값보다 큰 경우, 상기 카운팅 비교 단계에서 펄스를 발생하여 상기 카운팅 단계를 재 시작하고, 발생된 펄스는 상기 분주 단계의 '0' 혹은 '1' 레벨의 이전 출력을 '1' 혹은 '0' 레벨로 변화시킨다. 상기 분주 단계의 출력은 상기 데이터 인에이블 발생 단계에 의해 활성 상태가 교번하여 발생하는 내부 데이터 인에이블 신호(DEN1 및 DEN2)가 출력된다. 따라서, 인가되는 외부 데이터 인에이블 신호가 '0' 레벨로 활성화된 경우, 데이터 상기 분주 단계의 출력이 0이면 DEN1은 '0' 레벨을 갖게 되어 활성화되는 반면, DEN2는 '1' 레벨을 갖게 되어 비활성화된다. 또한, 외부 데이터 인에이블 신호가 활성화된 경우, 데이터 상기 분주 단계의 출력이 1이면 DEN1은 '1' 레벨을 갖게 되어 비활성화되는 반면, DEN2는 '0' 레벨을 갖게 되어 활성화된다. 하지만, 외부 데이터 인에이블 신호가 '1' 레벨로서 비활성화된 경우에는 DEN1과 DEN2는 '1' 레벨을 갖게 되어 모두 비활성화된다.
상기 리프레쉬 제어 단계에서는 상기한 바와 같이 발생된 내부 데이터 인에이블 신호(DEN1 및 DEN2)를 인가받아 모두 '1'의 레벨(비활성 상태)을 가질 때, 활성 리프레쉬 신호를 발생시켜 상기 RAS 신호 발생 단계 및 상기 CAS 신호 발생 단계에 인가함으로써 고속으로 데이터를 입출력하는 과정에서도 리프레쉬가 가능하게 된다.
상기 RAS 신호 발생 단계에서는 외부로부터 액세스 상태 신호를 인가받고, 상기 리프레쉬 제어 단계로부터 리프레쉬 신호를 입력받아 2개의 RAS 신호(RAS1 및 RAS2)를 발생시킨다. 우선, 상기 신호 선택 단계에서는 임의 액세스 방식을 통해 DRAM을 제어하는 경우에는 액세스 상태 신호에 의해 시간 지연된 데이터 클럭을 선택하고, 고속 액세스 방식을 이용하는 경우에는 내부 데이터 인에이블 신호를 선택한다. 이 선택된 신호는 상기 리프레쉬 제어 단계로부터 인가되어 시간 지연된 리프레쉬 신호에 의해 매스킹(masking)함으로써 RAS 신호를 발생시킨다. 즉, 리프레쉬 신호가 활성인 상태(레벨 '0')에서는 RAS 신호가 '0' 레벨을 유지하고, 리프레쉬 신호가 비활성인 상태(레벨 '1')에서는 상기 신호 선택 단계의 출력이 RAS 신호가 된다.
상기 CAS 신호 발생 단계에서는 외부로부터 액세스 상태 신호, 리프레쉬 방식 신호와 데이터 클럭을 인가받고, 상기 리프레쉬 제어 단계로부터 리프레쉬 신호를 입력받고, 상기 데이터 유효 영역 분할 단계로부터 내부 데이터 인에이블 신호를 입력받아 CAS 신호를 발생시킨다. 우선, 상기 액세스 신호 선택 단계에서는 임의 액세스 방식을 통해 DRAM을 제어하는 경우에는 액세스 상태 신호에 의해 시간 지연된 데이터 클럭을 선택하고, 고속 액세스 방식을 이용하는 경우에는 내부 데이터 인에이블 신호를 선택한다. 한편, 상기 리프레쉬 제어 단계로부터 발생된 리프레쉬 신호는 상기 리프레쉬 지연 단계를 통해 시간 지연되고, 이 신호는 외부로부터 입력되는 리프레쉬 방식 신호와 함께 상기 논리합 단계에 입력되어 논리합 연산을 통해 출력된다. 따라서, 외부로부터 입력되는 리프레쉬 방식 신호가 '0' 레벨일 경우에는 시간 지연된 리프레쉬 신호를 출력하여 상기 리프레쉬 제어 단계로부터 발생되는 리프레쉬 신호에 의해 리프레쉬 시키는 반면, 외부로부터 입력되는 리프레쉬 방식 신호가 '1' 레벨일 경우에는 상기 논리합 단계에서 '1' 레벨을 출력함으로써 데이터를 저장 혹은 독취하기 위한 클럭이 CAS 신호로 출력된다.
이후, 본 발명에 따른 고속 DRAM 인터페이스 제어 방법의 상기 어드레스 발생 단계의 작용을 설명하기로 한다.
상기 어드레스 발생 단계는 외부로부터 입력되는 데이터 클럭을 논리 부정하는 클럭 입력 단계와, 상기 데이터 유효 영역 분할 단계로부터 출력되는 내부 데이터 인에이블 신호에 의해 활성화되고, 병렬로 구성되어 상기 클럭 입력 단계의 출력 클럭으로 카운팅을 수행하는 어드레스 카운팅 단계와, 외부로부터 인가되는 외부 어드레스를 구분하여 출력하는 어드레스 영역 분할 단계와, 외부로부터 어드레스 선택 신호를 이용하여 상기 어드레스 카운팅 단계의 출력 중 각각 하나를 선택하는 어드레스 선택 단계와, 상기 데이터 유효 영역 분할 단계로부터 출력되는 내부 데이터 인에이블 신호를 입력받아 상기 어드레스 선택 단계로부터 입력되는 어드레스를 행 어드레스과 열 어드레스 중의 하나로 설정하는 어드레스 행렬 선택 단계로 구성된다.
이하, 상기와 같이 구성된 어드레스 발생 단계의 동작 절차를 상세하게 설명하기로 한다.
우선 상기 데이터 유효 영역 분할 단계로부터 출력되는 내부 데이터 인에이블 신호(DEN1 및 DEN2)에 의해 활성화되면, 해당되는 상기 어드레스 카운팅 단계에서는 반전된 데이터 클럭을 이용하여 카운팅을 수행한다. 한편, 상기 어드레스 영역 분할 단계에서는 외부 어드레스를 구분하여 상기 어드레스 선택 단계에 인가한다. 상기 어드레스 선택 단계에서는 외부로부터 입력되는 어드레스 선택 신호를 이용하여 상기 어드레스 카운팅 단계와 상기 어드레스 분할 단계로부터 입력받은 어드레스 중에서 DRAM으로 인가할 어드레스를 선택하여 상기 행렬 어드레스 선택 단계 각각 인가한다. 이어서, 상기 행렬 어드레스 선택 단계에서는 상기 데이터 유효 영역 분할 단계로부터 입력되는 내부 데이터 인에이블 신호(DEN1 및 DEN2)를 이용하여 선택된 어드레스를 DRAM으로 출력하게 된다. 예를 들어, 상기 행렬 어드레스 선택 단계에서 DEN1이 '1' 레벨을 유지하면 입력되는 어드레스를 RAS용 어드레스로 출력하는 반면, DEN1이 '0' 레벨이면 입력되는 어드레스를 CAS용 어드레스로 출력한다.
이상에서 설명한 본 발명에 의한 고속 DRAM 인터페이스 제어 장치 및 방법에 따르면, 외부로부터 데이터 클럭을 입력받아 이에 동기된 어드레스와 DRAM 제어 신호를 발생시킴으로써 고속의 데이터 액세스를 가능케 하고, 외부 프로세서의 버스 사이클을 감지하는 대신 외부 리프레쉬 신호를 입력받아 내부 리프레쉬 신호를 발생시킴으로써 손쉽게 외부의 버스 사이클과 연계시키고, 외부로부터 액세스 상태 신호를 입력받아 데이터 액세스 방식만을 선택함으로써 자동으로 해당하는 타이밍을 설정할 수 있다. 또한, 동작 설정을 위한 별도의 레지스터를 사용하지 않고 자동으로 작동될 수 있으며, 간단하게 DRAM 인터페이스 제어 장치를 구현할 수 있음에 따라, 데이터 저장 및 독취를 요구하는 메모리 제어 분야에서 고속의 데이터 액세스에 대한 사용자의 요구를 충족시키며, 외부로부터 입력되는 신호를 줄이고 간단한 기능을 수행하는 하나의 칩으로 구현 가능함으로써 제어 장치의 신뢰도 및 가격 경쟁력을 확보할 수 있을 것이다.
Claims (17)
- 외부 프로세서를 이용하여 메모리 인터페이스를 제어하는 장치에 있어서:외부로부터 외부 리프레쉬 신호, 리프레쉬 선택 신호, 데이터 클럭, 액세스 상태 신호 및 데이터 인에이블 신호를 입력받아 DRAM을 제어하기 위한 RAS(Row Address Strobe) 신호와 CAS(Column Address Strobe) 신호를 DRAM으로 출력하고, 데이터의 유효 구간을 설정하기 위한 내부 데이터 인에이블 신호를 출력하는 DRAM 제어 신호 발생부; 및외부로부터 외부 어드레스, 어드레스 선택 신호 및 데이터 클럭을 입력받아 DRAM으로 해당 어드레스를 출력하는 어드레스 발생부로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 1 항에 있어서, 상기 DRAM 제어 신호 발생부는외부 데이터 인에이블 신호와 데이터 클럭을 입력받아 활성 상태가 교번하는 데이터 인에이블 신호를 발생하는 데이터 유효 영역 분할부와;외부 리프레쉬 신호와 리프레쉬 선택 신호를 입력받고, 상기 데이터 유효 영역 분할부(110)로부터 내부 데이터 인에이블 신호를 입력받아 외부의 버스 사이클의 타이밍과 연계된 내부 리프레쉬 신호를 발생하는 리프레쉬 발생부와;데이터 클럭과 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할부(110)로부터 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생부로부터 내부 리프레쉬 신호를 입력받아 DRAM의 행(row) 어드레스를 위한 제어 신호인 RAS 신호를 출력하는 RAS 신호 발생부와;데이터 클럭, 리프레쉬 방식 신호 및 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할부로부터 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생부로부터 내부 리프레쉬 신호를 입력받아 DRAM의 열(column) 어드레스를 위한 제어 신호인 CAS 신호를 출력하는 CAS 신호 발생부로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 2 항에 있어서, 상기 데이터 유효 영역 분할부는외부 데이터 인에이블 신호를 입력받아 인에이블되고, 외부의 데이터 클럭을 이용하여 카운팅하는 카운터부와;상기 카운터부로부터 카운팅 값을 입력받아 내장된 값과 비교하여 클 경우에 펄스를 발생하는 카운팅 비교부와;상기 카운팅 비교부로부터 펄스를 입력받아 펄스 발생주기를 2배로 변환시키는 분주기와;외부로부터 어드레스 선택 신호와 외부 어드레스의 최상위 비트(Most Significant Bit: MSB)를 입력받아 데이터 인에이블 신호의 출력을 제어하는 출력 제어부와;상기 분주기로부터 카운팅 비교부의 출력 펄스의 2분주된 신호를 입력받고, 상기 출력 제어부로부터 출력 제어 신호를 입력받고, 외부로부터 어드레스 선택 신호를 입력받아 활성 상태가 교번하는 데이터 인에이블 신호를 출력하는 데이터 인에이블 발생부로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 3 항에 있어서, 상기 출력 제어부는외부로부터 입력되는 어드레스 선택 신호의 논리 부정 연산을 수행하는 NOT 게이트와;상기 NOT 게이트의 출력과 외부로부터 입력되는 외부 어드레스의 최상위 비트를 입력으로 사용하여 논리합 연산을 수행하는 OR 게이트로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 3 항에 있어서, 상기 데이터 인에이블 발생부는외부의 어드레스 선택 신호와 상기 분주기로부터 입력되는 펄스를 입력으로 하는 제 1 OR 게이트와;상기 분주기의 출력 펄스의 논리 부정을 연산하는 NOT 게이트와;어드레스 선택 신호와 상기 NOT 게이트의 출력을 입력으로 하는 제 2 OR 게이트와,상기 분주기로부터 입력되는 펄스와 상기 제 1 OR 게이트의 출력 및 출력 제어부의 출력을 입력 신호로 이용하여 하나의 데이터 인에이블 신호를 출력하는 제 3 OR 게이트;상기 분주기로부터 입력되는 펄스와 상기 제 2 OR 게이트의 출력 및 출력 제어부의 출력을 입력 신호로 이용하여 나머지 하나의 데이터 인에이블 신호를 출력하는 제 4 OR 게이트로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 2 항에 있어서, 상기 RAS 신호 발생부는외부로부터 데이터 클럭, 외부 데이터 인에이블 신호, 액세스 상태 신호를 입력받고 상기 리프레쉬 제어부로부터 제 1 리프레쉬 신호를 입력받아 DRAM으로 제 1 RAS 신호를 출력하는 제 1 RAS 신호 발생부와;상기 리프레쉬 제어부로부터 제 2 리프레쉬 신호를 입력받아 제 1 RAS 신호 발생부와 동일한 기능을 수행하여 제 2 RAS 신호를 발생하는 제 2 RAS 신호 발생부로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 6 항에 있어서, 상기 제 1 RAS 신호 발생부는외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연부와;외부로부터 액세스 상태 신호를 입력받아 상기 데이터 클럭 지연부(131-1)로부터 입력되는 시간 지연된 데이터 클럭과 외부 데이터 인에이블 신호 중 하나를 선택하는 인에이블 신호 선택부와;상기 리프레쉬 제어부로부터 제 1 리프레쉬 신호를 입력받아 시간 지연시키는 리프레쉬 지연부와;상기 인에이블 신호 선택부의 출력과 상기 리프레쉬 지연부의 출력을 입력받아 논리곱을 수행하여 제 1 RAS 신호를 출력하는 AND 게이트로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 2 항에 있어서, 상기 CAS 신호 발생부는외부로부터 데이터 클럭, 액세스 상태 신호, 및 리프레쉬 방식 신호를 입력받고, 상기 리프레쉬 제어부로부터 제 1 리프레쉬 신호를 입력받아 DRAM으로 제 1 CAS 신호를 출력하는 제 1 CAS 신호 발생부와;상기 리프레쉬 제어부로부터 제 2 리프레쉬 신호를 입력받아 제 1 CAS 신호 발생부와 동일한 기능을 수행하여 제 2 CAS 신호를 발생하는 제 2 CAS 신호 발생부로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 8 항에 있어서, 상기 제 1 CAS 신호 발생부는외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연부와;외부로부터 액세스 상태 신호를 입력받아 상기 데이터 유효 영역 분할부로부터 인가되는 내부 인에이블 신호와 상기 데이터 클럭 지연부로부터 입력되는 시간 지연된 데이터 클럭 중 하나를 선택하는 액세스 신호 선택부와;상기 리프레쉬 제어부로부터 제 1 리프레쉬 신호를 입력받아 시간 지연시키는 리프레쉬 지연부와;상기 리프레쉬 지연부의 시간 지연된 리프레쉬 신호와 외부로부터 입력되는 리프레쉬 방식 신호를 입력으로 하는 제 6 OR 게이트와;상기 액세스 신호 선택부에서 선택된 신호와 상기 제 6 OR 게이트의 출력을 논리곱을 수행하여 제 1 CAS 신호를 출력하는 AND 게이트로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 제 1 항에 있어서, 상기 어드레스 발생부는데이터 클럭을 논리 부정을 수행하는 제 3 NOT 게이트와;상기 데이터 유효 영역 분할부로부터 출력되는 내부 데이터 인에이블 신호에 의해 활성화되고, 상기 제 3 NOT 게이트의 출력을 카운팅 클럭으로 사용하는 어드레스 카운터부와;외부 어드레스를 행과 열의 어드레스로 구분하여 출력하는 어드레스 영역 분할부와;외부로부터 인가되는 어드레스 선택 신호를 이용하여 상기 어드레스 카운터의 출력과 상기 어드레스 영역 분할부의 출력 중 하나를 선택하는 어드레스 선택부와;상기 데이터 유효 영역 분할부로부터 출력되는 내부 데이터 인에이블 신호를 입력받아 상기 어드레스 선택부로부터 입력되는 어드레스를 행 어드레스과 열 어드레스 중의 하나로 설정하는 어드레스 행렬 선택부로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 장치.
- 외부 프로세서를 이용하여 메모리 인터페이스를 제어하는 방법에 있어서:외부로부터 외부 리프레쉬 신호, 리프레쉬 선택 신호, 데이터 클럭, 액세스 상태 신호 및 데이터 인에이블 신호를 입력받아 DRAM을 제어하기 위한 RAS 신호와 CAS 신호를 DRAM으로 출력하고, 데이터의 유효 구간을 설정하기 위한 내부 데이터 인에이블 신호를 출력하는 DRAM 제어 신호 발생 단계와;외부로부터 외부 어드레스, 어드레스 선택 신호, 및 데이터 클럭을 입력받아 DRAM으로 어드레스를 출력하는 어드레스 발생 단계로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 방법.
- 제 11 항에 있어서, 상기 DRAM 제어 신호 발생 단계는외부 데이터 인에이블 신호와 데이터 클럭을 입력받아 활성 상태가 교번하는 데이터 인에이블 신호를 발생하는 데이터 유효 영역 분할 단계와;외부로부터 외부 리프레쉬 신호와 리프레쉬 선택 신호를 입력받고, 상기 데이터 유효 영역 분할 단계로부터 내부 데이터 인에이블 신호를 입력받아 외부의 버스 사이클의 타이밍과 연계된 내부 리프레쉬 신호를 발생하는 리프레쉬 발생 단계와;외부로부터 데이터 클럭과 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할 단계로부터 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생 단계로부터 내부 리프레쉬 신호를 입력받아 DRAM의 행 어드레스 제어를 위한 RAS 신호를 출력하는 RAS 신호 발생 단계와;외부로부터 데이터 클럭, 리프레쉬 방식 신호 및 액세스 상태 신호를 입력받고, 상기 데이터 유효 영역 분할 단계로부터 내부 데이터 인에이블 신호를 입력받고, 상기 리프레쉬 발생 단계로부터 내부 리프레쉬 신호를 입력받아 DRAM의 열 어드레스 제어를 위한 CAS 신호를 출력하는 CAS 신호 발생 단계로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 방법.
- 제 12 항에서, 상기 데이터 유효 영역 분할 단계는외부로부터 외부 데이터 인에이블 신호를 입력받아 인에이블되고 데이터 클럭을 이용하여 카운팅하는 카운팅 단계와;상기 카운팅 단계로부터 값을 입력받아 내장된 값과 비교하여 펄스를 발생하는 카운팅 비교 단계와;상기 카운팅 비교 단계로부터 펄스를 입력받아 2분주하는 분주 단계와;외부로부터 어드레스 선택 신호와 외부 어드레스의 최상위 비트(MSB)를 입력받아 데이터 인에이블 신호의 출력을 제어하는 출력 제어 단계와;상기 분주 단계와 상기 출력 제어 단계로부터 제어 신호를 입력받고, 외부로부터 어드레스 선택 신호를 입력받아 활성 상태가 교번하는 데이터 인에이블 신호를 출력하는 데이터 인에이블 발생 단계로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 방법.
- 제 13 항에서, 상기 데이터 인에이블 발생 단계는외부의 어드레스 선택 신호와 상기 분주 단계로부터 입력되는 펄스의 논리합 연산을 수행하는 제 1 논리합 단계와;어드레스 선택 신호와 상기 분주 단계의 출력 펄스의 논리 부정된 신호의 논리합 연산을 수행하는 제 2 논리합 단계와;상기 분주 단계로부터 입력되는 펄스와 상기 제 1 논리합 단계의 출력 및 상기 출력 제어 단계의 출력의 논리합 연산을 수행하여 데이터 인에이블 신호를 출력하는 제 3 논리합 단계와;상기 분주 단계로부터 입력되는 펄스와 상기 제 2 논리합 단계의 출력 및 상기 출력 제어 단계의 출력의 논리합 연산을 수행하여 데이터 인에이블 신호를 출력하는 제 4 논리합 단계로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 방법.
- 제 12 항에 있어서, 상기 RAS 신호 발생 단계는외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연 단계와;외부로부터 인가되는 액세스 상태 신호를 이용하여 상기 데이터 클럭 지연 단계로부터 입력되는 시간 지연된 데이터 클럭과 외부 데이터 인에이블 신호 중 하나를 선택하는 신호 선택 단계와;상기 리프레쉬 제어 단계로부터 각 리프레쉬 신호를 입력받아 시간 지연시키는 리프레쉬 지연 단계와;상기 신호 선택 단계의 출력과 상기 리프레쉬 지연 단계의 출력을 입력받아 논리곱을 수행하여 각 RAS 신호를 출력하는 논리곱 단계로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 방법.
- 제 12 항에 있어서, 상기 CAS 신호 발생 단계는외부로부터 입력되는 데이터 클럭을 시간 지연시켜 출력하는 데이터 클럭 지연 단계와;외부로부터 인가되는 액세스 상태 신호를 이용하여 상기 데이터 유효 영역 분할 단계로부터 인가되는 내부 인에이블 신호와 상기 데이터 클럭 지연 단계로부터 입력되는 시간 지연된 데이터 클럭 중 하나를 선택하는 액세스 신호 선택 단계와;상기 리프레쉬 제어 단계로부터 각 리프레쉬 신호를 입력받아 시간 지연시키는 리프레쉬 지연 단계와;상기 리프레쉬 지연 단계의 시간 지연된 리프레쉬 신호와 외부로부터 입력되는 리프레쉬 방식 신호를 논리합 연산을 수행하는 논리합 단계와;상기 액세스 신호 선택 단계에서 선택된 신호와 상기 논리합 단계의 출력을 논리곱을 수행하여 CAS 신호를 출력하는 논리곱 단계로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 방법.
- 제 11 항에 있어서, 상기 어드레스 발생 단계는외부로부터 입력되는 데이터 클럭을 논리 부정하는 클럭 입력 단계와;상기 데이터 유효 영역 분할 단계로부터 출력되는 내부 데이터 인에이블 신호에 의해 활성화되고, 병렬로 구성되어 상기 클럭 입력 단계의 출력 클럭으로 카운팅을 수행하는 어드레스 카운팅 단계와;외부로부터 인가되는 외부 어드레스를 구분하여 출력하는 어드레스 영역 분할 단계와;외부로부터 어드레스 선택 신호를 이용하여 상기 어드레스 카운팅 단계의 출력 중 각각 하나를 선택하는 어드레스 선택 단계와;상기 데이터 유효 영역 분할 단계로부터 출력되는 내부 데이터 인에이블 신호를 입력받아 상기 어드레스 선택 단계로부터 입력되는 어드레스를 행 어드레스과 열 어드레스 중의 하나로 설정하는 어드레스 행렬 선택 단계로 구성되는 것을 특징으로 하는 고속 DRAM 인터페이스 제어 방법.
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| KR1019970044485A KR100246459B1 (ko) | 1997-08-30 | 1997-08-30 | 고속 다이나믹 램 인터페이스 제어 장치 및 방법 |
Applications Claiming Priority (1)
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| KR1019970044485A KR100246459B1 (ko) | 1997-08-30 | 1997-08-30 | 고속 다이나믹 램 인터페이스 제어 장치 및 방법 |
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Country Status (1)
| Country | Link |
|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612950B1 (ko) * | 2004-04-22 | 2006-08-14 | 주식회사 하이닉스반도체 | 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법 |
-
1997
- 1997-08-30 KR KR1019970044485A patent/KR100246459B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100612950B1 (ko) * | 2004-04-22 | 2006-08-14 | 주식회사 하이닉스반도체 | 외부클럭을 사용한 디램의 라스타임 제어회로 및 라스타임제어방법 |
| US7145814B2 (en) | 2004-04-22 | 2006-12-05 | Hynix Semiconductor, Inc. | RAS time control circuit and method for use in DRAM using external clock |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100246459B1 (ko) | 2000-03-15 |
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