KR19980060531A

KR19980060531A - Semiconductor memory device

Info

Publication number: KR19980060531A
Application number: KR1019960079893A
Authority: KR
Inventors: 이종문; 손진석; 안상민; 김기철
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07

Abstract

본 발명은 반도체 메모리 소자에서 워드라인과 비트라인 사이에 발생되는 기생 캐패시터를 줄이기 위해 저 유전 상수를 갖는 막으로 형성하는 것이다. 저 유전 상수를 갖는 물질로 예를 들어 유전 상수 값이 3 보다 작은 SOG(Spin On Glass)막을 사용함으로써 두 라인 사이의 기생 캐패시턴스 값을 줄이고, 평탄화 특성을 얻도록 하는 것이다.The present invention is to form a film having a low dielectric constant in order to reduce the parasitic capacitor generated between the word line and the bit line in the semiconductor memory device. As a material having a low dielectric constant, for example, by using a SOG (Spin On Glass) film having a dielectric constant value of less than 3, the parasitic capacitance value between two lines is reduced and planarization characteristics are obtained.

Description

Semiconductor memory device

본 발명은 반도체 메모리 소자에 관한 것으로, 특히 워드라인과 비트라인 사이에 발생되는 기생 캐패시터를 줄이기 위해 저 유전 상수를 갖는 막으로 워드라인과 비트라인 사이에 구비하는 반도체 메모리 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device provided between a word line and a bit line as a film having a low dielectric constant to reduce parasitic capacitors generated between the word line and the bit line.

반도체 기억소자의 워드라인과 비트라인 사이의 내부 절연막으로 두개의 층간에 절연이 주목적인 인터폴리 옥사이드(Interpoly Oxide)의 토폴로지(Topology) 완화가 주 목적인 BPSG(Boro Phosphorous Silicate Glass)막을 사용하고 있다. 이 경우 두 라인 사이의 기생 캐패시터 값은 인터폴리 옥사이드와 BPSG 막의 유전 상수 값에 비례하며 특히 워드라인과 토폴로지에 의해 유전 상수 값이 큰 BPSG 막이 많이 채워져 있으므로 두 라인 사이의 기생 캐패시턴스 값이 크다.As an internal insulating film between the word line and the bit line of a semiconductor memory device, a BOSG (Boro Phosphorous Silicate Glass) film is used, which is mainly aimed at easing the topology of interpoly oxide whose main purpose is insulation between two layers. In this case, the parasitic capacitor value between the two lines is proportional to the dielectric constant values of the interpolyoxide and the BPSG film, and the parasitic capacitance value between the two lines is large because the BPSG film having a large dielectric constant value is filled by the word line and the topology.

도 1 내지 도 3은 종래 기술에 의해 워드라인과 비트라인을 포함하는 반도체 메모리소자를 형성한 것을 도시한 단면도이다.1 to 3 are cross-sectional views illustrating a semiconductor memory device including a word line and a bit line according to the related art.

도 1은 반도체 기판(1) 상에 소자분리막(2)을 형성한 다음, 워드라인(3)과 스페이서 산화막(4)을 형성하고, 이온주입 공정으로 노출된 반도체 기판(1)에 불순물을 주입하여 소오스/드레인(5)을 형성한 것이다.FIG. 1 illustrates forming a device isolation film 2 on a semiconductor substrate 1, forming a word line 3 and a spacer oxide film 4, and implanting impurities into the semiconductor substrate 1 exposed by an ion implantation process. To form the source / drain 5.

도 2는 전체 표면에 상기 산화막(6)을 증착하고, 그 상부에 BPSG막(7)을 평탄하게 형성하게 형성한 것이다.FIG. 2 is to deposit the oxide film 6 on the entire surface, and to form the BPSG film 7 on the top thereof.

도 3은 콘택 마스크를 이용한 식각공정으로 상기 BPSG막(7)과 산화막(6)의 일정 부분을 식각하여 상기 소오스/드레인(5)이 노출되는 콘택홀(8)을 형성하고, 상기 콘택홀(8)의 측벽에 스페이서 산화막(9)을 형성한 다음, 폴리실리콘층(10)과 실리사이드층(11)을 적층하고, 비트라인 패턴닝 공정으로 폴리실리콘층(10)과 실리사이드층(11)으로 이루어지고, 상기 소오스/드레인(5)에 콘택되는 비트라인(12)을 형성한 단면도이다.FIG. 3 shows an etching process using a contact mask to etch a portion of the BPSG film 7 and the oxide film 6 to form a contact hole 8 through which the source / drain 5 is exposed. The spacer oxide film 9 is formed on the sidewalls of the substrate 8, and then the polysilicon layer 10 and the silicide layer 11 are laminated, and the polysilicon layer 10 and the silicide layer 11 are formed by a bit line patterning process. And a bit line 12 contacting the source / drain 5.

상기한 종래 기술은 워드라인과 비트라인 사이의 기생 캐패시터 값은 산화막(6)과 BPSG막(7)의 유전 상수 값에 비례하며 특히 워드라인의 토폴로지에 의해 유전 상수 값이 큰 BPSG 막이 많이 채워져 있으므로 두 라인 사이의 기생 캐패시턴스 값이 크게 되고, 이에 따라 워드라인의 오프 상태가 불안하여 셀 데이타의 유실이 발생하고 있다.In the above-described conventional technique, the parasitic capacitor value between the word line and the bit line is proportional to the dielectric constant value of the oxide film 6 and the BPSG film 7, and in particular, the BPSG film having a large dielectric constant value is filled by the topology of the word line. The parasitic capacitance value between the two lines becomes large, and thus, the off state of the word line is unstable, resulting in loss of cell data.

본 발명은 상기와 같이 워드라인과 비트라인 사이에 발생되는 기생 캐패시턴스를 최소화 하기 위해 저 유전 상수 값을 갖는 막으로 워드라인과 비트라인 사이에 구비하는 반도체 메모리 소자를 제공하는데 그 목적이 있다.An object of the present invention is to provide a semiconductor memory device provided between a word line and a bit line as a film having a low dielectric constant value in order to minimize parasitic capacitance generated between the word line and the bit line as described above.

도 1 내지 도 3는 종래 기술에 의해 반도체 메모리 소자를 형성하는 단계를 도시한 단면도이다.1 to 3 are cross-sectional views illustrating a step of forming a semiconductor memory device according to the prior art.

도 4는 본 발명에 의해 워드라인과 비트라인 사이에 저 유전 상수를 갖는 막으로 구비된 반도체 소자의 메모리 소자를 도시한 것이다.FIG. 4 illustrates a memory device of a semiconductor device including a film having a low dielectric constant between a word line and a bit line according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1:반도체 기판2:소자분리막1: Semiconductor Substrate 2: Device Separator

3:워드라인4,9:스페이서 절연막3: word line 4, 9: spacer insulating film

5:소오스/드레인6:산화막5: source / drain 6: oxide film

7:BPSG막8:콘택홀7: BPSG film 8: contact hole

10:폴리실리콘층11:실리사이드층10: polysilicon layer 11: silicide layer

16:제1산화막17:SOG막16: first oxide film 17: SOG film

18:제2산화막18: second oxide film

상기 목적을 달성하기 위한 본 발명은 반도체 기판상에 워드라인과 비트라인이 포함되는 반도체 메모리 소자에 있어서, 상기 워드라인과 비트라인 사이에 절연막으로 저 유전 상수를 갖는 막이 구비되는 것을 특징으로 한다.In accordance with another aspect of the present invention, a semiconductor memory device including a word line and a bit line is provided on a semiconductor substrate, wherein a film having a low dielectric constant is provided between the word line and the bit line as an insulating film.

본 발명은 워드라인과 비트라인사이에 형성하는 절연막으로 유전 상수 값이 4-5 정도로 큰 BPSG막을 대신에 유전 상수 값이 3 보다 작은 SOG(Spin On Glass) 막을 사용함으로써 두 라인 사이의 기생 캐패시턴스 값을 줄이고, 이 SOG 막은 BPSG와 동일한 토폴로지 완화의 효과를 얻을 수 있다.According to the present invention, a parasitic capacitance value between two lines is formed by using a spin on glass (SOG) film having a dielectric constant of less than 3 instead of a BPSG film having a dielectric constant of about 4-5 as an insulating film formed between a word line and a bit line. This SOG film can achieve the same topological mitigation effect as BPSG.

상술한 목적 및 특징들, 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above objects, features, and advantages will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의해 워드라인과 비트라인이 포함된 반도체 메모리소자를 제조한 것을 도시한 단면도로서, 반도체 기판(1) 상에 소자분리막(2)을 형성한 다음, 워드라인(3)과 워드라인(3)의 측벽에 스페이서 산화막(4)을 형성하고, 이온주입 공정으로 소오스/드레인(5)을 형성한다. 그리고, 상기 제1산화막(16)을 전체적으로 증착하고, 그 상부에 저 유전 상수를 갖는 막 예를 들어 SOG막(17)을 도포하고, 그 상부에 제2산화막(18)을 증착한 다음, 콘택 마스크를 이용한 식각 공정으로 상기 소오스/드레인(5)이 노출되는 콘택홀(8)을 형성하고, 상기 콘택홀(8)의 측벽에 스페이서 산화막(9)을 형성한 다음, 폴리실리콘층(10)과 실리사이드층(11)을 순차적으로 형성한 단면도이다.4 is a cross-sectional view illustrating fabrication of a semiconductor memory device including a word line and a bit line according to the present invention. The device isolation film 2 is formed on the semiconductor substrate 1, and then the word line 3 and the word line 3 are formed. A spacer oxide film 4 is formed on the sidewall of the word line 3, and the source / drain 5 is formed by an ion implantation process. The first oxide film 16 is entirely deposited, a film having a low dielectric constant, for example, an SOG film 17 is applied thereon, and a second oxide film 18 is deposited thereon, and then contacted. The etching process using a mask forms a contact hole 8 through which the source / drain 5 is exposed, a spacer oxide layer 9 is formed on the sidewall of the contact hole 8, and then the polysilicon layer 10 is formed. And a silicide layer 11 are sequentially formed.

즉, 본 발명은 종래 기술과 달리 워드라인과 비트라인사이에 형성되는 BPSG막 대신에 SOG막을 형성하는 것이다. 상기 SOG막(17)은 수분을 포함하고 있으므로 스핀 공정으로 도포하고, 경화 공정을 거쳐야 하며 SOG막의 하부 및 상부에 제1산화막과 제2산화막을 형성하고, 상기 SOG막에 직접적으로 도전물질이 접촉되는 것은 피하는 것이 바람직하다.That is, according to the present invention, an SOG film is formed instead of the BPSG film formed between the word line and the bit line. Since the SOG film 17 contains moisture, it is applied by a spin process, undergoes a curing process, and forms a first oxide film and a second oxide film on the lower and upper portions of the SOG film, and the conductive material directly contacts the SOG film. It is desirable to avoid that.

상기한 본 발명에 의하면 워드라인과 비트라인 사이에 절연막으로 유전 상수가 작은 물질을 형성하되 평탄화 특성이 좋은 SOG막을 형성함으로써 기생 캐패시턴스를 최소화 함으로써 워드라인 오프 상태를 안정화시킬 수 있다. 또한, 워드라인의 오프 상태의 불안정에 의한 반도체소자의 불량을 상당히 줄일 수 있다.According to the present invention described above, the word line-off state can be stabilized by forming a material having a low dielectric constant as an insulating film between the word line and the bit line but minimizing parasitic capacitance by forming an SOG film having good planarization characteristics. In addition, it is possible to significantly reduce the defect of the semiconductor device due to the instability of the off state of the word line.

아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the following claims You will have to look.

Claims

In a semiconductor memory device comprising a word line and a bit line on a semiconductor substrate,

And an insulating film having a low dielectric constant between the word line and the bit line to minimize parasitic capacitance between the word line and the bit line.

The semiconductor memory device according to claim 1, wherein an SOG film is formed in the film having a low dielectric constant.

The semiconductor memory device according to claim 2, wherein an oxide film is provided on the bottom and top surfaces of the SOG.

The semiconductor memory device of claim 1, wherein the bit line contacts the semiconductor substrate through contact holes between the word lines, and a spacer oxide layer is formed on sidewalls of the contact holes.