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KR102534631B1 - 카운팅 회로 블록을 포함하는 반도체 시스템 - Google Patents

카운팅 회로 블록을 포함하는 반도체 시스템 Download PDF

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KR102534631B1
KR102534631B1 KR1020180054340A KR20180054340A KR102534631B1 KR 102534631 B1 KR102534631 B1 KR 102534631B1 KR 1020180054340 A KR1020180054340 A KR 1020180054340A KR 20180054340 A KR20180054340 A KR 20180054340A KR 102534631 B1 KR102534631 B1 KR 102534631B1
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홍도선
우수해
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에스케이하이닉스 주식회사
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Abstract

본 발명의 일 실시예에 따른 반도체 시스템은 워드 라인들 및 비트 라인들이 적어도 1회 교대로 적층되어 구성되는 데크를 복수 개 포함하는 메모리 장치; 및 상기 메모리 장치의 데크 별로 데이터의 리드 및 라이트를 제어하는 콘트롤러를 포함한다. 상기 콘트롤러는 상기 워드 라인 및 상기 비트 라인들의 억세스 회수를 카운팅하는 카운팅 회로 블록을 포함하며, 상기 카운팅 회로 블록은, 상기 워드 라인의 적층 회수만큼 구비되며, 해당 데크의 선택 신호에 따라, 선택된 워드 라인의 억세스 회수를 카운팅하는 복수의 x카운팅 블록; 및 상기 비트 라인의 적층 회수만큼 구비되며, 상기 해당 데크의 선택 신호에 따라, 선택된 비트 라인의 억세스 회수를 카운팅하는 복수의 y 카운팅 블록을 포함한다.

Description

카운팅 회로 블록을 포함하는 반도체 시스템{Semiconductor System Including Counting Circuit Block}
본 발명은 반도체 시스템 관련 기술로서, 보다 구체적으로는 카운팅 회로 블록을 포함하는 반도체 시스템에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비 휘발성이면서, 주기적인 리프레시(refresh)가 필요 없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성 및 SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다.
이와 같은 차세대 메모리 장치로서, 저항 변화 메모리 장치인 PCRAM(Phase changeable RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), MRAM(Magnetic RAM), FeRAM(Ferroelectric RAM) 및 ReRAM(Resistive RAM) 소자 등이 있다.
차세대 메모리 장치 중 PCRAM은 워드 라인 및 비트 라인 사이의 교차점에 스위칭 소자(switching element) 및 메모리 소자(storage element)가 위치될 수 있다. 이에 따라, PCRAM의 메모리 셀 어레이 구조를 크로스 포인트 어레이 구조라 불리어지고 있다.
이와 같은 차세대 메모리 장치 역시, 높은 집적 밀도가 요구되고 있으며, 이와 같은 요구를 달성하기 위하여, 워드 라인 및 비트 라인을 교대로 복수 회 적층하는 적층 메모리 셀 구조가 제안되고 있다.
본 발명의 실시예들은 공유되는 신호 라인의 억세스 회수를 정확히 관리하여, 드리프트 현상을 줄일 수 있는 카운팅 회로 블록을 포함하는 반도체 시스템을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 시스템은 워드 라인들 및 비트 라인들이 적어도 1회 교대로 적층되어 구성되는 데크를 복수 개 포함하는 메모리 장치; 및 상기 메모리 장치의 데크 별로 데이터의 리드 및 라이트를 제어하는 콘트롤러를 포함한다. 상기 콘트롤러는 상기 워드 라인 및 상기 비트 라인들의 억세스 회수를 카운팅하는 카운팅 회로 블록을 포함하며, 상기 카운팅 회로 블록은, 상기 워드 라인의 적층 회수만큼 구비되며, 해당 데크의 선택 신호에 따라, 선택된 워드 라인의 억세스 회수를 카운팅하는 복수의 x카운팅 블록; 및 상기 비트 라인의 적층 회수만큼 구비되며, 상기 해당 데크의 선택 신호에 따라, 선택된 비트 라인의 억세스 회수를 카운팅하는 복수의 y 카운팅 블록을 포함한다.
본 발명의 일 실시예에 따른 반도체 시스템은, 복수의 제 1 워드 라인, 복수의 제 1 비트 라인, 및 상기 복수의 제 1 워드 라인과 상기 복수의 제 1 비트 라인의 교차부에 위치하는 복수의 메모리 셀들로 구성되는 제 1 데크; 상기 제 1 데크 상부에 위치되며, 상기 복수의 제 1 비트 라인, 복수의 제 2 워드 라인, 및 상기 복수의 제 1 비트 라인 및 상기 복수의 제 2 워드 라인 사이의 교차부에 위치하는 복수의 메모리 셀들로 구성되는 제 2 데크; 및 상기 제 1 데크를 선택하기 위한 제 1 선택 신호에 응답하여, 상기 복수의 제 1 워드 라인들의 억세스 회수를 카운팅하는 제 1 x카운팅 블록, 상기 제 2 데크를 선택하기 위한 제 2 선택 신호에 응답하여, 상기 복수의 제 2 워드 라인들의 억세스 회수를 카운팅하는 제 2 x카운팅 블록, 및 상기 제 1 및 제 2 선택 신호에 모두 응답하여, 상기 복수의 제 1 비트 라인의 억세스 회수를 카운팅하는 y카운팅 블록을 포함하는 카운팅 회로 블록을 포함한다.
또한, 본 발명의 카운팅 회로 블록은 워드 라인의 적층 회수만큼 구비되는 x카운팅 블록들; 및 상기 워드 라인들 사이에 각각 개재되는 비트 라인의 적층 회수만큼 구비되는 y카운팅 블록들을 포함한다. 상기 y카운팅 블록은 상기 비트 라인이 인접하는 2개의 데크에 소속되는 경우, 상기 2개의 데크 선택 신호에 각각 응답하여, 상기 비트 라인의 억세스 회수가 누적 카운트된다.
본 발명에 따르면, 인접하는 상하부 데크에 공유되는 비트 라인 또는 워드 라인의 억세스 회수를 정확히 카운트하여, 비트 라인 또는 워드 라인의 리프레시 시기를 정확히 예측할 수 있다. 이에 따라, 드리프트 현상을 방지하여, 데이터 오류를 예방할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 2는 도 1의 반도체 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타낸 블록도이다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 보여주는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 적층 메모리 셀 구조의 일 예를 보여주는 단면도이다.
도 5는 일반적인 메모리 셀 선택 과정을 설명하기 위한 데크 별 평면도이다.
도 6은 본 발명의 일 실시예에 따른 콘트롤러의 구성을 보여주는 블록도이다.
도 7은 본 발명의 일 실시예에 따른 카운팅 회로 블록의 구성을 개략적으로 보여주는 블록도이다.
도 8은 본 발명의 일 실시예에 따른 카운팅 회로 블록의 세부 구성을 보여주는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 카운터의 구성을 보여주는 회로도이다.
도 10은 본 발명의 실시예에 따른 4 데크 적층 메모리 셀 구조를 개략적으로 나타낸 도면이다.
도 11은 도 10에 따른 카운팅 회로 블록의 구성을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 시스템을 보여주는 블록도이다.
도 1을 참조하면, 반도체 시스템(100)은 프로세서(110), 콘트롤러(200) 및 저항 변화 메모리 장치(300)를 포함할 수 있다.
프로세서(110)는 콘트롤러(200)와 복수의 버스 라인(105)에 의해 연결될 수 있다. 프로세서(110)는 메모리 어드레스 및 데이터를 포함하는 메모리 억세스 리퀘스트(Access Request: 리드 리퀘스트(read request), 라이트 리퀘스트(write request) 등)를 상기 버스 라인(105)을 통해 콘트롤러(200)에 제공할 수 있다. 또한, 프로세서(110)는 콘트롤러(200)로부터 리드 데이터(read data)를 제공받을 수 있다.
콘트롤러(200)는 반도체 메모리 장치(300)의 메모리 동작을 위하여, 커맨드(CMD, 예컨대, 리드 커맨드 및 라이트 커맨드 등), 어드레스(ADD), 데이터(DATA) 및 제어 신호(CTRL)를 반도체 메모리 장치(300)에 제공할 수 있다. 콘트롤러(200)는 리드 커맨드 및 라이트 커맨드에 응답하여, 반도체 메모리 장치(300)에 데이터를 저장하거나, 독출하는 동작을 제어할 수 있다. 콘트롤러(220)는 카운팅 회로 블록(230)을 포함할 수 있다. 카운팅 회로 블록(230)은 선택된 메모리 셀과 연결되는 신호 라인들(예컨대, 워드 라인 및 비트 라인)의 억세스 회수를 카운팅하도록 구성될 수 있다.
저항 변화 메모리 장치(300)는 메모리 셀 어레이(310) 및 제어 회로 블록(320)을 포함할 수 있다. 반도체 시스템(100)내에서, 상기 저항 변화 메모리 장치(300)는 복수 개가 구비될 수 있으며, 복수의 저항 변화 메모리 장치(300)는 상기 콘트롤러(200)에 의해 동시에 제어될 수 있다.
도 2는 도 1의 반도체 시스템에 포함된 저항 변화 메모리 장치의 일 예를 상세하게 나타낸 블록도이다.
도 2를 참조하면, 저항 변화 메모리 장치(300)는 복수 개를 포함할 수 있고, 상기 콘트롤러(200)와 각각 인터페이스될 수 있다.
저항 변화 메모리 장치(300)의 메모리 셀 어레이(310)는 복수의 제 1 신호 라인들(도시되지 않음), 복수의 제 2 신호 라인들(도시되지 않음), 및 상기 복수의 제 1 신호 라인들과 복수의 제 2 신호 라인들 사이에 각각 연결된 복수의 메모리 셀들(도시되지 않음)을 포함할 수 있다. 예를 들어, 제 1 신호 라인은 비트 라인일 수 있고, 제 2 신호 라인은 워드 라인일 수 있다. 또한, 제 1 신호 라인은 워드 라인일 수 있고, 제 2 신호 라인은 비트 라인일 수 있다.
도 3은 도 2의 메모리 셀 어레이를 상세하게 보여주는 회로도이다.
도 3을 참조하면, 메모리 셀 어레이(310)는 복수의 워드 라인(WL0~WLm), 복수의 비트 라인(BL0~BLn), 및 복수의 메모리 셀(MC)을 포함할 수 있다. 워드 라인(WL), 비트 라인(BL) 및 메모리 셀(MC)의 수는 메모리 장치의 집적도에 따라 가변될 수 있다.
메모리 셀(MC)은 복수의 워드 라인(WL0~WLm) 및 복수의 비트 라인(BL0~BLn)의 교차점마다 구비될 수 있다.
메모리 셀(MC) 각각은 선택 소자(S) 및 가변 저항(R)을 포함할 수 있다. 선택 소자(S)는 해당 워드 라인(WL)과 가변 저항(R) 사이에 연결될 수 있다. 가변 저항(R)은 상기 선택 소자(S)와 해당 비트 라인(BL)과 연결될 수 있다. 선택 소자(S)는 해당 워드 라인(WL)과 비트 라인(BL)의 인가되는 전압 차이에 따라, 가변 저항(R)으로 전류 공급을 제어할 수 있다. 본 실시예의 선택 소자(S)는 다이오드 또는 모스 트랜지스터로 구성될 수 있고, 더 나아가, 선택 소자(S)는 상변화 메모리층을 포함하는 OTS(Ovonic threshold switch)로 구성될 수 있다. 본 실시예의 가변 저항(R)은 비트 라인(BL)에 인가되는 전기적 펄스에 의해 복수 개의 저항 상태들 중 하나로 변동될 수 있다. 가변 저항(R)은 전류 량에 따라 결정 상태가 변화하는 상변화층(phase-change material layer) 또는 저항 변화층(resistance-change material layer)을 포함할 수 있다. 상변화층은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등과 같이 다양한 종류의 원소들을 화합한 물질을 사용할 수 있다.
상기 메모리 셀(MC)은 1 비트의 데이터를 저장하는 싱글 레벨 셀일 수 있고, 이와 같은 경우, 메모리 셀은 저장된 데이터에 따라 두 개의 저항 분포를 가질 수 있다. 또한, 각 메모리 셀은 2 비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀일 수 있다. 이와 같은 경우, 메모리 셀은 저장된 데이터에 따라, 4개 혹은 8개의 저항 분포를 가질 수 있다.
도 4는 본 발명의 일 실시예에 따른 적층 메모리 셀 구조의 일 예를 보여주는 단면도이다.
상술한 바와 같이, 저항 변화 메모리 장치 역시, 집적 밀도를 증대시키기 위하여, 적층 구조가 제안되고 있다. 특히, 크로스 포인트 메모리 장치의 경우, 워드 라인 및 비트 라인의 교차점에 메모리 셀이 형성되기 때문에, 워드 라인과 비트 라인을 교대로 적층시켜, 적층 메모리 장치를 구성하고 있다.
보다 구체적으로, 도 4를 참조하면, 반도체 기판(400) 상부에 도 2의 제어 회로 블록(320)을 구성하는 회로 소자들이 형성된다. 상기 회로 소자들은 MOS 트랜지스터를 포함할 수 있다. 제어 회로 블록(320) 상부에 제 1 층간 절연막(425)이 형성될 수 있다.
제 1 층간 절연막(425) 상부에 제 1 워드 라인(430)이 형성될 수 있다. 제 1 워드 라인(430)은 예를 들어, 도면의 x 방향을 따라 연장될 수 있다. 제 1 워드 라인(430) 상부에 제 1 상변화 메모리층(440), 비트 라인 도전층 및 제 2 상변화 메모리층(460)이 순차적으로 적층될 수 있다. 제 2 상변화 메모리층(460), 비트 라인 도전층 및 제 1 상변화 메모리층(440)은 제 1 워드 라인(430)과 직교하는 방향, 예를 들어, y 방향으로 패터닝되어, 비트 라인(450)이 한정된다. 제 1 상변화 메모리층(440) 및 제 2 상변화 메모리층(460) 역시 상기 비트 라인(450)과 동일한 형태로 패터닝되어, 메모리 셀 구조체(MCS)가 형성될 수 있다.
여기서, 저항 변화 메모리 장치(300), 예를 들어, 상변화 메모리 장치는 상변화 메모리층의 물질 특성상, 제어 회로 블록 상부에 위치되어야 한다. 즉, 상변화 메모리층은 온도에 따라 저항 특성이 변화되기 때문에, 온도 영향이 적은 제어 회로 블록(320) 상부에 위치하는 것이 바람직하다.
제 1 상변화 메모리층(440), 비트 라인(450) 및 제 2 상변화 메모리층(460)으로 구성된 메모리 셀 구조체(MCS) 사이를 절연시킬 수 있도록, 제 2 층간 절연막(465)이 형성될 수 있다. 제 2 층간 절연막(465)은 제 2 상변화 메모리층(460)과 동일 높이가 되도록 평탄화될 수 있다. 제 2 층간 절연막(465) 및 제 2 상변화 메모리층(460) 상부에 제 2 워드 라인(470)이 형성된다. 제 2 워드 라인(470)은 상기 제 1 워드 라인(430)과 평행한 방향, 즉, 도면의 x 방향을 따라 연장될 수 있다.
따라서, 제어 회로 블록(320) 상부에 제 1 워드 라인(430), 제 1 상변화 메모리층(440) 및 비트 라인(450) 사이에서 제 1 레벨의 메모리 셀들(DEC 0, 이하, 제 1 데크)이 한정되고, 상기 비트 라인(450), 제 2 상변화 메모리층(460) 및 제 2 워드 라인(470) 사이에서 제 2 레벨의 메모리 셀들(DEC 1, 이하, 제 2 데크)이 한정되어, 적층 메모리 셀이 구현될 수 있다.
다시, 도 2를 참조하면, 제어 회로 블록(320)은 제어 로직(330), 전압 생성부(340), 로우 디코더(350), 컬럼 디코더(360) 및 리드/라이트 회로부(400)를 포함할 수 있다.
제어 로직(330)은 콘트롤러(200)로부터 수신된 커맨드(CMD), 어드레스(ADD) 및 제어 신호(CTRL)를 기초하여, 메모리 셀 어레이(310)에 데이터(DATA)를 라이트하거나, 메모리 셀 어레이(310)으로부터 데이터(DATA)를 리드하기 위한 각종 제어 신호들(CTRL_op)을 생성할 수 있다. 상기 각종 제어 신호들(CTRL_op)은 리드/라이트 회로부(400), 전압 생성부(340), 로우 디코더(350) 및 컬럼 디코더(360)에 제공될 수 있다. 이에 따라, 제어 로직(330)은 메모리 장치(300)의 각종 동작을 전반적으로 제어할 수 있다. 제어 신호들(CTRL_op)은 예를 들어, 라이트 인에이블 신호, 리드 인에이블 신호, 센싱 인에이블 신호 및 디스차지 인에이블 신호, 프리차지 인에이블 신호등을 포함할 수 있다. 또한, 제어 로직(330)은 전압 생성부(340)에 전압 제어 신호(CTRL_vol)를 생성할 수 있다. 또한, 제어 로직(330)은 로우 디코더(350)에 로우 어드레스(X_ADDR)를 제공할 수 있고, 컬럼 디코더(360)에 컬럼 어드레스(Y_ADDR)를 제공할 수 있다.
전압 생성부(340)는 전압 제어 신호(CTRL_vol)를 기초하여 메모리 셀 어레이(310)에 라이트, 리드 및 이레이즈(erase) 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(340)는 복수의 워드 라인들을 구동하기 위한 워드 라인 구동 전압(VWL) 및 복수의 비트 라인을 구동시키기 위한 비트 라인 구동 전압을 생성할 수 있다. 워드 라인 구동 전압(VWL) 및/또는 비트 라인 전압(VBL)은 리셋 라이트 전압, 셋 라이트 전압, 금지 전압(inhibit voltage), 리드 전압 또는 검증 전압(verify voltage)등을 포함할 수 있다.
로우 디코더(350)는 제어 로직(330)으로부터 수신한 로우 어드레스(X_ADD)에 응답하여, 복수의 워드 라인들(WL)들 중 선택된 워드 라인을 활성화시킬 수 있다.
컬럼 디코더(360)는 제어 로직(330)으로부터 수신한 컬럼 어드레스(Y_ADD)에 응답하여, 복수의 비트 라인(BL)중 선택된 비트 라인을 활성화시킬 수 있다.
예를 들어, 도 4에 도시된 바와 같이, 2 데크 구조인 경우, 제어 로직(330)은 제 1 데크(DEC0)를 선택하기 위한 제 1 로우 어드레스(X_ADD0) 및 제 2 데크(DEC1)를 선택하기 위한 제 2 로우 어드레스(X_ADD1)를 로우 디코더(350)에 제공할 수 있다. 또한, 제어 로직(330)은 제 1 데크(DEC0)를 선택하기 위한 제 1 컬럼 어드레스(Y_ADD0) 및 제 2 데크(DEC1)를 선택하기 위한 제 2 컬럼 어드레스(Y_ADD1)를 컬럼 디코더(360)에 제공할 수 있다.
일반적인 저항 변화 메모리 장치(300)는 워드 라인(WL0~WLm) 및 비트 라인(BL0~BLn)의 잦은 억세스로 인해, 메모리 셀의 문턱 전압(Vth)이 가변되는 드리프트(drift) 현상이 발생될 수 있다. 저항 변화 메모리 시스템(100)의 콘트롤러는 워드 라인(WL0~WLm) 및 비트 라인(BL0~BLn)의 억세스 회수를 카운트하는 카운팅 회로 블록을 구비하고 있다. 상기 카운팅 회로 블록은 카운트된 워드 라인(WL0~WLm) 및 비트 라인(BL0~BLn)의 억세스 회수가 임계 값 이상인 경우, 해당 워드 라인 및 해당 비트 라인을 리프레시(refresh)시키도록, 콘트롤러 내부에 구비된 리프레시 회로부를 구동시키기 위한 경고 신호를 출력할 수 있다.
일반적인 카운팅 회로 블록은 각 데크에 대응되는 워드 라인의 억세스 회수를 카운트하는 x카운터(도시되지 않음) 및 비트 라인의 억세스 회수를 카운트하는 y카운터(도시되지 않음)를 포함하도록 구성된다.
도 5는 일반적인 메모리 셀 선택 과정을 설명하기 위한 데크 별 평면도이다.
도 5에 도시된 바와 같이, 제 1 데크(DEC 0)의 메모리 셀 중 MC<1,3>번째 셀에 데이터 라이트 또는 데이터 리드(read)가 진행되는 경우, 제 1 데크(DEC 0)의 제 2 워드 라인(WL1) 및 제 4 비트 라인(BL3)이 선택된다. 그러면, 제 2 워드 라인(WL1)과 연결된 2번째 제 1 x카운터(X1<1>) 및 제 4 비트 라인(BL3)과 연결된 4번째 제 1 y카운터(Y1<3>)가 카운팅 동작이 수행된다.
한편, 제 2 데크(DEC 1)의 메모리 셀들 중 MC<5,3>번째 셀에 데이터 저장 또는 데이터 리드가 진행되는 경우, 제 2 데크(DEC 1)의 제 6 워드 라인(WL5) 및 제 4 비트 라인(BL3)이 선택된다. 그러면, 제 6 워드 라인(WL6)과 연결된 6번째 제 2 x카운터(X2<5>) 및 제 4 비트 라인(BL3)과 연결된 4번째 제 2 y카운터(Y2<3>)가 동작된다.
상술한 바와 같이 적층 저항 변화 메모리 장치(300)는 제 1 데크(DEC 0)의 제 4 비트 라인(BL3)이 억세스되고, 제 2 데크(DEC 1)의 제 4 비트 라인(BL3)이 억세스된다. 이때, 제 4 비트 라인(BL3)은 각 데크 별로 각 1회씩 억세스되었지만, 제 4 비트 라인(BL3)은 제 1 데크(DEC 0) 및 제 2 데크(DEC 1)에 각각 공유되어 있으므로, 실질적으로 2회의 억세스가 이루어진다. 그러므로, 제 1 y카운터 및 제 2 y카운터의 억세스 회수가 설정된 임계 치 이하라 할지라도, 이미 비트 라인은 드리프트가 발생된 상태일 수 있다.
이에 따라, 본 실시예는 비트 라인의 실제 억세스 회수를 카운트 할 수 있도록, 콘트롤러(200)내에 카운팅 회로 블록(230)을 구비할 수 있다.
도 6은 본 발명의 일 실시예에 따른 컨트롤러의 일예를 보여주는 블록도이다.
메모리 콘트롤러(200)는 호스트 디바이스(HOST)의 리퀘스트에 응답하여 메모리 장치(300)를 제어할 수 있다. 메모리 콘트롤러(200)는 메모리 장치(300)로부터 리드된 데이터를 호스트 디바이스(HOST)에 제공하고, 호스트 디바이스(HOST)로부터 제공된 데이터를 메모리 장치(300)에 저장할 수 있다.
콘트롤러(200)는 저장 블록(210), 제어 블록(220), 카운팅 회로 블록(230), 에러 정정 코드(error correction code; ECC) 블록(240), 호스트 인터페이스(250) 및 메모리 인터페이스(260)를 포함할 수 있으며, 이들은 버스(270)를 통해 결합된다.
저장 블록(210)은 반도체 시스템(100) 및 메모리 콘트롤러(200)의 워킹 메모리(working memory)의 역할을 하고, 메모리 시스템(100) 및 콘트롤러(200)를 구동하기 위한 데이터를 저장할 수 있다. 콘트롤러(200)가 저항메모리 장치(300)의 동작들을 제어할 때, 저장 블록(210)은 리드, 라이트, 프로그램 및 소거 동작들과 같은 동작들을 위해 콘트롤러(200) 및 저항 변화 메모리 장치(300)에 의해 이용되는 데이터를 저장할 수 있다. 상기 저장 블록(210)은 휘발성 메모리로 구현될 수 있다. 저장 블록(210)은 정적 랜덤 액세스 메모리(SRAM) 또는 동적 랜덤 액세스 메모리(DRAM)로 구현될 수 있다. 데이터를 저장하기 위해, 저장 블록(210)은 프로그램 메모리, 데이터 메모리, 라이트 버퍼, 리드 버퍼, 맵 버퍼 등을 포함할 수 있다.
제어 블록(220)은 호스트 디바이스(HOST)로부터 라이트 리퀘스트 또는 리드 리퀘스트에 응답하여 반도체 시스템(100)의 일반적인 동작들, 및 저항 변화 메모리 장치(300)에 대한 리드 및 라이트 동작을 제어할 수 있다. 제어 블록(220)은 메모리 시스템(100)의 일반적인 동작들을 제어하기 위해 FTL(flash translation layer)로서 지칭되는 펌웨어(firmware)를 구동할 수 있다. 예를 들어, FTL은 L2P(logical to physical) 맵핑, 웨어 레벨링(wear leveling), 가비지 콜렉션(garbage collection) 및 배드 블록 핸들링(bad block handling)과 같은 동작들을 수행할 수 있다. L2P 맵핑은 LBA(logical block addressing)으로서 공지되어 있다.
카운팅 회로 블록(230)은 메모리 장치(300)의 복수의 워드 라인들 및 복수의 비트 라인들의 억세스 회수를 정확히 카운팅하도록 구성될 수 있다.
도 7은 본 발명의 일 실시예에 따른 억세스 카운팅 회로 블록의 개략적인 블록도이고, 도 7은 반도체 메모리 장치(도 1 및 도 2의 도면 부호 300)의 메모리 셀 어레이(도 1 및 도 2의 도면 부호 310)가 2층의 데크로 구성되는 경우에 대해 예를 들어 도시한다.
도 7을 참조하면, 억세스 카운팅 회로 블록(230)은 데크 선택부(231), 제 1 x카운팅 블록(232), 제 2 x카운팅 블록(234) 및 y카운팅 블록(236)을 포함할 수 있다.
데크 선택부(231)는 제 1 데크(DEC 0)를 선택하는 제 1 신호(S1) 및 제 2 데크(DEC 1)를 선택하는 제 2 신호(S2)를 출력한다.
제 1 신호(S1)는 제 1 x카운팅 블록(232) 및 y카운팅 블록(236)에 전달되고, 제 2 신호(S2)는 제 2 x카운팅 블록(234) 및 y카운팅 블록(236)에 전달된다.
제 1 신호(S1)에 응답하여, 제 1 x카운팅 블록(232)의 해당 워드 라인과 연결된 카운터 및 공통 y카운팅 블록(236)의 해당 비트 라인과 연결된 카운터가 구동된다. 제 2 신호(S2)에 응답하여, 제 2 x카운팅 블록(234)의 해당 워드 라인과 연결된 카운터 및 공통 y카운팅 블록(236)의 해당 비트 라인과 연결된 카운터가 구동된다.
도 8은 본 발명의 일 실시예에 따른 억세스 카운팅 회로 블록의 상세 블록도이다.
도 8에 도시된 바와 같이, 상기 데크 선택부(231)는 어드레스 디코더(231a)를 포함할 수 있다. 어드레스 디코더(231a)는 어드레스 커맨드(ADD)를 입력 받아, 로우 어드레스(X_ADD<0:1>) 및 컬럼 어드레스(Y_ADD<0:1>)를 제 1 및 제 2 신호(S1,S2, 도 7 참조)로서 출력할 수 있다.
제 1 x카운팅 블록(232a)은 멀티플렉서(MUX) 및 복수의 x카운터(X0~Xm)를 포함할 수 있다. 복수의 x카운터(X0~Xm)는 상기 제 1 데크(DEC 0)의 워드 라인(WL0~WLm, 도 3 참조)과 대응되는 개수로 구비될 수 있다. 제 1 x카운팅 블록(232)의 멀티플렉서(MUX)는 제 1 로우 어드레스(X_ADD0)를 입력 받아, 제 1 데크(DEC 0)의 워드 라인들(WL0~WLm)을 구동시키기 위한 워드 라인 구동 신호(WLD0~WLDm)를 생성할 수 있다. 알려진 바와 같이, 워드 라인 구동 신호(WLD0~WLDm)는 워드 라인들과 연결된 워드 라인 스위치(도시되지 않음)를 인에이블시키기 위한 신호이다. 복수의 x카운터(X0~Xm)는 워드 라인 구동 신호(WLD0~WLDm)에 응답하여 카운팅 동작을 수행할 수 있다.
제 2 x카운팅 블록(234)은 멀티플렉서(MUX) 및 복수의 x카운터(X0~Xm)를 포함할 수 있다. 복수의 x카운터(X0~Xm)는 상기 제 2 데크(DEC 1)의 워드 라인(WL0~WLm, 도 3 참조)과 대응되는 개수로 구비될 수 있다. 제 2 x카운팅 블록(234)의 멀티플렉서(MUX)는 제 2 로우 어드레스(X_ADD1)를 입력 받아, 제 2 데크(DEC 1)의 워드 라인들(WL0~WLm, 도 3 참조)을 구동시키기 위한 워드 라인 구동 신호(WLD0~WLDm)를 생성할 수 있다. 복수의 x카운터(X0~Xm)는 워드 라인 구동 신호(WLD0~WLDm)에 응답하여 카운팅 동작을 수행할 수 있다.
y카운팅 블록(236)은 멀티플렉서(MUX) 및 복수의 y카운터(Y0~Yn)를 포함할 수 있다. 복수의 y카운터(Y0~Yn)는 상기 제 1 및 제 2 데크(DEC 0, DEC 1)의 비트 라인(BL0~BLn, 도 3 참조)과 대응되는 개수로 구비될 수 있다. 제 2 x카운팅 블록(234)의 멀티플렉서(MUX)는 제 1 및 제 2 컬럼 어드레스(Y_ADD<0:1>)를 입력 받아, 제 1 및 제 2 데크(DEC 0, DEC 1)의 비트 라인들(BL0~BLn)을 구동시키기 위한 비트 라인 구동 신호(BLD0~BLDm)를 생성할 수 있다. 즉, 비트 라인 구동 신호(BLD0~BLDn)는 상기 비트 라인(BL0~BLn)의 단부에 각각 연결된 비트 라인 스위치를 인에이블시키기 위한 신호이다. 복수의 y카운터(Y0~Yn)는 비트 라인 구동 신호(BLD0~BLDm)에 응답하여 카운팅 동작을 수행할 수 있다.
여기서, 상기 어드레스 디코더(231a) 및 상기 멀티 플렉서를 포함하는 회로 구성은 상기 도 2의 로우 디코더(350) 및 컬럼 디코더(360)를 포함하는 구성과 실질적으로 동일할 수 있다. 그러므로, 로우 디코더(350) 및 컬럼 디코더(360)에서 발생되는 워드 라인 활성화 신호 및 비트 라인 활성화 신호를 상기 x 카운터(X0~Xm) 및 y카운터(Y0~Yn)에 제공할 수도 있다.
도 9는 본 발명의 일 실시예에 따른 카운터의 구성을 보여주는 블록도이다.
도 9를 참조하면, 카운터(X or Y)는 멀티 플렉서(2310), 레지스터(2320), 가산기(2330) 및 비교부(2340)를 포함할 수 있다.
인에이블 신호(EN)는 예를 들어, 워드 라인 구동 신호(WLD0~WLDm) 또는 비트 라인 구동 신호(BLD0~BLDn)에 해당할 수 있다.
레지스터(2320)는 상기 인에이블 신호(EN)에 따라 선택적으로 구동될 수 있다. 상기 레지스터(2320)는 예를 들어, 직렬로 연결된 플립플롭을 포함하도록 구성될 수 있으며, 복수 비트를 갖는 신호를 일시적으로 저장할 수 있다.
가산기(2330)는 레지스터(2320)의 출력 신호를 입력 받아, 1비트씩 가산할 수 있다. 비교부(2340)는 레지스터(2320)의 출력 신호와 임계 신호(Sth)를 비교할 수 있다. 임계 신호(Sth)는 임계 회수를 2진 형태로 표현한 신호일 수 있다. 예를 들어, 레지스터(2320)의 출력 신호와 상기 임계 신호(Sth)가 동일한 경우, 리프레시 신호(RERESH)를 인에이블시킨다. 리프레시 신호(REFRESH)가 인에이블되면, 해당 워드 라인 및 해당 비트 라인을 리프레시시키기 위한 리프레시 회로부(도시되지 않음)가 구동될 수 있다.
한편, 멀티플렉서(2310)는 상기 가산기(2330)의 출력 신호를 입력받을 수 있다. 멀티플렉서(2310)는 상기 리프레시 신호(REFRESH)에 응답하여, 가산기(2330)의 출력 신호를 레지스터(2320)에 전달하거나, 혹은 초기화 신호(R)를 레지스터(2320)에 전달할 수 있다. 상기 초기화 신호(R)는 레지스터(2320)에 입력되는 신호를 초기화할 수 있다.
본 실시예의 y카운팅 블록(236)은 제 1 및 제 2 데크(DEC 0, DEC 1)의 비트 라인들(BL0~BLn)을 통합 카운팅하도록 구성된다. y 카운팅 블록(236)은 제 1 데크(DEC 0)의 선택되는 비트 라인의 억세스 회수 및 제 2 데크(DEC 1)의 선택되는 비트 라인의 억세스 회수가 누적 카운팅된다. 이에 따라, 실제 억세스되는 비트 라인(BL)의 수를 정확히 카운트할 수 있다.
한편, 도 6의 ECC 블록(240)은 리드 동작 동안 메모리 장치(300)로부터 리드된 데이터의 에러들을 탐지하여 정정할 수 있다. ECC 블록(240)은 에러 비트들의 수가 정정 가능한 에러 비트들의 임계 수(Nth)보다 작을 때, 에러 정정이 가능하다. 반면, 에러 비트들의 수가 정정 가능한 에러 비트의 임계 수(Nth)보다 크거나 같을 때 에러 비트들을 정정할 수 없고, 에러 비트들을 정정하는데 실패를 나타내는 에러 정정 실패 신호를 출력할 수 있다.
일부 실시예들에서, ECC 블록(240)은 LDPC(low density parity check) 코드, BCH(Bose-Chaudhuri-Hocquenghem) 코드, 터보 코드, TPC(turbo product code), RS(Reed-Solomon) 코드, 콘볼루션 코드(convolution code), 순환 시스템 코드(recursive systematic code; RSC), TCM(trellis-coded modulation), BCM(Block coded modulation) 등과 같은 코딩된 변조에 기초하여 에러 정정 동작을 수행할 수 있다. ECC 블록(130)은 에러 정정 동작을 위한 모든 회로들, 시스템들 또는 디바이스들을 모두 포함할 수 있다.
본 발명의 실시예에 따르면, 적층 데크를 포함하는 적층형 저항 변화 메모리 시스템에 있어서, 상, 하위 데크에 공유되는 비트 라인은 하나의 y카운팅 블록에 의해 상, 하위 데크가 통합되어, 억세스 회수가 누적 카운팅된다. 이에 따라, 정확한 비트 라인의 리프레쉬 타이밍을 적기에 예측할 수 있다.
또한, 본 실시예는 2개의 데크가 적층되는 경우, 1개의 공통 y카운팅 블록이 구비되는 예를 설명하였지만, 여기에 한정되지 않고, 다양한 수의 데크가 적층되고, 인접 데크에 공유되는 비트 라인이 공통 y카운팅 블록에 의해 카운팅될 수 있다.
도 10은 본 발명의 실시예에 따른 4 데크 적층 메모리 셀 구조를 개략적으로 나타낸 사시도이다.
도 10에 도시된 바와 같이, 본 실시예의 저항 변화 메모리 장치는 적층된 3개의 워드 라인(WL00, WL10, WL20)을 포함할 수 있다. 또한, 저항 변화 메모리 장치는 적층된 3개의 워드 라인(WL00, WL10, WL20) 사이에, 비트 라인(BL00, BL10)이 각각 개재될 수 있다. 이에 따라, 제 1 워드 라인(WL00)과 제 1 비트 라인(BL00) 사이에 제 1 데크(DEC0)가 한정되고, 제 1 비트 라인(BL00)과 제 2 워드 라인(WL10) 사이에 제 2 데크(DEC1)가 한정되고, 제 2 워드 라인(WL10)과 제 2 비트 라인(BL10) 사이에 제 3 데크(DEC2)가 한정되고, 제 2 비트 라인(BL10)과 제 3 워드 라인(WL20) 사이에 제 4 데크(DEC3)가 한정될 수 있다. 또한, 도 10은 각 데크당 하나의 워드 라인 및 하나의 비트 라인을 대표하여 도시하였지만, 각 데크는 복수의 워드 라인들 및 복수의 비트 라인들을 포함할 수 있다. 또한, 도 10의 MC는 메모리 셀을 지시할 수 있다.
도 11은 도 10에 따른 카운팅 회로 블록의 구성을 보여주는 블록도이다.
카운팅 회로 블록(230a)은 제 1 내지 제 3 x 카운팅 블록(232a, 234a, 237a) 및 제 1 및 제 2 y카운팅 블록(236a, 239a)을 포함할 수 있다.
제 1 내지 제 3 x 카운팅 블록(232a, 234a, 237a)의 구성은 상기 도 7 및 도 8에 도시된 카운팅 블록의 구성과 동일하거나 유사할 수 있다.
도 10 및 도 11을 참조하면, 제 1 x카운팅 블록(232)은 제 1 데크(DEC0)의 워드 라인들(WL00)의 억세스 회수를 카운팅하도록 구성될 수 있다. 제 1 x카운팅 블록(232)은 워드 라인(WL00)에 대응되는 개수의 카운터를 포함할 수 있다. 제 1 x카운팅 블록(232)은 제 1 데크(DEC0)를 선택하기 위한 제 1 로우 어드레스(X_ADD0)를 입력받고, 워드 라인(WL00)의 활성화시키기 위한 신호를 생성하여, 워드 라인(WL00)의 억세스 회수를 카운팅할 수 있다.
제 2 x카운팅 블록(234a)은 제 2 데크(DEC1) 및 제 3 데크(DEC2)에 공유되는 워드 라인(WL10)의 억세스 회수를 카운팅하도록 구성될 수 있다. 제 2 x카운팅 블록(234a)은 제 2 또는 제 3 데크(DEC1,DEC2)의 워드 라인(WL10)에 대응되는 개수의 카운터를 포함할 수 있다. 제 2 x카운팅 블록(234a)은 제 2 및 제 3 데크(DEC1,DEC2)를 선택하는 제 2 및 제 3 로우 어드레스들(X_ADD1, X_ADD2)를 각각 입력받고, 상기 제 2 및 제 3 로우 어드레스들(X_ADD1, X_ADD2)에 각각 응답하여, 워드 라인(WL10)을 활성화시키는 신호를 생성한다. 이에 따라, 워드 라인(WL10)의 억세스 회수를 카운팅할 수 있다.
제 3 x카운팅 블록(237)은 제 4 데크(DEC3)를 선택하는 로우 어드레스(X_ADD4)를 입력받아, 워드 라인(WL20)의 활성화 신호를 생성할 수 있다. 제 3 x카운팅 블록(237)은 제 4 데크(DEC3)의 제 4 로우 어드레스(X_ADD3)를 입력받고, 워드 라인(WL20)의 활성화시키기 위한 신호를 생성한다. 이에 따라 워드 라인(WL20)의 억세스 회수를 카운팅할 수 있다.
제 1 y카운팅 블록(236a)은 제 1 및 제 2 데크(DEC0,DEC1)와 공유된 비트 라인(BL00)의 억세스 회수를 카운팅할 수 있다. 제 1 y카운팅 블록(236a)은 제 1 또는 제 2 데크(DEC0,DEC1)의 비트 라인(BL00)에 대응되는 개수의 카운터를 포함할 수 있다. 제 1 공통 y카운팅 블록(236a)은 제 1 및 제 2 데크(DEC0,DEC1)의 제 1 및 제 2 컬럼 어드레스들(Y_ADD0, Y_ADD1)를 각각 입력받고, 상기 제 1 및 제 2 컬럼 어드레스들(Y_ADD0, Y_ADD1)에 응답하여, 비트 라인(BL00)을 활성화시키는 신호를 생성한다. 이에 따라, 비트 라인(BL00)의 억세스 회수를 카운팅할 수 있다.
제 2 y카운팅 블록(239)은 제 3 및 제 4 데크(DEC2,DEC3)와 공유된 비트 라인(BL10)의 억세스 회수를 카운팅할 수 있다. 제 2 공통 y카운팅 블록(239)은 제 3 또는 제 4 데크(DEC2,DEC3)의 비트 라인(BL10)에 대응되는 개수의 카운터를 포함할 수 있다. 제 2 공통 y카운팅 블록(239)은 제 3 및 제 4 데크(DEC2,DEC3)의 제 3 및 제 4 컬럼 어드레스들(Y_ADD2, Y_ADD3)를 각각 입력받고, 상기 제 3 및 제 4 컬럼 어드레스들(Y_ADD2, Y_ADD3)에 응답하여, 비트 라인(BL10)을 활성화시키는 신호를 생성하여, 비트 라인(BL10)의 억세스 회수를 카운팅할 수 있다.
본 실시예와 같은 4 데크 구조의 저항 변화 메모리 장치인 경우, 비트 라인은 물론 워드 라인의 역시 인접 적층 데크에 공유될 수 있다. 이와 같이, 인접 데크에 비트 라인 및/또는 워드 라인이 공유되는 경우, 카운팅 회로 블록은 데크 수에 따라 카운팅 블록이 구비되지 않고, 실제 워드 라인 및 실제 비트 라인의 적층 회수만큼 카운팅 블록이 구비된다. 이에 따라, 카운팅 회로 블록은 각 데크별로 개별적으로 억세스 회수가 카운트되지 않고, 인접 적층 데크를 통합하여, 워드 라인 및 비트 라인의 억세스 회수를 카운트할 수 있다. 이에 따라, 정확한 비트 라인 및 워드 라인의 리프레시 타이밍을 예측할 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
230: 카운팅 회로 블록 232: 제 1 x카운팅 블록
234: 제 2 x카운팅 블록 236 : 공통 y카운팅 블록

Claims (20)

  1. 워드 라인들 및 비트 라인들이 복수 회 교대로 적층되어 구성되는 복수의 데크를 포함하는 메모리 장치; 및
    상기 복수의 데크 별로 데이터의 리드 및 라이트를 제어하는 콘트롤러를 포함하며,
    상기 콘트롤러는 각각의 데크를 구성하는 상기 워드 라인들 및 상기 비트 라인들의 억세스 회수를 카운팅하는 카운팅 회로 블록을 포함하며,
    상기 카운팅 회로 블록은,
    상기 데크 각각을 선택하는 데크 선택 신호에 응답하여, 선택된 데크의 상기 워드 라인들 각각에 대응되어, 해당 워드 라인의 억세스 회수를 카운팅하는 복수의 x카운팅 블록; 및
    상기 비트 라인의 적층 회수만큼 구비되며, 상기 데크 선택 신호에 응답하여 상기 선택된 데크의 해당 비트 라인의 억세스 회수를 카운팅하는 복수의 y카운팅 블록을 포함하며,
    상기 복수의 x카운팅 블록은 인접하는 2개의 데크를 선택하는 상기 데크 선택 신호들 각각에 응답하여, 상기 인접하는 2개의 데크에 공통으로 소속된 워드 라인들의 억세스 회수를 누적 카운팅하도록 구성되는 반도체 시스템.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 x카운팅 블록은
    1개의 데크에만 소속되는 워드 라인의 억세스 회수를 카운팅하는 x카운팅 블록을 더 포함하는 반도체 시스템.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 데크 선택 신호는 로우 어드레스 신호 및 컬럼 어드레스 신호인 반도체 시스템.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 x카운팅 블록 각각은 상기 선택된 데크의 로우 어드레스 신호에 따라, 상기 선택된 데크의 워드 라인 활성화 신호를 생성하는 멀티 플렉서; 및
    상기 워드 라인 활성화 신호에 응답하여 구동되는 복수의 x카운터를 포함하는 반도체 시스템.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 y카운팅 블록은,
    상기 인접하는 2개의 데크를 선택하기 위한 상기 데크 선택 신호들 각각 응답하여, 상기 비트 라인의 억세스 회수가 누적 카운팅되는 반도체 시스템.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 y카운팅 블록 각각은 상기 데크 별 상기 비트 라인 개수에 대응되는 수의 카운터를 구비하는 반도체 시스템.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 y카운팅 블록 각각은 인접하는 2개의 데크의 선택 신호에 응답하여, 상기 비트 라인의 활성화 신호를 생성하는 멀티 플렉서; 및
    상기 비트 라인의 활성화 신호에 응답하여 카운팅 동작을 수행하는 복수의 y 카운터를 포함하는 반도체 시스템.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 카운팅 회로 블록은,
    상기 각각의 데크의 각각의 워드 라인 및 비트 라인의 억세스 회수가 임계 수치 이상인 경우, 해당 워드 라인 및 비트 라인을 리프레시시키도록 경고 신호를 출력하는 반도체 시스템.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 y카운팅 블록은 상기 복수의 x카운팅 블록보다 1개 적은 수로 구비되는 반도체 시스템.
  10. 복수의 제 1 워드 라인, 복수의 제 1 비트 라인, 및 상기 복수의 제 1 워드 라인과 상기 복수의 제 1 비트 라인의 교차부에 위치하는 복수의 메모리 셀들로 구성되는 제 1 데크;
    상기 제 1 데크 상부에 위치되며, 상기 복수의 제 1 비트 라인, 복수의 제 2 워드 라인, 및 상기 복수의 제 1 비트 라인 및 상기 복수의 제 2 워드 라인 사이의 교차부에 위치하는 복수의 메모리 셀들로 구성되는 제 2 데크; 및
    상기 제 1 데크를 선택하기 위한 제 1 선택 신호에 응답하여, 상기 복수의 제 1 워드 라인들의 억세스 회수를 카운팅하는 제 1 x카운팅 블록, 상기 제 2 데크를 선택하기 위한 제 2 선택 신호에 응답하여, 상기 복수의 제 2 워드 라인들의 억세스 회수를 카운팅하는 제 2 x카운팅 블록, 및 상기 제 1 및 제 2 선택 신호에 모두 응답하여, 상기 복수의 제 1 비트 라인의 억세스 회수를 카운팅하는 y카운팅 블록을 포함하는 카운팅 회로 블록을 포함하며,
    상기 y카운팅 블록은,
    상기 제 1 및 제 2 선택 신호를 모두 입력 받아, 상기 복수의 비트 라인을 활성화시키기 위한 비트 라인 활성화 신호를 출력하는 멀티 플렉서; 및
    상기 비트 라인 활성화 신호에 응답하여 구동되는 복수의 제 3 카운터를 포함하고,
    상기 복수의 제 3 카운터는 상기 복수의 비트 라인들의 개수에 대응되는 수를 갖는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 카운팅 회로 블록은,
    상기 제 1 및 제 2 선택 신호를 생성하는 데크 선택부를 더 포함하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 데크 선택부는 어드레스 커맨드로부터 로우 어드레스 및 컬럼 어드레스를 생성하는 어드레스 디코더를 포함하는 반도체 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 1 x카운팅 블록은,
    상기 제 1 선택 신호를 입력 받아, 상기 복수의 제 1 워드 라인들을 활성화시키기 위한 제 1 워드라인 활성화 신호를 출력하는 멀티플렉서; 및
    상기 제 1 워드 라인 활성화 신호에 응답하여 카운팅 동작을 수행하는 복수의 제 1 카운터를 포함하며,
    상기 복수의 제 1 카운터는 상기 복수의 제 1 워드 라인의 개수에 대응되는 수를 갖는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 제 2 x카운팅 블록은,
    상기 제 2 선택 신호를 입력 받아, 상기 복수의 제 2 워드 라인들을 활성화시키기 위한 제 2 워드 라인 활성화 신호를 출력하는 멀티플렉서; 및
    상기 제 2 워드 라인 활성화 신호에 응답하여 카운팅 동작을 수행하는 복수의 제 2 카운터를 포함하며,
    상기 복수의 제 2 카운터는 상기 복수의 제 2 워드 라인의 개수에 대응되는 수를 갖는 반도체 시스템.
  15. 삭제
  16. 워드 라인의 적층 회수만큼 구비되는 x카운팅 블록들; 및
    상기 워드 라인들 사이에 각각 개재되는 비트 라인의 적층 회수만큼 구비되는 y카운팅 블록들을 포함하고,
    상기 y카운팅 블록은 상기 비트 라인이 인접하는 2개의 데크에 공통으로 소속되는 경우, 상기 2개의 데크를 선택하기 위한 데크 선택 신호들에 각각 응답하여, 상기 비트 라인의 억세스 회수를 누적 카운트하도록 구성되고,
    상기 x카운팅 블록은 상기 워드 라인이 1개의 데크에만 소속되는 경우, 상기 1개의 데크를 선택하기 위한 데크 선택 신호에 응답하여 상기 워드 라인의 억세스 회수를 카운트하고, 상기 워드 라인이 인접하는 2개의 데크에 공통으로 소속되는 경우, 상기 워드 라인이 공통으로 소속된 상기 인접하는 2개의 데크를 선택하기 위한 데크 선택 신호들에 각각 응답하여 상기 워드 라인의 억세스 회수를 누적 카운트하도록 구성되는 카운팅 회로 블록.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 x카운팅 블록은,
    상기 데크 각각을 구성하는 상기 워드 라인의 수만큼의 복수의 x카운터를 포함하고,
    상기 복수의 x카운터들 중 어느 하나의 x카운터의 카운팅 결과가 임계 수치 이상인 경우, 상기 어느 하나의 x카운터와 연결된 상기 워드 라인을 리프레시시키도록 경고 신호를 출력하는 카운팅 회로 블록.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 y카운팅 블록은,
    상기 데크를 각각을 구성하는 상기 비트 라인의 수만큼의 복수의 y카운터를 포함하고,
    상기 복수의 y 카운터들 중 어느 하나의 y카운터의 카운팅 결과가 임계 수치 이상인 경우, 상기 어느 하나의 y카운터와 연결된 상기 비트 라인을 리프레시시키도록 경고 신호를 출력하는 카운팅 회로 블록.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서,
    상기 데크 선택 신호들은 해당 데크의 로우 어드레스 신호 및 컬럼 어드레스 신호에 기초하여 생성되는 카운팅 회로 블록.
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