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KR102460564B1 - 반도체 소자 - Google Patents

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KR102460564B1
KR102460564B1 KR1020160018631A KR20160018631A KR102460564B1 KR 102460564 B1 KR102460564 B1 KR 102460564B1 KR 1020160018631 A KR1020160018631 A KR 1020160018631A KR 20160018631 A KR20160018631 A KR 20160018631A KR 102460564 B1 KR102460564 B1 KR 102460564B1
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support region
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electrode
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남기형
김봉수
김은정
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Abstract

본 발명의 실시예에 따른 반도체 소자는, 2차원적으로 배열된 하부 전극들, 상기 하부 전극들의 표면들을 덮는 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 캐패시터 구조체 및 상기 하부 전극들을 지지하는 지지 구조체를 포함하되, 상기 지지 구조체는 상기 하부 전극들 중 어느 일부의 측벽들을 덮는 제 1 지지 영역 및 상부에서 볼 때, 상기 제 1 지지 영역을 둘러싸는 오프닝을 포함한다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 캐패시터를 포함하는 반도체 소자에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다.
본 발명은 캐패시터를 지지하는 새로운 구조의 지지 구조체를 제공할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자는, 하부 전극들, 상기 하부 전극들의 표면들을 덮는 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 캐패시터 구조체 및 상기 하부 전극들을 지지하는 지지 구조체를 포함하되, 상기 지지 구조체는 상기 하부 전극들 중 어느 일부의 측벽들을 덮는 제 1 지지 영역 및 평면적 관점에서, 상기 제 1 지지 영역을 둘러싸는 오프닝을 포함한다.
일 예에 따르면, 상기 지지 구조체는, 상기 하부 전극들 중 다른 일부의 측벽들을 덮는 제 2 지지 영역을 더 포함하고, 상부에서 볼 때, 상기 제 2 지지 영역은 상기 오프닝을 둘러쌀 수 있다.
일 예에 따르면, 상기 제 1 지지 영역은 제 1 물질을 포함하고, 상기 제 2 지지 영역은 제 2 물질을 포함하되, 상기 제 1 물질과 상기 제 2 물질은 서로 상이할 수 있다.
일 예에 따르면, 상기 제 1 지지 영역은 제 1 물질을 포함하고, 상기 제 2 지지 영역은 제 2 물질을 포함하되, 상기 제 1 물질과 상기 제 2 물질은 서로 동일할 수 있다.
일 예에 따르면, 상기 오프닝의 폭은 실질적으로 균일할 수 있다.
일 예에 따르면, 상기 하부 전극의 하면으로부터 상기 제 1 지지 영역의 하면의 거리와 상기 하부 전극의 하면으로부터 상기 제 2 지지 영역의 하면의 거리는 서로 동일할 수 있다.
일 예에 따르면, 상기 하부 전극의 하면으로부터 상기 제 1 지지 영역의 상면의 거리와 상기 하부 전극의 하면으로부터 상기 제 2 지지 영역의 상면의 거리는 서로 동일할 수 있다.
일 예에 따르면, 상기 지지 구조체는, 상기 하부 전극의 하면으로부터의 거리가 서로 다른 복수 개의 서브 지지 구조체를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자는, 하부 전극들, 상기 하부 전극들의 표면들을 덮는 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 캐패시터 구조체 및 상기 하부 전극들을 지지하는 지지 구조체를 포함하되, 상기 지지 구조체는 상기 하부 전극들 중 어느 일부의 측벽들을 덮는 제 1 지지 영역, 상기 하부 전극들 중 다른 일부의 측벽들을 덮는 제 2 지지 영역 및 상기 제 1 지지 영역과 상기 제 2 지지 영역 사이에 개재되는 오프닝을 포함하되, 상기 오프닝은, 상기 제 1 지지 영역 및 상기 제 2 지지 영역을 서로 분리한다.
일 예에 따르면, 평면적 관점에서, 상기 오프닝은 상기 제 1 지지 영역을 둘러쌀 수 있다.
일 예에 따르면, 평면적 관점에서, 상기 제 2 지지 영역은 상기 오프닝을 둘러쌀 수 있다.
일 예에 따르면, 상기 오프닝의 폭은 실질적으로 균일할 수 있다.
일 예에 따르면, 상기 제 1 지지 영역은 제 1 물질을 포함하고, 상기 제 2 지지 영역은 제 2 물질을 포함하되, 상기 제 1 물질과 상기 제 2 물질은 서로 상이할 수 있다.
일 예에 따르면, 상기 제 1 지지 영역은 제 1 물질을 포함하고, 상기 제 2 지지 영역은 제 2 물질을 포함하되, 상기 제 1 물질과 상기 제 2 물질은 서로 동일할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 개념에 따르면, 새로운 형상 및 구조를 갖는 지지 구조체를 갖는 반도체 소자를 제공할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 1b는 도 1a의 I-I’ 선을 따라 자른 단면도들이다.
도 2a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이고, 도 2b 내지 도 10b은 도 2a 내지 도 10a 각각의 I-I' 선을 따라 자른 단면도들을 나타낸다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 소자의 평면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1a은 본 발명의 일 실시예에 따른 반도체 소자(10)의 평면도이다. 도 1b는 발명의 일 실시예에 따른 반도체 소자(10)의 단면도들로서, 도 1a의 I-I’ 선을 따라 자른 단면도들이다. 반도체 소자(10)는, 하부 구조체(100), 하부 구조체(100) 상의 캐패시터 구조체(CA), 그리고 하부 구조체(100) 상에서 캐패시터 구조체(CA)를 구조적으로 지지하는 지지 구조체(SS)를 포함할 수 있다.
도 1a 및 도 1b를 참조하면, 하부 구조체(100) 상에 캐패시터 구조체(CA)가 제공될 수 있다. 하부 구조체(100)는 반도체 기판(미도시), 반도체 소자들(미도시), 그리고 절연막들(미도시)을 포함할 수 있다. 반도체 기판 상에 반도체 소자들이 배치될 수 있고, 예를 들어, 반도체 소자들은 MOS 트랜지스터들, 다이오드, 및 저항을 포함할 수 있다. 도시되지 않았으나, 하부 구조체(100)의 최상층은, 평탄화된 층간 절연막으로 제공될 수 있다. 캐패시터 구조체(CA)는 하부 전극(150), 유전막(185) 및 상부 전극(190)을 포함할 수 있다.
하부 전극(150)은 하부 구조체(100) 상에 제공될 수 있다. 하부 전극(150)은 복수 개로 제공될 수 있다. 복수 개의 하부 전극들(150)은 하부 구조체(100) 상에서, 2차원적으로 배열될 수 있다. 즉, 복수 개의 하부 전극들(150)은 하부 구조체(100) 상에 수평적으로 서로 이격되어 제공될 수 있다. 하부 전극(150)은 기둥(pillar) 형태를 가질 수 있다. 이와 달리, 하부 전극(150)은 중공형의 실린더(cylinder) 형태 또는 세미 필라(semi pillar) 형태를 가질 수 있다. 캐패시터 구조체(CA)의 하부 전극(150)은, 하부 구조체(100) 내의 스위칭 소자(미도시)와 전기적으로 연결될 수 있다.
하부 전극들(150)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 어느 하나로 형성될 수 있다. 예를 들어, 하부 전극(150)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 하부 전극(150)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 하부 전극(150)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극(150)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
실시예들에 따르면, 캐패시터의 정전용량(capacitance)은 하부 전극(150)의 표면적에 비례하므로, 제한된 면적 내에 형성되는 하부 전극(150)의 표면적을 증가시키기 위해 하부 전극(150)의 높이가 증가될 수 있다. 따라서, 하부 전극(150)의 종횡비(하부 전극의 폭에 대한 하부 전극의 높이 비)가 증가될수록 캐패시터의 정전 용량이 증가될 수 있다. 이에 따라, 하부 전극(150)의 휨 또는 쓰러짐을 방지하기 위해 하부 전극들(150)을 지지하는 지지 구조체(SS)가 제공될 수 있다. 일 예로, 지지 구조체(SS)는 하부 전극들(150)의 측벽 일부에 연결되어, 하부 전극들(150)을 수평적으로 지지할 수 있다.
지지 구조체(SS)는 서로 다른 수직적 위치들에 위치한 복수 개의 서브 지지 구조체를 포함할 수 있다. 예를 들어, 지지 구조체(SS)는 하부 전극의 하면(150_L)으로부터의 거리가 서로 상이한 상부 지지 구조체(SS1) 및 하부 지지 구조체(SS2)를 포함할 수 있다. 도 1b를 참조하면, 상부 지지 구조체(SS1) 및 하부 지지 구조체(SS2)는 수직적으로 서로 이격되고, 하부 지지 구조체(SS1)는 하부 구조체(100)와 상부 지지 구조체(SS2) 사이에 제공될 수 있다. 상부 지지 구조체(SS1)는 하부 전극들(150)의 상부 측벽들을 덮을 수 있고, 하부 지지 구조체(SS2)는 하부 전극들(150)의 하부 측벽들을 덮을 수 있다. 상부 지지 구조체(SS1)는 하부 전극들(150)의 상부 측벽들과 접할 수 있고, 하부 지지 구조체(SS2)는 하부 전극들(150)의 하부 측벽들과 접할 수 있다. 상부 지지 구조체(SS1)는 소정 영역들에서 제 1 오프닝들(O1)을 가질 수 있고, 하부 지지 구조체(SS2)는 소정 영역들에서 제 2 오프닝들(O2)을 가질 수 있다. 평면적 관점에서, 제 1 및 제 2 오프닝들(O1,O2)은 중첩될 수 있다. 도 1b에서는 2개의 지지 구조체들(SS1,SS2)을 갖는 것을 예로 들어 설명하였으나, 지지 구조체들의 개수는 이에 제한되지 않는다.
상부 지지 구조체(SS1)는 복수 개의 제 1 지지 영역들(SR1), 제 2 지지 영역(SR2), 그리고 복수 개의 제 1 오프닝들(O1)을 포함할 수 있다. 제 1 지지 영역들(SR1)의 각각은 제 2 지지 영역(SR2)으로부터 이격된 섬(island) 형상일 수 있다. 예를 들어, 평면적 관점에서, 제 1 지지 영역(SR1)은 직사각 형상일 수 있다. 도 1a를 참조하면, 평면적 관점에서, 제 1 오프닝(O1)은 제 1 지지 영역(SR1)을 둘러쌀 수 있다. 제 1 오프닝(O1)은 제 1 지지 영역(SR1)과 제 2 지지 영역(SR2)을 서로 분리시킬 수 있다. 평면적 관점에서, 제 1 오프닝(O1)은 사각 링(square ring) 형상일 수 있다. 제 1 오프닝(O1)은 실질적으로 균일한 폭(W)을 가질 수 있다. 제 1 오프닝(O1)의 폭(W)은, 가장 인접하는 하부 전극들 중 2개의 하부 전극들 사이의 최단 거리보다 길고, 최장 거리보다 짧을 수 있다. 예를 들어, 2개의 하부 전극들의 중심을 지나는 연장선 상에서, 하부 전극들 사이의 최단 거리는 하부 전극들의 내측면들 사이의 거리이고, 하부 전극들 사이의 최장 거리는 외측면들 사이의 거리일 수 있다. 오프닝들(O1,O2)의 각각은, 하부 전극들(150) 중 적어도 하나 이상의 하부 전극들(150)과 접하는 내측벽을 가질 수 있다. 오프닝들(O1,O2)의 각각은 하부 전극들(150) 중 적어도 하나의 하부 전극(150)을 노출할 수 있다. 평면적 관점에서, 제 2 지지 영역(SR2)은 제 1 지지 영역(SR1)을 둘러싸도록 제공될 수 있다. 제 2 지지 영역(SR2)은 복수 개의 제 1 지지 영역(SR1)을 둘러쌀 수 있다.
하부 전극의 하면(150_L)으로부터의 제 1 지지 영역의 하면(SR1_L)까지의 거리는, 하부 전극의 하면(150_L)으로부터의 제 2 지지 영역의 하면(SR2_L)까지의 거리와 동일할 수 있다. 하부 전극의 하면(150_L)으로부터의 제 1 지지 영역의 상면(SR1_U)까지의 거리는, 하부 전극의 하면(150_L)으로부터의 제 2 지지 영역의 상면(SR2_U)까지의 거리와 동일할 수 있다. 즉, 제 1 지지 영역(SR1)의 두께와 제 2 지지 영역(SR2)의 두께는 서로 동일할 수 있다. 그러나, 이와 달리, 제 1 지지 영역(SR1)의 두께와 제 2 지지 영역(SR2)의 두께는 서로 상이할 수 있다.
제 1 지지 영역(SR1)은 제 1 물질을 포함하고, 제 2 지지 영역(SR2)은 제 2 물질을 포함할 수 있다. 제 1 물질과 제 2 물질은 서로 상이한 물질일 수 있고, 또는 서로 동일한 물질일 수 있다. 예를 들어, 제 1 물질 및 제 2 물질은 SiN, SiCN, TaO, 및 TiO2 중 적어도 하나를 포함할 수 있다.
하부 지지 구조체(SS2)는 복수 개의 제 3 지지 영역들(SR3), 제 4 지지 영역(SR4), 그리고 복수 개의 제 2 오프닝들(O2)을 포함할 수 있다. 제 3 지지 영역(SR3), 제 4 지지 영역(SR4), 그리고 제 2 오프닝들(O2)은 상술한 제 1 지지 영역(SR1), 제 2 지지 영역(SR2), 그리고 제 1 오프닝들(O1)의 각각과 대체로 동일 또는 유사한 형상 및 기능을 가질 수 있다. 따라서, 설명의 간이화를 위해 중복되는 설명은 생략한다. 도 1b와 같이, 하부 지지 구조체(SS2)의 두께는 상부 지지 구조체(SS2)의 그것보다 얇게 제공될 수 있다. 평면적 관점에서, 제 1 오프닝들(O1)의 각각은, 제 2 오프닝들(O2)의 각각과 서로 중첩되도록 제공될 수 있으나, 이들의 형상 및 배치는 이에 제한되지 않는다.
유전막(185)은 복수 개의 하부 전극들(150)의 표면 상에 균일한 두께로 형성될 수 있다. 또한, 유전막(185)은 상부 및 하부 지지 구조체들(SS1,SS2)의 표면에 균일한 두께로 형성될 수 있다. 예를 들어, 유전막(185)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다.
상부 전극(190)은 유전막(185) 상에 형성되어, 복수 개의 하부 전극들(150)을 덮을 수 있다. 상부 전극(190)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(190)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(190)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(190)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(190)은 PtO, RuO2, 또는 IrO2 와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
도 2a 내지 도 10a는 본 발명의 일 실시예에 따른 반도체 소자(10)의 제조 방법을 설명하기 위한 평면도들이고, 도 2b 내지 도 10b은 도 2a 내지 도 10a 각각의 I-I' 선을 따라 자른 단면도들을 나타낸다.
도 2a 및 도 2b를 참조하면, 하부 구조체(100) 상에 하부 몰드막(110), 하부 지지막(120), 상부 몰드막(130), 및 상부 지지막(140)이 차례로 형성될 수 있다. 하부 구조체(100)는 반도체 기판, 반도체 소자들, 및 절연막들을 포함할 수 있다. 하부 구조체(100)의 최상층은 평탄화된 절연막들일 수 있다. 절연막들은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 절연막들은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다. 이하, 설명의 편의를 위해, 하부 몰드막(110) 및 상부 몰드막(130)은 각각 제 1 몰드막(110) 및 제 2 몰드막(130)으로 지칭하고, 하부 지지막(120) 및 상부 지지막(140)은 각각 제 1 지지막(120) 및 제 2 지지막(140)으로 지칭한다.
제 1 몰드막(110) 및 제 2 몰드막(130)은 일 예로, 실리콘 산화막으로 형성될 수 있다. 제 1 지지막(120) 및 제 2 지지막(140)은 제 1 및 제 2 몰드막들(110, 130)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 제 1 및 제 2 지지막들(120, 140)은 SiN, SiCN, TaO, 및 TiO2 중 적어도 하나를 이용하여 형성될 수 있다. 도 2b를 참조하면, 제 2 지지막(140)은 제 1 지지막(120)보다 두꺼울 수 있다. 그러나, 이와 달리, 제 2 지지막(140)은 제 1 지지막(120)과 실질적으로 동일한 두께를 가질 수 있다. 제 1 몰드막(110), 제 1 지지막(120), 제 2 몰드막(130), 및 제 2 지지막(140)의 각각은 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD)과 같은 증착 공정을 수행하여 형성될 수 있다.
이어서, 적층된 막들(110,120,130,140)을 관통하여 하부 구조체(100)를 노출하는 홀들(h)이 형성될 수 있다. 예를 들어, 제 2 지지막(140) 상에 홀들(h)이 형성될 영역을 정의하는 마스크 패턴들(미도시)을 형성하고, 마스크 패턴들(미도시)을 식각 마스크로 이용하여 제 2 지지막(140), 제 2 몰드막(130), 제 1 지지막(120), 및 제 1 몰드막(110)을 순차로 식각하여 홀들(h)을 형성할 수 있다.
하부 구조체(100) 상에 홀들(h)을 채우는 하부 전극들(150)이 형성될 수 있다. 하부 전극(150)은, 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다. 일 실시예에 따르면, 하부 전극막(미도시)을 홀들(h)의 폭의 절반 이상의 두께로 증착하여, 홀들(h)을 완전히 채울 수 있다. 하부 전극막(미도시)은 일 예로, 금속, 금속 실리사이드, 및 금속 질화물들 중의 적어도 하나를 포함할 수 있다. 이후에, 제 2 지지막(140)이 노출될 때까지 하부 전극막(미도시)을 평탄화하여, 하부 전극들(150)을 형성할 수 있다. 평탄화 공정은, 일 예로, 에치 백 공정(Etch Back)일 수 있다. 평탄화 공정에 의해, 하부 전극들(150)이 홀들(h) 내에 국소적으로 형성될 수 있고 서로 분리될 수 있다.
도 3a 및 도 3b를 참조하면, 하부 전극들(150) 및 제 2 지지막(130) 상에 반사 방지막(미도시) 및 마스크 막(미도시)이 순차적으로 형성될 수 있다. 예를 들어, 반사 방지막(미도시)은 비정질 탄소막(ACL; amorphous carbon layer)일 수 있다. 마스크 막(미도시)은 제 1 및 제 2 지지막들(120,140) 및 제 1 및 제 2 몰드막들(110, 130)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 마스크 막(미도시)은 포토 레지스트막일 수 있다. 마스크 막(미도시)을 패터닝하여 마스크 패턴(164)을 형성할 수 있다. 이후, 마스크 패턴(164)을 식각 마스크로 하여, 반사 방지막(미도시)을 식각하여 반사 방지 패턴(162)을 형성하고, 제 2 지지막(140)의 적어도 일부를 노출할 수 있다. 이 때, 마스크 패턴(164)의 평면적 형상은, 도 1을 참조하여 설명한, 지지 구조체(SS)의 평면 형태를 정의할 수 있다.
도 4a 및 도 4b를 참조하면, 마스크 패턴(164)에 의해 노출된 제 2 지지막(140)을 마스크 패턴(164)을 식각 마스크로 이용하여 식각하고, 제 2 몰드막(130)의 일부를 노출하는 제 1 홀들(141)을 형성할 수 있다.
이후에, 마스크 패턴(164)이 제거될 수 있다. 예를 들어, 애싱 및/또는 스트립 공정을 수행하여 마스크 패턴(164)을 제거할 수 있다.
도 5a 및 도 5b를 참조하면, 제 1 홀들(141)에 의해 노출된 제 2 몰드막(130) 및 하부 전극들(150), 그리고 반사 방지 패턴(162)을 덮는 스페이서막(170)이 형성될 수 있다. 예를 들어, 스페이서막(170)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다. 스페이서막(170)은 일 예로, 산화물, 질화물, 산질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 스페이서막(170)은 하부 전극들(150)간의 거리보다 두껍게 도포될 수 있다.
도 6a 및 도 6b를 참조하면, 스페이서막(170)을 식각하여 반사 방지 패턴(162) 및 제 2 몰드막(130)을 노출할 수 있다. 이 때, 제 2 몰드막(130)의 일부를 노출하는 제 2 홀들(142)을 형성할 수 있고, 제 2 홀(142)과 반사 방지 패턴(162) 사이에 스페이서(171)를 형성할 수 있다.
도 7a 및 도 7b를 참조하면, 제 2 몰드막(130), 하부 전극들(150), 스페이서(171), 그리고 반사 방지 패턴(162) 상에, 제 2 홀들(142)에 의해 노출된 제 2 몰드막(130) 및 하부 전극들(150), 스페이서(171), 그리고 반사 방지 패턴(162)을 덮는 제 3 지지막(180)이 형성될 수 있다. 예를 들어, 제 3 지지막(180)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다. 제 3 지지막(180)은 SiN, SiCN, TaO, 및 TiO2 중 적어도 하나를 포함할 수 있다. 제 3 지지막(180)은 제 1 지지막(140)과 동일한 물질을 포함하거나, 상이한 물질을 포함할 수 있다. 제 3 지지막(180)은 제 2 지지막(130)의 두께와 실질적으로 같거나 이보다 두껍게 도포될 수 있다.
도 8a 및 도 8b를 참조하면, 하부 전극(150)의 상면이 노출될 때까지 평탄화 공정이 진행될 수 있다. 평탄화 공정은, 일 예로, 에치 백 공정(Etch Back)을 포함할 수 있다. 이로 인해, 제 1 지지 영역(SR1) 및 제 2 지지 영역(SR2)이 형성될 수 있다. 제 1 지지 영역의 상면(도 1a의 SR1_U) 및 제 2 지지 영역의 상면(도 1a의 SR2_U)은 각각 하부 전극의 상면(도 1a의 150_U)과 공면을 이룰 수 있다. 이 때, 제 1 지지 영역(SR1)과 제 2 지지 영역(SR2) 사이에는, 하부 전극의 상면(도 1a의 150_U)과 공면을 이루는 잔류 스페이서(171a)가 형성될 수 있다.
도 9a 및 도 9b를 참조하면, 잔류 스페이서(도 8b의 171a) 및 제 2 몰드막(130)이 순차적으로 제거될 수 있다. 예를 들어, 잔류 스페이서(171a) 및 제 2 몰드막(130)은 등방성 식각 공정을 이용하여 선택적으로 제거할 수 있다. 예를 들어, 잔류 스페이서(171a) 및 제 2 몰드막(130)이 실리콘 산화막으로 이루어진 경우, LAL(Limulus amoebocyte lysate) 용액을 이용한 습식 식각 공정이 수행될 수 있다. 이와 달리, 제 2 몰드막(130)이 실리콘 질화막으로 형성된 경우, 인산 용액을 이용하여 제 2 몰드막(130)을 제거할 수 있다. 잔류 스페이서(171a) 및 제 2 몰드막(130)이 제거됨에 따라, 제 3 홀들(143)이 형성될 수 있다. 제 3 홀들(143)에 의해, 제 1 지지막(110)의 상면 및 하부 전극들(150)의 상부 측벽들이 노출될 수 있다.
도 10a 및 도 10b를 참조하면, 하부 전극들(150) 및 제 1 및 제 2 지지 영역들(SR1,SR2)을 식각 마스크로 하여, 제 2 지지막(120)을 식각하고 제 3 지지 영역(SR3) 및 제 4 지지 영역(SR4)을 형성할 수 있다. 평면적 관점에서, 하부 지지 구조체(SS1)와 상부 지지 구조체(SS2)는 서로 중첩할 수 있다. 이에 더하여, 상부에서 볼 때, 제 1 지지 영역(SR1) 및 제 2 지지 영역(SR2) 사이의 제 1 오프닝(O1)은 제 3 지지 영역(SR3) 및 제 4 지지 영역(SR4) 사이의 제 2 오프닝(O2)과 중첩(align)할 수 있다.
이후에, 하부 전극들(150) 및 제 1 및 제 2 지지 영역들(SR1,SR2)을 식각 마스크로 하여, 제 1 몰드막(110)을 선택적으로 제거할 수 있다. 일 예로, 제 1 몰드막(110)이 실리콘 산화막으로 이루어진 경우, LAL(Limulus amoebocyte lysate) 용액을 이용한 습식 식각 공정이 수행될 수 있다. 이와 달리, 제 1 몰드막(110)이 실리콘 질화막으로 형성된 경우, 인산 등을 이용한 등방성 식각 공정을 수행하여 제거될 수 있다. 제 1 지지막(110)의 일부 및 제 1 몰드막(110)이 제거됨에 따라, 제 4 홀들(144)이 형성될 수 있다. 제 4 홀들(144)은, 하부 구조체(100)의 상면 및 하부 전극들(150)의 측벽들을 노출할 수 있다.
도 1a 및 도 1b을 다시 참조하면, 제 1 몰드막(110)이 제거된 결과물 상에 유전막(185)이 형성될 수 있고, 유전막(185) 상에 상부 전극(190)이 형성될 수 있다.
유전막(185)은 일 예로, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 상부 전극(190)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(190)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 상부 전극(190)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(190)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 상부 전극(190)은 PtO, RuO2, 또는 IrO2와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
유전막(185) 및 상부 전극(190)은 일 예로, 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
본 발명의 개념에 따르면, 새로운 형상 및 구조를 갖는 지지 구조체(SS)를 갖는 반도체 소자(10)를 제공할 수 있다. 또한, 상술한 실시예에서는, 포토 공정을 1회 진행하여 지지 구조체(SS)를 제조하는 것을 예로 들어 설명하였으나, 필요에 따라 포토 공정이 추가적으로 진행될 수 있다. 예를 들어, 제 1 및 제 2 지지 영역들(SR1,SR2)이 형성된 상태(도 8a 및 도 8b 참조)에서, 포토 공정을 추가 진행하여, 제 1 및 제 2 지지 영역들의 형상 또는 사이즈를 조절할 수 있다. 이에 따라, 포토 공정의 패턴 크기 및 디자인의 제약없이, 반도체 소자의 집적화 및 소형화에 따른 다양한 패터닝을 구현할 수 있다.
도 11은 본 발명의 일 실시예에 따른 반도체 소자(10a)의 평면도이다. 도 12는 본 발명의 일 실시예에 따른 반도체 소자(10b)의 평면도이다. 도 1a 내지 도 10b를 참조하여 설명한 반도체 소자(10)와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 11의 반도체 소자(10a)의 제 1 지지 영역(SR1a)은 원형으로 제공되고, 오프닝(Oa)은 제 1 지지 영역(SR1a)을 둘러싸는 원형 링(circle ring) 형상일 수 있다. 이와 달리, 제 1 지지 영역(SR1a) 및 오프닝(Oa)의 형상들은 이에 제한되지 않고, 삼각형, 평행사변형 등 다양한 형상을 가질 수 있다. 도 12의 반도체 소자(10b)의 지지 영역(SRb) 및 오프닝(Ob)은 바(Bar) 형상으로 제공될 수 있다. 이 때, 지지 영역(SRb)은 고립된 형태로 제공되지 않고, 복수 개의 오프닝들(Ob)을 포함하는 단일 영역일 수 있다. 예를 들어, 도 12의 반도체 소자(10b)는, 제 1 및 제 2 지지 영역들(SR1,SR2)이 형성된 상태(도 8a 및 도 8b 참조)에서 잔류 스페이서(171a)의 일부에 대해 포토 공정을 추가적으로 진행하여 형성할 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (10)

  1. 하부 전극들, 상기 하부 전극들의 표면들을 덮는 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 캐패시터 구조체; 및
    상기 하부 전극들을 지지하는 지지 구조체를 포함하되,
    상기 지지 구조체는:
    상기 하부 전극들 중 어느 일부의 측벽들을 덮는 제 1 지지 영역;
    상기 하부 전극들 중 다른 일부의 측벽들을 덮는 제 2 지지 영역; 및
    상기 제 1 지지 영역과 상기 제 2 지지 영역 사이의 오프닝을 포함하고,
    평면적 관점에서, 상기 오프닝은 상기 제 1 지지 영역을 둘러싸고,
    상기 제 2 지지 영역은 상기 오프닝을 둘러싸는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제 1 지지 영역은 제 1 물질을 포함하고, 상기 제 2 지지 영역은 제 2 물질을 포함하되,
    상기 제 1 물질과 상기 제 2 물질은 서로 상이한, 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 지지 영역은 제 1 물질을 포함하고, 상기 제 2 지지 영역은 제 2 물질을 포함하되,
    상기 제 1 물질과 상기 제 2 물질은 서로 동일한, 반도체 소자.
  5. 제 1 항에 있어서,
    상기 오프닝의 폭은 실질적으로 균일한, 반도체 소자.
  6. 제 1 항에 있어서,
    상기 하부 전극의 하면으로부터 상기 제 1 지지 영역의 하면의 거리와 상기 하부 전극의 하면으로부터 상기 제 2 지지 영역의 하면의 거리는 서로 동일한, 반도체 소자.
  7. 제 1 항에 있어서,
    상기 하부 전극의 하면으로부터 상기 제 1 지지 영역의 상면의 거리와 상기 하부 전극의 하면으로부터 상기 제 2 지지 영역의 상면의 거리는 서로 동일한, 반도체 소자.
  8. 제 1 항에 있어서,
    상기 지지 구조체는, 상기 하부 전극의 하면으로부터의 거리가 서로 다른 복수 개의 서브 지지 구조체를 포함하는, 반도체 소자.
  9. 하부 전극들, 상기 하부 전극들의 표면들을 덮는 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 캐패시터 구조체; 및
    상기 하부 전극들을 지지하는 지지 구조체를 포함하되,
    상기 지지 구조체는:
    상기 하부 전극들 중 어느 일부의 측벽들을 덮는 제 1 지지 영역;
    상기 하부 전극들 중 다른 일부의 측벽들을 덮는 제 2 지지 영역; 및
    상기 제 1 지지 영역과 상기 제 2 지지 영역 사이에 개재되는 오프닝을 포함하되,
    상기 오프닝은, 상기 제 1 지지 영역 및 상기 제 2 지지 영역을 서로 분리하는, 반도체 소자.
  10. 제 9 항에 있어서,
    상기 하부 전극의 하면으로부터 상기 제 1 지지 영역의 하면의 거리와 상기 하부 전극의 하면으로부터 상기 제 2 지지 영역의 하면의 거리는 서로 동일한, 반도체 소자.
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