KR102328014B1 - 싱글 와이어 인터페이스를 포함하는 장치와 이를 포함하는 데이터 처리 시스템 - Google Patents
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Abstract
본 출원은 집적 회로에 관한 것으로, 특히 싱글 와이어 인터페이스를 이용하여 서로 통신할 수 있는 마스터 장치와 슬레이브 장치, 및 이들을 포함하는 데이터 처리 시스템에 관한 것이다. 본 출원의 실시 예에 따른 데이터 처리 시스템은 클럭 정보와 데이터 정보를 포함하는 디지털 직렬 프로토콜 신호(SPEEDY 신호)를 생성하는 마스터 장치 및 상기 마스터 장치로부터 상기 SPEEDY 신호를 수신하며, 상기 SPEEDY 신호에 포함된 클럭 정보를 사용하여 상기 SPEEDY 신호에 포함된 데이터 정보를 판독하는 슬레이브 장치를 포함하며, 상기 마스터 장치와 상기 슬레이브 장치는 싱글 와이어를 통하여 인터페이스 동작을 수행한다. 본 출원에 따른 장치와 데이터 처리 시스템은 데이터 전송을 위한 핀(또는 패드)의 개수를 하나로 줄여서 핀의 개수를 감소시키고, 이에 따라 칩의 가격 경쟁력을 높이고 소모 전력을 감소시킬 수 있다.
Description
본 출원은 집적 회로에 관한 것으로, 특히 싱글 와이어 인터페이스를 이용하여 서로 통신할 수 있는 마스터 장치와 슬레이브 장치 및 이들을 포함하는 데이터 처리 시스템에 관한 것이다.
전자통신(telecommunication) 또는 컴퓨터 과학(computer science)에서, 직렬 통신(serial communication)은 통신 채널 또는 컴퓨터 버스를 통해 한 번에 한 비트 단위로 데이터를 전송하는 과정을 의미한다. 상기 직렬 통신은 여러 개의 병렬 채널들을 갖는 링크를 통해 동시에 여러 비트들을 전송하는 병렬 통신과 대조된다. 직렬 통신은 모든 장거리(long-haul) 통신과 대부분의 컴퓨터 네트워크들에서 사용된다.
많은 통신 시스템들은 같은 인쇄 회로 기판(printed circuit board(PCB)) 위에서 두 개의 집적 회로들을 접속하기 위해 설계된다. 집적 회로는 많은 더 핀들을 포함할수록 더 비싸진다. 패키지에서 핀들의 개수를 줄이기 위해, 많은 집적 회로들은, 통신 속도가 중요하지 않을 때, 데이터를 전송하기 위해 직렬 버스를 사용한다. 이러한 저-비용(low-cost) 직렬 버스의 예들은 SPI(serial peripheral interface)와 I2C(inter-integrated circuit) 등을 포함한다.
SPI 버스는 짧은 거리 통신, 주로 임베디드 시스템들에서 사용되는 동기 직렬 통신 인터페이스(synchronous serial communication interface)이다. SPI는 3개의 핀들 또는 4개의 핀들을 사용할 수 있다. SPI는 3개의 핀들 또는 4핀들을 사용하므로, 핀들의 개수가 많고, 상기 핀들 각각에 접속된 출력 드라이버와 입력 버퍼가 존재하므로, 칩의 가격이 증가할 수 있다.
I2C는 멀티-마스터, 멀티-슬레이브, 싱글-엔디드(single-ended), 직렬 컴퓨터 버스이다. I2C는 마더보드, 임베디드 시스템 또는 이동 전화기 등에서 저속의 주변 기기들을 연결하기 위해 사용된다. I2C는 두 개의 양방향 오픈-드레인 라인들 (two bidirectional open-drain lines), 즉 저항들에 의해 풀업되는 직렬 데이터 라인(Serial Data Line(SDA))과 직렬 클락 라인(Serial Clock Line(SCL))을 사용한다. I2C는 접속된 두 장치들 사이에서 동기를 맞추기 위해 직렬 클락을 이용하여 직렬 데이터를 전송하므로 전력 소모가 크고, 저항을 이용하여 출력 커패시터를 충전하므로 작동 속도가 느릴 수 있다.
많은 통신 시스템들은 같은 인쇄 회로 기판(printed circuit board(PCB)) 위에서 두 개의 집적 회로들을 접속하기 위해 설계된다. 집적 회로는 많은 더 핀들을 포함할수록 더 비싸진다. 패키지에서 핀들의 개수를 줄이기 위해, 많은 집적 회로들은, 통신 속도가 중요하지 않을 때, 데이터를 전송하기 위해 직렬 버스를 사용한다. 이러한 저-비용(low-cost) 직렬 버스의 예들은 SPI(serial peripheral interface)와 I2C(inter-integrated circuit) 등을 포함한다.
SPI 버스는 짧은 거리 통신, 주로 임베디드 시스템들에서 사용되는 동기 직렬 통신 인터페이스(synchronous serial communication interface)이다. SPI는 3개의 핀들 또는 4개의 핀들을 사용할 수 있다. SPI는 3개의 핀들 또는 4핀들을 사용하므로, 핀들의 개수가 많고, 상기 핀들 각각에 접속된 출력 드라이버와 입력 버퍼가 존재하므로, 칩의 가격이 증가할 수 있다.
I2C는 멀티-마스터, 멀티-슬레이브, 싱글-엔디드(single-ended), 직렬 컴퓨터 버스이다. I2C는 마더보드, 임베디드 시스템 또는 이동 전화기 등에서 저속의 주변 기기들을 연결하기 위해 사용된다. I2C는 두 개의 양방향 오픈-드레인 라인들 (two bidirectional open-drain lines), 즉 저항들에 의해 풀업되는 직렬 데이터 라인(Serial Data Line(SDA))과 직렬 클락 라인(Serial Clock Line(SCL))을 사용한다. I2C는 접속된 두 장치들 사이에서 동기를 맞추기 위해 직렬 클락을 이용하여 직렬 데이터를 전송하므로 전력 소모가 크고, 저항을 이용하여 출력 커패시터를 충전하므로 작동 속도가 느릴 수 있다.
본 출원의 목적은 칩들 사이에서 데이터 전송을 위한 핀(또는 패드)의 개수를 하나로 줄여서 핀의 개수를 감소시키고, 이에 따라 칩의 가격 경쟁력을 높이고 소모 전력을 감소시킬 수 있는 새로운 통신 프로토콜을 지원할 수 있는 장치와 이를 포함하는 데이터 처리 시스템을 제공하는 것이다.
본 출원의 실시 예에 따른 데이터 처리 시스템은 클럭 정보와 데이터 정보를 포함하는 디지털 직렬 프로토콜 신호(SPEEDY 신호)를 생성하는 마스터 장치 및 상기 마스터 장치로부터 상기 SPEEDY 신호를 수신하며, 상기 SPEEDY 신호에 포함된 클럭 정보를 사용하여 상기 SPEEDY 신호에 포함된 데이터 정보를 판독하는 슬레이브 장치를 포함하며, 상기 마스터 장치와 상기 슬레이브 장치는 싱글 와이어를 통하여 인터페이스 동작을 수행한다.
실시 예로, 상기 슬레이브 장치는 상기 마스터 장치로부터 전송된 상기 SPEEDY 신호를 지연시키는 지연 회로 및 상기 마스터 장치로부터 상기 SPEEDY 신호를 수신하고, 상기 지연 회로로부터 지연된 SPEEDY 신호를 수신하는 처리 회로를 포함하며, 상기 처리 회로는 상기 SPEEDY 신호의 라이징 에지 또는 폴링 에지 중 어느 하나를 클럭 신호로 사용하여, 상기 지연된 SPEEDY 신호의 데이터를 판독한다.
실시 예로, 상기 마스터 장치는 외부로부터 수신된 클럭 신호에 기초하여, 상기 SPEEDY 신호를 생성하는 신호 발생기를 포함하며, 상기 신호 발생기는 상기 슬레이브 장치로 전송될 데이터에 따라, 상기 SPEEDY 신호의 듀티 비를 가변한다.
실시 예로, 상기 신호 발생기는 상기 외부로부터 수신된 클럭 신호에 기초하여, 상기 SPEEDY 신호의 라이징 에지 또는 폴링 에지 중 어느 하나의 주기를 일정한 간격으로 유지한다.
실시 예로, 상기 슬레이브 장치는 상기 마스터 장치로부터 전송된 상기 SPEEDY 신호를 지연시키는 지연 회로 및 상기 마스터 장치로부터 상기 SPEEDY 신호를 수신하고, 상기 지연 회로로부터 지연된 SPEEDY 신호를 수신하는 처리 회로를 포함하며, 상기 처리 회로는 상기 SPEEDY 신호의 라이징 에지 또는 폴링 에지 중 어느 하나를 클럭 신호로 사용하여, 상기 지연된 SPEEDY 신호의 데이터를 판독한다.
실시 예로, 상기 마스터 장치는 외부로부터 수신된 클럭 신호에 기초하여, 상기 SPEEDY 신호를 생성하는 신호 발생기를 포함하며, 상기 신호 발생기는 상기 슬레이브 장치로 전송될 데이터에 따라, 상기 SPEEDY 신호의 듀티 비를 가변한다.
실시 예로, 상기 신호 발생기는 상기 외부로부터 수신된 클럭 신호에 기초하여, 상기 SPEEDY 신호의 라이징 에지 또는 폴링 에지 중 어느 하나의 주기를 일정한 간격으로 유지한다.
본 출원에 따른 장치와 데이터 처리 시스템은 데이터 전송을 위한 핀(또는 패드)의 개수를 하나로 줄여서 핀의 개수를 감소시키고, 이에 따라 칩의 가격 경쟁력을 높이고 소모 전력을 감소시킬 수 있다.
도 1은 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 2는 도 1의 마스터 장치의 SPEEDY 신호 생성 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 3은 도 1의 슬레이브 장치의 데이터 판독 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 4는 도 1 및 도 3의 슬레이브 장치의 동작을 보여주는 순서도이다.
도 5는 본 출원의 일 실시 예에 따른 슬레이브 장치의 일 예를 보여주는 블록도이다.
도 6은 본 출원의 일 실시 예에 따른 도 5의 슬레이브 장치의 구체적인 구성을 보여주는 블록도이다.
도 7은 도 6의 슬레이브 장치의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 8은 도 6 및 도 7에 도시된 슬레이브 장치의 동작을 설명하기 위한 순서도이다.
도 9는 본 출원의 다른 실시 예에 따른 도 5의 슬레이브 장치의 다른 예를 보여주는 블록도이다.
도 10은 도 9의 슬레이브 장치의 동작을 좀 더 자세히 설명하기 위한 순서도이다.
도 11은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(400)을 보여주는 블록도이다.
도 12는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 13 및 도 14는 본 출원의 다른 실시 예에 따른 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호의 생성 동작 및 그 데이터 판독 동작을 보여주는 타이밍도이다.
도 15는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 16은 도 15의 데이터 처리 시스템의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 17은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 18은 도 17의 데이터 처리 시스템의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 19는 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 도면이다.
도 20은 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 블록도이다.
도 2는 도 1의 마스터 장치의 SPEEDY 신호 생성 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 3은 도 1의 슬레이브 장치의 데이터 판독 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 4는 도 1 및 도 3의 슬레이브 장치의 동작을 보여주는 순서도이다.
도 5는 본 출원의 일 실시 예에 따른 슬레이브 장치의 일 예를 보여주는 블록도이다.
도 6은 본 출원의 일 실시 예에 따른 도 5의 슬레이브 장치의 구체적인 구성을 보여주는 블록도이다.
도 7은 도 6의 슬레이브 장치의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 8은 도 6 및 도 7에 도시된 슬레이브 장치의 동작을 설명하기 위한 순서도이다.
도 9는 본 출원의 다른 실시 예에 따른 도 5의 슬레이브 장치의 다른 예를 보여주는 블록도이다.
도 10은 도 9의 슬레이브 장치의 동작을 좀 더 자세히 설명하기 위한 순서도이다.
도 11은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(400)을 보여주는 블록도이다.
도 12는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 13 및 도 14는 본 출원의 다른 실시 예에 따른 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호의 생성 동작 및 그 데이터 판독 동작을 보여주는 타이밍도이다.
도 15는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 16은 도 15의 데이터 처리 시스템의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 17은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템을 보여주는 블록도이다.
도 18은 도 17의 데이터 처리 시스템의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 19는 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 도면이다.
도 20은 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 출원의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 출원의 실시 예들을 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 마스터 장치(110) 및 슬레이브 장치(120)를 포함하며, 하나의 싱글 와이어(single wire)를 통하여 디지털 직렬 프로토콜(Serial Protocol in an EffEctive Digital waY; SPEEDY) 신호를 송수신한다. SPEEDY 신호는 예를 들어 직렬 프로토콜을 통하여 전송되는 디지털 신호일 것이다.
마스터 장치(110)는 슬레이브 장치(120)를 제어할 수 있는 컨트롤러 회로 또는 프로세서를 의미할 수 있다. 예를 들어, 마스터 장치(110)는 베이스밴드 모뎀 프로세서 칩(baseband modem processor chip), 모뎀의 기능과 애플리케이션 프로세서(application processor(AP))의 기능을 함께 수행할 수 있는 칩, AP, 또는 모바일 AP로 구현될 수 있으나 이에 한정되는 것은 아니다.
마스터 장치(110)는 신호 발생기(111) 및 제 1 핀(112)을 포함한다. 신호 발생기(111)는 외부의 클럭 소스(112)로부터 클럭 신호를 수신하고, 수신된 클럭 신호를 이용하여 SPEEDY 신호를 생성한다. 신호 발생기(111)는 생성된 SPEEDY 신호를 제 1 핀(112)을 통하여 슬레이브 장치(120)로 전송한다.
본 출원의 기술적 사상에 따른 실시 예에 있어서, 신호 발생기(111)는 클럭 정보 및 데이터 정보를 모두 포함하는 SPEEDY 신호를 생성할 것이다. 다시 말하면, 신호 발생기(111)에 의하여 생성된 SPEEDY 신호는 클럭 정보 및 데이터 정보를 모두 포함할 것이다. 예를 들어, SPEEDY 신호에 클럭 정보가 포함되도록 하기 위하여, 신호 발생기(111)는 SPEEDY 신호의 라이징 에지(rising edge)와 라이징 에지 사이의 간격 또는 SPEEDY 신호의 폴링 에지(falling edge)와 폴링 에지 사이의 간격을 소정 간격으로 일정하게 유지할 것이다. 또한, SPEEDY 신호에 데이터 정보가 포함되도록 하기 위하여, 신호 발생기(111)는 대응하는 데이터에 따라 SPEEDY 신호가 서로 다른 듀티 비(duty ratio)를 갖도록 조정할 것이다.
슬레이브 장치(120)는 무선 IC(radio frequency integrated circuit(RFIC)), 연결 칩(connectivity chip), 센서, 지문 인식(fingerprint recognition) 칩, 전력 관리 IC(power management IC), 전력 공급 모듈(power supply module), 디지털 디스플레이 인터페이스(digital display interface) 칩, 디스플레이 드라이버 (display driver) IC, 또는 터치 스크린 컨트롤러(touch screen controller)로 구현될 수 있으나 이에 한정되는 것은 아니다.
슬레이브 장치(120)는 제 2 핀(121), 지연 회로(122) 및 처리 회로(123)를 포함한다. 슬레이브 장치(120)는 제 2 핀(121)을 통하여 SPEEDY 신호를 수신하며, SPEEDY 신호 및 지연된 SPEEDY 신호(D_SPEEDY signal)를 사용하여 SPEEDY 신호에 포함된 데이터 정보를 판독하도록 구현된다.
좀 더 자세히 설명하면, 제 2 핀(121)은 마스터 장치(110)의 제 1 핀(112)으로부터 SPEEDY 신호를 수신한다. 제 1 핀(112) 및 제 2 핀(121)는 접촉 핀(contact pin) 또는 접촉 패드(contact pad)를 의미할 수 있으나, 이에 한정되는 것은 아니다. 제 2 핀(121)은 제 1 핀(112)과 함께 싱글 와이어(single wire)를 구성하며, 싱글 와이어를 통하여 클럭 정보와 데이터 정보를 함께 전송하는 싱글 핀 인터페이스(single pin interface) 또는 싱글 버스 인터페이스(single bus interface)를 제공한다. 싱글 와이어는 전기적 전송 라인, 예를 들어 PCB(printed circuit board) 기술을 이용하여 제조될 수 있는 마이크로스트립 (microstrip)으로 구현될 수 있으나 이에 한정되는 것은 아니다.
지연 회로(122)는 제 2 핀(121)으로부터 SPEEDY 신호를 수신한다. 지연 회로(122)는 SPEEDY 신호를 지연시켜, 지연된 SPEEDY 신호(D_SPEEDY signal)을 생성한다. 지연 회로(122)는, 예를 들어, 지연 셀들(delay cells)이 직렬적으로 연결된 지연 체인(delay chain)의 형태로 구현될 수 있다.
처리 회로(123)는 제 2 핀(121)으로부터 버퍼(122a)를 통하여 SPEEDY 신호를 수신하고, 지연 회로(122)로부터 지연된 SPEEDY 신호를 수신한다. 버퍼(122a)는 예를 들어 SPEEDY 신호를 소정 시간만큼 지연시킬 것이다. 버퍼(122a)에 의하여 지연되는 시간은 지연 회로(122)에 의하여 지연되는 시간에 비하여 짧을 것이다.
본 출원의 기술적 사상에 따른 실시 예에 있어서, 처리 회로(123)는 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 것이다.
예를 들어, 처리 회로(123)는 SPEEDY 신호의 라이징 에지 또는 폴링 에지의 시점에서 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 샘플링(sampling)함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 것이다. 구체적으로, 만약 SPEEDY 신호의 라이징 에지가 일정한 주기를 갖는다면, 처리 회로(123)는 SPEEDY 신호의 매 라이징 에지의 시점마다 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 샘플링함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 것이다.
상술한 바와 같이, 본 출원의 기술적 사상에 따른 데이터 처리 시스템(100)은 데이터 정보 및 클럭 정보를 모두 포함하는 SPEEDY 신호를 통하여 인터페이스 동작을 수행한다. 따라서, 데이터 처리 시스템(100)의 마스터 장치(110) 및 슬레이브 장치(120)는 데이터 정보 및 클럭 정보를 송수신하기 위하여 각각 하나의 핀(pin)만을 필요로 한다. 이는 데이터 처리 시스템(100)을 구현하기 위한 핀 수가 줄어들어, 집적 회로(IC)를 구현하기 위하여 필요한 전체적인 면적이 줄어드는 효과가 있음을 의미한다.
좀 더 자세히 설명하면, 일반적인 I2C(inter-integrated circuit) 인터페이스 방법에 따르면, 클럭 신호와 데이터 신호를 송수신하기 위하여 마스터 장치와 슬레이브 장치는 각각 적어도 두 개의 핀들을 필요로 한다. 즉, 마스터 장치와 슬레이브 장치 각각은 데이터 신호를 송수신하기 위한 핀뿐만 아니라 클럭 신호를 송수신하기 위한 핀 역시 필요로 한다. 이에 반하여, 도 1의 데이터 처리 시스템(100)의 마스터 장치(110)와 슬레이브 장치(120) 각각은 SPEEDY 신호를 송수신하기 위한 단지 하나의 핀만을 필요로 하므로, 일반적인 I2C 인터페이스 방법에 비하여 집적 회로를 구현하기 위한 면적이 줄어들 수 있다.
더욱이, 도 1의 슬레이브 장치(120)는 마스터 장치(110)로부터 클럭 정보를 수신하기 때문에, 슬레이브 장치(120)는 내부에 링 오실레이터(ring oscillator) 또는 RC 오실레이터와 같은 소자를 구비하지 않을 수 있다. 따라서 내부 클럭 발생을 위한 소자를 구동하기 위한 전력 소모가 필요치 않아, 도 1의 데이터 처리 시스템(100)은 적은 전력으로 구동될 수 있다는 장점이 있다.
도 2는 도 1의 마스터 장치(100)의 SPEEDY 신호 생성 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 설명의 편의상, 도 2에서는, 라이징 에지와 폴링 에지 중 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호가 생성된다고 가정된다.
도 2를 참조하면, 마스터 장치(110)의 신호 발생기(111)는 클럭 신호를 참조하여, 일정한 주기(T)의 라이징 에지를 갖는 SPEEDY 신호를 생성할 것이다. 다시 말하면, 신호 발생기(111)는 클럭 신호의 라이징 에지에 동기화하여, SPEEDY 신호의 라이징 에지와 라이징 에지 사이의 간격을 소정 간격(T)으로 유지할 것이다. 이와 같이, SPEEDY 신호의 라이징 에지가 일정한 주기(T)를 갖기 때문에, SPEEDY 신호는 슬레이브 장치(120)에서 클럭 신호로 사용될 수 있다.
또한, 마스터 장치(110)의 신호 발생기(111)는 대응하는 데이터 정보에 따라 서로 다른 듀티 비를 갖는 SPEEDY 신호를 생성할 것이다. 예를 들어, 데이터 "0"에 대응하는 SPEEDY 신호를 생성하는 경우, 신호 발생기(111)는 t1이 t2 보다 작도록, 즉 듀티 비(t1/T)가 0.5보다 작도록 SPEEDY 신호를 제어할 것이다. 다른 예로, 데이터 "1"에 대응하는 SPEEDY 신호를 생성하는 경우, 신호 발생기(111)는 t3가 t4보다 크도록, 즉 듀티 비(t3/T)가 0.5 보디 크도록 SPEEDY 신호의 듀티 비를 조정할 것이다. 다른 예로, 신호 발생기(111)는 데이터 "0"에 대응하는 SPEEDY 신호의 듀티 비(t1/T)가 데이터 "1"에 대응하는 SPEEDY 신호의 듀티 비(t3/T)보다 작도록, SPEEDY 신호의 듀티 비를 조정할 수도 있다.
이와 같이, SPEEDY 신호의 듀티 비는 대응하는 데이터에 따라 서로 다르도록 제어되기 때문에, 지연된 SPEEDY 신호는 슬레이브 장치(120)에서 데이터 신호로 사용될 수 있다.
한편, 신호 발생기(111)는 다양한 방법으로 SPEEDY 신호의 듀티 비를 조정할 수 있다. 예를 들어, 신호 발생기(111)는 오버 샘플링(over sampling)된 마스터 클럭 신호(CLK)를 이용하여 듀티 비를 조정할 수 있다. 다른 예로, 신호 발생기(111)는 지연 셀(delay cell)를 포함할 수 있으며, SPEEDY 신호의 듀티 비는 지열 셀을 이용하여 조정될 수도 있다.
도 3은 도 1의 슬레이브 장치(200)의 데이터 판독 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 설명의 편의상, 도 3에서는, 도 2에서 생성된 SPEEDY 신호가 슬레이브 장치(200)에 전송된다고 가정된다.
도 3을 참조하면, 제 2 핀(121)을 통하여 수신된 SPEEDY 신호는 지연 회로(122)에 의하여 td 시간만큼 지연된다. 지연된 SPEEDY 신호(D_SPEEDY signal) 및 SPEEDY 신호는 처리 회로(123)로 전송되며, 처리 회로(123)는 지연된 SPEEDY 신호를 데이터 신호로 사용하고, SPEEDY 신호를 클럭 신호로 사용하여 데이터를 판독한다.
처리 회로(123)의 동작을 좀 더 자세히 설명하면, 처리 회로(123)는 SPEEDY 신호의 라이징 에지를 클럭 신호로 수신하며, SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 확인한다. 예를 들어, SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨이 로우(L)인 경우, 처리 회로(123)는 해당 SPEEDY 신호에 대응하는 데이터를 "0"으로 판독할 것이다. 다른 예로, SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨이 하이(H)인 경우, 처리 회로(123)는 해당 SPEEDY 신호에 대응하는 데이터를 "1"로 판독할 것이다. 이와 같은 판독 과정을 통하여, 처리 회로(123)는 마스터 장치(110)로부터 전송된 데이터 정보를 판독할 수 있다.
한편, 지연 회로(122)가 SPEEDY 신호를 지연하여 지연된 SPEEDY 신호를 생성할 때에, 사용자가 의도한 지연 시간(td)보다 지연 시간이 단축되거나 증가하는 지연 오차가 발생할 수 있다. 그리고 지연 회로(122)의 지연 오차는 공정상 결함, 전압 레벨, 온도에 따라 달라질 수 있다.
이러한 지연 오차에 따른 데이터 독출의 실패(fail)의 방지하기 위하여, 본 출원의 실시 예에 따른 데이터 시스템(100)은 예상되는 지연 오차의 범위에 따라 SPEEDY 신호의 듀티 비를 조정할 수 있다. 예를 들어, 지연 회로(122)가 정밀하지 않을수록(즉, 큰 지연 오차가 예상될수록), 데이터 "0"에 대응하는 듀티 비(t1/T, 도 2 참조)와 데이터 1에 대응하는 듀티 비(t3/T, 도 2 참조)의 차이는 점점 커지도록 조정될 수 있다.
구체적으로 예를 들면, 만약 지연 회로(122)의 지연 오차가 큰 경우, 데이터 "0"에 대응하는 듀티 비와 데이터 "1"에 대응하는 듀티 비의 비율은 각각 0.1 및 0.9가 되도록 설정될 수 있다. 다른 예로, 만약 지연 회로(122)의 지연 오차가 작은 경우, 데이터 "0"에 대응하는 듀티 비와 데이터 "1"에 대응하는 듀티 비의 비율은 각각 0.3 및 0.7이 되도록 설정될 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 1에서, 클럭 소스(112)는 마스터 장치(110)의 외부에 위치하는 것으로 설명되었다. 그러나 클럭 소스(112)는 마스터 장치(110)에 탑재되도록 구현될 수 있음이 이해될 것이다. 또한, 도 1에서, 슬레이브 장치(120)는 외부의 클럭 소스(112)로부터 클럭 신호를 수신하지 않을 뿐만 아니라, 내부에 클럭 생성 소자 역시 구비하지 않는 것으로 설명되었다. 그러나 슬레이브 장치(120)는 외부로부터 클럭 신호를 수신하거나 혹은 내부에 클럭 신호를 생성할 수 있는 회로를 구비할 수도 있음이 이해될 것이다. 이 경우, 예를 들어, 슬레이브 장치(120)는 마스터 장치(110)로부터 전송되는 SPEEDY 신호의 클럭 정보는 데이터를 고속으로 래치하는데 사용하고 외부로부터의 클럭 신호는 슬립 모드(sleep mode)를 위한 저속 클럭으로 사용할 수도 있다.
도 4는 도 1 및 도 3의 슬레이브 장치(120)의 동작을 보여주는 순서도이다.
S110 단계에서, 슬레이브 장치(120)는 제 2 패드(121)를 통하여 SPEEDY 신호를 수신한다. 수신된 SPEEDY 신호는 지연 회로(122) 및 처리 회로(123)에 각각 제공된다.
S120 단계에서, 지연 회로(122)는 SPEEDY 신호에 대한 지연 동작을 수행한다. 지연 회로(122)는, 예를 들어 td 만큼 SPEEDY 신호를 지연할 수 있으며, td는 SPEEDY 신호의 듀티 비의 50%(또는 0.5)에 해당하는 지연 시간을 가질 수 있다.
S130 단계에서, 처리 회로(123)는 SPEEDY 신호의 매 라이징 에지 또는 폴링 에지의 시점마다 지연된 SPEED 신호의 데이터 정보를 판독한다. 구체적으로, 처리 회로(123)는 제 2 패드(121)를 통하여 SPEEDY 신호를 수신하고, 지연 회로(122)로부터 지연된 SPEEDY 신호를 수신한다. 처리 회로(123)는 SPEEDY 신호의 매 라이징 에지(또는 폴링 에지)를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하며, SPEEDY 신호의 매 라이징 에지(또는 폴링 에지) 시점에서 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 판독하는 동작을 수행한다.
이와 같이, 슬레이브 장치(120)는 단지 하나의 핀을 통하여 SPEEDY 신호를 수신하며, 외부로부터 클럭 신호를 별도로 수신하지 않고도 SPEEDY 신호에 포함된 데이터 정보를 판독할 수 있다.
도 5는 본 출원의 일 실시 예에 따른 슬레이브 장치(220)의 일 예를 보여주는 블록도이다. 도 5의 슬레이브 장치(220)는 도 1의 슬레이브 장치(120)와 유사하다. 따라서, 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이다. 또한, 간략한 설명을 위하여, 도 1의 슬레이브 장치(120)와의 차이점이 주로 설명될 것이다. 도 5를 참조하면, 슬레이브 장치(220)는 제 2 핀(221), 지연 회로(222), 플립플롭(223) 및 어드레스 디코딩 레지스터(224)를 포함한다.
도 5에 도시된 바와 같이, 슬레이브 장치(220)는 하나의 핀(221)을 통하여 SPEEDY 신호를 수신하고, SPEEDY 신호에 포함된 데이터 정보를 복수의 GPIO(General Puopose Input/Out) 값으로 출력할 것이다. 다시 말하면, 슬레이브 장치는 하나의 핀(221)을 통하여 데이터를 직렬적으로 수신하고, 수신된 직렬 데이터 정보를 디코딩하여 복수의 GPIO 값(GPIO_1~GPIO_n)으로 병렬적으로 출력할 것이다.
GPIO 분야에서 잘 알려진 바와 같이, 일반적으로 마스터 장치와 슬레이브 장치가 GPIO 인터페이스를 통하여 데이터를 송수신하기 위해서는, 슬레이브 장치는 각각의 GPIO 인터페이스에 대응하는 복수의 물리적인 GPIO 핀들을 구비하여야 한다. 이에 반하여, 도 5의 슬레이브 장치(220)는 물리적으로 하나의 핀(221)만을 구비하기 때문에, 일반적인 GPIO 기능을 지원하는 슬레이브 장치에 비하여 적은 면적에 구현될 수 있다는 장점이 있다. 도 5의 GPIO 기능을 지원하는 본 출원의 실시 예들은 이하의 도 6 내지 도 10을 참조하여 좀 더 자세히 설명될 것이다.
도 6은 본 출원의 일 실시 예에 따른 도 5의 슬레이브 장치(200)의 구체적인 구성을 보여주는 블록도이며, 도 7은 도 6의 슬레이브 장치(200)의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 6을 참조하면, 슬레이브 장치(220)는 제 2 패드(221), 지연 회로(222), 플립플롭(223) 및 어드레스 디코딩 레지스터(224)를 포함하며, 어드레스 디코딩 레지스터(224)는 데이터 저장부(225), 출력부(226) 및 제어 로직(227)을 포함한다.
마스터 장치로부터 송신된 SPEEDY 신호는 제 2 패드(221)를 통하여 슬레이브 장치(220)로 수신된다. 도 7에 도시된 바와 같이, SPEEDY 신호의 라이징 에지는 일정 주기를 가지며, SPEEDY 신호의 듀티 비는 데이터에 따라 서로 다른 값을 갖는다.
SPEEDY 신호는 지연 회로(222) 및 플립플롭(223)에 각각 제공되며, 지연 회로(222)는 SPEEDY 신호를 "td"만큼 지연시켜 도 7에 도시된 바와 같은 지연된 SPEEDY 신호(D_SPEEDY signal)을 생성한다. 지연 회로(222)는 지연된 SPEEDY 신호를 플립플롭(222)에 제공한다.
플립플롭(223)은 SPEEDY 신호 및 지연된 SPEEDY 신호를 수신하며, SPEEDY 신호의 매 라이징 시점마다 지연된 SPEEDY 신호를 래치한다. 즉, 도 7에 도시된 바와 같이, 만약 SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨(혹은 논리 레벨)이 "로우(L)"이면, 플립플롭(223)은 데이터 "0"을 래치한다. 만약 SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨(혹은 논리 레벨)이 "하이(H)"이면, 플립플롭(223)은 데이터 "1"을 래치한다. 플립플롭(223)에 의하여 래치된 데이터는 데이터 저장부(225)에 순차적으로 전달된다.
데이터 저장부(225)는 플립플롭(223)으로부터 데이터 정보를 수신하고, SPEEDY 신호로부터 클럭 정보(즉, 일정 주기를 갖는 라이징 에지 또는 폴링 에지)를 수신한다. 데이터 저장부(225)는, 예를 들어 도 6에 도시된 바와 같이, 복수의 플립플롭들(225_1~225_n)이 직렬로 연결된 시프트 레지스터(shift register)의 형태로 구현될 수 있으나, 이에 한정되는 것은 아니다. 데이터 저장부(225)가 시프트 레지스터의 형태로 구현된 경우, 데이터 저장부(225)는 SPEEDY 신호의 클럭 정보에 응답하여, 플립플롭(223)으로부터 수신되는 데이터를 순차적으로 시프트하여 저장할 것이다. 예를 들어, 도 7에 도시된 바와 같이, 데이터 저장부(225)의 플립플롭들(225_1~225_n)은 각각 0, 0, 1, 0, 1, 1, 0, 1의 데이터를 임시로 저장할 수 있을 것이다.
출력부(226)는 데이터 저장부(225)에 연결되며, 데이터 저장부(225)에 저장된 데이터 정보를 병렬적으로 출력하는 동작을 수행한다. 출력부(226)는 예를 들어 도 6에 도시된 바와 같이, 복수의 플립플롭들(226_1~226_n)이 병렬로 연결된 형태로 구현될 수 있으나, 이에 한정되는 것은 아니다. 출력부(226)가 복수의 플립플롭들을 이용하여 구현된 경우, 플립플롭들(226_1~226_n) 각각의 입력단은 대응하는 데이터 저장부(225)의 플립플롭들(225_1~225_n)의 각각의 출력단에 연결될 것이다. 또한, 출력부(226)의 플립플롭들(226_1~226_n) 각각은 제어 로직(227)으로부터 클럭 신호를 수신할 것이다.
제어 로직(227)은 데이터 저장부(225) 및 출력부(226)를 제어하며, 데이터 저장부(225)에 저장된 복수의 데이터들이 출력부(226)를 통하여 한 번에 출력되도록 제어하는 역할을 수행한다. 제어부(227)는, 예를 들어 도 6에 도시된 바와 같이, AND 회로를 이용하여 데이터 저장부(225) 및 출력부(226)를 제어하도록 설계될 수 있으며, 이 경우 제어부(227)는 SPEEDY 신호의 클럭(즉, 라이징 에지 혹은 폴링 에지)를 카운팅함으로써 출력부(226)의 출력 동작을 제어할 수 있다. 제어 로직(227)은 카운팅 동작을 수행하는 카운터를 포함할 수 있다.
좀 더 자세히 설명하면, 도 6에 도시된 바와 같이, 제어 로직(227)의 일단 및 SPEEDY 신호는 각각 AND 게이트의 입력으로 제공되고, AND 게이트의 출력은 출력부(226)의 플립플록들(226_1~226_n)에 대한 클럭 정보로 제공될 것이다. 제어 로직(227)은 SPEEDY 신호의 클록(즉, 라이지 에지 또는 폴링 에지)의 개수를 카운팅하며, 카운팅 개수가 미리 정해진 소정 개수와 일치할 때에 AND 게이트에 제공되는 신호를 로우(L)에서 하이(H)로 천이한다.
예를 들어, 도 7에 도시된 바와 같이, SPEEDY 신호의 라이징 에지의 카운팅 개수가 8이 되는 시점에서, 제어 로직(227)은 AND 게이트에 제공되는 신호의 레벨을 로우(L)에서 하이(H)로 천이할 수 있다. 이 경우, AND 게이트의 입력 단자들에 모두 하이(H)의 값이 입력되므로, AND 게이트는 하이(H)의 신호를 출력부(226)의 플립플롭들(226_1~226_n)의 클럭 단자들에 각각 제공한다. 이에 따라, 출력부(226)의 플립플롭들(226_1~226_n)은 동시에 데이터 저장부(225)에 저장된 데이터 정보를 GPIO 값들로 출력한다. 예를 들어, 도 7에 도시된 바와 같이, 출력부(226)의 플립플롭들은 데이터 저장부(225)의 플립플롭들에 저장된 데이터 정보들을 제 1 내지 제 8 GPIO(GPIO_1~GPIO_8) 값들로 출력할 것이다.
상술한 바와 같이, 본 출원의 실시 예에 따른 슬레이브 장치(220)는 하나의 물리적인 핀을 통하여 데이터 정보와 클럭 정보가 모두 포함된 신호를 수신할 수 있을 뿐만 아니라, 이를 복수의 GPIO 값들로 병렬적으로 출력할 수 있다. 따라서 본 출원의 실시 예에 따른 슬레이브 장치(220)는 일반적인 GPIO 기능을 지원하는 슬레이브 장치에 비하여 더욱 적은 면적으로 구현될 수 있다.
도 8은 도 6 및 도 7에 도시된 슬레이브 장치(220)의 동작을 설명하기 위한 순서도이다.
S210 단계에서, 제 2 핀(221)을 통하여 슬레이브 장치(220)에 SPEEDY 신호가 수신되며, SPEEDY 신호는 지연 회로(222) 및 플립플롭(223)에 각각 제공된다.
S220 단계에서, 지연 회로(222)는 SPEEDY 신호를 소정 시간만큼 지연시키며, 지연된 SPEEDY 신호는 플립플롭(223)에 제공된다.
S230 단계에서, 플립플롭(223)은 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하여, 지연된 SPEEDY 신호에 저장된 데이터 정보를 판독한다.
S240 단계에서, 플립플롭(223)에 의하여 판독된 데이터는 데이터 저장부(225)로 전송되며, 데이터 저장부(225)는 이를 임시로 저장한다. 예를 들어, 데이터 저장부(225)는 도 6에 도시된 바와 같이 시프트 레지스터의 형태로 저장될 수 있으며, 이 경우에 데이터 저장부(225)는 SPEEDY 신호의 클럭 정보에 응답하여 순차적으로 입력되는 데이터 정보를 플립플롭들(225_1~225_n)에 순차적으로 시프트하는 방식으로 저장할 것이다.
S250 단계에서, 제어 로직(227)은 SPEEDY 신호에 포함된 클럭 신호의 카운팅 개수가 미리 정해진 소정의 숫자와 일치하는 지의 여부를 판단한다. 예를 들어, 도 6 및 도 7에 도시된 바와 같이, 제어 로직(227)은 SPEEDY 신호의 라이징 에지의 개수를 카운팅하며, 카운팅된 라이지 에지의 개수가 미리 정해진 개수와 일치하는 지의 여부를 판단한다.
만약 일치하지 않는다면, 제어 로직(227)은 데이터 저장부(225)에 저장된 데이터 정보의 출력을 지연시킨다. 그리고 SPEEDY 신호의 다음의 라이징 에지에서, 플립플롭(223)은 지연된 SPEEDY 신호에 포함된 데이터 정보를 판단하는 동작을 다시 수행한다(S260 단계).
만약 일치한다면, 제어 로직(227)은 데이터 저장부(225)에 저장된 복수의 데이터 정보들이 복수의 GPIO 값들로써 병렬적으로 출력되도록, 데이터 저장부(225) 및 출력부(226)를 제어한다(S270 단계).
이에 따라, SPEEDY 신호에 포함된 직렬의 데이터 정보들이 복수의 GPIO 값들로 병렬적으로 출력될 수 있다.
도 9는 본 출원의 다른 실시 예에 따른 도 5의 슬레이브 장치의 다른 예를 보여주는 블록도이다. 도 9의 슬레이브 장치(320)는 제어 로직의 구성 및 동작을 제외하면 도 6의 슬레이브 장치(220)와 유사하다. 따라서, 간략한 설명을 위하여, 도 9에서는 도 6의 슬레이브 장치와의 차이점이 주로 설명될 것이다, 또한, 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이며, 도 6과 동일 또는 유사한 구성요소에 대한 설명은 이하 생략될 것이다.
도 9를 참조하면, SPEEDY 신호에 포함된 데이터 정보들은 복수의 GPIO(GPIO_1~GPIO_n)에 할당된 데이터 이외에, 헤더(header) 데이터 및 테일(tail) 데이터를 더 포함하며, 제어 로직(327_1, 327_2)은 이러한 헤더 및 테일 조건에 따라, 데이터 저장부(225, 도 6 참조)에 저장된 복수의 데이터들이 출력부(326)의 복수의 플립플롭들(326_1~326_n)을 통하여 병렬적으로 출력되도록 제어한다.
좀 더 자세히 설명하면, SPEEDY 신호에 포함된 데이터는 도 9에 도시된 바와 같이 복수의 GPIO에 대응하는 데이터 정보 이외에 헤더 조건 및 테일 조건을 더 포함할 수 있다. 그리고 제 1 및 제 2 제어 로직(327_1, 327_2)은 각각 AND 게이트의 입력단에 연결되며, 각각 헤더 조건 및 테일 조건을 만족할 때에 로우(L)에서 하이(H)로 천이 되도록 구현될 수 있다. 또한, AND 게이트의 출력은 출력부(326)의 플립플롭들(326_1~326_n)의 클럭 단자들에 공통적으로 연결되도록 구현될 수 있다.
따라서, SPEEDY 신호에 포함된 헤더 조건과 테일 조건이 모두 만족될 때에 제 1 및 제 2 제어 로직(327_1, 327_2)은 AND 게이트에 제공되는 신호를 로우(L)에서 하이(H)로 천이하며, AND 게이트는 출력부(326)의 플립플롭들(326_1~326_n)의 클럭 단자들에 각각 하이(H)의 신호를 제공한다. 이에 따라, 데이터 저장부(325)에 저장된 복수의 데이터 정보들이 출력부(326)의 플립플롭들(326_1~326_n)을 통하여 병렬적으로 출력될 수 있다.
이와 같이, 헤더 조건과 테일 조건을 통하여 데이터 저장부에 저장된 데이터 정보들의 출력 시점을 제어함으로써, 슬레이브 장치의 글리치 특성을 더욱 향상시킬 수 있다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 하며, 본 출원의 기술적 사상은 이에 한정되는 것이 아님이 이해될 것이다. 예를 들어, 도 9에서 제어 로직은 제 1 및 제 2 제어 로직(327_1, 327-2)으로 분리되어 구현되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 제 1 및 제 2 제어 로직(327_1, 327_2)은 물리적으로 통합되어 구현될 수 있음이 이해될 것이다. 또한, 도 6 및 도 9에서 제어 로직(227, 327_1, 327_2)은 AND 게이트에 연결되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 제어 로직(227, 327_1, 327_2)은 AND 게이트 이외에 다른 논리 게이트에 연결되어 동작할 수도 있으며, 또한 논리 게이트가 수행하는 동작은 제어 로직(227, 327_1, 327_2)이 제공할 수 있도록 구현될 수 있음이 역시 이해될 것이다.
또한, 도 9에서, SPEEDY 신호에는 데이터 정보 외에 헤더 조건 및 테일 조건이 추가되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상에 따른 SPEEDY 신호는 슬레이브 장치에 따라 더욱 많은 정보들을 포함할 수 있다. 예를 들어, 슬레이브 장치가 에러 탐지(error detection) 기능 또는 에러 정정(error correction) 기능을 지원하는 경우, SPEEDY 신호는 데이터 정보 이외에 패리티 비트(parity bit)를 추가적으로 포함할 수 있음이 이해될 것이다.
도 10은 도 9의 슬레이브 장치(320)의 동작을 좀 더 자세히 설명하기 위한 순서도이다.
S310 단계에서, 플립플롭(223, 도 6 참조)은 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하여, 지연된 SPEEDY 신호에 저장된 데이터 정보를 판독한다.
S320 단계에서, 플립플롭(223)에 의하여 판독된 데이터는 데이터 저장부(225)로 전송되며, 데이터 저장부(225)는 이를 임시로 저장한다.
S330 단계에서, 제 1 및 제 2 제어 로직(327_1, 327_2)은 SPEEDY 신호의 테일 조건이 만족하는 지의 여부를 확인한다.
만약 헤더 및 테일 조건이 만족되지 않는다면, 제 1 및 제 2 제어 로직(327_1, 327_2)은 데이터 저장부(325)에 저장된 데이터 정보의 출력을 지연시키며, SPEEDY 신호의 다음 라이징 에지에서, 지연된 SPEEDY 신호에 포함된 데이터 정보를 판단하는 동작이 다시 수행된다(S340 단계).
만약 헤더 및 테일 조건이 만족된다면, 제 1 및 제 2 제어 로직(327_1, 327_2)은 데이터 저장부(325)에 저장된 복수의 데이터 정보들이 복수의 GPIO 값들로써 병렬적으로 출력되도록, 데이터 저장부(325) 및 출력부(326)를 제어한다(S350 단계).
이와 같이, 본 출원의 기술적 사상에 따른 슬레이브 장치는 SPEEDY 신호의 라이징 에지를 카운팅하는 방법 이외에, 헤더 조건 및 테일 조건을 부과하는 방식으로 복수의 데이터 정보들이 병렬적으로 출력되는 시점을 제어할 수 있다.
도 11은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(400)을 보여주는 블록도이다. 도 11의 데이터 처리 시스템(400)은 도 1의 데이터 처리 시스템(100)과 유사하다. 따라서, 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이다. 또한, 이하에서는 도 1의 데이터 처리 시스템(100)과의 차이점이 주로 설명될 것이다.
도 11을 참조하면, 슬레이브 장치(410)와 마스터 장치(420)는 SPEEDY 신호를 통한 SPEEDY 인터페이스 방식을 통하여 데이터를 송수신한다. 다만, 도 1과 달리, 도 11에서는 슬레이브 장치(410)가 프로세서 등으로 구현되며, 마스터 장치(420)가 디스플레이 드라이버 IC(DDI) 등으로 구현된다.
즉, 도 11에서, 슬레이브 장치(410)는 베이스밴드 모뎀 프로세서 칩(baseband modem processor chip), 모뎀의 기능과 애플리케이션 프로세서(application processor(AP))의 기능을 함께 수행할 수 있는 칩, AP, 또는 모바일 AP로 구현될 수 있으나 이에 한정되는 것은 아니다. 또한, 도 11에서, 마스터 장치(420)는 무선 IC(radio frequency integrated circuit(RFIC)), 연결 칩(connectivity chip), 센서, 지문 인식(fingerprint recognition) 칩, 전력 관리 IC(power management IC), 전력 공급 모듈(power supply module), 디지털 디스플레이 인터페이스(digital display interface) 칩, 디스플레이 드라이버 (display driver) IC, 또는 터치 스크린 컨트롤러(touch screen controller)로 구현될 수 있으나 이에 한정되는 것은 아니다.
도 11에 도시된 바와 같이, 어플리케이션 프로세서(AP)가 SPEEDY 인터페이스의 슬레이브로 동작하고, 디스플레이 드라이버 IC가 SPEEDY 인터페이스의 마스터로 동작하는 예로는, 어플리케이션 프로세서(AP)가 파워 절약을 위한 슬립 모드(sleep mode)에 진입한 경우가 있을 수 있다.
일반적으로, 어플리케이션 프로세서(AP)가 슬립 모드에 진입하면, 32K Hz의 슬립 클럭 신호(sleep clock signal)를 외부로부터 수신하거나 자체적으로 생성하여야 한다. 구체적으로, 웨이크-업(wake-up)이 필요한 경우에, 디스플레이 드라이버 IC는 어플리케이션 프로세서(AP)에 인터럽트 신호(interrupt signal)를 전달하기 위하여 슬립 클럭 신호를 이용하여 검출할 수 있는 느린 속도의 데이터 패킷(data packet)을 전송한다. 어플리케이션 프로세서(AP)는 32K Hz의 슬립 클럭 신호를 이용하여 데이터 패킷을 디코딩함으로써 인터럽트 신호를 생성하고, 인터럽트 신호에 응답하여 웨이크-업 동작을 수행하게 된다. 따라서, 일반적인 경우, 어플리케이션 프로세서(AP)는 슬립 모드에서도 웨이크-업을 대비하여 느린 속도로 디스플레이 드라이버 IC와 통신을 계속적으로 수행하여야 하며, 이를 위해 저속의 슬립 클럭 신호의 온(on) 상태를 유지하여야 한다.
이에 반하여, 도 11의 슬레이브 장치(410)인 어플리케이션 프로세서(AP)는 슬립 모드에서 SPEEDY 신호를 통하여 클럭 정보 및 데이터 정보를 모두 수신할 수 있다. 또한, 슬레이브 장치(410)는 SPEEDY 신호에 포함된 클럭 정보 및 데이터 정보를 이용하여 웨이크-업을 요청하는 인터럽트 신호를 생성할 수 있다. 이 경우, SPEEDY 신호에 포함된 클럭 정보가 슬립 클럭 신호보다 빠르므로, 도 11의 슬레이브 장치(410)는 슬립 모드에서 일반적인 어플리케이션 프로세서(AP)에 비하여 빠르게 웨이크-업 상태로 전환될 수 있다. 또한, 슬립 모드에서 슬립 클럭을 이용하여 데이터 패킷의 수신 여부를 확인할 필요가 없으므로, 도 11의 슬레이브 장치(410)는 모든 클럭 신호의 상태를 오프(off)로 유지할 수 있다. 따라서, 도 11에 따른 어플리케이션 프로세서는 일반적인 경우에 비하여 전력소모를 줄일 수 있다.
도 12는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(500)을 보여주는 블록도이다. 도 12의 데이터 처리 시스템(500)은 도 1 및 도 11의 데이터 처리 시스템(100, 400)과 유사하다. 따라서, 도 12에서는 도 1 및 도 11의 데이터 처리 시스템(100, 400)과의 차이점이 주로 설명될 것이다.
도 12를 참조하면, 도 12의 데이터 처리 시스템(500)은 마스터 장치(510)와 슬레이브 장치(520)를 포함하며, 마스터 장치(510)와 슬레이브 장치(520) 각각은 신호 발생기, 지연 회로 및 처리 회로를 포함한다. 다시 말하면, 도 12의 마스터 장치(510)와 슬레이브 장치(520)는 SPEEDY 신호를 생성하기 위한 신호 발생기(515,522)를 각각 구비할 뿐만 아니라, SPEEDY 신호를 수신하고 처리하기 위한 지연 회로(513, 524) 및 처리 회로(514, 525)를 각각 구비한다. 이에 따라, 도 12의 데이터 처리 시스템(500)은 SPEEDY 인터페이스를 통하여 양방향 통신을 제공할 수 있다. 또한, 하나의 싱글 와이어를 통하여 양방향의 SPEEDY 인터페이스를 제공하기 위하여, 도 12의 마스터 장치(510)와 슬레이브 장치(520)는 스위칭 회로(512, 523)를 각각 더 포함한다.
좀 더 자세히 설명하면, 만약 도 12의 마스터 장치(510)가 SPEEDY 신호를 생성하여 슬레이브 장치(520)에 송신하는 경우, 마스터 장치(510)의 스위칭 회로(512)는 신호 발생기(515)와 제 1 핀(511) 사이의 통신 경로를 형성하고, 슬레이브 장치(520)의 스위칭 회로(523)는 제 2 핀(521)과 지연 회로(524) 사이의 통신 경로를 형성한다. 이와 유사하게, 만약 도 12의 슬레이브 장치(520)가 SPEEDY 신호를 생성하여 마스터 장치(510)에 송신하는 경우, 슬레이브 장치(520)의 스위칭 회로(523)는 신호 발생기(522와 제 2 핀(521) 사이의 통신 경로를 형성하고, 마스터 장치(510)의 스위칭 회로(512)는 제 1 핀(511)과 지연 회로(513) 사이의 통신 경로를 형성한다.
이와 같은 스위칭 동작 및 SPEEDY 신호의 송수신 방법을 통하여, 도 12의 데이터 처리 시스템(500)은 하나의 싱글 와이어를 통한 양방향의 SPEEDY 인터페이스를 제공할 수 있다.
도 13 및 도 14는 본 출원의 다른 실시 예에 따른 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호의 생성 동작 및 그 데이터 판독 동작을 보여주는 타이밍도이다. 도 13 및 도 14에서 설명될 SPEEDY 신호의 생성 및 데이터 판독 동작은 도 1의 데이터 처리 시스템(100)을 통하여 구현될 수 있다. 따라서, 간략한 설명을 위하여, 이하에서는 도 1의 데이터 처리 시스템(100)을 참조하여, 도 13 및 도 14의 동작들이 설명될 것이다. 또한, 도 13 및 도 14의 SPEEDY 신호의 생성 동작과 데이터 판독 동작 각각은 도 2 및 도 3에서 설명된 동작과 유사하다. 따라서, 이하에서는 도 2 및 도 3과의 차이점이 주로 설명될 것이다.
도 1 및 도 13을 참조하면, 마스터 장치(110)의 신호 발생기(111)는 폴링 에지와 폴링 에지 사이의 간격이 일정한 SPEEDY 신호를 생성한다. 폴링 에지가 일정한 주기를 갖기 때문에, SPEEDY 신호는 슬레이브 장치(120)에서 클럭 신호로 사용될 수 있다.
또한, 마스터 장치(110)의 신호 발생기(111)는 SPEEDY 신호에 데이터 정보가 포함되도록 하기 위하여, 대응하는 데이터에 따라 SPEEDY 신호의 듀티 비를 조정한다. 이 경우, 도 2의 SPEEDY 신호와 달리, 도 13의 SPEEDY 신호는 데이터 "0"에 대응하는 SPEEDY 신호의 듀티 비(t2/T)가 데이터 "1"에 대응하는 SPEEDY 신호의 듀티 비(t4/T)보다 크도록 제어될 것이다. 예를 들어, 데이터 "0"에 대응하는 SPEEDY 신호의 듀티 비(t2/T)는 0.5보다 클 것이며, 데이터 "1"에 대응하는 SPEEDY 신호의 듀티 비(t4/T)는 0.5보다 작을 것이다.
도 1 및 도 14를 참조하면, 슬레이브 장치(120)의 지연 회로(122)는 SPEEDY 신호를 "td" 만큼 지연시켜 지연된 SPEEDY 신호를 생성한다. 슬레이브 장치(120)의 처리 회로(123)는 제 2 핀(121)으로부터 SPEEDY 신호를 수신하고, 지연 회로(122)로부터 지연된 SPEEDY 신호를 수신한다. 처리 회로(123)는 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하여 데이터 정보를 판독한다.
이 경우, 도 3과 달리, 처리 회로(123)는 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)이 하이(H)이면, 이에 대응하는 데이터는 "0"으로 판독하고, 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)이 로우(L)이면, 이에 대응하는 데이터는 "1"로 판독한다.
도 13 및 도 14에서 설명된 바와 같이, 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템은 라이징 에지뿐만 아니라, 폴링 에지를 이용하여서 슬레이브 장치에 클럭 신호를 전송할 수 있다.
도 15는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(600)을 보여주는 블록도이며, 도 16은 도 15의 데이터 처리 시스템(600)의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 도 15의 데이터 처리 시스템(600)은 도 1의 데이터 처리 시스템(100)과 유사하다. 따라서 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이며, 중복되거나 반복되는 설명은 간략한 설명을 위하여 생략될 것이다. 설명의 편의를 위하여, 도 15 및 도 16에서는 도 1 및 도 2와 유사하게 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호가 슬레이브에 전송된다고 가정될 것이다.
도 15를 참조하면, 슬레이브 장치(620)는 도 1의 슬레이브 장치(120)와 달리, 제 2 핀(621)과 지연 회로(623) 사이에 위상 전환 회로(622)를 더 포함한다. 따라서, 슬레이브 장치(620)의 지연 회로(623)는 위상 반전된 SPEEDY 신호(phase inverted SPEEDY signal: 이하 I_SPEEDY 신호)를 수신하며, 이를 지연하여 지연된 위상 반전 SPEEDY 신호(delayed & phase inverted SPEEDY signal; 이하 DI_SPEEDY 신호)을 생성한다. 처리 회로(624)는 I_SPEEDY 신호와 DI_SPEEDY 신호를 각각 수신하며, I_SPEEDY 신호를 클럭 신호로 사용하고 DI_SPEEDY 신호를 데이터 신호로 사용하여 판독 동작을 수행한다.
도 16을 참조하여 좀 더 자세히 설명하면, 위상 반전 회로(622)는 SPEEDY 신호를 위상 반전하여 I_SPEEDY) 신호를 생성한다. 이 경우, 위상 반전 회로(622)에 의하여 "ti" 만큼의 지연 시간이 발생할 수 있다. 또한, 위상 반전에 의하여, I_SPEEDY 신호는 SPEEDY 신호와 달리 폴링 에지가 일정한 주기를 갖게 된다. 그리고 지연 회로(623)는 I_SPEEDY 신호를 "td" 만큼 지연시켜, DI_SPEEDY 신호를 생성한다.
처리 회로(624)는 I_SPEEDY 신호의 폴링 에지를 클럭 신호로 사용하고, DI_SPEEDY 신호의 듀티 비를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터를 판독한다. 예를 들어, 만약 I_SPEEDY 신호의 폴링 에지에서 DI_SPEEDY 신호가 "하이(H)"라면, 처리 회로(624)는 이에 대응하는 데이터를 "0"으로 판독할 것이다. 다른 예로, 만약 I_SPEEDY 신호의 폴링 에지에서 DI_SPEEDY 신호가 "로우(L)"라면, 처리 회로(624)는 이에 대응하는 데이터를 "1"로 판독할 것이다.
이와 같이, 본 출원의 기술적 사상에 따른 데이터 처리 시스템은 SPEEDY 신호의 라이징 에지를 폴링 에지로 반전한 후에, 폴링 에지를 클럭 신호로 이용하여 SPEEDY 신호에 포함된 데이터 정보를 판독할 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 15 및 도 16에서는 마스터 장치는 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성하며, 슬레이브 장치는 SPEEDY 신호를 반전시켜 폴링 에지를 클럭 신호로 사용하는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 다른 예로, 마스터 장치는 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성할 수 있으며, 슬레이브 장치는 SPEEDY 신호를 반전시켜 라이징 에지를 클럭 신호로 사용할 수도 있다.
또한, 도 15 및 도 16에서, 위상 반전 회로(622)는 하나의 인버터를 사용하여 구현되는 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 설계자에 따라 위상 반전 회로(622)는 인버터 체인 등과 같이 다양한 형태로 구현될 수 있음이 역시 이해될 것이다.
도 17은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(700)을 보여주는 블록도이며, 도 18은 도 17의 데이터 처리 시스템(700)의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 도 17의 데이터 처리 시스템(600)은 도 15의 데이터 처리 시스템(600)과 유사하다. 따라서 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이며, 중복되거나 반복되는 설명은 간략한 설명을 위하여 생략될 것이다. 설명의 편의를 위하여, 도 17 및 도 18에서는 도 1 및 도 15와 유사하게 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호가 슬레이브에 전송된다고 가정될 것이다.
도 17을 참조하면, 슬레이브 장치(620)는 도 15의 슬레이브 장치(120)와 달리, 지연 회로(723) 내에 위상 반전 회로(722)가 포함된다. 다시 말하면, 지연 회로(723)는 SPEEDY 신호를 수신하여 이를 지연시킬 뿐만 아니라, SPEEDY 신호의 위상 역시 반전시킨다. 따라서, 도 17에 도시된 바와 같이, 처리 회로는 SPEEDY 신호를 클럭 신호로 사용하고, DI_SPEEDY 신호를 데이터 신호로 사용하여 판독 동작을 수행한다.
도 18을 참조하여 좀 더 자세히 설명하면, 지연 회로(723)는 제 2 핀(721)으로부터 SPEEDY 신호를 수신하며, 위상이 반전되고 "td" 만큼 시간이 지연된 DI_SPEEDY 신호를 생성한다.
처리 SPEEDY 신호의 라이징 에지를 클럭 신호로 사용하고, DI_SPEEDY 신호의 듀티 비를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터를 판독한다. 예를 들어, 만약 SPEEDY 신호의 라이징 에지에서 DI_SPEEDY 신호가 "하이(H)"라면, 처리 회로(724)는 이에 대응하는 데이터를 "0"으로 판독할 것이다. 다른 예로, 만약 SPEEDY 신호의 라이징 에지에서 DI_SPEEDY 신호가 "로우(L)"라면, 처리 회로(724)는 이에 대응하는 데이터를 "1"로 판독할 것이다.
이와 같이, 본 출원의 기술적 사상에 따른 데이터 처리 시스템은 SPEEDY 신호를 클럭 신호로 사용하고, DI_SPEEDY 신호를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 17 및 도 18에서는 마스터 장치는 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성하며, 슬레이브 장치는 SPEEDY 신호의 라이징 에지를 클럭 신호로 DI_SPEEDY 신호를 데이터 신호로 사용하는 것으로 가정되었다. 다만, 이는 예시적인 것이며, 다른 예로, 마스터 장치는 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성할 수 있으며, 이 경우에 슬레이브 장치는 SPEEDY 신호의 폴링 에지를 클럭 신호로 사용할 수도 있다.
도 19는 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 도면이다. 도 19에서는, 예시적으로, PMIC(Power Management Intergrated Circuit)에 본 출원의 기술적 사상에 따른 데이터 처리 시스템이 적용되는 경우가 도시되어 있다.
도 19를 참조하면, 데이터 처리 시스템(800)은 시스템 온 칩(System on Chip; 이하 SoC) 및 PMIC(820)를 포함하며, PMIC(820)는 SoC(810)가 필요로 하는 전압을 제공하도록 구성된다. 구체적으로, PMIC(820)는 제 2 핀(821), 지연 회로(822), 처리 회로(823), 파워 서플라이(824) 및 스위치 회로(825)를 포함한다. 지연 회로(822) 및 처리 회로(823)는 SPEEDY 신호를 판독하여, SoC(810)가 필요로 하는 전압에 대한 정보를 스위치 회로(825)에 전달한다. 스위치 회로(825)는 수신된 전압 정보에 기초하여, 파워 서플라이(824)로부터 제공되는 전압의 레벨을 조정하고, 조정된 전압(V)을 SoC(810)에 제공한다.
일반적으로, SoC가 필요로 하는 전압에 대한 정보를 PMIC에 전송하기 위하여, SoC와 PMIC 사이에는 데이터 및 클럭 신호의 송수신이 수행되어야 한다. 예를 들어, I2C 인터페이스를 위하여 SoC와 PMIC 사이에 인터페이스 동작이 수행되는 경우, SoC와 PMIC 각각은 적어도 두 개의 핀들을 구비하여야 한다.
이에 반하여, 본 출원의 기술적 사상에 따른 SoC(810)와 PMIC(820)는 SPEEDY 인터페이스 방식을 통하여 데이터 및 클럭 신호를 송수신한다. 따라서, SoC(810)와 PMIC(820) 각각은 단지 하나의 핀을 필요로 하며, 이에 따라 SoC(810) 및 PMIC(820)를 구현하는데 필요한 면적이 감소될 수 있다.
도 20은 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 블록도이다.
도 1과 도 20을 참조하면, 마스터 장치(1100)는 각 슬레이브 장치(12001~1900)를 제어할 수 있는 프로세서를 의미할 수 있다. 마스터 장치(100)와 각 슬레이브 장치 (1200~1900) 사이에는 서로 독립적인 싱글 와이어가 접속될 수 있다. 마스터 장치(1100)는 베이스밴드 모뎀 프로세서 칩, 모뎀의 기능과 AP의 기능을 함께 수행할 수 있는 칩, AP 또는 모바일 AP로 구현될 수 있으나 이에 한정되는 것은 아니다.
슬레이브 장치들은 RFIC(1200), PMIC(1300), 전력 공급 모듈(1400), 제2RFIC(1500), 센서(1600), 지문 인식 칩(1700), 터치 스크린 컨트롤러(1800), 및 DDIC(digital display interface 또는 display driver IC)(1900)를 포함할 수 있다. RFIC(1200)는 적어도 하나의 연결 칩을 포함할 수 있다. 예컨대, 연결 칩은 이동 통신을 위한 칩, WLAN 통신을 위한 칩, 블루투스 통신을 위한 칩, GNSS 통신을 위한 칩, FM 오디오/비디오를 처리하기 위한 칩, NFC, 및/또는 Wi-Fi 통신을 위한 칩을 포함할 수 있으나 이에 한정되는 것을 아니다.
이와 같이, 마스터 장치(1100)와 각 슬레이브 장치(1200~1900) 사이에 SPEEDY 신호를 통하여 인터페이스 동작을 수행함으로써, 마스터 장치(1100)와 각 슬레이브 장치(1200~1900)를 구현하는데 필요한 핀의 수가 감소하게 되며, 결국 마스터 장치(1100)와 각 슬레이브 장치(1200~1900)를 구현하는데 필요한 면적이 줄어들 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템(100)을 보여주는 블록도이다. 도 1을 참조하면, 데이터 처리 시스템(100)은 마스터 장치(110) 및 슬레이브 장치(120)를 포함하며, 하나의 싱글 와이어(single wire)를 통하여 디지털 직렬 프로토콜(Serial Protocol in an EffEctive Digital waY; SPEEDY) 신호를 송수신한다. SPEEDY 신호는 예를 들어 직렬 프로토콜을 통하여 전송되는 디지털 신호일 것이다.
마스터 장치(110)는 슬레이브 장치(120)를 제어할 수 있는 컨트롤러 회로 또는 프로세서를 의미할 수 있다. 예를 들어, 마스터 장치(110)는 베이스밴드 모뎀 프로세서 칩(baseband modem processor chip), 모뎀의 기능과 애플리케이션 프로세서(application processor(AP))의 기능을 함께 수행할 수 있는 칩, AP, 또는 모바일 AP로 구현될 수 있으나 이에 한정되는 것은 아니다.
마스터 장치(110)는 신호 발생기(111) 및 제 1 핀(112)을 포함한다. 신호 발생기(111)는 외부의 클럭 소스(112)로부터 클럭 신호를 수신하고, 수신된 클럭 신호를 이용하여 SPEEDY 신호를 생성한다. 신호 발생기(111)는 생성된 SPEEDY 신호를 제 1 핀(112)을 통하여 슬레이브 장치(120)로 전송한다.
본 출원의 기술적 사상에 따른 실시 예에 있어서, 신호 발생기(111)는 클럭 정보 및 데이터 정보를 모두 포함하는 SPEEDY 신호를 생성할 것이다. 다시 말하면, 신호 발생기(111)에 의하여 생성된 SPEEDY 신호는 클럭 정보 및 데이터 정보를 모두 포함할 것이다. 예를 들어, SPEEDY 신호에 클럭 정보가 포함되도록 하기 위하여, 신호 발생기(111)는 SPEEDY 신호의 라이징 에지(rising edge)와 라이징 에지 사이의 간격 또는 SPEEDY 신호의 폴링 에지(falling edge)와 폴링 에지 사이의 간격을 소정 간격으로 일정하게 유지할 것이다. 또한, SPEEDY 신호에 데이터 정보가 포함되도록 하기 위하여, 신호 발생기(111)는 대응하는 데이터에 따라 SPEEDY 신호가 서로 다른 듀티 비(duty ratio)를 갖도록 조정할 것이다.
슬레이브 장치(120)는 무선 IC(radio frequency integrated circuit(RFIC)), 연결 칩(connectivity chip), 센서, 지문 인식(fingerprint recognition) 칩, 전력 관리 IC(power management IC), 전력 공급 모듈(power supply module), 디지털 디스플레이 인터페이스(digital display interface) 칩, 디스플레이 드라이버 (display driver) IC, 또는 터치 스크린 컨트롤러(touch screen controller)로 구현될 수 있으나 이에 한정되는 것은 아니다.
슬레이브 장치(120)는 제 2 핀(121), 지연 회로(122) 및 처리 회로(123)를 포함한다. 슬레이브 장치(120)는 제 2 핀(121)을 통하여 SPEEDY 신호를 수신하며, SPEEDY 신호 및 지연된 SPEEDY 신호(D_SPEEDY signal)를 사용하여 SPEEDY 신호에 포함된 데이터 정보를 판독하도록 구현된다.
좀 더 자세히 설명하면, 제 2 핀(121)은 마스터 장치(110)의 제 1 핀(112)으로부터 SPEEDY 신호를 수신한다. 제 1 핀(112) 및 제 2 핀(121)는 접촉 핀(contact pin) 또는 접촉 패드(contact pad)를 의미할 수 있으나, 이에 한정되는 것은 아니다. 제 2 핀(121)은 제 1 핀(112)과 함께 싱글 와이어(single wire)를 구성하며, 싱글 와이어를 통하여 클럭 정보와 데이터 정보를 함께 전송하는 싱글 핀 인터페이스(single pin interface) 또는 싱글 버스 인터페이스(single bus interface)를 제공한다. 싱글 와이어는 전기적 전송 라인, 예를 들어 PCB(printed circuit board) 기술을 이용하여 제조될 수 있는 마이크로스트립 (microstrip)으로 구현될 수 있으나 이에 한정되는 것은 아니다.
지연 회로(122)는 제 2 핀(121)으로부터 SPEEDY 신호를 수신한다. 지연 회로(122)는 SPEEDY 신호를 지연시켜, 지연된 SPEEDY 신호(D_SPEEDY signal)을 생성한다. 지연 회로(122)는, 예를 들어, 지연 셀들(delay cells)이 직렬적으로 연결된 지연 체인(delay chain)의 형태로 구현될 수 있다.
처리 회로(123)는 제 2 핀(121)으로부터 버퍼(122a)를 통하여 SPEEDY 신호를 수신하고, 지연 회로(122)로부터 지연된 SPEEDY 신호를 수신한다. 버퍼(122a)는 예를 들어 SPEEDY 신호를 소정 시간만큼 지연시킬 것이다. 버퍼(122a)에 의하여 지연되는 시간은 지연 회로(122)에 의하여 지연되는 시간에 비하여 짧을 것이다.
본 출원의 기술적 사상에 따른 실시 예에 있어서, 처리 회로(123)는 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 것이다.
예를 들어, 처리 회로(123)는 SPEEDY 신호의 라이징 에지 또는 폴링 에지의 시점에서 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 샘플링(sampling)함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 것이다. 구체적으로, 만약 SPEEDY 신호의 라이징 에지가 일정한 주기를 갖는다면, 처리 회로(123)는 SPEEDY 신호의 매 라이징 에지의 시점마다 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 샘플링함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 것이다.
상술한 바와 같이, 본 출원의 기술적 사상에 따른 데이터 처리 시스템(100)은 데이터 정보 및 클럭 정보를 모두 포함하는 SPEEDY 신호를 통하여 인터페이스 동작을 수행한다. 따라서, 데이터 처리 시스템(100)의 마스터 장치(110) 및 슬레이브 장치(120)는 데이터 정보 및 클럭 정보를 송수신하기 위하여 각각 하나의 핀(pin)만을 필요로 한다. 이는 데이터 처리 시스템(100)을 구현하기 위한 핀 수가 줄어들어, 집적 회로(IC)를 구현하기 위하여 필요한 전체적인 면적이 줄어드는 효과가 있음을 의미한다.
좀 더 자세히 설명하면, 일반적인 I2C(inter-integrated circuit) 인터페이스 방법에 따르면, 클럭 신호와 데이터 신호를 송수신하기 위하여 마스터 장치와 슬레이브 장치는 각각 적어도 두 개의 핀들을 필요로 한다. 즉, 마스터 장치와 슬레이브 장치 각각은 데이터 신호를 송수신하기 위한 핀뿐만 아니라 클럭 신호를 송수신하기 위한 핀 역시 필요로 한다. 이에 반하여, 도 1의 데이터 처리 시스템(100)의 마스터 장치(110)와 슬레이브 장치(120) 각각은 SPEEDY 신호를 송수신하기 위한 단지 하나의 핀만을 필요로 하므로, 일반적인 I2C 인터페이스 방법에 비하여 집적 회로를 구현하기 위한 면적이 줄어들 수 있다.
더욱이, 도 1의 슬레이브 장치(120)는 마스터 장치(110)로부터 클럭 정보를 수신하기 때문에, 슬레이브 장치(120)는 내부에 링 오실레이터(ring oscillator) 또는 RC 오실레이터와 같은 소자를 구비하지 않을 수 있다. 따라서 내부 클럭 발생을 위한 소자를 구동하기 위한 전력 소모가 필요치 않아, 도 1의 데이터 처리 시스템(100)은 적은 전력으로 구동될 수 있다는 장점이 있다.
도 2는 도 1의 마스터 장치(100)의 SPEEDY 신호 생성 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 설명의 편의상, 도 2에서는, 라이징 에지와 폴링 에지 중 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호가 생성된다고 가정된다.
도 2를 참조하면, 마스터 장치(110)의 신호 발생기(111)는 클럭 신호를 참조하여, 일정한 주기(T)의 라이징 에지를 갖는 SPEEDY 신호를 생성할 것이다. 다시 말하면, 신호 발생기(111)는 클럭 신호의 라이징 에지에 동기화하여, SPEEDY 신호의 라이징 에지와 라이징 에지 사이의 간격을 소정 간격(T)으로 유지할 것이다. 이와 같이, SPEEDY 신호의 라이징 에지가 일정한 주기(T)를 갖기 때문에, SPEEDY 신호는 슬레이브 장치(120)에서 클럭 신호로 사용될 수 있다.
또한, 마스터 장치(110)의 신호 발생기(111)는 대응하는 데이터 정보에 따라 서로 다른 듀티 비를 갖는 SPEEDY 신호를 생성할 것이다. 예를 들어, 데이터 "0"에 대응하는 SPEEDY 신호를 생성하는 경우, 신호 발생기(111)는 t1이 t2 보다 작도록, 즉 듀티 비(t1/T)가 0.5보다 작도록 SPEEDY 신호를 제어할 것이다. 다른 예로, 데이터 "1"에 대응하는 SPEEDY 신호를 생성하는 경우, 신호 발생기(111)는 t3가 t4보다 크도록, 즉 듀티 비(t3/T)가 0.5 보디 크도록 SPEEDY 신호의 듀티 비를 조정할 것이다. 다른 예로, 신호 발생기(111)는 데이터 "0"에 대응하는 SPEEDY 신호의 듀티 비(t1/T)가 데이터 "1"에 대응하는 SPEEDY 신호의 듀티 비(t3/T)보다 작도록, SPEEDY 신호의 듀티 비를 조정할 수도 있다.
이와 같이, SPEEDY 신호의 듀티 비는 대응하는 데이터에 따라 서로 다르도록 제어되기 때문에, 지연된 SPEEDY 신호는 슬레이브 장치(120)에서 데이터 신호로 사용될 수 있다.
한편, 신호 발생기(111)는 다양한 방법으로 SPEEDY 신호의 듀티 비를 조정할 수 있다. 예를 들어, 신호 발생기(111)는 오버 샘플링(over sampling)된 마스터 클럭 신호(CLK)를 이용하여 듀티 비를 조정할 수 있다. 다른 예로, 신호 발생기(111)는 지연 셀(delay cell)를 포함할 수 있으며, SPEEDY 신호의 듀티 비는 지열 셀을 이용하여 조정될 수도 있다.
도 3은 도 1의 슬레이브 장치(200)의 데이터 판독 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 설명의 편의상, 도 3에서는, 도 2에서 생성된 SPEEDY 신호가 슬레이브 장치(200)에 전송된다고 가정된다.
도 3을 참조하면, 제 2 핀(121)을 통하여 수신된 SPEEDY 신호는 지연 회로(122)에 의하여 td 시간만큼 지연된다. 지연된 SPEEDY 신호(D_SPEEDY signal) 및 SPEEDY 신호는 처리 회로(123)로 전송되며, 처리 회로(123)는 지연된 SPEEDY 신호를 데이터 신호로 사용하고, SPEEDY 신호를 클럭 신호로 사용하여 데이터를 판독한다.
처리 회로(123)의 동작을 좀 더 자세히 설명하면, 처리 회로(123)는 SPEEDY 신호의 라이징 에지를 클럭 신호로 수신하며, SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 확인한다. 예를 들어, SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨이 로우(L)인 경우, 처리 회로(123)는 해당 SPEEDY 신호에 대응하는 데이터를 "0"으로 판독할 것이다. 다른 예로, SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨이 하이(H)인 경우, 처리 회로(123)는 해당 SPEEDY 신호에 대응하는 데이터를 "1"로 판독할 것이다. 이와 같은 판독 과정을 통하여, 처리 회로(123)는 마스터 장치(110)로부터 전송된 데이터 정보를 판독할 수 있다.
한편, 지연 회로(122)가 SPEEDY 신호를 지연하여 지연된 SPEEDY 신호를 생성할 때에, 사용자가 의도한 지연 시간(td)보다 지연 시간이 단축되거나 증가하는 지연 오차가 발생할 수 있다. 그리고 지연 회로(122)의 지연 오차는 공정상 결함, 전압 레벨, 온도에 따라 달라질 수 있다.
이러한 지연 오차에 따른 데이터 독출의 실패(fail)의 방지하기 위하여, 본 출원의 실시 예에 따른 데이터 시스템(100)은 예상되는 지연 오차의 범위에 따라 SPEEDY 신호의 듀티 비를 조정할 수 있다. 예를 들어, 지연 회로(122)가 정밀하지 않을수록(즉, 큰 지연 오차가 예상될수록), 데이터 "0"에 대응하는 듀티 비(t1/T, 도 2 참조)와 데이터 1에 대응하는 듀티 비(t3/T, 도 2 참조)의 차이는 점점 커지도록 조정될 수 있다.
구체적으로 예를 들면, 만약 지연 회로(122)의 지연 오차가 큰 경우, 데이터 "0"에 대응하는 듀티 비와 데이터 "1"에 대응하는 듀티 비의 비율은 각각 0.1 및 0.9가 되도록 설정될 수 있다. 다른 예로, 만약 지연 회로(122)의 지연 오차가 작은 경우, 데이터 "0"에 대응하는 듀티 비와 데이터 "1"에 대응하는 듀티 비의 비율은 각각 0.3 및 0.7이 되도록 설정될 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 1에서, 클럭 소스(112)는 마스터 장치(110)의 외부에 위치하는 것으로 설명되었다. 그러나 클럭 소스(112)는 마스터 장치(110)에 탑재되도록 구현될 수 있음이 이해될 것이다. 또한, 도 1에서, 슬레이브 장치(120)는 외부의 클럭 소스(112)로부터 클럭 신호를 수신하지 않을 뿐만 아니라, 내부에 클럭 생성 소자 역시 구비하지 않는 것으로 설명되었다. 그러나 슬레이브 장치(120)는 외부로부터 클럭 신호를 수신하거나 혹은 내부에 클럭 신호를 생성할 수 있는 회로를 구비할 수도 있음이 이해될 것이다. 이 경우, 예를 들어, 슬레이브 장치(120)는 마스터 장치(110)로부터 전송되는 SPEEDY 신호의 클럭 정보는 데이터를 고속으로 래치하는데 사용하고 외부로부터의 클럭 신호는 슬립 모드(sleep mode)를 위한 저속 클럭으로 사용할 수도 있다.
도 4는 도 1 및 도 3의 슬레이브 장치(120)의 동작을 보여주는 순서도이다.
S110 단계에서, 슬레이브 장치(120)는 제 2 패드(121)를 통하여 SPEEDY 신호를 수신한다. 수신된 SPEEDY 신호는 지연 회로(122) 및 처리 회로(123)에 각각 제공된다.
S120 단계에서, 지연 회로(122)는 SPEEDY 신호에 대한 지연 동작을 수행한다. 지연 회로(122)는, 예를 들어 td 만큼 SPEEDY 신호를 지연할 수 있으며, td는 SPEEDY 신호의 듀티 비의 50%(또는 0.5)에 해당하는 지연 시간을 가질 수 있다.
S130 단계에서, 처리 회로(123)는 SPEEDY 신호의 매 라이징 에지 또는 폴링 에지의 시점마다 지연된 SPEED 신호의 데이터 정보를 판독한다. 구체적으로, 처리 회로(123)는 제 2 패드(121)를 통하여 SPEEDY 신호를 수신하고, 지연 회로(122)로부터 지연된 SPEEDY 신호를 수신한다. 처리 회로(123)는 SPEEDY 신호의 매 라이징 에지(또는 폴링 에지)를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하며, SPEEDY 신호의 매 라이징 에지(또는 폴링 에지) 시점에서 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)을 판독하는 동작을 수행한다.
이와 같이, 슬레이브 장치(120)는 단지 하나의 핀을 통하여 SPEEDY 신호를 수신하며, 외부로부터 클럭 신호를 별도로 수신하지 않고도 SPEEDY 신호에 포함된 데이터 정보를 판독할 수 있다.
도 5는 본 출원의 일 실시 예에 따른 슬레이브 장치(220)의 일 예를 보여주는 블록도이다. 도 5의 슬레이브 장치(220)는 도 1의 슬레이브 장치(120)와 유사하다. 따라서, 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이다. 또한, 간략한 설명을 위하여, 도 1의 슬레이브 장치(120)와의 차이점이 주로 설명될 것이다. 도 5를 참조하면, 슬레이브 장치(220)는 제 2 핀(221), 지연 회로(222), 플립플롭(223) 및 어드레스 디코딩 레지스터(224)를 포함한다.
도 5에 도시된 바와 같이, 슬레이브 장치(220)는 하나의 핀(221)을 통하여 SPEEDY 신호를 수신하고, SPEEDY 신호에 포함된 데이터 정보를 복수의 GPIO(General Puopose Input/Out) 값으로 출력할 것이다. 다시 말하면, 슬레이브 장치는 하나의 핀(221)을 통하여 데이터를 직렬적으로 수신하고, 수신된 직렬 데이터 정보를 디코딩하여 복수의 GPIO 값(GPIO_1~GPIO_n)으로 병렬적으로 출력할 것이다.
GPIO 분야에서 잘 알려진 바와 같이, 일반적으로 마스터 장치와 슬레이브 장치가 GPIO 인터페이스를 통하여 데이터를 송수신하기 위해서는, 슬레이브 장치는 각각의 GPIO 인터페이스에 대응하는 복수의 물리적인 GPIO 핀들을 구비하여야 한다. 이에 반하여, 도 5의 슬레이브 장치(220)는 물리적으로 하나의 핀(221)만을 구비하기 때문에, 일반적인 GPIO 기능을 지원하는 슬레이브 장치에 비하여 적은 면적에 구현될 수 있다는 장점이 있다. 도 5의 GPIO 기능을 지원하는 본 출원의 실시 예들은 이하의 도 6 내지 도 10을 참조하여 좀 더 자세히 설명될 것이다.
도 6은 본 출원의 일 실시 예에 따른 도 5의 슬레이브 장치(200)의 구체적인 구성을 보여주는 블록도이며, 도 7은 도 6의 슬레이브 장치(200)의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다.
도 6을 참조하면, 슬레이브 장치(220)는 제 2 패드(221), 지연 회로(222), 플립플롭(223) 및 어드레스 디코딩 레지스터(224)를 포함하며, 어드레스 디코딩 레지스터(224)는 데이터 저장부(225), 출력부(226) 및 제어 로직(227)을 포함한다.
마스터 장치로부터 송신된 SPEEDY 신호는 제 2 패드(221)를 통하여 슬레이브 장치(220)로 수신된다. 도 7에 도시된 바와 같이, SPEEDY 신호의 라이징 에지는 일정 주기를 가지며, SPEEDY 신호의 듀티 비는 데이터에 따라 서로 다른 값을 갖는다.
SPEEDY 신호는 지연 회로(222) 및 플립플롭(223)에 각각 제공되며, 지연 회로(222)는 SPEEDY 신호를 "td"만큼 지연시켜 도 7에 도시된 바와 같은 지연된 SPEEDY 신호(D_SPEEDY signal)을 생성한다. 지연 회로(222)는 지연된 SPEEDY 신호를 플립플롭(222)에 제공한다.
플립플롭(223)은 SPEEDY 신호 및 지연된 SPEEDY 신호를 수신하며, SPEEDY 신호의 매 라이징 시점마다 지연된 SPEEDY 신호를 래치한다. 즉, 도 7에 도시된 바와 같이, 만약 SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨(혹은 논리 레벨)이 "로우(L)"이면, 플립플롭(223)은 데이터 "0"을 래치한다. 만약 SPEEDY 신호의 라이징 에지 시점에서 지연된 SPEEDY 신호의 전압 레벨(혹은 논리 레벨)이 "하이(H)"이면, 플립플롭(223)은 데이터 "1"을 래치한다. 플립플롭(223)에 의하여 래치된 데이터는 데이터 저장부(225)에 순차적으로 전달된다.
데이터 저장부(225)는 플립플롭(223)으로부터 데이터 정보를 수신하고, SPEEDY 신호로부터 클럭 정보(즉, 일정 주기를 갖는 라이징 에지 또는 폴링 에지)를 수신한다. 데이터 저장부(225)는, 예를 들어 도 6에 도시된 바와 같이, 복수의 플립플롭들(225_1~225_n)이 직렬로 연결된 시프트 레지스터(shift register)의 형태로 구현될 수 있으나, 이에 한정되는 것은 아니다. 데이터 저장부(225)가 시프트 레지스터의 형태로 구현된 경우, 데이터 저장부(225)는 SPEEDY 신호의 클럭 정보에 응답하여, 플립플롭(223)으로부터 수신되는 데이터를 순차적으로 시프트하여 저장할 것이다. 예를 들어, 도 7에 도시된 바와 같이, 데이터 저장부(225)의 플립플롭들(225_1~225_n)은 각각 0, 0, 1, 0, 1, 1, 0, 1의 데이터를 임시로 저장할 수 있을 것이다.
출력부(226)는 데이터 저장부(225)에 연결되며, 데이터 저장부(225)에 저장된 데이터 정보를 병렬적으로 출력하는 동작을 수행한다. 출력부(226)는 예를 들어 도 6에 도시된 바와 같이, 복수의 플립플롭들(226_1~226_n)이 병렬로 연결된 형태로 구현될 수 있으나, 이에 한정되는 것은 아니다. 출력부(226)가 복수의 플립플롭들을 이용하여 구현된 경우, 플립플롭들(226_1~226_n) 각각의 입력단은 대응하는 데이터 저장부(225)의 플립플롭들(225_1~225_n)의 각각의 출력단에 연결될 것이다. 또한, 출력부(226)의 플립플롭들(226_1~226_n) 각각은 제어 로직(227)으로부터 클럭 신호를 수신할 것이다.
제어 로직(227)은 데이터 저장부(225) 및 출력부(226)를 제어하며, 데이터 저장부(225)에 저장된 복수의 데이터들이 출력부(226)를 통하여 한 번에 출력되도록 제어하는 역할을 수행한다. 제어부(227)는, 예를 들어 도 6에 도시된 바와 같이, AND 회로를 이용하여 데이터 저장부(225) 및 출력부(226)를 제어하도록 설계될 수 있으며, 이 경우 제어부(227)는 SPEEDY 신호의 클럭(즉, 라이징 에지 혹은 폴링 에지)를 카운팅함으로써 출력부(226)의 출력 동작을 제어할 수 있다. 제어 로직(227)은 카운팅 동작을 수행하는 카운터를 포함할 수 있다.
좀 더 자세히 설명하면, 도 6에 도시된 바와 같이, 제어 로직(227)의 일단 및 SPEEDY 신호는 각각 AND 게이트의 입력으로 제공되고, AND 게이트의 출력은 출력부(226)의 플립플록들(226_1~226_n)에 대한 클럭 정보로 제공될 것이다. 제어 로직(227)은 SPEEDY 신호의 클록(즉, 라이지 에지 또는 폴링 에지)의 개수를 카운팅하며, 카운팅 개수가 미리 정해진 소정 개수와 일치할 때에 AND 게이트에 제공되는 신호를 로우(L)에서 하이(H)로 천이한다.
예를 들어, 도 7에 도시된 바와 같이, SPEEDY 신호의 라이징 에지의 카운팅 개수가 8이 되는 시점에서, 제어 로직(227)은 AND 게이트에 제공되는 신호의 레벨을 로우(L)에서 하이(H)로 천이할 수 있다. 이 경우, AND 게이트의 입력 단자들에 모두 하이(H)의 값이 입력되므로, AND 게이트는 하이(H)의 신호를 출력부(226)의 플립플롭들(226_1~226_n)의 클럭 단자들에 각각 제공한다. 이에 따라, 출력부(226)의 플립플롭들(226_1~226_n)은 동시에 데이터 저장부(225)에 저장된 데이터 정보를 GPIO 값들로 출력한다. 예를 들어, 도 7에 도시된 바와 같이, 출력부(226)의 플립플롭들은 데이터 저장부(225)의 플립플롭들에 저장된 데이터 정보들을 제 1 내지 제 8 GPIO(GPIO_1~GPIO_8) 값들로 출력할 것이다.
상술한 바와 같이, 본 출원의 실시 예에 따른 슬레이브 장치(220)는 하나의 물리적인 핀을 통하여 데이터 정보와 클럭 정보가 모두 포함된 신호를 수신할 수 있을 뿐만 아니라, 이를 복수의 GPIO 값들로 병렬적으로 출력할 수 있다. 따라서 본 출원의 실시 예에 따른 슬레이브 장치(220)는 일반적인 GPIO 기능을 지원하는 슬레이브 장치에 비하여 더욱 적은 면적으로 구현될 수 있다.
도 8은 도 6 및 도 7에 도시된 슬레이브 장치(220)의 동작을 설명하기 위한 순서도이다.
S210 단계에서, 제 2 핀(221)을 통하여 슬레이브 장치(220)에 SPEEDY 신호가 수신되며, SPEEDY 신호는 지연 회로(222) 및 플립플롭(223)에 각각 제공된다.
S220 단계에서, 지연 회로(222)는 SPEEDY 신호를 소정 시간만큼 지연시키며, 지연된 SPEEDY 신호는 플립플롭(223)에 제공된다.
S230 단계에서, 플립플롭(223)은 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하여, 지연된 SPEEDY 신호에 저장된 데이터 정보를 판독한다.
S240 단계에서, 플립플롭(223)에 의하여 판독된 데이터는 데이터 저장부(225)로 전송되며, 데이터 저장부(225)는 이를 임시로 저장한다. 예를 들어, 데이터 저장부(225)는 도 6에 도시된 바와 같이 시프트 레지스터의 형태로 저장될 수 있으며, 이 경우에 데이터 저장부(225)는 SPEEDY 신호의 클럭 정보에 응답하여 순차적으로 입력되는 데이터 정보를 플립플롭들(225_1~225_n)에 순차적으로 시프트하는 방식으로 저장할 것이다.
S250 단계에서, 제어 로직(227)은 SPEEDY 신호에 포함된 클럭 신호의 카운팅 개수가 미리 정해진 소정의 숫자와 일치하는 지의 여부를 판단한다. 예를 들어, 도 6 및 도 7에 도시된 바와 같이, 제어 로직(227)은 SPEEDY 신호의 라이징 에지의 개수를 카운팅하며, 카운팅된 라이지 에지의 개수가 미리 정해진 개수와 일치하는 지의 여부를 판단한다.
만약 일치하지 않는다면, 제어 로직(227)은 데이터 저장부(225)에 저장된 데이터 정보의 출력을 지연시킨다. 그리고 SPEEDY 신호의 다음의 라이징 에지에서, 플립플롭(223)은 지연된 SPEEDY 신호에 포함된 데이터 정보를 판단하는 동작을 다시 수행한다(S260 단계).
만약 일치한다면, 제어 로직(227)은 데이터 저장부(225)에 저장된 복수의 데이터 정보들이 복수의 GPIO 값들로써 병렬적으로 출력되도록, 데이터 저장부(225) 및 출력부(226)를 제어한다(S270 단계).
이에 따라, SPEEDY 신호에 포함된 직렬의 데이터 정보들이 복수의 GPIO 값들로 병렬적으로 출력될 수 있다.
도 9는 본 출원의 다른 실시 예에 따른 도 5의 슬레이브 장치의 다른 예를 보여주는 블록도이다. 도 9의 슬레이브 장치(320)는 제어 로직의 구성 및 동작을 제외하면 도 6의 슬레이브 장치(220)와 유사하다. 따라서, 간략한 설명을 위하여, 도 9에서는 도 6의 슬레이브 장치와의 차이점이 주로 설명될 것이다, 또한, 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이며, 도 6과 동일 또는 유사한 구성요소에 대한 설명은 이하 생략될 것이다.
도 9를 참조하면, SPEEDY 신호에 포함된 데이터 정보들은 복수의 GPIO(GPIO_1~GPIO_n)에 할당된 데이터 이외에, 헤더(header) 데이터 및 테일(tail) 데이터를 더 포함하며, 제어 로직(327_1, 327_2)은 이러한 헤더 및 테일 조건에 따라, 데이터 저장부(225, 도 6 참조)에 저장된 복수의 데이터들이 출력부(326)의 복수의 플립플롭들(326_1~326_n)을 통하여 병렬적으로 출력되도록 제어한다.
좀 더 자세히 설명하면, SPEEDY 신호에 포함된 데이터는 도 9에 도시된 바와 같이 복수의 GPIO에 대응하는 데이터 정보 이외에 헤더 조건 및 테일 조건을 더 포함할 수 있다. 그리고 제 1 및 제 2 제어 로직(327_1, 327_2)은 각각 AND 게이트의 입력단에 연결되며, 각각 헤더 조건 및 테일 조건을 만족할 때에 로우(L)에서 하이(H)로 천이 되도록 구현될 수 있다. 또한, AND 게이트의 출력은 출력부(326)의 플립플롭들(326_1~326_n)의 클럭 단자들에 공통적으로 연결되도록 구현될 수 있다.
따라서, SPEEDY 신호에 포함된 헤더 조건과 테일 조건이 모두 만족될 때에 제 1 및 제 2 제어 로직(327_1, 327_2)은 AND 게이트에 제공되는 신호를 로우(L)에서 하이(H)로 천이하며, AND 게이트는 출력부(326)의 플립플롭들(326_1~326_n)의 클럭 단자들에 각각 하이(H)의 신호를 제공한다. 이에 따라, 데이터 저장부(325)에 저장된 복수의 데이터 정보들이 출력부(326)의 플립플롭들(326_1~326_n)을 통하여 병렬적으로 출력될 수 있다.
이와 같이, 헤더 조건과 테일 조건을 통하여 데이터 저장부에 저장된 데이터 정보들의 출력 시점을 제어함으로써, 슬레이브 장치의 글리치 특성을 더욱 향상시킬 수 있다.
한편, 상술한 설명은 예시적인 것으로 이해되어야 하며, 본 출원의 기술적 사상은 이에 한정되는 것이 아님이 이해될 것이다. 예를 들어, 도 9에서 제어 로직은 제 1 및 제 2 제어 로직(327_1, 327-2)으로 분리되어 구현되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 제 1 및 제 2 제어 로직(327_1, 327_2)은 물리적으로 통합되어 구현될 수 있음이 이해될 것이다. 또한, 도 6 및 도 9에서 제어 로직(227, 327_1, 327_2)은 AND 게이트에 연결되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 제어 로직(227, 327_1, 327_2)은 AND 게이트 이외에 다른 논리 게이트에 연결되어 동작할 수도 있으며, 또한 논리 게이트가 수행하는 동작은 제어 로직(227, 327_1, 327_2)이 제공할 수 있도록 구현될 수 있음이 역시 이해될 것이다.
또한, 도 9에서, SPEEDY 신호에는 데이터 정보 외에 헤더 조건 및 테일 조건이 추가되는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 본 출원의 기술적 사상에 따른 SPEEDY 신호는 슬레이브 장치에 따라 더욱 많은 정보들을 포함할 수 있다. 예를 들어, 슬레이브 장치가 에러 탐지(error detection) 기능 또는 에러 정정(error correction) 기능을 지원하는 경우, SPEEDY 신호는 데이터 정보 이외에 패리티 비트(parity bit)를 추가적으로 포함할 수 있음이 이해될 것이다.
도 10은 도 9의 슬레이브 장치(320)의 동작을 좀 더 자세히 설명하기 위한 순서도이다.
S310 단계에서, 플립플롭(223, 도 6 참조)은 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하여, 지연된 SPEEDY 신호에 저장된 데이터 정보를 판독한다.
S320 단계에서, 플립플롭(223)에 의하여 판독된 데이터는 데이터 저장부(225)로 전송되며, 데이터 저장부(225)는 이를 임시로 저장한다.
S330 단계에서, 제 1 및 제 2 제어 로직(327_1, 327_2)은 SPEEDY 신호의 테일 조건이 만족하는 지의 여부를 확인한다.
만약 헤더 및 테일 조건이 만족되지 않는다면, 제 1 및 제 2 제어 로직(327_1, 327_2)은 데이터 저장부(325)에 저장된 데이터 정보의 출력을 지연시키며, SPEEDY 신호의 다음 라이징 에지에서, 지연된 SPEEDY 신호에 포함된 데이터 정보를 판단하는 동작이 다시 수행된다(S340 단계).
만약 헤더 및 테일 조건이 만족된다면, 제 1 및 제 2 제어 로직(327_1, 327_2)은 데이터 저장부(325)에 저장된 복수의 데이터 정보들이 복수의 GPIO 값들로써 병렬적으로 출력되도록, 데이터 저장부(325) 및 출력부(326)를 제어한다(S350 단계).
이와 같이, 본 출원의 기술적 사상에 따른 슬레이브 장치는 SPEEDY 신호의 라이징 에지를 카운팅하는 방법 이외에, 헤더 조건 및 테일 조건을 부과하는 방식으로 복수의 데이터 정보들이 병렬적으로 출력되는 시점을 제어할 수 있다.
도 11은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(400)을 보여주는 블록도이다. 도 11의 데이터 처리 시스템(400)은 도 1의 데이터 처리 시스템(100)과 유사하다. 따라서, 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이다. 또한, 이하에서는 도 1의 데이터 처리 시스템(100)과의 차이점이 주로 설명될 것이다.
도 11을 참조하면, 슬레이브 장치(410)와 마스터 장치(420)는 SPEEDY 신호를 통한 SPEEDY 인터페이스 방식을 통하여 데이터를 송수신한다. 다만, 도 1과 달리, 도 11에서는 슬레이브 장치(410)가 프로세서 등으로 구현되며, 마스터 장치(420)가 디스플레이 드라이버 IC(DDI) 등으로 구현된다.
즉, 도 11에서, 슬레이브 장치(410)는 베이스밴드 모뎀 프로세서 칩(baseband modem processor chip), 모뎀의 기능과 애플리케이션 프로세서(application processor(AP))의 기능을 함께 수행할 수 있는 칩, AP, 또는 모바일 AP로 구현될 수 있으나 이에 한정되는 것은 아니다. 또한, 도 11에서, 마스터 장치(420)는 무선 IC(radio frequency integrated circuit(RFIC)), 연결 칩(connectivity chip), 센서, 지문 인식(fingerprint recognition) 칩, 전력 관리 IC(power management IC), 전력 공급 모듈(power supply module), 디지털 디스플레이 인터페이스(digital display interface) 칩, 디스플레이 드라이버 (display driver) IC, 또는 터치 스크린 컨트롤러(touch screen controller)로 구현될 수 있으나 이에 한정되는 것은 아니다.
도 11에 도시된 바와 같이, 어플리케이션 프로세서(AP)가 SPEEDY 인터페이스의 슬레이브로 동작하고, 디스플레이 드라이버 IC가 SPEEDY 인터페이스의 마스터로 동작하는 예로는, 어플리케이션 프로세서(AP)가 파워 절약을 위한 슬립 모드(sleep mode)에 진입한 경우가 있을 수 있다.
일반적으로, 어플리케이션 프로세서(AP)가 슬립 모드에 진입하면, 32K Hz의 슬립 클럭 신호(sleep clock signal)를 외부로부터 수신하거나 자체적으로 생성하여야 한다. 구체적으로, 웨이크-업(wake-up)이 필요한 경우에, 디스플레이 드라이버 IC는 어플리케이션 프로세서(AP)에 인터럽트 신호(interrupt signal)를 전달하기 위하여 슬립 클럭 신호를 이용하여 검출할 수 있는 느린 속도의 데이터 패킷(data packet)을 전송한다. 어플리케이션 프로세서(AP)는 32K Hz의 슬립 클럭 신호를 이용하여 데이터 패킷을 디코딩함으로써 인터럽트 신호를 생성하고, 인터럽트 신호에 응답하여 웨이크-업 동작을 수행하게 된다. 따라서, 일반적인 경우, 어플리케이션 프로세서(AP)는 슬립 모드에서도 웨이크-업을 대비하여 느린 속도로 디스플레이 드라이버 IC와 통신을 계속적으로 수행하여야 하며, 이를 위해 저속의 슬립 클럭 신호의 온(on) 상태를 유지하여야 한다.
이에 반하여, 도 11의 슬레이브 장치(410)인 어플리케이션 프로세서(AP)는 슬립 모드에서 SPEEDY 신호를 통하여 클럭 정보 및 데이터 정보를 모두 수신할 수 있다. 또한, 슬레이브 장치(410)는 SPEEDY 신호에 포함된 클럭 정보 및 데이터 정보를 이용하여 웨이크-업을 요청하는 인터럽트 신호를 생성할 수 있다. 이 경우, SPEEDY 신호에 포함된 클럭 정보가 슬립 클럭 신호보다 빠르므로, 도 11의 슬레이브 장치(410)는 슬립 모드에서 일반적인 어플리케이션 프로세서(AP)에 비하여 빠르게 웨이크-업 상태로 전환될 수 있다. 또한, 슬립 모드에서 슬립 클럭을 이용하여 데이터 패킷의 수신 여부를 확인할 필요가 없으므로, 도 11의 슬레이브 장치(410)는 모든 클럭 신호의 상태를 오프(off)로 유지할 수 있다. 따라서, 도 11에 따른 어플리케이션 프로세서는 일반적인 경우에 비하여 전력소모를 줄일 수 있다.
도 12는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(500)을 보여주는 블록도이다. 도 12의 데이터 처리 시스템(500)은 도 1 및 도 11의 데이터 처리 시스템(100, 400)과 유사하다. 따라서, 도 12에서는 도 1 및 도 11의 데이터 처리 시스템(100, 400)과의 차이점이 주로 설명될 것이다.
도 12를 참조하면, 도 12의 데이터 처리 시스템(500)은 마스터 장치(510)와 슬레이브 장치(520)를 포함하며, 마스터 장치(510)와 슬레이브 장치(520) 각각은 신호 발생기, 지연 회로 및 처리 회로를 포함한다. 다시 말하면, 도 12의 마스터 장치(510)와 슬레이브 장치(520)는 SPEEDY 신호를 생성하기 위한 신호 발생기(515,522)를 각각 구비할 뿐만 아니라, SPEEDY 신호를 수신하고 처리하기 위한 지연 회로(513, 524) 및 처리 회로(514, 525)를 각각 구비한다. 이에 따라, 도 12의 데이터 처리 시스템(500)은 SPEEDY 인터페이스를 통하여 양방향 통신을 제공할 수 있다. 또한, 하나의 싱글 와이어를 통하여 양방향의 SPEEDY 인터페이스를 제공하기 위하여, 도 12의 마스터 장치(510)와 슬레이브 장치(520)는 스위칭 회로(512, 523)를 각각 더 포함한다.
좀 더 자세히 설명하면, 만약 도 12의 마스터 장치(510)가 SPEEDY 신호를 생성하여 슬레이브 장치(520)에 송신하는 경우, 마스터 장치(510)의 스위칭 회로(512)는 신호 발생기(515)와 제 1 핀(511) 사이의 통신 경로를 형성하고, 슬레이브 장치(520)의 스위칭 회로(523)는 제 2 핀(521)과 지연 회로(524) 사이의 통신 경로를 형성한다. 이와 유사하게, 만약 도 12의 슬레이브 장치(520)가 SPEEDY 신호를 생성하여 마스터 장치(510)에 송신하는 경우, 슬레이브 장치(520)의 스위칭 회로(523)는 신호 발생기(522와 제 2 핀(521) 사이의 통신 경로를 형성하고, 마스터 장치(510)의 스위칭 회로(512)는 제 1 핀(511)과 지연 회로(513) 사이의 통신 경로를 형성한다.
이와 같은 스위칭 동작 및 SPEEDY 신호의 송수신 방법을 통하여, 도 12의 데이터 처리 시스템(500)은 하나의 싱글 와이어를 통한 양방향의 SPEEDY 인터페이스를 제공할 수 있다.
도 13 및 도 14는 본 출원의 다른 실시 예에 따른 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호의 생성 동작 및 그 데이터 판독 동작을 보여주는 타이밍도이다. 도 13 및 도 14에서 설명될 SPEEDY 신호의 생성 및 데이터 판독 동작은 도 1의 데이터 처리 시스템(100)을 통하여 구현될 수 있다. 따라서, 간략한 설명을 위하여, 이하에서는 도 1의 데이터 처리 시스템(100)을 참조하여, 도 13 및 도 14의 동작들이 설명될 것이다. 또한, 도 13 및 도 14의 SPEEDY 신호의 생성 동작과 데이터 판독 동작 각각은 도 2 및 도 3에서 설명된 동작과 유사하다. 따라서, 이하에서는 도 2 및 도 3과의 차이점이 주로 설명될 것이다.
도 1 및 도 13을 참조하면, 마스터 장치(110)의 신호 발생기(111)는 폴링 에지와 폴링 에지 사이의 간격이 일정한 SPEEDY 신호를 생성한다. 폴링 에지가 일정한 주기를 갖기 때문에, SPEEDY 신호는 슬레이브 장치(120)에서 클럭 신호로 사용될 수 있다.
또한, 마스터 장치(110)의 신호 발생기(111)는 SPEEDY 신호에 데이터 정보가 포함되도록 하기 위하여, 대응하는 데이터에 따라 SPEEDY 신호의 듀티 비를 조정한다. 이 경우, 도 2의 SPEEDY 신호와 달리, 도 13의 SPEEDY 신호는 데이터 "0"에 대응하는 SPEEDY 신호의 듀티 비(t2/T)가 데이터 "1"에 대응하는 SPEEDY 신호의 듀티 비(t4/T)보다 크도록 제어될 것이다. 예를 들어, 데이터 "0"에 대응하는 SPEEDY 신호의 듀티 비(t2/T)는 0.5보다 클 것이며, 데이터 "1"에 대응하는 SPEEDY 신호의 듀티 비(t4/T)는 0.5보다 작을 것이다.
도 1 및 도 14를 참조하면, 슬레이브 장치(120)의 지연 회로(122)는 SPEEDY 신호를 "td" 만큼 지연시켜 지연된 SPEEDY 신호를 생성한다. 슬레이브 장치(120)의 처리 회로(123)는 제 2 핀(121)으로부터 SPEEDY 신호를 수신하고, 지연 회로(122)로부터 지연된 SPEEDY 신호를 수신한다. 처리 회로(123)는 SPEEDY 신호를 클럭 신호로 사용하고 지연된 SPEEDY 신호를 데이터 신호로 사용하여 데이터 정보를 판독한다.
이 경우, 도 3과 달리, 처리 회로(123)는 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)이 하이(H)이면, 이에 대응하는 데이터는 "0"으로 판독하고, 지연된 SPEEDY 신호의 전압 레벨(또는 논리 레벨)이 로우(L)이면, 이에 대응하는 데이터는 "1"로 판독한다.
도 13 및 도 14에서 설명된 바와 같이, 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템은 라이징 에지뿐만 아니라, 폴링 에지를 이용하여서 슬레이브 장치에 클럭 신호를 전송할 수 있다.
도 15는 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(600)을 보여주는 블록도이며, 도 16은 도 15의 데이터 처리 시스템(600)의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 도 15의 데이터 처리 시스템(600)은 도 1의 데이터 처리 시스템(100)과 유사하다. 따라서 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이며, 중복되거나 반복되는 설명은 간략한 설명을 위하여 생략될 것이다. 설명의 편의를 위하여, 도 15 및 도 16에서는 도 1 및 도 2와 유사하게 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호가 슬레이브에 전송된다고 가정될 것이다.
도 15를 참조하면, 슬레이브 장치(620)는 도 1의 슬레이브 장치(120)와 달리, 제 2 핀(621)과 지연 회로(623) 사이에 위상 전환 회로(622)를 더 포함한다. 따라서, 슬레이브 장치(620)의 지연 회로(623)는 위상 반전된 SPEEDY 신호(phase inverted SPEEDY signal: 이하 I_SPEEDY 신호)를 수신하며, 이를 지연하여 지연된 위상 반전 SPEEDY 신호(delayed & phase inverted SPEEDY signal; 이하 DI_SPEEDY 신호)을 생성한다. 처리 회로(624)는 I_SPEEDY 신호와 DI_SPEEDY 신호를 각각 수신하며, I_SPEEDY 신호를 클럭 신호로 사용하고 DI_SPEEDY 신호를 데이터 신호로 사용하여 판독 동작을 수행한다.
도 16을 참조하여 좀 더 자세히 설명하면, 위상 반전 회로(622)는 SPEEDY 신호를 위상 반전하여 I_SPEEDY) 신호를 생성한다. 이 경우, 위상 반전 회로(622)에 의하여 "ti" 만큼의 지연 시간이 발생할 수 있다. 또한, 위상 반전에 의하여, I_SPEEDY 신호는 SPEEDY 신호와 달리 폴링 에지가 일정한 주기를 갖게 된다. 그리고 지연 회로(623)는 I_SPEEDY 신호를 "td" 만큼 지연시켜, DI_SPEEDY 신호를 생성한다.
처리 회로(624)는 I_SPEEDY 신호의 폴링 에지를 클럭 신호로 사용하고, DI_SPEEDY 신호의 듀티 비를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터를 판독한다. 예를 들어, 만약 I_SPEEDY 신호의 폴링 에지에서 DI_SPEEDY 신호가 "하이(H)"라면, 처리 회로(624)는 이에 대응하는 데이터를 "0"으로 판독할 것이다. 다른 예로, 만약 I_SPEEDY 신호의 폴링 에지에서 DI_SPEEDY 신호가 "로우(L)"라면, 처리 회로(624)는 이에 대응하는 데이터를 "1"로 판독할 것이다.
이와 같이, 본 출원의 기술적 사상에 따른 데이터 처리 시스템은 SPEEDY 신호의 라이징 에지를 폴링 에지로 반전한 후에, 폴링 에지를 클럭 신호로 이용하여 SPEEDY 신호에 포함된 데이터 정보를 판독할 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 15 및 도 16에서는 마스터 장치는 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성하며, 슬레이브 장치는 SPEEDY 신호를 반전시켜 폴링 에지를 클럭 신호로 사용하는 것으로 설명되었다. 다만, 이는 예시적인 것이며, 다른 예로, 마스터 장치는 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성할 수 있으며, 슬레이브 장치는 SPEEDY 신호를 반전시켜 라이징 에지를 클럭 신호로 사용할 수도 있다.
또한, 도 15 및 도 16에서, 위상 반전 회로(622)는 하나의 인버터를 사용하여 구현되는 것으로 도시되어 있다. 다만, 이는 예시적인 것이며, 설계자에 따라 위상 반전 회로(622)는 인버터 체인 등과 같이 다양한 형태로 구현될 수 있음이 역시 이해될 것이다.
도 17은 본 출원의 다른 실시 예에 따른 데이터 처리 시스템(700)을 보여주는 블록도이며, 도 18은 도 17의 데이터 처리 시스템(700)의 동작을 좀 더 자세히 설명하기 위한 타이밍도이다. 도 17의 데이터 처리 시스템(600)은 도 15의 데이터 처리 시스템(600)과 유사하다. 따라서 유사한 구성요소는 유사한 참조번호를 사용하여 설명될 것이며, 중복되거나 반복되는 설명은 간략한 설명을 위하여 생략될 것이다. 설명의 편의를 위하여, 도 17 및 도 18에서는 도 1 및 도 15와 유사하게 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호가 슬레이브에 전송된다고 가정될 것이다.
도 17을 참조하면, 슬레이브 장치(620)는 도 15의 슬레이브 장치(120)와 달리, 지연 회로(723) 내에 위상 반전 회로(722)가 포함된다. 다시 말하면, 지연 회로(723)는 SPEEDY 신호를 수신하여 이를 지연시킬 뿐만 아니라, SPEEDY 신호의 위상 역시 반전시킨다. 따라서, 도 17에 도시된 바와 같이, 처리 회로는 SPEEDY 신호를 클럭 신호로 사용하고, DI_SPEEDY 신호를 데이터 신호로 사용하여 판독 동작을 수행한다.
도 18을 참조하여 좀 더 자세히 설명하면, 지연 회로(723)는 제 2 핀(721)으로부터 SPEEDY 신호를 수신하며, 위상이 반전되고 "td" 만큼 시간이 지연된 DI_SPEEDY 신호를 생성한다.
처리 SPEEDY 신호의 라이징 에지를 클럭 신호로 사용하고, DI_SPEEDY 신호의 듀티 비를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터를 판독한다. 예를 들어, 만약 SPEEDY 신호의 라이징 에지에서 DI_SPEEDY 신호가 "하이(H)"라면, 처리 회로(724)는 이에 대응하는 데이터를 "0"으로 판독할 것이다. 다른 예로, 만약 SPEEDY 신호의 라이징 에지에서 DI_SPEEDY 신호가 "로우(L)"라면, 처리 회로(724)는 이에 대응하는 데이터를 "1"로 판독할 것이다.
이와 같이, 본 출원의 기술적 사상에 따른 데이터 처리 시스템은 SPEEDY 신호를 클럭 신호로 사용하고, DI_SPEEDY 신호를 데이터 신호로 사용함으로써, SPEEDY 신호에 포함된 데이터 정보를 판독할 수 있다.
한편, 상술한 설명은 예시적인 것이며, 본 출원의 기술적 사상은 이에 한정되지 않음이 이해될 것이다. 예를 들어, 도 17 및 도 18에서는 마스터 장치는 라이징 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성하며, 슬레이브 장치는 SPEEDY 신호의 라이징 에지를 클럭 신호로 DI_SPEEDY 신호를 데이터 신호로 사용하는 것으로 가정되었다. 다만, 이는 예시적인 것이며, 다른 예로, 마스터 장치는 폴링 에지가 일정한 주기를 갖는 SPEEDY 신호를 생성할 수 있으며, 이 경우에 슬레이브 장치는 SPEEDY 신호의 폴링 에지를 클럭 신호로 사용할 수도 있다.
도 19는 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 도면이다. 도 19에서는, 예시적으로, PMIC(Power Management Intergrated Circuit)에 본 출원의 기술적 사상에 따른 데이터 처리 시스템이 적용되는 경우가 도시되어 있다.
도 19를 참조하면, 데이터 처리 시스템(800)은 시스템 온 칩(System on Chip; 이하 SoC) 및 PMIC(820)를 포함하며, PMIC(820)는 SoC(810)가 필요로 하는 전압을 제공하도록 구성된다. 구체적으로, PMIC(820)는 제 2 핀(821), 지연 회로(822), 처리 회로(823), 파워 서플라이(824) 및 스위치 회로(825)를 포함한다. 지연 회로(822) 및 처리 회로(823)는 SPEEDY 신호를 판독하여, SoC(810)가 필요로 하는 전압에 대한 정보를 스위치 회로(825)에 전달한다. 스위치 회로(825)는 수신된 전압 정보에 기초하여, 파워 서플라이(824)로부터 제공되는 전압의 레벨을 조정하고, 조정된 전압(V)을 SoC(810)에 제공한다.
일반적으로, SoC가 필요로 하는 전압에 대한 정보를 PMIC에 전송하기 위하여, SoC와 PMIC 사이에는 데이터 및 클럭 신호의 송수신이 수행되어야 한다. 예를 들어, I2C 인터페이스를 위하여 SoC와 PMIC 사이에 인터페이스 동작이 수행되는 경우, SoC와 PMIC 각각은 적어도 두 개의 핀들을 구비하여야 한다.
이에 반하여, 본 출원의 기술적 사상에 따른 SoC(810)와 PMIC(820)는 SPEEDY 인터페이스 방식을 통하여 데이터 및 클럭 신호를 송수신한다. 따라서, SoC(810)와 PMIC(820) 각각은 단지 하나의 핀을 필요로 하며, 이에 따라 SoC(810) 및 PMIC(820)를 구현하는데 필요한 면적이 감소될 수 있다.
도 20은 본 출원의 기술적 사상의 실시 예에 따른 데이터 처리 시스템의 일 예를 보여주는 블록도이다.
도 1과 도 20을 참조하면, 마스터 장치(1100)는 각 슬레이브 장치(12001~1900)를 제어할 수 있는 프로세서를 의미할 수 있다. 마스터 장치(100)와 각 슬레이브 장치 (1200~1900) 사이에는 서로 독립적인 싱글 와이어가 접속될 수 있다. 마스터 장치(1100)는 베이스밴드 모뎀 프로세서 칩, 모뎀의 기능과 AP의 기능을 함께 수행할 수 있는 칩, AP 또는 모바일 AP로 구현될 수 있으나 이에 한정되는 것은 아니다.
슬레이브 장치들은 RFIC(1200), PMIC(1300), 전력 공급 모듈(1400), 제2RFIC(1500), 센서(1600), 지문 인식 칩(1700), 터치 스크린 컨트롤러(1800), 및 DDIC(digital display interface 또는 display driver IC)(1900)를 포함할 수 있다. RFIC(1200)는 적어도 하나의 연결 칩을 포함할 수 있다. 예컨대, 연결 칩은 이동 통신을 위한 칩, WLAN 통신을 위한 칩, 블루투스 통신을 위한 칩, GNSS 통신을 위한 칩, FM 오디오/비디오를 처리하기 위한 칩, NFC, 및/또는 Wi-Fi 통신을 위한 칩을 포함할 수 있으나 이에 한정되는 것을 아니다.
이와 같이, 마스터 장치(1100)와 각 슬레이브 장치(1200~1900) 사이에 SPEEDY 신호를 통하여 인터페이스 동작을 수행함으로써, 마스터 장치(1100)와 각 슬레이브 장치(1200~1900)를 구현하는데 필요한 핀의 수가 감소하게 되며, 결국 마스터 장치(1100)와 각 슬레이브 장치(1200~1900)를 구현하는데 필요한 면적이 줄어들 수 있다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100, 200,300, 400, 500, 600, 700, 800: 데이터 처리 시스템
110, 410: 마스터 장치
111, 422: 신호 발생기
112: 제 1 핀
120, 420, 620, 720: 슬레이브 장치
121, 221, 621: 제 2 핀
122, 222, 412, 623, 723: 지연 회로
123, 413, 624, 724: 처리 회로
223: 플립플롭
224: 어드레스 디코딩 레지스터
110, 410: 마스터 장치
111, 422: 신호 발생기
112: 제 1 핀
120, 420, 620, 720: 슬레이브 장치
121, 221, 621: 제 2 핀
122, 222, 412, 623, 723: 지연 회로
123, 413, 624, 724: 처리 회로
223: 플립플롭
224: 어드레스 디코딩 레지스터
Claims (24)
- 주기적 펄스를 갖는 제 1 신호를 생성하도록 구성된 마스터 장치; 및
핀, 지연회로, 버퍼, 처리 회로, 및 레지스터를 포함하는 슬레이브 장치를 포함하되,
상기 제 1 신호는 데이터를 포함하고,
상기 슬레이브 장치는 상기 핀에서 상기 제 1 신호를 수신하고, 제 1 지연을 갖는 제 2 신호를 생성하기 위해 상기 제 1 신호를 상기 지연회로를 통하여 지연시키고, 제 2 지연을 갖는 제 3 신호를 생성하기 위해 상기 버퍼를 통하여 상기 제 1 신호를 지연시키고, 그리고 상기 처리 회로에서 상기 제 3 신호를 이용하여 상기 제 2 신호로부터 상기 데이터를 읽고,
상기 데이터의 값은 상기 제 1 신호의 듀티 비에 기초하고,
상기 데이터의 논리 하이 구간이 싱글 주기 펄스의 1/2보다 작으면, 상기 데이터의 상기 값은 0이고,
상기 데이터의 상기 논리 하이 구간이 상기 싱글 주기 펄스의 1/2보다 크면, 상기 데이터의 상기 값은 1이고,
상기 레지스터는 상기 처리 회로로부터 상기 데이터를 직렬적으로 수신하도록 구성되고,
상기 레지스터는:
상기 처리 회로로부터 수신된 상기 데이터를 저장하도록 구성된 데이터 저장 유닛;
상기 제 3 신호의 주기들의 개수를 카운트하고, 그리고 소정의 주기들의 개수에 도달하면 제어 신호를 출력하도록 구성된 제어 로직; 및
상기 제어 로직으로부터의 상기 제어 신호에 응답하여 상기 데이터 저장 유닛에 저장된 상기 데이터를 병렬적으로 출력하도록 구성된 출력 레지스터를 포함하는, 시스템. - 제 1 항에 있어서,
상기 제 1 지연은 상기 제 2 지연보다 긴, 시스템. - 제 1 항에 있어서,
상기 데이터는 상기 제 3 신호의 라이징 에지에서 상기 제 2 신호로부터 독출되는, 시스템. - 제 1 항에 있어서,
상기 데이터는 상기 제 3 신호의 폴링 에지에서 상기 제 2 신호로부터 독출되는, 시스템. - 제 1 항에 있어서,
상기 처리 회로는 플립플롭을 포함하고,
상기 레지스터는 상기 플립플롭으로부터 상기 데이터를 직렬적으로 수신하도록 구성되는, 시스템. - 제 1 항에 있어서,
상기 마스터 장치는 상기 제 1 신호가 출력되는 핀을 포함하는, 시스템. - 제 1 항에 있어서,
상기 마스터 장치의 핀 및 상기 슬레이브 장치의 상기 핀은 싱글 라인으로 서로 연결되는, 시스템. - 제 1 항에 있어서,
상기 마스터 장치는 상기 제 1 신호를 생성하는 신호 발생기를 포함하는, 시스템. - 주기적 펄스를 갖는 제 1 신호를 생성하도록 구성된 마스터 장치; 및
핀, 지연회로, 버퍼, 처리 회로, 및 레지스터를 포함하는 슬레이브 장치를 포함하되,
상기 제 1 신호는 데이터를 포함하고,
상기 슬레이브 장치는 상기 핀에서 상기 제 1 신호를 수신하고, 제 1 지연을 갖는 제 2 신호를 생성하기 위해 상기 제 1 신호를 상기 지연회로를 통하여 지연시키고, 제 2 지연을 갖는 제 3 신호를 생성하기 위해 상기 버퍼를 통하여 상기 제 1 신호를 지연시키고, 그리고 상기 처리 회로에서 상기 제 3 신호를 이용하여 상기 제 2 신호로부터 상기 데이터를 읽고,
상기 데이터의 값은 상기 제 1 신호의 듀티 비에 기초하고,
상기 데이터의 논리 하이 구간이 싱글 주기 펄스의 1/2보다 작으면, 상기 데이터의 상기 값은 0이고,
상기 데이터의 상기 논리 하이 구간이 상기 싱글 주기 펄스의 1/2보다 크면, 상기 데이터의 상기 값은 1이고,
상기 레지스터는 상기 처리 회로로부터 상기 데이터를 직렬적으로 수신하도록 구성되고,
상기 데이터는 헤더 데이터, 테일 데이터, 및 페이로드 데이터를 포함하고,
상기 레지스터는:
상기 처리 회로로부터 수신된 상기 데이터를 저장하도록 구성된 데이터 저장 유닛;
상기 헤더 데이터 및 상기 테일 데이터가 소정 조건을 만족하면 제어 신호를 출력하도록 구성된 제어 로직; 및
상기 제어 로직으로부터의 상기 제어 신호에 응답하여 상기 페이로드 데이터를 병렬적으로 출력하도록 구성된 출력 레지스터를 포함하는, 시스템. - 데이터를 포함하고 주기적 펄스를 갖는 제 1 신호를 수신하도록 구성된 싱글 핀;
상기 제 1 신호를 지연시키고, 제 1 지연을 갖는 제 2 신호를 생성하도록 구성된 지연 회로;
상기 제 1 신호를 지연시키고, 제 2 지연을 갖는 제 3 신호를 생성하도록 구성된 버퍼;
상기 제 3 신호를 이용하여 상기 제 2 신호로부터 상기 데이터를 독출하도록 구성된 처리 회로; 및
상기 처리 회로로부터의 상기 데이터를 직렬적으로 수신하도록 구성된 레지스터를 포함하되,
상기 데이터의 값은 상기 제 1 신호의 듀티 비에 기초하고,
상기 데이터의 논리 하이 구간이 싱글 주기 펄스의 1/2보다 작으면, 상기 데이터의 상기 값은 0이고,
상기 데이터의 상기 논리 하이 구간이 상기 싱글 주기 펄스의 1/2보다 크면, 상기 데이터의 상기 값은 1이고,
상기 레지스터는 상기 처리 회로로부터 상기 데이터를 직렬적으로 수신하도록 구성되고,
상기 레지스터는:
상기 처리 회로로부터 수신된 상기 데이터를 저장하도록 구성된 데이터 저장 유닛;
상기 제 3 신호의 주기들의 개수를 카운트하고, 그리고 소정의 주기들의 개수에 도달하면 제어 신호를 출력하도록 구성된 제어 로직; 및
상기 제어 로직으로부터의 상기 제어 신호에 응답하여 상기 데이터 저장 유닛에 저장된 상기 데이터를 병렬적으로 출력하도록 구성된 출력 레지스터를 포함하는, 장치. - 제 10 항에 있어서,
상기 제 1 지연은 상기 제 2 지연보다 긴, 장치. - 제 10 항에 있어서,
상기 제 3 신호는 클럭 신호이고, 그리고 상기 제 2 신호는 데이터 신호인, 장치. - 제 10 항에 있어서,
상기 데이터는 상기 제 1 신호의 라이징 에지 또는 폴링 에지에서 상기 제 2 신호로부터 독출되는, 장치. - 제 10 항에 있어서,
상기 데이터는 상기 제 1 신호의 상기 듀티 비에 따라 가변하는, 장치. - 제 10 항에 있어서,
상기 장치는 상기 제 2 신호로부터 상기 데이터를 판독하면 저전력 모드에서 동작하는, 장치. - 슬레이브 장치의 동작 방법에 있어서:
핀을 통하여, 데이터를 포함하고 주기적 펄스를 갖는 제 1 신호를 수신하는 단계;
지연 회로를 이용하여, 제 1 지연을 갖는 제 2 신호를 생성하기 위해, 상기 제 1 신호를 지연시키는 단계;
버퍼를 이용하여, 제 2 지연을 갖는 제 3 신호를 생성하기 위해, 상기 제 1 신호를 지연시키는 단계;
처리 회로를 이용하여, 상기 제 3 신호를 이용하여 상기 제 2 신호로부터 상기 데이터를 독출하는 단계; 및
레지스터를 이용하여, 상기 처리 회로로부터 상기 데이터를 직렬적으로 수신하는 단계를 포함하되,
상기 데이터는 상기 제 3 신호의 라이징 에지 또는 폴링 에지에서 상기 제 2 신호로부터 독출되고,
상기 데이터의 값은 상기 제 1 신호의 듀티 비에 기초하고,
상기 데이터의 논리 하이 구간이 싱글 주기 펄스의 1/2보다 작으면, 상기 데이터의 상기 값은 0이고,
상기 데이터의 상기 논리 하이 구간이 상기 싱글 주기 펄스의 1/2보다 크면, 상기 데이터의 상기 값은 1이고,
상기 레지스터는:
상기 처리 회로로부터 수신된 상기 데이터를 저장하도록 구성된 데이터 저장 유닛;
상기 제 3 신호의 주기들의 개수를 카운트하고, 그리고 소정의 주기들의 개수에 도달하면 제어 신호를 출력하도록 구성된 제어 로직; 및
상기 제어 로직으로부터의 상기 제어 신호에 응답하여 상기 데이터 저장 유닛에 저장된 상기 데이터를 병렬적으로 출력하도록 구성된 출력 레지스터를 포함하는, 방법. - 제 16 항에 있어서,
상기 데이터의 상기 값은 상기 제 1 신호의 상기 듀티 비에 대응하는, 방법.
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