Nothing Special   »   [go: up one dir, main page]

KR102253473B1 - 회로기판 - Google Patents

회로기판 Download PDF

Info

Publication number
KR102253473B1
KR102253473B1 KR1020140130924A KR20140130924A KR102253473B1 KR 102253473 B1 KR102253473 B1 KR 102253473B1 KR 1020140130924 A KR1020140130924 A KR 1020140130924A KR 20140130924 A KR20140130924 A KR 20140130924A KR 102253473 B1 KR102253473 B1 KR 102253473B1
Authority
KR
South Korea
Prior art keywords
heat transfer
circuit board
electronic component
coupling member
region
Prior art date
Application number
KR1020140130924A
Other languages
English (en)
Other versions
KR20160038304A (ko
Inventor
민태홍
강명삼
장진혁
고영관
Original Assignee
삼성전기주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전기주식회사 filed Critical 삼성전기주식회사
Priority to KR1020140130924A priority Critical patent/KR102253473B1/ko
Priority to US14/849,880 priority patent/US10015877B2/en
Priority to CN201510633534.2A priority patent/CN105472865B/zh
Publication of KR20160038304A publication Critical patent/KR20160038304A/ko
Application granted granted Critical
Publication of KR102253473B1 publication Critical patent/KR102253473B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0209—External configuration of printed circuit board adapted for heat dissipation, e.g. lay-out of conductors, coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4871—Bases, plates or heatsinks
    • H01L21/4882—Assembly of heatsink parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0204—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate
    • H05K1/0206—Cooling of mounted components using means for thermal conduction connection in the thickness direction of the substrate by printed thermal vias
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0201—Thermal arrangements, e.g. for cooling, heating or preventing overheating
    • H05K1/0203—Cooling of mounted components
    • H05K1/0207—Cooling of mounted components using internal conductor planes parallel to the surface for thermal conduction, e.g. power planes
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0175—Inorganic, non-metallic layer, e.g. resist or dielectric for printed capacitor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/032—Materials
    • H05K2201/0323—Carbon
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/06—Thermal details
    • H05K2201/066—Heatsink mounted on the surface of the printed circuit board [PCB]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structure Of Printed Boards (AREA)
  • Cooling Or The Like Of Electrical Apparatus (AREA)

Abstract

회로기판은 그라파이트 또는 그래핀으로 이루어지는 제1 열전달용 구조체를 포함하며, 제1 열전달용 구조체의 표면에는 프라이머(Primer)층이 구비될 수 있고, 또한, 그라파이트 또는 그래핀의 외면에 프라이머층이 구비된 단위체가 복수 개 결합되어 제1 열전달용 구조체가 구현될 수도 있다.

Description

회로기판{CIRCUIT BOARD}
본 발명의 일실시예는 회로기판에 관련된다.
전자기기의 경량화, 소형화, 고속화, 다기능화, 고성능화 추세에 대응하기 위하여 인쇄회로기판(Printed Circuit Board ; PCB) 등의 회로기판에 복수의 배선층을 형성하는 이른바 다층기판 기술들이 개발되었으며, 더 나아가, 능동소자나 수동소자 등의 전자부품을 다층기판에 탑재하는 기술도 개발되었다.
한편, 다층기판에 연결되는 어플리케이션 프로세서(Application processor; AP)등이 다기능화 및 고성능화 됨에 따라, 발열량이 현저하게 증가되고 있는 실정이다.
JP 2000-349435 A1 JP 1999-284300 A1
본 발명의 일 측면은, 회로기판의 방열성능 향상, 경박단소화, 신뢰성 향상, 노이즈 감소, 제조효율 향상 중 적어도 하나가 가능한 회로기판을 제공할 수 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명의 예시적인 실시예에 따른 회로기판은 제1 열전달용 구조체를 포함하며, 제1 열전달용 구조체는 열전도성이 높은 재질로 이루어진다.
일실시예에서, 제1 열전달용 구조체는 그라파이트 또는 그래핀으로 이루어질 수 있다.
한편, 제1 열전달용 구조체의 표면에는 프라이머(Primer)층이 구비될 수 있다.
또한, 그라파이트 또는 그래핀의 외면에 프라이머층이 구비된 단위체가 복수 개 결합되어 제1 열전달용 구조체가 구현될 수도 있다.
본 발명의 일실시예에 따르면, 회로기판의 경박단소화와 더불어 방열성능이 향상된다.
또한, 회로기판의 신뢰성을 확보하면서도 방열성능을 향상시킬 수 있으므로, 전자제품의 고성능화로 인한 발열 문제에 효과적으로 대응할 수 있다.
또한, 일실시예에서 전원노이즈 등의 문제를 감소시키면서도 핫스팟 등 국지적 영역의 발열로 인한 문제를 해결할 수 있다.
도 1은 본 발명의 일실시예에 따른 회로기판을 개략적으로 예시한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 회로기판을 개략적으로 예시한 단면도이다.
도 3은 본 발명의 일실시예에 따른 회로기판의 평면형상을 개략적으로 예시한 도면이다.
도 4는 본 발명의 일실시예에 따른 회로기판을 개략적으로 예시한 수평단면도이다.
도 5는 본 발명의 다른 실시예에 따른 회로기판을 개략적으로 예시한 수평단면도이다.
도 6은 본 발명의 일실시예에 따른 회로기판의 주요부를 개략적으로 예시한 부분발췌단면도이다.
도 7은 본 발명의 일실시예에 따른 제2 열전달용 구조체를 설명하기 위한 도면이다.
도 8은 본 발명의 다른 실시예에 따른 제2 열전달용 구조체를 설명하기 위한 도면이다.
도 9는 본 발명의 또 다른 실시예에 따른 제2 열전달용 구조체를 설명하기 위한 도면이다.
도 10a는 열전달용 구조체의 표면에 프라이머층을 구비한 상태에서 리플로우 테스트를 수행한 결과를 개략적으로 예시한 도면이다.
도 10b는 열전달용 구조체의 표면에 프라이머층을 구비한 상태에서 솔더팟 테스트를 수행한 결과를 개략적으로 예시한 도면이다.
도 11a는 열전달용 구조체에 직접 절연부를 접촉시킨 상태에서 리플로우 테스트를 수행한 결과를 개략적으로 예시한 도면이다.
도 11b는 열전달용 구조체에 직접 절연부를 접촉시킨 상태에서 솔더팟 테스트를 수행한 결과를 개략적으로 예시한 도면이다.
도 12는 본 발명의 일실시예에 따른 코어부를 처리하는 과정을 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
도시의 간략화 및 명료화를 위해, 도면은 일반적 구성 방식을 도시하고, 본 발명의 설명된 실시예의 논의를 불필요하게 불명료하도록 하는 것을 피하기 위해 공지된 특징 및 기술의 상세한 설명은 생략될 수 있다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니다. 예컨대, 본 발명의 실시예의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다. 서로 다른 도면의 동일한 참조부호는 동일한 구성요소를 나타내고, 유사한 참조부호는 반드시 그렇지는 않지만 유사한 구성요소를 나타낼 수 있다.
명세서 및 청구범위에서 "제 1", "제 2", "제 3" 및 "제 4" 등의 용어는, 만약 있는 경우, 유사한 구성요소 사이의 구분을 위해 사용되며, 반드시 그렇지는 않지만 특정 순차 또는 발생 순서를 기술하기 위해 사용된다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 시퀀스로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 마찬가지로, 여기서 방법이 일련의 단계를 포함하는 것으로 기술되는 경우, 여기에 제시된 그러한 단계의 순서는 반드시 그러한 단계가 실행될 수 있는 순서인 것은 아니며, 임의의 기술된 단계는 생략될 수 있고/있거나 여기에 기술되지 않은 임의의 다른 단계가 그 방법에 부가 가능할 것이다.
명세서 및 청구범위의 "왼쪽", "오른쪽", "앞", "뒤", "상부", "바닥", "위에", "아래에" 등의 용어는, 만약 있다면, 설명을 위해 사용되는 것이며, 반드시 불변의 상대적 위치를 기술하기 위한 것은 아니다. 그와 같이 사용되는 용어는 여기에 기술된 본 발명의 실시예가, 예컨대, 여기에 도시 또는 설명된 것이 아닌 다른 방향으로 동작할 수 있도록 적절한 환경하에서 호환 가능한 것이 이해될 것이다. 여기서 사용된 용어 "연결된"은 전기적 또는 비 전기적 방식으로 직접 또는 간접적으로 접속되는 것으로 정의된다. 여기서 서로 "인접하는" 것으로 기술된 대상은, 그 문구가 사용되는 문맥에 대해 적절하게, 서로 물리적으로 접촉하거나, 서로 근접하거나, 서로 동일한 일반적 범위 또는 영역에 있는 것일 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명의 일실시예에 따른 회로기판(100)을 개략적으로 예시한 단면도이고, 도 2는 본 발명의 다른 실시예에 따른 회로기판(100)을 개략적으로 예시한 단면도이며, 도 3은 본 발명의 일실시예에 따른 회로기판(100)의 평면형상을 개략적으로 예시한 도면이고, 도 4는 본 발명의 일실시예에 따른 회로기판(100)을 개략적으로 예시한 수평단면도이며, 도 5는 본 발명의 다른 실시예에 따른 회로기판(100)을 개략적으로 예시한 수평단면도이고, 도 6은 본 발명의 일실시예에 따른 회로기판(100)의 주요부를 개략적으로 예시한 부분발췌단면도이며, 도 7은 본 발명의 일실시예에 따른 제2 열전달용 구조체를 설명하기 위한 도면이고, 도 8은 본 발명의 다른 실시예에 따른 제2 열전달용 구조체를 설명하기 위한 도면이며, 도 9는 본 발명의 또 다른 실시예에 따른 제2 열전달용 구조체를 설명하기 위한 도면이다.
본 발명의 일실시예에 따른 회로기판(100)은 제1 열전달용 구조체(110)를 포함하며, 제1 열전달용 구조체(110)는 적어도 일부가 절연부에 삽입된다. 이때, 제1 열전달용 구조체(110)는 그라파이트 또는 그래핀으로 이루어지며, 그 외면에 프라이머층(11)이 구비된다. 그리고, 제1 열전달용 구조체(110)는 덩어리 형상으로 이루어진다. 일실시예에서, 제1 열전달용 구조체(110)는 원기둥 또는 다각기둥 형상으로 이루어질 수 있다.
여기서, 그라파이트 또는 그래핀은 XY 방향으로 이루어지는 층상(또는 시트 상) 구조들이 Z 방향으로 적층된 형태를 이룰 수 있으며, XY 평면 방향으로의 열전도도가 월등히 높다. 따라서, 그라파이트나 그래핀의 XY 평면을 열전도 방향으로 배열하게 되면 열을 효과적이고 신속하게 확산시킬 수 있다.
일실시예에서, 절연부는 한 개의 절연층으로 이루어지거나, 복수의 절연층으로 이루어진다. 여기서, 도 1에는 절연부가 3개의 절연층으로 이루어지고, 중심부에 위치되는 절연층이 코어부(10)인 경우가 예시되어 있지만, 이에 한정되는 것은 아니다.
일실시예에서, 제1 열전달용 구조체(110)는 절연부의 중간에 위치된다. 도시된 바와 같이 코어부(10)가 구비된 경우, 코어부(10)를 관통하는 캐비티가 형성되어 캐비티 내에 제1 열전달용 구조체(110)가 삽입될 수 있다.
일실시예에서, 절연부에 형성되는 비아가 제1 열전달용 구조체(110)에 접촉될 수 있다. 이하에서는, 제1 열전달용 구조체(110)의 상부에 위치하는 비아를 제1 비아(V1), 하부에 위치하는 비아를 제2 비아(V2)라 칭한다. 이때, 절연부에는 적어도 하나의 금속패턴이 구비될 수 있으며, 이하에서는, 제1 비아(V1)에 접촉되는 금속패턴을 제1 금속패턴(131), 제2 비아(V2)에 접촉되는 금속패턴을 제2 금속패턴(141)이라 칭한다. 또한, 절연부에는 제4 비아(V4) 및 제5 비아(V5)가 구비될 수 있으며, 제4 비아(V4)의 일단에 접촉되는 금속패턴을 제4 금속패턴(142), 제5 비아(V5)의 타단에 접촉되는 금속패턴을 제4 금속패턴(142)이라 칭한다.
일실시예에서, 제1 열전달용 구조체(110)는 열을 머금는 기능을 수행할 수 있으며, 이러한 기능은 제1 열전달용 구조체(110)의 부피가 클 수록 증가한다. 따라서, 도시된 바와 같이, 제1 열전달용 구조체(110)는 기둥 형상으로 이루어질 수 있다. 이렇게 기둥 형상으로 이루어짐에 따라 하면의 면적이 동일하다면 제1 열전달용 구조체(110)의 체적을 최대화할 수 있다. 그리고, 제1 열전달용 구조체(110)의 하면 및 상면 형상이 다각형 특히 사각형을 이루게 되면, 제1 열전달용 구조체(110)의 하면 및 상면 형상이 원형이나 타원형인 경우에 비하여 제1 전자부품(500)의 소형화 추세나 회로기판(100)의 소형화, 패턴 피치의 미세화 등에 부응할 수 있다. 또한, 도시된 바와 같이, 제1 열전달용 구조체(110)는 제1 비아(V1) 내지 제7 비아(V7)와 같은 일반적인 비아에 비하여 체적이 월등히 크다. 따라서, 제1 열전달용 구조체(110)의 표면, 특히 상면이나 하면에는 비아가 복수 개 접촉될 수 있다. 즉, 제1 열전달용 구조체(110)의 상면 및 하면의 면적 자체가 통상의 비아들 보다는 클 뿐만 아니라, 전체 체적 또한 2배 이상 크다는 것이다. 이에 따라, 열원으로부터 열을 신속하게 흡수하여, 제1 열전달용 구조체(110)와 연결된 다른 경로로 분산시킬 수 있다. 또한, 제1 열전달용 구조체(110)의 두께를 증가시키면 제1 열전달용 구조체(110)와 핫스팟 사이의 거리가 감소되어 핫스팟의 열이 제1 열전달용 구조체(110)로 이동되는 시간이 더 단축될 수 있다.
일실시예에서, 회로기판(100)의 일방에는 제1 전자부품(500)이 실장될 수 있다. 또한, 회로기판(100)은 메인보드 등 부가기판(800)의 일방에 실장될 수 있다. 여기서, 제1 전자부품(500)은 어플리케이션 프로세서(Application Processor;AP) 등의 부품일 수 있으며, 동작시 열이 발생될 수 있다.
한편, 제1 전자부품(500)이 동작함에 따라 열이 발생되는데, 발생된 열을 감지해보면 상대적으로 발열이 심해서 온도가 높게 측정되는 영역이 존재한다. 이러한 영역을 핫스팟(Hot spot)이라 칭하기도 한다. 이러한 핫스팟은 회로기판(100) 중 소정의 영역에 형성될 수 있으며, 특히 제1 전자부품(500) 전체 또는 일부 부근에 핫스팟이 형성된다. 또한, 이러한 핫스팟은 제1 전자부품(500)의 전원단자 부근이나, 스위칭 소자가 상대적으로 밀집된 영역에 형성되기도 한다.
다른 한편으로, 제1 전자부품(500)은 상대적으로 고성능 스펙을 갖는 영역과, 상대적으로 저성능 스펙을 갖는 영역을 각각 포함할 수 있다. 예컨대, 클럭 스피드(Clock Speed)가 1.8GHz인 코어들이 연결된 프로세서와 클럭 스피드가 1.2GHz인 코어들이 연결된 프로세서가 제1 전자부품(500)에서 영역을 달리하여 구비될 수 있다는 것이다. 도 3을 참조하면, 일실시예에서, 제1 전자부품(500)은 제1 단위영역(510) 및 제2 단위영역(520)을 포함할 수 있다. 이때, 제1 단위영역(510)은 제2 단위영역(520)에 비하여 더 빠른 스피드로 연산과정을 수행하며, 이에 따라, 제2 단위영역(520) 보다 더 많은 전력을 소모하게 되고, 제2 단위영역(520) 보다 더 많은 열을 발생시킬 수 있다.
본 발명의 일실시예에 따른 회로기판(100)은 핫스팟에 인접한 영역에 제1 열전달용 구조체(110)가 위치한다. 이에 따라, 핫스팟에서 발생된 열을 신속하게 전달받고, 회로기판(100)의 다른 영역이나, 회로기판(100)이 결합되는 메인보드 등의 다른 디바이스로 열을 분산시킬 수 있다.
일실시예에서, 제1 열전달용 구조체(110)의 적어도 일부는 제1 전자부품(500)의 수직 하방 영역에 위치한다.
한편, 본 발명의 일실시예에 따른 회로기판(100)에는 제2 전자부품(200)이 더 구비될 수 있다. 이때, 캐패시터, 인덕터, 저항 등의 소자가 제2 전자부품(200)에 해당할 수 있다.
제1 전자부품(500)이 어플리케이션 프로세서인 경우, 전원 노이즈를 감소시키기 위하여 캐패시터 등이 어플리케이션 프로세서와 연결될 수 있다. 이때, 캐패시터와 어플리케이션 프로세서 사이의 경로가 짧아질수록 전원 노이즈의 감소 효과가 증대된다.
따라서, 제2 전자부품(200)의 적어도 일부는 제1 전자부품(500)의 수직 하방 영역에 위치될 수 있고, 이에 따라, 전원 노이즈의 감소 효과를 높일 수 있다.
일실시예에서, 제1 전자부품(500) 수직 하방 영역에 제1 열전달용 구조체(110)의 대부분이 위치될 수 있다. 또한, 제1 열전달용 구조체(110) 상면의 면적은 제1 전자부품(500) 상면의 면적보다 작을 수 있다. 더 나아가, 제1 열전달용 구조체(110) 상면의 면적은 제1 전자부품(500)의 핫스팟 영역의 너비에 대응되도록 결정될 수 있다.
이에 따라, 핫스팟의 열이 제1 열전달용 구조체(110)로 신속하게 이동될 수 있다. 또한, 회로기판(100)의 경량화 및 워피지 감소에 유리하다. 그뿐만 아니라, 제1 열전달용 구조체(110)를 회로기판(100)에 배치시키는 공정의 효율성이 향상될 수 있다.
한편, 제1 전자부품(500)의 수직 하방 영역에 제2 전자부품(200)의 대부분이 위치될 수 있다. 이때, 제1 전자부품(500)의 수직 하방 영역 중에서, 전술한 제1 열전달용 구조체(110)가 위치하지 않는 영역에 제2 전자부품(200)이 위치될 수 있다. 또한, 제1 열전달용 구조체(110)는 제2 전자부품(200)에 비하여 핫스팟에 가까운 영역에 위치될 수 있다.
도 1 내지 도 4를 참조하면, 제1 코어층(11)에 구비된 캐비티들 내부에 제1 열전달용 구조체(110)들과 제2 전자부품(200)들이 삽입될 수 있음이 이해될 수 있을 것이다. 즉, 코어부(10)에 제1 캐비티(C1) 및 제2 캐비티(C2)가 구비되어, 제1 캐비티(C1)에는 제1 열전달용 구조체(110)가 삽입되며, 제2 캐비티(C2)에는 제2 전자부품(200)이 삽입될 수 있다는 것이다. 또한, 제1 전자부품(500)의 수직 하방 영역에서 제1 열전달용 구조체(110)들과 제2 전자부품(200)들이 인접되게 배치될 수 있으며, 특히 제1 열전달용 구조체(110)들은 도 4에 예시된 핫스팟 부근에 집중적으로 배치될 수 있음이 이해될 수 있을 것이다.
이에 따라, 제2 전자부품(200)에 의한 전원 노이즈 감소 효과를 최대화 하면서도 핫스팟의 열을 신속하게 이동시킬 수 있다.
일실시예에서, 제1 전자부품(500)은 솔더(S) 등에 의하여 회로기판(100)에 결합될 수 있다. 이때, 제1 전자부품(500)은 솔더(S)에 의하여 전술한 제1 금속패턴(131), 제3 금속패턴(133), 제7 금속패턴(134) 등에 결합될 수 있다.
또한, 회로기판(100)의 제2 금속패턴(141), 제4 금속패턴(142), 제5 금속패턴(143), 제6 금속패턴(144) 등은 솔더(S)를 매개로 메인보드 등의 부가기판(800)에 연결될 수 있다. 일실시예에서, 제2 금속패턴(141)과 부가기판(800) 사이에는 일반적인 솔더(S)가 아니라 제1 열전달용 구조체(110)와 유사한 재질 및 형상으로 이루어지는 제3 열전달용 구조체(L1)가 구비될 수 있다. 즉, 제1 열전달용 구조체(110)의 열을 부가기판(800)으로 신속하게 전달하기 위하여, 일반적인 솔더(S)보다 열전도성이 큰 물질로 덩어리 형상을 이루는 제3 열전달용 구조체(L1)를 이용하여 제2 금속패턴(141)과 부가기판(800)을 연결할 수 있다는 것이다. 또한, 제3 열전달용 구조체(L1)의 열을 신속하게 받아 분산 또는 발산할 수 있도록 부가기판(800)에 방열부(L2)를 구비할 수 있다. 이 방열부(L2)는 부가기판(800)의 상면 방향으로 노출되며, 필요에 따라 하면 방향으로도 노출되어 열 발산 효율을 향상시킬 수 있다.
이에 따라, 핫스팟에서 발생된 열이 제1 금속패턴(131)-제1 비아(V1)-제1 열전달용 구조체(110)-제2 비아(V2)-제2 금속패턴(141)의 경로를 거쳐 부가기판(800)으로 신속하게 전달될 수 있다.
한편, 도 1에 예시된 바와 같이 제1 금속패턴(131) 내지 제7 금속패턴(134)이 절연부 외면으로 노출되게 구비되는 경우, 제1 내지 제4 금속패턴(142)은 일종의 접속패드로써의 기능을 수행할 수 있다. 또한, 도시되지는 않았지만, 금속패턴의 일부를 노출시키면서 금속패턴의 다른 부분들과 절연부 등을 보호하기 위하여 솔더레지스트층이 구비될 수도 있다. 또한, 솔더레지스트층 외부로 노출된 금속패턴들의 표면에는 니켈-금 도금층 등 다양한 표면처리층이 구비될 수 있다.
그라파이트 또는 그래핀 등은 일반적으로 층상 구조를 이루며, 각 층 상호간의 결합력인 층간 결합력이 작은 편이다. 따라서, 제1 열전달용 구조체(110)를 그라파이트 또는 그래핀으로 구현할 경우, 제1 열전달용 구조체(110)를 제조하거나, 제1 열전달용 구조체(110)를 포함하는 회로기판(100)을 제조하는 과정에서, 그라파이트 또는 그래핀의 층들이 분리되는 형태로 손상이 발생될 수 있다. 또한, 회로기판(100)이 완성된 이후에도 그라파이트 또는 그래핀의 층간 박리 등으로 인하여 신뢰성이 감소될 수 있다.
이러한 문제점들을 해결하기 위하여, 본 발명의 일실시예에서는, 제1 열전달용 구조체(110)의 표면에 프라이머층(111)을 구비한다.
일실시예에서, 프라이머층(111)은 이소 프로필 알코올(Iso Propyl Alcohol;IPA) 또는 아크릴(Acryl)계 실란(Silan)을 포함하는 프라이머로 이루어질 수 있다. 또한, 프라이머층(111)은 MPS(3-(trimethoxysilyl)propylmethacrylate) 로 이루어질 수 있으며, 실란(Silan)계 첨가제가 추가될 수 있다.
이와 같이 제1 열전달용 구조체(110)의 표면에 프라이머층이 구비됨에 따라, 그라파이트 또는 그래핀의 층간 결합력이 향상되며, 그 결과 제1 열전달용 구조체(110)의 제조과정 및 제1 열전달용 구조체(110)를 포함하는 회로기판(100) 제조과정에서의 손상 위험성이 감소될 수 있다. 또한, 회로기판(100) 완성 후에도 신뢰성이 개선될 수 있다.
한편, 제1 열전달용 구조체(110)의 표면이 절연부와 직접 접촉될 경우 리플로우(Reflow) 공정이나 솔더팟(Solder pot) 공정 등을 진행하는 과정에서 제1 열전달용 구조체(110)와 절연부 사이가 벌어지는 현상이 발생될 수 있으며, 이러한 현상을 디라미네이션(Delamination) 현상이라고 칭하기도 한다. 이때, 전술한 프라이머층(111)은 제1 열전달용 구조체(110)와 절연부 사이의 밀착력을 향상시키는 기능도 수행할 수 있다.
도 10a는 열전달용 구조체의 표면에 프라이머층(111)을 구비한 상태에서 리플로우 테스트를 수행한 결과를 개략적으로 예시하고, 도 10b는 열전달용 구조체의 표면에 프라이머층(111)을 구비한 상태에서 솔더팟 테스트를 수행한 결과를 개략적으로 예시한다. 그리고, 도 11a는 열전달용 구조체에 직접 절연부를 접촉시킨 상태에서 리플로우 테스트를 수행한 결과를 개략적으로 예시하고, 도 11b는 열전달용 구조체에 직접 절연부를 접촉시킨 상태에서 솔더팟 테스트를 수행한 결과를 개략적으로 예시한다.
도 10a 내지 도 11b를 참조하면, 프라이머층(111)이 없을 경우 리플로우 공정을 수행하거나 솔더(S)팟 공정을 수행하게 되면 열전달용 구조체와 절연부 사이에 들뜬 공간(D)이 형성되지만, 열전달용 구조체의 표면에 프라이머가 구비됨에 따라 열전달용 구조체와 절연부 사이의 밀착력이 향상될 수 있음이 이해될 수 있을 것이다. 여기서, 열전달용 구조체는 전술한 제1 열전달용 구조체(110) 또는 후술된 제2 열전달용 구조체 중 적어도 하나를 의미할 수 있다.
이에 따라, 본 발명의 일실시예에 따른 회로기판(100)은 제1 열전달용 구조체(110)와 절연부 사이의 디라미네이션 현상이 감소될 수 있다.
한편, 도 1 등을 다시 참조하면, 제1 열전달용 구조체(110)의 표면에 프라이머층(111)이 구비된 경우, 전술한 제1 비아(V1)나 제2 비아(V2)는 프라이머층(111)을 관통하여 제1 열전달용 구조체(110), 특히 그라파이트 또는 그래핀과 직접 접촉될 수 있다. 이에 따라, 프라이머층(111)으로 인한 열전달 성능 감소를 최소화할 수 있다.
다른 실시예에서, 그라파이트 또는 그래핀의 표면에 프라이머층(111)이 형성되어 이루어지는 단위체 복수 개(110-1, 110-2, 110-3, 110-4)가 서로 접촉되도록 배열되어 제1 열전달용 구조체(110)를 이룰 수 있다. 여기서, 단위체는 그라파이트 또는 그래핀이 적어도 한 층 이상 적층된 것의 표면에 프라이머층(111)이 구비된 것일 수 있다.
이때, 단위체 각각은 그라파이트 또는 그래핀의 XY 평면이 수직 방향과 평행을 이루게 배열됨으로써 수직방향의 열전달 성능을 극대화할 수 있다. 즉, 제1 전자부품(500)에서 발생된 열이 제1 금속패턴(131) 및 제1 비아(V1)를 거쳐 제1 열전달용 구조체(110)에 전달되며, 단위체의 XY평면을 따라 신속하게 하방으로 이동된 후, 제2 비아(V2) 및 제2 금속패턴(141) 방향으로 이동될 수 있다는 것이다.
또한, 단위체들 각각은 수평방향으로 배열되면서 서로 접촉될 수 있다. 즉, 그라파이트 또는 그래핀의 XY 평면이 수직방향과 평행을 이루도록 배열된 단위체들 각각이, 그라파이트 또는 그래핀의 Z축 방향으로 연속적으로 배열될 수 있다는 것이다.
이에 따라, 열전도 경로 상에서 프라이머층으로 인한 수직방향의 열전도 성능 감소가 최소화되면서도 제1 열전달용 구조체(110) 자체의 부피를 증가시킬 수 있다. 또한, 제1 열전달용 구조체(110)의 부피가 동일한 경우를 기준으로, 단위체(110-1~4)의 수가 증가될 수록 단위체 각각을 이루는 그라파이트 또는 그래핀의 층수가 감소된다. 그 결과, 더 적은 수의 층상구조를 이루는 그라파이트 또는 그래핀 덩어리에 프라이머층(111)에 의한 압축력이 인가되므로, 각 층에 분배되는 압축력은 증가하게 된다. 따라서, 단위체를 이루는 그라파이트 또는 그래핀의 층상 구조가 박리되는 현상이 더욱 감소될 수 있는 것이다.
다른 한편으로, 제1 전자부품(500)의 단자 중에서 제1 금속패턴(131)에 연결되는 단자는 미도시된 별도의 접지단자(Ground terminal)와 전기적으로 연결될 수 있다. 여기서, 접지단자는 회로기판(100)이나 부가기판(800) 중 적어도 하나에 구비될 수 있다.
또한, 제1 전자부품(500)의 단자 중에서 제1 금속패턴(131)에 연결되는 단자가 더미단자일 수 있다. 이때, 더미단자는 제1 전자부품(500)의 열을 제1 전자부품(500) 외부로 전달하는 통로로써의 기능만을 수행하는 것일 수도 있다.
도 1 내지 도 9를 참조하면, 본 발명의 일실시예에 따른 회로기판(100)은 코어부(10)를 포함할 수 있다. 코어부(10)는 회로기판(100)의 강성을 보강하여 워피지로 인한 문제를 완화시키는 역할을 수행할 수 있다. 또한, 열전도성이 큰 물질을 코어부(10)에 포함시킴으로써, 전술한 핫스팟 등의 국지적 영역에서 발생된 열을 회로기판(100)의 다른 부분으로 신속하게 분산시켜 과열로 인한 문제를 완화시킬 수도 있다.
한편, 코어부(10)의 상면에는 제1 상부 절연층(121)이 구비되고, 코어부(10)의 하면에는 제1 하부 절연층(121')이 구비될 수 있다. 또한, 필요에 따라 제2 상부 절연층(122) 및 제2 하부 절연층(122')이 더 구비될 수도 있다.
일실시예에서, 코어부(10)에는 제2 열전달용 구조체가 포함될 수 있다. 예컨대, 코어부(10)는 그라파이트 또는 그래핀 등으로 이루어진 제1 코어층(11)을 포함할 수 있다. 여기서, 그라파이트 등은 XY 평면 방향으로의 열전도도가 월등히 높으며, 이에 따라, 열을 효과적이고 신속하게 확산시킬 수 있다.
일실시예에서, 제2 열전달용 구조체는 제1 열전달용 구조체(110)의 측면에 직접 접촉될 수 있다. 예컨대, 코어부(10)에 구비되는 제1 캐비티(C1)로 제2 열전달용 구조체의 측면이 노출되고, 제1 열전달용 구조체(110)가 제1 캐비티(C1)에 접촉될 수 있다는 것이다. 다른 실시예에서, 제2 열전달용 구조체와 제1 열전달용 구조체(110) 사이의 영역에 열전도성이 높은 물질이 구비될 수도 있다. 이때 열전도성이 높은 물질로 써멀 인터페이스 머터리얼(Thermal Interface Material; TIM)을 적용할 수 있다. 이 TIM에는 고분자-금속 복합재료, 세라믹 복합재료 및 탄소계 복합 재료 등이 포함될 수 있다. 예컨대, 에폭시와 탄소섬유 충전제가 혼합된 물질(열전도도 약 660W/mk), 질화실리콘(Silicon Nitride; Si3N4, 열전도도 약 200~320W/mk), 에폭시와 질화붕소(Boron Nitride; BN, 열전도도 약 19W/mk)가 써멀 인터페이스 머터리얼로 적용될 수 있다. 이에 따라, 제1 열전달용 구조체(110)로 유입된 열이, 수직방향으로 이동될 뿐만 아니라, 제2 열전달용 구조체를 통해 수평방향으로도 신속하게 분산될 수 있다.
이렇게, 제1 열전달용 구조체(110)와 제2 열전달용 구조체가 직접 접촉되거나 TIM을 매개로 연결됨에 따라, 제1 전자부품(500) 등의 열이 제1 열전달용 구조체(110)로 신속하게 이동된 후, 하방으로만 전달되는 경우에 비하여 더 신속하게 열이 분산될 수 있다. 또한, 회로기판(100)의 관점에서 핫스팟 등의 특정 영역만 과도하게 온도가 상승하는 경우에 비하여, 회로기판(100) 전체에 고르게 열이 분산됨에 따라 회로기판(100)에 탑재된 각종 부품이나 요소들 각각의 온도 편차가 완화될 수 있으므로 신뢰성이 향상될 수 있다. 또한, 회로기판(100) 전체로 신속하게 열이 분산되므로, 회로기판(100) 전체가 일종의 방열판 역할을 수행하게 되어 결과적으로 방열 면적이 증가되는 효과를 구현할 수 있다.
일실시예에서, 코어부(10)의 표면에는 제1 회로패턴(P1) 및 제2 회로패턴(P2) 등이 구비될 수 있고, 코어를 관통하는 스루비아(TV)에 의하여 제1 회로패턴(P1)과 제2 회로패턴(P2)이 전기적으로 연결될 수 있다. 또한, 제1 회로패턴(P1)은 제4 비아(V4)에 의하여 제3 금속패턴(133)과 연결될 수 있고, 제2 회로패턴(P2)은 제5 비아(V5)에 의하여 제4 금속패턴(142)과 연결될 수 있다. 그리고, 제3 금속패턴(133)은 솔더(S)에 의하여 제1 전자부품(500)과 연결될 수 있으며, 제4 금속패턴(142)은 솔더(S)에 의하여 부가기판(800)의 접속패드(810)와 연결될 수 있다. 이에 따라, 제1 전자부품(500)과 부가기판(800) 사이에 전기적 신호를 송수신할 수 있게 된다.
한편, 제1 코어층(11)의 일면에는 제2 코어층(12)이 구비되고, 제1 코어층(11)의 타면에는 제3 코어층(13)이 구비될 수 있다. 일실시예에서, 제2 코어층(12) 및 제3 코어층(13) 중 적어도 하나는 PPG 등의 절연물질로 이루어질 수 있다. 다른 실시예에서, 제2 코어층(12) 및 제3 코어층(13)은 구리나 인바(Invar) 등의 금속으로 이루어질 수도 있다. 또 다른 실시예에서, 제1 코어층(11)이 인바(Invar)로 이루어지고 제2 코어층(12) 및 제3 코어층(13)이 구리로 이루어질 수도 있다. 여기서, 제2 코어층(12) 및 제3 코어층(13)중 적어도 하나가 도전성 물질로 이루어진 경우에는, 코어부(10) 표면에 제1 회로패턴(P1)이나 제2 회로패턴(P2) 등이 구비됨에 따라 의도하지 않은 경로로 신호가 전송되는 문제가 발생될 수 있으므로, 코어부(10)의 표면에 절연성을 확보하기 위한 수단이 구비될 수 있다.
일실시예에서, 코어부(10)의 제2 캐비티(C2)에는 제2 전자부품(200)이 삽입된다. 그리고, 제2 전자부품(200)은 제6 비아(V6)에 의하여 제7 금속패턴(134)과 연결되고, 제7 비아(V7)에 의하여 제6 금속패턴(144)과 연결될 수 있다. 한편, 제2 전자부품(200)은 인덕터, 캐패시터 등의 수동소자일 수 있으며, 필요에 따라 IC 등의 능동소자가 제2 전자부품(200)으로써 탑재될 수도 있다. 특히, 제2 전자부품(200)이 캐패시터인 경우, 제7 금속패턴(134)과 연결되는 제1 전자부품(500)의 단자는 전원단자일 수 있다. 즉, 제2 전자부품(200)이 디커플링 캐패시터로써 탑재되어 제1 전자부품(500)의 전원 노이즈를 감소시키는 역할을 수행할 수 있다는 것이다.
이 경우, 제2 전자부품(200)과 제1 전자부품(500) 사이의 경로가 짧아질 수록 노이즈 감소효과가 향상되는데, 이를 위하여 본 발명의 일실시예에 따른 회로기판(100)에서는 제2 전자부품(200)의 적어도 일부가 제1 전자부품(500)의 수직 하방 영역에 배치한다.
도시되지는 않았지만, 코어부(10)를 관통하는 캐비티 대신 코어부(10)의 일부가 함몰된 리세스부가 구비될 수 있으며, 이 리세스부에 제1 열전달용 구조체(110)나 제2 전자부품(200)을 삽입할 수 있다.
한편, 도 1을 참조하면, 제1 열전달용 구조체(110)의 두께는 제2 회로패턴(P2)의 하면 부터 제1 회로패턴(P1)의 상면 까지의 두께보다 두껍게 구현될 수 있다. 더 나아가, 제1 열전달용 구조체(110)의 상면은 제1 회로패턴(P1)의 상면에 비하여 회로기판(100)의 상면에 가깝게 위치될 수 있다. 이에 따라, 제1 열전달용 구조체(110)의 열용량이 증가되어 열을 머금는 기능이 향상될 수 있다. 또한, 제1 열전달용 구조체(110)와 핫스팟 사이의 거리가 감소되어 핫스팟의 열이 제1 열전달용 구조체(110)로 이동되는 시간이 더 단축될 수 있다.
또한, 도 2를 참조하면, 제1 상부 절연층(121) 상에 제2 상부 절연층(122)이 형성될 수도 있지만, 이 경우에도, 회로기판(100)의 외면과 제1 열전달용 구조체(110) 사이에 구비되는 제1 비아(V1) 또는 제2 비아(V2)의 높이는 회로기판(100)의 외면과 내층패턴(P1', P2') 사이를 연결하는 비아의 높이보다 작도록 함으로써 제1 열전달용 구조체(110)의 열용량을 증가시키는 동시에 열 분산 속도를 향상시킬 수 있음이 이해될 수 있을 것이다.
도 6을 참조하면, 코어부(10)의 표면에 절연막(14)이 구비될 수 있다. 일실시예에서, 제1 코어층(11) 내지 제3 코어층(13)이 열전도성을 가질 뿐만 아니라 전기 전도성을 가질 수도 있다. 따라서, 코어부(10) 표면에 제1 회로패턴(P1) 등을 구비할 경우 코어부(10)에 의하여 원하지 않는 경로로 통전되는 현상을 방지할 필요가 있다. 여기서 절연막(14)은 페럴린(Parylene) 등을 코어부(10) 표면에 기상증착하여 형성될 수 있다. 즉, 도 6에 예시된 스루비아(TV)를 형성하기 위한 스루비아홀을 코어부(10)에 가공한 상태에서, 코어부(10) 표면에 절연물질을 제공함으로써 스루비아(TV)홀 내부에도 절연막(14)을 형성할 수 있다. 이에 따라 스루비아(TV)나 제1 회로패턴(P1), 제2 회로패턴(P2) 등과 코어부(10) 사이의 절연성을 확보할 수 있게 되는 것이다.
한편, 일실시예에서, 제2 코어층(12)과 제3 코어층(13)을 관통하여 제1 코어층(11)의 일부를 노출시키는 코어비아홀 형성될 수 있다. 이 코어비아홀에 도전성 물질이 구비되어 이루어지는 제8비아는 제1 코어층(11)과 직접 접촉될 수 있다. 여기서, 코어비아홀이 구비된 상태에서 코어부(10) 표면에 절연막(14)을 형성할 경우, 노출된 제1 코어층(11) 표면에도 절연막(14)이 형성되므로 제1 코어층(11)과 제8 비아(V8)는 절연막(14)을 사이에 두고 접촉될 수 있다. 이렇게 제1 코어층(11)과 직접(또는 절연막(14)이 있을 경우 간접)적으로 접촉되는 제8 비아(V8)로 열이 이동될 경우 제1 코어층(11)을 따라 회로기판(100)에 수평인 방향으로 열이 신속하게 분산될 수 있게 된다.
일실시예에서 제2 열전달용 구조체가 그라파이트 또는 그래핀으로 이루어질 수 있는데, 이 경우 그라파이트 또는 그래핀 등은 층간 결합력이 상대적으로 낮은 편이다. 따라서, 회로기판(100)을 제조하는 과정에서 제2 열전달용 구조체가 파손되거나, 회로기판(100)이 완성된 후에도 층간 결합력이 약화되어 신뢰성 문제를 유발할 수 있다.
도 6에 예시된 바와 같이, 제1 코어층(11)에 관통공(11c)이 구비되고, 제2 코어층(12) 및 제3 코어층(13)이 관통공(11c)를 통해 일체로 연결되어 제1 코어층(11)을 견고하게 지지하도록 할 수 있다. 이에 따라, 제1 코어층(11)이 그라파이트 등으로 이루어지더라도 층간 결합력이 강화될 수 있다.
도 7을 참조하면, 제1 코어층(11) 외면에 프라이머층(111)이 구비된 예가 도시되어 있다. 즉, 그라파이트 시트의 외면에 프라이머층(111)을 구비함으로써 층간 결합력을 향상시킬 수 있다는 것이다. 이때, 프라이머층(111)은 그라파이트의 끼리의 층간 결합력을 향상시킬 뿐만 아니라, 제1 코어층(11)과 제2 코어층(12) 사이 및 제1 코어층(11)과 제3 코어층(13) 사이의 층간 결합력을 향상시키는 기능도 수행할 수 있다.
다른 실시예에서, 도 8을 참조하면, 그라파이트의 표면에 프라이머층(111)이 구비되어 이루어지는 단위체들(11-1, 11-2, 11-3, 11-4)을 수직방향으로 적층하여 제1 코어층(11)을 구현할 수 있다. 이 경우 제1 코어층(11)의 수평방열 기능 감소를 최소화하면서도 제1 코어층(11)의 수직방향의 박리 문제를 완화시킬 수 있다.
또 다른 실시예에서, 도 9를 참조하면, 그라파이트의 표면에 프라이머층(111)이 구비되어 이루어지는 단위체들(11-1', 11-2', 11-3', 11-4')을 수평방향으로 결합하여 제1 코어층(11)을 구현할 수 있다. 여기서, 그라파이트의 XY 평면은 수직방향에 평행하도록 배치될 수 있다. 이 경우, 수평방향의 방열기능은 다소 감소되지만, 제1 코어층(11)을 이용한 수직방열 성능이 향상될 수 있다.
도 12는 본 발명의 일실시예에 따른 코어부(10)를 처리하는 과정을 설명하기 위한 도면이다. 도 12를 참조하면, 제1 코어층(11), 제2 코어층(12) 및 제3 코어층(13)을 포함하는 코어에 비아홀을 형성하고, 비아홀 내면을 포함하여 코어 표면에 절연막(14)을 형성한 후 제1 회로패턴(P1), 스루비아(TV), 제2 회로패턴(P2)을 형성할 수 있다. 이에 따라, 제1 회로패턴(P1) 등과 코어부(10) 사이의 절연성이 확보될 수 있다.
100 : 회로기판 110 : 제1 열전달용 구조체
111 : 프라이머층 120 : 절연부
121 : 제1 상부 절연층 121': 제1 하부 절연층
122 : 제2 상부 절연층 122': 제2 하부 절연층
131 : 제1 금속패턴 133 : 제3 금속패턴
134 : 제7 금속패턴 141 : 제2 금속패턴
142 : 제4 금속패턴 143 : 제5 금속패턴
144 : 제6 금속패턴 S : 솔더
200 : 제2 전자부품 V1 : 제1 비아
V2 : 제2 비아 V4 : 제4 비아
V5 : 제5 비아 V6 : 제6 비아
V7 : 제7 비아 V8 : 제8 비아
10 : 코어부 11 : 제1 코어층
12 : 제2 코어층 13 : 제3 코어층
14 : 절연막 P1 : 제1 회로패턴
P2 : 제2 회로패턴 TV : 스루비아
500 : 제1 전자부품 800 : 부가기판
810 : 접속패드 L1 : 제3 열전달용 구조체
L2 : 방열부 C1 : 제1 캐비티
C2 : 제2 캐비티

Claims (18)

  1. 그라파이트 또는 그래핀 재질로 이루어지며, 그 표면을 둘러싸는 프라이머층이 구비된 제1 열전달용 구조체의 적어도 일부가 절연부에 삽입되고,
    상기 제1 열전달용 구조체의 프라이머층을 관통하며 상기 그라파이트 또는 그래핀에 일면이 접촉되는 비아; 를 포함하는 회로기판.
  2. 청구항 1에 있어서,
    상기 비아의 타면에 접촉되는 금속패턴;을 더 포함하는 회로기판.
  3. 청구항 2에 있어서,
    상기 금속패턴에 결합되는 결합부재; 및 상기 결합부재에 접촉되는 제1 전자부품;을 더 포함하는 회로기판.
  4. 청구항 3에 있어서,
    상기 제1 전자부품은, 제1 영역 및 상기 제1 전자부품의 동작시 상기 제1 영역보다 온도가 높아지는 제2 영역을 포함하고, 상기 제2 영역의 적어도 일부가 상기 결합부재에 접촉되는 회로기판.
  5. 청구항 2에 있어서,
    상기 제1 열전달용 구조체가 다면체로 이루어지고, 상기 제1 열전달용 구조체의 표면 중 동일한 면에 상기 비아가 복수 개 접촉되는 회로기판.
  6. 청구항 2에 있어서,
    상기 프라이머층은 실란(Silan)계 프라이머를 포함하는 회로기판.
  7. 청구항 1에 있어서,
    상기 제1 열전달용 구조체가 상면과 하면을 포함하는 육면체로 이루어지고,
    상기 제1 열전달용 구조체의 상면에 위치되며, 상기 그라파이트 또는 상기 그래핀에 일면이 접촉되는 제1 비아;
    상기 제1 비아의 타면에 접촉되는 제1 금속패턴;
    상기 제1 열전달용 구조체의 하면에 위치되며, 상기 그라파이트 또는 상기 그래핀에 일면이 접촉되는 제2 비아; 및
    상기 제2 비아의 타면에 접촉되는 제2 금속패턴;
    을 더 포함하는 회로기판.
  8. 청구항 7에 있어서,
    상기 제1 금속패턴에 제1 결합부재가 접촉되고, 상기 제1 결합부재에는 제1 전자부품이 접촉되는 회로기판.
  9. 청구항 8에 있어서,
    상기 제2 금속패턴에 제2 결합부재가 접촉되고, 상기 제2 결합부재에는 부가기판이 접촉되며, 상기 제1 전자부품에서 발생된 열이 상기 제1 결합부재, 상기 제1 금속패턴, 상기 제1 비아, 상기 제1 열전달용 구조체, 상기 제2 비아, 상기 제2 금속패턴 및 상기 제2 결합부재를 거쳐 상기 부가기판에 전달되는 회로기판.
  10. 청구항 9에 있어서,
    상기 부가기판을 관통하여 상부면 및 하부면이 노출되되 열전도성 물질로 이루어지는 방열부의 상면에 상기 제2 결합부재가 결합되는 회로기판.
  11. 청구항 10에 있어서,
    상기 제2 결합부재는 열전도성 물질로 이루어지는 기둥 형상을 가지는 회로기판.
  12. 청구항 9에 있어서,
    상기 제1 전자부품은 제1 영역과, 상기 제1 영역보다 클럭스피드가 높은 제2 영역을 포함하고,
    상기 제2 영역에서 상기 제1 결합부재 까지의 거리가 상기 제1 영역에서 상기 제1 결합부재 까지의 거리보다 작은 회로기판.
  13. 청구항 12에 있어서,
    상기 부가기판을 관통하여 상부면 및 하부면이 노출되며 열전도성 물질로 이루어지는 방열부의 상면에 상기 제2 결합부재가 결합되되, 상기 제2 결합부재는 열전도성 물질로 이루어지는 기둥 형상을 가지는 회로기판.
  14. 청구항 1에 있어서,
    상기 회로기판의 상부에는 제1 전자부품이 탑재되며,
    상기 제1 열전달용 구조체의 적어도 일부는 상기 제1 전자부품의 수직 하방에 위치하는 회로기판.
  15. 청구항 14에 있어서,
    상기 절연부 내에 구비되고, 상기 제1 전자부품의 수직 하방에 적어도 일부가 위치되는 제2 전자부품을 더 포함하는 회로기판.
  16. 청구항 15에 있어서,
    상기 제1 전자부품은, 제1 영역 및 상기 제1 전자부품의 동작시 상기 제1 영역보다 온도가 높아지는 제2 영역을 포함하고,
    상기 제1 영역보다 상기 제2 영역이 상기 제1 열전달용 구조체에 근접되는 회로기판.
  17. 적어도 한 층의 그라파이트 또는 그래핀의 외면이 프라이머층으로 둘러쌓여 이루어지는 단위체 복수 개가 접촉되어 이루어지는 제1 열전달용 구조체의 적어도 일부가 절연부에 삽입되고,
    상기 제1 열전달용 구조체의 프라이머층을 관통하며 상기 적어도 한 층의 그라파이트 또는 그래핀에 일면이 접촉되는 비아; 를 포함하는 회로기판.
  18. 청구항 17에 있어서,
    상기 단위체의 그라파이트 또는 그래핀은 XY 평면이 수직방향과 평행하며, 상기 단위체의 그라파이트 또는 그래핀의 Z 방향으로 상기 단위체가 배열되는 회로기판.
KR1020140130924A 2014-09-30 2014-09-30 회로기판 KR102253473B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140130924A KR102253473B1 (ko) 2014-09-30 2014-09-30 회로기판
US14/849,880 US10015877B2 (en) 2014-09-30 2015-09-10 Circuit board comprising heat transfer structure
CN201510633534.2A CN105472865B (zh) 2014-09-30 2015-09-29 包括传热结构的电路板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140130924A KR102253473B1 (ko) 2014-09-30 2014-09-30 회로기판

Publications (2)

Publication Number Publication Date
KR20160038304A KR20160038304A (ko) 2016-04-07
KR102253473B1 true KR102253473B1 (ko) 2021-05-18

Family

ID=55586031

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140130924A KR102253473B1 (ko) 2014-09-30 2014-09-30 회로기판

Country Status (3)

Country Link
US (1) US10015877B2 (ko)
KR (1) KR102253473B1 (ko)
CN (1) CN105472865B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9721868B2 (en) * 2009-07-30 2017-08-01 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit (3DIC) having a thermally enhanced heat spreader embedded in a substrate
KR102295105B1 (ko) * 2014-12-29 2021-08-31 삼성전기주식회사 회로기판 및 회로기판 제조방법
FR3060846B1 (fr) * 2016-12-19 2019-05-24 Institut Vedecom Procede d’integration de puces de puissance et de bus barres formant dissipateurs thermiques
DE102017126268A1 (de) * 2017-11-09 2019-05-09 Osram Opto Semiconductors Gmbh Träger, Anordnung mit einem Substrat und einem Träger und Verfahren zum Herstellen eines Trägers
KR102149794B1 (ko) * 2018-11-26 2020-08-31 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US11171118B2 (en) 2019-07-03 2021-11-09 Micron Technology, Inc. Semiconductor assemblies including thermal circuits and methods of manufacturing the same
US11206749B2 (en) 2019-08-02 2021-12-21 Micron Technology, Inc. Tubular heat spreaders for memory modules and memory modules incorporating the same
TWI754457B (zh) * 2020-11-17 2022-02-01 欣興電子股份有限公司 具有散熱塊的線路基板及其封裝結構
DE102021123731A1 (de) * 2021-09-14 2023-03-16 TDK Europe GmbH Elektrisches Bauteil mit verbesserter Kühlung und entsprechendes Modul

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080572A (ja) * 2008-09-25 2010-04-08 Denso Corp 電子装置
KR101432530B1 (ko) * 2014-04-15 2014-08-21 실리콘밸리(주) 천연 그라파이트와 합성 그라파이트를 적층한 열확산시트 및 그 제조방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5089443A (en) * 1990-05-30 1992-02-18 Prime Computer, Inc. Method of making a semiconductor heat sink
US5958572A (en) * 1997-09-30 1999-09-28 Motorola, Inc. Hybrid substrate for cooling an electronic component
JP3684830B2 (ja) 1998-03-27 2005-08-17 イビデン株式会社 プリント配線板
US6156980A (en) * 1998-06-04 2000-12-05 Delco Electronics Corp. Flip chip on circuit board with enhanced heat dissipation and method therefor
JP4187352B2 (ja) 1999-06-02 2008-11-26 イビデン株式会社 ビルドアップ多層プリント配線板及びビルドアップ多層プリント配線板の製造方法
KR20080111567A (ko) * 1999-09-02 2008-12-23 이비덴 가부시키가이샤 프린트배선판 및 그 제조방법
US6744135B2 (en) * 2001-05-22 2004-06-01 Hitachi, Ltd. Electronic apparatus
US6519154B1 (en) * 2001-08-17 2003-02-11 Intel Corporation Thermal bus design to cool a microelectronic die
US6758263B2 (en) * 2001-12-13 2004-07-06 Advanced Energy Technology Inc. Heat dissipating component using high conducting inserts
JP3822549B2 (ja) * 2002-09-26 2006-09-20 富士通株式会社 配線基板
US7033927B2 (en) * 2004-06-22 2006-04-25 International Business Machines Corporation Apparatus and method for thermal isolation, circuit cooling and electromagnetic shielding of a wafer
JP4316483B2 (ja) * 2004-12-08 2009-08-19 ユーアイ電子株式会社 プリント基板の製造方法及びプリント基板
US7730613B2 (en) * 2005-08-29 2010-06-08 Stablcor, Inc. Processes for manufacturing printed wiring boards
US7297399B2 (en) * 2005-10-11 2007-11-20 General Electric Company Thermal transport structure and associated method
CN103857215A (zh) * 2006-03-06 2014-06-11 斯塔布科尔技术公司 制作具有导电加强芯板的印刷线路板的程序
CN101415295A (zh) * 2007-10-19 2009-04-22 晟茂（青岛）先进材料有限公司 一种石墨基新型电子电路板及其制作工艺
KR100976201B1 (ko) * 2007-10-30 2010-08-17 삼성전기주식회사 인쇄회로기판 및 그 제조 방법
CN201467561U (zh) * 2009-05-13 2010-05-12 深圳市劲升迪龙科技发展有限公司 采用石墨基层的印刷电路板
CN201657486U (zh) * 2010-03-17 2010-11-24 富明兴业有限公司 导热基板
JP2012119607A (ja) * 2010-12-03 2012-06-21 Mitsubishi Electric Corp 高放熱基板
CN102569224B (zh) * 2010-12-07 2014-03-05 点量科技股份有限公司 高散热性电路载板及相关的电路模组
JP2013208881A (ja) * 2012-03-30 2013-10-10 Nippon Zeon Co Ltd グラフェン層含有多層フィルムとその製造方法、接着性グラフェン膜／金属箔積層体
US9716055B2 (en) * 2012-06-13 2017-07-25 International Business Machines Corporation Thermal interface material (TIM) with thermally conductive integrated release layer
DE102012215788B4 (de) * 2012-09-06 2014-05-22 Osram Gmbh Mehrlagige LED-Leiterplatte
JP5261624B1 (ja) * 2012-11-05 2013-08-14 太陽誘電株式会社 回路モジュール
KR20140070714A (ko) * 2012-11-23 2014-06-11 대덕전자 주식회사 방열량 제어 기능을 갖춘 인쇄회로기판 및 제조방법
CN203504880U (zh) * 2013-04-22 2014-03-26 江苏悦达墨特瑞新材料科技有限公司 石墨烯导热电路基板

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010080572A (ja) * 2008-09-25 2010-04-08 Denso Corp 電子装置
KR101432530B1 (ko) * 2014-04-15 2014-08-21 실리콘밸리(주) 천연 그라파이트와 합성 그라파이트를 적층한 열확산시트 및 그 제조방법

Also Published As

Publication number Publication date
CN105472865A (zh) 2016-04-06
KR20160038304A (ko) 2016-04-07
CN105472865B (zh) 2020-02-28
US20160095201A1 (en) 2016-03-31
US10015877B2 (en) 2018-07-03

Similar Documents

Publication Publication Date Title
KR102268386B1 (ko) 회로기판
KR102253473B1 (ko) 회로기판
KR102374256B1 (ko) 회로기판 및 회로기판 제조방법
KR102295105B1 (ko) 회로기판 및 회로기판 제조방법
US9832856B2 (en) Circuit board
KR102262906B1 (ko) 회로기판
JP6682741B2 (ja) 回路基板及び回路基板組立体
WO2010050087A1 (ja) 積層型半導体装置及びその製造方法
KR102411997B1 (ko) 회로기판 및 회로기판 제조방법
US20120230001A1 (en) Electronic device, portable electronic terminal, and method of manufacturing electronic device
US20190139854A1 (en) Thermal-dissipating substrate structure
KR102674888B1 (ko) 인쇄회로기판 조립체
KR102194720B1 (ko) 방열 구조체를 포함하는 회로기판
KR101796519B1 (ko) 회로기판 및 회로기판 조립체
KR20120009258A (ko) 방열 인쇄회로기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant