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KR102235612B1 - 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법 - Google Patents

일-함수 금속을 갖는 반도체 소자 및 그 형성 방법 Download PDF

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KR102235612B1
KR102235612B1 KR1020150014418A KR20150014418A KR102235612B1 KR 102235612 B1 KR102235612 B1 KR 102235612B1 KR 1020150014418 A KR1020150014418 A KR 1020150014418A KR 20150014418 A KR20150014418 A KR 20150014418A KR 102235612 B1 KR102235612 B1 KR 102235612B1
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Abstract

일-함수 금속을 갖는 반도체 소자에 관한 것이다. 기판 상에 제1 내지 제3 활성 영역들이 형성된다. 상기 제1 활성 영역 상에 제1 게이트 전극, 상기 제2 활성 영역 상에 제2 게이트 전극, 및 상기 제3 활성 영역 상에 제3 게이트 전극이 형성된다. 상기 제1 게이트 전극은 제1 P-일-함수 금속 층, 제1 캐핑 층, 제1 N-일-함수 금속 층, 제1 배리어 금속 층, 및 제1 도전 층을 갖는다. 상기 제2 게이트 전극은 제2 캐핑 층, 제2 N-일-함수 금속 층, 제2 배리어 금속 층, 및 제2 도전 층을 갖는다. 상기 제3 게이트 전극은 제2 P-일-함수 금속 층, 제3 캐핑 층, 제3 N-일-함수 금속 층, 및 제3 배리어 금속 층을 갖는다. 상기 제3 게이트 전극은 상기 제1 및 제2 도전 층들을 갖지 않는다.

Description

일-함수 금속을 갖는 반도체 소자 및 그 형성 방법{Semiconductor device having work-function metal and method of forming the same}
일-함수 금속(work-function metal)을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 필요에 따라 게이트 전극의 폭이 점점 좁아지고 있다. 메모리 셀 영역 내에 형성되는 반도체 소자들은 균일한 전기적 특성이 우선적으로 요구되고, 로직 영역 내에 형성되는 반도체 소자들은 높은 전류 구동 능력이 우선적으로 요구된다. 상기 균일한 전기적 특성을 구현하기 위한 게이트 전극 및 상기 높은 전류 구동 능력을 구현하기 위한 게이트 전극을 단일 반도체 칩 내에서 형성하는 것은 다양한 난관에 직면하게 된다.
본 발명이 해결하고자 하는 과제는, 공정을 단순화하면서 우수한 전기적 특성을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 공정을 단순화하면서 우수한 전기적 특성을 갖는 반도체 소자의 형성 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 이 소자는 메모리 셀 영역 및 로직 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 메모리 셀 영역 내에 제1 및 제2 활성 영역들이 형성된다. 상기 기판 상의 상기 로직 영역 내에 제3 활성 영역이 형성된다. 상기 기판 상에 상기 제1 내지 제3 활성 영역들을 덮는 절연 층이 형성된다. 상기 절연 층을 관통하고 상기 제1 활성 영역의 측면을 덮고 상기 제1 활성 영역을 가로지르는 제1 게이트 전극이 형성된다. 상기 절연 층을 관통하고 상기 제2 활성 영역의 측면을 덮고 상기 제2 활성 영역을 가로지르는 제2 게이트 전극이 형성된다. 상기 절연 층을 관통하고 상기 제3 활성 영역의 측면을 덮고 상기 제3 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제3 게이트 전극이 형성된다. 상기 제1 게이트 전극은 상기 제1 활성 영역 상의 제1 P-일-함수 금속 층(P-work-function metal layer)을 포함한다. 상기 제1 P-일-함수 금속 층 상에 제1 캐핑 층(capping layer)이 형성된다. 상기 제1 캐핑 층 상에 제1 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제1 N-일-함수 금속 층 상에 제1 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제1 배리어 금속 층 상에 상기 제1 배리어 금속 층과 다른 물질을 갖는 제1 도전 층이 형성된다. 상기 제2 게이트 전극은 상기 제2 활성 영역 상의 제2 캐핑 층(capping layer)을 포함한다. 상기 제2 캐핑 층 상에 제2 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제2 N-일-함수 금속 층 상에 제2 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제2 배리어 금속 층 상에 상기 제2 배리어 금속 층과 다른 물질을 갖는 제2 도전 층이 형성된다. 상기 제3 게이트 전극은 상기 제3 활성 영역 상의 제2 P-일-함수 금속 층(P-work-function metal layer)을 포함한다. 상기 제2 P-일-함수 금속 층 상에 제3 캐핑 층(capping layer)이 형성된다. 상기 제3 캐핑 층 상에 제3 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제3 N-일-함수 금속 층 상에 제3 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제3 게이트 전극은 상기 제1 및 제2 도전 층들을 갖지 않는다.
상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 및 상기 제3 N-일-함수 금속 층은 상기 제1 P-일-함수 금속 층 및 상기 제2 P-일-함수 금속 층보다 두꺼울 수 있다.
상기 제1 배리어 금속 층, 상기 제2 배리어 금속 층, 및 상기 제3 배리어 금속 층은 상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 및 상기 제3 N-일-함수 금속 층보다 두꺼울 수 있다.
상기 제1 P-일-함수 금속 층 및 상기 제2 P-일-함수 금속 층은 TiN을 포함할 수 있다.
상기 제1 캐핑 층, 상기 제2 캐핑 층, 및 상기 제3 캐핑 층은 TiN을 포함할 수 있다.
상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 및 상기 제3 N-일-함수 금속 층은 TiAlC 또는 TiAl을 포함할 수 있다.
상기 제1 배리어 금속 층, 상기 제2 배리어 금속 층, 및 상기 제3 배리어 금속 층은 TiN을 포함할 수 있다.
상기 제1 도전 층 및 상기 제2 도전 층은 W을 포함할 수 있다.
상기 제1 활성 영역 및 상기 제1 게이트 전극 사이와, 상기 제2 활성 영역 및 상기 제2 게이트 전극 사이와, 상기 제3 활성 영역 및 상기 제3 게이트 전극 사이에 게이트 유전 층이 형성될 수 있다. 상기 게이트 유전 층의 상단은 상기 제1 내지 제3 게이트 전극들의 중심보다 높은 레벨에 신장될 수 있다
상기 제1 P-일-함수 금속 층, 상기 제2 캐핑 층, 및 상기 제2 P-일-함수 금속 층은 상기 게이트 유전 층에 직접적으로 접촉될 수 있다.
상기 제2 게이트 전극은 상기 제1 P-일-함수 금속 층 및 상기 제2 P-일-함수 금속 층을 갖지 않는다.
상기 절연 층, 상기 제1 P-일-함수 금속 층, 상기 제2 P-일-함수 금속 층, 상기 제1 캐핑 층, 상기 제2 캐핑 층, 상기 제3 캐핑 층, 상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 상기 제3 N-일-함수 금속 층, 상기 제1 배리어 금속 층, 상기 제2 배리어 금속 층, 상기 제3 배리어 금속 층, 상기 제1 도전 층, 및 상기 제2 도전 층의 상단들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 제1 게이트 전극의 외측에 인접한 상기 제1 활성 영역 상에 제1 소스/드레인이 형성될 수 있다. 상기 제2 게이트 전극의 외측에 인접한 상기 제2 활성 영역 상에 제2 소스/드레인이 형성될 수 있다. 상기 제3 게이트 전극의 외측에 인접한 상기 제3 활성 영역 상에 제3 소스/드레인이 형성될 수 있다. 상기 제1 소스/드레인의 상단은 상기 제1 게이트 전극 하부 표면의 인접한 부분보다 높은 레벨에 형성될 수 있다. 상기 제2 소스/드레인의 상단은 상기 제2 게이트 전극 하부 표면의 인접한 부분보다 높은 레벨에 형성될 수 있다. 상기 제3 소스/드레인의 상단은 상기 제3 게이트 전극 하부 표면의 인접한 부분보다 높은 레벨에 형성될 수 있다. 상기 제2 소스/드레인의 상단은 상기 제1 소스/드레인의 상단 및 상기 제3 소스/드레인의 상단과 다른 레벨에 형성될 수 있다.
상기 제2 소스/드레인의 상단은 상기 제1 소스/드레인의 상단 및 상기 제3 소스/드레인의 상단보다 높은 레벨에 형성될 수 있다.
상기 제1 소스/드레인 및 상기 제3 소스/드레인은 SiGe를 포함할 수 있다. 상기 제2 소스/드레인은 SiC, Si, 또는 이들의 조합을 포함할 수 있다.
상기 기판 상의 상기 로직 영역 내에 제4 활성 영역이 형성될 수 있다. 상기 절연 층을 관통하고 상기 제4 활성 영역의 측면을 덮고 상기 제4 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제4 게이트 전극이 형성될 수 있다. 상기 제4 게이트 전극은 상기 제4 활성 영역 상의 제4 캐핑 층(capping layer)을 포함할 수 있다. 상기 제4 캐핑 층 상에 제4 N-일-함수 금속 층(N-work-function metal layer)이 형성될 수 있다. 상기 제4 N-일-함수 금속 층 상에 제4 배리어 금속 층(barrier metal layer)이 형성될 수 있다. 상기 제4 게이트 전극은 상기 제1 및 제2 도전 층들을 갖지 않는다.
상기 제1 배리어 금속 층은 상기 제1 도전 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제1 N-일-함수 금속 층은 상기 제1 배리어 금속 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제1 캐핑 층은 상기 제1 N-일-함수 금속 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제1 P-일-함수 금속 층은 상기 제1 캐핑 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제2 배리어 금속 층은 상기 제2 도전 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제2 N-일-함수 금속 층은 상기 제2 배리어 금속 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제2 캐핑 층은 상기 제2 N-일-함수 금속 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제3 N-일-함수 금속 층은 상기 제3 배리어 금속 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제3 캐핑 층은 상기 제3 N-일-함수 금속 층의 측면들 및 바닥을 감쌀 수 있다. 상기 제2 P-일-함수 금속 층은 상기 제3 캐핑 층의 측면들 및 바닥을 감쌀 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 메모리 셀 영역 및 로직 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 메모리 셀 영역 내에 제1 활성 영역이 형성된다. 상기 기판 상의 상기 로직 영역 내에 제2 활성 영역이 형성된다. 상기 기판 상에 상기 제1 및 제2 활성 영역들을 덮는 절연 층이 형성된다. 상기 절연 층을 관통하고 상기 제1 활성 영역의 측면을 덮고 상기 제1 활성 영역을 가로지르는 제1 게이트 전극이 형성된다. 상기 절연 층을 관통하고 상기 제2 활성 영역의 측면을 덮고 상기 제2 활성 영역을 가로지르며 상기 제1 게이트 전극보다 좁은 폭을 갖는 제2 게이트 전극이 형성된다. 상기 제1 게이트 전극은 상기 제1 활성 영역 상의 제1 일-함수 금속 층(work-function metal layer)을 포함한다. 상기 제1 일-함수 금속 층 상에 제1 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제1 배리어 금속 층 상에 상기 제1 배리어 금속 층과 다른 물질을 갖는 도전 층이 형성된다. 상기 제2 게이트 전극은 상기 제2 활성 영역 상의 제2 일-함수 금속 층(work-function metal layer)을 포함한다. 상기 제2 일-함수 금속 층 상에 제2 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제2 게이트 전극은 상기 도전 층을 갖지 않는다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 다른 반도체 소자를 제공한다. 이 소자는 메모리 셀 영역 및 로직 영역을 갖는 기판을 포함한다. 상기 기판 상의 상기 메모리 셀 영역 내에 제1 및 제2 활성 영역들이 형성된다. 상기 기판 상의 상기 로직 영역 내에 제3 및 제4 활성 영역들이 형성된다. 상기 기판 상에 상기 제1 내지 제4 활성 영역들을 덮는 절연 층이 형성된다. 상기 절연 층을 관통하고 상기 제1 활성 영역의 측면을 덮고 상기 제1 활성 영역을 가로지르는 제1 게이트 전극이 형성된다. 상기 절연 층을 관통하고 상기 제2 활성 영역의 측면을 덮고 상기 제2 활성 영역을 가로지르는 제2 게이트 전극이 형성된다. 상기 절연 층을 관통하고 상기 제3 활성 영역의 측면을 덮고 상기 제3 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제3 게이트 전극이 형성된다. 상기 절연 층을 관통하고 상기 제4 활성 영역의 측면을 덮고 상기 제4 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제4 게이트 전극이 형성된다. 상기 제1 게이트 전극은 상기 제1 활성 영역 상의 제1 P-일-함수 금속 층(P-work-function metal layer)을 포함한다. 상기 제1 P-일-함수 금속 층 상에 제1 캐핑 층(capping layer)이 형성된다. 상기 제1 캐핑 층 상에 제1 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제1 N-일-함수 금속 층 상에 제1 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제1 배리어 금속 층 상에 상기 제1 배리어 금속 층과 다른 물질을 갖는 제1 도전 층이 형성된다. 상기 제2 게이트 전극은 상기 제2 활성 영역 상의 제2 캐핑 층(capping layer)을 포함한다. 상기 제2 캐핑 층 상에 제2 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제2 N-일-함수 금속 층 상에 제2 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제2 배리어 금속 층 상에 상기 제2 배리어 금속 층과 다른 물질을 갖는 제2 도전 층이 형성된다. 상기 제3 게이트 전극은 상기 제3 활성 영역 상의 제2 P-일-함수 금속 층(P-work-function metal layer)을 포함한다. 상기 제2 P-일-함수 금속 층 상에 제3 캐핑 층(capping layer)이 형성된다. 상기 제3 캐핑 층 상에 제3 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제3 N-일-함수 금속 층 상에 제3 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제4 게이트 전극은 상기 제4 활성 영역 상의 제4 캐핑 층(capping layer)을 포함한다. 상기 제4 캐핑 층 상에 제4 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제4 N-일-함수 금속 층 상에 제4 배리어 금속 층(barrier metal layer)이 형성된다. 상기 제4 배리어 금속 층 상에 상기 제4 배리어 금속 층과 다른 물질을 갖는 제3 도전 층이 형성된다. 상기 제3 게이트 전극은 상기 제1 및 제2 도전 층들을 갖지 않는다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자의 형성 방법을 제공한다. 이 방법은 메모리 셀 영역 및 로직 영역을 갖는 기판을 준비하는 것을 포함한다. 상기 기판 상의 상기 메모리 셀 영역 내에 제1 및 제2 활성 영역들이 형성된다. 상기 기판 상의 상기 로직 영역 내에 제3 활성 영역이 형성된다. 상기 기판 상에 상기 제1 내지 제3 활성 영역들을 덮는 절연 층이 형성된다. 상기 절연 층을 관통하고 상기 제1 활성 영역을 가로지르는 제1 트렌치, 상기 절연 층을 관통하고 상기 제2 활성 영역을 가로지르는 제2 트렌치, 상기 절연 층을 관통하고 상기 제3 활성 영역을 가로지르는 제3 트렌치가 형성된다. 상기 제3 트렌치의 수평 폭은 상기 제1 트렌치 및 상기 제2 트렌치보다 좁다. 상기 제1 트렌치 및 상기 제3 트렌치의 바닥 및 측면 상에 P-일-함수 금속 층(P-work-function metal layer)이 형성된다. 상기 제1 내지 제3 트렌치들의 바닥들 및 측면들 상에 캐핑 층(capping layer)이 형성된다. 상기 P-일-함수 금속 층은 상기 제1 활성 영역 및 상기 캐핑 층 사이와 상기 제3 활성 영역 및 상기 캐핑 층 사이에 보존된다. 상기 제1 내지 제3 트렌치들 내의 상기 캐핑 층 상에 N-일-함수 금속 층(N-work-function metal layer)이 형성된다. 상기 제1 내지 제3 트렌치들 내의 상기 N-일-함수 금속 층 상에 배리어 금속 층(barrier metal layer)이 형성된다. 상기 배리어 금속 층은 상기 제3 트렌치를 완전히 채운다. 상기 제1 및 제2 트렌치들 내의 상기 배리어 금속 층 상에 상기 배리어 금속 층과 다른 물질을 갖는 도전 층이 형성된다.
상기 N-일-함수 금속 층은 상기 P-일-함수 금속 층보다 두꺼울 수 있다.
상기 배리어 금속 층은 상기 N-일-함수 금속 층보다 두꺼울 수 있다.
상기 제1 활성 영역 및 상기 P-일-함수 금속 층 사이와, 상기 제2 활성 영역 및 상기 캐핑 층 사이와, 상기 제3 활성 영역 및 상기 P-일-함수 금속 층 사이에 게이트 유전 층이 형성될 수 있다.
상기 제2 트렌치 내에서 상기 캐핑 층은 상기 게이트 유전 층에 직접적으로 접촉될 수 있다. 상기 제1 및 제3 트렌치들 내에서 상기 P-일-함수 금속 층은 상기 게이트 유전 층에 직접적으로 접촉될 수 있다.
상기 절연 층, 상기 P-일-함수 금속 층, 상기 캐핑 층, 상기 N-일-함수 금속 층, 상기 배리어 금속 층, 및 상기 도전 층의 상단들은 실질적으로 동일한 평면을 이룰 수 있다
상기 제1 트렌치의 외측에 인접한 상기 제1 활성 영역 상에 제1 소스/드레인이 형성될 수 있다. 상기 제2 트렌치의 외측에 인접한 상기 제2 활성 영역 상에 제2 소스/드레인이 형성될 수 있다. 상기 제3 트렌치의 외측에 인접한 상기 제3 활성 영역 상에 제3 소스/드레인이 형성될 수 있다. 상기 제1 소스/드레인의 상단은 상기 P-일-함수 금속 층 하부 표면의 인접한 부분보다 높은 레벨에 형성될 수 있다. 상기 제2 소스/드레인의 상단은 상기 캐핑 층 하부 표면의 인접한 부분보다 높은 레벨에 형성될 수 있다. 상기 제3 소스/드레인의 상단은 상기 P-일-함수 금속 층 하부 표면의 인접한 부분보다 높은 레벨에 형성될 수 있다. 상기 제2 소스/드레인의 상단은 상기 제1 소스/드레인의 상단 및 상기 제3 소스/드레인의 상단과 다른 레벨에 형성될 수 있다.
상기 제2 소스/드레인의 상단은 상기 제1 소스/드레인의 상단 및 상기 제3 소스/드레인의 상단보다 높은 레벨에 형성될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 메모리 셀 영역에 상대적으로 큰 폭을 갖는 제1 및 제2 트렌치들이 형성되고, 로직 영역에 상대적으로 좁은 폭을 갖는 제3 및 제4 트렌치들이 형성된다. 상기 제1 및 제2 트렌치들 내에는 차례로 적층된 일-함수 금속 층, 배리어 층, 및 도전 층을 갖는 제1 및 제2 게이트 전극들이 형성된다. 상기 제3 및 제4 트렌치들 내에는 차례로 적층된 일-함수 금속 층 및 배리어 층을 갖는 제3 및 제4 게이트 전극들이 형성된다. 상기 제1 및 제2 게이트 전극들은 트랜지스터들의 균일한 전기적 특성을 구현하는 데 유리할 수 있다. 상기 제3 및 제4 게이트 전극들은 트랜지스터들의 높은 전류 구동 능력을 구현하는 데 유리할 수 있다. 공정을 단순화 하면서 우수한 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 2a내지 도 2d는 도 1a 내지 도 1d의 일부분을 상세히 보여주는 부분 확대도 이다.
도3은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 레이아웃 이다. 도 1a는 도 3의 절단선 I-I'에 따라 취해진 단면도이고, 도 1b는 도 3의 절단선 II-II'에 따라 취해진 단면도이고, 도 1c는 도 3의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도이고, 도 1d는 도 3의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도 이다.
도 4는 도 3의 절단선 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 따라 취해진 단면도 이다.
도 5는 도 3의 절단선 Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ'에 따라 취해진 단면도 이다.
도 6은 도 3의 절단선 Ⅸ-Ⅸ'에 따라 취해진 단면도 이다.
도 7은 도 3의 절단선 Ⅹ-Ⅹ'에 따라 취해진 단면도 이다.
도 8은 도 3의 절단선 ⅩI-ⅩI'에 따라 취해진 단면도 이다.
도 9는 도 3의 절단선 ⅩII-ⅩII'에 따라 취해진 단면도 이다.
도 10 내지 도 15는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 16 내지 도 27은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들 이다.
도 28 및 도 29는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 '전면(front side)'과 '후면(back side)'는 본 발명의 기술적 사상을 이해하기 쉽도록 설명하기 위하여 상대적인 개념으로 사용된 것이다. 따라서, '전면'과 '후면'은 특정한 방향, 위치 또는 구성 요소를 지칭하는 것이 아니고 서로 호환될 수 있다. 예를 들어, '전면'이 '후면'이라고 해석될 수도 있고 '후면'이 '전면'으로 해석될 수도 있다. 따라서, '전면'을 '제1'이라고 표현하고 '후면'을 '제2'라고 표현할 수도 있고, '후면'을 '제1'로 표현하고 '전면'을 '제2'라고 표현할 수도 있다. 그러나, 하나의 실시 예 내에서는 '전면'과 '후면'이 혼용되지 않는다.
본 명세서에서 '가깝다(near)'라는 표현은 대칭적 개념을 갖는 둘 이상의 구성 요소들 중 어느 하나가 다른 특정한 구성 요소에 대해 상대적으로 가깝게 위치하는 것을 의미한다. 예를 들어, 제1 단부(first end)가 제1 면(first side)에 가깝다는 표현은 제1 단부가 제2 단부보다 제1 면에 더 가깝다는 의미이거나, 제1 단부가 제2 면보다 제1 면에 더 가깝다는 의미로 이해될 수 있다.
도 1a 내지 도 1d는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도 이다.
도 1a 내지 도 1d를 참조하면, 기판(10) 상에 제1 웰(11), 제2 웰(12), 제3 웰(13), 제4 웰(14), 제1 핀 활성 영역(15), 제2 핀 활성 영역(16), 제3 핀 활성 영역(17), 제4 핀 활성 영역(18), 제1 소스/드레인들(21), 제2 소스/드레인들(22), 제3 소스/드레인들(23), 제4 소스/드레인들(24), 식각 정지 층(25), 하부 절연 층(26), 스페이서들(29), 제1 트렌치(35), 제2 트렌치(36), 제3 트렌치(37), 제4 트렌치(38), 게이트 유전 층(43), 제1 P-일-함수 금속 층(P-work-function metal layer; 45A), 제2 P-일-함수 금속 층(45C), 제1 캐핑 층(capping layer; 49A), 제2 캐핑 층(49B), 제3 캐핑 층(49C), 제4 캐핑 층(49D), 제1 N-일-함수 금속 층(N-work-function metal layer; 51A), 제2 N-일-함수 금속 층(51B), 제3 N-일-함수 금속 층(51C), 제4 N-일-함수 금속 층(51D), 제1 배리어 금속 층(barrier metal layer; 53A), 제2 배리어 금속 층(53B), 제3 배리어 금속 층(53C), 제4 배리어 금속 층(53D), 제1 도전 층(55A), 제2 도전 층(55B), 및 상부 절연 층(66)이 형성될 수 있다.
상기 제1 P-일-함수 금속 층(P-work-function metal layer; 45A), 상기 제1 캐핑 층(capping layer; 49A), 상기 제1 N-일-함수 금속 층(N-work-function metal layer; 51A), 상기 제1 배리어 금속 층(barrier metal layer; 53A), 및 상기 제1 도전 층(55A)은 제1 게이트 전극(61)을 구성할 수 있다. 상기 제2 캐핑 층(49B), 상기 제2 N-일-함수 금속 층(51B), 상기 제2 배리어 금속 층(53B), 및 상기 제2 도전 층(55B)은 제2 게이트 전극(62)을 구성할 수 있다. 상기 제2 P-일-함수 금속 층(45C), 상기 제3 캐핑 층(49C), 상기 제3 N-일-함수 금속 층(51C), 및 상기 제3 배리어 금속 층(53C)은 제3 게이트 전극(63)을 구성할 수 있다. 상기 제4 캐핑 층(49D), 상기 제4 N-일-함수 금속 층(51D), 및 상기 제4 배리어 금속 층(53D)은 제4 게이트 전극(64)을 구성할 수 있다.
상기 기판(10)은 메모리 셀(memory cell) 영역 및 로직(Logic) 영역을 포함할 수 있다. 상기 메모리 셀(memory cell) 영역 및 상기 로직(Logic) 영역의 각각은 피모스(PMOS) 영역 및 엔모스(NMOS) 영역을 포함할 수 있다. 상기 게이트 유전 층(43)은 하부 게이트 유전 층(41) 및 상부 게이트 유전 층(42)을 포함할 수 있다.
상기 제1 트렌치(35)는 제1 폭(L1)을 가질 수 있다. 상기 제2 트렌치(36)는 제2 폭(L2)을 가질 수 있다. 상기 제3 트렌치(37)는 제3 폭(L3)을 가질 수 있다. 상기 제4 트렌치(38)는 제4 폭(L4)을 가질 수 있다. 상기 제3 폭(L3)은 상기 제1 폭(L1) 및 상기 제2 폭(L2)보다 좁을 수 있다. 상기 제4 폭(L4)은 상기 제1 폭(L1) 및 상기 제2 폭(L2)보다 좁을 수 있다. 상기 제2 폭(L2)은 상기 제1 폭(L1)과 실질적으로 동일할 수 있다. 상기 제4 폭(L4)은 상기 제3 폭(L3)과 실질적으로 동일할 수 있다.
상기 제1 웰(11), 상기 제1 핀 활성 영역(15), 상기 제1 소스/드레인들(21), 및 상기 제1 트렌치(35)는 메모리 셀(memory cell) 영역의 피모스(PMOS) 영역 내에 형성될 수 있다. 상기 제1 트렌치(35) 내에 상기 게이트 유전 층(43) 및 상기 제1 게이트 전극(61)이 형성될 수 있다. 상기 게이트 유전 층(43)은 상기 제1 게이트 전극(61)의 측면들 및 바닥을 감쌀 수 있다. 상기 상부 게이트 유전 층(42)은 상기 제1 P-일-함수 금속 층(P-work-function metal layer; 45A)의 바닥 및 측면에 직접적으로 접촉될 수 있다. 상기 제1 P-일-함수 금속 층(45A)은 상기 제1 캐핑 층(capping layer; 49A)의 측면들 및 바닥을 감쌀 수 있다. 상기 제1 캐핑 층(49A)은 상기 제1 N-일-함수 금속 층(N-work-function metal layer; 51A)의 측면들 및 바닥을 감쌀 수 있다. 상기 제1 N-일-함수 금속 층(51A)은 상기 제1 배리어 금속 층(barrier metal layer; 53A)의 측면들 및 바닥을 감쌀 수 있다. 상기 제1 배리어 금속 층(53A)은 상기 제1 도전 층(55A)의 측면들 및 바닥을 감쌀 수 있다. 상기 제1 도전 층(55A)은 상기 제1 트렌치(35)를 완전히 채울 수 있다.
상기 제2 웰(12), 상기 제2 핀 활성 영역(16), 상기 제2 소스/드레인들(22), 및 상기 제2 트렌치(36)는 메모리 셀(memory cell) 영역의 엔모스(NMOS) 영역 내에 형성될 수 있다. 상기 제2 트렌치(36) 내에 상기 게이트 유전 층(43) 및 상기 제2 게이트 전극(62)이 형성될 수 있다. 상기 게이트 유전 층(43)은 상기 제2 게이트 전극(62)의 측면들 및 바닥을 감쌀 수 있다. 상기 상부 게이트 유전 층(42)은 상기 제2 캐핑 층(49B)의 바닥 및 측면에 직접적으로 접촉될 수 있다. 상기 제2 캐핑 층(49B)은 상기 제2 N-일-함수 금속 층(51B)의 측면들 및 바닥을 감쌀 수 있다. 상기 제2 N-일-함수 금속 층(51B)은 상기 제2 배리어 금속 층(53B)의 측면들 및 바닥을 감쌀 수 있다. 상기 제2 배리어 금속 층(53B)은 상기 제2 도전 층(55B)의 측면들 및 바닥을 감쌀 수 있다. 상기 제2 도전 층(55B)은 상기 제2 트렌치(36)를 완전히 채울 수 있다.
상기 제3 웰(13), 상기 제3 핀 활성 영역(17), 상기 제3 소스/드레인들(23), 및 상기 제3 트렌치(37)는 로직(Logic) 영역의 피모스(PMOS) 영역 내에 형성될 수 있다. 상기 제3 트렌치(37) 내에 상기 게이트 유전 층(43) 및 상기 제3 게이트 전극(63)이 형성될 수 있다. 상기 게이트 유전 층(43)은 상기 제3 게이트 전극(63)의 측면들 및 바닥을 감쌀 수 있다. 상기 상부 게이트 유전 층(42)은 상기 제2 P-일-함수 금속 층(45C)의 바닥 및 측면에 직접적으로 접촉될 수 있다. 상기 제2 P-일-함수 금속 층(45C)은 상기 제3 캐핑 층(49C)의 측면들 및 바닥을 감쌀 수 있다. 상기 제3 캐핑 층(49C)은 상기 제3 N-일-함수 금속 층(51C)의 측면들 및 바닥을 감쌀 수 있다. 상기 제3 N-일-함수 금속 층(51C)은 상기 제3 배리어 금속 층(53C)의 측면들 및 바닥을 감쌀 수 있다. 상기 제3 배리어 금속 층(53C)은 상기 제3 트렌치(37)를 완전히 채울 수 있다.
상기 제4 웰(14), 상기 제4 핀 활성 영역(18), 상기 제4 소스/드레인들(24), 및 상기 제4 트렌치(38)는 로직(Logic) 영역의 엔모스(NMOS) 영역 내에 형성될 수 있다. 상기 제4 트렌치(38) 내에 상기 게이트 유전 층(43) 및 상기 제4 게이트 전극(64)이 형성될 수 있다. 상기 게이트 유전 층(43)은 상기 제4 게이트 전극(64)의 측면들 및 바닥을 감쌀 수 있다. 상기 상부 게이트 유전 층(42)은 상기 제4 캐핑 층(49D)의 바닥 및 측면에 직접적으로 접촉될 수 있다. 상기 제4 캐핑 층(49D)은 상기 제4 N-일-함수 금속 층(51D)의 측면들 및 바닥을 감쌀 수 있다. 상기 제4 N-일-함수 금속 층(51D)은 상기 제4 배리어 금속 층(53D)의 측면들 및 바닥을 감쌀 수 있다. 상기 제4 배리어 금속 층(53D)은 상기 제4 트렌치(38)를 완전히 채울 수 있다.
상기 하부 절연 층(26), 상기 식각 정지 층(25), 상기 스페이서들(29), 상기 상부 게이트 유전 층(42), 상기 제1 P-일-함수 금속 층(P-work-function metal layer; 45A), 상기 제1 캐핑 층(capping layer; 49A), 상기 제1 N-일-함수 금속 층(N-work-function metal layer; 51A), 상기 제1 배리어 금속 층(barrier metal layer; 53A), 상기 제1 도전 층(55A), 상기 제2 캐핑 층(49B), 상기 제2 N-일-함수 금속 층(51B), 상기 제2 배리어 금속 층(53B), 상기 제2 도전 층(55B), 상기 제2 P-일-함수 금속 층(45C), 상기 제3 캐핑 층(49C), 상기 제3 N-일-함수 금속 층(51C), 상기 제3 배리어 금속 층(53C), 상기 제4 캐핑 층(49D), 상기 제4 N-일-함수 금속 층(51D), 및 상기 제4 배리어 금속 층(53D)의 상단들은 실질적으로 동일한 평면을 이룰 수 있다.
상기 제1 P-일-함수 금속 층(P-work-function metal layer; 45A) 및 상기 제2 P-일-함수 금속 층(45C)은 동일한 박막 형성 공정을 이용하여 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 제1 캐핑 층(capping layer; 49A), 상기 제2 캐핑 층(49B), 상기 제3 캐핑 층(49C), 및 상기 제4 캐핑 층(49D)은 동일한 박막 형성 공정을 이용하여 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 제1 N-일-함수 금속 층(N-work-function metal layer; 51A), 상기 제2 N-일-함수 금속 층(51B), 상기 제3 N-일-함수 금속 층(51C), 및 상기 제4 N-일-함수 금속 층(51D)은 동일한 박막 형성 공정을 이용하여 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 제1 배리어 금속 층(barrier metal layer; 53A), 상기 제2 배리어 금속 층(53B), 상기 제3 배리어 금속 층(53C), 및 상기 제4 배리어 금속 층(53D)은 동일한 박막 형성 공정을 이용하여 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 제1 도전 층(55A) 및 상기 제2 도전 층(55B)은 동일한 박막 형성 공정을 이용하여 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 제3 트렌치(37) 및 상기 제4 트렌치(38) 내에는 상기 제1 도전 층(55A) 및 상기 제2 도전 층(55B)이 존재하지 않는다.
상기 제1 소스/드레인들(21)은 상기 제1 핀 활성 영역(15) 상에 형성될 수 있다. 상기 제1 소스/드레인들(21)은 상기 제1 게이트 전극(61)의 외측에 정렬될 수 있다. 상기 제1 소스/드레인들(21)의 상단들은 상기 제1 게이트 전극(61) 하부 표면의 인접한 부분보다 높은 레벨에 돌출될 수 있다. 상기 제2 소스/드레인들(22)은 상기 제2 핀 활성 영역(16) 상에 형성될 수 있다. 상기 제2 소스/드레인들(22)은 상기 제2 게이트 전극(62)의 외측에 정렬될 수 있다. 상기 제2 소스/드레인들(22)의 상단들은 상기 제2 게이트 전극(62) 하부 표면의 인접한 부분보다 높은 레벨에 돌출될 수 있다. 상기 제2 소스/드레인들(22)의 상단들은 상기 제1 소스/드레인들(21)의 상단들보다 높은 레벨에 형성될 수 있다.
상기 제3 소스/드레인들(23)은 상기 제3 핀 활성 영역(17) 상에 형성될 수 있다. 상기 제3 소스/드레인들(23)은 상기 제3 게이트 전극(63)의 외측에 정렬될 수 있다. 상기 제3 소스/드레인들(23)의 상단들은 상기 제3 게이트 전극(63) 하부 표면의 인접한 부분보다 높은 레벨에 돌출될 수 있다. 상기 제4 소스/드레인들(24)은 상기 제4 핀 활성 영역들(18) 상에 형성될 수 있다. 상기 제4 소스/드레인들(24)은 상기 제4 게이트 전극(64)의 외측에 정렬될 수 있다. 상기 제4 소스/드레인들(24)의 상단들은 상기 제4 게이트 전극(64) 하부 표면의 인접한 부분보다 높은 레벨에 돌출될 수 있다. 상기 제4 소스/드레인들(24)의 상단들은 상기 제3 소스/드레인들(23)의 상단들보다 높은 레벨에 형성될 수 있다.
도 2a내지 도 2d는 도 1a 내지 도 1d의 일부분을 상세히 보여주는 부분 확대도 이다.
도 2a내지 도 2d를 참조하면, 제1 및 제2 P-일-함수 금속 층들(P-work-function metal layers; 45A, 45C)의 각각은 제1 두께(d1)를 가질 수 있다. 제1 내지 제4 캐핑 층들(capping layers; 49A, 49B, 49C, 49D)의 각각은 제2 두께(d2)를 가질 수 있다. 제1 내지 제4 N-일-함수 금속 층들(N-work-function metal layers; 51A, 51B, 51C, 51D)의 각각은 제3 두께(d3)를 가질 수 있다. 상기 제3 두께(d3)는 상기 제1 두께(d1)보다 두꺼울 수 있다. 상기 제3 두께(d3)는 상기 제2 두께(d2)보다 두꺼울 수 있다. 제1 내지 제2 배리어 금속 층들(barrier metal layers; 53A, 53B)의 각각은 제4 두께(d4)를 가질 수 있다. 상기 제4 두께(d4)는 상기 제3 두께(d3) 보다 두꺼울 수 있다.
도3은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위하여 레이아웃 이다. 도 1a는 도 3의 절단선 I-I'에 따라 취해진 단면도이고, 도 1b는 도 3의 절단선 II-II'에 따라 취해진 단면도이고, 도 1c는 도 3의 절단선 Ⅲ-Ⅲ'에 따라 취해진 단면도이고, 도 1d는 도 3의 절단선 Ⅳ-Ⅳ'에 따라 취해진 단면도 이다.
도 3을 참조하면, 기판(10)은 메모리 셀(memory cell) 영역 및 로직(Logic) 영역을 포함할 수 있다. 상기 메모리 셀(memory cell) 영역 및 상기 로직(Logic) 영역의 각각은 피모스(PMOS) 영역 및 엔모스(NMOS) 영역을 포함할 수 있다.
상기 기판(10) 상의 메모리 셀(memory cell) 영역 내의 피모스(PMOS) 영역 내에 제1 웰(11)이 형성될 수 있다. 상기 제1 웰(11) 상에 제1 핀 활성 영역들(15)이 형성될 수 있다. 상기 제1 핀 활성 영역들(15)은 서로 평행할 수 있다. 제1 트렌치들(35)은 상기 제1 핀 활성 영역들(15)을 가로지를 수 있다. 상기 제1 트렌치들(35)은 서로 평행할 수 있다. 상기 제1 트렌치들(35) 내에 제1 게이트 전극들(61)이 형성될 수 있다. 상기 제1 게이트 전극들(61)은 서로 평행할 수 있다. 상기 제1 게이트 전극들(61)은 상기 제1 핀 활성 영역들(15)을 가로지를 수 있다.
상기 기판(10) 상의 메모리 셀(memory cell) 영역 내의 엔모스(NMOS) 영역 내에 제2 웰(12)이 형성될 수 있다. 상기 제2 웰(12) 상에 제2 핀 활성 영역들(16)이 형성될 수 있다. 상기 제2 핀 활성 영역들(16)은 서로 평행할 수 있다. 제2 트렌치들(36)은 상기 제2 핀 활성 영역들(16)을 가로지를 수 있다. 상기 제2 트렌치들(36)은 서로 평행할 수 있다. 상기 제2 트렌치들(36) 내에 제2 게이트 전극들(62)이 형성될 수 있다. 상기 제2 게이트 전극들(62)은 서로 평행할 수 있다. 상기 제2 게이트 전극들(62)은 상기 제2 핀 활성 영역들(16)을 가로지를 수 있다.
상기 기판(10) 상의 로직(Logic) 영역 내의 피모스(PMOS) 영역 내에 제3 웰(13)이 형성될 수 있다. 상기 제3 웰(13) 상에 제3 핀 활성 영역들(17)이 형성될 수 있다. 상기 제3 핀 활성 영역들(17)은 서로 평행할 수 있다. 제3 트렌치들(37)은 상기 제3 핀 활성 영역들(17)을 가로지를 수 있다. 상기 제3 트렌치들(37)은 서로 평행할 수 있다. 상기 제3 트렌치들(37) 내에 제3 게이트 전극들(63)이 형성될 수 있다. 상기 제3 게이트 전극들(63)은 서로 평행할 수 있다. 상기 제3 게이트 전극들(63)은 상기 제3 핀 활성 영역들(17)을 가로지를 수 있다.
상기 기판(10) 상의 로직(Logic) 영역 내의 엔모스(NMOS) 영역 내에 상기 제4 웰(14)이 형성될 수 있다. 상기 제4 웰(14) 상에 제4 핀 활성 영역들(18)이 형성될 수 있다. 상기 제4 핀 활성 영역들(18)은 서로 평행할 수 있다. 제4 트렌치들(38)은 상기 제4 핀 활성 영역들(18)을 가로지를 수 있다. 상기 제4 트렌치들(38)은 서로 평행할 수 있다. 상기 제4 트렌치들(38) 내에 제4 게이트 전극들(64)이 형성될 수 있다. 상기 제4 게이트 전극들(64)은 서로 평행할 수 있다. 상기 제4 게이트 전극들(64)은 상기 제4 핀 활성 영역들(18)을 가로지를 수 있다.
도 4는 도 3의 절단선 Ⅴ-Ⅴ' 및 Ⅵ-Ⅵ'에 따라 취해진 단면도 이고, 도 5는 도 3의 절단선 Ⅶ-Ⅶ' 및 Ⅷ-Ⅷ'에 따라 취해진 단면도 이다.
도 3, 도 4 및 도 5를 참조하면, 제1 핀 활성 영역들(15)의 각각은 폭보다 높이가 클 수 있다. 상기 제1 핀 활성 영역들(15)의 상단들은 둥글게 형성될 수 있다. 상기 제1 핀 활성 영역들(15) 사이와 측면들에 소자 분리 층(19)이 형성될 수 있다. 상기 소자 분리 층(19)의 상단은 상기 제1 핀 활성 영역들(15)의 상단들보다 낮은 레벨에 형성될 수 있다. 제1 게이트 전극(61)은 상기 제1 핀 활성 영역들(15)의 상부 및 측면들을 덮고 상기 소자 분리 층(19) 상에 연장될 수 있다. 상기 제1 게이트 전극(61)은 상기 제1 핀 활성 영역들(15)의 사이에 신장될 수 있다. 상기 제1 게이트 전극(61)의 하단은 상기 제1 핀 활성 영역들(15)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 소자 분리 층(19)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
제2 핀 활성 영역들(16)의 각각은 폭보다 높이가 클 수 있다. 상기 제2 핀 활성 영역들(16)의 상단들은 둥글게 형성될 수 있다. 상기 제2 핀 활성 영역들(16) 사이와 측면들에 소자 분리 층(19)이 형성될 수 있다. 상기 소자 분리 층(19)의 상단은 상기 제2 핀 활성 영역들(16)의 상단들보다 낮은 레벨에 형성될 수 있다. 제2 게이트 전극(62)은 상기 제2 핀 활성 영역들(16)의 상부 및 측면들을 덮고 상기 소자 분리 층(19) 상에 연장될 수 있다. 상기 제2 게이트 전극(62)은 상기 제2 핀 활성 영역들(16)의 사이에 신장될 수 있다. 상기 제2 게이트 전극(62)의 하단은 상기 제2 핀 활성 영역들(16)의 상단들보다 낮은 레벨에 형성될 수 있다.
제3 핀 활성 영역들(17)의 각각은 폭보다 높이가 클 수 있다. 상기 제3 핀 활성 영역들(17)의 상단들은 둥글게 형성될 수 있다. 상기 제3 핀 활성 영역들(17) 사이와 측면들에 소자 분리 층(19)이 형성될 수 있다. 상기 소자 분리 층(19)의 상단은 상기 제3 핀 활성 영역들(17)의 상단들보다 낮은 레벨에 형성될 수 있다. 제3 게이트 전극(63)은 상기 제3 핀 활성 영역들(17)의 상부 및 측면들을 덮고 상기 소자 분리 층(19) 상에 연장될 수 있다. 상기 제3 게이트 전극(63)은 상기 제3 핀 활성 영역들(17)의 사이에 신장될 수 있다. 상기 제3 게이트 전극(63)의 하단은 상기 제3 핀 활성 영역들(17)의 상단들보다 낮은 레벨에 형성될 수 있다.
제4 핀 활성 영역들(18)의 각각은 폭보다 높이가 클 수 있다. 상기 제4 핀 활성 영역들(18)의 상단들은 둥글게 형성될 수 있다. 상기 제4 핀 활성 영역들(18) 사이와 측면들에 소자 분리 층(19)이 형성될 수 있다. 상기 소자 분리 층(19)의 상단은 상기 제4 핀 활성 영역들(18)의 상단들보다 낮은 레벨에 형성될 수 있다. 제4 게이트 전극(64)은 상기 제4 핀 활성 영역들(18)의 상부 및 측면들을 덮고 상기 소자 분리 층(19) 상에 연장될 수 있다. 상기 제4 게이트 전극(64)은 상기 제4 핀 활성 영역들(18)의 사이에 신장될 수 있다. 상기 제4 게이트 전극(64)의 하단은 상기 제4 핀 활성 영역들(18)의 상단들보다 낮은 레벨에 형성될 수 있다.
도 6은 도 3의 절단선 Ⅸ-Ⅸ'에 따라 취해진 단면도 이다.
도 3 및 도 6을 참조하면, 제1 핀 활성 영역들(15)은 소자 분리 층(19)에 의하여 제1 웰(11) 상에 한정될 수 있다. 제1 게이트 전극들(61)은 상기 제1 핀 활성 영역들(15)을 가로지르고 상기 소자 분리 층(19) 상에 연장될 수 있다. 제1 소스/드레인들(21)은 상기 제1 게이트 전극들(61) 사이의 상기 제1 핀 활성 영역들(15) 상에 형성될 수 있다. 상기 제1 소스/드레인들(21)의 바닥들은 상기 제1 핀 활성 영역들(15)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 제1 소스/드레인들(21)의 상단들은 상기 제1 핀 활성 영역들(15)의 상단들보다 높은 레벨에 형성될 수 있다.
도 7은 도 3의 절단선 Ⅹ-Ⅹ'에 따라 취해진 단면도 이다.
도 3 및 도 7을 참조하면, 제2 핀 활성 영역들(16)은 소자 분리 층(19)에 의하여 제2 웰(12) 상에 한정될 수 있다. 제2 게이트 전극들(62)은 상기 제2 핀 활성 영역들(16)을 가로지르고 상기 소자 분리 층(19) 상에 연장될 수 있다. 제2 소스/드레인들(22)은 상기 제2 게이트 전극들(62) 사이의 상기 제2 핀 활성 영역들(16) 상에 형성될 수 있다. 상기 제2 소스/드레인들(22)의 바닥들은 상기 제2 핀 활성 영역들(16)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 제2 소스/드레인들(22)의 상단들은 상기 제2 핀 활성 영역들(16)의 상단들보다 높은 레벨에 형성될 수 있다.
도 8은 도 3의 절단선 ⅩI-ⅩI'에 따라 취해진 단면도 이다.
도 3 및 도 8을 참조하면, 제3 핀 활성 영역들(17)은 소자 분리 층(19)에 의하여 제3 웰(13) 상에 한정될 수 있다. 제3 게이트 전극들(63)은 상기 제3 핀 활성 영역들(17)을 가로지르고 상기 소자 분리 층(19) 상에 연장될 수 있다. 제3 소스/드레인들(23)은 상기 제3 게이트 전극들(63) 사이의 상기 제3 핀 활성 영역들(17) 상에 형성될 수 있다. 상기 제3 소스/드레인들(23)의 바닥들은 상기 제3 핀 활성 영역들(17)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 제3 소스/드레인들(23)의 상단들은 상기 제3 핀 활성 영역들(17)의 상단들보다 높은 레벨에 형성될 수 있다.
도 9는 도 3의 절단선 ⅩII-ⅩII'에 따라 취해진 단면도 이다.
도 3 및 도 9를 참조하면, 제4 핀 활성 영역들(18)은 소자 분리 층(19)에 의하여 제4 웰(14) 상에 한정될 수 있다. 제4 게이트 전극들(64)은 상기 제4 핀 활성 영역들(18)을 가로지르고 상기 소자 분리 층(19) 상에 연장될 수 있다. 제4 소스/드레인들(24)은 상기 제4 게이트 전극들(64) 사이의 상기 제4 핀 활성 영역들(18) 상에 형성될 수 있다. 상기 제4 소스/드레인들(24)의 바닥들은 상기 제4 핀 활성 영역들(18)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 제4 소스/드레인들(24)의 상단들은 상기 제4 핀 활성 영역들(18)의 상단들보다 높은 레벨에 형성될 수 있다.
도 10 내지 도 15는 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자를 설명하기 위한 단면도들 이다.
도 10을 참조하면, 제1 소스/드레인들(21)의 측면들은 경사진 프로파일을 보일 수 있다. 식각 정지 층(25)은 상기 제1 소스/드레인들(21) 및 소자 분리 층(19)을 덮을 수 있다.
도 11을 참조하면, 제2 소스/드레인들(22)의 측면들은 경사진 프로파일을 보일 수 있다. 식각 정지 층(25)은 상기 제2 소스/드레인들(22) 및 소자 분리 층(19)을 덮을 수 있다.
도 12를 참조하면, 제3 소스/드레인들(23)의 측면들은 경사진 프로파일을 보일 수 있다. 식각 정지 층(25)은 상기 제3 소스/드레인들(23) 및 소자 분리 층(19)을 덮을 수 있다.
도 13을 참조하면, 제4 소스/드레인들(24)의 측면들은 경사진 프로파일을 보일 수 있다. 식각 정지 층(25)은 상기 제4 소스/드레인들(24) 및 소자 분리 층(19)을 덮을 수 있다.
도 14를 참조하면, 제4 게이트 전극(64B)은 제4 캐핑 층(49D), 제4 N-일-함수 금속 층(51D), 제4 배리어 금속 층(53D), 및 제3 도전 층(55D)을 포함할 수 있다. 상기 제4 배리어 금속 층(53D)은 상기 제3 도전 층(55D)의 측면들 및 바닥을 감쌀 수 있다. 상기 제3 도전 층(55D)은 제4 트렌치(38)를 완전히 채울 수 있다. 상기 제3 도전 층(55D)은 제1 도전 층(55A) 및 제2 도전 층(55B)과 동일한 박막 형성 공정을 이용하여 동시에 형성된 동일한 물질을 포함할 수 있다.
도 15를 참조하면, 제1 게이트 전극(61A)은 제1 P-일-함수 금속 층(45A), 제1 배리어 금속 층(53A), 및 제1 도전 층(55A)을 포함할 수 있다. 제2 게이트 전극(62A)은 제2 N-일-함수 금속 층(51B), 제2 배리어 금속 층(53B), 및 제2 도전 층(55B)을 포함할 수 있다. 제3 게이트 전극(63A)은 제2 P-일-함수 금속 층(45C) 및 제3 배리어 금속 층(53C)을 포함할 수 있다. 제4 게이트 전극(64)은 제4 N-일-함수 금속 층(51D) 및 제4 배리어 금속 층(53D)을 포함할 수 있다. 상기 제1 P-일-함수 금속 층(45A), 상기 제2 N-일-함수 금속 층(51B), 상기 제2 P-일-함수 금속 층(45C), 및 상기 제4 N-일-함수 금속 층(51D)은 게이트 유전 층(43)에 직접적으로 접촉될 수 있다.
도 16 내지 도 27은 본 발명의 기술적 사상의 실시 예에 따른 반도체 소자의 형성 방법을 설명하기 위하여 도 3의 절단선 I-I', II-II', Ⅲ-Ⅲ', 및 Ⅳ-Ⅳ'에 따라 취해진 단면도들 이다.
도 3 및 도 16을 참조하면, 기판(10) 상에 제1 웰(11), 제2 웰(12), 제3 웰(13), 제4 웰(14), 제1 핀 활성 영역들(15), 제2 핀 활성 영역들(16), 제3 핀 활성 영역들(17), 제4 핀 활성 영역들(18), 제1 소스/드레인들(21), 제2 소스/드레인들(22), 제3 소스/드레인들(23), 제4 소스/드레인들(24), 식각 정지 층(25), 하부 절연 층(26), 스페이서들(29), 버퍼 층(31), 제1 희생 패턴들(32A), 제2 희생 패턴들(32B), 제3 희생 패턴들(32C), 및 제4 희생 패턴들(32D)이 형성될 수 있다. 상기 기판(10)은 메모리 셀(memory cell) 영역 및 로직(Logic) 영역을 포함할 수 있다. 상기 메모리 셀(memory cell) 영역 및 상기 로직(Logic) 영역의 각각은 피모스(PMOS) 영역 및 엔모스(NMOS) 영역을 포함할 수 있다.
상기 기판(10)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체 기판일 수 있다. 예를 들면, 상기 기판(10)은 P-형 불순물들을 갖는 단결정 실리콘 웨이퍼일 수 있다. 상기 제1 웰(11)은 상기 기판(10) 상의 메모리 셀(memory cell) 영역 내의 피모스(PMOS) 영역 내에 형성될 수 있다. 예를 들면, 상기 제1 웰(11)은 N-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 제2 웰(12)은 상기 기판(10) 상의 메모리 셀(memory cell) 영역 내의 엔모스(NMOS) 영역 내에 형성될 수 있다. 예를 들면, 상기 제2 웰(12)은 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 제3 웰(13)은 상기 기판(10) 상의 로직(Logic) 영역 내의 피모스(PMOS) 영역 내에 형성될 수 있다. 예를 들면, 상기 제3 웰(13)은 N-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 제4 웰(14)은 상기 기판(10) 상의 로직(Logic) 영역 내의 엔모스(NMOS) 영역 내에 형성될 수 있다. 예를 들면, 상기 제4 웰(14)은 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 다른 실시 예에서, 상기 제2 웰(12) 및 상기 제4 웰(14)은 생략될 수 있다.
상기 제1 웰(11) 상에 상기 제1 핀 활성 영역들(15)이 형성될 수 있다. 상기 제1 핀 활성 영역들(15)은 메모리 셀(memory cell) 영역의 피모스(PMOS) 영역 내에 형성될 수 있다. 상기 제1 핀 활성 영역들(15)은 서로 평행할 수 있다. 상기 제1 핀 활성 영역들(15)은 상기 제1 웰(11)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제1 핀 활성 영역들(15)은 N-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 제2 웰(12) 상에 상기 제2 핀 활성 영역들(16)이 형성될 수 있다. 상기 제2 핀 활성 영역들(16)은 메모리 셀(memory cell) 영역의 엔모스(NMOS) 영역 내에 형성될 수 있다. 상기 제2 핀 활성 영역들(16)은 서로 평행할 수 있다. 상기 제2 핀 활성 영역들(16)은 상기 제2 웰(12)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제2 핀 활성 영역들(16)은 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다.
상기 제3 웰(13) 상에 상기 제3 핀 활성 영역들(17)이 형성될 수 있다. 상기 제3 핀 활성 영역들(17)은 서로 평행할 수 있다. 상기 제3 핀 활성 영역들(17)은 로직(Logic) 영역의 피모스(PMOS) 영역 내에 형성될 수 있다. 상기 제3 핀 활성 영역들(17)은 상기 제3 웰(13)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제3 핀 활성 영역들(17)은 N-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다. 상기 제4 웰(14) 상에 상기 제4 핀 활성 영역들(18)이 형성될 수 있다. 상기 제4 핀 활성 영역들(18)은 로직(Logic) 영역의 엔모스(NMOS) 영역 내에 형성될 수 있다. 상기 제4 핀 활성 영역들(18)은 서로 평행할 수 있다. 상기 제4 핀 활성 영역들(18)은 상기 제4 웰(14)과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 제4 핀 활성 영역들(18)은 P-형 불순물들을 갖는 단결정 실리콘을 포함할 수 있다.
상기 제1 희생 패턴들(32A)의 각각은 상기 제1 핀 활성 영역들(15)을 가로지를 수 있다. 상기 제2 희생 패턴들(32B)의 각각은 상기 제2 핀 활성 영역들(16)을 가로지를 수 있다. 상기 제3 희생 패턴들(32C)의 각각은 상기 제3 핀 활성 영역들(17)을 가로지를 수 있다. 상기 제4 희생 패턴들(32D)의 각각은 상기 제4 핀 활성 영역들(18)을 가로지를 수 있다. 상기 제1 희생 패턴들(32A) 및 상기 제1 핀 활성 영역들(15) 사이와, 상기 제2 희생 패턴들(32B) 및 상기 제2 핀 활성 영역들(16) 사이와, 상기 제3 희생 패턴들(32C) 및 상기 제3 핀 활성 영역들(17)사이와, 상기 제4 희생 패턴들(32D) 및 상기 제4 핀 활성 영역들(18) 사이에 상기 버퍼 층(31)이 형성될 수 있다. 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 및 상기 제4 희생 패턴들(32D)의 측면들 상에 상기 스페이서들(29)이 형성될 수 있다.
상기 스페이서들(29) 및 상기 버퍼 층(31)은 상기 제1 핀 활성 영역들(15), 상기 제2 핀 활성 영역들(16), 상기 제3 핀 활성 영역들(17), 및 상기 제4 핀 활성 영역들(18)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 및 상기 제4 희생 패턴들(32D)은 상기 스페이서들(29)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 버퍼 층(31)은 실리콘 산화물을 포함할 수 있다. 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 및 상기 제4 희생 패턴들(32D)은 폴리실리콘을 포함할 수 있다. 상기 스페이서들(29)은 실리콘 질화물을 포함할 수 있다.
상기 제1 소스/드레인들(21)은 상기 제1 핀 활성 영역들(15) 상에 형성될 수 있다. 상기 제1 소스/드레인들(21)은 상기 제1 희생 패턴들(32A)의 외측에 정렬될 수 있다. 상기 제1 소스/드레인들(21)의 상단들은 상기 제1 핀 활성 영역들(15)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 제2 소스/드레인들(22)은 상기 제2 핀 활성 영역들(16) 상에 형성될 수 있다. 상기 제2 소스/드레인들(22)은 상기 제2 희생 패턴들(32B)의 외측에 정렬될 수 있다. 상기 제2 소스/드레인들(22)의 상단들은 상기 제2 핀 활성 영역들(16)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 제2 소스/드레인들(22)의 상단들은 상기 제1 소스/드레인들(21)의 상단들보다 높은 레벨에 형성될 수 있다.
상기 제3 소스/드레인들(23)은 상기 제3 핀 활성 영역들(17) 상에 형성될 수 있다. 상기 제3 소스/드레인들(23)은 상기 제3 희생 패턴들(32C)의 외측에 정렬될 수 있다. 상기 제3 소스/드레인들(23)의 상단들은 상기 제3 핀 활성 영역들(17)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 제4 소스/드레인들(24)은 상기 제4 핀 활성 영역들(18) 상에 형성될 수 있다. 상기 제4 소스/드레인들(24)은 상기 제4 희생 패턴들(32D)의 외측에 정렬될 수 있다. 상기 제4 소스/드레인들(24)의 상단들은 상기 제4 핀 활성 영역들(18)의 상단들보다 높은 레벨에 돌출될 수 있다. 상기 제4 소스/드레인들(24)의 상단들은 상기 제3 소스/드레인들(23)의 상단들보다 높은 레벨에 형성될 수 있다.
상기 제1 소스/드레인들(21), 상기 제2 소스/드레인들(22), 상기 제3 소스/드레인들(23), 및 상기 제4 소스/드레인들(24)은 결정 성장된 물질을 포함할 수 있다. 예를 들면, 상기 제1 소스/드레인들(21) 및 상기 제3 소스/드레인들(23)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 SiGe, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제1 소스/드레인들(21) 및 상기 제3 소스/드레인들(23)은 P형 불순물들을 포함할 수 있다. 상기 제2 소스/드레인들(22) 및 상기 제4 소스/드레인들(24)은 에스이지(selective epitaxial growth; SEG) 방법에 의한 SiC, Si, 또는 이들의 조합을 포함할 수 있다. 상기 제2 소스/드레인들(22) 및 상기 제4 소스/드레인들(24)은 N형 불순물들을 포함할 수 있다.
상기 식각 정지 층(25)은 상기 제1 소스/드레인들(21), 상기 제2 소스/드레인들(22), 상기 제3 소스/드레인들(23), 및 상기 제4 소스/드레인들(24)을 덮을 수 있다. 상기 식각 정지 층(25)은 상기 스페이서들(29)의 측면을 덮을 수 있다. 상기 하부 절연 층(26)은 상기 식각 정지 층(25) 상을 덮을 수 있다. 상기 식각 정지 층(25)은 상기 하부 절연 층(26)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 하부 절연 층(26)은 실리콘 산화물을 포함할 수 있으며, 상기 식각 정지 층(25)은 실리콘 질화물을 포함할 수 있다.
상기 하부 절연 층(26), 상기 식각 정지 층(25), 상기 스페이서들(29), 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 및 상기 제4 희생 패턴들(32D)의 상단들은 실질적으로 동일 평면상에 노출될 수 있다.
다른 실시 예에서, 상기 버퍼 층(31)은 생략될 수 있다. 또 다른 실시 예에서, 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 및 상기 제4 희생 패턴들(32D)은 다수의 서로 다른 물질 층들을 포함할 수 있다. 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 및 상기 제4 희생 패턴들(32D)은 TiN 층 및 상기 TiN 층 상에 형성된 아모퍼스 실리콘 층을 포함할 수 있다.
도 3 및 도 17을 참조하면, 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 상기 제4 희생 패턴들(32D), 및 상기 버퍼 층(31)을 제거하여 제1 트렌치들(35), 제2 트렌치들(36), 제3 트렌치들(37), 및 제4 트렌치들(38)이 형성될 수 있다. 상기 제1 트렌치들(35)의 각각은 제1 폭(L1)을 가질 수 있다. 상기 제2 트렌치들(36)의 각각은 제2 폭(L2)을 가질 수 있다. 상기 제3 트렌치들(37)의 각각은 제3 폭(L3)을 가질 수 있다. 상기 제4 트렌치들(38)의 각각은 제4 폭(L4)을 가질 수 있다. 상기 제3 폭(L3)은 상기 제1 폭(L1) 및 상기 제2 폭(L2)보다 좁을 수 있다. 상기 제4 폭(L4)은 상기 제1 폭(L1) 및 상기 제2 폭(L2)보다 좁을 수 있다. 상기 제2 폭(L2)은 상기 제1 폭(L1)과 실질적으로 동일할 수 있다. 상기 제4 폭(L4)은 상기 제3 폭(L3)과 실질적으로 동일할 수 있다.
상기 제1 트렌치들(35) 내에 상기 제1 핀 활성 영역들(15) 및 상기 스페이서들(29)이 노출될 수 있다. 상기 제2 트렌치들(36) 내에 상기 제2 핀 활성 영역들(16) 및 상기 스페이서들(29)이 노출될 수 있다. 상기 제3 트렌치들(37) 내에 상기 제3 핀 활성 영역들(17) 및 상기 스페이서들(29)이 노출될 수 있다. 상기 제4 트렌치들(38) 내에 상기 제4 핀 활성 영역들(18) 및 상기 스페이서들(29)이 노출될 수 있다. 상기 제1 트렌치들(35)의 각각은 상기 제1 핀 활성 영역들(15)을 가로지를 수 있다. 상기 제2 트렌치들(36)의 각각은 상기 제2 핀 활성 영역들(16)을 가로지를 수 있다. 상기 제3 트렌치들(37)의 각각은 상기 제3 핀 활성 영역들(17)을 가로지를 수 있다. 상기 제4 트렌치들(38)의 각각은 상기 제4 핀 활성 영역들(18)을 가로지를 수 있다.
도 3 및 도 18을 참조하면, 게이트 유전 층(43)이 형성될 수 있다. 상기 게이트 유전 층(43)은 하부 게이트 유전 층(41) 및 상부 게이트 유전 층(42)을 포함할 수 있다. 상기 하부 게이트 유전 층(41)은 세정공정에 의하여 형성된 화학적 산화물(chemical oxide)을 포함할 수 있다. 상기 하부 게이트 유전 층(41)은 H2O2 및 Si의 반응에 의한 실리콘 산화물을 포함할 수 있다. 상기 하부 게이트 유전 층(41)은 계면 산화물(interfacial oxide)로 지칭될 수 있다. 상기 상부 게이트 유전 층(42)은 고 유전물(High-K dielectrics)을 포함할 수 있다. 상기 상부 게이트 유전 층(42)은 HfO, HfSiO, 또는 이들의 조합을 포함할 수 있다.
상기 하부 게이트 유전 층(41)은 상기 제1 핀 활성 영역들(15), 상기 제2 핀 활성 영역들(16), 상기 제3 핀 활성 영역들(17), 및 상기 제4 핀 활성 영역들(18) 상에 직접적으로 접촉될 수 있다. 상기 상부 게이트 유전 층(42)은 상기 하부 게이트 유전 층(41) 상에 형성될 수 있다. 상기 상부 게이트 유전 층(42)은 상기 제1 트렌치들(35), 상기 제2 트렌치들(36), 상기 제3 트렌치들(37), 및 상기 제4 트렌치들(38)의 내벽들을 컨포말하게 덮을 수 있다. 상기 상부 게이트 유전 층(42)은 상기 하부 절연 층(26) 및 상기 식각 정지 층(25) 상을 덮을 수 있다.
다른 실시 예에서, 상기 게이트 유전 층(43)은 상기 제1 희생 패턴들(32A), 상기 제2 희생 패턴들(32B), 상기 제3 희생 패턴들(32C), 상기 제4 희생 패턴들(32D), 및 상기 버퍼 층(31)을 형성하기 전에 형성될 수도 있다. 상기 하부 절연 층(26), 상기 식각 정지 층(25), 상기 스페이서들(29), 및 상기 게이트 유전 층(43)의 상단들은 실질적으로 동일 평면상에 노출될 수 있다.
또 다른 실시 예에서, 상기 게이트 유전 층(43)은 상기 상부 게이트 유전 층(42) 및 상기 하부 게이트 유전 층(41) 사이 또는 상기 하부 게이트 유전 층(41) 및 상기 제1 내지 제4 핀 활성 영역들(15, 16, 17, 18) 사이에 다른 층들을 포함할 수 있다. 예를 들면, 상기 게이트 유전 층(43)은 상기 상부 게이트 유전 층(42) 및 상기 하부 게이트 유전 층(41) 사이 또는 상기 하부 게이트 유전 층(41) 및 상기 제1 내지 제4 핀 활성 영역들(15, 16, 17, 18) 사이에 LaO층을 포함할 수 있다.
도 3 및 도 19를 참조하면, P-일-함수 금속 층(P-work-function metal layer; 45)이 형성될 수 있다. 상기 P-일-함수 금속 층(45)은 제1 두께(d1)를 가질 수 있다. 상기 P-일-함수 금속 층(45)은 상기 게이트 유전 층(43) 상에 직접적으로 접촉될 수 있다. 상기 P-일-함수 금속 층(45)은 상기 제1 트렌치들(35), 상기 제2 트렌치들(36), 상기 제3 트렌치들(37), 및 상기 제4 트렌치들(38)의 내벽들을 컨포말하게 덮을 수 있다. 예를 들면, 상기 P-일-함수 금속 층(45)은 1nm-2nm두께의 TiN 층을 포함할 수 있다. 상기 게이트 유전 층(43)은 상기 P-일-함수 금속 층(45)의 측면 및 바닥에 접촉될 수 있다.
도 3 및 도 20을 참조하면, 제1 마스크 패턴(47) 및 제2 마스크 패턴(48)이 형성될 수 있다. 상기 제2 마스크 패턴(48)은 상기 제1 마스크 패턴(47) 상을 덮을 수 있다. 예를 들면, 상기 제2 마스크 패턴(48)은 포토레지스트를 포함할 수 있으며, 상기 제1 마스크 패턴(47)은 하부 반사방지층(bottom anti-reflective coating; BARC)을 포함할 수 있다.
메모리 셀(memory cell) 영역의 피모스(PMOS) 영역 및 로직(Logic) 영역의 피모스(PMOS) 영역은 상기 제1 마스크 패턴(47) 및 상기 제2 마스크 패턴(48)으로 덮이고 메모리 셀(memory cell) 영역의 엔모스(NMOS) 영역 및 로직(Logic) 영역의 엔모스(NMOS) 영역은 노출될 수 있다. 메모리 셀(memory cell) 영역의 엔모스(NMOS) 영역 및 로직(Logic) 영역의 엔모스(NMOS) 영역 내에 형성된 상기 P-일-함수 금속 층(45)은 노출될 수 있다. 상기 제2 트렌치들(36) 및 상기 제4 트렌치들(38) 내에 형성된 상기 P-일-함수 금속 층(45)은 노출될 수 있다.
도 3 및 도 21을 참조하면, 엔모스(NMOS) 영역 상의 상기 P-일-함수 금속 층(45)이 제거될 수 있다. 상기 제2 트렌치들(36) 및 상기 제4 트렌치들(38) 내에 상기 게이트 유전 층(43)이 노출될 수 있다. 상기 P-일-함수 금속 층(45)은 상기 제1 트렌치들(35) 및 상기 제3 트렌치들(37) 내에 보존될 수 있다.
도 3 및 도 22를 참조하면, 상기 제1 마스크 패턴(47) 및 상기 제2 마스크 패턴(48)이 제거될 수 있다. 상기 제1 트렌치들(35) 및 상기 제3 트렌치들(37) 내에 상기 P-일-함수 금속 층(45)이 노출될 수 있다.
도 3 및 도 23을 참조하면, 캐핑 층(capping layer; 49)이 형성될 수 있다. 상기 캐핑 층(49)은 제2 두께(d2)를 가질 수 있다. 예를 들면, 상기 캐핑 층(49)은 1nm-2nm두께의 TiN 층을 포함할 수 있다. 상기 캐핑 층(49)은 상기 제1 트렌치들(35), 상기 제2 트렌치들(36), 상기 제3 트렌치들(37), 및 상기 제4 트렌치들(38)의 내벽들을 컨포말하게 덮을 수 있다. 상기 캐핑 층(49)은 상기 제1 트렌치들(35) 및 상기 제3 트렌치들(37) 내의 상기 P-일-함수 금속 층(45) 상에 직접적으로 접촉될 수 있다. 상기 캐핑 층(49)은 상기 제2 트렌치들(36) 및 상기 제4 트렌치들(38) 내의 상기 게이트 유전 층(43) 상에 직접적으로 접촉될 수 있다.
도 3 및 도 24를 참조하면, 상기 캐핑 층(49) 상에 N-일-함수 금속 층(N-work-function metal layer; 51)이 형성될 수 있다. 상기 N-일-함수 금속 층(51)은 제3 두께(d3)를 가질 수 있다. 상기 제3 두께(d3)는 상기 제1 두께(d1)보다 두꺼울 수 있다. 상기 제3 두께(d3)는 상기 제2 두께(d2)보다 두꺼울 수 있다. 상기 N-일-함수 금속 층(51)은 TiAlC, TiAl, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 N-일-함수 금속 층(51)은 3nm-5nm두께를 갖는 TiAlC 층을 포함할 수 있다.
상기 N-일-함수 금속 층(51)은 상기 제1 트렌치들(35), 상기 제2 트렌치들(36), 상기 제3 트렌치들(37), 및 상기 제4 트렌치들(38)의 내벽들을 컨포말하게 덮을 수 있다. 상기 N-일-함수 금속 층(51)은 상기 캐핑 층(49) 상에 직접적으로 접촉될 수 있다.
도 3 및 도 25를 참조하면, 상기 N-일-함수 금속 층(51) 상에 배리어 금속 층(barrier metal layer; 53)이 형성될 수 있다. 상기 배리어 금속 층(53)은 제4 두께(d4)를 가질 수 있다. 상기 제4 두께(d4)는 상기 제3 두께(d3) 보다 두꺼울 수 있다. 예를 들면, 상기 배리어 금속 층(53)은 5nm-7nm두께의 TiN 층을 포함할 수 있다. 상기 배리어 금속 층(53)은 상기 N-일-함수 금속 층(51) 상에 직접적으로 접촉될 수 있다. 상기 배리어 금속 층(53)은 상기 제1 트렌치들(35) 및 상기 제2 트렌치들(36)의 내벽들을 컨포말하게 덮을 수 있다. 상기 배리어 금속 층(53)은 상기 제3 트렌치들(37) 및 상기 제4 트렌치들(38)의 내부를 완전히 채울 수 있다.
도 3 및 도 26을 참조하면, 상기 배리어 금속 층(53) 상에 도전 층(55)이 형성될 수 있다. 상기 도전 층(55)은 W, Al, 또는 이들의 조합을 포함할 수 있다. 상기 도전 층(55)은 상기 제1 트렌치들(35) 및 상기 제2 트렌치들(36)의 내부를 완전히 채울 수 있다.
도 3 및 도 27을 참조하면, 상기 도전 층(55), 상기 배리어 금속 층(53), 상기 N-일-함수 금속 층(51), 상기 캐핑 층(49), 및 상기 P-일-함수 금속 층(45)을 평탄화 하여 제1 P-일-함수 금속 층(45A), 제2 P-일-함수 금속 층(45C), 제1 캐핑 층(49A), 제2 캐핑 층(49B), 제3 캐핑 층(49C), 제4 캐핑 층(49D), 제1 N-일-함수 금속 층(51A), 제2 N-일-함수 금속 층(51B), 제3 N-일-함수 금속 층(51C), 제4 N-일-함수 금속 층(51D), 제1 배리어 금속 층(53A), 제2 배리어 금속 층(53B), 제3 배리어 금속 층(53C), 제4 배리어 금속 층(53D), 제1 도전 층(55A), 및 제2 도전 층(55B)이 형성될 수 있다. 상기 게이트 유전 층(43)은 상기 제1 트렌치들(35), 상기 제2 트렌치들(36), 상기 제3 트렌치들(37), 및 상기 제4 트렌치들(38) 내에 보존될 수 있다.
상기 제1 P-일-함수 금속 층(P-work-function metal layer; 45A), 상기 제1 캐핑 층(capping layer; 49A), 상기 제1 N-일-함수 금속 층(N-work-function metal layer; 51A), 상기 제1 배리어 금속 층(barrier metal layer; 53A), 및 상기 제1 도전 층(55A)은 제1 게이트 전극(61)을 구성할 수 있다. 상기 제2 캐핑 층(49B), 상기 제2 N-일-함수 금속 층(51B), 상기 제2 배리어 금속 층(53B), 및 상기 제2 도전 층(55B)은 제2 게이트 전극(62)을 구성할 수 있다. 상기 제2 P-일-함수 금속 층(45C), 상기 제3 캐핑 층(49C), 상기 제3 N-일-함수 금속 층(51C), 및 상기 제3 배리어 금속 층(53C)은 제3 게이트 전극(63)을 구성할 수 있다. 상기 제4 캐핑 층(49D), 상기 제4 N-일-함수 금속 층(51D), 및 상기 제4 배리어 금속 층(53D)은 제4 게이트 전극(64)을 구성할 수 있다.
상기 하부 절연 층(26), 상기 식각 정지 층(25), 상기 스페이서들(29), 상기 게이트 유전 층(43), 상기 제1 게이트 전극(61), 상기 제2 게이트 전극(62), 상기 제3 게이트 전극(63), 및 상기 제4 게이트 전극(64)의 상단들은 실질적으로 동일 평면상에 노출될 수 있다.
도 28 및 도 29는 본 발명의 기술적 사상의 실시 예에 따른 전자 장치의 시스템 블록도들 이다.
도 28을 참조하면, 도 1 내지 도 27을 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로프로세서 (MicroProcessor; 2120), 파워(Power; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러(Display Controller; 2150)를 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로프로세서(2120), 상기 파워(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러(2150)는 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이(2160)가 배치될 수 있다. 예를 들면, 상기 디스플레이(2160)는 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워(2130)는 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로프로세서(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로프로세서(2120)는 상기 파워(2130)로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이(2160)를 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이(2160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 더 나아가서, 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 이에 더하여, 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 27을 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서(2120)에 적용될 수 있다.
도 29를 참조하면, 전자 시스템(2400)은 본 발명 기술적 사상의 다양한 실시 예들에 의한 반도체 소자들 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 상기 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416), 버스(2420), 및 유저 인터페이스(2418)를 포함할 수 있다. 상기 마이크로프로세서(2414), 상기 메모리 시스템(2412), 및 상기 유저 인터페이스(2418)는 상기 버스(2420)를 경유하여 상호 접속될 수 있다. 상기 유저 인터페이스(2418)는 상기 전자 시스템(2400)으로 데이터를 입력하거나 상기 전자 시스템(2400)으로부터 데이터를 출력하는데 사용될 수 있다. 상기 마이크로프로세서(2414)는 상기 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 상기 램(2416)은 상기 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 상기 마이크로프로세서(2414), 상기 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 상기 메모리 시스템(2412)은 상기 마이크로프로세서(2414) 동작용 코드들, 상기 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 1 내지 도 27을 참조하여 설명한 것과 유사한 반도체 소자는 상기 마이크로프로세서(2414), 상기 램(2416), 또는 상기 메모리 시스템(2412)에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 11, 12, 13, 14: 웰
15, 16, 17, 18: 핀 활성 영역 21, 22, 23, 24: 소스/드레인
25: 식각 정지 층 26: 하부 절연 층
29: 스페이서 31: 버퍼 층
32A, 32B, 32C, 32D: 희생 패턴 35, 36, 37, 38: 트렌치
41, 42, 43: 게이트 유전 층
45, 45A, 45C: P-일-함수 금속 층(P-work-function metal layer)
47, 48: 마스크 패턴
49, 49A, 49B, 49C, 49D: 캐핑 층(capping layer)
51, 51A, 51B, 51C, 51D: N-일-함수 금속 층(N-work-function metal layer)
53, 53A, 53B, 53C, 53D: 배리어 금속 층(barrier metal layer)
55, 55A, 55B, 55D: 도전 층
61, 62, 63, 64, 61A, 62A, 63A, 64A, 64B: 게이트 전극
66: 상부 절연 층
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛
2400: 전자 시스템
2412: 메모리 시스템 2414: 마이크로프로세서
2416: 램 2418: 유저 인터페이스
2420: 버스

Claims (20)

  1. 메모리 셀 영역 및 로직 영역을 갖는 기판;
    상기 기판 상의 상기 메모리 셀 영역 내에 형성된 제1 및 제2 활성 영역들;
    상기 기판 상의 상기 로직 영역 내에 형성된 제3 활성 영역;
    상기 기판 상에 형성되고 상기 제1 내지 제3 활성 영역들을 덮는 절연 층;
    상기 절연 층을 관통하고 상기 제1 활성 영역의 측면을 덮고 상기 제1 활성 영역을 가로지르는 제1 게이트 전극;
    상기 절연 층을 관통하고 상기 제2 활성 영역의 측면을 덮고 상기 제2 활성 영역을 가로지르는 제2 게이트 전극; 및
    상기 절연 층을 관통하고 상기 제3 활성 영역의 측면을 덮고 상기 제3 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제3 게이트 전극을 포함하되,
    상기 제1 게이트 전극은,
    상기 제1 활성 영역 상의 제1 P-일-함수 금속 층(P-work-function metal layer);
    상기 제1 P-일-함수 금속 층 상의 제1 캐핑 층(capping layer);
    상기 제1 캐핑 층 상의 제1 N-일-함수 금속 층(N-work-function metal layer);
    상기 제1 N-일-함수 금속 층 상의 제1 배리어 금속 층(barrier metal layer); 및
    상기 제1 배리어 금속 층 상에 형성되고 상기 제1 배리어 금속 층과 다른 물질을 갖는 제1 도전 층을 포함하되, 상기 제1 배리어 금속층은 상기 제1 N-일-함수 금속 층 및 상기 제1 도전층 사이에 개재되고,
    상기 제2 게이트 전극은,
    상기 제2 활성 영역 상의 제2 캐핑 층(capping layer);
    상기 제2 캐핑 층 상의 제2 N-일-함수 금속 층(N-work-function metal layer);
    상기 제2 N-일-함수 금속 층 상의 제2 배리어 금속 층(barrier metal layer); 및
    상기 제2 배리어 금속 층 상에 형성되고 상기 제2 배리어 금속 층과 다른 물질을 갖는 제2 도전 층을 포함하되, 상기 제2 배리어 금속층은 상기 제2 N-일-함수 금속 층 및 상기 제2 도전층 사이에 개재되고,
    상기 제3 게이트 전극은,
    상기 제3 활성 영역 상의 제2 P-일-함수 금속 층(P-work-function metal layer);
    상기 제2 P-일-함수 금속 층 상의 제3 캐핑 층(capping layer);
    상기 제3 캐핑 층 상의 제3 N-일-함수 금속 층(N-work-function metal layer); 및
    상기 제3 N-일-함수 금속 층 상의 제3 배리어 금속 층(barrier metal layer)을 포함하되,
    상기 제3 게이트 전극은 상기 제1 및 제2 도전 층들을 갖지 않는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 및 상기 제3 N-일-함수 금속 층은 상기 제1 P-일-함수 금속 층 및 상기 제2 P-일-함수 금속 층보다 두꺼운 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 배리어 금속 층, 상기 제2 배리어 금속 층, 및 상기 제3 배리어 금속 층은 상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 및 상기 제3 N-일-함수 금속 층보다 두꺼운 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 P-일-함수 금속 층 및 상기 제2 P-일-함수 금속 층은 TiN을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 캐핑 층, 상기 제2 캐핑 층, 및 상기 제3 캐핑 층은 TiN을 포함하는 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 및 상기 제3 N-일-함수 금속 층은 TiAlC 또는 TiAl을 포함하는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 배리어 금속 층, 상기 제2 배리어 금속 층, 및 상기 제3 배리어 금속 층은 TiN을 포함하는 반도체 소자.
  8. 제1 항에 있어서,
    상기 제1 도전 층 및 상기 제2 도전 층은 W을 포함하는 반도체 소자.
  9. 제1 항에 있어서,
    상기 제1 활성 영역 및 상기 제1 게이트 전극 사이와, 상기 제2 활성 영역 및 상기 제2 게이트 전극 사이와, 상기 제3 활성 영역 및 상기 제3 게이트 전극 사이에 형성된 게이트 유전 층을 더 포함하되,
    상기 게이트 유전 층의 상단은 상기 제1 내지 제3 게이트 전극들의 중심보다 높은 레벨에 신장된 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 P-일-함수 금속 층, 상기 제2 캐핑 층, 및 상기 제2 P-일-함수 금속 층은 상기 게이트 유전 층에 직접적으로 접촉된 반도체 소자.
  11. 제1 항에 있어서,
    상기 제2 게이트 전극은 상기 제1 P-일-함수 금속 층 및 상기 제2 P-일-함수 금속 층을 갖지 않는 반도체 소자.
  12. 제1 항에 있어서,
    상기 절연 층, 상기 제1 P-일-함수 금속 층, 상기 제2 P-일-함수 금속 층, 상기 제1 캐핑 층, 상기 제2 캐핑 층, 상기 제3 캐핑 층, 상기 제1 N-일-함수 금속 층, 상기 제2 N-일-함수 금속 층, 상기 제3 N-일-함수 금속 층, 상기 제1 배리어 금속 층, 상기 제2 배리어 금속 층, 상기 제3 배리어 금속 층, 상기 제1 도전 층, 및 상기 제2 도전 층의 상단들은 실질적으로 동일한 평면을 이루는 반도체 소자.
  13. 제1 항에 있어서,
    상기 제1 게이트 전극의 외측에 인접하고 상기 제1 활성 영역 상에 형성된 제1 소스/드레인;
    상기 제2 게이트 전극의 외측에 인접하고 상기 제2 활성 영역 상에 형성된 제2 소스/드레인; 및
    상기 제3 게이트 전극의 외측에 인접하고 상기 제3 활성 영역 상에 형성된 제3 소스/드레인을 더 포함하되,
    상기 제1 소스/드레인의 상단은 상기 제1 게이트 전극 하부 표면의 인접한 부분보다 높은 레벨에 형성되고, 상기 제2 소스/드레인의 상단은 상기 제2 게이트 전극 하부 표면의 인접한 부분보다 높은 레벨에 형성되며, 상기 제3 소스/드레인의 상단은 상기 제3 게이트 전극 하부 표면의 인접한 부분보다 높은 레벨에 형성되고,
    상기 제2 소스/드레인의 상단은 상기 제1 소스/드레인의 상단 및 상기 제3 소스/드레인의 상단과 다른 레벨에 형성된 반도체 소자.
  14. 제13 항에 있어서,
    상기 제2 소스/드레인의 상단은 상기 제1 소스/드레인의 상단 및 상기 제3 소스/드레인의 상단보다 높은 레벨에 형성된 반도체 소자.
  15. 제13 항에 있어서,
    상기 제1 소스/드레인 및 상기 제3 소스/드레인은 SiGe를 포함하고,
    상기 제2 소스/드레인은 SiC, Si, 또는 이들의 조합을 포함하는 반도체 소자.
  16. 제1 항에 있어서,
    상기 기판 상의 상기 로직 영역 내에 형성된 제4 활성 영역; 및
    상기 절연 층을 관통하고 상기 제4 활성 영역의 측면을 덮고 상기 제4 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제4 게이트 전극을 더 포함하되,
    상기 제4 게이트 전극은
    상기 제4 활성 영역 상의 제4 캐핑 층(capping layer);
    상기 제4 캐핑 층 상의 제4 N-일-함수 금속 층(N-work-function metal layer); 및
    상기 제4 N-일-함수 금속 층 상의 제4 배리어 금속 층(barrier metal layer) 포함하되,
    상기 제4 게이트 전극은 상기 제1 및 제2 도전 층들을 갖지 않는 반도체 소자.
  17. 제1 항에 있어서,
    상기 제1 배리어 금속 층은 상기 제1 도전 층의 측면들 및 바닥을 감싸고,
    상기 제1 N-일-함수 금속 층은 상기 제1 배리어 금속 층의 측면들 및 바닥을 감싸고,
    상기 제1 캐핑 층은 상기 제1 N-일-함수 금속 층의 측면들 및 바닥을 감싸고,
    상기 제1 P-일-함수 금속 층은 상기 제1 캐핑 층의 측면들 및 바닥을 감싸고,
    상기 제2 배리어 금속 층은 상기 제2 도전 층의 측면들 및 바닥을 감싸고,
    상기 제2 N-일-함수 금속 층은 상기 제2 배리어 금속 층의 측면들 및 바닥을 감싸고,
    상기 제2 캐핑 층은 상기 제2 N-일-함수 금속 층의 측면들 및 바닥을 감싸고,
    상기 제3 N-일-함수 금속 층은 상기 제3 배리어 금속 층의 측면들 및 바닥을 감싸고,
    상기 제3 캐핑 층은 상기 제3 N-일-함수 금속 층의 측면들 및 바닥을 감싸고,
    상기 제2 P-일-함수 금속 층은 상기 제3 캐핑 층의 측면들 및 바닥을 감싸는 반도체 소자.
  18. 메모리 셀 영역 및 로직 영역을 갖는 기판;
    상기 기판 상의 상기 메모리 셀 영역 내에 형성된 제1 활성 영역;
    상기 기판 상의 상기 로직 영역 내에 형성된 제2 활성 영역;
    상기 기판 상에 형성되고 상기 제1 및 제2 활성 영역들을 덮는 절연 층;
    상기 절연 층을 관통하고 상기 제1 활성 영역의 측면을 덮고 상기 제1 활성 영역을 가로지르는 제1 게이트 전극; 및
    상기 절연 층을 관통하고 상기 제2 활성 영역의 측면을 덮고 상기 제2 활성 영역을 가로지르며 상기 제1 게이트 전극보다 좁은 폭을 갖는 제2 게이트 전극을 포함하되,
    상기 제1 게이트 전극은,
    상기 제1 활성 영역 상의 제1 일-함수 금속 층(work-function metal layer);
    상기 제1 일-함수 금속 층 상의 제1 배리어 금속 층(barrier metal layer); 및
    상기 제1 배리어 금속 층 상에 형성되고 상기 제1 배리어 금속 층과 다른 물질을 갖는 도전 층을 포함하되, 상기 제1 배리어 금속층은 상기 제1 일-함수 금속 층 및 상기 도전층 사이에 개재되고,
    상기 제2 게이트 전극은,
    상기 제2 활성 영역 상의 제2 일-함수 금속 층(work-function metal layer);
    상기 제2 일-함수 금속 층 상의 제2 배리어 금속 층(barrier metal layer)을 포함하되,
    상기 제2 게이트 전극은 상기 도전 층을 갖지 않는 반도체 소자.
  19. 메모리 셀 영역 및 로직 영역을 갖는 기판;
    상기 기판 상의 상기 메모리 셀 영역 내에 형성된 제1 및 제2 활성 영역들;
    상기 기판 상의 상기 로직 영역 내에 형성된 제3 및 제4 활성 영역들;
    상기 기판 상에 형성되고 상기 제1 내지 제4 활성 영역들을 덮는 절연 층;
    상기 절연 층을 관통하고 상기 제1 활성 영역의 측면을 덮고 상기 제1 활성 영역을 가로지르는 제1 게이트 전극;
    상기 절연 층을 관통하고 상기 제2 활성 영역의 측면을 덮고 상기 제2 활성 영역을 가로지르는 제2 게이트 전극;
    상기 절연 층을 관통하고 상기 제3 활성 영역의 측면을 덮고 상기 제3 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제3 게이트 전극; 및
    상기 절연 층을 관통하고 상기 제4 활성 영역의 측면을 덮고 상기 제4 활성 영역을 가로지르며 상기 제1 게이트 전극 및 상기 제2 게이트 전극보다 좁은 폭을 갖는 제4 게이트 전극을 포함하되,
    상기 제1 게이트 전극은,
    상기 제1 활성 영역 상의 제1 P-일-함수 금속 층(P-work-function metal layer);
    상기 제1 P-일-함수 금속 층 상의 제1 캐핑 층(capping layer);
    상기 제1 캐핑 층 상의 제1 N-일-함수 금속 층(N-work-function metal layer);
    상기 제1 N-일-함수 금속 층 상의 제1 배리어 금속 층(barrier metal layer); 및
    상기 제1 배리어 금속 층 상에 형성되고 상기 제1 배리어 금속 층과 다른 물질을 갖는 제1 도전 층을 포함하되, 상기 제1 배리어 금속층은 상기 제1 N-일-함수 금속 층 및 상기 제1 도전층 사이에 개재되고,
    상기 제2 게이트 전극은
    상기 제2 활성 영역 상의 제2 캐핑 층(capping layer);
    상기 제2 캐핑 층 상의 제2 N-일-함수 금속 층(N-work-function metal layer);
    상기 제2 N-일-함수 금속 층 상의 제2 배리어 금속 층(barrier metal layer); 및
    상기 제2 배리어 금속 층 상에 형성되고 상기 제2 배리어 금속 층과 다른 물질을 갖는 제2 도전 층을 포함하되, 상기 제2 배리어 금속층은 상기 제2 N-일-함수 금속 층 및 상기 제2 도전층 사이에 개재되고,
    상기 제3 게이트 전극은,
    상기 제3 활성 영역 상의 제2 P-일-함수 금속 층(P-work-function metal layer);
    상기 제2 P-일-함수 금속 층 상의 제3 캐핑 층(capping layer);
    상기 제3 캐핑 층 상의 제3 N-일-함수 금속 층(N-work-function metal layer); 및
    상기 제3 N-일-함수 금속 층 상의 제3 배리어 금속 층(barrier metal layer)을 포함하고,
    상기 제4 게이트 전극은,
    상기 제4 활성 영역 상의 제4 캐핑 층(capping layer);
    상기 제4 캐핑 층 상의 제4 N-일-함수 금속 층(N-work-function metal layer);
    상기 제4 N-일-함수 금속 층 상의 제4 배리어 금속 층(barrier metal layer); 및
    상기 제4 배리어 금속 층 상에 형성되고 상기 제4 배리어 금속 층과 다른 물질을 갖는 제3 도전 층을 포함하되,
    상기 제3 게이트 전극은 상기 제1 및 제2 도전 층들을 갖지 않는 반도체 소자.
  20. 메모리 셀 영역 및 로직 영역을 갖는 기판을 준비하고,
    상기 기판 상의 상기 메모리 셀 영역 내에 제1 및 제2 활성 영역들을 형성하고,
    상기 기판 상의 상기 로직 영역 내에 제3 활성 영역을 형성하고,
    상기 기판 상에 상기 제1 내지 제3 활성 영역들을 덮는 절연 층을 형성하고,
    상기 절연 층을 관통하고 상기 제1 활성 영역을 가로지르는 제1 트렌치, 상기 절연 층을 관통하고 상기 제2 활성 영역을 가로지르는 제2 트렌치, 상기 절연 층을 관통하고 상기 제3 활성 영역을 가로지르는 제3 트렌치를 형성하되, 상기 제3 트렌치의 수평 폭은 상기 제1 트렌치 및 상기 제2 트렌치보다 좁고, 상기 제1 트렌치 및 상기 제3 트렌치의 바닥 및 측면 상에 P-일-함수 금속 층(P-work-function metal layer)을 형성하고,
    상기 제1 내지 제3 트렌치들의 바닥들 및 측면들 상에 캐핑 층(capping layer)을 형성하되, 상기 P-일-함수 금속 층은 상기 제1 활성 영역 및 상기 캐핑 층 사이와 상기 제3 활성 영역 및 상기 캐핑 층 사이에 보존되고,
    상기 제1 내지 제3 트렌치들 내의 상기 캐핑 층 상에 N-일-함수 금속 층(N-work-function metal layer)을 형성하고,
    상기 제1 내지 제3 트렌치들 내의 상기 N-일-함수 금속 층 상에 배리어 금속 층(barrier metal layer)을 형성하되, 상기 배리어 금속 층은 상기 제3 트렌치를 완전히 채우고,
    상기 제1 및 제2 트렌치들 내의 상기 배리어 금속 층 상에 상기 배리어 금속 층과 다른 물질을 갖는 도전 층을 형성하는 것을 포함하되,
    상기 제3 트렌치에 상기 도전층은 형성되지 않는 것을 특징으로 하는 반도체 소자 형성 방법.
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US15/468,631 US10388574B2 (en) 2015-01-29 2017-03-24 Semiconductor device having work-function metal and method of forming the same
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102235612B1 (ko) * 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
US10431583B2 (en) 2016-02-11 2019-10-01 Samsung Electronics Co., Ltd. Semiconductor device including transistors with adjusted threshold voltages
CN107452604B (zh) * 2016-06-01 2019-11-01 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
CN107564953B (zh) 2016-07-01 2021-07-30 中芯国际集成电路制造(上海)有限公司 变容晶体管及其制造方法
CN107680938B (zh) * 2016-08-01 2021-05-28 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
US11121040B2 (en) * 2016-09-30 2021-09-14 Intel Corporation Multi voltage threshold transistors through process and design-induced multiple work functions
CN108022874B (zh) * 2016-10-31 2021-02-09 中芯国际集成电路制造(上海)有限公司 半导体装置的制造方法
CN108122844B (zh) * 2016-11-30 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN108258028B (zh) * 2016-12-28 2020-06-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR20180090002A (ko) * 2017-02-02 2018-08-10 서울반도체 주식회사 발광 다이오드 패키지
CN107195585B (zh) * 2017-04-24 2019-11-12 中国科学院微电子研究所 一种调节cmos器件阈值的方法及cmos器件
US10424588B2 (en) * 2017-11-09 2019-09-24 Taiwan Semiconductor Manufacturing Co., Ltd. Cutting metal gates in fin field effect transistors
KR20190115207A (ko) * 2018-04-02 2019-10-11 삼성전자주식회사 반도체 소자
KR102574322B1 (ko) * 2018-06-27 2023-09-05 삼성전자주식회사 반도체 장치
US11469766B2 (en) * 2018-06-29 2022-10-11 Intel Corporation Digital-to-analog converters having multiple-gate transistor-like structure
US10985075B2 (en) * 2018-10-11 2021-04-20 International Business Machines Corporation Gate formation scheme for n-type and p-type transistors having separately tuned threshold voltages
KR102540965B1 (ko) * 2018-10-17 2023-06-07 삼성전자주식회사 반도체 소자
KR20200050708A (ko) * 2018-11-02 2020-05-12 삼성전자주식회사 반도체 소자 및 그의 제조방법
US11282934B2 (en) 2019-07-26 2022-03-22 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for metal gate electrode and method of fabrication
KR20210014017A (ko) * 2019-07-29 2021-02-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
US11056395B2 (en) * 2019-08-23 2021-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor metal gate and method of manufacture
US11508735B2 (en) * 2019-08-28 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Cell manufacturing
US20210118874A1 (en) * 2019-10-21 2021-04-22 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11462477B2 (en) 2019-10-29 2022-10-04 Samsung Electronics Co., Ltd. Interconnect structure and electronic apparatus including the same
US20210126103A1 (en) * 2019-10-29 2021-04-29 Micron Technology, Inc. Apparatus comprising wordlines comprising multiple metal materials, and related methods and electronic systems
US11715781B2 (en) * 2020-02-26 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with improved capacitors
KR20210128534A (ko) * 2020-04-16 2021-10-27 삼성전자주식회사 반도체 장치
US11145716B1 (en) * 2020-05-19 2021-10-12 Globalfoundries U.S. Inc. Semiconductor devices with low resistance gate structures
KR20210156985A (ko) * 2020-06-19 2021-12-28 삼성전자주식회사 일 함수 층들을 갖는 반도체 소자들
KR20220004253A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US11751401B2 (en) * 2021-05-27 2023-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method for manufacturing the same
CN117500271B (zh) * 2024-01-03 2024-05-14 长鑫新桥存储技术有限公司 半导体结构及其制备方法

Family Cites Families (244)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
ATE258834T1 (de) 1995-10-27 2004-02-15 Tdy Ind Inc Ankeroxidbeschichtungen auf hartmetallschneidwerkzeugen
ATE259277T1 (de) 1998-07-31 2004-02-15 Saint Gobain Abrasives Inc Drehende abrichtrolle mit aufgelöteter diamantschicht
US7060584B1 (en) 1999-07-12 2006-06-13 Zilog, Inc. Process to improve high performance capacitor properties in integrated MOS technology
US6800512B1 (en) * 1999-09-16 2004-10-05 Matsushita Electric Industrial Co., Ltd. Method of forming insulating film and method of fabricating semiconductor device
US8690971B2 (en) 2001-01-10 2014-04-08 State Line Holdings, LLC. Method of improving combustion of solid fuels using evenly distributed catalysts or other agents
US6816997B2 (en) * 2001-03-20 2004-11-09 Cheehoe Teh System and method for performing design rule check
US7049226B2 (en) 2001-09-26 2006-05-23 Applied Materials, Inc. Integration of ALD tantalum nitride for copper metallization
US6794238B2 (en) * 2001-11-07 2004-09-21 Micron Technology, Inc. Process for forming metallized contacts to periphery transistors
US7871508B2 (en) 2002-04-26 2011-01-18 Scimist, Inc. Mediated electrochemical oxidation process used as a hydrogen fuel generator
US20040054413A1 (en) 2002-09-16 2004-03-18 Howmedica Osteonics Corp. Radiovisible hydrogel intervertebral disc nucleus
US8164048B2 (en) 2008-01-04 2012-04-24 Troxler Electronic Laboratories, Inc. Nuclear gauges and methods of configuration and calibration of nuclear gauges
DE10259946A1 (de) 2002-12-20 2004-07-15 Tews, Walter, Dipl.-Chem. Dr.rer.nat.habil. Leuchtstoffe zur Konversion der ultravioletten oder blauen Emission eines lichtemittierenden Elementes in sichtbare weiße Strahlung mit sehr hoher Farbwiedergabe
CN1757266A (zh) 2003-02-28 2006-04-05 霍尼韦尔国际公司 被成形用于物理气相沉积室中的线圈构造和形成线圈构造的方法
US7015582B2 (en) 2003-04-01 2006-03-21 International Business Machines Corporation Dummy metal fill shapes for improved reliability of hybrid oxide/low-k dielectrics
CN1826431B (zh) 2003-06-11 2011-12-28 石川岛播磨重工业株式会社 机械零件的修理和制造方法及修复机械零件的制造方法
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
FR2857467B1 (fr) 2003-07-09 2005-08-19 Saint Gobain Dispositif electrocommandable a proprietes optiques et/ou energetiques variables
JP3928596B2 (ja) 2003-07-11 2007-06-13 富士通株式会社 樹脂組成物
US8022116B2 (en) 2003-07-18 2011-09-20 Advanced Shielding Components, Llc Lightweight rigid structural compositions with integral radiation shielding including lead-free structural compositions
WO2005011334A1 (de) 2003-07-21 2005-02-03 Covion Organic Semiconductors Gmbh Organisches elektrolumineszenzelement
DE10333232A1 (de) 2003-07-21 2007-10-11 Merck Patent Gmbh Organisches Elektrolumineszenzelement
WO2005013385A2 (en) 2003-08-05 2005-02-10 C.R.F. Società Consortile Per Azioni Method for manufacturing magnetic field detection devices and devices threfrom
FR2859822B1 (fr) 2003-09-16 2006-05-05 Commissariat Energie Atomique Structure d'interconnexion a faible constante dielectrique
WO2005030904A1 (de) 2003-09-24 2005-04-07 Osram Opto Semiconductors Gmbh Grün emittierende led
WO2005031797A2 (de) 2003-09-24 2005-04-07 Patent-Treuhand- Gesellschaft Für Elektrische Glühlampen Mbh Weiss emittierende led mit definierter farbtemperatur
US7395882B2 (en) 2004-02-19 2008-07-08 Baker Hughes Incorporated Casing and liner drilling bits
US7013812B2 (en) 2003-11-25 2006-03-21 Ballast Tools, Inc. Tamping tool
DE10356099A1 (de) 2003-11-27 2005-07-07 Covion Organic Semiconductors Gmbh Organisches Elektrolumineszenzelement
DE10357315A1 (de) 2003-12-05 2005-07-07 Covion Organic Semiconductors Gmbh Organisches Elektrolumineszenzelement
CN1556246A (zh) 2004-01-08 2004-12-22 中国国际海运集装箱（集团）股份有限 无铬钝化液
FR2866471A1 (fr) 2004-02-13 2005-08-19 St Microelectronics Crolles 2 Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu
US20050191812A1 (en) 2004-03-01 2005-09-01 Lsi Logic Corporation Spacer-less transistor integration scheme for high-k gate dielectrics and small gate-to-gate spaces applicable to Si, SiGe strained silicon schemes
NZ532006A (en) 2004-03-29 2006-11-30 Rodney Warwick Sharp Tooth tip, typically for wood hogging apparatus, with tapered bottom face configured to interact with complementary base portion top face
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
FR2870546B1 (fr) 2004-05-21 2006-09-01 Industeel Creusot Acier a haute resistance mecanique et a l'usure
US7713431B2 (en) 2004-06-10 2010-05-11 Tokyo Electron Limited Plasma processing method
US7363707B2 (en) 2004-06-14 2008-04-29 General Electric Company Braze repair of shroud block seal teeth in a gas turbine engine
EP1609883B1 (en) 2004-06-24 2017-09-20 Sandvik Intellectual Property AB Coated metal cutting tool
DE102004032527A1 (de) 2004-07-06 2006-02-02 Covion Organic Semiconductors Gmbh Elektrolumineszierende Polymere
EP1616926A1 (en) 2004-07-15 2006-01-18 Interuniversitair Microelektronica Centrum ( Imec) Slurry composition and method for chemical polishing of copper integrated with tungsten based barrier metals
JP4224438B2 (ja) 2004-07-16 2009-02-12 日信工業株式会社 炭素繊維複合金属材料の製造方法
US7902058B2 (en) 2004-09-29 2011-03-08 Intel Corporation Inducing strain in the channels of metal gate transistors
KR101137736B1 (ko) 2004-09-30 2012-04-24 각코호진 와세다다이가쿠 반도체 센싱용 전계 효과형 트랜지스터, 반도체 센싱디바이스, 반도체 센서 칩 및 반도체 센싱 장치
KR100583143B1 (ko) 2004-10-29 2006-05-23 주식회사 하이닉스반도체 게이트스페이서를 구비한 반도체 소자의 제조 방법
KR100629364B1 (ko) * 2004-12-28 2006-09-29 삼성전자주식회사 에스램 셀들 및 플래쉬 메모리 셀들을 구비하는 반도체직접회로 소자들 및 그 제조방법들
US7405152B2 (en) 2005-01-31 2008-07-29 International Business Machines Corporation Reducing wire erosion during damascene processing
US8704134B2 (en) 2005-02-11 2014-04-22 The Nanosteel Company, Inc. High hardness/high wear resistant iron based weld overlay materials
JP2006303451A (ja) * 2005-03-23 2006-11-02 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
US7767330B2 (en) 2005-05-04 2010-08-03 Gm Global Technology Operations, Inc. Conductive matrices for fuel cell electrodes
US7913806B2 (en) 2005-05-10 2011-03-29 Schlumberger Technology Corporation Enclosures for containing transducers and electronics on a downhole tool
US8062552B2 (en) 2005-05-19 2011-11-22 Brookhaven Science Associates, Llc Electrocatalyst for oxygen reduction with reduced platinum oxidation and dissolution rates
JP5095089B2 (ja) 2005-05-31 2012-12-12 株式会社豊田中央研究所 固体高分子電解質、並びに、固体高分子型燃料電池及びその製造方法
US7528792B2 (en) 2005-06-06 2009-05-05 Raytheon Company Reduced inductance interconnect for enhanced microwave and millimeter-wave systems
US7740682B2 (en) 2005-07-22 2010-06-22 Ragan Randall C High-density composite material containing tungsten powder
GB0516695D0 (en) 2005-08-15 2005-09-21 Boc Group Plc Microwave plasma reactor
US7757778B2 (en) 2005-08-24 2010-07-20 Calderwood James A Ripper boot
DE102005043165A1 (de) 2005-09-12 2007-03-22 Merck Patent Gmbh Metallkomplexe
KR100688573B1 (ko) 2005-09-16 2007-03-02 삼성전자주식회사 이온소스부, 이를 구비하는 이온주입장치 및 그 변경 방법
US7408206B2 (en) 2005-11-21 2008-08-05 International Business Machines Corporation Method and structure for charge dissipation in integrated circuits
KR101139052B1 (ko) 2005-12-06 2012-04-30 삼성전자주식회사 불소를 포함하는 유기절연체 조성물 및 이를 이용한 유기박막 트랜지스터
US7392847B2 (en) 2005-12-09 2008-07-01 Clearwater International, Llc Aggregating reagents, modified particulate metal-oxides, and methods for making and using same
US7462845B2 (en) 2005-12-09 2008-12-09 International Business Machines Corporation Removable liners for charged particle beam systems
US8101485B2 (en) 2005-12-16 2012-01-24 Intel Corporation Replacement gates to enhance transistor strain
KR100683444B1 (ko) 2005-12-29 2007-02-22 주식회사 파이컴 프로브 카드의 기판 및 그 기판의 재생 방법
US7700926B2 (en) 2006-01-12 2010-04-20 Draximage General Partnership Systems and methods for radioisotope generation
US20070170068A1 (en) 2006-01-24 2007-07-26 Usc, Llc Electrocomposite coatings for hard chrome replacement
US8202627B2 (en) 2006-01-24 2012-06-19 Usc, Llc Electrocomposite coatings for hard chrome replacement
US7795792B2 (en) 2006-02-08 2010-09-14 Varian Medical Systems, Inc. Cathode structures for X-ray tubes
JP4783169B2 (ja) 2006-02-13 2011-09-28 パナソニック株式会社 ドライエッチング方法、微細構造形成方法、モールド及びその製造方法
BRPI0710530B1 (pt) 2006-04-27 2018-01-30 Kennametal Inc. Brocas de perfuração de solo cortadoras fixas modulares, corpos de broca de perfuração de solo cortadora fixa modular e métodos relacionados
CN101473069A (zh) 2006-05-16 2009-07-01 巴斯夫欧洲公司 制备多孔金属有机骨架材料的方法
US7491643B2 (en) 2006-05-24 2009-02-17 International Business Machines Corporation Method and structure for reducing contact resistance between silicide contact and overlying metallization
AT503735B1 (de) 2006-06-09 2008-05-15 Miba Gleitlager Gmbh Mehrschichtlager
JP5146683B2 (ja) 2006-07-14 2013-02-20 日産化学工業株式会社 変性された酸化ジルコニウム−酸化第二スズ複合体ゾルの製造方法
US7922604B2 (en) 2006-07-21 2011-04-12 Cobra Golf Incorporated Multi-material golf club head
US7934315B2 (en) 2006-08-11 2011-05-03 United Technologies Corporation Method of repairing shrouded turbine blades with cracks in the vicinity of the outer shroud notch
US7390066B2 (en) 2006-08-11 2008-06-24 Hall David R Method for providing a degradation drum
JP4762083B2 (ja) 2006-08-25 2011-08-31 株式会社東芝 熱電変換材料とそれを用いた熱電変換モジュール
BRPI0603856A (pt) 2006-08-28 2008-04-15 Villares Metals Sa ligas duras de composição enxuta
US7776765B2 (en) 2006-08-31 2010-08-17 Micron Technology, Inc. Tantalum silicon oxynitride high-k dielectrics and metal gates
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
JP4745183B2 (ja) 2006-09-29 2011-08-10 株式会社東芝 熱電変換材料とそれを用いた熱電変換モジュール
JP5076429B2 (ja) 2006-10-02 2012-11-21 富士通セミコンダクター株式会社 半導体装置の製造方法
GB0620096D0 (en) 2006-10-11 2006-11-22 Graham Morton A lighting device
JP2008124393A (ja) 2006-11-15 2008-05-29 Renesas Technology Corp 半導体装置の製造方法
EP2092155B1 (en) 2006-11-30 2017-05-03 Longyear TM, Inc. Fiber-containing diamond-impregnated cutting tools
SE0602813L (sv) 2006-12-27 2008-06-28 Sandvik Intellectual Property Korrosionsresistent verktyg för kallbearbetningsoperationer
US7682891B2 (en) * 2006-12-28 2010-03-23 Intel Corporation Tunable gate electrode work function material for transistor applications
US7839138B2 (en) 2007-01-29 2010-11-23 Electro Scientific Industries, Inc. Adjustable force electrical contactor
CN101244533B (zh) 2007-02-16 2010-09-15 香港应用科技研究院有限公司 超平坦化学机械抛光技术之方法及使用该方法制造的半导体组件
WO2008102214A2 (en) 2007-02-22 2008-08-28 Ghassemian Pour Bavandi, Madjid Endodontic filling material
JP4443580B2 (ja) 2007-02-28 2010-03-31 株式会社日立ハイテクノロジーズ 探針収納容器、プローバ装置及び探針の収納方法
US7959409B2 (en) 2007-03-01 2011-06-14 Honeywell International Inc. Repaired vane assemblies and methods of repairing vane assemblies
US8013401B2 (en) * 2007-03-15 2011-09-06 Intel Corporation Selectively depositing aluminum in a replacement metal gate process
US7942219B2 (en) 2007-03-21 2011-05-17 Smith International, Inc. Polycrystalline diamond constructions having improved thermal stability
US7918298B2 (en) 2007-04-09 2011-04-05 Travis Andrew Cook Bi-directional ice-particle spray generating device for snow vehicles
US7836615B2 (en) 2007-04-25 2010-11-23 Winter Equipment Company Road machinery blade wear resistors
DE102007020523A1 (de) 2007-05-02 2008-11-06 Helling, Günter, Dr. Metallsalz-Nanogel enthaltende Polymere
EP2158154A4 (en) 2007-05-18 2012-06-13 Kanata Chemical Technologies Inc PROCESS FOR PRODUCING HYDROGEN FROM AMMONIA BORNE
US7781352B2 (en) 2007-06-06 2010-08-24 Asm Japan K.K. Method for forming inorganic silazane-based dielectric film
US7814997B2 (en) 2007-06-14 2010-10-19 Baker Hughes Incorporated Interchangeable bearing blocks for drill bits, and drill bits including same
KR100871545B1 (ko) * 2007-06-25 2008-12-01 주식회사 동부하이텍 플래쉬 메모리 소자 및 그 제조 방법
KR101463716B1 (ko) 2007-06-27 2014-11-19 제이엑스 닛코닛세키에너지주식회사 수소화 이성화 촉매, 탄화수소유의 탈랍 방법, 기유의 제조 방법 및 윤활유 기유의 제조 방법
US8047288B2 (en) 2007-07-18 2011-11-01 Oxane Materials, Inc. Proppants with carbide and/or nitride phases
US8501032B2 (en) 2007-07-26 2013-08-06 San Diego State University (Sdsu) Foundation Catalysts for alkene isomerization and conjugating double bonds in polyunsaturated fats and oils
US7967457B2 (en) 2007-08-10 2011-06-28 Mario Rabinowitz Control grid for solar energy concentrators and similar equipment
US7993131B2 (en) 2007-08-28 2011-08-09 Conocophillips Company Burner nozzle
US7732874B2 (en) * 2007-08-30 2010-06-08 International Business Machines Corporation FinFET structure using differing gate dielectric materials and gate electrode materials
US7892962B2 (en) 2007-09-05 2011-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Nail-shaped pillar for wafer-level chip-scale packaging
US8796084B2 (en) 2007-09-28 2014-08-05 Taiwan Semiconductor Manufacturing Company Ltd. Method for removing hard masks on gates in semiconductor manufacturing process
AT505794B1 (de) 2007-10-10 2011-11-15 Miba Frictec Gmbh Sinterbremsbelag
US8646311B1 (en) 2007-11-09 2014-02-11 Atmospheric Sensors Ltd. Sensors for hydrogen, ammonia
DE102007053771A1 (de) 2007-11-12 2009-05-14 Merck Patent Gmbh Organische Elektrolumineszenzvorrichtungen
US7795097B2 (en) 2007-11-20 2010-09-14 Texas Instruments Incorporated Semiconductor device manufactured by removing sidewalls during replacement gate integration scheme
CN101952945B (zh) 2007-11-29 2013-08-14 朗姆研究公司 控制微负载的脉冲式偏置等离子体工艺
US8193430B2 (en) 2008-01-03 2012-06-05 The University Of Connecticut Methods for separating carbon nanotubes
EP2082804B1 (en) 2008-01-25 2012-10-03 Universite Claude Bernard Lyon 1 Hybrid organic-inorganic materials that contain stabilized carbene
US7799678B2 (en) 2008-01-30 2010-09-21 Freescale Semiconductor, Inc. Method for forming a through silicon via layout
US7803337B1 (en) 2008-02-06 2010-09-28 Vapor Point, LLC Method for treating a fluid to be scrubbed
US7740816B1 (en) 2008-02-06 2010-06-22 Vapor Point, LLC Method for treating gases to be scrubbed
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
US8168468B2 (en) 2008-02-29 2012-05-01 Freescale Semiconductor, Inc. Method of making a semiconductor device including a bridgeable material
SE533283C2 (sv) 2008-03-18 2010-08-10 Uddeholm Tooling Ab Stål, process för tillverkning av ett stålämne samt process för tillverkning av en detalj av stålet
JP2009231772A (ja) 2008-03-25 2009-10-08 Nec Electronics Corp 半導体装置の製造方法および半導体装置
US7914904B2 (en) 2008-03-25 2011-03-29 General Electric Company Component in a combustion system, and process for preventing slag, ash, and char buildup
DE102008015526B4 (de) 2008-03-25 2021-11-11 Merck Patent Gmbh Metallkomplexe
DE102008016431B4 (de) 2008-03-31 2010-06-02 Advanced Micro Devices, Inc., Sunnyvale Metalldeckschicht mit erhöhtem Elektrodenpotential für kupferbasierte Metallgebiete in Halbleiterbauelementen sowie Verfahren zu ihrer Herstellung
TWI424502B (zh) 2008-04-09 2014-01-21 Nanya Technology Corp 一種半導體結構及其製作方法
US7838366B2 (en) 2008-04-11 2010-11-23 United Microelectronics Corp. Method for fabricating a metal gate structure
US7770664B2 (en) 2008-05-29 2010-08-10 Smith International, Inc. Wear indicators for expandable earth boring apparatus
BRPI0913576B1 (pt) 2008-06-06 2021-05-11 Flowserve Management Company conjunto de plugue e método para substituir ou unir uma cabeça do plugue a uma haste do plugue
US7771117B2 (en) 2008-06-13 2010-08-10 Korea Electrotechnology Research Institute X-ray system for dental diagnosis and oral cancer therapy based on nano-material and method thereof
DE102008036247A1 (de) 2008-08-04 2010-02-11 Merck Patent Gmbh Elektronische Vorrichtungen enthaltend Metallkomplexe
US8299566B2 (en) 2008-08-08 2012-10-30 International Business Machines Corporation Through wafer vias and method of making same
EP2548546A1 (de) 2008-08-13 2013-01-23 Ernst Mühlbauer GmbH & Co.KG Röntgenopaker Infiltrant
US8035165B2 (en) 2008-08-26 2011-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrating a first contact structure in a gate last process
US7943988B2 (en) 2008-09-05 2011-05-17 Freescale Semiconductor, Inc. Power MOSFET with a gate structure of different material
US7809115B2 (en) 2008-09-09 2010-10-05 The United States Of America As Represented By The Secretary Of The Navy Diode for flash radiography
US8148227B2 (en) 2008-10-27 2012-04-03 Infineon Technologies Ag Method for providing a self-aligned conductive structure
US7899571B2 (en) 2008-11-05 2011-03-01 Texas Instruments Incorporated Predictive method to improve within wafer CMP uniformity through optimized pad conditioning
US8865321B2 (en) 2008-11-11 2014-10-21 Merck Patent Gmbh Organic electroluminescent devices
NL1036267C2 (en) 2008-12-02 2010-06-03 Oce Tech Bv Device for ejecting droplets of a fluid having a high temperature.
JP5268618B2 (ja) 2008-12-18 2013-08-21 株式会社東芝 半導体装置
US8062966B2 (en) 2008-12-31 2011-11-22 Texas Instruments Incorporated Method for integration of replacement gate in CMOS flow
US7838356B2 (en) 2008-12-31 2010-11-23 Texas Instruments Incorporated Gate dielectric first replacement gate processes and integrated circuits therefrom
US8137345B2 (en) 2009-01-05 2012-03-20 Peak Surgical, Inc. Electrosurgical devices for tonsillectomy and adenoidectomy
US8501587B2 (en) 2009-01-13 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated chips and methods of fabrication thereof
US8784766B1 (en) 2009-01-16 2014-07-22 The University Of Puerto Rico Diamond synthesis employing nanoparticle seeds
ES2388481T5 (es) 2009-04-01 2024-06-04 Rovalma Sa Acero de herramientas de trabajo en caliente con una tenacidad y conductividad térmica extraordinarias
US8564768B2 (en) 2009-04-17 2013-10-22 Schlumberger Technology Corporation High pressure and high temperature optical spectroscopy cell using spherical surfaced lenses in direct contact with a fluid pathway
US8225890B2 (en) 2009-04-21 2012-07-24 Baker Hughes Incorporated Impregnated bit with increased binder percentage
AU2010252228B2 (en) 2009-05-29 2016-02-04 Metalogenia, S.L. Wear element for earth/rock working operations with enhanced wear resistance
CN101924130A (zh) 2009-06-09 2010-12-22 上海韦尔半导体股份有限公司 具有沟槽式接触孔的沟槽式mosfet及其制备方法
US8729470B2 (en) 2009-06-14 2014-05-20 DLA Instruments Electron microscope with an emitter operating in medium vacuum
CN101570606B (zh) 2009-06-15 2011-01-05 北京化工大学 一种全无铅x射线屏蔽橡胶复合材料
US8410699B2 (en) 2009-06-19 2013-04-02 Chih-Ming Yu Heat dissipation enhanced LED lamp
US8465177B2 (en) 2009-06-19 2013-06-18 Chih-Ming Yu Heat dissipation enhanced LED lamp
AT508710B1 (de) 2009-08-13 2011-06-15 Thomas Dr Schalkhammer Sensor
US8176849B1 (en) 2009-08-21 2012-05-15 The United States Of America As Represented By The Secretary Of The Army Warhead comprised of encapsulated green fragments of varied size and shape
US8304115B1 (en) 2009-08-28 2012-11-06 Cermacell, LLC Multi layer ceramic battery
FR2951728B1 (fr) 2009-10-27 2012-02-24 Inst Francais Du Petrole Nouveaux complexes et procede de synthese d'organometalliques du groupe 6 greffes sur anions et leur utilisations dans un procede de matethese des olefines
FR2951727B1 (fr) 2009-10-27 2012-05-25 Inst Francais Du Petrole Nouveaux complexes et procedes de synthese d'organometalliques du groupe 6 et leur utilisation dans un procede de metathese des olefines
JP2013513018A (ja) 2009-12-08 2013-04-18 エクソンモービル リサーチ アンド エンジニアリング カンパニー バルク触媒を用いる高窒素原料の水素化処理
US8093117B2 (en) 2010-01-14 2012-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a metal gate
US8814968B2 (en) 2010-01-14 2014-08-26 National Oilwell Varco, L.P. Thermally conductive sand mould shell for manufacturing a matrix bit
US8349678B2 (en) 2010-02-08 2013-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Laterally diffused metal oxide semiconductor transistor with partially unsilicided source/drain
US8330227B2 (en) 2010-02-17 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated semiconductor structure for SRAM and fabrication methods thereof
KR20110106712A (ko) 2010-03-23 2011-09-29 삼성전자주식회사 상변화 메모리 소자 및 그의 제조방법
US8039388B1 (en) 2010-03-24 2011-10-18 Taiwam Semiconductor Manufacturing Company, Ltd. Main spacer trim-back method for replacement gate process
US8178439B2 (en) 2010-03-30 2012-05-15 Tokyo Electron Limited Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
US8706198B2 (en) 2010-07-06 2014-04-22 Quali-Med Gmbh Opacity technology
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US8361870B2 (en) 2010-07-26 2013-01-29 Globalfoundries Inc. Self-aligned silicidation for replacement gate process
US8304840B2 (en) 2010-07-29 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer structures of a semiconductor device
US8342486B2 (en) 2010-08-09 2013-01-01 Robert S Smith Durable steam injector device
US8852451B2 (en) 2010-09-17 2014-10-07 Mitsubishi Gas Chemical Company, Inc. Silicon etching fluid and method for producing transistor using same
US8846922B2 (en) 2010-09-27 2014-09-30 Merck Patent Gmbh Functionalized fluoroalkyl fluorophosphate salts
US9105653B2 (en) * 2010-10-18 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a metal gate electrode
US8420491B2 (en) 2010-11-09 2013-04-16 International Business Machines Corporation Structure and method for replacement metal gate field effect transistors
US8828144B2 (en) 2010-12-28 2014-09-09 Central Grass Company, Limited Process for cleaning wafers
KR20120075971A (ko) 2010-12-29 2012-07-09 삼성모바일디스플레이주식회사 적층형 포토다이오드 및 그 제조방법
US8183644B1 (en) * 2011-02-11 2012-05-22 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate structure of a CMOS semiconductor device
US8453745B2 (en) 2011-05-18 2013-06-04 Thru Tubing Solutions, Inc. Vortex controlled variable flow resistance device and related tools and methods
US20120306026A1 (en) * 2011-05-31 2012-12-06 International Business Machines Corporation Replacement gate electrode with a tungsten diffusion barrier layer
US8470898B2 (en) 2011-05-31 2013-06-25 GM Global Technology Operations LLC Methods of making lithium ion battery separators
US8569129B2 (en) 2011-05-31 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Device-manufacturing scheme for increasing the density of metal patterns in inter-layer dielectrics
CN102810561B (zh) * 2011-06-02 2015-12-02 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US8435887B2 (en) 2011-06-02 2013-05-07 International Business Machines Corporation Copper interconnect formation
US8261858B1 (en) 2011-09-02 2012-09-11 Halliburton Energy Services, Inc. Element containing thermally stable polycrystalline diamond material and methods and assemblies for formation thereof
US8637359B2 (en) 2011-06-10 2014-01-28 International Business Machines Corporation Fin-last replacement metal gate FinFET process
US20120319179A1 (en) * 2011-06-16 2012-12-20 Hsin-Fu Huang Metal gate and fabrication method thereof
TWI439695B (zh) 2011-07-12 2014-06-01 Univ Nat Cheng Kung 熱探針
TWI438436B (zh) 2011-07-12 2014-05-21 Univ Nat Cheng Kung 熱探針
US8772165B2 (en) 2011-07-14 2014-07-08 Samsung Electronics Co., Ltd. Methods of manufacturing gates for preventing shorts between the gates and self-aligned contacts and semiconductor devices having the same
US8859800B2 (en) 2011-07-15 2014-10-14 Merck Patent Gmbh Compounds containing alkyl-alkoxy-cyano-borate anions
US8580641B2 (en) * 2011-07-26 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques providing high-k dielectric metal gate CMOS
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
CN102956556B (zh) * 2011-08-19 2017-05-17 联华电子股份有限公司 半导体结构及其制造方法
US20130062701A1 (en) * 2011-09-08 2013-03-14 Chiu-Te Lee Semiconductor device and manufacturing method thereof
US8722500B2 (en) 2011-09-20 2014-05-13 GlobalFoundries, Inc. Methods for fabricating integrated circuits having gate to active and gate to gate interconnects
US8704280B2 (en) * 2011-09-22 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained channels induced by high-k capping metal layers
US9974691B2 (en) 2011-10-10 2018-05-22 Wavelight Gmbh Device and process for surgery on the human eye
JP5851214B2 (ja) 2011-11-16 2016-02-03 株式会社東芝 蛍光体、発光装置、および蛍光体の製造方法
US8703595B2 (en) * 2011-11-17 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. N/P boundary effect reduction for metal gate transistors
US8709930B2 (en) * 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US20130149830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Methods of forming field effect transistors having silicon-germanium source/drain regions therein
US8546212B2 (en) * 2011-12-21 2013-10-01 United Microelectronics Corp. Semiconductor device and fabricating method thereof
KR20130079010A (ko) * 2012-01-02 2013-07-10 삼성전자주식회사 반도체 소자 제조 방법
US8865595B2 (en) 2012-01-05 2014-10-21 Taiwan Semiconductor Manufacturing Company, Ltd. Device and methods for forming partially self-aligned trenches
US8492208B1 (en) 2012-01-05 2013-07-23 International Business Machines Corporation Compressive (PFET) and tensile (NFET) channel strain in nanowire FETs fabricated with a replacement gate process
US8715106B1 (en) 2012-01-27 2014-05-06 Callaway Golf Company Adjustable iron-type golf club head
US8397840B2 (en) 2012-01-31 2013-03-19 Reusable Wearbands, Llc Replaceable wear band for well drill pipe
US8796128B2 (en) 2012-02-07 2014-08-05 International Business Machines Corporation Dual metal fill and dual threshold voltage for replacement gate metal devices
KR101894221B1 (ko) * 2012-03-21 2018-10-04 삼성전자주식회사 전계 효과 트랜지스터 및 이를 포함하는 반도체 장치
US8772114B2 (en) * 2012-03-30 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate semiconductor device and method of fabricating thereof
US8536040B1 (en) 2012-04-03 2013-09-17 Globalfoundries Inc. Techniques for using material substitution processes to form replacement metal gate electrodes of semiconductor devices with self-aligned contacts
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8759172B2 (en) 2012-04-18 2014-06-24 International Business Machines Corporation Etch stop layer formation in metal gate process
US8786025B2 (en) * 2012-04-19 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming same
JP5927017B2 (ja) * 2012-04-20 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101909091B1 (ko) * 2012-05-11 2018-10-17 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR20130127257A (ko) * 2012-05-14 2013-11-22 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140006204A (ko) 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8642403B1 (en) 2012-07-12 2014-02-04 International Business Machines Corporation Replacement contacts for all-around contacts
US8647938B1 (en) 2012-08-09 2014-02-11 GlobalFoundries, Inc. SRAM integrated circuits with buried saddle-shaped FINFET and methods for their fabrication
US8673731B2 (en) 2012-08-20 2014-03-18 International Business Machines Corporation Techniques for gate workfunction engineering to reduce short channel effects in planar CMOS devices
US8722491B2 (en) 2012-09-05 2014-05-13 Globalfoundries Inc. Replacement metal gate semiconductor device formation using low resistivity metals
US8659077B1 (en) * 2012-09-13 2014-02-25 International Business Machines Corporation Multi-layer work function metal replacement gate
KR20140047920A (ko) * 2012-10-15 2014-04-23 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9385044B2 (en) * 2012-12-31 2016-07-05 Texas Instruments Incorporated Replacement gate process
US9190409B2 (en) 2013-02-25 2015-11-17 Renesas Electronics Corporation Replacement metal gate transistor with controlled threshold voltage
US8640942B1 (en) 2013-03-13 2014-02-04 Siemens Energy, Inc. Repair of superalloy component
US8846464B1 (en) 2013-03-13 2014-09-30 Globalfoundries Inc. Semiconductor device having controlled final metal critical dimension
US8722485B1 (en) 2013-03-27 2014-05-13 GlobalFoundries, Inc. Integrated circuits having replacement gate structures and methods for fabricating the same
KR102109462B1 (ko) * 2013-06-13 2020-05-12 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조방법
KR102066848B1 (ko) * 2013-06-24 2020-01-16 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US9136129B2 (en) * 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9691763B2 (en) * 2013-12-27 2017-06-27 International Business Machines Corporation Multi-gate FinFET semiconductor device with flexible design width
KR102055333B1 (ko) * 2014-01-29 2020-01-22 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US9230795B1 (en) * 2014-10-29 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Directional pre-clean in silicide and contact formation
KR102235612B1 (ko) * 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법

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