KR102145310B1

KR102145310B1 - 커패시터 부품 및 그 제조 방법

Info

Publication number: KR102145310B1
Application number: KR1020180142585A
Authority: KR
Inventors: 차경진; 조지홍; 권형순; 김종훈; 이진우
Original assignee: 삼성전기주식회사
Priority date: 2018-11-19
Filing date: 2018-11-19
Publication date: 2020-08-18
Also published as: CN111199827B; CN111199827A; KR20190121223A; US11355286B2; US20200161052A1

Abstract

본 발명의 일 실시형태는 내부 전극 패턴이 형성된 다수의 세라믹 시트가 적층된 적층체를 마련하는 단계; 상기 적층체의 상면 및 하면에 부자재를 부착하는 단계; 및 상기 부자재가 부착된 적층체를 상기 적층체의 길이 및 폭 방향을 막는 지그가 배치된 하부 금형 상에 배치하여 압착하는 단계; 를 포함하며, 상기 세라믹 시트의 두께는 0.6μm 이하이고, 상기 부자재는 상기 하부 금형보다 탄성이 높은 커패시터 부품의 제조 방법을 제공한다.

Description

커패시터 부품 및 그 제조 방법{CAPACITOR COMPONENT AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 커패시터 부품 및 그 제조 방법에 관한 것이다.

커패시터 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.

이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.

한편, 적층 세라믹 커패시터 제작 공정 중 칩(chip) 간의 충돌에 의한 모서리 파손 현상인 칩핑(chipping) 불량이 발생할 우려가 있으며, 이는 외관 불량 및 내습신뢰성 저하의 원인이 된다.

또한, 모서리가 각진 형태인 경우 모서리에서 외부 전극 두께가 얇아지기 때문에 내습신뢰성이 더욱 악화되는 문제점이 있었다.

종래에는 칩핑 불량을 방지하고 모서리 부분의 외부 전극 두께를 일정 이상으로 확보하기 위하여 바디의 모서리를 라운드 형상으로 연마하는 방법을 사용하였다.

그러나, 소형화 및 고용량화를 위하여 유전체층 두께를 얇게 형성하는 경우에는 연마 조건의 선정이 어려우며, 연마 도중에 칩이 깨질 우려가 높고, 접촉성으로 인한 특성 열화 문제점, 외관 불량, 내습신뢰성 저하 등이 발생하였다.

따라서, 유전체층 두께가 얇은 경우 종래의 일반적인 적층 세라믹 커패시터 에 적용하던 라운드 연마 공법을 대체할 수 있는 새로운 방안이 필요하다.

본 발명의 일 목적 중 하나는 신뢰성이 우수한 커패시터 부품 및 그 제조 방법을 제공하기 위함이다.

본 발명의 다른 일 실시형태는 0.4μm 이하의 두께를 가지는 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 상기 바디의 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 접속부 및 상기 제1 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 및 상기 바디의 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 접속부 및 상기 제2 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 을 포함하며, 상기 제1 및 제2 방향 단면에서, 상기 바디의 모서리는 라운드 형상을 가지며, 상기 제3 면의 연장선과 상기 제2 면의 연장선이 만나는 점을 A, 상기 제2 면에 배치된 상기 제1 밴드부의 끝단을 B, 상기 제3 면의 연장선이 상기 바디로부터 이격되기 시작하는 점을 C, 상기 A와 B의 거리를 AB, 상기 B와 C의 거리를 BC로 정의할 때, 1.005 < BC/AB < 1.2를 만족하는 커패시터 부품을 제공한다.

본 발명의 여러 효과 중 일 효과로서, 압착 공정을 제어함으로써 별도의 연마 공정 없이 바디 모서리에 라운드 형상을 구현함으로써, 모서리 부분의 외부 전극 두께를 향상시켜 커패시터 부품의 내습 신뢰성을 향상시킬 수 있는 효과가 있다.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법의 각 단계를 간략하게 나타낸 도면이다.
도 2는 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법에 사용되는 하부 금형 및 지그를 개략적으로 나타낸 사시도이다.
도 3은 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법의 압착 단계를 개략적으로 나타낸 단면도이다.
도 4는 본 발명의 일 실시형태에 따라 제조된 커패시터 부품의 두께 및 길이 방향 단면을 촬영한 사진이다.
도 5는 비교예의 두께 및 길이 방향 단면을 촬영한 사진이다.
도 6는 본 발명의 다른 일 실시형태에 따른 커패시터 부품의 사시도를 개략적으로 도시한 것이다.
도 7은 도 6의 I-I' 단면도를 개략적으로 도시한 것이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.

이하, 본 발명의 일 실시 형태에 따른 커패시터 부품의 제조방법에 대하여 우선 설명한 후, 본 발명의 일 실시 형태에 따른 커패시터 부품에 대하여 설명하도록 한다.

커패시터 부품의 제조방법

도 1은 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법의 각 단계를 간략하게 나타낸 도면이다.

도 1을 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법은 내부 전극 패턴이 형성된 다수의 세라믹 시트가 적층된 적층체(21)를 마련하는 단계(A 단계); 상기 적층체(21)의 상면 및 하면에 부자재(25)를 부착하는 단계(B 단계); 및 상기 부자재(25)가 부착된 적층체(21)를 상기 적층체(21)의 길이(X 방향) 및 폭 방향(Y 방향)을 막는 지그(12a, 12b)가 배치된 하부 금형(11) 상에 배치하여 압착하는 단계(C 단계);를 포함하며, 상기 세라믹 시트의 두께는 0.6μm 이하이고, 상기 부자재(25)는 상기 하부 금형(11)보다 탄성이 높다.

적층 세라믹 커패시터 제작 공정 중 칩(chip) 간의 충돌에 의한 모서리 파손 현상인 칩핑(chipping) 불량이 발생할 우려가 있으며, 이는 외관 불량 및 내습신뢰성 저하의 원인이 된다.

본 발명에서는 적층체(21)의 길이(X 방향) 및 폭 방향(Y 방향)을 지그로 막고, 적층체(21)의 상부 및 하부에 부자재를 배치함으로써, 별도의 연마 공정 없이 바디 모서리에 라운드 형상을 구현할 수 있으며, 이에 따라 모서리 부분의 외부 전극 두께를 향상시켜 커패시터 부품의 내습 신뢰성을 향상시킬 수 있다.

적층체 준비 단계(A 단계)

내부 전극 패턴이 형성된 다수의 세라믹 시트가 적층된 적층체(21)를 마련한다.

내부 전극 패턴이 형성된 세라믹 시트는 당해 기술 분야에 알려진 다양한 방법들, 예를 들면, 세라믹 슬러리를 캐리어 필름 상에 도포하고 건조하여 세라믹 그린 시트를 형성하고, 세라믹 그린 시트 표면에 도전성 페이스트를 인쇄하여 내부 전극 패턴을 형성한 다음, 캐리어 필름을 분리하는 방법 등에 의해 제조될 수 있다.

이러한 방법을 통해 내부 전극 패턴이 형성된 세라믹 시트를 원하는 적층수로 겹쳐 쌓아올리는 방법으로 세라믹 적층체를 마련할 수 있다.

이때, 세라믹 시트의 두께는 0.6μm 이하일 수 있다.

세라믹 시트의 두께가 0.6μm 초과인 경우에는 종래와 같이 바디의 모서리를 연마하여 라운드를 형성하는 방법을 용이하게 적용할 수 있으며, 세라믹 시트의 두께가 0.6μm 초과인 경우에는 최종 제품에서 유전체층의 두께를 0.4μm 이하로 확보하기 어려울 수 있어, 커패시터 부품의 소형화 및 고용량화를 동시에 달성하기 어려울 수 있기 때문이다.

또한, 내부 전극 패턴의 두께는 0.5μm 이하일 수 있다.

내부 전극 패턴의 두께가 0.5μm 초과인 경우에는 최종 제품에서 내부전극의 두께를 0.4μm 이하로 확보하기 어려울 수 있어, 커패시터 부품의 소형화 및 고용량화를 동시에 달성하기 어려울 수 있기 때문이다.

부자재 부착 단계(B 단계)

적층체(21)의 상면 및 하면에 부자재(25)를 부착한다.

부자재(25)는 압착 시 적층체(21)를 고정하고, 바디의 모서리에 라운드 형상을 부여하기 위함이다.

또한, 모든 내부 전극 패턴이 오버랩되는 구간과 그렇지 않은 구간의 밀도차를 줄여 크랙(Crack)이나 디라미네이션(delamination)과 같은 구조 결함이 발생하는 것을 방지하기 위함이다.

부자재(25)는 상기 하부 금형(11)보다 탄성이 높다. 부자재(25)가 하부 금형(11)보다 탄성이 낮은 경우에는 상술한 효과가 불충분할 수 있기 때문이다.

이때, 상기 부자재(25)는 고분자 필름 및 상기 고분자 필름 상에 코팅된 점착층을 포함할 수 있다.

또한, 상기 점착층은 적층체와 점착 테이프를 접착시킬 수 있도록 점착력을 갖는 점착 수지들, 예를 들면, 아크릴 수지, 에폭시 수지 또는 이들의 조합으로 이루어질 수 있으며, 더 바람직하게는 입자 셀이 분산된 점착 수지로 이루어질 수 있다.

상기 입자 셀들은 점착 수지에 고정력을 부여하기 위한 것으로, 예를 들면, 폴리염화비닐리덴 등과 같은 열가소성 수지로 이루어진 입자 셀을 사용할 수 있다.

한편, 상기 입자셀이 분산된 점착 수지의 경우, 상기 점착 수지의 함량은 70 내지 95중량%이고, 입자 셀의 함량은 5 내지 30중량% 정도인 것이 바람직하다. 입자 셀의 함량이 5% 미만이면, 고정 효과가 미미하고, 30%를 초과하면 점착력이 떨어진다는 문제점이 있기 때문이다.

또한, 상기 부자재(25)는 실리콘 고무, 우레탄 고무 또는 천연 고무일 수 있다.

압착 단계(C 단계)

상기 부자재(25)가 부착된 적층체(21)를 상기 적층체(21)의 길이(X 방향) 및 폭 방향(Y 방향)을 막는 지그(12a, 12b)가 배치된 하부 금형(11) 상에 배치하여 압착한다.

도 2는 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법에 사용되는 하부 금형 및 지그를 개략적으로 나타낸 사시도이다.

도 3은 본 발명의 일 실시형태에 따른 커패시터 부품의 제조 방법의 압착 단계를 개략적으로 나타낸 단면도이다.

도 2 및 도 3을 참조하면, 적층체(21)의 길이(X 방향) 및 폭 방향(Y 방향)을 지그(12a, 12b)로 막은 상태에서 압착을 진행함으로써, 적층체(21)의 변형 압착을 억제할 수 있다.

또한, 적층체(21)의 상면 및 하면에 부자재(25)를 부착한 상태에서 압착을 진행하기 때문에, 도 1에 도시된 바와 같이, 내부 전극 패턴의 밀도가 상대적으로 낮은 부위로 부자재(25)가 밀려 들어간다.

이에 따라, 내부 전극 패턴의 밀도가 상대적으로 낮은 부위에 함몰 구조를 형성하여 별도의 연마 공정 없이 바디 모서리에 라운드 형상을 구현할 수 있기 때문에 모서리 부분의 외부 전극 두께를 향상시켜 커패시터 부품의 내습 신뢰성을 향상시킬 수 있다.

또한, 내부 전극 패턴의 밀도가 상대적으로 낮은 부위의 밀도를 향상시킬 수 있으므로 내습 신뢰성을 더욱 향상시킬 수 있다.

압착 후, 절단, 소성, 연마, 외부 전극 형성, 도금 등의 후속 공정을 거쳐 커패시터 부품을 제조한다. 상기 후속 공정들은 당해 기술 분야에 잘 알려진 종래의 방법에 의해 이루어질 수 있다.

(실험 예)

도 4는 본 발명의 일 실시형태에 따라 제조된 커패시터 부품(발명 예)의 두께 및 길이 방향 단면을 촬영한 사진이다.

도 5는 비교예의 두께 및 길이 방향 단면을 촬영한 사진이다.

발명 예는 본 발명의 일 실시형태에 따라 적층체의 상하면에 부자재를 부착하고, 하부 금형 상에 적층체의 길이 및 폭 방향을 막는 지그를 배치한 후 압착 단계를 수행하였다.

비교 예는 적층체의 상하면에 부자재를 부착하지 않았으며, 하부 금형 상에 지그도 배치하지 않은 상태로 압착 단계를 수행한 것이다.

발명 예 및 비교 예의 세라믹 시트의 두께는 동일하게 0.55μm 이었으며, 발명 예 및 비교 예 모두 별도의 연마 공정은 행하지 않았다.

도 4 및 도 5를 참조하면, 발명 예의 경우 모서리 부분이 함몰되어 라운드 형상을 가지나, 비교 예의 경우 모서리 부분이 각진 형상을 가지는 것을 확인할 수 있다.

또한, 상기 발명 예 및 비교 예 각각에 대하여 50개의 샘플을 준비한 후, 내습 신뢰성을 평가하였다.

내습 신뢰성은 온도 85 ℃, 상대 습도 85%의 환경 하에서 기준 전압을 12시간 인가한 후, 절연 저항치가 초기 수치 대비하여 1.0E+1 이상 열화 된 샘플을 불량으로 판정하였다.

구분	불량 개수	불량률
발명 예	1/50	2%
비교 예	12/50	24%

발명 예의 경우 50 개의 샘플 중 1개의 샘플이 불량으로 판정되었으며, 비교 예의 경우 50 개의 샘플 중 12개의 샘플이 불량으로 판정되었다.

따라서, 발명 예의 경우 비교 예에 비하여 내습 신뢰성이 우수한 것을 확인할 수 있다.

커패시터 부품

도 6은 본 발명의 다른 일 실시형태에 따른 커패시터 부품의 사시도를 개략적으로 도시한 것이다.

이하, 도 6 및 도 7을 참조하여 본 발명의 다른 일 실시형태에 따른 커패시터 부품에 대하여 상세히 설명한다.

본 발명의 다른 일 실시형태에 따른 커패시터 부품은 상술한 본 발명의 일 실시형태에 따른 커패시터 부품의 제조방법에 의해 제조된 것일 수 있다.

본 발명의 다른 일 실시형태에 따른 커패시터 부품(100)은 0.4μm 이하의 두께를 가지는 유전체층(111) 및 상기 유전체층을 사이에 두고 제1 방향(Z 방향)으로 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 상기 제1 방향으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 제2 방향(Y 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 상기 바디의 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 접속부(131a) 및 상기 제1 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제1 밴드부(131b)를 포함하는 제1 외부 전극(131); 및 상기 바디의 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 접속부(132a) 및 상기 제2 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제2 밴드부(132b)를 포함하는 제2 외부 전극(132);을 포함하며, 상기 제1 및 제2 방향 단면(L-T 단면)에서, 상기 바디의 모서리는 라운드 형상을 가지며, 상기 제3 면의 연장선(L3)과 상기 제2 면의 연장선(L2)이 만나는 점을 A, 상기 제2 면에 배치된 상기 제1 밴드부의 끝단을 B, 상기 제3 면의 연장선이 상기 바디로부터 이격되기 시작하는 점을 C, 상기 A와 B의 거리를 AB, 상기 B와 C의 거리를 BC로 정의할 때, 1.005 < BC/AB < 1.2를 만족한다.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

본 발명의 일 실시형태에 따르면, 상기 유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않는다. 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다.

상기 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

이때, 유전체층(111)의 두께는 0.4μm 이하일 수 있다.

종래에는 칩핑 불량을 방지하고 모서리 부분의 외부 전극 두께를 일정 이상으로 확보하기 위하여 바디의 모서리를 라운드 형상으로 연마하는 방법을 사용하였다. 그러나, 소형화 및 고용량화를 위하여 유전체층 두께를 얇게 형성하는 경우에는 연마 조건의 선정이 어려우며, 연마 도중에 칩이 깨질 우려가 높고, 접촉성으로 인한 특성 열화 문제점, 외관 불량, 내습신뢰성 저하 등이 발생하였다.

상술한 바와 같이, 본 발명의 일 실시형태에 따르면 적층체(21)의 길이(X 방향) 및 폭 방향(Y 방향)을 지그로 막고, 적층체(21)의 상부 및 하부에 부자재를 배치함으로써, 별도의 연마 공정 없이 바디 모서리에 라운드 형상을 구현할 수 있으며, 이에 따라 모서리 부분의 외부 전극 두께를 향상시켜 커패시터 부품의 내습 신뢰성을 향상시킬 수 있다.

따라서, 유전체층(111)의 두께는 0.4μm 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.

상기 유전체층(111)의 두께는 상기 제1 및 제2 내부전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.

상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.

이때, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 제1 방향(Z 방향)으로 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112)를 포함할 수 있다.

커버부(112)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다. 즉, 커버부(112)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO₃)계 세라믹 재료를 포함할 수 있다.

커버부(112)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.

커버부(112)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112)의 두께(tp)는 20μm 이하일 수 있으며, 이 경우 바디의 모서리를 라운드 형상으로 연마하는 방법을 더욱 적용하기 어려울 수 있으며, 수분 침투 경로가 단축되기 때문에 내습신뢰성이 저하될 우려가 있다.

따라서, 커버부(112)의 두께가 20μm 이하인 경우에 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.

내부 전극(121, 122)은 유전체층(111)을 사이에 두고 서로 대향하도록 배치된다.

내부 전극(121, 122)은 유전체층을 사이에 두고 서로 대향하도록 번갈아 배치되는 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다.

제1 및 제2 내부 전극(121, 122)은 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.

도 7을 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다. 바디의 제3 면(3)에는 제1 외부 전극(131)이 배치되어 제1 내부 전극(121)과 연결되고, 바디의 제4 면(4)에는 제2 외부 전극(132)이 배치되어 제2 내부 전극(122)과 연결될 수 있다.

제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트를 두께 방향(Z 방향)으로 번갈아 적층한 후, 소성하여 형성할 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

한편, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께(te)는 0.4μm 이하일 수 있다.

제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부전극(121, 122)의 평균 두께를 의미할 수 있다.

상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

외부 전극(131, 132)은 바디(110)의 외측에 배치되고 전극(121, 122)과 연결된다. 도 7에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다.

상기 제1 및 제2 외부 전극(131, 132)은 정전 용량 형성을 위해 상기 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결될 수 있으며, 상기 제2 외부 전극(132)은 상기 제1 외부 전극(131)과 다른 전위에 연결될 수 있다.

제1 외부 전극(131)은 상기 바디의 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 접속부(131a) 및 상기 제1 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제1 밴드부(131b)를 포함할 수 있다.

제2 외부 전극(132)은 상기 바디의 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 접속부(132a) 및 상기 제2 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제2 밴드부(132b)를 포함할 수 있다.

본 발명에 따른 커패시터 부품은, 도 7을 참조하면, 상기 제1 및 제2 방향 단면(L-T 단면)에서, 상기 바디의 모서리는 라운드 형상을 가지며, 상기 제3 면의 연장선(L3)과 상기 제2 면의 연장선(L2)이 만나는 점을 A, 상기 제2 면에 배치된 상기 제1 밴드부(131b)의 끝단을 B, 상기 제3 면의 연장선이 상기 바디로부터 이격되기 시작하는 점을 C, 상기 A와 B의 거리를 AB, 상기 B와 C의 거리를 BC로 정의할 때, 1.005 < BC/AB < 1.2를 만족한다.

BC/AB가 1.005 미만인 경우에는 모서리 부분의 외부전극 도포량 감소로 인해 모서부부분의 외부 전극 두께가 얇아지기 때문에 내습 신뢰성이 열화될 수 있다. 반면에, BC/AB가 1.2 초과인 경우에는 제1 및 제2 내부 전극이 오버랩되어 있는 끝단 부분에서 제1 및 제2 내부 전극 간의 거리가 가까워져 내전압 특성이 열위해지고, 단락(short) 발생률이 증가할 수 있다.

한편, 1.005 < BC/AB < 1.2을 만족하는 구성은 상술한 본 발명의 일 실시형태에 따른 제조방법을 적용함으로써 바디의 모서리를 연마하는 공정 없이도 확보할 수 있다.

도 4 및 도 5를 참조하면, 도 4의 발명 예의 경우 BC/AB가 약 1.034이며, 도 5의 비교 예의 경우 BC/AB가 거의 1에 가까운 값을 가지는 것을 확인할 수 있다.

제1 및 제2 외부 전극(131, 132)은 전극층 및 상기 전극층 상에 배치되는 도금층을 포함할 수 있다.

상기 전극층은 바디(110)와 외부 전극(131, 132)을 기계적으로 접합시켜주는 역할을 하며, 내부 전극(121, 122)과 외부 전극(131, 132)을 전기적 및 기계적으로 접합시켜주는 역할을 한다.

상기 전극층은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있다.

예를 들어, 상기 전극층은 Cu, Pd 및 Ag로 이루어진 그룹에서 선택된 1 이상의 도전성 금속과 글라스를 포함할 수 있다.

상기 도금층은 기계적, 전기적, 화학적 안전성 및 실장성을 향상시키는 역할을 할 수 있다.

상기 도금층은 기계적, 전기적 및 화학적 안전성을 확보하기 위한 제1 도금층과 상기 제1 도금층 상에 형성되고 실장성을 향상시키기 위한 제2 도금층을 포함할 수 있다.

상기 제1 도금층은 Ni, Cu, Pd 및 Ag로 이루어진 그룹에서 선택된 1 이상을 포함할 수 있으며, 예를 들어 Ni 도금층일 수 있다.

상기 제2 도금층은 저융점 금속을 포함할 수 있으며, 예를 들어 Sn 도금층일 수 있다.

한편, 커패시터 부품(100)의 사이즈는 특별히 한정할 필요는 없다.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 커패시터 부품에서 본 발명에 따른 내습 신뢰성 향상 효과가 보다 현저해질 수 있다.

따라서, 상기 바디(110)의 제3 면(3)과 제4 면(4) 간의 거리는 0.4mm 이하이고, 상기 바디(110)의 제5 면(5)과 제6 면(6) 간의 거리는 0.2mm 이하일 수 있다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

11: 하부 금형
12: 지그
21: 적층체
25: 부자재
30: 상부 금형
100: 커패시터 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112: 커버부
131,132: 외부 전극

Claims

내부 전극 패턴이 형성된 다수의 세라믹 시트가 적층된 적층체를 마련하는 단계;
상기 적층체의 상면 및 하면에 부자재를 부착하는 단계; 및
상기 부자재가 부착된 적층체를 상기 적층체의 길이 및 폭 방향을 막는 지그가 배치된 하부 금형 상에 배치하여 압착하는 단계; 를 포함하며,
상기 세라믹 시트의 두께는 0.6μm 이하이고, 상기 부자재는 상기 하부 금형보다 탄성이 높은 커패시터 부품의 제조 방법.
제1항에 있어서,
상기 부자재는 고분자 필름 및 상기 고분자 필름 상에 코팅된 점착층을 포함하는
커패시터 부품의 제조 방법.
제2항에 있어서,
상기 점착층은 70 내지 95중량%의 점착 수지 및 5 내지 30중량%의 입자 셀을 포함하는
커패시터 부품의 제조 방법.
제1항에 있어서,
상기 부자재는 실리콘 고무, 우레탄 고무 또는 천연 고무인
커패시터 부품의 제조 방법.
제1항에 있어서,
상기 내부 전극 패턴의 두께는 0.5μm 이하인
커패시터 부품의 제조 방법.
제1항의 커패시터 부품의 제조 방법에 의해 제조된 커패시터 부품으로서,
0.4㎛ 이하의 두께를 가지는 유전체층 및 상기 유전체층을 사이에 두고 제1 방향으로 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 상기 제1 방향으로 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 제2 방향으로 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디;
상기 바디의 제3 면에 배치되어 상기 제1 내부 전극과 연결되는 제1 접속부 및 상기 제1 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제1 밴드부를 포함하는 제1 외부 전극; 및
상기 바디의 제4 면에 배치되어 상기 제2 내부 전극과 연결되는 제2 접속부 및 상기 제2 접속부로부터 상기 제1 및 제2 면의 일부까지 연장되는 제2 밴드부를 포함하는 제2 외부 전극; 을 포함하며,
상기 제1 및 제2 방향 단면에서,
상기 바디의 모서리는 라운드 형상을 가지며, 상기 제3 면의 연장선과 상기 제2 면의 연장선이 만나는 점을 A, 상기 제2 면에 배치된 상기 제1 밴드부의 끝단을 B, 상기 제3 면의 연장선이 상기 바디로부터 이격되기 시작하는 점을 C, 상기 A와 B의 거리를 AB, 상기 B와 C의 거리를 BC로 정의할 때, 1.005 < BC/AB < 1.2를 만족하는
커패시터 부품.
제6항에 있어서,
상기 제1 및 제2 내부 전극의 두께는 0.4㎛ 이하인
커패시터 부품.
제6항에 있어서,
상기 제3 면과 제4 면 간의 거리는 0.4mm 이하이고, 상기 제5 면과 제6 면 간의 거리는 0.2mm 이하인
커패시터 부품.
제6항에 있어서,
상기 바디는 상기 유전체층을 사이에 두고 상기 제1 방향으로 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부와 상기 용량 형성부의 상부 및 하부에 형성된 커버부를 포함하는
커패시터 부품.
제9항에 있어서,
상기 커버부의 두께는 20μm 이하인
커패시터 부품.