KR102061509B1 - 적층 세라믹 커패시터 및 그 제조방법 - Google Patents
적층 세라믹 커패시터 및 그 제조방법 Download PDFInfo
- Publication number
- KR102061509B1 KR102061509B1 KR1020130127386A KR20130127386A KR102061509B1 KR 102061509 B1 KR102061509 B1 KR 102061509B1 KR 1020130127386 A KR1020130127386 A KR 1020130127386A KR 20130127386 A KR20130127386 A KR 20130127386A KR 102061509 B1 KR102061509 B1 KR 102061509B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- protective layer
- electrode
- multilayer ceramic
- ceramic capacitor
- Prior art date
Links
- 239000003985 ceramic capacitor Substances 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000010410 layer Substances 0.000 claims abstract description 151
- 239000011241 protective layer Substances 0.000 claims abstract description 82
- 229920005989 resin Polymers 0.000 claims abstract description 63
- 239000011347 resin Substances 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims description 11
- 239000003990 capacitor Substances 0.000 claims description 9
- 239000003822 epoxy resin Substances 0.000 claims description 3
- 229920000647 polyepoxide Polymers 0.000 claims description 3
- 239000012777 electrically insulating material Substances 0.000 claims 1
- 239000000919 ceramic Substances 0.000 abstract description 60
- 238000007747 plating Methods 0.000 description 22
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 9
- 239000000843 powder Substances 0.000 description 9
- 239000010949 copper Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 239000000758 substrate Substances 0.000 description 7
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 6
- 238000010304 firing Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 238000005452 bending Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000035939 shock Effects 0.000 description 4
- 239000000956 alloy Substances 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 239000002002 slurry Substances 0.000 description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 2
- 229910002113 barium titanate Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 230000035515 penetration Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 229910000679 solder Inorganic materials 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 238000007606 doctor blade method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001690 polydopamine Polymers 0.000 description 1
- 239000011342 resin composition Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/008—Selection of materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Abstract
본 발명의 일 실시형태는 복수의 유전체 층을 포함하는 세라믹 본체; 상기 복수의 유전체 층 중 하나 이상의 유전체 층을 사이에 두고 교대로 배치되는 제1 및 제2 내부전극; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되는 제1 전극층 및 제2 전극층; 상기 세라믹 본체의 외부면 중 하나 이상의 면에 배치된 보호층; 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮는 전도성 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
Description
본 발명은 적층 세라믹 커패시터 및 그 제조방법에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부 전극, 상기 내부 전극에 전기적으로 접속된 외부 전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부 전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부 전극 역시 박층화되고 있다.
또한 자동차나 의료기기 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 적층 세라믹 커패시터 역시 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소는 공정 시 발생하는 도금액 침투, 외부 충격에 의한 크랙발생 등이 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부 전극의 전극층과 도금층 사이에 전도성 물질을 함유하는 수지 조성물을 도포하여 외부 충격을 흡수하고 도금액 침두를 막아 신뢰성을 향상시키고 있다.
본 발명은 휨 강도 특성이 우수하고 도금액 침투를 효율적으로 차단할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공하고자 한다.
본 발명의 일 실시형태는 복수의 유전체 층을 포함하는 세라믹 본체; 상기 복수의 유전체 층 중 하나 이상의 유전체 층을 사이에 두고 교대로 배치되는 제1 및 제2 내부전극; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되는 제1 전극층 및 제2 전극층; 상기 세라믹 본체의 외부면 중 하나 이상의 면에 배치된 보호층; 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮는 전도성 수지층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
상기 세라믹 본체는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성될 수 있다.
상기 보호층은 상기 제1 전극층 및 제2 전극층과 연결되도록 형성될 수 있다.
상기 보호층은 상기 제1 전극층 및 제2 전극층의 일부를 덮도록 형성될 수 있다.
상기 보호층의 두께는 250nm 이상 일 수 있다.
본 발명의 다른 일 실시형태는 유전체 층, 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되도록 제1 전극층 및 제2 전극층을 형성하는 단계; 상기 세라믹 본체의 외부면 중 하나 이상의 면에 보호층을 형성하는 단계; 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮도록 전도성 수지층을 형성하는 단계; 를 포함하는 적층 세라믹 커패시터의 제조방법을 제공할 수 있다.
상기 세라믹 본체는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성될 수 있다.
상기 보호층의 두께는 250nm 이상 일 수 있다.
본 발명의 일 실시형태에 의하면 휨 강도 특성이 우수하고 도금액 침투를 효율적으로 차단할 수 있는 적층 세라믹 커패시터 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이다.
도 4는 도 3의 B-B' 단면도이다.
도 5는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이다.
도 4는 도 3의 B-B' 단면도이다.
도 5는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
적층 세라믹 커패시터(100)
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)를 나타내는 사시도이고, 도 2는 도 1의 A-A' 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터(100)는 세라믹 본체(110); 보호층(140); 및 외부전극(131, 132)을 포함한다.
상기 세라믹 본체(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과, 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층을 포함할 수 있다. 상기 액티브층은 유전체층(111)과 내부전극(121, 122)을 포함하며,
본 발명의 일 실시형태에서, 세라믹 본체(110)는 형상에 있어 특별히 제한은 없지만, 실질적으로 육면체 형상일 수 있다. 칩 소성 시 세라믹 분말의 소성 수축과 내부전극 패턴 존부에 따른 두께차이 및 세라믹 본체 모서리부의 연마로 인하여, 세라믹 본체(110)는 완전한 육면체 형상은 아니지만 실질적으로 육면체에 가까운 형상을 가질 수 있다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
상기 내부전극(121, 122)은 제1 내부전극(121)및 제2 내부전극(122)으로 이루어지며 제1 및 제2 내부전극은 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치될 수 있다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 세라믹 본체의 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(121, 122)은 세라믹 본체(110)의 양 단면을 통해 번갈아 노출되는 부분을 통해 외부전극(131, 132)와 전기적으로 연결될 수 있다. 보다 구체적으로 상기 외부전극은 제1 외부전극(131)및 제2 외부 전극(132)을 포함하며, 제1 내부전극은 제1 외부전극(131)과 연결되고 제2 내부전극은 제2 내부전극(132)과 각각 전기적으로 연결될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)에 포함되는 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 제1 외부전극(131)은 제1 전극층(131a) 및 전도성 수지층(131b)을 포함할 수 있으며, 상기 제2 외부전극(132)은 제2 전극층(132a) 및 전도성 수지층(132b)를 포함할 수 있다.
상기 제1 및 제2 전극층(131a, 132a)은 제1 및 제2 내부전극(121, 122)과 직접적으로 연결되어 외부전극과 내부전극 간 전기적 도통을 확보한다.
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함할 수 있으며, 상기 전도성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며 본 발명이 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극층(131a, 132a)은 전도성 금속을 포함하는 페이스트의 소성에 의해 형성되는 소성형 전극일 수 있다.
상기 제1 및 제2 전극층(131a, 132a) 상에는 전도성 수지층(131b, 132b)이 배치될 수 있다.
즉, 내부전극이 노출된 세라믹 본체의 외부면에 제1 및 제2 전극층이 배치되고, 상기 제1 및 제2 전극층의 외측에 전도성 수지층이 배치될 수 있다.
본 명세서에서 외부전극을 기준으로 세라믹 본체(110)가 존재하는 방향을 내측으로, 세라믹 본체(110)가 존재하지 않는 방향을 외측으로 정의한다.
상기 전도성 수지층(131b, 132b)은 전도성 분말과 베이스 수지를 포함할 수 있다. 상기 베이스 수지가 전도성을 가지지 않더라도 전도성 수지층 내에 포함된 전도성 분말의 점접촉 또는 터널링 효과에 의해 상기 전도성 수지층은 전체적으로 전도성을 가질 수 있다.
상기 전도성 분말은 이에 한정되는 것은 아니나 구리 및 은 중 하나 이상을 포함할 수 있다.
상기 베이스 수지는 열경화성 수지를 포함할 수 있으며, 구체적으로 에폭시 수지를 포함할 수 있다.
상기 전도성 수지층(131b, 132b)은 외부로부터의 충격을 흡수하여 적층 세라믹 커패시터를 보호하는 기능을 수행할 수 있다.
나아가 상기 세라믹 본체의 외부면 중 적어도 하나의 면에는 보호층(140)이 형성될 수 있다. 상기 보호층(140)은 충격을 흡수할 수 있는 탄성을 가지는 물질로 형성될 수 있으며 이에 제한되는 것은 아니나 에폭시계 수지를 포함할 수 있다.
상기 보호층(140)은 상기 세라믹 본체에 균열(크랙)이 발생하는 것을 방지하는 역할을 수행할 수 있다.
상기 보호층(140)은 상기 전도성 수지층(131b, 132b)에 의해 일부가 덮일 수 있다.
다시 말해 상기 제1 및 제2 전극층(131a, 132a) 상에 형성된 전도성 수지층(131b, 132b)은 가장자리가 상기 보호층(140)의 일부를 덮도록 제1 및 제2 전극층 상에서 연장되어 형성될 수 있다.
본 발명은 보호층(140)이 전도성 수지층(131b, 132b)에 의해 덮이도록 형성되어 외부충격으로부터 적층 세라믹 커패시터를 보다 효율적으로 보호할 수 있다.
상기 보호층은 제1 및 제2 전극층 상에 형성된 전도성 수지층과 물리적으로 연결되어 있으므로 제1 외부전극과 제2 외부전극 사이의 단락을 방지하기 위해 전도성을 가지지 않아야 한다.
외부충격으로부터의 보호를 위해 제1 및 제2 전극층 상에 전도성 수지층을 형성하는 경우, 휘어짐과 같은 외부충격을 어느 정도 흡수 할 수 있으나, 외부로부터 유입되는 스트레스가 과도한 경우 전도성 수지층의 가장자리와 닿아있는 세라믹 본체의 외부면에서 세라믹 본체의 내부로 균열이 발생할 수 있다.
하지만 본 발명은 세라믹 본체의 일면에 보호층을 형성하고 전도성 수지층으 보호층의 일부를 덮도록 형성하여 전도성 수지층의 가장자리가 세라믹 본체가 아닌 보호층에 놓이도록 함으로써 전도성 수지층에 의해 균열이 발생하는 것을 막을 수 있다.
또한 본 발명의 실시형태와 같이 보호층(140)이 전도성 수지층(131b, 132b)보다 내측에 위치하는 경우, 전도성 수지층 상에 도금층 형성 시 도금층이 형성되는 면적이 감소되지 않을 수 있다.
일반적으로 적층 세라믹 커패시터를 기판에 실장하는 경우 솔더와의 접합성을 향상시키기 위하여 외부전극의 최외층에 도금층을 형성할 수 있다. 본 발명의 일 실시형태의 경우 전도성 수지층(131b, 132b)이 보호층(140)의 일부를 덮고 있으므로, 보호층에 의해 전도성 수지층 상에 도금층이 형성되는 면적이 감소하지 않는다.
만일 보호층이 세라믹 본체의 외부면과 전도성 수지층의 일부를 덮도록 형성되는 경우, 즉 전도성 수지층이 보호층 보다 내측에 존재하게 되는 경우 보호층이 전도성 수지층을 덮고 있는 면적만큼 전도성 수지층에 형성될 수 있는 도금층의 면적이 감소될 수 있다. 도금층의 면적이 감소하는 경우 기판 실장 시 솔더와의 접착력 감소로 고착강도가 저하되는 문제가 발생한다.
또한 전도성 수지층의 가장자리가 세라믹 본체의 외부면에 닿아 있으므로 전도성 수지층의 가장자리부터 발생하는 균열을 효율적으로 방지하지 못한다.
따라서 외부 충격으로부터 세라믹 본체에 균열이 발생하는 것을 효율적으로 방지하면서 도금층이 형성되는 면적을 감소시키지 않기 위해 상기 보호층은 전도성 수지층보다 내측에 배치되는 것이 바람직하다.
상기 보호층(140)이 상기 세라믹 본체(110)의 일면에만 배치되는 경우, 상기 보호층은 기판 실장 시 기판과 인접하게 배치되어 기판과 마주보는 세라믹 본체의 일면(이하 실장면)에 형성될 수 있다. 기판 실장 후 세라믹 본체의 휨으로 인한 영향이 가장 크게 발생하는 면이 세라믹 본체의 실장면이기 때문에, 휨 강도 향상의 특성에서 보호층은 세라믹 본체의 실장면에 형성되는 것이 바람직하다.
또한 상기 보호층(140)은 전도성 수지층의 외측에 도금층 형성 시 도금액이 세라믹 본체 내로 침투하는 것을 방지할 수 있다.
나아가 상기 보호층의 두께는 250 nm 이상 일 수 있다.
상기 보호층의 두께가 250 nm 미만인 경우 도금액이 보호층을 통과하여 세라믹 본체 내로 침투될 수 있다.
도 3은 본 발명의 다른 일 실시형태에 따른 적층 세라믹 커패시터를 나타내는 사시도이고 도 4는 도 3의 B-B'단면도이다.
도 3을 참조하면, 보호층(140')은 세라믹 본체(110')의 상면, 하면, 제1 측면 및 제2 측면에 형성될 수 있다. 다시 말해, 내부전극(121',122')이 노출되지 않은 세라믹 본체의 외부면에 보호층(140')이 배치될 수 있다.
본 실시형태와 같이 보호층이 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성되는 경우, 적층 세라믹 커패시터의 휨 강도가 보다 향상될 수 있다.
나아가 상기 보호층(140')이 세라믹 본체의 상면, 하면, 제1 측면 및 제2 측면에 형성되고, 전도성 수지층(131b', 132b')의 가장자리가 상기 보호층과 접하도록 상기 제1 전극층 및 제2 전극층(131a', 132a') 상에 형성되는 경우, 세라믹 본체에 도금액이 침투하는 현상의 발생이 현저하게 감소될 수 있다.
또한 상기 보호층(140')은 습도가 높은 환경에서 수분이 세라믹 본체 내로 침투하는 것을 방지할 수 있다.
상기 습도가 높은 환경은 습도가 높을 뿐 아니라, 온도가 상온 이상이거나 압력이 높아 수분 침투가 용이한 상황을 포함하는 의미로 해석될 수 있다.
본 발명의 일 실시형태에 의하면 상기 보호층(140)은 제1 및 제2 전극층(131a, 132a)과 접하도록 형성될 수 있으며, 나아가 제1 및 제2 전극층을 일부 덮도록 형성될 수 있다.
보호층이 제1 및 제2 전극층을 일부 덮도록 형성되는 경우, 도금액은 전도성 수지층과 보호층 사이의 계면 및 보호층과 제1 및 제2 전극층 사이의 계면을 통과해야 세라믹 본체로 침투할 수 있기 때문에 도금액이 세라믹 본체 내부로 침투될 확률을 더욱 감소시킬 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 전도성 수지층 상에 도금층(미도시)을 더 포함할 수 있다.
적층 세라믹 커패시터의 제조방법
도 5는 본 발명의 또 다른 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법을 나타내는 제조 공정도이다.
도 5를 참조하면 본 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 유전체 층, 제1 내부전극 및 제2 내부전극을 포함하는 세라믹 본체를 마련하는 단계(S1); 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되도록 제1 전극층 및 제2 전극층을 형성하는 단계(S2); 상기 세라믹 본체의 외부면 중 하나 이상의 면에 보호층을 형성하는 단계(S3); 및 상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮도록 전도성 수지층을 형성하는 단계(S4); 를 포함할 수 있다.
본 실시형태의 적층 세라믹 커패시터의 제조방법에 관한 설명 중 상술한 적층 세라믹 커패시터와 중복되는 설명은 생략하도록 한다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 제조방법은 우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체 층 및 커버층을 형성할 수 있다.
상기 세라믹 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수μm의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
다음으로, 금속 분말을 포함하는 내부전극용 전도성 페이스트를 마련할 수 있다.
상기 그린시트 상에 상기 내부전극용 전도성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 내부전극이 인쇄된 그린시트를 복수 층 적층하고 적층체의 상하면에 내부전극이 인쇄되지 않은 그린시트를 복수 적층한 뒤 소성하여 세라믹 본체(110)를 만들 수 있다. 상기 세라믹 본체는 내부전극(121,122), 유전체층(111) 및 커버층을 포함하며, 상기 유전체층은 내부전극이 인쇄된 그린시트가 소성되여 형성된 것이며, 상기 커버층은 내부전극이 인쇄되지 않은 그린시트가 소성되어 형성된 것이다.
상기 내부전극은 제1 및 제2 내부전극으로 형성될 수 있다.
상기 제1 및 제2 내부전극과 각각 전기적으로 연결되도록 세라믹 본체의 외부면에 제1 및 제2 전극층(131a,132a)이 형성될 수 있다. 상기 제1 및 제2 전극층은 전도성 금속 및 글라스를 포함하는 페이스트의 소성에 의해 형성될 수 있다.
상기 전도성 금속은 특별히 제한되는 것은 아니나, 예를 들어 구리(Cu), 은(Ag), 니켈(Ni) 및 이들의 합금으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 글라스는 특별히 제한되는 것은 아니며, 일반적인 적층 세라믹 커패시터의 외부전극 제작에 사용되는 글라스와 동일한 조성의 물질이 사용될 수 있다.
제1 및 제2 전극층 형성 후 세라믹 본체의 하나 이상의 면에 보호층을 형성을 위한 보호층 페이스트를 도포할 수 있다. 상기 보호층 페이스트는 경화 타입 수지를 포함할 수 있으며, 전도성 수지층 형성 전 경화하여 보호층을 먼저 형성할 수 있다.
또는 상기 보호층 페이스트 도포 후 보호층 페이스트를 건조시킨 다음 상기 보호층 페이스트의 일부를 덮도록 열경화성 수지를 포함하는 전도성 수지 페이스트를 제1 및 제2 전극층 상에 도포할 수 있다. 다음으로 상기 보호층 페이스트와 전도성 수지 페이스트를 경화하여 보호층과 전도성 수지층을 형성할 수 있다. 보호층과 전도성 수지층을 동시에 경화하는 경우 보호층 경화 후 전도성 수지층을 경화하는 경우에 비하여 보호층과 전도성 수지층 사이의 결합력을 향상시킬 수 있어 전도성 수지층의 딜라미네이션 발생을 감소시킬 수 있다.
나아가 상기 전도성 수지층 상에 도금층(134)를 형성하는 단계를 더 포함할 수 있다.
실험 예
하기 표 1은 보호층과 전도성 수지층의 형성위치를 달리한 적층 세라믹 커패시터의 기판 실장 시 고착강도를 평가한 데이터이다.
비교 예의 경우 세라믹 본체의 외부면에 형성된 보호층이 전도성 수지층과 중첩되는 영역에서 전도성 수지층의 일부를 덮도록 형성되었으며, 실시 예의 경우 보호층과 전도성 수지층이 중첩되는 영역에서 전도성 수지층이 보호층의 일부를 덮도록 형성하였다.
비교 예와 실시 예 모두 1608사이즈(길이 1600μm, 폭 800 μm)의 세라믹 본체를 이용하였으며, 세라믹 본체에 전극층, 보호층 및 전도성 수지층 형성 후 전도성 수지층 상에 도금층을 형성한 뒤 실장하여 고착강도를 평가하였다.
| 구분 | 고착강도(N) | |
| 비교 예 | 실시 예 | |
| 1 | 4.9 | 29.9 |
| 2 | 5.2 | 30.4 |
| 3 | 4.7 | 31.6 |
| 4 | 3.6 | 28.7 |
| 5 | 6.1 | 26.5 |
| 6 | 5.0 | 22.1 |
| 7 | 4.7 | 30.6 |
| 8 | 7.4 | 28.4 |
| 9 | 5.6 | 30.2 |
| 10 | 4.9 | 34.8 |
| 최소 값 | 3.6 | 22.1 |
| 최대 값 | 7.4 | 34.8 |
| 평균 값 | 5.2 | 29.3 |
상기 표 1에 나타난 바와 같이 비교 예의 적층 세라믹 커패시터는 보호층이 전도성 수지층의 일부를 덮도록 형성되어 도금층 형성면적이 감소하게 되고 이로인해 기판 실장 시 고착강도가 최소 보증 조건인 4.9N 이하인 경우가 많음을 확인할 수 있는 반면 실시 예의 적층 세라믹 커패시터는 고착 강도가 충분히 확보되는 것을 확인할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100 : 적층 세라믹 커패시터
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
131a, 132a : 제1 및 제2 전극층
131b, 132b : 전도성 수지층
140 : 보호층
110 : 세라믹 본체
111 : 유전체층
121, 122 : 내부전극
131, 132 : 외부전극
131a, 132a : 제1 및 제2 전극층
131b, 132b : 전도성 수지층
140 : 보호층
Claims (11)
- 복수의 유전체 층과 제1 및 제2 내부전극을 포함하는 커패시터 바디;
상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되는 제1 전극층 및 제2 전극층;
상기 커패시터 바디의 외부면 중 하나 이상의 면에 배치된 보호층; 및
상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮는 전도성 수지층;
을 포함하고,
상기 보호층은 탄성을 갖는 수지로 형성된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 커패시터 바디는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 커패시터 바디의 상면, 하면, 제1 측면 및 제2 측면에 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 보호층은 상기 제1 전극층 및 제2 전극층과 연결되도록 형성된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 보호층은 상기 제1 전극층 및 제2 전극층의 일부를 덮도록 형성된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 보호층의 두께는 250nm 이상인 적층 세라믹 커패시터.
- 유전체 층, 제1 내부전극 및 제2 내부전극을 포함하는 커패시터 바디를 마련하는 단계;
상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결되도록 제1 전극층 및 제2 전극층을 형성하는 단계;
상기 커패시터 바디의 외부면 중 하나 이상의 면에 보호층을 형성하는 단계; 및
상기 제1 전극층 및 제2 전극층 상에 배치되며 상기 보호층의 일부를 덮도록 전도성 수지층을 형성하는 단계;
를 포함하고,
상기 보호층은 탄성을 갖는 수지로 형성되는 적층 세라믹 커패시터의 제조방법.
- 제6항에 있어서,
상기 커패시터 바디는 두께 방향으로 마주보는 상면 및 하면, 폭 방향으로 마주보는 제1 측면 및 제2 측면, 길이 방향으로 마주보는 제1 및 제2 단면을 가지며, 상기 제1 내부전극은 제1 단면으로 일단이 노출되고 상기 제2 내부전극은 제2 단면으로 일단이 노출되며, 상기 보호층은 상기 커패시터 바디의 상면, 하면, 제1 측면 및 제2 측면에 형성되는 적층 세라믹 커패시터의 제조방법.
- 제6항에 있어서,
상기 보호층의 두께는 250nm 이상인 적층 세라믹 커패시터의 제조방법. - 삭제
- 제1항에 있어서,
상기 보호층은 전기 절연성 물질로 형성된 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 보호층은 에폭시계 수지로 형성된 적층 세라믹 커패시터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130127386A KR102061509B1 (ko) | 2013-10-24 | 2013-10-24 | 적층 세라믹 커패시터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130127386A KR102061509B1 (ko) | 2013-10-24 | 2013-10-24 | 적층 세라믹 커패시터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20150047384A KR20150047384A (ko) | 2015-05-04 |
| KR102061509B1 true KR102061509B1 (ko) | 2020-01-02 |
Family
ID=53386432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130127386A KR102061509B1 (ko) | 2013-10-24 | 2013-10-24 | 적층 세라믹 커패시터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102061509B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220040918A (ko) | 2020-09-24 | 2022-03-31 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102715894B1 (ko) | 2016-11-21 | 2024-10-11 | 삼성전기주식회사 | 커패시터 및 그 제조 방법 |
| JP7279894B2 (ja) | 2018-09-13 | 2023-05-23 | サムソン エレクトロ－メカニックス カンパニーリミテッド． | 積層型キャパシタ |
| KR20200040540A (ko) | 2018-10-10 | 2020-04-20 | 삼성전기주식회사 | 적층 세라믹 전자부품 |
| KR102211744B1 (ko) | 2019-02-21 | 2021-02-04 | 삼성전기주식회사 | 적층형 커패시터 |
| US11183331B2 (en) * | 2019-02-21 | 2021-11-23 | Samsung Electro-Mechanics Co., Ltd. | MLCC module and method of manufacturing the same |
| KR102254876B1 (ko) * | 2019-06-03 | 2021-05-24 | 삼성전기주식회사 | 적층 세라믹 전자 부품 및 그 실장 기판 |
| KR102624876B1 (ko) * | 2019-08-28 | 2024-01-15 | 삼성전기주식회사 | 적층형 전자 부품 |
| JP2021136323A (ja) * | 2020-02-27 | 2021-09-13 | 株式会社村田製作所 | 積層セラミック電子部品 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015016A (ja) * | 2002-06-11 | 2004-01-15 | Murata Mfg Co Ltd | チップ型電子部品及びチップ型電子部品の製造方法 |
-
2013
- 2013-10-24 KR KR1020130127386A patent/KR102061509B1/ko active IP Right Grant
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004015016A (ja) * | 2002-06-11 | 2004-01-15 | Murata Mfg Co Ltd | チップ型電子部品及びチップ型電子部品の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220040918A (ko) | 2020-09-24 | 2022-03-31 | 삼성전기주식회사 | 적층형 커패시터 및 그 실장 기판 |
| US11469051B2 (en) | 2020-09-24 | 2022-10-11 | Samsung Electro-Mechanics Co., Ltd. | Multilayer capacitor and board having the same mounted thereon |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20150047384A (ko) | 2015-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102061509B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법 | |
| KR101462754B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법. | |
| US9368282B2 (en) | Multilayer ceramic capacitor, manufacturing method thereof, and board having the same mounted thereon | |
| KR101462769B1 (ko) | 적층 세라믹 커패시터, 그 제조방법 및 전자부품이 실장된 회로기판 | |
| KR101548859B1 (ko) | 적층 세라믹 전자부품 및 그 실장 기판 | |
| US9514884B2 (en) | Multilayer ceramic electronic component and board having the same mounted thereon | |
| US9218910B2 (en) | Multilayer ceramic capacitor, manufacturing method of the same, and circuit board with multilayer ceramic capacitor mounted thereon | |
| KR102004776B1 (ko) | 적층 세라믹 전자부품 및 그 실장 기판 | |
| KR102225504B1 (ko) | 적층 세라믹 전자부품 및 그 제조방법 | |
| KR101792282B1 (ko) | 적층 세라믹 커패시터 및 적층 세라믹 커패시터가 실장된 회로기판 | |
| KR101565651B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| KR20170074470A (ko) | 적층 세라믹 전자부품 및 그 제조방법 | |
| KR102150557B1 (ko) | 적층 세라믹 전자부품, 그 제조방법 및 전자부품이 실장된 회로기판 | |
| KR101514559B1 (ko) | 적층 세라믹 커패시터 및 그 실장 기판 | |
| JP6376604B2 (ja) | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 | |
| KR20130123661A (ko) | 적층 세라믹 전자부품 및 그 제조 방법 | |
| US10699849B2 (en) | Multilayer ceramic capacitor and method of manufacturing the same | |
| KR101973441B1 (ko) | 적층 세라믹 커패시터 및 그 제조방법 | |
| US10115525B2 (en) | Electronic component | |
| JP7279894B2 (ja) | 積層型キャパシタ | |
| KR20170109823A (ko) | 커패시터 및 그 제조방법 | |
| KR20140046301A (ko) | 적층 세라믹 전자부품 및 이의 제조방법 | |
| KR101539888B1 (ko) | 적층 세라믹 전자부품의 제조방법 | |
| US11515091B2 (en) | Multilayer capacitor | |
| KR102048155B1 (ko) | 적층 세라믹 전자부품 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |