KR102057866B1 - 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법, 및 방송 신호 수신 방법 - Google Patents

Abstract

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 서비스 데이터를 인코딩하는 인코더, 상기 인코딩된 서비스 데이터를 매핑하는 매퍼,
상기 매핑된 서비스 데이터를 타임 인터리빙하는 타임 인터리버,
상기 타임 인터리빙된 서비스 데이터를 포함하는 적어도 하나의 신호 프레임을 생성하는 프레임 빌더, 상기 생성된 적어도 하나의 신호프레임이 포함하는 데이터를 OFDM(Orthogonal Frequency Division Multiplex) 방식으로 모듈레이팅하는 모듈레이터 및 상기 모듈레이팅된 데이터를 포함하는 방송 신호를 전송하는 트랜스미터를 포함하고, 상기 타임 인터리버는 상기 서비스 데이터를 전송하는 피지컬 패쓰(physical path)의 개수를 기반으로 수행될 수 있다.

Description

방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법, 및 방송 신호 수신 방법

본 발명은 방송 신호 송신 장치, 방송 신호 수신 장치, 및 방송 신호 송수신 방법에 관한 것이다.

아날로그 방송 신호 송신이 종료됨에 따라, 디지털 방송 신호를 송수신하기 위한 다양한 기술이 개발되고 있다. 디지털 방송 신호는 아날로그 방송 신호에 비해 더 많은 양의 비디오/오디오 데이터를 포함할 수 있고, 비디오/오디오 데이터뿐만 아니라 다양한 종류의 부가 데이터를 더 포함할 수 있다.

즉, 디지털 방송 시스템은 HD(High Definition) 이미지, 멀티채널(multi channel, 다채널) 오디오, 및 다양한 부가 서비스를 제공할 수 있다. 그러나, 디지털 방송을 위해서는, 많은 양의 데이터 전송에 대한 데이터 전송 효율, 송수신 네트워크의 견고성(robustness), 및 모바일 수신 장치를 고려한 네트워크 유연성(flexibility)이 향상되어야 한다.

방송 신호 송신 방법은 서비스 데이터를 인코딩하는 단계, 상기 인코딩된 서비스 데이터를 매핑하는 단계,

상기 매핑된 서비스 데이터를 타임 인터리빙 하는 단계로서, 상기 타임 인터리빙 단계는 상기 서비스 데이터를 전송하는 피지컬 패쓰(physical path)의 개수를 기반으로 수행되고, 상기 타임 인터리빙된 서비스 데이터를 포함하는 적어도 하나의 신호 프레임을 생성하는 단계, 상기 생성된 적어도 하나의 신호 프레임을 OFDM(Orthogonal Frequency Division Multiplex) 방식으로 모듈레이팅하는 단계 및 상기 모듈레이팅된 데이터를 포함하는 방송 신호를 전송하는 단계를 포함할 수 있다.

본 발명은 서비스 특성에 따라 데이터를 처리하여 각 서비스 또는 서비스 컴포넌트에 대한 QoS (Quality of Service)를 제어함으로써 다양한 방송 서비스를 제공할 수 있다.

본 발명은 동일한 RF (radio frequency) 신호 대역폭을 통해 다양한 방송 서비스를 전송함으로써 전송 유연성(flexibility)을 달성할 수 있다.

본 발명은 MIMO (Multiple-Input Multiple-Output) 시스템을 이용하여 데이터 전송 효율 및 방송 신호의 송수신 견고성(Robustness)을 향상시킬 수 있다.

본 발명에 따르면, 모바일 수신 장치를 사용하거나 실내 환경에 있더라도, 에러 없이 디지털 방송 신호를 수신할 수 있는 방송 신호 송신 및 수신 방법 및 장치를 제공할 수 있다.

본 발명에 대해 더욱 이해하기 위해 포함되며 본 출원에 포함되고 그 일부를 구성하는 첨부된 도면은 본 발명의 원리를 설명하는 상세한 설명과 함께 본 발명의 실시예를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치의 구조를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 3은 본 발명의 다른 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 4는 본 발명의 다른 일 실시예에 따른 인풋 포맷팅(Input formatting, 입력 포맷) 블록을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 BICM (bit interleaved coding & modulation) 블록을 나타낸다.
도 6은 본 발명의 다른 일 실시예에 따른 BICM 블록을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 프레임 빌딩(Frame Building, 프레임 생성) 블록을 나타낸다.
도 8은 본 발명의 일 실시예에 따른 OFDM (orthogonal frequency division multiplexing) 제너레이션(generation, 생성) 블록을 나타낸다.
도 9는 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치의 구조를 나타낸다.
도 10은 본 발명의 일 실시예에 따른 프레임 구조를 나타낸다.
도 11은 본 발명의 일 실시예에 따른 프레임의 시그널링 계층 구조를 나타낸다.
도 12는 본 발명의 일 실시예에 따른 프리앰블 시그널링 데이터를 나타낸다.
도 13은 본 발명의 일 실시예에 따른 PLS1 데이터를 나타낸다.
도 14는 본 발명의 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 15는 본 발명의 다른 일 실시예에 따른 PLS2 데이터를 나타낸다.
도 16은 본 발명의 일 실시예에 따른 프레임의 로지컬(logical, 논리) 구조를 나타낸다.
도 17은 본 발명의 일 실시예에 따른 PLS (physical layer signalling) 매핑을 나타낸다.
도 18은 본 발명의 일 실시예에 따른 EAC (emergency alert channel) 매핑을 나타낸다.
도 19는 본 발명의 일 실시예에 따른 FIC (fast information channel) 매핑을 나타낸다.
도 20은 본 발명의 일 실시예에 따른 DP(data pipe, 데이터 파이프)의 타입을 나타낸다.
도 21은 본 발명의 일 실시예에 따른 DP(data pipe, 데이터 파이프) 매핑을 나타낸다.
도 22는 본 발명의 일 실시예에 따른 FEC (forward error correction) 구조를 나타낸다.
도 23은 본 발명의 일 실시예에 따른 비트 인터리빙을 나타낸다.
도 24는 본 발명의 일 실시예에 따른 셀-워드 디멀티플렉싱을 나타낸다.
도 25는 본 발명의 일 실시예에 따른 타임 인터리빙을 나타낸다.
도 26은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 기본 동작을 나타낸다.
도 27은 본 발명의 다른 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 동작을 나타낸다.
도 28은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 대각선 방향 읽기 패턴을 나타낸다.
도 29는 본 발명의 일 실시예에 따른 각 인터리빙 어레이(array)로부터 인터리빙된 XFECBLOCK을 나타낸다.
도 30은 본 발명의 일 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 31은 본 발명의 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 32는 본 발명의 일 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 33은 본 발명의 일 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 34는 본 발명의 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 35는 본 발명의 일 실시예에 따른 TDI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 36은 본 발명의 일 실시예에 따른 베리어블 데이타 레이트(variable data-rate) 시스템을 나타낸 개념도이다.
도 37은 본 발명의 또 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 38은 본 발명의 다른 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 39는 본 발명의 일 실시예에 따른 TI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.
도 40은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 41은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 42는 본 발명의 일 실시예에 따른 라이팅(writing) 방법을 나타낸다.
도 43은 본 발명의 일 실시예에 따른 TDI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.
도 44 는 본 발명의 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.
도 45는 본 발명에 따른 다이아고날 슬로프들의 실시예를 나타낸 도면이다.
도 46은 본 발명의 일 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.
도 47은 본 발명의 일 실시예에 따른 TDI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.
도 48은 본 발명의 다른 실시예에 따른 variable data-rate 시스템을 나타낸 개념도이다.
도 49는 본 발명의 일 실시예에 따른 TDI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.
도 50은 본 발명의 일 실시예에 따른 IF 단위의 TI 패턴 베리에이션 (Pattern Variation)을 나타낸다.
도 51은 본 발명의 일 실시예에 따른 IF 인터리빙을 도시한 도면이다.
도 52는 본 발명의 일 실시예에 따른 CI를 나타낸 도면이다.
도 53은 본 발명의 다른 실시예에 따른 CI를 나타낸 도면이다.
도 54는 본 발명의 일 실시예에 따른 CI의 출력 IF들을 나타낸 도면이다.
도 55는 본 발명의 다른 실시예에 따른 타임 인터리버를 나타낸다.
도 56은 본 발명의 일 실시예에 따른 블록 인터리버의 동작을 나타낸 도면이다.
도 57은 본 발명의 다른 실시예에 따른 블록 인터리버의 동작을 나타낸 도면이다.
도 58은 본 발명의 다른 실시예에 따른 타임 디인터리버를 나타낸 도면이다.
도 59는 본 발명의 다른 실시예에 따른 CI를 나타낸 도면이다.
도 60은 본 발명의 일 실시예에 따른 컨벌루셔널 인터리버와 블록 인터리버간의 인터페이스 프로세싱을 나타낸 도면이다.
도 61은 본 발명의 다른 실시예에 따른 블록 인터리빙을 나타낸 도면이다.
도 62는 본 발명의 다른 실시예에 따른 variable data-rate 시스템을 나타낸 개념도이다.
도 63은 본 발명의 블록 인터리빙의 라이팅(writing) 및 리딩 (reading) 오퍼레이션의 일 실시예를 나타낸다.
도 64는 본 발명의 일 실시예에 따른 블록 인터리빙을 나타낸 수학식이다.
도 65는 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들을 나타낸 도면이다.
도 66은 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 리딩 (reading) 동작을 나타낸 수학식이다.
도 67은 본 발명의 일 실시예에 따른 타임 인터리빙의 프로세스를 나타낸 순서도이다.
도 68은 본 발명의 일 실시예에 따른 시프트 밸류 및 맥시멈 TI 블록의 크기를 결정하는 과정을 나타낸 수학식이다.
도 69는 본 발명의 일 실시예에 따른 라이팅 (writing) 오퍼레이션을 나타낸다.
도 70은 본 발명의 일 실시예에 따른 리딩 (reading) 오퍼레이션을 나타낸다.
도 71은 본 발명의 일 실시예에 따른 리딩 (reading) 오퍼레이션에서 스킵 오퍼레이션이 수행된 결과를 나타낸다.
도 72는 본 발명의 일 실시예에 따른 타임 디인터리빙의 라이팅 (writing) 과정을 나타낸다.
도 73은 본 발명의 다른 실시예에 따른 타임 디인터리빙의 라이팅 (writing) 과정을 나타낸다.
도 74는 본 발명의 다른 실시예에 따른 타임 디인터리빙의 리딩 (reading) 오퍼레이션을 나타내는 수학식이다.
도 75는 본 발명의 일 실시예에 따른 타임 디인터리빙의 프로세스를 나타낸 순서도이다.
도 76은 본 발명의 다른 실시예에 따른 타임 인터리버를 나타낸 블록도이다.
도 77는 트위스티드 블록 인터리빙 동작을 나타낸 도면이다.
도 78는 컨볼루션 인터리빙 동작을 나타낸 도면이다.
도 79은 컨볼루션 인터리버의 리딩 동작(reading operation)에 따른 출력(output) 프레임을 나타낸다.
도 80은 본 발명의 일 실시예에 따른 타임 디인터리버를 나타낸 블록도이다.
도 81은 타임 인터리버 및 타임 디인터리버의 메모리 구성(memory configuration)을 도시한 도면이다.
도 82는 본 발명의 일 실시에에 따른 타임 디인터리빙 동작을 나타낸 도면이다
도 83은 본 발명의 일 실시예에 따른 타임 인터리버의 구조를 나타낸 도면이다.
도 84은 컨볼루션 인터리빙 이후 리딩 오퍼레이션(reading operation) 동작을 나타낸 도면이다.
도 85는 본 발명의 일 실시예에 따른 타임 디인터리버(Time Deinterleaver)의 구조를 나타낸 도면이다.
도 86은 본 발명의 일 실시예에 따른 컨볼루션 디인터리빙 동작을 나타낸 도면이다.
도 87는 본 발명의 일 실시예에 따른 트위스티드 디인터리빙 동작을 나타낸 도면이다.
도 88는 PLP 개수에 따라 적용하는 인터리빙 타입을 표로 도시한 도면이다.
도 89은 상술한 하이브리드 타임 인터리버 구조의 제 1 실시예를 포함하는 블록도이다.
도 90은 상술한 하이브리드 타임 인터리버 구조의 제 2 실시예를 포함하는 블록도이다.
도 91은 하이브리드 타임 디인터리버의 구조의 제 1 실시예를 포함하는 블록도이다.
도 92는 하이브리드 타임 디인터리버의 구조의 제 2 실시예를 포함하는 블록도이다.
도 93은 본 발명의 일 실시예에 따른 인터리버 구조를 나타내는 도면이다.
도 94는 PLP 모드가 M-PLP인 경우, 본 발명의 일 실시예에 따른 인터리버의 구조를 나타낸 도면이다.
도 95는 도 93 내지 도 94에서 설명한 인터리버의 동작에 상응하는 디인터리버의 구조를 나타낸 도면이다.
도 96은 셀 인터리버의 리딩-라이팅(reading-writing) 동작 과정을 나타낸 수학식이다.
도 97은 본 발명의 일 실시예에 따른 셀 인터리버에 적용될 수 있는 쉬프트 밸류(shift value)와 이에 따른 인터리빙 시퀀스를 수학식으로 나타낸 도면이다.
도 98은 VBR(variable bit rate) 시스템인 경우 트위스티드 리딩(twisted reading) 동작에 필요한 관련 파라미터(parameter) 정의 및 버츄얼 FEC 블록(virtual FEC block)을 나타낸 도면이다.
도 99는 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.
도 100 은 VBR(variable bit rate) 시스템이며 쉬프트 밸류(shift value, ST)가 1로 고정된 경우, 트위스티드 리딩(twisted reading) 동작에 필요한 관련 파라미터(parameter) 정의 및 버츄얼 FEC 블록(virtual FEC block)을 나타낸 도면이다.
도 101은 쉬프트 밸류(ST)가 1로 고정된 경우, 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.
도 102는 쉬프트 밸류(ST)에 따른 본 발명의 일 실시예에 따른 트위스티드 리딩 (twisted reading) 동작을 나타낸다.
도 103은 기존의 블록 인터리버의 리딩 동작을 나타내는 실시예이다.
도 104는 본 발명의 일 실시예에 따른 컨볼루션 인터리버의 동작에 필요한 파라미터들을 나타낸다.
도 105는 본 발명의 일 실시예에 따른 NGH-CI의 구조를 나타낸다.
도 106은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다.
도 107은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다.
도 108은 본 발명의 일 실시예에 따른 NGH-CDI의 구조를 나타낸다.
도 109는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다.
도 110은 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다.
도 111은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 112는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다.
도 113은 본 발명의 일 실시예에 따른 방송 신호 송신 방법을 나타낸 플로우 챠트이다.
도 114은 본 발명의 일 실시예에 따른 방송 신호 수신 방법을 나타낸 플로우 챠트이다.

발명의 실시를 위한 최선의 형태

본 발명의 바람직한 실시예에 대해 구체적으로 설명하며, 그 예는 첨부된 도면에 나타낸다. 첨부된 도면을 참조한 아래의 상세한 설명은 본 발명의 실시예에 따라 구현될 수 있는 실시예만을 나타내기보다는 본 발명의 바람직한 실시예를 설명하기 위한 것이다. 다음의 상세한 설명은 본 발명에 대한 철저한 이해를 제공하기 위해 세부 사항을 포함한다. 그러나 본 발명이 이러한 세부 사항 없이 실행될 수 있다는 것은 당업자에게 자명하다.

본 발명에서 사용되는 대부분의 용어는 해당 분야에서 널리 사용되는 일반적인 것들에서 선택되지만, 일부 용어는 출원인에 의해 임의로 선택되며 그 의미는 필요에 따라 다음 설명에서 자세히 서술한다. 따라서 본 발명은 용어의 단순한 명칭이나 의미가 아닌 용어의 의도된 의미에 근거하여 이해되어야 한다.

본 발명은 차세대 방송 서비스에 대한 방송 신호 송신 및 수신 장치 및 방법을 제공한다. 본 발명의 일 실시예에 따른 차세대 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 포함한다. 본 발명은 일 실시예에 따라 비-MIMO (non-Multiple Input Multiple Output) 또는 MIMO 방식을 통해 차세대 방송 서비스에 대한 방송 신호를 처리할 수 있다. 본 발명의 일 실시예에 따른 비-MIMO 방식은 MISO (Multiple Input Single Output) 방식, SISO (Single Input Single Output) 방식 등을 포함할 수 있다.

이하에서는 설명의 편의를 위해 MISO 또는 MIMO 방식은 두 개의 안테나를 사용하지만, 본 발명은 두 개 이상의 안테나를 사용하는 시스템에 적용될 수 있다. 본 발명은 특정 용도에 요구되는 성능을 달성하면서 수신기 복잡도를 최소화하기 위해 최적화된 세 개의 피지컬 프로파일(PHY profile) (베이스(base), 핸드헬드(handheld), 어드벤스(advanced) 프로파일)을 정의할 수 있다. 피지컬 프로파일은 해당하는 수신기가 구현해야 하는 모든 구조의 서브셋이다.

세 개의 피지컬 프로파일은 대부분의 기능 블록을 공유하지만, 특정 블록 및/또는 파라미터에서는 약간 다르다. 추후에 추가로 피지컬 프로파일이 정의될 수 있다. 시스템 발전을 위해, 퓨처 프로파일은 FEF (future extension frame)을 통해 단일 RF (radio frequency) 채널에 존재하는 프로파일과 멀티플렉싱 될 수도 있다. 각 피지컬 프로파일에 대한 자세한 내용은 후술한다.

1. 베이스 프로파일

베이스 프로파일은 주로 루프 톱(roof-top) 안테나와 연결되는 고정된 수신 장치의 주된 용도를 나타낸다. 베이스 프로파일은 어떤 장소로 이동될 수 있지만 비교적 정지된 수신 범주에 속하는 휴대용 장치도 포함할 수 있다. 베이스 프로파일의 용도는 약간의 개선된 실행에 의해 핸드헬드 장치 또는 차량용으로 확장될 수 있지만, 이러한 사용 용도는 베이스 프로파일 수신기 동작에서는 기대되지 않는다.

수신의 타겟 신호 대 잡음비 범위는 대략 10 내지 20 dB인데, 이는 기존 방송 시스템(예를 들면, ATSC A/53)의 15 dB 신호 대 잡음비 수신 능력을 포함한다. 수신기 복잡도 및 소비 전력은 핸드헬드 프로파일을 사용할 배터리로 구동되는 핸드헬드 장치에서만큼 중요하지 않다. 베이스 프로파일에 대한 중요 시스템 파라미터가 아래 표 1에 기재되어 있다.

2. 핸드헬드 프로파일

핸드헬드 프로파일은 배터리 전원으로 구동되는 핸드헬드 및 차량용 장치에서의 사용을 위해 설계된다. 해당 장치는 보행자 또는 차량 속도로 이동할 수 있다. 수신기 복잡도뿐만 아니라 소비 전력은 핸드헬드 프로파일의 장치의 구현을 위해 매우 중요하다. 핸드헬드 프로파일의 타겟 신호 대 잡음비 범위는 대략 0 내지 10 dB이지만, 더 낮은 실내 수신을 위해 의도된 경우 0 dB 아래에 달하도록 설정될 수 있다.

저 신호 대 잡음비 능력뿐만 아니라, 수신기 이동성에 의해 나타난 도플러 효과에 대한 복원력은 핸드헬드 프로파일의 가장 중요한 성능 속성이다. 핸드헬드 프로파일에 대한 중요 시스템 파라미터가 아래 표 2에 기재되어 있다.

3. 어드벤스 프로파일

어드벤스 프로파일은 더 큰 실행 복잡도에 대한 대가로 더 높은 채널 능력을 제공한다. 해당 프로파일은 MIMO 송신 및 수신을 사용할 것을 요구하며, UHDTV 서비스는 타겟 용도이고, 이를 위해 해당 프로파일이 특별히 설계된다. 향상된 능력은 주어진 대역폭에서 서비스 수의 증가, 예를 들면, 다수의 SDTV 또는 HDTV 서비스를 허용하는 데도 사용될 수 있다.

어드벤스 프로파일의 타겟 신호 대 잡음비 범위는 대략 20 내지 30 dB이다. MIMO 전송은 초기에는 기존의 타원 분극 전송 장비를 사용하고, 추후에 전출력 교차 분극 전송으로 확장될 수 있다. 어드벤스 프로파일에 대한 중요 시스템 파라미터가 아래 표 3에 기재되어 있다.

이 경우, 베이스 프로파일은 지상파 방송 서비스 및 모바일 방송 서비스 모두에 대한 프로파일로 사용될 수 있다. 즉, 베이스 프로파일은 모바일 프로파일을 포함하는 프로파일의 개념을 정의하기 위해 사용될 수 있다. 또한, 어드벤스 프로파일은 MIMO을 갖는 베이스 프로파일에 대한 어드벤스 프로파일 및 MIMO을 갖는 핸드헬드 프로파일에 대한 어드벤스 프로파일로 구분될 수 있다. 그리고 해당 세 프로파일은 설계자의 의도에 따라 변경될 수 있다.

다음의 용어 및 정의는 본 발명에 적용될 수 있다. 다음의 용어 및 정의는 설계에 따라 변경될 수 있다.

보조 스트림: 퓨처 익스텐션(future extension, 추후 확장) 또는 방송사나 네트워크 운영자에 의해 요구됨에 따라 사용될 수 있는 아직 정의되지 않은 변조 및 코딩의 데이터를 전달하는 셀의 시퀀스

베이스 데이터 파이프(base data pipe): 서비스 시그널링 데이터를 전달하는 데이터 파이프

베이스밴드 프레임 (또는 BBFRAME): 하나의 FEC 인코딩 과정 (BCH 및 LDPC 인코딩)에 대한 입력을 형성하는 Kbch 비트의 집합

셀(cell): OFDM 전송의 하나의 캐리어에 의해 전달되는 변조값

코딩 블록(coded block): PLS1 데이터의 LDPC 인코딩된 블록 또는 PLS2 데이터의 LDPC 인코딩된 블록들 중 하나

데이터 파이프(data pipe): 하나 또는 다수의 서비스 또는 서비스 컴포넌트를 전달할 수 있는 서비스 데이터 또는 관련된 메타데이터를 전달하는 물리 계층(physical layer)에서의 로지컬 채널

데이터 파이프 유닛(DPU, data pipe unit): 데이터 셀을 프레임에서의 데이터 파이프에 할당할 수 있는 기본 유닛

데이터 심볼(data symbol): 프리앰블 심볼이 아닌 프레임에서의 OFDM 심볼 (프레임 시그널링 심볼 및 프레임 엣지(edge) 심볼은 데이터 심볼에 포함된다.)

DP_ID: 해당 8비트 필드는 SYSTEM_ID에 의해 식별된 시스템 내에서 데이터 파이프를 유일하게 식별한다.

더미 셀(dummy cell): PLS (physical layer signalling) 시그널링, 데이터 파이프, 또는 보조 스트림을 위해 사용되지 않은 남아 있는 용량을 채우는 데 사용되는 의사 랜덤값을 전달하는 셀

FAC (emergency alert channel, 비상 경보 채널): EAS 정보 데이터를 전달하는 프레임 중 일부

프레임(frame): 프리앰블로 시작해서 프레임 엣지 심볼로 종료되는 물리 계층(physical layer) 타임 슬롯

프레임 리피티션 유닛(frame repetition unit, 프레임 반복 단위): 슈퍼 프레임(super-frame)에서 8회 반복되는 FEF를 포함하는 동일한 또는 다른 피지컬 프로파일에 속하는 프레임의 집합

FIC (fast information channel, 고속 정보 채널): 서비스와 해당 베이스 데이터 파이프 사이에서의 매핑 정보를 전달하는 프레임에서 로지컬 채널

FECBLOCK: 데이터 파이프 데이터의 LDPC 인코딩된 비트의 집합

FFT 사이즈: 기본 주기 T의 사이클로 표현된 액티브 심볼 주기 Ts와 동일한 특정 모드에 사용되는 명목상의 FFT 사이즈

프레임 시그널링 심볼(frame signaling symbol): PLS 데이터의 일부를 전달하는, FFT 사이즈, 가드 인터벌(guard interval), 및 스캐터(scattered) 파일럿 패턴의 특정 조합에서 프레임의 시작에서 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼

프레임 엣지 심볼(frame edge symbol): FFT 사이즈, 가드 인터벌, 및 스캐터 파일럿 패턴의 특정 조합에서 프레임의 끝에서 사용되는 더 높은 파일럿 밀도를 갖는 OFDM 심볼

프레임 그룹(frame-group): 슈퍼 프레임에서 동일한 피지컬 프로파일 타입을 갖는 모든 프레임의 집합

퓨쳐 익스텐션 프레임(future extention frame, 추후 확장 프레임): 프리앰블로 시작하는, 추후 확장에 사용될 수 있는 슈퍼 프레임 내에서 물리 계층(physical layer) 타임 슬롯

퓨처캐스트(futurecast) UTB 시스템: 입력이 하나 이상의 MPEG2-TS 또는 IP (Internet protocol) 또는 일반 스트림이고 출력이 RF 시그널인 제안된 물리 계층(physical layer) 방송 시스템

인풋 스트림(input stream, 입력 스트림): 시스템에 의해 최종 사용자에게 전달되는 서비스의 조화(ensemble)를 위한 데이터의 스트림

노멀(normal) 데이터 심볼: 프레임 시그널링 심볼 및 프레임 엣지 심볼을 제외한 데이터 심볼

피지컬 프로파일(PHY profile): 해당하는 수신기가 구현해야 하는 모든 구조의 서브셋

PLS: PLS1 및 PLS2로 구성된 물리 계층(physical layer) 시그널링 데이터

PLS1: PLS2를 디코딩하는 데 필요한 파라미터뿐만 아니라 시스템에 관한 기본 정보를 전달하는 고정된 사이즈, 코딩, 변조를 갖는 FSS (frame signalling symbol)로 전달되는 PLS 데이터의 첫 번째 집합

NOTE: PLS1 데이터는 프레임 그룹의 듀레이션(duration) 동안 일정하다.

PLS2: 데이터 파이프 및 시스템에 관한 더욱 상세한 PLS 데이터를 전달하는 FSS로 전송되는 PLS 데이터의 두 번째 집합

PLS2 다이나믹(dynamic, 동적) 데이터: 프레임마다 다이나믹(dynamic, 동적)으로 변화하는 PLS2 데이터

PLS2 스태틱(static, 정적) 데이터: 프레임 그룹의 듀레이션 동안 스태틱(static, 정적)인 PLS2 데이터

프리앰블 시그널링 데이터(preamble signaling data): 프리앰블 심볼에 의해 전달되고 시스템의 기본 모드를 확인하는 데 사용되는 시그널링 데이터

프리앰블 심볼(preamble symbol): 기본 PLS 데이터를 전달하고 프레임의 시작에 위치하는 고정된 길이의 파일럿 심볼

NOTE: 프리앰블 심볼은 시스템 신호, 그 타이밍, 주파수 오프셋, 및 FFT 사이즈를 검출하기 위해 고속 초기 밴드 스캔에 주로 사용된다.

추후 사용(future use)을 위해 리저브드(reserved): 현재 문서에서 정의되지 않지만 추후에 정의될 수 있음

슈퍼 프레임(superframe): 8개의 프레임 반복 단위의 집합

타임 인터리빙 블록(time interleaving block, TI block): 타임 인터리버 메모리의 하나의 용도에 해당하는, 타임 인터리빙이 실행되는 셀의 집합

타임 인터리빙 그룹(time interleaving group, TI group): 정수, 다이나믹(dynamic, 동적)으로 변화하는 XFECBLOCK의 수로 이루어진, 특정 데이터 파이프에 대한 다이나믹(dynamic, 동적) 용량 할당이 실행되는 단위

NOTE: 타임 인터리빙 그룹은 하나의 프레임에 직접 매핑되거나 다수의 프레임에 매핑될 수 있다. 타임 인터리빙 그룹은 하나 이상의 타임 인터리빙 블록을 포함할 수 있다.

타입 1 데이터 파이프(Type 1 DP): 모든 데이터 파이프가 프레임에 TDM (time division multiplexing) 방식으로 매핑되는 프레임의 데이터 파이프

타입 2 데이터 파이프(Type 2 DP): 모든 데이터 파이프가 프레임에 FDM 방식으로 매핑되는 프레임의 데이터 파이프

XFECBLOCK: 하나의 LDPC FECBLOCK의 모든 비트를 전달하는 N_cells 셀들의 집합

도 1은 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치의 구조를 나타낸다.

본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치는 인풋 포맷 블록 (Input Format block) (1000), BICM (bit interleaved coding & modulation) 블록(1010), 프레임 빌딩 블록 (Frame building block) (1020), OFDM (orthogonal frequency division multiplexing) 제너레이션 블록 (OFDM generation block)(1030), 및 시그널링 생성 블록(1040)을 포함할 수 있다. 방송 신호 송신 장치의 각 블록의 동작에 대해 설명한다.

IP 스트림/패킷 및 MPEG2-TS은 주요 입력 포맷이고, 다른 스트림 타입은 일반 스트림으로 다루어진다. 이들 데이터 입력에 추가로, 관리 정보가 입력되어 각 입력 스트림에 대한 해당 대역폭의 스케줄링 및 할당을 제어한다. 하나 또는 다수의 TS 스트림, IP 스트림 및/또는 일반 스트림 입력이 동시에 허용된다.

인풋 포맷 블록(1000)은 각각의 입력 스트림을 독립적인 코딩 및 변조가 적용되는 하나 또는 다수의 데이터 파이프로 디멀티플렉싱 할 수 있다. 데이터 파이프는 견고성(robustness) 제어를 위한 기본 단위이며, 이는 QoS (Quality of Service)에 영향을 미친다. 하나 또는 다수의 서비스 또는 서비스 컴포넌트가 하나의 데이터 파이프에 의해 전달될 수 있다. 인풋 포맷 블록(1000)의 자세한 동작은 후술한다.

데이터 파이프는 하나 또는 다수의 서비스 또는 서비스 컴포넌트를 전달할 수 있는 서비스 데이터 또는 관련 메타데이터를 전달하는 물리 계층(physical layer)에서의 로지컬 채널이다.

또한, 데이터 파이프 유닛은 하나의 프레임에서 데이터 셀을 데이터 파이프에 할당하기 위한 기본 유닛이다.

인풋 포맷 블록(1000)에서, 패리티(parity) 데이터는 에러 정정을 위해 추가되고, 인코딩된 비트 스트림은 복소수값 컨스텔레이션 심볼에 매핑된다. 해당 심볼은 해당 데이터 파이프에 사용되는 특정 인터리빙 깊이에 걸쳐 인터리빙 된다. 어드벤스 프로파일에 있어서, BICM 블록(1010)에서 MIMO 인코딩이 실행되고 추가 데이터 경로가 MIMO 전송을 위해 출력에 추가된다. BICM 블록(1010)의 자세한 동작은 후술한다.

프레임 빌딩 블록(1020)은 하나의 프레임 내에서 입력 데이터 파이프의 데이터 셀을 OFDM 실볼로 매핑할 수 있다. 매핑 후, 주파수 영역 다이버시티를 위해, 특히 주파수 선택적 페이딩 채널을 방지하기 위해 주파수 인터리빙이 이용된다. 프레임 빌딩 블록(1020)의 자세한 동작은 후술한다.

프리앰블을 각 프레임의 시작에 삽입한 후, OFDM 제너레이션 블록(1030)은 사이클릭 프리픽스(cyclic prefix)을 가드 인터벌로 갖는 기존의 OFDM 변조를 적용할 수 있다. 안테나 스페이스 다이버시티를 위해, 분산된(distributed) MISO 방식이 송신기에 걸쳐 적용된다. 또한, PAPR (peak-to-average power ratio) 방식이 시간 영역에서 실행된다. 유연한 네트워크 방식을 위해, 해당 제안은 다양한 FFT 사이즈, 가드 인터벌 길이, 해당 파일럿 패턴의 집합을 제공한다. OFDM 제너레이션 블록(1030)의 자세한 동작은 후술한다.

시그널링 생성 블록(1040)은 각 기능 블록의 동작에 사용되는 물리 계층(physical layer) 시그널링 정보를 생성할 수 있다. 해당 시그널링 정보는 또한 관심 있는 서비스가 수신기 측에서 적절히 복구되도록 전송된다. 시그널링 생성 블록(1040)의 자세한 동작은 후술한다.

도 2, 3, 4는 본 발명의 실시예에 따른 인풋 포맷 블록(1000)을 나타낸다. 각 도면에 대해 설명한다.

도 2는 본 발명의 일 실시예에 따른 인풋 포맷 블록을 나타낸다. 도 2는 입력 신호가 단일 입력 스트림(single input stream)일 때의 인풋 포맷 블록을 나타낸다.

도 2에 도시된 인풋 포맷 블록은 도 1을 참조하여 설명한 인풋 포맷 블록(1000)의 일 실시예에 해당한다.

물리 계층(physical layer)으로의 입력은 하나 또는 다수의 데이터 스트림으로 구성될 수 있다. 각각의 데이터 스트림은 하나의 데이터 파이프에 의해 전달된다. 모드 어댑테이션(mode adaptaion, 모드 적응) 모듈은 입력되는 데이터 스트림을 BBF (baseband frame)의 데이터 필드로 슬라이스한다. 해당 시스템은 세 가지 종류의 입력 데이터 스트림, 즉 MPEG2-TS, IP, GS (generic stream)을 지원한다. MPEG2-TS는 첫 번째 바이트가 동기 바이트(0x47)인 고정된 길이(188 바이트)의 패킷을 특징으로 한다. IP 스트림은 IP 패킷 헤더 내에서 시그널링 되는 가변 길이 IP 데이터그램 패킷으로 구성된다. 해당 시스템은 IP 스트림에 대해 IPv4와 IPv6을 모두 지원한다. GS는 캡슐화 패킷 헤더 내에서 시그널링되는 가변 길이 패킷 또는 일정 길이 패킷으로 구성될 수 있다.

(a)는 신호 데이터 파이프에 대한 모드 어댑테이션(mode adaptaion, 모드 적응) 블록(2000) 및 스트림 어댑테이션(stream adaptation, 스트림 적응)(2010)을 나타내고, (b)는 PLS 데이터를 생성 및 처리하기 위한 PLS 생성 블록(2020) 및 PLS 스크램블러(2030)를 나타낸다. 각 블록의 동작에 대해 설명한다.

입력 스트림 스플리터는 입력된 TS, IP, GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오 등) 스트림으로 분할한다. 모드 어댑테이션(mode adaptaion, 모드 적응) 모듈(2010)은 CRC 인코더, BB (baseband) 프레임 슬라이서, 및 BB 프레임 헤더 삽입 블록으로 구성된다.

CRC 인코더는 유저 패킷 (user packet, UP)레벨에서의 에러 검출을 위한 세 종류의 CRC 인코딩, 즉 CRC-8, CRC-16, CRC-32를 제공한다. 산출된 CRC 바이트는 UP 뒤에 첨부된다. CRC-8은 TS 스트림에 사용되고, CRC-32는 IP 스트림에 사용된다. GS 스트림이 CRC 인코딩을 제공하지 않으면, 제안된 CRC 인코딩이 적용되어야 한다.

BB 프레임 슬라이서는 입력을 내부 로지컬 비트 포맷에 매핑한다. 첫 번째 수신 비트는 MSB라고 정의한다. BB 프레임 슬라이서는 가용 데이터 필드 용량과 동일한 수의 입력 비트를 할당한다. BBF 페이로드와 동일한 수의 입력 비트를 할당하기 위해, UP 스트림이 BBF의 데이터 필드에 맞게 슬라이스된다.

BB 프레임 헤더 삽입 블록은 2바이트의 고정된 길이의 BBF 헤더를 BB 프레임의 앞에 삽입할 수 있다. BBF 헤더는 STUFFI (1비트), SYNCD (13비트), 및 RFU (2비트)로 구성된다. 고정된 2바이트 BBF 헤더뿐만 아니라, BBF는 2바이트 BBF 헤더 끝에 확장 필드(1 또는 3바이트)를 가질 수 있다.

스트림 어댑테이션(stream adaptation, 스트림 적응)(2010)은 스터핑(stuffing) 삽입 블록 및 BB 스크램블러로 구성된다. 스터핑 삽입 블록은 스터핑 필드를 BB 프레임의 페이로드에 삽입할 수 있다. 스트림 어댑테이션(stream adaptation, 스트림 적응)에 대한 입력 데이터가 BB 프레임을 채우기에 충분하면, STUFFI는 0으로 설정되고, BBF는 스터핑 필드를 갖지 않는다. 그렇지 않으면, STUFFI는 1로 설정되고, 스터핑 필드는 BBF 헤더 직후에 삽입된다. 스터핑 필드는 2바이트의 스터핑 필드 헤더 및 가변 사이즈의 스터핑 데이터를 포함한다.

BB 스크램블러는 에너지 분산을 위해 완전한 BBF를 스크램블링한다. 스크램블링 시퀀스는 BBF와 동기화된다. 스크램블링 시퀀스는 피드백 시프트 레지스터에 의해 생성된다.

PLS 생성 블록(2020)은 PLS 데이터를 생성할 수 있다. PLS는 수신기에서 피지컬 레이어(physical layer) 데이터 파이프에 접속할 수 있는 수단을 제공한다. PLS 데이터는 PLS1 데이터 및 PLS2 데이터로 구성된다.

PLS1 데이터는 PLS2 데이터를 디코딩하는 데 필요한 파라미터뿐만 아니라 시스템에 관한 기본 정보를 전달하는 고정된 사이즈, 코딩, 변조를 갖는 프레임에서 FSS로 전달되는 PLS 데이터의 첫 번째 집합이다. PLS1 데이터는 PLS2 데이터의 수신 및 디코딩을 가능하게 하는 데 요구되는 파라미터를 포함하는 기본 송신 파라미터를 제공한다. 또한, PLS1 데이터는 프레임 그룹의 듀레이션 동안 일정하다.

PLS2 데이터는 데이터 파이프 및 시스템에 관한 더욱 상세한 PLS 데이터를 전달하는 FSS로 전송되는 PLS 데이터의 두 번째 집합이다. PLS2는 수신기가 원하는 데이터 파이프를 디코딩하는 데 충분한 정보를 제공하는 파라미터를 포함한다. PLS2 시그널링은 PLS2 스태틱(static, 정적) 데이터(PLS2-STAT 데이터) 및 PLS2 다이나믹(dynamic, 동적) 데이터(PLS2-DYN 데이터)의 두 종류의 파라미터로 더 구성된다. PLS2 스태틱(static, 정적) 데이터는 프레임 그룹의 듀레이션 동안 스태틱(static, 정적)인 PLS2 데이터이고, PLS2 다이나믹(dynamic, 동적) 데이터는 프레임마다 다이나믹(dynamic, 동적)으로 변화하는 PLS2 데이터이다.

PLS 데이터에 대한 자세한 내용은 후술한다.

PLS 스크램블러(2030)는 에너지 분산을 위해 생성된 PLS 데이터를 스크램블링 할 수 있다.

전술한 블록은 생략될 수도 있고 유사 또는 동일 기능을 갖는 블록에 의해 대체될 수도 있다.

도 3은 본 발명의 다른 일 실시예에 따른 인풋 포맷 블록을 나타낸다.

도 3에 도시된 인풋 포맷 블록은 도 1을 참조하여 설명한 인풋 포맷 블록(1000)의 일 실시예에 해당한다.

도 3은 입력 신호가 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)에 해당하는 경우 인풋 포맷 블록의 모드 어댑테이션(mode adaptaion, 모드 적응) 블록을 나타낸다.

멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)을 처리하기 위한 인풋 포맷 블록의 모드 어댑테이션(mode adaptaion, 모드 적응) 블록은 다수 입력 스트림을 독립적으로 처리할 수 있다.

도 3을 참조하면, 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)을 각각 처리하기 위한 모드 어댑테이션(mode adaptaion, 모드 적응) 블록은 인풋 스트림 스플리터 (input stream splitter) (3000), 인풋 스트림 싱크로나이저 (input stream synchronizer) (3010), 컴펜세이팅 딜레이(compensatin delay, 보상 지연) 블록(3020), 널 패킷 딜리션 블록 (null packet deletion block) (3030), 헤더 컴프레션 블록 (header compression block) (3040), CRC 인코더 (CRC encoder) (3050), BB 프레임 슬라이서(BB frame slicer) (3060), 및 BB 헤더 삽입 블록 (BB header insertion block) (3070)을 포함할 수 있다. 모드 어댑테이션(mode adaptaion, 모드 적응) 블록의 각 블록에 대해 설명한다.

CRC 인코더(3050), BB 프레임 슬라이서(3060), 및 BB 헤더 삽입 블록(3070)의 동작은 도 2를 참조하여 설명한 CRC 인코더, BB 프레임 슬라이서, 및 BB 헤더 삽입 블록의 동작에 해당하므로, 그 설명은 생략한다.

인풋 스트림 스플리터(3000)는 입력된 TS, IP, GS 스트림을 다수의 서비스 또는 서비스 컴포넌트(오디오, 비디오 등) 스트림으로 분할한다.

인풋 스트림 싱크로나이저(3010)는 ISSY라 불릴 수 있다. ISSY는 어떠한 입력 데이터 포맷에 대해서도 CBR (constant bit rate) 및 일정한 종단간 전송(end-to-end transmission) 지연을 보장하는 적합한 수단을 제공할 수 있다. ISSY는 TS를 전달하는 다수의 데이터 파이프의 경우에 항상 이용되고, GS 스트림을 전달하는 다수의 데이터 파이프에 선택적으로 이용된다.

컴펜세이팅 딜레이(compensatin delay, 보상 지연) 블록(3020)은 수신기에서 추가로 메모리를 필요로 하지 않고 TS 패킷 재결합 메커니즘을 허용하기 위해 ISSY 정보의 삽입에 뒤따르는 분할된 TS 패킷 스트림을 지연시킬 수 있다.

널 패킷 딜리션 블록(3030)은 TS 입력 스트림 경우에만 사용된다. 일부 TS 입력 스트림 또는 분할된 TS 스트림은 VBR (variable bit-rate) 서비스를 CBR TS 스트림에 수용하기 위해 존재하는 많은 수의 널 패킷을 가질 수 있다. 이 경우, 불필요한 전송 오버헤드를 피하기 위해, 널 패킷은 확인되어 전송되지 않을 수 있다. 수신기에서, 제거된 널 패킷은 전송에 삽입된 DNP(deleted null-packet, 삭제된 널 패킷) 카운터를 참조하여 원래 존재했던 정확한 장소에 재삽입될 수 있어, CBR이 보장되고 타임 스탬프(PCR) 갱신의 필요가 없어진다.

헤더 컴프레션 블록(3040)은 TS 또는 IP 입력 스트림에 대한 전송 효율을 증가시키기 위해 패킷 헤더 압축을 제공할 수 있다. 수신기는 헤더의 특정 부분에 대한 선험적인(a priori) 정보를 가질 수 있기 때문에, 이 알려진 정보(known information)는 송신기에서 삭제될 수 있다.

TS에 대해, 수신기는 동기 바이트 구성(0x47) 및 패킷 길이(188 바이트)에 관한 선험적인 정보를 가질 수 있다. 입력된 TS가 하나의 PID만을 갖는 콘텐트를 전달하면, 즉, 하나의 서비스 컴포넌트(비디오, 오디오 등) 또는 서비스 서브 컴포넌트(SVC 베이스 레이어, SVC 인헨스먼트 레이어, MVC 베이스 뷰, 또는 MVC 의존 뷰)에 대해서만, TS 패킷 헤더 압축이 TS에 (선택적으로) 적용될 수 있다. TS 패킷 헤더 압축은 입력 스트림이 IP 스트림인 경우 선택적으로 사용된다. 상기 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.

도 4는 본 발명의 다른 실시예에 따른 인풋 포맷 블록을 나타낸다.

도 4에 도시된 인풋 포맷 블록은 도 1을 참조하여 설명한 인풋 포맷 블록(1000)의 일 실시예에 해당한다.

도 4는 입력 신호가 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)에 해당하는 경우 인풋 포맷 블록의 스트림 어댑테이션(stream adaptation, 스트림 적응) 블록을 나타낸다.

도 4를 참조하면, 멀티 인풋 스트림(multi input stream, 다수의 입력 스트림)을 각각 처리하기 위한 모드 어댑테이션(mode adaptaion, 모드 적응) 블록은 스케줄러(4000), 1-프레임 딜레이(delay) 블록(4010), 스터핑 삽입 블록(4020), 인 밴드(In-band) 시그널링 블록(4030), BB 프레임 스크램블러(4040), PLS 생성 블록(4050), PLS 스크램블러(4060)를 포함할 수 있다. 스트림 어댑테이션(stream adaptation, 스트림 적응) 블록의 각 블록에 대해 설명한다.

스터핑 삽입 블록(4020), BB 프레임 스크램블러(4040), PLS 생성 블록(4050), PLS 스크램블러(4060)의 동작은 도 2를 참조하여 설명한 스터핑 삽입 블록, BB 스크램블러, PLS 생성 블록, PLS 스크램블러(4060)의 동작에 해당하므로 그 설명은 생략한다.

스케줄러(4000)는 각 데이터 파이프의 FECBLOCK의 양으로부터 전체 프레임에 걸쳐 전체의 셀 할당을 결정할 수 있다. PLS, EAC 및 FIC에 대한 할당을 포함해서, 스케줄러는 프레임의 FSS의 PLS 셀 또는 인 밴드(In-band) 시그널링으로 전송되는 PLS2-DYN 데이터의 값을 생성한다. FECBLOCK, EAC, FIC에 대한 상세한 내용은 후술한다.

1-프레임 딜레이(delay) 블록(4010)은 다음 프레임에 관한 스케줄링 정보가 데이터 파이프에 삽입될 인 밴드(In-band) 시그널링 정보에 관한 현 프레임을 통해 전송될 수 있도록 입력 데이터를 하나의 전송 프레임만큼 지연시킬 수 있다.

인 밴드(In-band) 시그널링 블록(4030)은 PLS2 데이터의 지연되지 않은 부분을 프레임의 데이터 파이프에 삽입할 수 있다.

전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.

도 5는 본 발명의 일 실시예에 따른 BICM 블록을 나타낸다.

도 5에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 일 실시예에 해당한다.

전술한 바와 같이, 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치는 지상파 방송 서비스, 모바일 방송 서비스, UHDTV 서비스 등을 제공할 수 있다.

QoS가 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치에 의해 제공되는 서비스의 특성에 의존하므로, 각각의 서비스에 해당하는 데이터는 서로 다른 방식을 통해 처리되어야 한다. 따라서, 본 발명의 일 실시예에 따른 BICM 블록은 SISO, MISO, MIMO 방식을 각각의 데이터 경로에 해당하는 데이터 파이프에 독립적으로 적용함으로써 각데이터 파이프를 독립적으로 처리할 수 있다. 결과적으로, 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 송신 장치는 각각의 데이터 파이프를 통해 전송되는 각 서비스 또는 서비스 컴포넌트에 대한 QoS를 조절할 수 있다.

(a)는 베이스 프로파일 및 핸드헬드 프로파일에 의해 공유되는 BICM 블록을 나타내고, (b)는 어드벤스 프로파일의 BICM 블록을 나타낸다.

베이스 프로파일 및 핸드헬드 프로파일에 의해 공유되는 BICM 블록 및 어드벤스 프로파일의 BICM 블록은 각각의 데이터 파이프를 처리하기 위한 복수의 처리 블록을 포함할 수 있다.

베이스 프로파일 및 핸드헬드 프로파일에 대한 BICM 블록 및 어드벤스 프로파일에 대한 BICM 블록의 각각의 처리 블록에 대해 설명한다.

베이스 프로파일 및 핸드헬드 프로파일에 대한 BICM 블록의 처리 블록(5000)은 데이터 FEC 인코더(5010), 비트 인터리버(5020), 컨스텔레이션 매퍼(mapper)(5030), SSD (signal space diversity) 인코딩 블록(5040), 타임 인터리버(5050)를 포함할 수 있다.

데이터 FEC 인코더(5010)는 외부 코딩(BCH) 및 내부 코딩(LDPC)을 이용하여 FECBLOCK 절차를 생성하기 위해 입력 BBF에 FEC 인코딩을 실행한다. 외부 코딩(BCH)은 선택적인 코딩 방법이다. 데이터 FEC 인코더(5010)의 구체적인 동작에 대해서는 후술한다.

비트 인터리버(5020)는 효율적으로 실현 가능한 구조를 제공하면서 데이터 FEC 인코더(5010)의 출력을 인터리빙하여 LDPC 코드 및 변조 방식의 조합으로 최적화된 성능을 달성할 수 있다. 비트 인터리버(5020)의 구체적인 동작에 대해서는 후술한다.

컨스텔레이션 매퍼(5030)는 QPSK, QAM-16, 불균일 QAM (NUQ-64, NUQ-256, NUQ-1024) 또는 불균일 컨스텔레이션 (NUC-16, NUC-64, NUC-256, NUC-1024)을 이용해서 베이스 및 핸드헬드 프로파일에서 비트 인터리버(5020)로부터의 각각의 셀 워드를 변조하거나 어드벤스 프로파일에서 셀 워드 디멀티플렉서(5010-1)로부터의 셀 워드를 변조하여 파워가 정규화된 컨스텔레이션 포인트 e_l을 제공할 수 있다. 해당 컨스텔레이션 매핑은 데이터 파이프에 대해서만 적용된다. NUQ가 임의의 형태를 갖는 반면, QAM-16 및 NUQ는 정사각형 모양을 갖는 것이 관찰된다. 각각의 컨스텔레이션이 90도의 배수만큼 회전되면, 회전된 컨스텔레이션은 원래의 것과 정확히 겹쳐진다. 회전 대칭 특성으로 인해 실수 및 허수 컴포넌트의 용량 및 평균 파워가 서로 동일해진다. NUQ 및 NUC는 모두 각 코드 레이트(code rate)에 대해 특별히 정의되고, 사용되는 특정 하나는 PLS2 데이터에 보관된 파라미터 DP_MOD에 의해 시그널링 된다.

SSD 인코딩 블록(5040)은 2차원, 3차원, 4차원에서 셀을 프리코딩하여, 어려운 페이딩 조건에서 수신 견고성(robustness)을 증가시킬 수 있다.

타임 인터리버(5050)는 데이터 파이프 레벨에서 동작할 수 있다. 타임 인터리빙의 파라미터는 각각의 데이터 파이프에 대해 다르게 설정될 수 있다. 타임 인터리버(5050)의 구체적인 동작에 관해서는 후술한다.

어드벤스 프로파일에 대한 BICM 블록의 처리 블록(5000-1)은 데이터 FEC 인코더, 비트 인터리버, 컨스텔레이션 매퍼, 및 타임 인터리버를 포함할 수 있다.

단, 처리 블록(5000-1)은 셀 워드 디멀티플렉서(5010-1) 및 MIMO 인코딩 블록(5020-1)을 더 포함한다는 점에서 처리 블록(5000)과 구별된다.

또한, 처리 블록(5000-1)에서의 데이터 FEC 인코더, 비트 인터리버, 컨스텔레이션 매퍼, 타임 인터리버의 동작은 전술한 데이터 FEC 인코더(5010), 비트 인터리버(5020), 컨스텔레이션 매퍼(5030), 타임 인터리버(5050)의 동작에 해당하므로, 그 설명은 생략한다.

셀 워드 디멀티플렉서(5010-1)는 어드벤스 프로파일의 데이터 파이프가 MIMO 처리를 위해 단일 셀 워드 스트림을 이중 셀 워드 스트림으로 분리하는 데 사용된다. 셀 워드 디멀티플렉서(5010-1)의 구체적인 동작에 관해서는 후술한다.

MIMO 인코딩 블록(5020-1)은 MIMO 인코딩 방식을 이용해서 셀 워드 디멀티플렉서(5010-1)의 출력을 처리할 수 있다. MIMO 인코딩 방식은 방송 신호 송신을 위해 최적화되었다. MIMO 기술은 용량 증가를 얻기 위한 유망한 방식이지만, 채널 특성에 의존한다. 특별히 방송에 대해서, 서로 다른 신호 전파 특성으로 인한 두 안테나 사이의 수신 신호 파워 차이 또는 채널의 강한 LOS 컴포넌트는 MIMO로부터 용량 이득을 얻는 것을 어렵게 한다. 제안된 MIMO 인코딩 방식은 MIMO 출력 신호 중 하나의 위상 랜덤화 및 회전 기반 프리코딩을 이용하여 이 문제를 극복한다.

MIMO 인코딩은 송신기 및 수신기 모두에서 적어도 두 개의 안테나를 필요로 하는 2x2 MIMO 시스템을 위해 의도된다. 두 개의 MIMO 인코딩 모드는 본 제안인 FR-SM (full-rate spatial multiplexing) 및 FRFD-SM (full-rate full-diversity spatial multiplexing)에서 정의된다. FR-SM 인코딩은 수신기 측에서의 비교적 작은 복잡도 증가로 용량 증가를 제공하는 반면, FRFD-SM 인코딩은 수신기 측에서의 큰 복잡도 증가로 용량 증가 및 추가적인 다이버시티 이득을 제공한다. 제안된 MIMO 인코딩 방식은 안테나 극성 배치를 제한하지 않는다.

MIMO 처리는 어드벤스 프로파일 프레임에 요구되는데, 이는 어드벤스 프로파일 프레임에서의 모든 데이터 파이프가 MIMO 인코더에 의해 처리된다는 것을 의미한다. MIMO 처리는 데이터 파이프 레벨에서 적용된다. 컨스텔레이션 매퍼 출력의 페어(pair, 쌍)인 NUQ (e_1,i 및 e_2,i)는 MIMO 인코더의 입력으로 공급된다. MIMO 인코더 출력 페어(pair, 쌍)(g1,i 및 g2,i)은 각각의 송신 안테나의 동일한 캐리어 k 및 OFDM 심볼 l에 의해 전송된다.

전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.

도 6은 본 발명의 다른 실시예에 따른 BICM 블록을 나타낸다.

도 6에 도시된 BICM 블록은 도 1을 참조하여 설명한 BICM 블록(1010)의 일 실시예에 해당한다.

도 6은 PLS, EAC, 및 FIC의 보호를 위한 BICM 블록을 나타낸다. EAC는 EAS 정보 데이터를 전달하는 프레임의 일부이고, FIC는 서비스와 해당하는 베이스 데이터 파이프 사이에서 매핑 정보를 전달하는 프레임에서의 로지컬 채널이다. EAC 및 FIC에 대한 상세한 설명은 후술한다.

도 6을 참조하면, PLS, EAC, 및 FIC의 보호를 위한 BICM 블록은 PLS FEC 인코더(6000), 비트 인터리버(6010), 및 컨스텔레이션 매퍼(6020)를 포함할 수 있다.

또한, PLS FEC 인코더(6000)는 스크램블러, BCH 인코딩/제로 삽입 블록, LDPC 인코딩 블록, 및 LDPC 패리티 펑처링(puncturing) 블록을 포함할 수 있다. BICM 블록의 각 블록에 대해 설명한다.

PLS FEC 인코더(6000)는 스크램블링된 PLS 1/2 데이터, EAC 및 FIC 섹션을 인코딩할 수 있다.

스크램블러는 BCH 인코딩 및 쇼트닝(shortening) 및 펑처링된 LDPC 인코딩 전에 PLS1 데이터 및 PLS2 데이터를 스크램블링 할 수 있다.

BCH 인코딩/제로 삽입 블록은 PLS 보호를 위한 쇼트닝된 BCH 코드를 이용하여 스크램블링된 PLS 1/2 데이터에 외부 인코딩을 수행하고, BCH 인코딩 후에 제로 비트를 삽입할 수 있다. PLS1 데이터에 대해서만, 제로 삽입의 출력 비트가 LDPC 인코딩 전에 퍼뮤테이션(permutation) 될 수 있다.

LDPC 인코딩 블록은 LDPC 코드를 이용하여 BCH 인코딩/제로 삽입 블록의 출력을 인코딩할 수 있다. 완전한 코딩 블록을 생성하기 위해, C_ldpc 및 패리티 비트 P_ldpc는 각각의 제로가 삽입된 PLS 정보 블록 I_ldpc로부터 조직적으로 인코딩되고, 그 뒤에 첨부된다.

PLS1 및 PLS2에 대한 LDPC 코드 파라미터는 다음의 표 4와 같다.

LDPC 패리티 펑처링 블록은 PLS1 데이터 및 PLS2 데이터에 대해 펑처링을 수행할 수 있다.

쇼트닝이 PLS1 데이터 보호에 적용되면, 일부 LDPC 패리티 비트는 LDPC 인코딩 후에 펑처링된다. 또한, PLS2 데이터 보호를 위해, PLS2의 LDPC 패리티 비트가 LDPC 인코딩 후에 펑처링된다. 이들 펑처링된 비트는 전송되지 않는다.

비트 인터리버(6010)는 각각의 쇼트닝 및 펑처링된 PLS1 데이터 및 PLS2 데이터를 인터리빙할 수 있다.

컨스텔레이션 매퍼(6020)는 비트 인터리빙된 PLS1 데이터 및 PLS2 데이터를 컨스텔레이션에 매핑할 수 있다.

전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.

도 7은 본 발명의 일 실시예에 따른 프레임 빌딩 블록(frame building block)을 나타낸다.

도 7에 도시한 프레임 빌딩 블록은 도 1을 참조하여 설명한 프레임 빌딩 블록(1020)의 일 실시예에 해당한다.

도 7을 참조하면, 프레임 빌딩 블록은 딜레이 컴펜세이션(delay compensation, 지연보상) 블록(7000), 셀 매퍼 (cell mapper) (7010), 및 프리퀀시 인터리버 (frequency interleaver) (7020)를 포함할 수 있다. 프레임 빌딩 블록의 각 블록에 관해 설명한다.

딜레이 컴펜세이션(delay compensation, 지연보상) 블록(7000)은 데이터 파이프와 해당하는 PLS 데이터 사이의 타이밍을 조절하여 송신기 측에서 데이터 파이프와 해당하는 PLS 데이터 간의 동시성(co-time)을 보장할 수 있다. 인풋 포맷 블록 및 BICM 블록으로 인한 데이터 파이프의 지연을 다룸으로써 PLS 데이터는 데이터 파이프만큼 지연된다. BICM 블록의 지연은 주로 타임 인터리버(5050)로 인한 것이다. 인 밴드(In-band) 시그널링 데이터는 다음 타임 인터리빙 그룹의 정보를 시그널링될 데이터 파이프보다 하나의 프레임 앞서 전달되도록 할 수 있다. 딜레이 컴펜세이션(delay compensation, 지연보상) 블록은 그에 맞추어 인 밴드(In-band) 시그널링 데이터를 지연시킨다.

셀 매퍼(7010)는 PLS, EAC, FIC, 데이터 파이프, 보조 스트림, 및 더미 셀을 프레임 내에서 OFDM 심볼의 액티브(active) 캐리어에 매핑할 수 있다. 셀 매퍼(7010)의 기본 기능은 각각의 데이터 파이프, PLS 셀, 및 EAC/FIC 셀에 대한 타임 인터리빙에 의해 생성된 데이터 셀을, 존재한다면, 하나의 프레임 내에서 각각의 OFDM 심볼에 해당하는 액티브(active) OFDM 셀의 어레이에 매핑하는 것이다. (PSI(program specific information)/SI와 같은) 서비스 시그널링 데이터는 개별적으로 수집되어 데이터 파이프에 의해 보내질 수 있다. 셀 매퍼는 프레임 구조의 구성 및 스케줄러에 의해 생성된 다이나믹 인포메이션(dynamic information, 동적 정보)에 따라 동작한다. 프레임에 관한 자세한 내용은 후술한다.

주파수 인터리버(7020)는 셀 매퍼(7010)로부터 의해 수신된 데이터 셀을 랜덤하게 인터리빙하여 주파수 다이버시티를 제공할 수 있다. 또한, 주파수 인터리버(7020)는 단일 프레임에서 최대의 인터리빙 이득을 얻기 위해 다른 인터리빙 시드(seed) 순서를 이용하여 두 개의 순차적인 OFDM 심볼로 구성된 OFDM 심볼 페어(pair, 쌍)에서 동작할 수 있다.

전술한 블록은 생략되거나 유사 또는 동일 기능을 갖는 블록으로 대체될 수 있다.

도 8은 본 발명의 일 실시예에 따른 OFDM 제너레이션 블록을 나타낸다.

도 8에 도시된 OFDM 제너레이션 블록은 도 1을 참조하여 설명한 OFDM 제너레이션 블록(1030)의 일 실시예에 해당한다.

OFDM 제너레이션 블록은 프레임 빌딩 블록에 의해 생성된 셀에 의해 OFDM 캐리어를 변조하고, 파일럿을 삽입하고, 전송을 위한 시간 영역 신호를 생성한다. 또한, 해당 블록은 순차적으로 가드 인터벌을 삽입하고, PAPR 감소 처리를 적용하여 최종 RF 신호를 생성한다.

도 8을 참조하면, OFDM 제너레이션 블록은 파일럿 및 리저브드 톤 삽입 블록 (pilot and revserved tone insertion block) (8000), 2D-eSFN (single frequency network) 인코딩 블록(8010), IFFT (inverse fast Fourier transform) 블록(8020), PAPR 감소 블록(8030), 가드 인터벌 삽입 블록 (guard interval insertion block)(8040), 프리앰블 삽입 블록 (preamble insertion block)(8050), 기타 시스템 삽입 블록(8060), 및 DAC 블록(8070)을 포함할 수 있다. OFDM 제너레이션 블록의 각 블록에 대해 설명한다.

파일럿 및 리저브드 톤 삽입 블록(8000)은 파일럿 및 리저브드 톤을 삽입할 수 있다.

OFDM 심볼 내의 다양한 셀은 수신기에서 선험적으로 알려진 전송된 값을 갖는 파일럿으로 알려진 참조 정보로 변조된다. 파일럿 셀의 정보는 분산 파일럿, 연속 파일럿, 엣지 파일럿, FSS (frame signalling symbol) 파일럿, 및 FES (frame edge symbol) 파일럿으로 구성된다. 각 파일럿은 파일럿 타입 및 파일럿 패턴에 따라 특정 증가 파워 레벨에서 전송된다. 파일럿 정보의 값은 주어진 심볼에서 하나가 각각의 전송 캐리어에 대한 것인 일련의 값들에 해당하는 참조 시퀀스에서 유도된다. 파일럿은 프레임 동기화, 주파수 동기화, 시간 동기화, 채널 추정, 전송 모드 식별을 위해 사용될 수 있고, 또한 위상 잡음을 추적하기 위해 사용될 수 있다.

참조 시퀀스로부터 취한 참조 정보는 프레임의 프리앰블, FSS 및 FES를 제외한 모든 심볼에서 분산 파일럿 셀에서 전송된다. 연속 파일럿은 프레임의 모든 심볼에 삽입된다. 연속 파일럿의 수 및 위치는 FFT 사이즈 및 분산 파일럿 패턴에 모두 의존한다. 엣지 캐리어들은 프리앰블 심볼을 제외한 모든 심볼 내의 엣지 파일럿들과 동일하다. 엣지 캐리어들은 스펙트럼의 엣지까지 주파수 인터폴레이션(interpolation, 보간)을 허용하기 위해 삽입된다. FSS 파일럿들은 FSS에 삽입되고, FES 파일럿들은 FES에 삽입된다. FSS 파일럿들 및 FES 파일럿들은 프레임의 엣지까지 시간 인터폴레이션(interpolation, 보간)을 허용하기 위해 삽입된다.

본 발명의 일 실시예에 따른 시스템은 매우 견고한 전송 모드를 지원하기 위해 분산 MISO 방식이 선택적으로 사용되는 SFN을 지원한다. 2D-eSFN은 다수의 송신 안테나를 사용하는 분산 MISO 방식으로서, 각 안테나는 SFN 네트워크에서 각각 다른 송신기에 위치할 수 있다.

2D-eSFN 인코딩 블록(8010)은 SFN 구성에서 시간 및 주파수 다이버시티를 생성하기 위해 2D-eSFN 처리를 하여 다수의 송신기로부터 전송된 신호의 위상을 왜곡시킬 수 있다. 따라서, 장시간 동안의 낮은 평면 페이딩 또는 깊은 페이딩으로 인한 버스트 오류가 경감될 수 있다.

IFFT 블록(8020)은 OFDM 변조 방식을 이용하여 2D-eSFN 인코딩 블록(8010)으로부터의 출력을 변조할 수 있다. 파일럿 (또는 리저브드 톤)으로 지정되지 않은 데이터 심볼에서의 모든 셀은 주파수 인터리버로부터의 데이터 셀 중 하나를 전달한다. 셀들은 OFDM 캐리어에 매핑된다.

PAPR 감소 블록(8030)은 시간 영역에서 다양한 PAPR 감소 알고리즘을 이용하여 입력 신호에 PAPR 감소를 실행한다.

가드 인터벌 삽입블록(8040)은 가드 인터벌을 삽입할 수 있고, 프리앰블 삽입 블록(8050)은 신호 앞에 프리앰블을 삽입할 수 있다. 프리앰블의 구조에 대한 자세한 내용은 후술한다.

기타 시스템 삽입 블록(8060)은 방송 서비스를 제공하는 둘 이상의 서로 다른 방송 송신/수신 시스템의 데이터가 동일한 RF 신호 대역에서 동시에 전송될 수 있도록 시간 영역에서 복수의 방송 송신/수신 시스템의 신호를 멀티플렉싱 할 수 있다. 이 경우, 둘 이상의 서로 다른 방송 송신/수신 시스템은 서로 다른 방송 서비스를 제공하는 시스템을 말한다. 서로 다른 방송 서비스는 지상파 방송 서비스, 모바일 방송 서비스 등을 의미할 수 있다. 각각의 방송 서비스에 관련된 데이터는 서로 다른 프레임을 통해 전송될 수 있다.

DAC 블록(8070)은 입력된 디지털 신호를 아날로그 신호로 변환하여 출력할 수 있다. DAC 블록(8070)으로부터 출력된 신호는 물리 계층 프로파일에 따라 다수의 출력 안테나를 통해 전송될 수 있다. 본 발명의 일 실시예에 따른 송신 안테나는 수직 또는 수평 극성을 가질 수 있다.

전술한 블록은 설계에 따라 생략되거나 유사 또는 동일한 기능을 갖는 블록으로 대체될 수 있다.

도 9는 본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치의 구조를 나타낸다.

본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치는 도 1을 참조하여 설명한 차세대 방송 서비스에 대한 방송 신호 송신 장치에 대응할 수 있다.

본 발명의 일 실시예에 따른 차세대 방송 서비스에 대한 방송 신호 수신 장치는 동기 및 복조 모듈 (synchronization & demodulation module) (9000), 프레임 파싱 모듈 (frame parsing module) (9010), 디매핑 및 디코딩 모듈 (demapping & decoding module) (9020), 출력 프로세서 (output processor) (9030), 및 시그널링 디코딩 모듈 (signaling decoding module) (9040)을 포함할 수 있다. 방송 신호 수신 장치의 각 모듈의 동작에 대해 설명한다.

동기 및 복조 모듈(9000)은 m개의 수신 안테나를 통해 입력 신호를 수신하고, 방송 신호 수신 장치에 해당하는 시스템에 대해 신호 검출 및 동기화를 실행하고, 방송 신호 송신 장치에 의해 실행되는 절차의 역과정에 해당하는 복조를 실행할 수 있다.

프레임 파싱 모듈(9010)은 입력 신호 프레임을 파싱하고, 사용자에 의해 선택된 서비스가 전송되는 데이터를 추출할 수 있다. 방송 신호 송신 장치가 인터리빙을 실행하면, 프레임 파싱 모듈(9010)은 인터리빙의 역과정에 해당하는 디인터리빙을 실행할 수 있다. 이 경우, 추출되어야 하는 신호 및 데이터의 위치가 시그널링 디코딩 모듈(9040)로부터 출력된 데이터를 디코딩함으로써 획득되어, 방송 신호 송신 장치에 의해 생성된 스케줄링 정보가 복원될 수 있다.

디매핑 및 디코딩 모듈(9020)은 입력 신호를 비트 영역 데이터로 변환한 후, 필요에 따라 비트 영역 데이터들을 디인터리빙할 수 있다. 디매핑 및 디코딩 모듈(9020)은 전송 효율을 위해 적용된 매핑에 대한 디매핑을 실행하고, 디코딩을 통해 전송 채널에서 발생한 에러를 정정할 수 있다. 이 경우, 디매핑 및 디코딩 모듈(9020)은 시그널링 디코딩 모듈(9040)로부터 출력된 데이터를 디코딩함으로써 디매핑 및 디코딩을 위해 필요한 전송 파라미터를 획득할 수 있다.

출력 프로세서(9030)는 전송 효율을 향상시키기 위해 방송 신호 송신 장치에 의해 적용되는 다양한 압축/신호 처리 절차의 역과정을 실행할 수 있다. 이 경우, 출력 프로세서(9030)는 시그널링 디코딩 모듈(9040)로부터 출력된 데이터에서 필요한 제어 정보를 획득할 수 있다. 출력 프로세서(8300)의 출력은 방송 신호 송신 장치에 입력되는 신호에 해당하고, MPEG-TS, IP 스트림 (v4 또는 v6) 및 GS일 수 있다.

시그널링 디코딩 모듈(9040)은 동기 및 복조 모듈(9000)에 의해 복조된 신호로부터 PLS 정보를 획득할 수 있다. 전술한 바와 같이, 프레임 파싱 모듈(9010), 디매핑 및 디코딩 모듈(9200), 출력 프로세서(9300)는 시그널링 디코딩 모듈(9040)로부터 출력된 데이터를 이용하여 그 기능을 실행할 수 있다.

도 10은 본 발명의 일 실시예에 따른 프레임 구조를 나타낸다.

도 10은 프레임 타임의 구성예 및 슈퍼 프레임에서의 FRU (frame repetition unit, 프레임 반복 단위)를 나타낸다. (a)는 본 발명의 일 실시예에 따른 슈퍼 프레임을 나타내고, (b)는 본 발명의 일 실시예에 따른 FRU를 나타내고, (c)는 FRU에서의 다양한 피지컬 프로파일(PHY profile)의 프레임을 나타내고, (d)는 프레임의 구조를 나타낸다.

슈퍼 프레임은 8개의 FRU로 구성될 수 있다. FRU는 프레임의 TDM에 대한 기본 멀티플렉싱 단위이고, 슈퍼 프레임에서 8회 반복된다.

FRU에서 각 프레임은 피지컬 프로파일(베이스, 핸드헬드, 어드벤스 프로파일) 중 하나 또는 FEF에 속한다. FRU에서 프레임의 최대 허용수는 4이고, 주어진 피지컬 프로파일은 FRU에서 0회 내지 4회 중 어느 횟수만큼 나타날 수 있다(예를 들면, 베이스, 베이스, 핸드헬드, 어드벤스). 피지컬 프로파일 정의는 필요시 프리앰블에서의 PHY_PROFILE의 리저브드 값을 이용하여 확장될 수 있다.

FEF 부분은 포함된다면 FRU의 끝에 삽입된다. FEF가 FRU에 포함되는 경우, FEF의 최대수는 슈퍼 프레임에서 8이다. FEF 부분들이 서로 인접할 것이 권장되지 않는다.

하나의 프레임은 다수의 OFDM 심볼 및 프리앰블로 더 분리된다. (d)에 도시한 바와 같이, 프레임은 프리앰블, 하나 이상의 FSS, 노멀 데이터 심볼, FES를 포함한다.

프리앰블은 고속 퓨처캐스트 UTB 시스템 신호 검출을 가능하게 하고, 신호의 효율적인 송신 및 수신을 위한 기본 전송 파라미터의 집합을 제공하는 특별한 심볼이다. 프리앰블에 대한 자세한 내용은 후술한다.

FSS의 주된 목적은 PLS 데이터를 전달하는 것이다. 고속 동기화 및 채널 추정을 위해, 이에 따른 PLS 데이터의 고속 디코딩을 위해, FSS는 노멀 데이터 심볼보다 고밀도의 파일럿 패턴을 갖는다. FES는 FSS와 완전히 동일한 파일럿을 갖는데, 이는 FES에 바로 앞서는 심볼에 대해 외삽(extrapolation) 없이 FES 내에서의 주파수만의 인터폴레이션(interpolation, 보간) 및 시간적 보간(temporal interpolation)을 가능하게 한다.

도 11은 본 발명의 일 실시예에 따른 프레임의 시그널링 계층 구조(signaling hierarchy structure) 를 나타낸다.

도 11은 시그널링 계층 구조를 나타내는데, 이는 세 개의 주요 부분인 프리앰블 시그널링 데이터(11000), PLS1 데이터(11010), 및 PLS2 데이터(11020)로 분할된다. 매 프레임마다 프리앰블 신호에 의해 전달되는 프리앰블의 목적은 프레임의 기본 전송 파라미터 및 전송 타입을 나타내는 것이다. PLS1은 수신기가 관심 있는 데이터 파이프에 접속하기 위한 파라미터를 포함하는 PLS2 데이터에 접속하여 디코딩할 수 있게 한다. PLS2는 매 프레임마다 전달되고, 두 개의 주요 부분인 PLS2-STAT 데이터와 PLS2-DYN 데이터로 분할된다. PLS2 데이터의 스태틱(static, 정적) 및 다이나믹(dynamic, 동적) 부분에는 필요시 패딩이 뒤따른다.

도 12는 본 발명의 일 실시예에 따른 프리앰블 시그널링 데이터를 나타낸다.

프리앰블 시그널링 데이터는 수신기가 프레임 구조 내에서 PLS 데이터에 접속하고 데이터 파이프를 추적할 수 있게 하기 위해 필요한 21비트의 정보를 전달한다. 프리앰블 시그널링 데이터에 대한 자세한 내용은 다음과 같다.

PHY_PROFILE: 해당 3비트 필드는 현 프레임의 피지컬 프로파일 타입을 나타낸다. 서로 다른 피지컬 프로파일 타입의 매핑은 아래 표 5에 주어진다.

FFT_SIZE: 해당 2비트 필드는 아래 표 6에서 설명한 바와 같이 프레임 그룹 내에서 현 프레임의 FFT 사이즈를 나타낸다.

GI_FRACTION: 해당 3비트 필드는 아래 표 7에서 설명한 바와 같이 현 슈퍼 프레임에서의 가드 인터벌 일부(fraction) 값을 나타낸다.

EAC_FLAG: 해당 1비트 필드는 EAC가 현 프레임에 제공되는지 여부를 나타낸다. 해당 필드가 1로 설정되면, EAS가 현 프레임에 제공된다. 해당 필드가 0으로 설정되면, EAS가 현 프레임에서 전달되지 않는다. 해당 필드는 슈퍼 프레임 내에서 다이나믹(dynamic, 동적)으로 전환될 수 있다.

PILOT_MODE: 해당 1비트 필드는 현 프레임 그룹에서 현 프레임에 대해 파일럿 모드가 모바일 모드인지 또는 고정 모드인지 여부를 나타낸다. 해당 필드가 0으로 설정되면, 모바일 파일럿 모드가 사용된다. 해당 필드가 1로 설정되면, 고정 파일럿 모드가 사용된다.

PAPR_FLAG: 해당 1비트 필드는 현 프레임 그룹에서 현 프레임에 대해 PAPR 감소가 사용되는지 여부를 나타낸다. 해당 필드가 1로 설정되면, 톤 예약(tone reservation)이 PAPR 감소를 위해 사용된다. 해당 필드가 0으로 설정되면, PAPR 감소가 사용되지 않는다.

FRU_CONFIGURE: 해당 3비트 필드는 현 슈퍼 프레임에서 존재하는 FRU의 피지컬 프로파일 타입 구성을 나타낸다. 현 슈퍼 프레임에서 모든 프리앰블에서의 해당 필드에서, 현 슈퍼 프레임에서 전달되는 모든 프로파일 타입이 식별된다. 해당 3비트 필드는 아래 표 8에 나타낸 바와 같이 각각의 프로파일에 대해 다르게 정의된다.

RESERVED: 해당 7비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

도 13은 본 발명의 일 실시예에 따른 PLS1 데이터를 나타낸다.

PLS1 데이터는 PLS2의 수신 및 디코딩을 가능하게 하기 위해 필요한 파라미터를 포함한 기본 전송 파라미터를 제공한다. 전술한 바와 같이, PLS1 데이터는 하나의 프레임 그룹의 전체 듀레이션 동안 변화하지 않는다. PLS1 데이터의 시그널링 필드의 구체적인 정의는 다음과 같다.

PREAMBLE_DATA: 해당 20비트 필드는 EAC_FLAG를 제외한 프리앰블 시그널링 데이터의 카피이다.

NUM_FRAME_FRU: 해당 2비트 필드는 FRU당 프레임 수를 나타낸다.

PAYLOAD_TYPE: 해당 3비트 필드는 프레임 그룹에서 전달되는 페이로드 데이터의 포맷을 나타낸다. PAYLOAD_TYPE은 표 9에 나타낸 바와 같이 시그널링 된다.

NUM_FSS: 해당 2비트 필드는 현 프레임에서 FSS의 수를 나타낸다.

SYSTEM_VERSION: 해당 8비트 필드는 전송되는 신호 포맷의 버전을 나타낸다. SYSTEM_VERSION은 주 버전 및 부 버전의 두 개의 4비트 필드로 분리된다.

주 버전: SYSTEM_VERSION 필드의 MSB인 4비트는 주 버전 정보를 나타낸다. 주 버전 필드에서의 변화는 호환이 불가능한 변화를 나타낸다. 디폴트 값은 0000이다. 해당 표준에서 서술된 버전에 대해, 값이 0000으로 설정된다.

부 버전: SYSTEM_VERSION 필드의 LSB인 4비트는 부 버전 정보를 나타낸다. 부 버전 필드에서의 변화는 호환이 가능하다.

CELL_ID: 이는 ATSC 네트워크에서 지리적 셀을 유일하게 식별하는 16비트 필드이다. ATSC 셀 커버리지는 퓨처캐스트 UTB 시스템당 사용되는 주파수 수에 따라 하나 이상의 주파수로 구성될 수 있다. CELL_ID의 값이 알려지지 않거나 특정되지 않으면, 해당 필드는 0으로 설정된다.

NETWORK_ID: 이는 현 ATSC 네트워크를 유일하게 식별하는 16비트 필드이다.

SYSTEM_ID: 해당 16비트 필드는 ATSC 네트워크 내에서 퓨처캐스트 UTB 시스템을 유일하게 식별한다. 퓨처캐스트 UTB 시스템은 입력이 하나 이상의 입력 스트림(TS, IP, GS)이고 출력이 RF 신호인 지상파 방송 시스템이다. 퓨처캐스트 UTB 시스템은 존재한다면 FEF 및 하나 이상의 피지컬 프로파일을 전달한다. 동일한 퓨처캐스트 UTB 시스템은 서로 다른 입력 스트림을 전달하고 서로 다른 지리적 영역에서 서로 다른 RF를 사용할 수 있어, 로컬 서비스 삽입을 허용한다. 프레임 구조 및 스케줄링은 하나의 장소에서 제어되고, 퓨처캐스트 UTB 시스템 내에서 모든 전송에 대해 동일하다. 하나 이상의 퓨처캐스트 UTB 시스템은 모두 동일한 피지컬 구조 및 구성을 갖는다는 동일한 SYSTEM_ID 의미를 가질 수 있다.

다음의 루프(loop)는 각 프레임 타입의 길이 및 FRU 구성을 나타내는 FRU_PHY_PROFILE, FRU_FRAME_LENGTH, FRU_GI_FRACTION, RESERVED로 구성된다. 루프(loop) 사이즈는 FRU 내에서 4개의 피지컬 프로파일(FEF 포함)이 시그널링되도록 고정된다. NUM_FRAME_FRU가 4보다 작으면, 사용되지 않는 필드는 제로로 채워진다.

FRU_PHY_PROFILE: 해당 3비트 필드는 관련된 FRU의 (i+1)번째 프레임(i는 루프(loop) 인덱스)의 피지컬 프로파일 타입을 나타낸다. 해당 필드는 표 8에 나타낸 것과 동일한 시그널링 포맷을 사용한다.

FRU_FRAME_LENGTH: 해당 2비트 필드는 관련된 FRU의 (i+1)번째 프레임의 길이를 나타낸다. FRU_GI_FRACTION와 함께 FRU_FRAME_LENGTH를 사용하면, 프레임 듀레이션의 정확한 값이 얻어질 수 있다.

FRU_GI_FRACTION: 해당 3비트 필드는 관련된 FRU의 (i+1)번째 프레임의 가드 인터벌 일부 값을 나타낸다. FRU_GI_FRACTION은 표 7에 따라 시그널링 된다.

RESERVED: 해당 4비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

다음의 필드는 PLS2 데이터를 디코딩하기 위한 파라미터를 제공한다.

PLS2_FEC_TYPE: 해당 2비트 필드는 PLS2 보호에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링 된다. LDPC 코드에 대한 자세한 내용은 후술한다.

PLS2_MOD: 해당 3비트 필드는 PLS2에 의해 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링 된다.

PLS2_SIZE_CELL: 해당 15비트 필드는 현 프레임 그룹에서 전달되는 PLS2에 대한 모든 코딩 블록의 사이즈(QAM 셀의 수로 특정됨)인 C _{total_partial_block} 를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_STAT_SIZE_BIT: 해당 14비트 필드는 현 프레임 그룹에 대한 PLS2-STAT의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_DYN_SIZE_BIT: 해당 14비트 필드는 현 프레임 그룹에 대한 PLS2-DYN의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_REP_FLAG: 해당 1비트 플래그는 PLS2 반복 모드가 현 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, PLS2 반복 모드는 활성화된다. 해당 필드의 값이 0으로 설정되면, PLS2 반복 모드는 비활성화된다.

PLS2_REP_SIZE_CELL: 해당 15비트 필드는 PLS2 반복이 사용되는 경우 현 프레임 그룹의 매 프레임마다 전달되는 PLS2에 대한 부분 코딩 블록의 사이즈(QAM 셀의 수로 특정됨)인 C_{total_partial_block}를 나타낸다. 반복이 사용되지 않는 경우, 해당 필드의 값은 0과 동일하다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_NEXT_FEC_TYPE: 해당 2비트 필드는 다음 프레임 그룹의 매 프레임에서 전달되는 PLS2에 사용되는 FEC 타입을 나타낸다. FEC 타입은 표 10에 따라 시그널링 된다.

PLS2_NEXT_MOD: 해당 3비트 필드는 다음 프레임 그룹의 매 프레임에서 전달되는 PLS2에 사용되는 변조 타입을 나타낸다. 변조 타입은 표 11에 따라 시그널링 된다.

PLS2_NEXT_REP_FLAG: 해당 1비트 플래그는 PLS2 반복 모드가 다음 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, PLS2 반복 모드는 활성화된다. 해당 필드의 값이 0으로 설정되면, PLS2 반복 모드는 비활성화된다.

PLS2_NEXT_REP_SIZE_CELL: 해당 15비트 필드는 PLS2 반복이 사용되는 경우 다음 프레임 그룹의 매 프레임마다 전달되는 PLS2에 대한 전체 코딩 블록의 사이즈(QAM 셀의 수로 특정됨)인 C_{total_full_block}를 나타낸다. 다음 프레임 그룹에서 반복이 사용되지 않는 경우, 해당 필드의 값은 0과 동일하다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_NEXT_REP_STAT_SIZE_BIT: 해당 14비트 필드는 다음 프레임 그룹에 대한 PLS2-STAT의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹에서 일정하다.

PLS2_NEXT_REP_DYN_SIZE_BIT: 해당 14비트 필드는 다음 프레임 그룹에 대한 PLS2-DYN의 사이즈를 비트수로 나타낸다. 해당 값은 현 프레임 그룹에서 일정하다.

PLS2_AP_MODE: 해당 2비트 필드는 현 프레임 그룹에서 PLS2에 대해 추가 패리티가 제공되는지 여부를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다. 아래의 표 12는 해당 필드의 값을 제공한다. 해당 필드의 값이 00으로 설정되면, 현 프레임 그룹에서 추가 패리티가 PLS2에 대해 사용되지 않는다.

PLS2_AP_SIZE_CELL: 해당 15비트 필드는 PLS2의 추가 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

PLS2_NEXT_AP_MODE: 해당 2비트 필드는 다음 프레임 그룹의 매 프레임마다 PLS2 시그널링에 대해 추가 패리티가 제공되는지 여부를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다. 표 12는 해당 필드의 값을 정의한다.`

PLS2_NEXT_AP_SIZE_CELL: 해당 15비트 필드는 다음 프레임 그룹의 매 프레임마다 PLS2의 추가 패리티 비트의 사이즈(QAM 셀의 수로 특정됨)를 나타낸다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

RESERVED: 해당 32비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

CRC_32: 전체 PLS1 시그널링에 적용되는 32비트 에러 검출 코드

도 14는 본 발명의 일 실시예에 따른 PLS2 데이터를 나타낸다.

도 14는 PLS2 데이터의 PLS2-STAT 데이터를 나타낸다. PLS2-STAT 데이터는 프레임 그룹 내에서 동일한 반면, PLS2-DYN 데이터는 현 프레임에 대해 특정한 정보를 제공한다.

PLS2-STAT 데이터의 필드에 대해 다음에 구체적으로 설명한다.

FIC_FLAG: 해당 1비트 필드는 FIC가 현 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, FIC는 현 프레임에서 제공된다. 해당 필드의 값이 0으로 설정되면, FIC는 현 프레임에서 전달되지 않는다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

AUX_FLAG: 해당 1비트 필드는 보조 스트림이 현 프레임 그룹에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, 보조 스트림은 현 프레임에서 제공된다. 해당 필드의 값이 0으로 설정되면, 보조 프레임은 현 프레임에서 전달되지 않는다. 해당 값은 현 프레임 그룹의 전체 듀레이션 동안 일정하다.

NUM_DP: 해당 6비트 필드는 현 프레임 내에서 전달되는 데이터 파이프의 수를 나타낸다. 해당 필드의 값은 1에서 64 사이이고, 데이터 파이프의 수는 NUM_DP+1이다.

DP_ID: 해당 6비트 필드는 피지컬 프로파일 내에서 유일하게 식별한다.

DP_TYPE: 해당 3비트 필드는 데이터 파이프의 타입을 나타낸다. 이는 아래의 표 13에 따라 시그널링 된다.

DP_GROUP_ID: 해당 8비트 필드는 현 데이터 파이프가 관련되어 있는 데이터 파이프 그룹을 식별한다. 이는 수신기가 동일한 DP_GROUP_ID를 갖게 되는 특정 서비스와 관련되어 있는 서비스 컴포넌트의 데이터 파이프에 접속하는 데 사용될 수 있다.

BASE_DP_ID: 해당 6비트 필드는 관리 계층에서 사용되는 (PSI/SI와 같은) 서비스 시그널링 데이터를 전달하는 데이터 파이프를 나타낸다. BASE_DP_ID에 의해 나타내는 데이터 파이프는 서비스 데이터와 함께 서비스 시그널링 데이터를 전달하는 노멀 데이터 파이프이거나, 서비스 시그널링 데이터만을 전달하는 전용 데이터 파이프일 수 있다.

DP_FEC_TYPE: 해당 2비트 필드는 관련된 데이터 파이프에 의해 사용되는 FEC 타입을 나타낸다. FEC 타입은 아래의 표 14에 따라 시그널링 된다.

DP_COD: 해당 4비트 필드는 관련된 데이터 파이프에 의해 사용되는 코드 레이트(code rate)을 나타낸다. 코드 레이트(code rate)은 아래의 표 15에 따라 시그널링 된다.

DP_MOD: 해당 4비트 필드는 관련된 데이터 파이프에 의해 사용되는 변조를 나타낸다. 변조는 아래의 표 16에 따라 시그널링 된다.

DP_SSD_FLAG: 해당 1비트 필드는 SSD 모드가 관련된 데이터 파이프에서 사용되는지 여부를 나타낸다. 해당 필드의 값이 1로 설정되면, SSD는 사용된다. 해당 필드의 값이 0으로 설정되면, SSD는 사용되지 않는다.

다음의 필드는 PHY_PROFILE가 어드벤스 프로파일을 나타내는 010과 동일할 때에만 나타난다.

DP_MIMO: 해당 3비트 필드는 어떤 타입의 MIMO 인코딩 처리가 관련된 데이터 파이프에 적용되는지 나타낸다. MIMO 인코딩 처리의 타입은 아래의 표 17에 따라 시그널링 된다.

DP_TI_TYPE: 해당 1비트 필드는 타임 인터리빙의 타입을 나타낸다. 0의 값은 하나의 타임 인터리빙 그룹이 하나의 프레임에 해당하고 하나 이상의 타임 인터리빙 블록을 포함하는 것을 나타낸다. 1의 값은 하나의 타임 인터리빙 그룹이 하나보다 많은 프레임으로 전달되고 하나의 타임 인터리빙 블록만을 포함하는 것을 나타낸다.

DP_TI_LENGTH: 해당 2비트 필드(허용된 값은 1, 2, 4, 8뿐이다)의 사용은 다음과 같은 DP_TI_TYPE 필드 내에서 설정되는 값에 의해 결정된다.

DP_TI_TYPE의 값이 1로 설정되면, 해당 필드는 각각의 타임 인터리빙 그룹이 매핑되는 프레임의 수인 P_I를 나타내고, 타임 인터리빙 그룹당 하나의 타임 인터리빙 블록이 존재한다 (N_TI=1). 해당 2비트 필드로 허용되는 P_I의 값은 아래의 표 18에 정의된다.

DP_TI_TYPE의 값이 0으로 설정되면, 해당 필드는 타임 인터리빙 그룹당 타임 인터리빙 블록의 수 N_TI를 나타내고, 프레임당 하나의 타임 인터리빙 그룹이 존재한다 (P_I=1). 해당 2비트 필드로 허용되는 P_I의 값은 아래의 표 18에 정의된다.

DP_FRAME_INTERVAL: 해당 2비트 필드는 관련된 데이터 파이프에 대한 프레임 그룹 내에서 프레임 간격(I_JUMP)을 나타내고, 허용된 값은 1, 2, 4, 8 (해당하는 2비트 필드는 각각 00, 01, 10, 11)이다. 프레임 그룹의 모든 프레임에 나타나지 않는 데이터 파이프에 대해, 해당 필드의 값은 순차적인 프레임 사이의 간격과 동일하다. 예를 들면, 데이터 파이프가 1, 5, 9, 13 등의 프레임에 나타나면, 해당 필드의 값은 4로 설정된다. 모든 프레임에 나타나는 데이터 파이프에 대해, 해당 필드의 값은 1로 설정된다.

DP_TI_BYPASS: 해당 1비트 필드는 타임 인터리버(5050)의 가용성을 결정한다. 데이터 파이프에 대해 타임 인터리빙이 사용되지 않으면, 해당 필드 값은 1로 설정된다. 반면, 타임 인터리빙이 사용되면, 해당 필드 값은 0으로 설정된다.

DP_FIRST_FRAME_IDX: 해당 5비트 필드는 현 데이터 파이프가 발생하는 슈퍼 프레임의 첫 번째 프레임의 인덱스를 나타낸다. DP_FIRST_FRAME_IDX의 값은 0에서 31 사이다.

DP_NUM_BLOCK_MAX: 해당 10비트 필드는 해당 데이터 파이프에 대한 DP_NUM_BLOCKS의 최대값을 나타낸다. 해당 필드의 값은 DP_NUM_BLOCKS와 동일한 범위를 갖는다.

DP_PAYLOAD_TYPE: 해당 2비트 필드는 주어진 데이터 파이프에 의해 전달되는 페이로드 데이터의 타입을 나타낸다. DP_PAYLOAD_TYPE은 아래의 표 19에 따라 시그널링 된다.

DP_INBAND_MODE: 해당 2비트 필드는 현 데이터 파이프가 인 밴드(In-band) 시그널링 정보를 전달하는지 여부를 나타낸다. 인 밴드(In-band) 시그널링 타입은 아래의 표 20에 따라 시그널링 된다.

DP_PROTOCOL_TYPE: 해당 2비트 필드는 주어진 데이터 파이프에 의해 전달되는 페이로드의 프로토콜 타입을 나타낸다. 페이로드의 프로토콜 타입은 입력 페이로드 타입이 선택되면 아래의 표 21에 따라 시그널링 된다.

DP_CRC_MODE: 해당 2비트 필드는 CRC 인코딩이 인풋 포맷 블록에서 사용되는지 여부를 나타낸다. CRC 모드는 아래의 표 22에 따라 시그널링 된다.

DNP_MODE: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되는 경우에 관련된 데이터 파이프에 의해 사용되는 널 패킷 삭제 모드를 나타낸다. DNP_MODE는 아래의 표 23에 따라 시그널링 된다. DP_PAYLOAD_TYPE이 TS ('00')가 아니면, DNP_MODE는 00의 값으로 설정된다.

ISSY_MODE: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되는 경우에 관련된 데이터 파이프에 의해 사용되는 ISSY 모드를 나타낸다. ISSY_MODE는 아래의 표 24에 따라 시그널링 된다. DP_PAYLOAD_TYPE이 TS ('00')가 아니면, ISSY_MODE는 00의 값으로 설정된다.

HC_MODE_TS: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되는 경우에 관련된 데이터 파이프에 의해 사용되는 TS 헤더 압축 모드를 나타낸다. HC_MODE_TS는 아래의 표 25에 따라 시그널링 된다.

HC_MODE_IP: 해당 2비트 필드는 DP_PAYLOAD_TYPE이 IP ('01')로 설정되는 경우에 IP 헤더 압축 모드를 나타낸다. HC_MODE_IP는 아래의 표 26에 따라 시그널링 된다.

PID: 해당 13비트 필드는 DP_PAYLOAD_TYPE이 TS ('00')로 설정되고 HC_MODE_TS가 01 또는 10으로 설정되는 경우에 TS 헤더 압축을 위한 PID 수를 나타낸다.

RESERVED: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

다음 필드는 FIC_FLAG가 1과 동일할 때만 나타난다.

FIC_VERSION: 해당 8비트 필드는 FIC의 버전 넘버를 나타낸다.

FIC_LENGTH_BYTE: 해당 13비트 필드는 FIC의 길이를 바이트 단위로 나타낸다.

RESERVED: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

다음 필드는 AUX_FLAG가 1과 동일할 때만 나타난다.

NUM_AUX: 해당 4비트 필드는 보조 스트림의 수를 나타낸다. 제로는 보조 스트림이 사용되지 않는 것을 나타낸다.

AUX_CONFIG_RFU: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

AUX_STREAM_TYPE: 해당 4비트는 현 보조 스트림의 타입을 나타내기 위한 추후 사용을 위해 리저브드(reserved)된다.

AUX_PRIVATE_CONFIG: 해당 28비트 필드는 보조 스트림을 시그널링 하기 위한 추후 사용을 위해 리저브드(reserved)된다.

도 15는 본 발명의 다른 일 실시예에 따른 PLS2 데이터를 나타낸다.

도 15는 PLS2 데이터의 PLS2-DYN을 나타낸다. PLS2-DYN 데이터의 값은 하나의 프레임 그룹의 듀레이션 동안 변화할 수 있는 반면, 필드의 사이즈는 일정하다.

PLS2-DYN 데이터의 필드의 구체적인 내용은 다음과 같다.

FRAME_INDEX: 해당 5비트 필드는 슈퍼 프레임 내에서 현 프레임의 프레임 인덱스를 나타낸다. 슈퍼 프레임의 첫 번째 프레임의 인덱스는 0으로 설정된다.

PLS_CHANGE_COUNTER: 해당 4비트 필드는 구성이 변화하기 전의 슈퍼 프레임의 수를 나타낸다. 구성이 변화하는 다음 슈퍼 프레임은 해당 필드 내에서 시그널링 되는 값에 의해 나타낸다. 해당 필드의 값이 0000으로 설정되면, 이는 어떠한 예정된 변화도 예측되지 않는 것을 의미한다. 예를 들면, 1의 값은 다음 슈퍼 프레임에 변화가 있다는 것을 나타낸다.

FIC_CHANGE_COUNTER: 해당 4비트 필드는 구성(즉, FIC의 콘텐츠)이 변화하기 전의 슈퍼 프레임의 수를 나타낸다. 구성이 변화하는 다음 슈퍼 프레임은 해당 필드 내에서 시그널링 되는 값에 의해 나타낸다. 해당 필드의 값이 0000으로 설정되면, 이는 어떠한 예정된 변화도 예측되지 않는 것을 의미한다. 예를 들면, 0001의 값은 다음 슈퍼 프레임에 변화가 있다는 것을 나타낸다.

RESERVED: 해당 16비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

다음 필드는 현 프레임에서 전달되는 데이터 파이프와 관련된 파라미터를 설명하는 NUM_DP에서의 루프(loop)에 나타난다.

DP_ID: 해당 6비트 필드는 피지컬 프로파일 내에서 데이터 파이프를 유일하게 나타낸다.

DP_START: 해당 15비트 (또는 13비트) 필드는 DPU 어드레싱(addressing) 기법을 사용하여 데이터 파이프의 첫 번째의 시작 위치를 나타낸다. DP_START 필드는 아래의 표 27에 나타낸 바와 같이 피지컬 프로파일 및 FFT 사이즈에 따라 다른 길이를 갖는다.

DP_NUM_BLOCK: 해당 10비트 필드는 현 데이터 파이프에 대한 현 타임 인터리빙 그룹에서 FEC 블록의 수를 나타낸다. DP_NUM_BLOCK의 값은 0에서 1023 사이에 있다.

RESERVED: 해당 8비트 필드는 추후 사용을 위해 리저브드(reserved)된다.

다음의 필드는 EAC와 관련된 FIC 파라미터를 나타낸다.

EAC_FLAG: 해당 1비트 필드는 현 프레임에서 EAC의 존재를 나타낸다. 해당 비트는 프리앰블에서 EAC_FLAG와 같은 값이다.

EAS_WAKE_UP_VERSION_NUM: 해당 8비트 필드는 자동 활성화 지시의 버전 넘버를 나타낸다.

EAC_FLAG 필드가 1과 동일하면, 다음의 12비트가 EAC_LENGTH_BYTE 필드에 할당된다. EAC_FLAG 필드가 0과 동일하면, 다음의 12비트가 EAC_COUNTER에 할당된다.

EAC_LENGTH_BYTE: 해당 12비트 필드는 EAC의 길이를 바이트로 나타낸다.

EAC_COUNTER: 해당 12비트 필드는 EAC가 도달하는 프레임 전의 프레임의 수를 나타낸다.

다음 필드는 AUX_FLAG 필드가 1과 동일한 경우에만 나타난다.

AUX_PRIVATE_DYN: 해당 48비트 필드는 보조 스트림을 시그널링 하기 위한 추후 사용을 위해 리저브드(reserved)된다. 해당 필드의 의미는 설정 가능한 PLS2-STAT에서 AUX_STREAM_TYPE의 값에 의존한다.

CRC_32: 전체 PLS2에 적용되는 32비트 에러 검출 코드.

도 16은 본 발명의 일 실시예에 따른 프레임의 로지컬(logical) 구조를 나타낸다.

전술한 바와 같이, PLS, EAC, FIC, 데이터 파이프, 보조 스트림, 더미 셀은 프레임에서 OFDM 심볼의 액티브(active) 캐리어에 매핑된다. PLS1 및 PLS2는 처음에 하나 이상의 FSS에 매핑된다. 그 후, EAC가 존재한다면 EAC 셀은 바로 뒤따르는 PLS 필드에 매핑된다. 다음에 FIC가 존재한다면 FIC 셀이 매핑된다. 데이터 파이프는 PLS 다음에 매핑되거나, EAC 또는 FIC가 존재하는 경우, EAC 또는 FIC 이후에 매핑된다. 타입 1 데이터 파이프가 처음에 매핑되고, 타입 2 데이터 파이프가 다음에 매핑된다. 데이터 파이프의 타입의 구체적인 내용은 후술한다. 일부 경우, 데이터 파이프는 EAS에 대한 일부 특수 데이터 또는 서비스 시그널링 데이터를 전달할 수 있다. 보조 스트림 또는 스트림은 존재한다면 데이터 파이프를 다음에 매핑되고 여기에는 차례로 더미 셀이 뒤따른다. 전술한 순서, 즉, PLS, EAC, FIC, 데이터 파이프, 보조 스트림, 및 더미 셀의 순서로 모두 함께 매핑하면 프레임에서 셀 용량을 정확히 채운다.

도 17은 본 발명의 일 실시예에 따른 PLS 매핑을 나타낸다.

PLS 셀은 FSS의 액티브(active) 캐리어에 매핑된다. PLS가 차지하는 셀의 수에 따라, 하나 이상의 심볼이 FSS로 지정되고, FSS의 수 NFSS는 PLS1에서의 NUM_FSS에 의해 시그널링된다. FSS는 PLS 셀을 전달하는 특수한 심볼이다. 경고성 및 지연 시간(latency)은 PLS에서 중대한 사안이므로, FSS는 높은 파일럿 밀도를 가지고 있어 고속 동기화 및 FSS 내에서의 주파수만의 인터폴레이션(interpoloation, 보간)을 가능하게 한다.

PLS 셀은 도 17의 예에 나타낸 바와 같이 하향식으로 FSS의 액티브(active) 캐리어에 매핑된다. PLS1 셀은 처음에 첫 FSS의 첫 셀부터 셀 인덱스의 오름차순으로 매핑된다. PLS2 셀은 PLS1의 마지막 셀 직후에 뒤따르고, 매핑은 첫 FSS의 마지막 셀 인덱스까지 아래방향으로 계속된다. 필요한 PLS 셀의 총 수가 하나의 FSS의 액티브(active) 캐리어의 수를 초과하면, 매핑은 다음 FSS로 진행되고 첫 FSS와 완전히 동일한 방식으로 계속된다.

PLS 매핑이 완료된 후, 데이터 파이프가 다음에 전달된다. EAC, FIC 또는 둘 다 현 프레임에 존재하면, EAC 및 FIC는PLS와 노멀 데이터 파이프 사이에 배치된다.

도 18은 본 발명의 일 실시예에 따른 EAC 매핑을 나타낸다.

EAC는 EAS 메시지를 전달하는 전용 채널이고 EAS에 대한 데이터 파이프에 연결된다. EAS 지원은 제공되지만, EAC 자체는 모든 프레임에 존재할 수도 있고 존재하지 않을 수도 있다. EAC가 존재하는 경우, EAC는 PLS2 셀의 직후에 매핑된다. PLS 셀을 제외하고 FIC, 데이터 파이프, 보조 스트림 또는 더미 셀 중 어느 것도 EAC 앞에 위치하지 않는다. EAC 셀의 매핑 절차는 PLS와 완전히 동일하다.

EAC 셀은 도 18의 예에 나타낸 바와 같이 PLS2의 다음 셀부터 셀 인덱스의 오름차순으로 매핑된다. EAS 메시지 크기에 따라, 도 18에 나타낸 바와 같이 EAC 셀은 적은 심볼을 차지할 수 있다.

EAC 셀은 PLS2의 마지막 셀 직후에 뒤따르고, 매핑은 마지막 FSS의 마지막 셀 인덱스까지 아래방향으로 계속된다. 필요한 EAC 셀의 총 수가 마지막 FSS의 남아 있는 액티브(active) 캐리어의 수를 초과하면, EAC 매핑은 다음 심볼로 진행되며, FSS와 완전히 동일한 방식으로 계속된다. 이 경우 EAC의 매핑이 이루어지는 다음 심볼은 노멀 데이터 심볼이고, 이는 FSS보다 더 많은 액티브(active) 캐리어를 갖는다.

EAC 매핑이 완료된 후, 존재한다면 FIC가 다음에 전달된다. FIC가 전송되지 않으면(PLS2 필드에서 시그널링으로), 데이터 파이프가 EAC의 마지막 셀 직후에 뒤따른다.

도 19는 본 발명의 일 실시예에 따른 FIC 매핑을 나타낸다.

(a)는 EAC 없이 FIC 셀의 매핑의 예를 나타내고, (b)는 EAC와 함께 FIC 셀의 매핑의 예를 나타낸다.

FIC는 고속 서비스 획득 및 채널 스캔을 가능하게 하기 위해 계층간 정보(cross-layer information)를 전달하는 전용 채널이다. 해당 정보는 주로 데이터 파이프 사이의 채널 바인딩 (channel binding) 정보 및 각 방송사의 서비스를 포함한다. 고속 스캔을 위해, 수신기는 FIC를 디코딩하고 방송사 ID, 서비스 수, BASE_DP_ID와 같은 정보를 획득할 수 있다. 고속 서비스 획득을 위해, FIC뿐만 아니라 베이스 데이터 파이프도 BASE_DP_ID를 이용해서 디코딩 될 수 있다. 베이스 데이터 파이프가 전송하는 콘텐트를 제외하고, 베이스 데이터 파이프는 노멀 데이터 파이프와 정확히 동일한 방식으로 인코딩되어 프레임에 매핑된다. 따라서, 베이스 데이터 파이프에 대한 추가 설명이 필요하지 않다. FIC 데이터가 생성되어 관리 계층에서 소비된다. FIC 데이터의 콘텐트는 관리 계층 사양에 설명된 바와 같다.

FIC 데이터는 선택적이고, FIC의 사용은 PLS2의 스태틱(static, 정적)인 부분에서 FIC_FLAG 파라미터에 의해 시그널링 된다. FIC가 사용되면, FIC_FLAG는 1로 설정되고, FIC에 대한 시그널링 필드는 PLS2의 스태틱(static, 정적)인 부분에서 정의된다. 해당 필드에서 시그널링되는 것은 FIC_VERSION이고, FIC_LENGTH_BYTE. FIC는 PLS2와 동일한 변조, 코딩, 타임 인터리빙 파라미터를 사용한다. FIC는 PLS2_MOD 및 PLS2_FEC와 같은 동일한 시그널링 파라미터를 공유한다. FIC 데이터는 존재한다면 PLS2 후에 매핑되거나, EAC가 존재하는 경우 EAC 직후에 매핑된다. 노멀 데이터 파이프, 보조 스트림, 또는 더미 셀 중 어느 것도 FIC 앞에 위치하지 않는다. FIC 셀을 매핑하는 방법은 EAC와 완전히 동일하고, 이는 다시 PLS와 동일하다.

PLS 후의 EAC가 존재하지 않는 경우, FIC 셀은 (a)의 예에 나타낸 바와 같이 PLS2의 다음 셀부터 셀 인덱스의 오름차순으로 매핑된다. FIC 데이터 사이즈에 따라, (b)에 나타낸 바와 같이, FIC 셀은 수 개의 심볼에 대해서 매핑된다.

FIC 셀은 PLS2의 마지막 셀 직후에 뒤따르고, 매핑은 마지막 FSS의 마지막 셀 인덱스까지 아래방향으로 계속된다. 필요한 FIC 셀의 총 수가 마지막 FSS의 남아 있는 액티브(active) 캐리어의 수를 초과하면, 나머지 FIC 셀의 매핑은 다음 심볼로 진행되며 이는 FSS와 완전히 동일한 방식으로 계속된다. 이 경우, FIC가 매핑되는 다음 심볼은 노멀 데이터 심볼이며, 이는 FSS보다 더 많은 액티브(active) 캐리어를 갖는다.

EAS 메시지가 현 프레임에서 전송되면, EAC는 FIC 보다 먼저 매핑되고 (b)에 나타낸 바와 같이 EAC의 다음 셀부터 FIC 셀은 셀 인덱스의 오름차순으로 매핑된다.

FIC 매핑이 완료된 후, 하나 이상의 데이터 파이프가 매핑되고, 이후 존재한다면 보조 스트림, 더미 셀이 뒤따른다.

도 20은 본 발명의 일 실시예에 따른 데이터 파이프의 타입을 나타낸다.

(a)는 타입 1 데이터 파이프를 나타내고, (b)는 타입 2 데이터 파이프를 나타낸다.

선행하는 채널, 즉 PLS, EAC, FIC가 매핑된 후, 데이터 파이프의 셀이 매핑된다. 데이터 파이프는 매핑 방법에 따라 두 타입 중 하나로 분류된다.

타입 1 데이터 파이프: 데이터 파이프가 TDM에 의해 매핑된다.

타입 2 데이터 파이프: 데이터 파이프가 FDM에 의해 매핑된다.

데이터 파이프의 타입은 PLS2의 스태틱(static, 정적)인 부분에서 DP_TYPE 필드에 의해 나타낸다. 도 20은 타입 1 데이터 파이프 및 타입 2 데이터 파이프의 매핑 순서를 나타낸다. 타입 1 데이터 파이프는 우선 셀 인덱스의 오름차순으로 매핑된 후, 마지막 셀 인덱스에 도달한 후, 심볼 인덱스가 1씩 증가된다. 다음 심볼 내에서, 데이터 파이프는 p = 0을 시작으로 셀 인덱스의 오름차순으로 계속 매핑된다. 하나의 프레임에서 함께 매핑되는 다수의 데이터 파이프와 함께, 각각의 타입 1 데이터 파이프는 데이터 파이프의 TDM과 유사하게 시간으로 그루핑된다.

타입 2 데이터 파이프는 우선 심볼 인덱스의 오름차순으로 매핑되고, 프레임의 마지막 OFDM 심볼에 도달한 후, 셀 인덱스는 1씩 증가하고, 심볼 인덱스는 첫 번째 가용 심볼로 되돌아 간 후, 그 심볼 인덱스부터 증가한다. 하나의 프레임에서 다수의 데이터 파이프를 매핑한 후, 각각의 타입 2 데이터 파이프는 데이터 파이프의 FDM과 유사하게 주파수로 그루핑된다.

타입 1 데이터 파이프 및 타입 2 데이터 파이프는 필요시 프레임에서 공존할 수 있는데, 타입 1 데이터 파이프가 항상 타입 2 데이터 파이프에 선행한다는 제한이 있다. 타입 1 및 타입 2 데이터 파이프를 전달하는 OFDM 셀의 총 수는 데이터 파이프의 전송에 사용할 수 있는 OFDM 셀의 총 수를 초과할 수 없다.

이때, D_DP1는 타입 1 데이터 파이프가 차지하는 OFDM 셀의 수에 해당하고, D_DP2는 타입 2 데이터 파이프가 차지하는 셀의 수에 해당한다. PLS, EAC, FIC가 모두 타입 1 데이터 파이프와 마찬가지 방식으로 매핑되므로, PLS, EAC, FIC는 모두 "타입 1 매핑 규칙"에 따른다. 따라서, 대체로 타입 1 매핑이 항상 타입 2 매핑에 선행한다.

도 21은 본 발명의 일 실시예에 따른 데이터 파이프 매핑을 나타낸다.

(a)는 타입 1 데이터 파이프를 매핑하기 위한 OFDM 셀의 어드레싱을 나타내고, (b)는 타입 2 데이터 파이프를 매핑하기 위한 OFDM 셀의 어드레싱을 나타낸다.

타입 1 데이터 파이프(0, …, DDP1-1)를 매핑하기 위한 OFDM 셀의 어드레싱은 타입 1 데이터 파이프의 액티브(active) 데이터 셀에 대해 정의된다. 어드레싱 방식은 각각의 타입 1 데이터 파이프에 대한 타임 인터리빙으로부터의 셀이 액티브(active) 데이터 셀에 할당되는 순서를 정의한다. 어드레싱 방식은 또한 PLS2의 다이나믹(dynamic, 동적) 부분에서 데이터 파이프의 위치를 시그널링 하는 데 사용된다.

EAC 및 FIC 없이, 어드레스 0은 마지막 FSS에서 PLS를 전달하는 마지막 셀에 바로 뒤따르는 셀을 말한다. EAC가 전송되고, FIC가 해당하는 프레임에 없으면, 어드레스 0은 EAC를 전달하는 마지막 셀에 바로 뒤따르는 셀을 말한다. FIC가 해당하는 프레임에서 전송되면, 어드레스 0은 FIC를 전달하는 마지막 셀에 바로 뒤따르는 셀을 말한다. 타입 1 데이터 파이프에 대한 어드레스 0은 (a)에 나타낸 바와 같은 두 가지 서로 다른 경우를 고려해서 산출될 수 있다. (a)의 예에서, PLS, EAC, FIC는 모두 전송된다고 가정한다. EAC와 FIC 중 하나 또는 모두가 생략되는 경우로의 확장은 자명하다. (a)의 좌측에 나타낸 바와 같이 FIC까지 모든 셀을 매핑한 후에 FSS에 남아 있는 셀이 있으면.

타입 2 데이터 파이프(0, …, DDP2-1)를 매핑하기 위한 OFDM 셀의 어드레싱은 타입 2 데이터 파이프의 액티브(active) 데이터 셀에 대해 정의된다. 어드레싱 방식은 각각의 타입 2 데이터 파이프에 대한 타임 인터리빙으로부터의 셀이 액티브(active) 데이터 셀에 할당되는 순서를 정의한다. 어드레싱 방식은 또한 PLS2의 다이나믹(dynamic, 동적) 부분에서 데이터 파이프의 위치를 시그널링 하는 데 사용된다.

(b)에 나타낸 바와 같이, 세 가지 약간 다른 경우가 가능하다. (b)의 좌측에 나타낸 첫 번째 경우에, 마지막 FSS에 있는 셀은 타입 2 데이터 파이프 매핑에 사용될 수 있다. 중앙에 나타낸 두 번째 경우에, FIC는 노멀 심볼의 셀을 차지하지만, 해당 심볼에서의 FIC 셀의 수는 C_FSS보다 크지 않다. (b)의 우측에 나타낸 세 번째 경우는 해당 심볼에 매핑된 FIC 셀의 수가 C_FSS를 초과한다는 점을 제외하고 두 번째 경우와 동일하다.

PLS, EAC, FIC가 타입 1 데이터 파이프와 동일한 "타입 1 매핑 규칙"에 따르므로, 타입 1 데이터 파이프가 타입 2 데이터 파이프에 선행하는 경우로의 확장은 자명하다.

데이터 파이프 유닛(DPU)은 프레임에서 데이터 셀을 데이터 파이프에 할당하는 기본 단위이다.

DPU는 프레임에서 데이터 파이프의 위치를 찾아내기 위한 시그널링 단위로 정의된다. 셀 매퍼(7010)는 각각의 데이터 파이프에 대해 타임 인터리빙에 의해 생성된 셀을 매핑할 수 있다. 타임 인터리버(5050)는 일련의 타임 인터리빙 블록을 출력하고, 각각의 타임 인터리빙 블록은 XFECBLOCK의 가변 수를 포함하고, 이는 결국 셀의 집합으로 구성된다. XFECBLOCK에서의 셀의 수 N_cells는 FECBLOCK 사이즈, N_ldpc, 컨스텔레이션 심볼당 전송되는 비트 수에 의존한다. DPU는 주어진 피지컬 프로파일에서 지원되는 XFECBLOCK에서의 셀의 수 N_cells의 모든 가능한 값의 최대 공약수로 정의된다. 셀에서의 DPU의 길이는 L_DPU로 정의된다. 각각의 피지컬 프로파일은 FECBLOCK 사이즈의 서로 다른 조합 및 컨스텔레이션 심볼당 다른 비트 수를 지원하므로, L_DPU는 피지컬 프로파일을 기초로 정의된다.

도 22는 본 발명의 일 실시예에 따른 FEC 구조를 나타낸다.

도 22는 비트 인터리빙 전의 본 발명의 일 실시예에 따른 FEC 구조를 나타낸다. 전술한 바와 같이, 데이터 FEC 인코더는 외부 코딩(BCH) 및 내부 코딩(LDPC)을 이용하여 FECBLOCK 절차를 생성하기 위해 입력 BBF에 FEC 인코딩을 실행할 수 있다. 도시된 FEC 구조는 FECBLOCK에 해당한다. 또한, FECBLOCK 및 FEC 구조는 LDPC 코드워드의 길이에 해당하는 동일한 값을 갖는다.

도 22에 도시된 바와 같이, BCH 인코딩이 각각의 BBF(K_bch 비트)에 적용된 후, LDPC 인코딩이 BCH - 인코딩된 BBF(K_ldpc 비트 = N_bch 비트)에 적용된다.

N_ldpc의 값은 64800 비트 (롱 FECBLOCK) 또는 16200 비트 (쇼트 FECBLOCK)이다.

아래의 표 28 및 표 29는 롱 FECBLOCK 및 쇼트 FECBLOCK 각각에 대한 FEC 인코딩 파라미터를 나타낸다.

BCH 인코딩 및 LDPC 인코딩의 구체적인 동작은 다음과 같다.

12-에러 정정 BCH 코드가 BBF의 외부 인코딩에 사용된다. 쇼트 FECBLOCK 및 롱 FECBLOCK에 대한 BBF 생성 다항식은 모든 다항식을 곱함으로써 얻어진다.

LDPC 코드는 외부 BCH 인코딩의 출력을 인코딩하는 데 사용된다. 완성된 B_ldpc (FECBLOCK)를 생성하기 위해, P_ldpc (패리티 비트)가 각각의 I_ldpc (BCH - 인코딩된 BBF)로부터 조직적으로 인코딩되고, I_ldpc에 첨부된다. 완성된 B_ldpc (FECBLOCK)는 다음의 수학식으로 표현된다.

롱 FECBLOCK 및 쇼트 FECBLOCK에 대한 파라미터는 위의 표 28 및 29에 각각 주어진다.

롱 FECBLOCK에 대해 N_ldpc - K_ldpc 패리티 비트를 계산하는 구체적인 절차는 다음과 같다.

1) 패리티 비트 초기화

2) 패리티 체크 매트릭스의 어드레스의 첫 번째 행에서 특정된 패리티 비트 어드레스에서 첫 번째 정보 비트 i₀ 누산(accumulate). 패리티 체크 매트릭스의 어드레스의 상세한 내용은 후술한다. 예를 들면, 비율 13/15에 대해,

3) 다음 359개의 정보 비트 i_s, s=1, 2, …, 359에 대해, 다음의 수학식을 이용하여 패리티 비트 어드레스에서 i_s 누산(accumulate).

여기서, x는 첫 번째 비트 i₀에 해당하는 패리티 비트 누산기의 어드레스를 나타내고, Q_ldpc는 패리티 체크 매트릭스의 어드레서에서 특정된 코드 레이트(code rate) 의존 상수이다. 상기 예인, 비율 13/15에 대한, 따라서 정보 비트 i₁에 대한 Q_ldpc = 24에 계속해서, 다음 동작이 실행된다.

4) 361번째 정보 비트 i₃₆₀에 대해, 패리티 비트 누산기의 어드레스는 패리티 체크 매트릭스의 어드레스의 두 번째 행에 주어진다. 마찬가지 방식으로, 다음 359개의 정보 비트 i_s, s= 361, 362, …, 719에 대한 패리티 비트 누산기의 어드레스는 수학식 6을 이용하여 얻어진다. 여기서, x는 정보 비트 i₃₆₀에 해당하는 패리티 비트 누산기의 어드레스, 즉 패리티 체크 매트릭스의 두 번째 행의 엔트리를 나타낸다.

5) 마찬가지 방식으로, 360개의 새로운 정보 비트의 모든 그룹에 대해, 패리티 체크 매트릭스의 어드레스로부터의 새로운 행은 패리티 비트 누산기의 어드레스를 구하는 데 사용된다.

모든 정보 비트가 이용된 후, 최종 패리티 비트가 다음과 같이 얻어진다.

6) i=1로 시작해서 다음 동작을 순차적으로 실행

여기서 p_i, i=0,1,...N_ldpc - K_ldpc - 1의 최종 콘텐트는 패리티 비트 p_i와 동일하다.

표 30을 표 31로 대체하고, 롱 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스를 쇼트 FECBLOCK에 대한 패리티 체크 매트릭스의 어드레스로 대체하는 것을 제외하고, 쇼트 FECBLOCK에 대한 해당 LDPC 인코딩 절차는 롱 FECBLOCK에 대한 t LDPC 인코딩 절차에 따른다.

도 23은 본 발명의 일 실시예에 따른 비트 인터리빙을 나타낸다.

LDPC 인코더의 출력은 비트 인터리빙되는데, 이는 QCB (quasi-cyclic block) 인터리빙 및 내부 그룹 인터리빙이 뒤따르는 패리티 인터리빙으로 구성된다.

(a)는 QCB 인터리빙을 나타내고, (b)는 내부 그룹 인터리빙을 나타낸다.

FECBLOCK은 패리티 인터리빙될 수 있다. 패리티 인터리빙의 출력에서, LDPC 코드워드는 롱 FECBLOCK에서 180개의 인접하는 QCB으로 구성되고, 쇼트 FECBLOCK에서 45개의 인접하는 QCB으로 구성된다. 롱 또는 쇼트 FECBLOCK에서의 각각의 QCB는 360비트로 구성된다. 패리티 인터리빙된 LDPC 코드워드는 QCB 인터리빙에 의해 인터리빙된다. QCB 인터리빙의 단위는 QCB이다. 패리티 인터리빙의 출력에서의 QCB는 도 23에 나타낸 바와 같이 QCB 인터리빙에 의해 퍼뮤테이션되는데, 여기서 FECBLOCK 길이에 따라 N_cells = 64800/

또는 16200/

이다. QCB 인터리빙 패턴은 변조 타입 및 LDPC 코드 레이트(code rate)의 각 조합에 고유하다.

QCB 인터리빙 후에, 내부 그룹 인터리빙이 아래의 표 32에 정의된 변조 타입 및 차수(

)에 따라 실행된다. 하나의 내부 그룹에 대한 QCB의 수 N_{QCB_IG}도 정의된다.

내부 그룹 인터리빙 과정은 QCB 인터리빙 출력의 N_{QCB_IG}개의 QCB로 실행된다. 내부 그룹 인터리빙은 360개의 열 및 N_{QCB_IG}개의 행을 이용해서 내부 그룹의 비트를 기입하고 판독하는 과정을 포함한다. 기입 동작에서, QCB 인터리빙 출력으로부터의 비트가 행 방향으로 기입된다. 판독 동작은 열 방향으로 실행되어 각 행에서 m개의 비트를 판독한다. 여기서 m은 NUC의 경우 1과 같고 NUQ의 경우 2와 같다.

도 24는 본 발명의 일 실시예에 따른 셀-워드 디멀티플렉싱을 나타낸다.

도 24에서, (a)는 8 및 12 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타내고, (b)는 10 bpcu MIMO에 대한 셀-워드 디멀티플렉싱을 나타낸다.

비트 인터리빙 출력의 각각의 셀 워드(c_0,l, c_1,l, …, c_nmod-1,l)는 하나의 XFECBLOCK에 대한 셀-워드 디멀티플렉싱 과정을 설명하는 (a)에 나타낸 바와 같이 (d_1,0,m, d₁,_1,m…, d₁,_nmod-1,m) 및 (d_2,0,m, d₂,_1,m…, d₂,_nmod-1,m)로 디멀티플렉싱된다.

MIMO 인코딩을 위해 다른 타입의 NUQ를 이용하는 10 bpcu MIMO 경우에, NUQ-1024에 대한 비트 인터리버가 재사용된다. 비트 인터리버 출력의 각각의 셀 워드 (c_0,l, c_1,l, …, c_9,l)는 (b)에 나타낸 바와 같이 (d_1,0,m, d₁,_1,m…, d₁,_3,m) 및 (d_2,0,m, d₂,_1,m…, d₂,_5,m)로 디멀티플렉싱된다.

도 25는 본 발명의 일 실시예에 따른 타임 인터리빙을 나타낸다.

(a) 내지 (c)는 타임 인터리빙 모드의 예를 나타낸다.

타임 인터리버는 데이터 파이프 레벨에서 동작한다. 타임 인터리빙의 파라미터는 각각의 데이터 파이프에 대해 다르게 설정될 수 있다.

PLS2-STAT 데이터의 일부에 나타나는 다음의 파라미터는 타임 인터리빙을 구성한다.

DP_TI_TYPE (허용된 값: 0 또는 1): 타임 인터리빙 모드를 나타낸다. 0은 타임 인터리빙 그룹당 다수의 타임 인터리빙 블록(하나 이상의 타임 인터리빙 블록)을 갖는 모드를 나타낸다. 이 경우, 하나의 타임 인터리빙 그룹은 하나의 프레임에 (프레임간 인터리빙 없이) 직접 매핑된다. 1은 타임 인터리빙 그룹당 하나의 타임 인터리빙 블록만을 갖는 모드를 나타낸다. 이 경우, 타임 인터리빙 블록은 하나 이상의 프레임에 걸쳐 확산된다(프레임간 인터리빙).

DP_TI_LENGTH: DP_TI_TYPE = '0'이면, 해당 파라미터는 타임 인터리빙 그룹당 타임 인터리빙 블록의 수 N_TI이다. DP_TI_TYPE = '1'인 경우, 해당 파라미터는 하나의 타임 인터리빙 그룹으로부터 확산되는 프레임의 수 P_I이다.

DP_NUM_BLOCK_MAX (허용된 값: 0 내지 1023): 타임 인터리빙 그룹당 XFECBLOCK의 최대 수를 나타낸다.

DP_FRAME_INTERVAL (허용된 값: 1, 2, 4, 8): 주어진 피지컬 프로파일의 동일한 데이터 파이프를 전달하는 두 개의 순차적인 프레임 사이의 프레임의 수 I_JUMP를 나타낸다.

DP_TI_BYPASS (허용된 값: 0 또는 1): 타임 인터리빙이 데이터 프레임에 이용되지 않으면, 해당 파라미터는 1로 설정된다. 타임 인터리빙이 이용되면, 0으로 설정된다.

추가로, PLS2-DYN 데이터로부터의 파라미터 DP_NUM_BLOCK은 데이터 그룹의 하나의 타임 인터리빙 그룹에 의해 전달되는 XFECBLOCK의 수를 나타낸다.

타임 인터리빙이 데이터 프레임에 이용되지 않으면, 다음의 타임 인터리빙 그룹, 타임 인터리빙 동작, 타임 인터리빙 모드는 고려되지 않는다. 그러나 스케줄러부터의 다이나믹(dynamic, 동적) 구성 정보를 위한 딜레이 컴펜세이션(delay compensation, 지연보상) 블록은 여전히 필요하다. 각각의 데이터 파이프에서, SSD/MIMO 인코딩으로부터 수신한 XFECBLOCK은 타임 인터리빙 그룹으로 그루핑된다. 즉, 각각의 타임 인터리빙 그룹은 정수 개의 XFECBLOCK의 집합이고, 다이나믹(dynamic, 동적)으로 변화하는 수의 XFECBLOCK을 포함할 것이다. 인덱스 n의 타임 인터리빙 그룹에 있는 XFECBLOCK의 수는 N_{xBLOCK_Group}(n)로 나타내고, PLS2-DYN 데이터에서 DP_NUM_BLOCK으로 시그널링된다. 이때, N_{xBLOCK_Group}(n)은 최소값 0에서 가장 큰 값이 1023인 최대값 N_{xBLOCK_Group_MAX} (DP_NUM_BLOCK_MAX에 해당)까지 변화할 수 있다.

각각의 타임 인터리빙 그룹은 하나의 프레임에 직접 매핑되거나 P_I개의 프레임에 걸쳐 확산된다. 또한 각각의 타임 인터리빙 그룹은 하나 이상(N_TI개)의 타임 인터리빙 블록으로 분리된다. 여기서 각각의 타임 인터리빙 블록은 타임 인터리버 메모리의 하나의 사용에 해당한다. 타임 인터리빙 그룹 내의 타임 인터리빙 블록은 약간의 다른 수의 XFECBLOCK을 포함할 수 있다. 타임 인터리빙 그룹이 다수의 타임 인터리빙 블록으로 분리되면, 타임 인터리빙 그룹은 하나의 프레임에만 직접 매핑된다. 아래의 표 33에 나타낸 바와 같이, 타임 인터리빙에는 세 가지 옵션이 있다(타임 인터리빙을 생략하는 추가 옵션 제외).

각각의 데이터 파이프에서, 타임 인터리빙 메모리는 입력된 XFECBLOCK (SSD/MIMO 인코딩 블록으로부터 출력된 XFECBLOCK)을 저장한다. 입력된 XFECBLOCK은

로 정의된다고 가정한다. 여기서,

는 n번째 타임 인터리빙 그룹의 s번째 타임 인터리빙 블록에서 r번째 XFECBLOCK의 q번째 셀이고, 다음과 같은 SSD 및 MIMO 인코딩의 출력을 나타낸다.

또한, 타임 인터리버(5050)로부터 출력된 XFECBLOCK은

로 정의된다고 가정한다. 여기서,

는 n번째 타임 인터리빙 그룹의 s번째 타임 인터리빙 블록에서 i번째(

) 출력 셀이다.

일반적으로, 타임 인터리버는 프레임 생성 과정 이전에 데이터 파이프 데이터에 대한 버퍼로도 작용할 것이다. 이는 각각의 데이터 파이프에 대해 2개의 메모리 뱅크로 달성된다. 첫 번째 타임 인터리빙 블록은 첫 번째 뱅크에 기입된다. 첫 번째 뱅크에서 판독되는 동안 두 번째 타임 인터리빙 블록이 두 번째 뱅크에 기입된다.

타임 인터리빙은 트위스트된 행-열 블록 인터리버이다. n번째 타임 인터리빙 그룹의 s번째 타임 인터리빙 블록에 대해, 열의 수 N_c가

와 동일한 반면, 타임 인터리빙 메모리의 행의 수 N_r는 셀의 수 N_cell와 동일하다(즉, N_r=N_cell).

도 26은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 기본 동작을 나타낸다.

도 26(a)는 타임 인터리버에서 기입 동작을 나타내고, 도 26(b)는 타임 인터리버에서 판독 동작을 나타낸다. (a)에 나타낸 바와 같이, 첫 번째 XFECBLOCK은 타임 인터리빙 메모리의 첫 번째 열에 열 방향으로 기입되고, 두 번째 XFECBLOCK은 다음 열에 기입되고, 이러한 동작이 이어진다. 그리고 인터리빙 어레이에서, 셀이 대각선 방향으로 판독된다. (b)에 나타낸 바와 같이 첫 번째 행으로부터 (가장 왼쪽 열을 시작으로 행을 따라 오른쪽으로) 마지막 행까지 대각선 방향 판독이 진행되는 동안,

개의 셀이 판독된다. 구체적으로,

이 순차적으로 판독될 타임 인터리빙 메모리 셀 위치라고 가정하면, 이러한 인터리빙 어레이에서의 판독 동작은 아래 식에서와 같이 행 인덱스

, 열 인덱스

, 관련된 트위스트 파라미터

를 산출함으로써 실행된다.

여기서,

는

에 상관없이 대각선 방향 판독 과정에 대한 공통 시프트 값이고, 시프트 값은 아래 식에서와 같이 PLS2-STAT에서 주어진

에 의해 결정된다.

결과적으로, 판독될 셀 위치는 좌표

에 의해 산출된다.

도 27은 본 발명의 다른 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 동작을 나타낸다.

더 구체적으로, 도 27은

,

,

일 때 가상 XFECBLOCK을 포함하는 각각의 타임 인터리빙 그룹에 대한 타임 인터리빙 메모리에서 인터리빙 어레이를 나타낸다.

변수

는

보다 작거나 같을 것이다. 따라서,

에 상관없이 수신기 측에서 단일 메모리 디인터리빙을 달성하기 위해, 트위스트된 행-열 블록 인터리버용 인터리빙 어레이는 가상 XFECBLOCK을 타임 인터리빙 메모리에 삽입함으로써

의 크기로 설정되고, 판독 과정은 다음 식과 같이 이루어진다.

타임 인터리빙 그룹의 수는 3으로 설정된다. 타임 인터리버의 옵션은 DP_TI_TYPE='0', DP_FRAME_INTERVAL='1', DP_TI_LENGTH='1', 즉 NTI=1, IJUMP=1, PI=1에 의해 PLS2-STAT 데이터에서 시그널링된다. 각각 Ncells = 30인 XFECBLOCK의 타임 인터리빙 그룹당 수는 각각의 NxBLOCK_TI(0,0) = 3, NxBLOCK_TI(1,0) = 6, NxBLOCK_TI(2,0) = 5에 의해 PLS2-DYN 데이터에서 시그널링된다. XFECBLOCK의 최대 수는 NxBLOCK_Group_MAX에 의해 PLS2-STAT 데이터에서 시그널링 되고, 이는

로 이어진다.

도 28은 본 발명의 일 실시예에 따른 트위스트된 행-열 블록 인터리버의 대각선 방향 판독 패턴을 나타낸다.

더 구체적으로, 도 28은 파라미터

및 Sshift=(7-1)/2=3을 갖는 각각의 인터리빙 어레이로부터의 대각선 방향 판독 패턴을 나타낸다. 이때 위에 유사 코드로 나타낸 판독 과정에서,

이면, Vi의 값이 생략되고, Vi의 다음 계산값이 사용된다.

도 29는 본 발명의 일 실시예에 따른 각각의 인터리빙 어레이로부터의 인터리빙된 XFECBLOCK을 나타낸다.

도 29는 파라미터

및 Sshift=3을 갖는 각각의 인터리빙 어레이로부터 인터리빙된 XFECBLOCK을 나타낸다.

도 30은 본 발명의 일 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치에 포함된 타임 인터리버 (Time interleaver 또는 타임 인터리버 블록)는 여러 개의 FEC 블록 (FEC block)들에 속하는 셀 (cell)들을 서로 시간 축에 따라 인터리빙하여 출력하는 과정을 수행한다.

TI 그룹은 정수, 다이나믹(dynamic)하게 변화하는 FEC 블록의 개수로 이루어진, 특정 DP에 대한 다이나믹 용량 할당이 실행되는 단위이다.

타임 인터리빙 블록 (TI 블록)은 타임 인터리버 메모리의 하나의 용도에 해당하는, 타임 인터리빙이 실행되는 셀의 집합이다.

FEC 블록은 DP 데이터의 인코딩된 비트들의 집합 또는 인코딩된 비트들을 전송하는 셀들의 집합이다.

각각의 타임 인터리빙 그룹 (TI 그룹)은 하나의 프레임에 직접 매핑되거나 복수개의 프레임에 걸쳐 확산된다. 또한 각각의 타임 인터리빙 그룹은 하나 이상(NTI개)의 타임 인터리빙 블록으로 분리된다. 여기서 각각의 타임 인터리빙 블록은 타임 인터리버 메모리의 하나의 사용에 해당한다. TI 그룹 내의 TI 블록은 약간의 다른 수의 FECBLOCK을 포함할 수 있다.

타임 인터리빙을 통해 각 FEC 블록의 셀들은 타임 인터리빙 뎁스 (time interleaving depth)만큼의 특정 구간 내에 분산되어 전송됨으로써 다이버시티 게인 (diversity gain)을 얻을 수 있다. 본 발명의 일 실시예에 따른 타임 인터리버는 DP 레벨에서 작동할 수 있다.

또한, 본 발명의 일 실시예에 따른 타임 인터리버는 서로 다른 입력 FEC block들을 주어진 메모리에 순차적으로 배열 (writing operation)한 후 사선 (diagonal, 다이아고날) 방향으로 인터리빙하는 과정(diagonal reading operation)을 포함하는 타임 인터리빙을 수행할 수 있다. 본 발명의 일 실시예에 따른 타임 인터리빙은 다이아고널 타입 타임 인터리빙 (diagonal-type Time interleaving) 또는 다이아고널 타입 TI (diagonal-type TI) 라고 호칭될 수 있다.

일반적으로 타임 인터리버는 프레임 빌딩 처리에 앞서 DP 데이터를 대한 버퍼 (buffer)로 작동할 수 있다. 상술한 DP 데이터를 위한 버퍼 (buffer)의 역할은 각 DP를 위한 두 개의 메모리 뱅크 (memory bank)에 의해 달성될 수 있다. 첫 번째 TI 블록은 첫 번째 뱅크에 배열 (writing operation) 된다. 첫 번째 뱅크가 인터리빙 (reading operation) 등을 수행하는 동안, 두 번째 TI 블록은 두 번째 뱅크에 배열 (writing operation) 된다.구체적인 수행 장치의 명칭이나 수행 장치의 위치 또는 수행 장치의 기능 등은 설계자의 의도에 따라 변경 가능하다.

*

*본 발명의 일 실시예에 따른 하나의 TI 블록은 Nc 개의 FEC 블록들로 구성될 수 있으며, FEC 블록의 길이는 Nr x 1로 가정할 수 있다. 따라서 본 발명의 일 실시예에 따른 TI 메모리는 Nr x Nc 행렬의 크기와 동일한 크기를 가질 수 있다. 또한, 본 발명의 일 실시예에 따른 타임 인터리빙의 뎁스 (depth)는 FEC 블록 길이와 동일하다.

도면에 도시된 (a)는 본 발명의 일 실시예에 따른 타임 인터리빙의 라이팅 디렉션 (writing direction)을 도시한 도면이며, (b)는 본 발명의 일 실시예에 따른 타임 인터리빙의 리딩 디렉션 (reading direction) 을 도시한 도면이다.

구체적으로, (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 입력된 FEC 블록들을 Nr x Nc의 크기를 갖는 TI 메모리에 컬럼방향으로 순차적으로 라이팅 (컬럼 와이즈 라이팅, Column-wise writing) 할 수 있다. 첫 번째 FEC블록(FECBLOCK) 0은 TI 메모리의 첫 번째 컬럼에 배열된다. 이후, 두 번째 FEC블록1 은 TI 메모리의 두 번째 컬럼에 배열된다. Nc 번째 FEC블록까지 차례로 TI 메모리의 컬럼에 배열된다.

이후, (b)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 컬럼 (column) 방향으로 배열 (writing) 된 FEC 블록들을 사선 (diagonal) 방향으로 리딩 (reading) 할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 한 주기 (one period) 동안, 다이아고널 리딩 (diagonal reading) 할 수 있다.

즉, 첫 번째에 행부터 마지막 행까지 다이아고널 와이즈 리딩을 하는 동안 (즉, 가장 왼쪽 컬럼에서 시작하여 오른쪽 행방향을 따라 읽는다.) N_r개의 셀들은 도 16의 (b)에 도시된 바와 같이 출력된다.

특히, 첫 번째 주기 다이아고널 리딩 (diagonal reading) 과정은 메모리 행렬의 (0,0)에서 시작하여 행(row)의 맨 하단의 셀을 읽을 때까지 수행되므로, 서로 다른 FEC 블록들 내의 셀들을 고르게 인터리빙될 수 있다. 다음 주기의 다이아고널 리딩 (diagonal reading)은 그림에서 ① ② ③ … 순서대로 진행될 수 있다

도 31은 본 발명의 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.

도 31은 상술한 다이아고널 타입 TI (diagonal-type TI)의 라이팅(writing) 동작 과정과 리딩(reading) 동작 과정의 다른 실시예를 나타낸다.

본 발명의 일 실시예에 따른 하나의 TI 블록은 4개의 FEC 블록들로 구성이 되며, 각 FEC 블록길이는 8개의 셀로 구성될 수 있다. 따라서 TI 메모리 크기는 8 x 4 행렬 배열 (또는 32x1)의 크기와 동일하며, 열(column)의 길이와 행(row)의 길이는 각각 FEC 블록 길이 (또는 타임 인터리빙 depth)와 FEC 개수와 같음을 알 수 있다.

도 31의 좌측에 도시된 TI 인풋 FEC 블록들 (TI input FEC block)에 대응하는 블록은 타임 인터리버에 순차적으로 입력되는 FEC 블록들을 나타낸다.

도 31의 가운데에 도시된 TI FEC 블록들에 대응하는 블록은 TI 메모리에 저장된 i번째 FEC 블록의 n번째 셀 값들을 나타내며, TI 메모리 인덱스에 대응하는 도면은 TI 메모리에 저장된 FEC 블록의 셀들의 순서를 지시하는 메모리 인덱스들을 나타낸다.

(a)는 TI 라이팅 동작 (TI writing operation)을 나타낸다. 상술한 바와 같이, 순차적으로 입력된 FEC 블록들은 TI 메모리에 컬럼 방향으로 순차적으로 라이팅(writing)될 수 있다. 따라서 각 FEC 블록의 셀들은 순차적으로 저장되어 TI 메모리 인덱스에 라이팅(writing) 된다.

(b)는 TI 리딩 동작(TI reading operation)을 나타낸다. 도면에 도시된 바와 같이, TI 메모리에 저장된 셀 값들은 메모리 인덱스 0, 9, 18, 27… 에 따라 다이아고널(diagonal)하게 리딩(reading)되어 출력될 수 있다. 또한 다이아고널 와이즈 리딩(diagonal-wise reading)이 시작되는 셀의 위치 또는 다이아고널 와이즈 리딩 패턴(diagonal-wise reading pattern)은 설계자의 의도에 따라 변경 가능하다.

도 31의 우측에 도시된 TI 아웃풋 FEC 블록들(TI output FEC blocks)에 대응하는 블록은, 본 발명의 일 실시예에 따른 다이아고널 타입 TI (diagonal-type TI)를 통해 출력된 셀 값들을 순차적으로 나타낸다. TI 아웃풋 메모리 인덱스(TI output memory indexes)에 대응하는 블록은 다이아고널 타입 TI(diagonal-type TI)를 통해 출력된 셀 값들에 대응하는 메모리 인덱스들을 나타낸다.

결과적으로, 본 발명의 일 실시예에 따른 타임 인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고널 타입 TI(diagonal-type TI) 수행을 할 수 있다.

도 32는 본 발명의 일 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 타임 인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고널 타입 TI(diagonal-type TI)를 수행할 수 있다.

도 32에 도시된 (a)는 상술한 순차적으로 입력되는 FEC 블록들에 대해 다이아고널 타입 TI를 위한 메모리 인덱스를 생성시키는 메모리 인덱스 생성과정을 나타내며, (b)는 메모리 인덱스 발생 과정을 나타낸 수학식이다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치에 포함된 타임 디인터리버(또는 타임 디인터리버 블록)는 상술한 다이아고널 타입 TI의 역과정을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 타임 디인터리버는 다이아고널 타입 TI이 수행되어 전송된 FEC 블록들을 입력받고 TI 메모리에 사선(diagonal) 방향으로 라이팅 동작(writing operation)을 수행 후 순차적으로 리딩 동작(reading operation)을 수행하여 타임 디인터리빙을 수행할 수 있다. 본 발명의 일 실시예에 따른 타임 디인터리빙은 다이아고널 타입 TDI 또는 다이아고널 타입 타임 디인터리빙이라고 호칭될 수 있다. 구체적인 수행 장치의 명칭이나 수행 장치의 위치 또는 수행 장치의 기능 등은 설계자의 의도에 따라 변경 가능하다.

도 33은 본 발명의 일 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.

도 33에 도시된 타임 디인터리빙 과정은 도 16에서 설명한 타임 인터리빙 과정의 역과정에 해당한다.

(a)는 본 발명의 일 실시예에 따른 타임 디인터리빙의 라이팅 디렉션(writing direction)을 도시한 도면이며, (b)는 본 발명의 일 실시예에 따른 타임 디인터리빙의 리딩 디렉션(reading direction)을 도시한 도면이다.

구체적으로 (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 타임 디인터리버는 송신측에서 다이아고널 타입 TI이 수행된 FEC 블록들을 입력받고, TDI(타임 디인터리버, time deinterleaver) 메모리에 사선 방향으로 라이팅(Diagonal-wise writing)할 수 있다.

이 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 한 주기 (one period) 동안, 다이아고널 라이팅(diagonal writing)을 수행할 수 있다.

특히, 첫 번째 주기 다이아고널 라이팅(diagonal writing)은 메모리 행렬의 (0,0)에서 시작하여 행의 맨 하단의 셀을 읽을 때까지 수행된다. 각 주기의 다이아고널 라이팅(diagonal writing)은 그림에서 ① ② ③ … 순서대로 진행될 수 있다.

또한 (b)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 타임 디인터리버는 사선 방향으로 라이팅된 FEC 블록들을 컬럼 방향으로 순차적으로 리딩(Column-wise reading) 할 수 있다.

도 34는 본 발명의 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.

도 34에 도시된 타임 디인터리빙 과정은 도 31에서 설명한 타임 인터리빙 과정의 역과정에 해당한다.

본 발명의 일 실시예에 따른 하나의 TI 블록은 4개의 FEC 블록들로 구성이 되며, 각 FEC 블록길이는 8개의 셀로 구성될 수 있다. 따라서 TI 메모리 크기는 8 x 4 행렬 배열 (또는 32x1)의 크기와 동일하며, 열(column)의 길이와 행(row)의 길이는 각각 FEC 블록 길이 (또는 타임 인터리빙 뎁스)와 FEC 개수와 같음을 알 수 있다.

도 34의 좌측에 도시된 TDI 인풋 FEC 블록들에 대응하는 블록은 타임 인터리버에 순차적으로 입력되는 FEC 블록들의 셀들을 나타내며, TDI 인풋 메모리 인덱스(TDI input memory indexes)에 대응하는 블록은 순차적으로 입력되는 FEC 블록들의 셀들에 대응하는 메모리 인덱스들을 나타낸다.

도 34의 가운데에 도시된 TDI FEC 블록들에 대응하는 블록은 TDI 메모리에 저장된 i번째 FEC 블록의 n번째 셀(cell) 값들을 나타내며, TDI 메모리 인덱스 (TDI memory indexes)에 대응하는 도면은 TDI 메모리에 저장된 FEC 블록의 셀(cell)들의 순서를 지시하는 메모리 인덱스들을 나타낸다.

(a)는 TDI 라이팅 동작 (TDI writing operation)을 나타낸다. 상술한 바와 같이, 순차적으로 입력된 FEC 블록들은 TDI 메모리에 사선 (diagonal) 방향으로 순차적으로 라이팅 (writing) 될 수 있다. 따라서 입력된 FEC 블록들의 셀들은 순차적으로 저장되어 TDI 메모리 인덱스에 라이팅 (writing) 된다.

(b)는 TDI 리딩 동작 (TDI reading operation)을 나타낸다. 도면에 도시된 바와 같이, TDI 메모리에 저장된 셀 (cell) 값들은 메모리 인덱스 0, 1, 2, 3… 에 따라 컬럼 (column) 방향으로 리딩 (reading)되어 출력될 수 있다.

도 34의 우측에 도시된 TDI 아웃풋 FEC 블록들 (TDI output FEC blocks) 에 대응하는 블록은, 본 발명의 일 실시예에 따른 타임 디인터리빙을 통해 출력된 셀(cell) 값들을 순차적으로 나타낸다. TDI 아웃풋 FEC 블록들 (TDI output memory indexes)에 대응하는 블록은 본 발명의 일 실시예에 따른 타임 디인터리빙을 통해 출력된 셀 (cell) 값들에 대응하는 메모리 인덱스들을 나타낸다.

결과적으로, 본 발명의 일 실시예에 따른 타임 다인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TDI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고널 타입 TDI(diagonal-type TDI)를 수행할 수 있다.

도 35는 본 발명의 일 실시예에 따른 TDI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 타임 디인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TDI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고널 타입 TDI (diagonal-type TDI)를 수행할 수 있다.

도 35에 도시된 (a)는 상술한 순차적으로 입력되는 FEC 블록들에 대해 다이아고널 타입 TDI (diagonal-type TDI)를 위한 메모리 인덱스를 생성시키는 메모리 인덱스 생성 과정을 나타내며, (b)는 메모리 인덱스 발생 과정을 나타낸 수학식이다.

또한, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 복수 개의 FEC 블록들이 복수 개의 TI 블록으로 팩킹(packing) 및 구성되어 전송되는 베리어블 데이타 레이트(variable data-rate) 시스템일 수 있다. 이 경우 하나의 TI 블록에 포함된 FEC 블록 개수는 각 TI 블록 별로 다를 수 있다.

도 36은 본 발명의 일 실시예에 따른 베리어블 데이타 레이트(variable data-rate) 시스템을 나타낸 개념도이다.

구체적으로, 도 36은 하나의 신호 프레임에 매핑되는 TI 블록들을 나타낸 도면이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 베리어블 데이타 레이트 (variable data-rate) 시스템의 경우, 방송 신호 송신 장치는 복수 개의 FEC 블록들을 복수 개의 TI 블록으로 팩킹(packing)하여 전송할 수 있다. 이 경우 하나의 TI 블록에 포함되는 FEC 블록 개수는 각 TI 블록마다 다를 수 있다.

즉, 도면에 도시된 바와 같이, 하나의 신호 프레임은 NTI_NUM개의 TI 블록들로 구성될 수 있으며, 각 TI 블록은 NFEC_NUM 개의 FEC 블록들을 포함할 수 있다. 이 경우, 각 TI 블록에 포함된 FEC 블록들의 개수는 다를 수 있다.

이하에서는 상술한 베리어블 데이타 레이트 (variable data-rate) 시스템에서 수행될 수 있는 타임 인터리빙에 대해 설명한다. 이는 상술한 타임 인터리빙의 또 다른 실시예로서, 방송 신호 수신 장치가 싱글 메모리를 갖는 경우에도 적용될 수 있다는 장점을 가진다.

본 발명의 다른 실시예에 따른 타임 인터리빙은 상술한 다이아고널 타입 TI (diagonal-type TI)와 동일하게 호칭될 수 있으며, 본 발명의 일 실시예에 따른 방송 신호 송신 장치 내의 타임 인터리버에서 수행될 수 있다. 또한 이에 대한 역과정으로서, 타임 디인터리빙은 다이아고널 타입 TDI (diagonal-type TDI)라고 호칭될 수 있으며 본 발명의 일 실시예에 따른 방송 신호 수신 장치 내의 타임 디인터리버에서 수행될 수 있다. 구체적인 수행 장치의 명칭이나 수행 장치의 위치 또는 수행 장치의 기능 등은 설계자의 의도에 따라 변경 가능하다. 이하 구체적인 동작을 설명한다.

상술한 바와 같이, TI 블록들 내에 포함된 FEC 블록들의 개수가 서로 다른 경우, 각 TI 블록마다 서로 다른 다이아고널 타입 TI (diagonal-type TI) 방식을 적용해야 한다. 하지만 이러한 방식은 방송 신호 수신 장치가 싱글 메모리를 사용하는 경우, 이에 대응하는 디인터리빙이 수행될 수 없다는 문제점이 있다.

따라서 본 발명의 방송 신호 송신 장치는 하나의 다이아고널 타입 TI (diagonal-type TI) 방식을 결정하고 모든 TI 블록들에 대해 동일하게 적용하도록 하는 것을 일 실시예로 할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 이에 대응하여 싱글 메모리(single-memory)를 사용하여 복수 개의 TI 블록들을 순차적으로 디인터리빙(deinterleaving) 할 수 있다.

이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 모든 TI 블록들에 대해 적용되는 하나의 다이아고널 타입 TI (diagonal-type TI) 방법을 하나의 신호 프레임 내에서 FEC 블록 개수를 가장 많이 포함하고 있는 TI 블록을 기준으로 하여 결정할 수 있다. 또한 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 하나의 신호 프레임 내에서 가장 많은 FEC 블록의 개수와 가장 적은 FEC 블록의 개수의 중간 값에 해당하는 TI 블록 또는 임의의 TI 블록을 기준으로 하여 하나의 다이아고널 타입 TI (diagonal-type TI) 방법을 결정할 수 있다. 이는 설계자의 의도에 따라 변경 가능하다.

이 경우, FEC 블록 개수를 가장 많이 포함하고 있는 TI 블록과 대비하여 FEC 블록의 개수가 적은 TI 블록에 대해 상술한 다이아고널 타입 TI (diagonal-type TI)를 어떻게 적용할 것인지 여부가 문제될 수 있다.

따라서 본 발명의 방송 신호 송신 장치는 발생하는 메모리 인덱스를 모니터링하여 적용 여부를 결정하는 것을 일 실시예로 할 수 있다.

구체적으로, 본 발명의 방송 신호 송신 장치는 발생된 TI 메모리 인덱스들이 임의의 TI 블록내의 전체 셀 개수를 초과하는 경우, 초과하는 TI 메모리 인덱스를 무시하는 것을 일 실시예로 할 수 있다. 구체적으로, TI 블록내의 전체 셀 개수를 초과하는 경우, 가상의 FEC 블록들을 추가(zero padding)하여 다이아고널 타입 TI (diagonal-type TI)을 수행할 수 있다. 또한 본 발명의 방송 신호 송신 장치는 상술한 다이아고널 타입 TI (diagonal-type TI) 방법을 서로 다른 TI 블록들에 대해 적용함에 있어서, FEC 블록 개수가 적은 TI 블록부터 순차적으로 FEC 블록 개수의 개수에 따라 적용하는 것을 일 실시예로 할 수 있다. 따라서 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글 메모리(single-memory)를 간단히 운영할 수 있다. 구체적인 내용은 후술한다.

이하의 수학식은 상술한 모든 TI 블록들에 대해 적용되는 하나의 다이아고널 타입 TI (diagonal-type TI) 방법을 결정하는 과정을 나타낸다.

도 37은 본 발명의 또 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.

구체적으로 도 37은 베리어블 데이터 레이트(variable data-rate) 시스템에서 다이아고널 타입 TI(diagonal-type TI)가 적용된 일 실시예를 나타낸다.

(a)는 4개의 FEC 블록들을 포함하는 TI block 0에 대해 다이아고널 타입 TI (diagonal-type TI)가 적용되는 과정을 나타내며, (b)는 5개의 FEC 블록들을 포함하는 TI block 1에 대해 다이아고널 타입 TI(diagonal-type TI)가 적용되는 과정을 나타낸다.

TI FEC 블록들에 대응하는 블록들은 각 TI 블록에 포함된 FEC 블록들 및 각 FEC 블록들에 포함된 셀 값들을 나타낸다. TI 메모리 인덱스(TI memory indexes)에 대응하는 블록들은 TI 블록들에 포함된 셀 값들에 대응하는 메모리 인덱스를 나타낸다.

각 TI 블록들은 하나의 신호 프레임에 포함되며, 각 FEC 블록은 8개의 셀들을 포함할 수 있다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 두 개의 TI 블록들에 대해 동일하게 적용하기 위한 다이아고널 타입 TI(diagonal-type TI) 방식을 결정할 수 있다. 상술한 바와 같이, 본 발명의 일 실시예에 따른 다이아고널 타입 TI(diagonal-type TI) 방식은 하나의 신호 프레임 내에서 FEC 블록 개수를 가장 많이 포함하고 있는 TI 블록을 기준으로 하여 결정되므로, 도 37의 경우, TI block 1을 기준으로 다이아고널 타입 TI(diagonal-type TI) 방식이 결정된다. 따라서 TI 메모리의 크기는 8 x 5 행렬 배열 (또는 40x1)의 크기와 동일할 수 있다.

(a)의 상단에 도시된 바와 같이, TI block 0에 포함된 FEC 블록들은 4개로서, TI block 1에 포함된 FEC 블록들의 개수보다 적다. 따라서, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 TI block 0에 대하여, TI 블록의 가장 마지막에 zero 값을 갖는 버추얼(virtual) FEC 블록(23000)을 부가(zero-padding)하고 해당 셀들을 TI 메모리에 컬럼 와이즈 라이팅(column-wise writing) 할 수 있다. (virtual) FEC 블록이 추가되는 위치는 설계자의 의도에 따라 변경 가능하다.

이후 (a)의 하단에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 TI 메모리에 라이팅(writing)된 셀들을 사선(diagonal) 방향으로 리딩(reading) 할 수 있다. 이 경우, 마지막 컬럼(column)은 버추얼(virtual) FEC 블록에 해당하므로 해당 셀들은 무시하고 리딩(reading)을 수행할 수 있다.

TI block 1에 대하여, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 (b)의 상단 및 하단에 도시된 바와 같이 상술한 방법에 따라 컬럼 와이즈 라이팅 (column-wise writing)을 수행하고, 다이아고널 리딩(diagonal reading)을 수행할 수 있다.

상술한 바와 같이, 본 발명의 일 실시예에 따른 다이아고널 타입 TI(diagonal-type TI)는 적은 FEC 블록들을 포함하는 TI 블록에 대해 먼저 적용되므로, 도 38의 경우, TI block 0에 대해서 먼저 적용될 수 있다.

도 38은 본 발명의 다른 실시예에 따른 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.

도 38은 상술한 두 개의 TI 블록 (TI block 0 및 TI block 1)에 대해 TI 아웃풋 메모리 인덱스를 생성하는 과정 및 TI 아웃풋 메모리 인덱스에 대응하는 TI 아웃풋 FEC 블록들(TI output FEC blocks)을 나타낸다.

TI 아웃풋 메모리 인덱스(TI output memory indexes)에 대응하는 블록들은 TI 아웃풋 메모리 인덱스를 생성하는 과정을 나타내며, TI 아웃풋 FEC 블록들(TI output FEC blocks)에 대응하는 블록들은 생성된 TI 아웃풋 메모리 인덱스에 대응하는 FEC 블록들의 셀 값들을 나타낸다.

(a)는 TI block 0의 TI 아웃풋 메모리 인덱스 발생 과정을 나타낸다. (a)의 상단에 도시된 바와 같이, TI 메모리 인덱스들이 TI block 0 내의 전체 셀 개수를 초과하는 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 버추얼 FEC 블록내의 셀들에 해당하는 32 내지 39번에 대응하는 TI 메모리 인덱스를 무시할 수 있다. 이를 스킵 오퍼레이션(skip operation) 이라고 호칭할 수 있다. 그 결과, (a)의 가운데에 도시된 바와 같이, 스킵된 TI 메모리 인덱스들을 제외하고 리딩(reading)을 수행할 수 있는 최종 아웃풋 메모리 인덱스가 발생된다. (a)의 하단에는 최종 아웃풋 메모리 인덱스에 대응하는 출력 FEC 블록들의 셀 값들이 도시되어 있다.

(b)는 TI block 1의 TI 아웃풋 메모리 인덱스 발생 과정을 나타낸다. TI block 1의 경우 스킵 오퍼레이션(skip operation)이 적용되지 않음을 확인할 수 있다. 구체적인 과정은 상술한 바와 동일하다.

이하의 수학식은 상술한 베리어블 데이터 레이트(variable data-rate) 시스템에서 적용될 수 있는 다이아고널 타입 TI (diagonal type TI)을 수행하기 위한 아웃풋 메모리 인덱스 발생 과정을 나타낸다.

상술한 수학식에서 if 조건부는 상술한 스킵 오퍼레이션(skip operation)을 나타낸다.

도 39는 본 발명의 일 실시예에 따른 TI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 타임 인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고널 타입 TI(diagonal-type TI)를 수행할 수 있다.

도 39에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 이니셜 밸류(initial values)를 설정할 수 있다(S25000). 즉, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 모든 TI 블록들에 대해 적용되는 하나의 다이아고널 타입 TI(diagonal-type TI) 방법을 하나의 신호 프레임 내에서 FEC 블록 개수를 가장 많이 포함하고 있는 TI 블록을 기준으로 하여 결정할 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 템포럴 TI 메모리 인덱스(Temporal TI memory-index)를 생성할 수 있다(S25100). 즉, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 FEC 블록의 개수가 설정된 TI 메모리 인덱스보다 작은 TI block들에 대하여 버추얼(virtual) FEC 블록을 부가(padding)하여 TI 메모리에 라이팅(writing) 할 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 TI 메모리 인덱스의 가용성(availability)을 평가(evaluate)할 수 있다(S25200). 즉, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 TI 메모리에 라이팅(writing)된 셀들을 사선(diagonal) 방향으로 리딩(reading) 할 수 있다. 이 경우, 버추얼(virtual) FEC 블록에 해당하는 셀들은 무시하고 리딩(reading)을 수행할 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 최종 TI 메모리 인덱스를 생성할 수 있다(S25300).

도 39에 도시된 순서도는 도 36 내지 38에서 설명한 TI 아웃풋 메모리 인덱스를 생성하는 과정에 대응되며, 설계자의 의도에 따라 변경 가능하다.

도 40은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.

도 40에 도시된 타임 디인터리빙 과정은 도 37 내지 도 39에서 설명한 타임 인터리빙 과정의 역과정에 해당하며, 상술한 TI block 0 및 TI block 1을 실시예로 설명한다.

특히 본 발명의 또 다른 실시예에 따른 타임 디인터리빙은 방송 신호 수신 장치가 싱글 메모리를 사용하는 경우에 적용될 수 있다.

이와 같은 싱글 메모리 사용을 위해, 본 발명의 또 다른 실시예에 따른 타임 디인터리빙은 인터리빙된 TI 블록의 리딩 오퍼레이션과 라이팅 오퍼레이션을 동시에 수행할 수 있다. TDI 과정은 효율적인 TDI 구현을 위해 클로즈드 폼(closed form)으로 표현될 수 있다.

본 발명의 또 다른 실시예에 따른 타임 디인터리빙은 4개의 단계의 과정들을 통해 진행 될 수 있다.

도 40의 (a)는 타임 디인터리빙의 첫번째 단계(step 1)를 나타낸다. TI 블록 0의TDI 프로세싱을 수행하기 전에, TI 프로세싱 수행동안 무시되는 메모리 인덱스에 해당하는 셀 값을 TI 룰(rule)을 이용하여 0 (또는 특정 식별 값)으로 설정할 수 있다. 즉, (a)의 상단에 도시된 블록은 TI block 0의 최종 아웃풋 메모리 인덱스에 대응하는 출력 FEC 블록들의 셀 값들을 나타내며, (a)의 하단에 도시된 블록은 스킵 오퍼레이션에서 스킵된 메모리 인덱스에 대응하는 셀 값들을 제로로 세팅하여 생성한 FEC 블록들의 셀 값들을 나타낸다.

두번째 단계 (step 2)로서, 첫번째 단계의 아웃풋은 8x5 크기의 싱글 메모리에 라이팅(writing)된다. 라이팅 디렉션(writing direction)은 TI 프로세싱의 리딩 디렉션(reading direction)과 동일하다. 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 입력되는 첫 번째 TI 블록에 대해 송신단의 TI의 첫번째 역 과정으로서 다이아고널 라이팅(diagonal writing) 동작 과정을 수행할 수 있다. 즉, 다이아고널 라이팅(diagonal writing)의 방향은 송신단에서 이루어진 다이아고널 리딩(diagonal reading)의 방향과는 반대 방향으로 이루어질 수 있다.

도 40의 (b)는 타임 디인터리빙의 세번째 단계(step 3)를 나타낸다.

TDI FEC 블록들에 대응하는 블록들은 입력되는 FEC 블록들의 셀 값들을 나타낸다. TDI 메모리 인덱스에 대응하는 블록들은 FEC 블록들의 셀 값들에 대응하는 TDI 메모리 인덱스를 나타낸다.

두번째 단계 이후, 컬럼 와이즈 리딩 동작 (column-wise reading operation)이 수행된다. 타임 디인터리빙의 컬럼 와이즈 리딩 동작의 방향은 타임 인터리빙 프로세싱의 라이팅 디렉션과 동일하다. 이 때, 만약 리딩 값(reading value)이 0이면 무시할 수 있다. 이러한 스킵 오퍼레이션은 상술한 방송 신호 송신 장치에서 수행된 스킵 오퍼레이션과 상응한다.

이하의 수학식은 상술한 TDI 메모리 인덱스를 발생하는 과정을 나타낸다.

상술한 수학식에서 if 조건부는 상술한 스킵 오퍼레이션, 즉, TDI 출력 메모리 인덱스에 저장되어 있는 cell 값이 0 (또는 강제로 삽입한 내용임을 확인 수 있는 임의의 값) 일 경우 인덱스를 무시하는 과정을 나타낸다.

도 41은 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 싱글 메모리를 이용하여 타임 디인터리빙을 수행할 수 있다. 따라서 상술한 타임 디인터리빙의 네번째 단계(step 4)로서, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 TI 블록 0을 reading 하는 동시에 TI 블록 1을 라이팅(writing)할 수 있다.

(a)는 TI 블록 0을 리딩(reading) 하는 동시에 라이팅(writing)되는 TI 블록 1의 TDI FEC 블록과 TDI 메모리 인덱스를 나타낸다. 상술한 바와 같이 라이팅(writing) 과정은 방송 신호 수신 장치에서 수행된 다이아고널 리딩(diagonal reading)의 방향과는 반대 방향으로 이루어질 수 있다.

(b)는 TI 블록 1의 라이팅(writing)에 따른 아웃풋 TDI 메모리 인덱스(output TDI memory indexes)를 나타낸다. 이 경우, 저장된 TI 블록 1내의 FEC 블록들의 배열은 방송 신호 송신 장치의 TI 메모리에 저장된 FEC 블록들의 배열과 다를 수 있다. 즉, 방송 신호 송신 장치에서 수행한 라이팅(writing) 과 리딩(reading)의 역 과정은 싱글 메모리의 경우 동일하게 적용할 수 없는 경우가 발생할 수 있다.

도 42는 본 발명의 일 실시예에 따른 라이팅(writing) 방법을 나타낸다.

상술한 바와 같이, 방송 신호 송신 장치에서 수행한 라이팅(writing) 과 리딩(reading)의 역 과정은 싱글 메모리의 경우 동일하게 적용할 수 없는 경우를 방지하기 위해서 본 발명에서는 TI 메모리에 매트릭스 형태로 FEC 블록을 라이팅(writing)하는 방법을 제안한다.

도 42에 도시된 라이팅(writing) 방법은 상술한 본 발명의 일 실시예에 따른 타임 인터리빙 및 타임 디인터리빙 모두에 동일하게 적용될 수 있다.

(a)는 벡터 형태로 FEC 블록들의 셀들을 메모리에 라이팅(writing) 하는 경우를 나타낸다. 이는 상술한 라이팅(writing) 방법과 동일하다.

(b)는 매트릭스 형태로 FEC 블록들의 셀들을 메모리에 라이팅(writing) 하는 경우를 나타낸다. 즉, 각 FEC 블록들은 m x n의 형태의 매트릭스 형태로 라이팅(writing)될 수 있다.

이 경우 매트릭스의 크기는 설계자의 의도에 따라 변경 가능하며, 방송 신호 송신 장치에서 수행한 라이팅(writing) 과 리딩(reading)의 역 과정을 방송 신호 수신 장치가 싱글 메모리의 경우에도 동일하게 적용할 수 있다는 장점이 있다.

도 43은 본 발명의 일 실시예에 따른 TDI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 타임 디인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고널 타입 TI(diagonal-type TI)를 수행할 수 있다.

도 43에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 이니셜 밸류(initial values)를 설정할 수 있다(S29000). 즉, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 첫번째 TI 블록의 TDI 프로세싱을 수행하기 전에, TI 프로세싱 수행동안 무시되는 메모리 인덱스에 해당하는 셀 값을 TI 룰(rule)을 이용하여 0(또는 특정 식별 값)으로 설정할 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 템포럴 TDI 메모리 인덱스(Temporal TI memory-index)를 생성할 수 있다(S29100). 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 입력되는 첫 번째 TI 블록에 대해 송신단의 TI의 첫번째 역 과정으로서 다이아고널 라이팅(diagonal writing) 동작 과정을 수행할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 TI 메모리 인덱스의 가용성(availability)을 평가(evaluate)할 수 있다(S29200). 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 최종 TI 메모리 인덱스를 생성할 수 있다(S29300).

도 43에 도시된 순서도는 도 40 내지 42에서 설명한 TDI 아웃풋 메모리 인덱스를 생성하는 과정에 대응되며, 설계자의 의도에 따라 변경 가능하다.

도 44 는 본 발명의 다른 실시예에 따른 타임 인터리빙 과정을 나타낸 도면이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치에 포함된 Time interleaver (또는 타임 인터리버 블록)는 여러 개의 FEC block들에 속하는 cell들을 서로 시간 축에 따라 인터리빙하여 출력하는 과정을 수행한다.

본 발명의 다른 실시예에 따른 타임 인터리버는 서로 다른 FEC 블록들을 다이아고날 (diagonal) 방향으로 리딩 (reading)할 때, 리딩 디렉션 (reading direction)의 다이아고날 슬로프 (diagonal slope)의 크기를 변경하여 타임 인터리빙을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 타임 인터리버는 TI 리딩 패턴 (reading pattern) 또는 다이아고날-와이즈 리딩 패턴 (diagonal-wise reading pattern)을 변경할 수 있다. 본 발명의 일 실시예에 따른 타임 인터리빙은 다이아고날-타입 타임 인터리빙 (diagonal-type Time interleaving) 또는 다이아고날-타입 TI (diagonal-type TI), 또는 플렉서블 다이아고날-타입 타임 인터리빙 (flexible diagonal-type time interleaving) 또는 플렉서블 다이아고날-타입 TI (flexible diagonal-type TI)라고 호칭될 수 있다.

도면에 도시된 (a)는 본 발명의 일 실시예에 따른 타임 인터리빙의 라이팅 디렉션(writing direction)을 도시한 도면이며, (b)는 본 발명의 일 실시예에 따른 타임 인터리빙의 리딩 디렉션(reading direction)을 도시한 도면이다.

구체적으로, (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 입력된 FEC 블록들을 Nr x Nc의 크기를 갖는 TI 메모리에 컬럼 (column) 방향으로 순차적으로 쓸 수 (writing)할 수 있다(Column-wise writing). 구체적인 설명은 도 30에서 설명한 바와 같다.

이후, (b)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 컬럼(column) 방향으로 라이팅(writing)된 FEC 블록들을 다이아고날 (diagonal) 방향으로 리딩(reading)할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 한 주기 (one period) 동안, 다이아고날 리딩 또는 다이아고날-와이즈 리딩(diagonal reading, diagonal-wise reading)을 수행할 수 있다. 특히 이 경우, 도 (b)에 도시된 바와 같이 TI 리딩 디렉션(reading direction)의 다이아고날 슬로프(diagonal slope)은 각 TI 블록마다 또는 수퍼 프레임 단위마다 다르게 설정될 수 있다.

즉, 첫번째 열부터 (가장 왼쪽 컬럼의 첫번째 열에서 시작한 우측 방향으로) 마지막 열까지 다이아고날 와이즈 리딩을 수행하는 동안, N_r개의 셀들은 (b)에 도시된 것과 같이 읽히게 된다.

특히 (b)에 도시된 바와 같이 TI 리딩 디렉션 (reading direction)의 다이아고날 슬로프는 각 TI 블록마다 또는 수퍼 프레임 단위마다 다르게 설정될 수 있다. 도 16은 TI 라이팅 디렉션 (writing direction)의 다이아고날 슬로프가 다이아고날 슬로프 -1 또는 다이아고날 슬로프 -2인 경우를 나타내고 있다.

TI 리딩 디렉션 의 다이아고날 슬로프다이아고날 슬로프가 diagonal slope-1인 경우, 첫 번째 주기에 대응하는 다이아고날 리딩 과정은 메모리 행렬의 (0,0)에서 시작하여 row의 맨 하단의 셀을 읽을 때까지 수행되므로, 서로 다른 FEC 블록들 내의 셀들을 고르게 인터리빙될 수 있다. 다음 주기의 다이아고날 리딩은 그림에서 ① ② ③ … 순서대로 진행될 수 있다.

또한, 또한, TI 리딩 디렉션의 다이아고날 슬로프-2인 경우, TI 다이아고날 리딩은 TI 리딩 디렉션의 다이아고날 슬로프에 따라 첫번째 주기 동안 메모리 행렬의 (0,0)에서 시작하여 특정 시프팅 값에 따른 특정 FEC 블록에 포함된 셀들을 읽을 때까지 수행될 수 있다. 이는 설계자의 의도에 따라 변경 가능한 사항이다.

도 45는 본 발명에 따른 다이아고날 슬로프들의 실시예를 나타낸 도면이다.

도 45는 TI 블록의 Nc의 크기가 7, Nr의 크기가 11인 경우의 다이아고날 슬로프-1부터 다이아고날 슬로프-6까지의 실시예를 나타낸다. 본 발명의 일 실시예에 따른 다이아고날 슬로프의 크기는 설계자의 의도에 따라 변경 가능하다.

본 발명의 일 실시예에 따른 타임 인터리버는 맥시멈 TI 메모리 크기에 따라 TI 리딩의 다이아고날 슬로프의 크기를 변경하여 TI 리딩 패턴(reading pattern)을 변경할 수 있다. TI 리딩 패턴은 시간축상에서 연속적으로 전송되는 신호 프레임들의 집합인 수퍼 프레임 단위로 변경될 수 있으며. TI 리딩 패턴에 관한 정보는 상술한 스태틱 PLS 시그널링 데이터를 통해 전송될 수 있다.

도 45에 도시된 TI 리딩(reading)의 다이아고날 슬로프들을 사용하는 다이아고날-타입 TI의 경우에도, 상술한 도 31에서 설명한 타임 인터리빙 과정 내지 도 32에서 설명한 TI 아웃풋 메모리 인덱스를 생성하는 과정이 동일하게 적용될 수 있다.

즉, 본 발명의 일 실시예에 따른 타임 인터리버는 도 31에서 설명한 바와 같이,순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TI를 수행할 수 있다.

이하의 수학식은 도 45에서 설명한 다양한 TI 리딩의 다이아고날 슬로프 값들이 설정된 경우, 다이아고날-타입 TI를 수행하기 위한 메모리 인덱스 발생 과정을 나타낸다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치에 포함된 타임 디인터리버(또는 타임 디인터리버 블록)는 상술한 다이아고날-타입 TI의 역과정을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 타임 디인터리버는 다이아고날-타입 TI이 수행되어 전송된 FEC block들을 입력받고 TI 메모리에 다이아고날 방향으로 writing operation을 수행 후 순차적으로 reading operation을 수행하여 타임 디인터리빙을 수행할 수 있다. 본 발명의 일 실시예에 따른 타임 디인터리빙은 다이아고날-타입 TDI (diagonal-type TDI) 또는 다이아고날-타입 타임 디인터리빙 (diagonal-type time deinterleaving) 또는 플렉서블 다이아고날-타입 타임 디인터리빙 (flexible diagonal-type time deinterleaving) 또는 플렉서블 다이아고날-타입 TDI (flexible diagonal-type TDI)라고 호칭될 수 있다. 구체적인 수행 장치의 명칭이나 수행 장치의 위치 또는 수행 장치의 기능 등은 설계자의 의도에 따라 변경 가능하다.

도 46은 본 발명의 일 실시예에 따른 타임 디인터리빙 과정을 나타낸 도면이다.

도 46에 도시된 타임 디인터리빙 과정은 도 44에서 설명한 타임 인터리빙 과정의 역과정에 해당한다.

(a)는 본 발명의 일 실시예에 따른 타임 디인터리빙의 라이팅 디렉션 (writing direction)을 도시한 도면이며, (b)는 본 발명의 일 실시예에 따른 타임 디인터리빙의 리딩 디렉션 (reading direction)을 도시한 도면이다.

구체적으로 (a)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 타임 디인터리버는 송신측에서 다이아고날-타입 TI이 수행된 FEC 블록들을 입력받고, TDI(time deinterleaver) 메모리에 다이아고날 방향으로 쓰기(writing)를 수행할 수 있다(Diagonal-wise writing).

이 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 한 주기 (one period) 동안, 다이아고날 라이팅 (diagonal writing)을 수행할 수 있다. 특히 도 (a)에 도시된 바와 같이 TDI 라이팅 디렉션 (writing direction)의 다이아고날 슬로프의 값은 각 TDI 블록마다 또는 수퍼 프레임 단위마다 다르게 설정될 수 있다. 도 20은 TDI 라이팅 디렉션(writing direction)의 다이아고날 슬로프가 다이아고날 슬로프-1 또는 다이아고날 슬로프-2인 경우를 나타내고 있다.

TDI 라이팅 디렉션 (writing direction)의 다이아고날 슬로프가 다이아고날 슬로프-1인 경우, 첫 번째 주기에 해당하는 다이아고날 라이팅 (diagonal writing)은 메모리 행렬의 (0,0)에서 시작하여 열의 맨 하단의 셀을 읽을 때까지 수행된다. 각 주기의 다이아고날 라이팅 (diagonal writing)은 그림에서 ① ② ③ … 순서대로 진행될 수 있다.

또한, TDI 라이팅 디렉션(writing direction)의 다이아고날 슬로프가 다이아고날 슬로프-2인 경우, TDI 다이아고날 라이팅(diagonal writing)은 첫번째 주기 동안 메모리 행렬의 (0,0)에서 시작하여 특정 시프팅 값에 따른 특정 FEC 블록에 포함된 셀들을 읽을 때까지 수행될 수 있다. 이는 설계자의 의도에 따라 변경 가능한 사항이다. 또한 (b)에 도시된 바와 같이, 본 발명의 일 실시예에 따른 타임 디인터리버는 다이아고날 방향으로 쓰여진 FEC 블록들을 컬럼 (column) 방향으로 순차적으로 읽기 (reading)를 수행 할 수 있다(Column-wise reading).

도 45에 도시된 TI 리딩(reading)의 다이아고날 슬로프들을 사용하는 다이아고날-타입 TI의 경우에도, 상술한 도 46에서 설명한 타임 디인터리빙 과정이 동일하게 적용될 수 있다.

즉, 본 발명의 일 실시예에 따른 타임 다인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TDI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TDI를 수행할 수 있다.

도 47은 본 발명의 일 실시예에 따른 TDI 아웃풋 메모리 인덱스를 생성하는 과정을 나타낸 도면이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 타임 디인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TDI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 diagonal-type TDI를 수행할 수 있다.

도 47에 도시된 (a)는 상술한 순차적으로 입력되는 FEC 블록들에 대해 diagonal-type TDI를 위한 메모리 인덱스를 생성시키는 메모리 인덱스 생성 과정을 나타내며, (b)는 메모리 인덱스 발생 과정을 나타낸 수학식이다.

이하의 수학식은 도 45에서 설명한 다양한 TI 리딩(reading)의 다이아고날 슬로프 값들이 설정된 경우, 다이아고날-타입 TDI를 수행하기 위한 TDI 아웃풋 메모리 인덱스 발생 과정을 나타낸다.

도 48은 본 발명의 다른 실시예에 따른 variable data-rate 시스템을 나타낸 개념도이다.

구체적으로, 도 48에 도시된 하나의 전송 슈퍼 프레임은 NIF_NUM개의 인터리빙 프레임, (Interleaving Frame, IF)들로 구성되며 각 IF는 NFEC_NUM 개의 FEC 블록들을 포함할 수 있다. 이 경우, 각 IF에 포함된 FEC 블록의 개수는 서로 다를 수 있다. 본 발명의 일 실시예에 따른 IF는 타임 인터리빙을 수행하기 위한 블록으로 정의될 수 있으며, 상술한 TI 블록으로 호칭될 수 있다.

구체적인 내용은 도 36에서 설명한 바와 같다.

상술한 바와 같이, 본 발명의 방송 신호 송신 장치는 발생된 TI 메모리 인덱스들이 임의의 IF 내의 전체 셀 개수를 초과하는 경우, 해당 IF에 대하여 가상의 FEC 블록들을 추가하여 (zero padding) diagonal-type TI을 수행할 수 있다. 이 경우, zero padding된 가상의 FEC 블록들은 데이터를 포함하지 않으므로 다이아고날-타입 TI의 reading 과정에서 skip 된다. 이를 skip operation이라 호칭할 수 있다. 따라서 TI 아웃풋 메모리 인덱스는 실제 데이터를 포함하는 셀들에 대응하는 값들만을 포함할 수 있다. skip operation에 대해서는 후술한다.

이하의 수학식은 상술한 모든 IF에 대해 적용되는 하나의 다이아고날-타입 TI 방법을 결정하는 과정을 나타낸다. 구체적으로 하기의 수학식은 하나의 다이아고날-타입 TI 방법을 결정하는데 있어서 하나의 수퍼 프레임 내에서 FEC 블록 개수를 가장 많이 포함하고 있는 IF와 관련하여 컬럼 (column) 및 로(row)의 크기를 결정하는 과정을 나타낸다.

또한, 도 37에서 설명한 베리어블 데이터 레이트(variable data-rate) 시스템에서 다이아고널 타입 TI(diagonal-type TI)가 적용된 일 실시예는 복수개의 FEC 블록들을 포함하는 IF에도 동일하게 적용될 수 있다.

각 IF는 하나의 수퍼 프레임에 포함될 수 있다.

따라서 상술한 바와 같이 zero padding에 따른 다이아고날-타입 TI 방식을 이용하여, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 single-memory인 경우에도 이에 대응하는 디인터리빙을 수행할 수 있다.

또한, 도 38에서 설명한 TI 아웃풋 메모리 인덱스를 생성하는 과정은 복수개의 FEC 블록들을 포함하는 IF에도 동일하게 적용될 수 있다.

이하의 수학식은 상술한 베리어블 데이터 레이트(variable data-rate) 시스템에서 적용될 수 있는 다이아고날-타입 TI을 수행하기 위한 아웃풋 메모리 인덱스 발생 과정을 나타낸다.

상술한 수학식에서 이프 (if) 조건부는 상술한 스킵 오퍼레이션 (skip operation)을 나타낸다. 또한 본 수학식은 상술한 다이아고날 슬로프에 따른 diagonal type TI을 수행하기 위한 아웃풋 메모리 인덱스 발생 과정을 나타낸다. 따라서 다이아고날 슬로프 값을 하나의 변수로 규정하고 있다. 본 발명의 일 실시예에 따른 다이아고날 슬로프는 상술한 시프트 값(shift value)와 동일한 의미로 사용될 수 있으며, 상술한 수학식의 ST는 인터리빙에 사용된는 시프트 밸류를 의미할 수 있다.

또한, 도 39에서 설명한 순서도는 복수개의 FEC 블록들을 포함하는 IF에도 동일하게 적용될 수 있다.

또한 도 40 내지 도 41에서 설명한 본 발명의 또 다른 실시예에 따른 타임 디인터리빙 과정은 복수개의 FEC 블록들을 포함하는 IF에도 동일하게 적용될 수 있다.

이하의 수학식은 복수개의 FEC 블록들을 포함하는 IF에 적용되는 TDI 메모리 인덱스를 발생하는 과정을 나타낸다.

상술한 수학식에서 이프 (if) 조건부는 상술한 스킵 오퍼레이션 (skip operation), 즉, TDI 출력 메모리 인덱스에 저장되어 있는 셀 값이 0 (또는 강제로 삽입한 내용임을 확인 수 있는 임의의 값) 일 경우 인덱스를 무시하는 과정을 나타낸다.

또한 본 수학식은 상술한 다이아고날 슬로프에 따른 다이아고날-타입 TI에 대응하는 타임 디인터리빙을 수행하기 위한 TDI 메모리 인덱스를 발생하는 과정을 나타낸다.

또한 도 42에서 설명한 본 발명의 일 실시예에 따른 writing 방법은 복수개의 FEC 블록들을 포함하는 IF에도 동일하게 적용될 수 있다.

도 49는 본 발명의 일 실시예에 따른 TDI 메모리 인덱스 생성 과정을 나타낸 순서도 이다.

상술한 바와 같이 본 발명의 일 실시예에 따른 타임 디인터리버는 순차적으로 입력되는 FEC 블록들에 대하여 TI 아웃풋 메모리 인덱스 값들을 순차적으로 발생시켜 다이아고날-타입 TI를 수행할 수 있다.

도 49에 도시된 바와 같이, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 초기값들(이니셜 밸류, initial values)을 설정할 수 있다(S30000). 즉, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 첫번째 IF에 대해 TDI를 수행하기 전에, TI 룰을 이용하여 TI 과정에서 무시된 메모리 인덱스에 대응하는 셀 밸류값을 제로(zero) 또는 아이덴티피케이션 밸류(identification value)로 설정할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 TDI에 사용될 다이아고날 슬로프를 계산할 수 있다(S30100).

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 템포럴 TI 메모리-인덱스 (Temporal TI memory-index)를 생성할 수 있다(S30200). 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 입력되는 첫 번째 IF에 대해 송신단의 TI의 첫번째 역 과정으로서 다이아고날 라이팅 (diagonal writing) 동작 과정을 수행할 수 있다. 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 TI 메모리-인덱스 (memory-index)의 가용성 (availability)을 평가(evaluate)할 수 있다(S30300). 이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 최종 TI 메모리-인덱스 (memory-index)를 생성할 수 있다(S30400).

도 49에 도시된 순서도는 상술한 TDI 아웃풋 메모리 인덱스를 생성하는 과정에 대응되며, 설계자의 의도에 따라 변경 가능하다.

도 50은 본 발명의 일 실시예에 따른 IF 단위의 TI 패턴 베리에이션 (Pattern Variation)을 나타낸다.

상술한 바와 같이 본 발명의 일 실시예에 따른 방송 신호 송신 장치 (또는 타임 인터리버)는 수퍼 프레임 단위 또는 IF 단위로 다이아고날 슬로프를 다르게 적용할 수 있다.

도 50은 각 IF에 다이아고날 슬로프를 다르게 적용하여 TI 패턴을 변화시키는 실시예로서, IF에 포함된 FEC 블록들의 개수가 짝수인 경우 및 홀수인 경우에 따라 각 IF에 다이아고날 슬로프를 다르게 적용하기 위한 실시예를 나타낸다. FEC 블록들의 개수가 짝수인 경우, 인터리빙 뎁스를 (interleaving depth)를 감소시키는 다이아고날 슬로프가 존재할 수 있기 때문이다.

도 50에 도시된 실시예는 하나의 수퍼 프레임 내에 포함된 IF의 개수가 6이고, 각 IF에 포함된 FEC 블록의 길이인 Nr 값이 11인 경우로서, 다이아고날 슬로프는 FEC 블록들의 개수가 7일 때 적용되도록 결정된 경우의 실시예를 나타낸다.

(a)는 IF에 포함된 FEC 블록들의 개수가 홀수 즉, 7인 경우의 실시예로서, 본 발명의 일 실시예에 따른 타임 인터리버는 6개의 IF들에 대하여 도 45에서 설명한 다이아고날 슬로프들을 중복되지 않도록 랜덤하게 선택하여 적용할 수 있다. (b)는 각 IF에 포함된 FEC 블록들의 개수가 짝수 즉, 6인 경우의 실시예로서, 도 45에서 설명한 다이아고날 슬로프의 값들은 FEC 블록의 개수가 7일 때 적용되도록 설정된 경우의 실시예를 나타낸다. 이 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 각 IF가 7개의 FEC 블록들을 포함하고 있다고 가정하고, 즉, 상술한 버츄얼 (virtual) FEC 블록을 추가하고, 임의의 다이아고날 슬로프를 적용하여 다이아고날 리딩 (diagonal reading)을 수행할 수 있다. 이 경우, 상술한 바와 같이, 버츄얼 (virtual) FEC 블록의 셀들은 스킵 오퍼레이션 (skip operation)을 통해 무시될 수 있다.

본 발명의 일 실시예에 따른 방송 신호 송신 장치는 하나의 수퍼 프레임 내에 가장 많은 FEC 블록을 가지고 있는 IF를 선택하여, Nc값을 결정할 수 있다. Nc를 결정하는 과정은 상술한 수학식 17과 같다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 결정된 Nc 값이 짝수 인지 홀수인지 판단하고 짝수인 경우, 상술한 바와 같이 버츄얼 (virtual) FEC 블록을 추가할 수 있다. 이하의 수학식은 Nc 값이 짝수인 경우, 버츄얼 (virtual) FEC 블록을 추가하여 홀수로 만드는 과정을 나타낸다.

이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 다이아고날 슬로프들을 다양한 방법에 따라 순차 또는 랜덤하게 발생시킬 수 있다. 이하의 수학식은 QP (quadratic polynomial) 방식을 사용하여 각 IF에 사용될 다이아고날 슬로프를 생성하는 과정을 나타낸다.

QP 방식은 본 발명의 일 실시예에 해당하며, PP (primitive polynomial) 방식으로 대체될 수 있다. 이는 설계자의 의도에 따라 변경가능하다.

다음의 수학식은 다이아고날 슬로프를 순차적으로 발생시키는 과정을 나타낸다.

이후 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 수학식 17 및 수학식 20 내지 22의 과정으로 생성된 변수들을 고려하여 타임 인터리빙을 수행할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치의 TI 아웃풋 메모리 인덱스를 생성하는 과정은 상술한 수학식 18로 표현될 수 있다. 상술한 수학식 18은 수학식 21 내지 22에 의해 생성된 다이아고날 슬로프를 주요 변수로 포함할 수 있다. 또한 수학식 18에서 설명한 스킵 오퍼레이션 (skip operation)은 Nc의 길이가 짝수이던지 홀수이던지 관계없이 적용될 수 있다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 상술한 방송 신호 송신 장치에 대응하여 타임 디인터리빙을 수행할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신 장치의 TDI 아웃풋 메모리 인덱스를 생성하는 과정은 상술한 수학식 19로 표현될 수 있다. 수학식 19는 수학식 21 내지 22로 표현된 생성 과정에 의해 생성된 다이아고날 슬로프를 주요 변수로서 포함할 수 있다. 또한 수학식 19에서 설명한 스킵 오퍼레이션 (skip operation)은 Nc의 길이가 짝수이던지 홀수이던지 관계없이 적용될 수 있다.

또한 상술한 바와 같이 TI 패턴과 관련된 정보는 상술한 스태틱 (static) PLS 시그널링 데이터를 통해 전송될 수 있다. TI 패턴 변경여부에 대한 정보는 TI_Var로 표현될 수 있으며 1비트의 크기를 가질 수 있다. TI_Var의 값이 0인 경우, TI 패턴의 변화가 없음을 의미한다. 따라서 본 발명의 일 실시예에 따른 방송 신호 수신기는 디폴트 (default) 값으로서 변수 ST 값을 1로 결정할 수 있다. TI_Var의 값이 1인 경우, TI 패턴의 변화가 있음을 의미한다. 이 경우, 본 발명의 일 실시예에 따른 방송 신호 수신기는 변수 ST 값을 ST,j로 결정할 수 있다.

하기의 수학식은 수학식 18의 다른 실시예로서, 복수개의 FEC 블록들을 포함하는 IF에 적용되는 다이아고날-타입 TI을 수행하기 위한 아웃풋 메모리 인덱스 발생 과정을 나타낸다.

하기의 수학식은 수학식 19의 다른 실시예로서, 복수개의 FEC 블록들을 포함하는 IF에 적용되는 TDI 메모리 인덱스를 발생하는 과정을 나타낸다.

이하의 수학식은 버스트 채널에서 가장 큰 퍼포먼스를 제공하기 위한 최적의 시프트 밸류(shift value)의 계산 과정을 나타낸다. 본 발명의 일 실시예에 따른 시프트 밸류는 리딩이 수행되는 TI 패턴을 결정하기 위한 것으로 다이아고날 슬로프의 크기와 동일하다

따라서, IF의 개수가 2이고, 두 개의 IF 내의 FEC 블록의 사이즈가 8로 동일하고 첫번째 IF의 FEC 블록의 개수가 4, 두번째 IF의 FEC 블록의 개수가 5인 경우, TI를 위한 행의 맥시멈 크기는 8이 되고, 열의 맥시멈 크기는 5가 된다.

이 경우, 수학식 25를 사용하면 최적의 시프트 밸류는 2가 됨을 알 수 있다.

이하의 수학식은 버스트 채널에서 가장 큰 퍼포먼스를 제공하기 위한 최적의 시프트 밸류(shift value)의 계산 과정을 나타낸다.

따라서, IF의 개수가 2이고, 두 개의 IF 내의 FEC 블록의 사이즈가 8로 동일하고 첫번째 IF의 FEC 블록의 개수가 4, 두번째 IF의 FEC 블록의 개수가 5인 경우, TI를 위한 행의 맥시멈 크기는 8이 되고, 열의 맥시멈 크기는 5가 된다.

이 경우, 수학식 26을 사용하면 최적의 시프트 밸류는 3이 됨을 알 수 있다.

도 51은 본 발명의 일 실시예에 따른 IF 인터리빙을 도시한 도면이다.

본 발명의 일 실시예에 따른 IF 인터리빙은 베리어블 데이터 레이트 (variable data-rate)전송 시스템을 위한 것으로, 상술한 다이아고날-와이즈 리딩(diagonal-wise reading)을 위한 동일한 패턴을 유지하고, 버츄얼 (virtual) FEC 블록들에 대해 스킵 오퍼레이션(skip operation)을 수행하는 것을 일 실시예로 한다.

또한, 도면에 도시된 바와 같이, IF내에 포함된 FEC 블록들의 개수가 서로 다른 경우, 동일한 IF 인터리빙 (또는 트위스티드 블록 인터리빙, twisted block interleaving)을 결정하여 적용할 수 있다.

이를 통해 수신기에서는 단일 메모리를 사용하여 IF 디인터리빙을 수행할 수 있다.

이하에서는 인터-프레임 인터리빙 (inter-frame interleaving)의 실시예로 컨벌루셔널 인터리빙(convolutional interleaving, 또는 CI)을 설명한다.

본 발명의 일 실시예에 따른 CI는 IF들간의 인터리빙으로 정의할 수 있다. 각 IF는 인터리빙 유닛, 즉, IU(interleaving Unit)에 의해 나눠질 수 있다.

본 발명의 일 실시예에 따른 CI의 출력 IF들 중, 버츄얼 (virtual) IU에 대해서는 스타트-스킵 오퍼레이션 (start-skip operation) 및 스톱-스키핑 오퍼레이션 (stop-skipping operation)이 적용될 수 있다.

도 52는 본 발명의 일 실시예에 따른 CI를 나타낸 도면이다.

도 52는 컨스탄트 데이터-레이트 (constant data-rate) 전송을 고려한 CI를 나타낸 도면이다.

도면의 왼쪽에 도시된 블록들은 CI의 인풋에 해당하는 IF들을 나타낸다. 본 도면에서는 IF가 4개인 실시예를 나타낸다.

도면의 가운데에 도시된 블록은 CI를 수행하기 위한 컨벌루셔널 인터리버 (Convolutional interleaver) 내의 레지스터 블록 (register block)을 나타낸다. 본 발명의 일 실시예에 따른 레지스터 블록의 크기는 상술한 IU를 기본 단위로 결정될 수 있다. 본 도면은 IU의 개수는 3개인 경우의 레지스터 블록을 나타낸다.

도면의 오른쪽에 도시된 블록들은 CI의 출력에 해당하는 IF들을 나타낸다. CI 초기 동작의 경우, 레지스터 블록 내에 일부 IU의 경우, IU 내부가 다 채워지지 않으므로 더미 (dummy) IU가 출력될 수 있다. 이러한 더미 IU에 대해서는 상술한 스타트-스키핑 오퍼레이션이 수행될 수 있다. 본 발명의 일 실시예에 따른 더미 IU는 버츄얼 IU로 호칭할 수도 있다.

CI 마지막 동작의 경우, 레지스터 블록 내의 일부 IU 내부가 다 채워지지 않으므로 역시 더미 IU가 출력될 수 있다. 이러한 더미 IU에 대해서는 엔드-스키핑 오퍼레이션이 수행될 수 있다.

도 53은 본 발명의 다른 실시예에 따른 CI를 나타낸 도면이다.

도 53은 베리어블 데이터-레이트 (variable data-rate) 전송을 고려한 CI를 나타낸다.

도면의 왼쪽에 도시된 블록들은 CI의 인풋에 해당하는 IF들을 나타낸다. 본 도면에서는 IF가 3개인 실시예를 나타낸다.

본 발명의 일 실시예에 따른 IF 크기는 IF들 중 가장 큰 크기에 해당하는 IF 크기에 따라 결정되며, 결정된 IF크기를 동일하게 보전하는 것을 일 실시예로 할 수 있다. 또한, CI의 메모리는 IU 크기에 따라 결정될 수 있다.

도면의 오른쪽은 CI를 수행하기 위한 컨벌루셔널 인터리버 (Convolutional interleaver) 내의 레지스터 블록을 나타낸다.

CI를 위한 레지스터 블록의 크기는 각 IF 블록을 IU로 분할한 이후 크기가 가장 큰 IU를 기본 단위로 결정될 수 있다. 본 도면은 IU의 개수가 3개인 경우를 나타낸다.

CI 초기 동작의 경우, 레지스터 블록 내에 일부 IU의 경우, IU 내부가 다 채워지지 않으므로 더미 IU가 출력될 수 있다. 이러한 더미 IU에 대해서는 상술한 스타트-스키핑 오퍼레이션이 수행될 수 있다.

CI 마지막 동작의 경우, 레지스터 블록 내의 일부 IU 내부가 다 채워지지 않으므로 역시 더미 IU가 출력될 수 있다. 이러한 더미 IU에 대해서는 엔드-스키핑 오퍼레이션이 수행될 수 있다.

도 54는 본 발명의 일 실시예에 따른 CI의 출력 IF들을 나타낸 도면이다.

도 54는 도 53에서 설명한 CI의 출력에 해당하며, IU내의 X로 표기된 블록들은 버츄얼 IU로서, 상술한 스타트-스키핑 오퍼레이션 및 엔드-스키핑 오퍼레이션에 의해 무시될 수 있다.

도 55는 본 발명의 다른 실시예에 따른 타임 인터리버를 나타낸다.

본 발명의 다른 실시예에 따른 타임 인터리버는 컨벌루셔널 인터리버 및 블록 인터리버를 포함할 수 있다. 본 발명의 일 실시예에 따른 컨벌루셔널 인터리버는 상술한 도 51 내지 도 53에서 설명한 CI를 수행할 수 있으며, 본 발명의 일 실시예에 따른 블록 인터리버는 컨벌류셔널 인터리버에서 출력된 IF들에 대하여 상술한 도 26 내지 도 50에서 설명한 인터리빙을 수행할 수 있다. 본 발명의 일 실시예에 따른 블록 인터리버는 트위스티드 블록 인터리버(twisted block interleaver)로 호칭할 수 있다.

컨벌루셔널 인터리버 및 블록 인터리버의 위치 및 호칭은 설계자의 의도에 따라 변경가능하다.

도 56은 본 발명의 일 실시예에 따른 블록 인터리버의 동작을 나타낸 도면이다.

본 발명의 일 실시예에 따른 블록 인터리버는 컨벌루셔널 인터리버에서 출력된 IF들에 대하여 도 26 내지 도 50에서 설명한 인터리빙을 수행할 수 있다.

본 발명의 일 실시예에 따른 블록 인터리버는 CI의 출력에 대해 스타트 스키핑 오퍼레이션 및 엔드-스키핑 오퍼레이션을 수행하고, IU 내의 데이터들을 연속적으로 세로 방향으로 적층시켜 IF 블록들을 얻을 수 있다. 본 도면은 3개의 IF들을 얻은 경우를 나타낸다. 이후, 블록 인터리버는 IF 블록들에 대해 상술한 다이아고날 리딩 (diagonal reading)을 수행할 수 있다. 상술한 바와 같이 IF 블록 내의 버츄얼 (virtual) FEC 블록의 셀들은 스킵 오퍼레이션 (skip operation)을 통해 무시될 수 있다.

도 57은 본 발명의 다른 실시예에 따른 블록 인터리버의 동작을 나타낸 도면이다.

본 발명의 일 실시예에 따른 블록 인터리버는 CI의 출력에 대해 스타트 스키핑 오퍼레이션 및 엔드-스키핑 오퍼레이션을 수행하고, IU내의 데이터들을 연속적으로 가로 방향으로 적층시켜 IF블록들을 얻을 수 있다. 이후, 블록 인터리버는 IF 블록들에 대해 다이아고날 리딩(diagonal reading)을 수행할 수 있다. 상술한 바와 같이 IF 블록 내의 버츄얼 (virtual) FEC 블록의 셀들은 스킵 오퍼레이션 (skip operation)을 통해 무시될 수 있다.

도 58은 본 발명의 다른 실시예에 따른 타임 디인터리버를 나타낸 도면이다.

본 발명의 다른 실시예에 따른 타임 디인터리버는 블록 디인터리버 및 컨벌루셔널 디인터리버를 포함할 수 있다. 본 발명의 다른 실시예에 따른 타임 디인터리버는 도 56에서 설명한 타임 인터리버의 역과정에 해당하는 동작을 수행할 수 있다. 즉, 본 발명의 일 실시예에 따른 블록 디인터리버는 도 26 내지 도 50에서 설명한 인터리빙의 역과정을 수행할 수 있으며, 본 발명의 일 실시예에 따른 컨벌루셔널 디인터리버는 상술한 도 51 내지 도 53에서 설명한 CI의 역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 블록 디인터리버는 트위스티드 블록 디인터리버(twisted block deinterleaver)로 호칭할 수 있다.

블록 디인터리버 및 컨벌루셔널 디인터리버의 위치 및 호칭은 설계자의 의도에 따라 변경가능하다.

본 발명의 일 실시예에 따른 컨벌루셔널 인터리버의 전반적인 입출력 동작 과정은 상술한 IF를 기반으로 이루어질 수 있다. 각 IF는 IU로 분할되어 컨벌루셔널 인터리버로 입력될 수 있다. 이 경우, IU 개수의 정수배에 대응하여 IF의 FEC 블록의 크기가 할당될 수 있다. 이와 같은 할당과정은 수신기의 디인터리빙 과정에서 필요한 프로세싱의 과부하(burden)을 효과적으로 줄일 수 있다.

도 59는 본 발명의 다른 실시예에 따른 CI를 나타낸 도면이다.

도면의 왼쪽에 도시된 블록들은 CI의 인풋에 해당하는 IF들을 나타낸다. 본 도면에서는 IF가 3개인 실시예를 나타낸다.

도면의 가운데에 도시된 블록은 CI를 수행하기 위한 컨벌루셔널 인터리버 (Convolutional interleaver) 내의 레지스터 블록 (register block)을 나타낸다. 본 발명의 일 실시예에 따른 레지스터 블록의 크기는 상술한 IU를 기본 단위로 결정될 수 있다. 본 도면은 IU의 개수는 3개인 경우의 레지스터 블록을 나타낸다.

도면의 오른쪽에 도시된 블록들은 CI의 출력에 해당하는 IF들을 나타낸다.

도 60은 본 발명의 일 실시예에 따른 컨벌루셔널 인터리버와 블록 인터리버간의 인터페이스 프로세싱을 나타낸 도면이다.

도면에 도시된 바와 같이 인터페이스 프로세싱은 CI의 포스트-프로세싱 (post-processing)에 해당하며, 블록 인터리빙의 프리-프로세싱(pre-processing)에 해당한다.

본 발명의 일 실시예에 따른 인터페이스 프로세싱은 스키핑 오퍼레이션(skipping operation) 및 패러럴 투 시리얼 오퍼레이션 (parallel to serial operation)으로 구성될 수 있다. 스키핑 오퍼레이션은 컨벌루셔널 인터리버의 출력에 해당하는 IF 내의 버츄얼 FEC 블록들에 대하여 수행될 수 있으며, 패러럴 투 시리얼 오퍼레이션은 스키핑 오퍼레이션이 수행된 FEC 블록에 대해 수행될 수 있다. 특히 스키핑 오퍼레이션은 수신기의 디인터리빙 과정에서 필요한 프로세싱의 과부하(burden)을 효과적으로 줄일 수 있다.

도 61은 본 발명의 다른 실시예에 따른 블록 인터리빙을 나타낸 도면이다.

블록 인터리빙은 상술한 인터페이스 프로세싱의 출력 데이터에 대해 수행될 수 있다. 구체적인 내용은 도 26 내지 도 50에서 설명한 바와 같다.

도 62는 본 발명의 다른 실시예에 따른 variable data-rate 시스템을 나타낸 개념도이다.

구체적으로, 도 62에 도시된 하나의 전송 슈퍼 프레임은 NTI_NUM개의 TI 그룹들로 구성되며, 각 TI 그룹은 N BLOCK_TI 개의 FEC 블록들을 포함할 수 있다.

이 경우, 각 TI 그룹에 포함된 FEC 블록의 개수는 서로 다를 수 있다. 본 발명의 일 실시예에 따른 TI 그룹은 타임 인터리빙을 수행하기 위한 블록으로 정의될 수 있으며, 상술한 TI 블록 또는 IF와 동일한 의미로 사용될 수 있다.

구체적인 내용은 도 36 및 도 48에서 설명한 바와 같다.

본 발명에서는 TI 그룹 내에 포함된 FEC 블록들의 개수가 서로 다른 경우, 하나의 트위스티드 로-컬럼 블록 인터리빙 룰(twisted row-column block interleaving rule)을 이용하여 TI 그룹들에 대한 인터리빙을 수행하는 것을 일 실시예로 할 수 있다. 이를 통해 수신기는 단일 메모리를 사용하여 디인터리빙을 수행할 수 있다.

이하에서는 매 TI 그룹마다 FEC 블록 개수가 변할 수 있는 베리어블 비트-레이트 (variable bit-rate, VBR) 전송을 고려한 입력 FEC block의 메모리 배열 방법 및 타임 인터리버의 리딩 (reading) 동작을 설명한다.

도 63은 본 발명의 블록 인터리빙의 라이팅(writing) 및 리딩 (reading) 오퍼레이션의 일 실시예를 나타낸다. 도 63은 도 26의 다른 실시예에 해당한다. 구체적인 내용은 생략한다.

도 64는 본 발명의 일 실시예에 따른 블록 인터리빙을 나타낸 수학식이다.

도면에 도시된 수학식은 각 TI 그룹 단위로 적용되는 블록 인터리빙을 나타낸다. 수학식에 도시된 바와 같이, 시프트 밸류는 TI 그룹에 포함된 FEC 블록들의 개수가 홀수인 경우 및 짝수인 경우 각각 계산될 수 있다. 즉, 본 발명의 일 실시예에 따른 블록 인터리빙은 FEC 블록들의 개수를 홀수로 만든 후 시프트 밸류를 계산할 수 있다.

본 발명의 일 실싱예에 따른 타임 인터리버는 수퍼 프레임 내에서 가장 큰 FEC 블록 개수를 갖는 TI group을 기준으로 인터리빙과 관련된 파라미터들을 결정할 수 있다. 이를 통해 수신기는 단일 메모리 사용하여 디인터리빙을 수행할 수 있다.

이때, 결정된 FEC 블록을 가장 많이 포함하고 있는 TI 그룹의 FEC 블록 개수보다 적은 FEC 블록을 갖는 TI 그룹에 대해서는 부족한 FEC 블록의 개수에 해당하는 버츄얼 (virtual) FEC 블록들을 추가할 수 있다.

본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들은 실제 FEC 블록들 앞에 삽입될 수 있다. 이후, 본 발명의 일 실시예에 따른 타임 인터리버는 버츄얼 (virtual) FEC 블록들을 고려하여 하나의 트위스티드 로-컬럼 블록 인터리빙 룰(twisted row-column block interleaving rule)을 이용하여 TI 그룹들에 대한 인터리빙을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 타임 인터리버는 리딩(reading) 동작에서 버츄얼 (virtual) FEC 블록들에 해당되는 메모리-인덱스 (memory-index)가 발생하는 경우 상술한 스킵 오퍼레이션을 수행할 수 있다. 이후 라이팅 (writing) 동작 시, 입력된 TI 그룹의 FEC 블록들의 개수와 리딩 (reading)시 출력 TI 그룹의 FEC 블록들의 개수를 일치 시킨다. 결과적으로, 본 발명의 일 실시예에 따른 타임 인터리빙에 따르면, 수신기에서 효율적인 싱글-메모리 디인터리빙(single-memory deinterleaving)을 수행하기 위하여 버츄얼 (virtual) FEC 블록을 삽입하더라도 스킵 오퍼레이션을 통해 실제 전송되는 데이터-레이트의 손실은 발생하지 않을 수 있다.

도 65는 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들을 나타낸 도면이다.

도면의 좌측은 맥시멈 FEC 블록들의 개수와 TI 그룹에 포함된 실제 FEC 블록들의 개수 및 맥시멈 FEC 블록들의 개수와 실제 FEC 블록들의 개수간의 차이를 나타낸 파라미터 및 버츄얼 (virtual) FEC 블록들의 개수를 도출하기 위한 수학식을 나타낸다.

도면의 우측은 TI 그룹 내에 버츄얼 (virtual) FEC 블록들이 삽입된 실시예를 나타낸다. 이 경우 상술한 바와 같이 버츄얼 (virtual) FEC 블록들은 실제 FEC 블록의 앞에 삽입될 수 있디.

도 66은 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 리딩 (reading) 동작을 나타낸 수학식이다.

도면에 표시된 스킵 오퍼레이션은 리딩(reading) 동작에서 버츄얼 (virtual) FEC 블록들을 스킵하는 역할을 수행할 수 있다.

도 67은 본 발명의 일 실시예에 따른 타임 인터리빙의 프로세스를 나타낸 순서도이다.

본 발명의 일 실시예에 따른 타임 인터리버는 이니셜 밸류(initial value)를 셋업할 수 있다(S67000).

이후 본 발명의 일 실시예에 따른 타임 인터리버는 버츄얼 (virtual) FEC 블록들을 고려하여 실제 FEC 블록들을 라이팅 (writing)할 수 있다(S67100).

이후, 본 발명의 일 실시예에 따른 타임 인터리버는 템포럴 TI 어드레스(temporal TI address)를 생성할 수 있다(S67200).

이후, 본 발명의 일 실시예에 따른 타임 인터리버는 생성된 TI 리딩 어드레스 (reading address)의 가용성 (availiability)를 평가할 수 있다(S67300). 이후, 본 발명의 일 실시예에 따른 타임 인터리버는 최종 TI 리딩 어드레스 (reading address)를 생성할 수 있다(S67400).

이후, 본 발명의 일 실시예에 따른 타임 인터리버는 실제 FEC 블록들을 리딩(reading)할 수 있다(S67500).

도 68은 본 발명의 일 실시예에 따른 시프트 밸류 및 맥시멈 TI 블록의 크기를 결정하는 과정을 나타낸 수학식이다.

본 도면은 TI 그룹이 2개이고, TI 그룹내의 셀의 개수는 30이고, 첫번째 TI 그룹에 포함된 FEC 블록의 개수가 5이고 두번째 TI 블록에 포함된 FEC 블록의 개수가 6인 경우의 실시예를 나타낸다. 맥시멈 FEC 블록의 개수는 6이 되나, 짝수이므로, 시프트 밸류를 구하기 위한 조정된 맥시멈 FEC 블록의 개수는 7이 될 수 있으며, 시프트 밸류는 4로 계산될 수 있다.

도 69 내지 도 71은 도 68에서 설명한 실시예의 TI 과정을 나타낸 도면이다.

도 69는 본 발명의 일 실시예에 따른 라이팅 (writing) 오퍼레이션을 나타낸다.

도 69는 도 68에서 설명한 두 개의 TI 그룹에 대한 라이팅 (writing) 오퍼레이션을 나타낸다.

도면의 왼쪽에 도시된 블록은 TI 메모리 어드레스 어레이(memory address array)를 나타내며, 도면의 오른쪽에 도시된 블록은 연속한 두 개의 TI 그룹들에 대해 각각 버츄얼(virtual) FEC 블록들이 각각 2개 및 1개가 삽입된 경우의 라이팅 (writing) 오퍼레이션을 나타낸다. 상술한 바와 같이 조정된 맥시멈 FEC 블록의 개수는 7이므로, 첫번째 TI 그룹에는 두 개의 버츄얼(virtual) FEC 블록들이 삽입되며, 두번째 TI 그룹에는 한 개의 버츄얼(virtual) FEC 블록이 삽입된다.

도 70은 본 발명의 일 실시예에 따른 리딩 (reading) 오퍼레이션을 나타낸다.

도면의 왼쪽에 도시된 블록은 TI 메모리 어드레스 어레이(memory address array)를 나타내며, 도면의 오른쪽에 도시된 블록은 연속한 두 개의 TI 그룹들에 대해 각각 버츄얼(virtual) FEC 블록들이 각각 2개 및 1개가 삽입된 경우의 리딩 (reading) 오퍼레이션을 나타낸다. 이 경우, 버츄얼(virtual) FEC 블록들에도 실제 FEC 블록과 동일하게 리딩 (reading) 오퍼레이션이 수행될 수 있다.

도 71은 본 발명의 일 실시예에 따른 리딩 (reading) 오퍼레이션에서 스킵 오퍼레이션이 수행된 결과를 나타낸다.

도면에 도시된 바와 같이 두 개의 TI 그룹내에는 버츄얼(virtual) FEC 블록들이 스킵될 수 있다.

도 72 내지 73은 도 69 내지 도 71에서 설명한 TI의 역과정인 타임 디인터리빙을 나타낸다. 구체적으로 도 72는 첫번째 TI 그룹에 대한 타임 디인터리빙을 나타내며 도 73은 두번째 TI 그룹에 대한 타임 디인터리빙을 나타낸다.

도 72는 본 발명의 일 실시예에 따른 타임 디인터리빙의 라이팅 (writing) 과정을 나타낸다.

이 경우, 도 68에서 설명한 파라미터는 동일하게 적용될 수 있다.

도면의 왼쪽에 도시된 블록은 TI 메모리 어드레스 어레이(memory address array)를 나타내며, 도면의 가운데 도시된 블록은 타임 디인터리버에 입력된 첫번째 TI 그룹을 나타내며, 도면의 오른쪽에 도시된 블록은 연속한 첫번째 TI 그룹에 대해 스킵된 버츄얼(virtual) FEC 블록들을 고려하여 수행된 라이팅 (writing) 과정을 나타낸다.

도면에 도시된 바와 같이, TI 과정에서 스킵된 2 개의 버츄얼 (virtual) FEC 블록들은 정확한 리딩 (reading) 오퍼레이션을 위해 라이팅 (writing) 과정에서 복원될 수 있다. 이 경우, 스킵된 2 개의 버츄얼 (virtual) FEC 블록들의 위치 및 양은 임의의 알고리즘을 통해 추정될 수 있다.

도 73은 본 발명의 다른 실시예에 따른 타임 디인터리빙의 라이팅 (writing) 과정을 나타낸다.

도면의 왼쪽에 도시된 블록은 TI 메모리 어드레스 어레이(memory address array)를 나타내며, 도면의 가운데 도시된 블록은 타임 디인터리버에 입력된 두번째 TI 그룹을 나타내며, 도면의 오른쪽에 도시된 블록은 연속한 두번째 TI 그룹에 대해 스킵된 버츄얼(virtual) FEC 블록들을 고려하여 수행된 라이팅 (writing) 과정을 나타낸다.

도면에 도시된 바와 같이, TI 과정에서 스킵된 1 개의 버츄얼 (virtual) FEC 블록들은 정확한 리딩 (reading) 오퍼레이션을 위해 라이팅 (writing) 과정에서 복원될 수 있다. 이 경우, 스킵된 1 개의 버츄얼 (virtual) FEC 블록들의 위치 및 양은 임의의 알고리즘을 통해 추정될 수 있다.

도 74는 본 발명의 다른 실시예에 따른 타임 디인터리빙의 리딩 (reading) 오퍼레이션을 나타내는 수학식이다.

수신기에서 사용되는 TDI 시프트 밸류는 송신기에서 사용된 시프트 밸류에 의해 결정될 수 있으며, 스킵 오퍼레이션 (skip operation)은 송신부와 유사하게 리딩 (reading) 오퍼레이션에서 버츄얼 (virtual) FEC 블록들을 스킵하는 역할을 수행할 수 있다.

도 75는 본 발명의 일 실시예에 따른 타임 디인터리빙의 프로세스를 나타낸 순서도이다.

본 발명의 일 실시예에 따른 타임 디인터리버는 이니셜 밸류(initial value)를 셋업할 수 있다(S75000).

이후 본 발명의 일 실시예에 따른 타임 인터리버는 버츄얼 (virtual) FEC 블록들을 고려하여 실제 FEC 블록들을 라이팅 (writing)할 수 있다(S75100).

이후, 본 발명의 일 실시예에 따른 타임 인터리버는 템포럴 TDI 어드레스(temporal TDI address)를 생성할 수 있다(S75200).

이후, 본 발명의 일 실시예에 따른 타임 인터리버는 생성된 TDI 리딩 어드레스 (reading address)의 가용성 (availiability)를 평가할 수 있다(S75300). 이후, 본 발명의 일 실시예에 따른 타임 인터리버는 최종 TDI 리딩 어드레스 (reading address)를 생성할 수 있다(S75400).

이후, 본 발명의 일 실시예에 따른 타임 인터리버는 실제 FEC 블록들을 리딩(reading)할 수 있다(S75500).

도 76은 본 발명의 다른 실시예에 따른 타임 인터리버를 나타낸 블록도이다.

구체적으로, 본 발명의 일 실시예에 따른 타임 인터리버는 트위스티드 블록 인터리버(block interleaver)와 컨볼루션 인터리버(convolutional interleaver)를 포함할 수 있다. 본 발명의 일 실시예 따른 컨볼루션 인터리버는 전술한 인터리빙 방법을 사용할 수 있다.

본 발명의 일 실시예에 따른 타임 인터리버는 블록 인터리빙(또는 트위스티드 블록 인터리빙)동작을 수행한 후, 컨볼루션 인터리빙 동작을 수행할 수 있다.

본 발명의 일 실시예에 따른 타임 인터리버의 각 인터리버 블록은 전술한 트위스티드 블록 인터리빙 및 컨볼루션 인터리빙 방법을 수행할 수 있다. 따라서 본 발명의 일 실시예에 따른 타임 인터리버는 인터리빙 프레임(Interleaving frame, IF) 내의 FEC 블록의 개수가 일정한 컨스탄트 비트 레이트(Constant bit rate, CBR) 시스템뿐만 아니라 인터리빙 프레임 내의 FEC 블록의 개수가 변하는 베리어블 비트 레이트(Variable bit rate, VBR) 시스템에도 적용될 수 있다.

구체적으로 본 발명의 일 실시예에 따른 타임 인터리버는 인터리빙 프레임(IF)를 기반으로 동작할 수 있다. 이 경우, 각 인터리빙 프레임은 인터리빙 유닛(Interleaving Unit)으로 분할되어 컨볼루션 인터리버에 입력될 수 있다.

이하, 타임 인터리버 동작의 일 실시예로서, CBR 시스템이며, FEC 블록의 크기가 30, IU는 3인 경우를 설명한다.

도 77 내지 도 79은 본 발명의 일 실시예에 따른 트위스티드 블록 인터리빙 동작과 컨볼루션 인터리빙 동작을 나타낸 도면이다.

구체적으로 도 77는 트위스티드 블록 인터리빙 동작을 나타낸 도면이다. 상술한 바와 같이 본 발명의 일 실시예에 따른 인터리빙 동작은 인터리빙 프레임(Interleaving Frame)을 기반으로 수행될 수 있다. 도면의 좌측은 각 IF에 적용되는 다이아고널 와이즈 리딩 프로세스(diagonal-wise reading process)을 나타낸다. 도면의 우측은 본 발명의 일 실시예에 따른 트위스티드 블록 인터리버의 출력 IF에 적용되는 다이아고널 와이즈 라이팅 프로세스(diagonal-wise writing process)를 나타낸다. 각 IF에 적용되는 구체적인 트위스티드 블록 인터리빙 동작은 전술한 내용과 동일하므로 생략한다.

도 78 내지 도 79는 컨볼루션 인터리빙 동작을 나타낸 도면이다.

구체적으로 도 78는 컨볼루션 인터리빙 동작을 나타내며, 도 79은 컨볼루션 인터리버의 리딩 동작(reading operation)에 따른 출력(output) 프레임을 나타낸다. 본 도면들에 도시된 컨볼루션 인터리빙 동작은 IF를 기반으로 수행되며, 컨볼루션 인터리버의 리딩 동작은 프레임을 기반으로 수행될 수 있다. 구체적인 세부 동작은 전술한 내용과 동일하다.

도 80은 본 발명의 일 실시예에 따른 타임 디인터리버를 나타낸 블록도이다.

구체적으로 본 발명의 일 실시예에 따른 타임 디인터리버는 도 76 내지 도 79에서 설명한 본 발명의 일 실시예에 따른 타임 인터리버의 역과정을 수행할 수 있다. 본 발명의 일 실시예에 따른 타임 디인터리버는 컨볼루션 디인터리버(convolutional deinterleaver)와 트위스티드 블록 디인터리버(block deinterleaver)를 포함할 수 있다.

도 81은 타임 인터리버 및 타임 디인터리버의 메모리 구성(memory configuration)을 도시한 도면이다. 도면의 좌측은 송신단의 타임 인터리버의 메모리 구성을 도시하며, 도면의 우측은 수신단의 타임 디인터리버의 메모리 구성을 도시한다.

수신단의 타임 디인터리버의 메모리 구성은 송신단의 타임 인터리버의 메모리 구성의 역방향으로 설계될 수 있다. 구체적으로 수신단의 타임 디인터리버의 메모리 구성은 도 78에 도시된 송신단의 컨볼루션 인터리빙 동작을 고려하여 설계될 수 있다.

도 82는 본 발명의 일 실시에에 따른 타임 디인터리빙 동작을 나타낸 도면이다. 구체적으로 도 82는 도 76 내지 도 79에서 설명한 타임 인터리빙의 역동작에 상응하는 타임 디인터리빙 동작을 나타낸다. 따라서, 각 프레임에 대해 컨볼루션 디인터리빙 수행 후, 트위스티드 블록 디인터리빙이 수행될 수 있다.

도 76 내지 도 82에서 설명한 트위스티드 블록 인터리빙(또는 디인터리빙) 및 컨볼루션 인터리빙(또는 디인터리빙) 각각의 동작은 전술한 본 발명의 일 실시예에 따른 인터리빙(또는 디인터리빙) 동작과 동일 할 수 있다.

도 83은 본 발명의 일 실시예에 따른 타임 인터리버의 구조를 나타낸 도면이다. 본 발명의 일 실시예에 따른 타임 인터리버는 하이브리드 타임 인터리버(Hybrid Time Interleaver)라고 호칭할 수 있다.

도 83에 도시된 바와 같이 본 발명의 일 실시예에 따른 타임 인터리버는 인트라 프레임 인터리빙(Intra frame interleaving)과 인터 프레임 인터리빙(Inter frame interleaving)을 수행할 수 있다. 구체적으로 상술한 트위스티드 블록 인터리버가 인트라 프레임 인터리빙을, 컨볼루션 인터리버가 인트라 프레임 인터리빙을 수행할 수 있다. 각 인터리빙(인터리버) 블록의 동작은 전술한 내용과 동일하다.

도 84은 컨볼루션 인터리빙 이후 리딩 오퍼레이션(reading operation) 동작을 나타낸 도면이다. 구체적으로리딩 오퍼레이션 동작 과정과 리딩(reading) 결과 출력을 나타낸다. 이하, CBR 시스템이며, FEC 블록의 크기가 30, IU는 3인 경우의 구체적인 리딩 오퍼레이션 동작을 설명한다. 본 발명의 일 실시예에 따른 컨볼루션 인터리버의 리딩 동작은 IF(인터리빙 프레임)을 기반으로 수행될 수 있다. 즉, 도면에 도시된 바와 같이 동일한 프레임 내에서 IF 별로 순서대로 행 방향(row-wise)으로 리딩 동작을 수행할 수 있다.

도 85는 본 발명의 일 실시예에 따른 타임 디인터리버(Time Deinterleaver)의 구조를 나타낸 도면이다. 본 발명의 일 실시예에 따른 타임 디인터리버는 도 50에서 설명한 하이브리드 타임 인터리버의 역 과정을 수행할 수 있다. 따라서 본 발명의 일 실시예에 따른 타임 디인터리버는 하이브리드 타임 디인터리버(Hybrid Time Deinterleaver)라고 호칭할 수 있다.

본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버는 인터 프레임 디인터리빙(Inter frame deinterleaving)과 인트라 프레임 디인터리빙(Intra frame deinterleaving)을 수행할 수 있다.

도 86 내지 도 87는 본 발명의 일 실시예에 따른 타임 디인터리빙의 동작을 나타낸 도면이다.

도 86은 본 발명의 일 실시예에 따른 컨볼루션 디인터리빙 동작을 나타낸 도면이다. 도 86에 도시된 컨볼루션 디인터리빙 동작은 도 78에서 설명한 컨볼루션 인터리빙 역동작에 해당할 수 있다. 구체적으로 도 86은 도 81에서 설명한 타임 디인터리버의 메모리 구성을 갖는 타임 디인터리버의 구체적인 동작을 나타낸 도면이다. 도 86의 좌측은 타임 디인터리버로 입력되는 인터리빙 프레임(IF inputs to time deinterleaver)을 도시하는 도면이다.

도 86의 본 발명의 일 실시예에 따른 컨볼루션 디인터리빙 동작은 프레임 간 수행되며, 컨볼루션 디인터리버는 입력 프레임들을 IF 단위로 출력할 수 있다.

도 87는 본 발명의 일 실시예에 따른 트위스티드 디인터리빙 동작을 나타낸 도면이다.

도 87에 도시된 트위스티드 디인터리빙 동작은 도 77에서 설명한 트위스티드 인터리빙 역동작에 상응할 수 있다. 도 87의 좌측은 컨볼루션 디인터리버의 출력 IF를 나타낸다. 도 87의 우측은 트위스티드 블록 디인터리버의 출력 IF를 나타낸다. 구체적은 본 발명의 일 실시예에 따른 트위스티드 디인터리버는 다이아고널 와이즈 리딩 프로세스(diagonal-wise reading process)와 다이아고널 와이즈 라이팅 프로세스(diagonal-wise writing process)를 순차적으로 수행할 수 있다. 결과적으로 트위스티드 블록 디인터리버는 도 64에 도시된 입력 IF와 동일한 IF를 출력할 수 있다.

이하, PLP (Physical Layer Pipe) 모드에 따라 컨볼루션 인터리버(Convolution Interleaver, CI)와 블록 인터리버(Block Interleaver, BI)를 선택적으로 사용하거나, 모두 사용하는 타임 인터리버의 구조 및 타임 인터리빙 방법을 설명한다. 본 발명의 일 실시예에 따른 PLP는 상술한 DP와 동일한 개념으로 사용되는 피지컬 패스(physical path)로서, 호칭은 설계자의 의도에 따라 변경 가능하다.

본 발명의 일 실시예에 따른 PLP 모드는 방송 신호 송신기 또는 방송 신호 송신 장치에서 처리하는 PLP 개수에 따라 싱글 PLP(single PLP) 모드 또는 멀티플 PLP(multiple PLP)모드를 포함할 수 있다. 싱글 PLP 모드는 방송 신호 송신 장치에서 처리하는 PLP 개수가 하나인 경우를 의미한다. 싱글 PLP 모드는 싱글 PLP로 호칭할 수도 있다.

멀티플 PLP모드는 방송 신호 송신 장치에서 처리하는 PLP 개수가 하나 이상인 경우로서,멀티플 PLP 모드는 멀티플 PLP로 호칭할 수도 있다.

본 발명에서는 PLP 모드에 따라 서로 다른 타임 인터리빙 방법을 적용하는 타임 인터리빙을 하이브리드 타임 인터리빙(Hybrid Time Interleaving)이라 호칭할 수 있다. 본 발명의 일 실시예에 따른 하이브리드 타임 인터리빙은 멀티플 PLP 모드의 경우, 각 PLP별로 (혹은 PLP 레벨에서) 적용된다.

도 88는 PLP 개수에 따라 적용하는 인터리빙 타입을 표로 도시한 도면이다. 본 발명의 일실시예에 따른 타임 인터리버는 PLP_NUM의 값을 기반으로 인터리빙 타입(Interleaving type)이 결정될 수 있다. PLP_NUM는 PLP 모드를 나타내는 시그널링 필드(signaling field) 이다. PLP_NUM의 값이 1인 경우, PLP 모드는 싱글 PLP이다. 본 발명의 일 실시예에 따른 싱글 PLP는 컨볼루션 인터리버(Convolutional Interleaver, CI)만 적용될 수 있다.

PLP_NUM의 값이 1보다 큰 경우, PLP 모드는 멀티플 PLP이다. 본 발명의 일 실시예에 따른 멀티플 PLP는 컨볼루션 인터리버(Convolutional Interleaver, CI)와 블록 인터리버(Block Interleaver, BI)가 적용될 수 있다. 이 경우, 컨볼루션 인터리버는 인터 프레임 인터리빙(Inter frame interleaving)을 수행할 수 있으며, 블록 인터리버는 인트라 프레임 인터리빙(Intra frame interleaving)을 수행할 수 있다. 인터 프레임 인터리빙 및 인트라 프레임 인터리빙의 구체적인 내용은 전술한 내용과 동일하다.

도 89은 상술한 하이브리드 타임 인터리버 구조의 제 1 실시예를 포함하는 블록도이다. 제 1 실시예에 따른 하이브리드 타임 인터리버는 블록 인터리버(BI)와 컨볼루션 인터리버(CI)를 포함할 수 있다. 본 발명의 타임 인터리버는 BICM 체인(BICM chain) 블록과 프레임 빌더(Frame Builder) 사이에 위치할 수 있다. 도 89 내지 도 90에 도시된 BICM 체인 블록은 도 5에 도시된 BICM 블록의 처리 블록(5000) 중 타임 인터리버(5050)를 제외한 블록들을 포함할 수 있다. 도 89 내지 도 90에 도시된 프레임 빌더는 도 1의 프레임 빌딩(1020)블록의 동일한 역할을 수행할 수 있다.

상술한 바와 같이 하이브리드 타임 인터리버 구조의 제 1 실시예에 따른 블록 인터리버는 PLP_NUM 값에 따라 적용 여부가 결정될 수 있다. 즉, PLP_NUM=1인 경우, 블록 인터리버는 적용되지 않고(블록인터리버 오프(off)), 컨볼루션 인터리버만 적용된다. PLP_NUM>1인 경우, 블록 인터리버와 컨볼루션 인터리버가 모두 적용(블록 인터리버 온(on))될 수 있다. PLP_NUM>1인 경우 적용되는 컨볼루션 인터리버의 구조 및 동작은 PLP_NUM=1인 경우 적용되는 컨볼루션 인터리버의 구조 및 동작과 동일하거나 유사할 수 있다.

도 90은 상술한 하이브리드 타임 인터리버 구조의 제 2 실시예를 포함하는 블록도이다.

하이브리드 타임 인터리버 구조의 제 2 실시예에 포함되는 각 블록의 동작은 도 89에서 설명한 내용과 동일하다. 하이브리드 타임 인터리버 구조의 제 2 실시예에 따른 블록 인터리버는 PLP_NUM 값에 따라 적용 여부가 결정될 수 있다. 제 2 실시예에 따른 하이브리드 타임 인터리버의 각 블록들은 본 발명의 실시예에 따른 동작들을 수행할 수 있다. 이 때, PLP_NUM=1인 경우와 PLP_NUM>1인 경우 적용되는 컨볼루션 인터리버의 구조 및 동작이 서로 다를 수 있다.

도 91은 하이브리드 타임 디인터리버의 구조의 제 1 실시예를 포함하는 블록도이다.

제 1 실시예에 따른 하이브리드 타임 디인터리버는 상술한 제 1 실시예에 따른 하이브리드 타임 인터리버의 역동작에 상응하는 동작을 수행할 수 있다. 따라서, 도 91의 제 1 실시예에 따른 하이브리드 타임 디인터리버는 컨볼루션 디인터리버(Convolutional deinterleaver, CDI)와 블록 디인터리버(Block deinterleaver, BDI)를 포함할 수 있다.

PLP_NUM>1인 경우 적용되는 컨볼루션 디인터리버의 구조 및 동작은 PLP_NUM=1인 경우 적용되는 컨볼루션 디인터리버의 구조 및 동작과 동일하거나 유사할 수 있다.

하이브리드 타임 디인터리버 구조의 제 1 실시예에 따른 블록 디인터리버는 PLP_NUM 값에 따라 적용 여부가 결정될 수 있다. 즉, PLP_NUM=1인 경우, 블록 디인터리버는 적용되지 않고(블록 디인터리버 오프(off)), 컨볼루션 디인터리버만 적용된다.

하이브리드 타임 디인터리버의 컨볼루션 디인터리버는 인터 프레임 디인터리빙(Inter frame deinterleaving)을 수행할 수 있으며, 블록 디인터리버는 인트라 프레임 디인터리빙(Intra frame deinterleaving)을 수행할 수 있다. 인터 프레임 디인터리빙 및 인트라 프레임 디인터리빙의 구체적인 내용은 전술한 내용과 동일하다.

도 91 내지 도 92에 도시된 BICM 디코딩(BICM decoding) 블록은 도 89 내지 도 90의 BICM 체인(BICM chain)블록의 역동작을 수행할 수 있다.

도 92는 하이브리드 타임 디인터리버의 구조의 제 2 실시예를 포함하는 블록도이다.

제 2 실시예에 따른 하이브리드 타임 디인터리버는 상술한 제 2 실시예에 따른 하이브리드 타임 인터리버의 역동작에 상응하는 동작을 수행할 수 있다. 하이브리드 타임 디인터리버 구조의 제 2 실시예에 포함되는 각 블록의 동작은 도 91에서 설명한 내용과 동일할 수 있다.

하이브리드 타임 디인터리버 구조의 제 2 실시예에 따른 블록 디인터리버는 PLP_NUM 값에 따라 적용 여부가 결정될 수 있다. 제 2 실시예에 따른 하이브리드 타임 디인터리버의 각 블록들은 본 발명의 실시예에 따른 동작들을 수행할 수 있다. 이 때, PLP_NUM=1인 경우와 PLP_NUM>1인 경우 적용되는 컨볼루션 디인터리버의 구조 및 동작이 서로 다를 수 있다.

이하에서는 본 발명의 다른 실시예에 따른 타임 인터리버를 설명한다. 본 발명의 다른 실시예에 따른 타임 인터리버는 PLP 모드에 따라 셀 인터리빙, 블록 인터리빙 및 컨볼루셔널 인터리빙을 수행할 수 있다. 본 발명의 일 실시예에 따른 인터리버는 타임 인터리버 또는 하이브리드 인터리버라고 호칭될 수 있으며, 셀 인터리버, 블록 인터리버 및 컨볼루셔널 인터리버를 포함포함 할 수 있다.

블록 인터리버 및 컨볼루셔널 인터리버는 하이브리드 타임 인터리버로 호칭될 수 있다. 이하에서 설명하는 하이브리드 타임 인터리버는 도 88 내지 도 92에서 설명한 하이브리드 타임 인터리버의 다른 실시예로서 PLP 모드에 따라 동작할 수 있다.

각 장치의 호칭 및 위치 등은 설계자의 의도에 따라 변경 가능하다.

도 93은 본 발명의 일 실시예에 따른 인터리버 구조를 나타내는 도면이다. 본 발명의 일 실시예에 따른 인터리버는 도면에 도시된 바와 같이 셀 인터리버(Cell interelaver)와 하이브리드 타임 인터리버를 포함할 수 있다. 본 발명의 일 실시예에 따른 인터리버는 셀 인터리버, 하이브리드 타임 인터리버 이외에 기타 다른 인터리버(other interleaver)를 더 포함할 수 있다. 기타 인터리버는 설계자의 의도에 따라 다양한 방식의 인터리빙을 수행할 수 있다.

또한, 본 발명에서 멀티플 PLP는 M-PLP 또는 PLP_NUM>1로 표현될 수 있으며, 싱글 PLP는 S-PLP 또는 PLP_NUM=1로 표현될 수 있다. PLP 모드에 대한 정보는 신호 프레임 내에서 PLP_NUM 시그널링 필드를 통해 전송되며, PLP_NUM 값은 셀 인터리버 및/또는 하이브리드 타임 인터리버 이후에 위치하는 멀티플렉서에 입력될 수 있다.

본 발명의 일 실시예에 따른 PLP_NUM은 신호 프레임 내의 프리앰블 또는 프리앰블 심볼에 포함될 수 있다. 본 발명의 일 실시예에 따른 프리앰블 또는 프리앰블 심볼은 L1 시그널링 필드를 포함할 수 있으며, 상술한 PLP_NUM 필드는 L1 시그널링 필드에 포함될 수 있다. PLP_NUM 필드는 도 14 내지 도 15에서 설명한 NUM_DP 필드와 동일한 개념으로, 호칭은 설계자의 의도에 따라 변경될 수 있다.

본 발명의 일 실시예에 따른 셀 인터리버는 PLP 모드에 따라 동작할 수 있으며, 셀 인터리버에 대응하는 수신부의 셀 디인터리버는 메모리없이 동작할 수 있다. 본 발명의 일 실시예에 따른 셀 인터리버는 모디파이드 셀 인터리버(modified)로 호칭할 수 있다. 구체적으로 본 발명의 일 실시예에 따른 셀 인터리버는 PLP 모드에 따라 생략되거나 본 발명의 일 실시예에 따른 셀 인터리버의 동작은 PLP 모드에 따라 변경될 수 있다 . 셀 인터리버의 구체적인 동작 과정은 후술한다.

셀 인터리빙 이후, 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버는 PLP 모드에 따른 하이브리드 타임 인터리빙을 수행할 수 있다. 구체적으로, PLP 모드가 멀티플 PLP인 경우, 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버는 트위스티드 블록 인터리빙 및 컨볼루셔널 인터리빙을 수행할 수 있다. 이 경우 컨볼루션 인터리빙은 DVB-NGH 시스템과 같은 종래 방식의 컨볼루션 인터리빙이 될 수 있으며, 이를 NGH-CI라 호칭할 수 있다. 컨볼루션 인터리빙 방식은 설계자의 의도에 따라 변경가능하다.

PLP 모드가 싱글 PLP인 경우, 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버는 트위스티드 블록 인터리빙을 수행하지 않고 임의의 컨볼루션 인터리빙만을 수행할 수 있다. 임의의 컨볼루션 인터리빙은 상술한 컨벤셔널 컨볼루션 인터리빙(conventional CI) 또는 NGH-CI가 아닌 컨볼루션 인터리버를 의미할 수 있으며, 이는 설계자의 의도에 따라 변경가능한 사항이다.

도면에 도시된 바와 같이 PLP 모드가 멀티플 PLP인 경우, 하이브리드 타임 인터리버는 트위스티드 블록 인터리버와 컨볼루셔널 인터리버를 포함할 수 있다. 이 경우, 트위스티드 블록 인터리버의 상태는 온 (on)으로 표현될 수 있다.

PLP 모드가 싱글 PLP인 경우, 하이브리드 타임 인터리버는 컨볼루셔널 인터리버만을 포함할 수 있다. 따라서 트위스티드 블록 인터리버의 상태는 오프 (off)로 표현될 수 있다.

본 발명의 일 실시예에 따른 블록 인터리버의 상태는 상술한 PLP_NUM 필드를 기반으로 변경될 수 있다.

도 94는 PLP 모드가 M-PLP인 경우, 본 발명의 일 실시예에 따른 인터리버의 구조를 나타낸 도면이다.

구체적으로 도 94는 M-PLP인 경우, 인터리버의 메모리 구조를 나타낸 도면이다. 인터리버의 구조 및 순서는 도 93에서 설명한 내용과 동일하므로 생략한다.

도 94에 도시된 바와 같이 본 발명의 일 실시예에 따른 타임 인터리버에 포함되는 셀 인터리버와 하이브리드 타임 인터리버에 포함되는 트위스티드 블록 인터리버는 더블 메모리(double memory)를 기반으로 동작할 수 있다. 구체적으로 더블 메모리는 메모리 뱅크 A와 메모리 뱅크 B를 포함하며, 메모리 뱅크 A로 TI 블록들이 순차적으로 입력 및 라이트(write 또는 writing)되고, 메모리 뱅크 B에서 리드 아웃(read out) 된다

프레임 생성(frame building)처리 과정에 앞서, 인터리버는 각 PLP 처리에 있어 버퍼(buffer)와 같은 역할을 수행할 수 있다. 이는 멀티플 PLP로 구성된 신호 프레임을 생성하기 위함이다. 도 94에 도시된 트위스티드 블록 인터리버(TBI)와 컨볼루션 인터리버(CI)의 메모리가 상술한 버퍼의 동작을 수행할 수 있다. 각 PLP에 대해, 제 1 TI 블록은 TBI의 제 1 메모리에 라이팅(writing) 될 수 있다. 이후, 제 2 TI 블록은 TBI의 제 2 메모리에 라이팅(writing) 될 수 있으며, 동시에 TBI의 제 1 메모리는 제 1 TI 블록에 대해 리딩 동작을 수행할 수 있다. 동시에, 제 1 메모리로부터 리딩 아웃(read out)된 TI 블록(인트라 프레임 인터리빙 TI 블록)은 CI의 메모리로 전송된다. 상술한 TI 블록의 전송은 선입선출(FIFO, first-in-first-out) 쉬프트 레지스터 프로세스(process) 등과 같은 방법을 기반으로 수행될 수 있다. 인트라 프레임 인터리빙 동작은 TBI 에 의해 동작될 수 있다. 반면, 인터 프레임 인터리비 동작은 TBI와 CI가 함께 수행될 수 있다. 트위스티드 블록의 총 메모리, 컨볼루션 인터리버 그리고 셀 인터리버는 PLP에 할당된(allocated) 총 메모리를 초과하지 않는다. 또한, 각 TI 블록(그룹)의 총 메모리는 최대 메모리 크기를 초과하지 않는다. 최대 메모리의 크기는 설계자의 의도에 따라 변경 가능하다.

만약, 타임 인터리버 이후에 셀 인터리버가 위치하면, 수신단에서는 송신단의 역과정으로서, 셀 디인터리버 이후에 타임 디인터리버가 위치할 수 있다. 이 경우, 본 발명의 일 실시예에 따른 프레임 빌더(Frame Builder, 1020) 또는 프레임 파서(Frame Parser, 9010)는 TI block (또는 인터리빙 프레임, 인터리빙 유닛) 단위 기반으로 프레임 빌딩 또는 프레임 파싱 동작을 수행할 수 있다. 이후, 본 발명의 일 실시예에 따른 셀 디인터리버는 셀(cell) 단위 기반으로 셀 인터리빙을 수행하고, 타임 디인터리버는 TI block (또는 인터리빙 프레임, 인터리빙 유닛) 단위 기반으로 타임 인터리빙을 처리할 수 있다. 이 때, 데이터의 처리 단위가 TI block (또는 인터리빙 프레임, 인터리빙 유닛)에서 셀(cell) 단위로, 다시 셀 단위가 TI block (또는 인터리빙 프레임, 인터리빙 유닛)으로 변경됨에 따른 추가적인 매핑 정보 가 필요할 수 있다. 추가적인 매핑 정보는 L1 시그널링 필드를 통해 전송 될 수 있다. 이에 따라 L1 시그널링 정보의 양이 증가할 수 있고, 수신단의 데이터 처리의 복잡도 역시 증가할 수 있다. 따라서 본 발명의 일 실시예에 따른 인터리버와 같이, 셀 인터리버가 타임 인터리버 이전에 위치하는 경우, 방송 신호 수신 장치의 디인터리빙 과정에서 추가적인 매핑 정보가 필요하지 않으므로 발생 가능한 복잡도를 감소시킬 수 있는 장점이 있다.

도 95는 도 93 내지 도 94에서 설명한 인터리버의 동작에 상응하는 디인터리버의 구조를 나타낸 도면이다. 본 발명의 일 실시예에 따른 디인터리버의 동작은 상술한 인터리버 동작의 역순으로 수행될 수 있다. 따라서 본 발명의 일 실시예에 따른 디인터리버는 하이브리드 타임 디인터리빙, 기타 디인터리빙 및 셀 디인터리빙을 수행할 수 있다. 이 경우, 인터리버와 마찬가지로 PLP_NUM 값은 하이브리드 타임 디인터리버 이전에 위치하는 멀티플렉서 및/또는 셀 디인터리버에 입력될 수 있다.

또한, PLP_NUM 필드가 지시하는 PLP 모드에 따라 본 발명의 일 실시예에 따라 하이브리드 타임 디인터리버는 컨볼루셔널 디인터리빙을 수행한 뒤, (트위스티드) 블록 디인터리빙을 수행하거나(트위스티드 블록 디인터리버 온(On)), 수행하지 않을 수 있다(트위스티드 블록 디인터리버 오프(Off)).

도 93에 언급한 바와 같이 본 발명의 일 실시예에 따른 PLP_NUM은 신호 프레임 내의 프리앰블 또는 프리앰블 심볼에 포함될 수 있다. 본 발명의 일 실시예에 따른 프리앰블 또는 프리앰블 심볼은 L1 시그널링 필드를 포함할 수 있으며, 상술한 PLP_NUM 필드는 L1 시그널링 필드에 포함될 수 있다. 따라서, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 L1 시그널링 필드가 포함하는 PLP_NUM 필드 값을 획득하여 타임 디인터리빙을 수행할 수 있다.

이하에서는 본 발명의 일 실시예에 따른 셀 인터리버(cell interlever) 또는 모디파이드 셀 인터리버(modified cell interleaver) 상세 동작을 설명한다.

도 96은 셀 인터리버의 리딩-라이팅(reading-writing) 동작 과정을 나타낸 수학식이다. 본 발명의 일 실시예에 따른 수학식의 구체적인 설명은 도면에 기재된 바와 동일하다. 본 발명의 일 실시예에 따른 퍼뮤테이션 펑션 Lr(q)(permutation function or random generator)는 임의의 PRBS(Pseudorandom binary sequence) 일 수 있다. 또한 본 발명의 일실시 예에 따른 임의의 PRBS는 DVB-T2 (또는 DVB-NGH)의 셀 인터리버 또는 프리퀀시 인터리버 동작 시 사용되는 PRBS(Pseudorandom binary sequence)를 포함할 수 있다.

본 발명의 일 실시예에 따른 퍼뮤테이션 펑션은 인터리빙 시퀀스로 호칭할 수 있다.

도 97은 본 발명의 일 실시예에 따른 셀 인터리버에 적용될 수 있는 쉬프트 밸류(shift value)와 이에 따른 인터리빙 시퀀스를 수학식으로 나타낸 도면이다. 본 발명의 일 실시예에 따른 셀 인터리버에 적용될 수 있는 쉬프트 밸류는 PLP 모드에 따라 달라질 수 있다. S-PLP인 경우, 쉬프트 밸류는 P(0)으로 고정값(fixed value)을 가질 수 있다. 또는 S-PLP인 경우, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 셀 인터리버 동작을 생략하고 타임 인터리버 동작만 수행할 수도 있다. 반면, M-PLP인 경우, 쉬프트 밸류는 P(r)로 r값에 따라 가변하는 값(variable value)을 가질 수 있다.

Lr(q)는 퍼뮤테이션 펑션(permutation fuction) 또는 인터리빙 시퀀스(interleaving sequence)를 지시한다. L0(q)는 베이직 퍼뮤테이션 펑션을 의미한다.

따라서, 쉬프트 밸류가 고정값인지 가변하는 값인지에 따라 퍼뮤테이션 펑션도 각각 고정 또는 가변할 수 있다.

본 발명의 일 실시예 에 따른 셀 인터리버 이후의 블록 인터리버는 트위스티드 블록 인터리버 또는 임의의 블록 인터리버일 수 있다. 이하 도 98 내지 도 103에서는 본 발명의 일 실시예에 따른 트위스티드 블록 인터리버의 동작을 설명한다. 본 발명의 일 실시예에 따른 블록 인터리버는 전술한 바와 같이 셀 인터리버 이후에 동작할 수 있다.

도 98은 VBR(variable bit rate) 시스템인 경우 트위스티드 리딩(twisted reading) 동작에 필요한 관련 파라미터(parameter) 정의 및 버츄얼 FEC 블록(virtual FEC block)을 나타낸 도면이다.

도면의 좌측은 버츄얼 맥시멈 FEC 블록들의 개수와 TI 블록(또는 IF)에 포함된 액츄얼(actual) 맥시멈 FEC 블록들의 개수 및 맥시멈 FEC 블록들의 개수와 액츄얼(actual) FEC 블록들의 개수간의 차이를 나타낸 파라미터 및 버츄얼 (virtual) 맥시멈 FEC 블록들의 개수를 도출하기 위한 수학식을 나타낸다.

본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 경우, 본 발명의 일 실시예에 따른 타임 인터리버는 버츄얼 (virtual) FEC 블록들을 고려하여 TI 그룹들에 대한 인터리빙을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 타임 인터리버는 리딩(reading) 동작에서 버츄얼 (virtual) FEC 블록들에 해당되는 메모리-인덱스 (memory-index)가 발생하는 경우 상술한 스킵 오퍼레이션을 수행할 수 있다. 이후 라이팅 (writing) 동작 시, 입력된 TI 그룹의 FEC 블록들의 개수와 리딩 (reading)시 출력 TI 그룹의 FEC 블록들의 개수를 일치 시킨다. 결과적으로, 본 발명의 일 실시예에 따른 타임 인터리빙에 따르면, 수신기에서 효율적인 싱글-메모리 디인터리빙(single-memory deinterleaving)을 수행하기 위하여 버츄얼 (virtual) FEC 블록을 삽입하더라도 스킵 오퍼레이션을 통해 실제 전송되는 데이터-레이트의 손실은 발생하지 않을 수 있다.

버츄얼 맥시멈 FEC 블록 개수는 액츄얼 맥시멈 FEC 블록의 개수에 따라 결정되며, 액츄얼 맥시멈 FEC 블록의 개수는 시그널링에 의해 정해진 값을 갖는다.

액츄얼 맥시멈 FEC 블록의 개수 는 설계자의 의도에 따라 L1 시그널링 (또는 L1 dynamic 필드) 을 통해 전송되거나, 송시기에서 정해진 값 (known data) 으로 지정될 수 있다.

도면의 우측은 TI 그룹 내에 버츄얼 (virtual) FEC 블록들이 삽입된 실시예를 나타낸다. 이 경우 상술한 바와 같이 버츄얼 (virtual) FEC 블록들은 액츄얼(actual) FEC 블록의 앞에 삽입될 수 있다.

본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록의 삽입 위치는 설계자의 의도에 따라 액츄얼(actual) FEC 블록의 앞에 삽입되거나 액츄얼(actual) FEC 블록들의 사이에 삽입될 수 있다.

액츄얼 맥시멈 FEC 블록은 실제 맥시멈 FEC 블록이라 호칭할 수 있다.

도 99는 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.

도면에 도시된 수학식은 각 TI 블록 단위로 적용되는 트위스티드 블록 인터리빙을 나타낸다. 수학식에 도시된 바와 같이, 시프트 밸류는 TI 블록에 포함된 버츄얼 맥시멈 FEC 블록 개수를 기반으로 계산될 수 있다.

본 발명의 일 실시예에 따른 하이브리드 타임 인터리버 동작에 사용되는 파라미터들은 수퍼 프레임 내에서 버츄얼 맥시멈 FEC 블록 개수를 갖는 TI 블록을 기준으로 결정된다.

결정된 버츄얼 맥시멈 FEC 블록을 가장 많이 포함하고 있는 TI 블록의 FEC 블록 개수보다 적은 FEC 블록을 갖는 TI 블록이 있을 수 있다. 이 경우, 부족한 FEC 블록의 개수에 해당하는 버츄얼 (virtual) FEC 블록들을 해당 TI 블록에 추가할 수 있다.

본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들은 실제 FEC 블록들 앞에 삽입될 수 있다. 이후, 본 발명의 일 실시예에 따른 타임 인터리버는 버츄얼 (virtual) FEC 블록들을 고려하여 하나의 트위스티드 로-컬럼 블록 인터리빙 룰(twisted row-column block interleaving rule)을 이용하여 TI 그룹들에 대한 인터리빙을 수행할 수 있다. 또한 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버는 리딩(reading) 동작에서 버츄얼 (virtual) FEC 블록들에 해당되는 메모리-인덱스 (memory-index)가 발생하는 경우 상술한 스킵 오퍼레이션을 수행할 수 있다. 이후 라이팅 (writing) 동작 시, 입력된 TI 그룹의 FEC 블록들의 개수와 리딩 (reading)시 출력 TI 그룹의 FEC 블록들의 개수를 일치 시킨다. 결과적으로, 본 발명의 일 실시예에 따른 타임 인터리빙에 따르면, 수신기에서 효율적인 싱글-메모리 디인터리빙(single-memory deinterleaving)을 수행하기 위하여 버츄얼 (virtual) FEC 블록을 삽입하더라도 스킵 오퍼레이션을 통해 실제 전송되는 데이터-레이트의 손실은 발생하지 않을 수 있다.

도 100 은 VBR(variable bit rate) 시스템이며 쉬프트 밸류(shift value, ST)가 1로 고정된 경우, 트위스티드 리딩(twisted reading) 동작에 필요한 관련 파라미터(parameter) 정의 및 버츄얼 FEC 블록(virtual FEC block)을 나타낸 도면이다.

도면의 우측은 TI 그룹 내에 버츄얼 (virtual) FEC 블록들이 삽입된 실시예는 도 98과 동일하다. 쉬프트 밸류가 1로 고정된 경우, 버츄얼 맥시멈 FEC 블록의 개수(N’FEC_TI_max)는 필요하지 않다.

도 101은 쉬프트 밸류(ST)가 1로 고정된 경우, 본 발명의 일 실시예에 따른 버츄얼 (virtual) FEC 블록들이 삽입된 이후 트위스티드 리딩 (twisted reading) 동작을 나타낸 수학식이다.

쉬프트 밸류가 1로 고정된 경우, 버츄얼 맥시멈 FEC 블록의 개수(N’FEC_TI_max)는 필요하지 않다. 따라서 쉬프트 밸류(ST)가 1로 고정된 경우, 본 발명의 일 실시예에 따른 트위스티드 리딩 (twisted reading)은 액츄얼 FEC 블록의 개수(NFEC_TI)를 기반으로 동작함을 알 수 있다.

상술한 바와 같이 도면에 표시된 스킵 오퍼레이션은 트위스티드 리딩(twisted reading) 동작에서 버츄얼 (virtual) FEC 블록들을 스킵하는 역할을 수행할 수 있다.

도 102는 쉬프트 밸류(ST)에 따른 본 발명의 일 실시예에 따른 트위스티드 리딩 (twisted reading) 동작을 나타낸다.

구체적으로 도 102는 NFEC_TI_max=2, NFEC_TI=2, Ncells=6 인 경우, 본 발명의 일 실시예에 따른 트위스티드 리딩(twisted reading) 동작을 나타내는 도면이다. 도102의 상단에는 트위스티드 리딩 동작에 필요한 파라미터들의 값과 쉬프트 밸류들을 도시한다.

도 102의 중단은 쉬프트 밸류가 2인 경우(ST=2)의 트위스티드 리딩 동작을 구체적으로 도시한 도면이다. 도 98 내지 도 99에서 설명한 트위스티드 리딩 동작에 필요한 파라미터 및 수학식을 기반으로 한다.

도 102의 하단은 쉬프트 밸류가 1인 경우(ST=1)의 트위스티드 리딩 동작을 구체적으로 도시한 도면이다. 도 100 내지 도 101에서 설명한 트위스티드 리딩 동작에 필요한 파라미터 및 수학식을 기반으로 한다.

도 102가 도시하는 트위스티드 리딩 동작은 도 77에서 상술한 트위스티드 블록인터리빙 동작의 다른 실시예일 수 있다. 도면에 도시된 바와 같이 본 발명의 일 실시예에 따른 트위스티드 리딩 동작은 해당 TI 블로에 대해 쉬프트 밸류에 따라 로우(row) 방향으로 스킵(skip)할 수 있고, 이후, 대각선 컬럼 방향으로 리딩될 수 있다.

도 103은 기존의 블록 인터리버의 리딩 동작을 나타내는 실시예이다. 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버는 상술한 바와 같이 트위스티드 블록 인터리빙 이외에도 다른 방식을 사용하는 블록 인터리빙을 수행할 수 있다. 여기서 다른 방식이란, 기존의 알려진 블록 인터리빙 방식을 포함할 수 있다.

이하에서는, 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버에 포함되는 컨볼루션 인터리버의 동작에 대하여 설명한다. 이하에서 설명하는 컨볼루션 인터리버의 동작은 멀티플 PLP에 대하여 트위스티드 블록 인터리버 또는 블록 인터리버의 동작 이후에 동작하는 경우에 해당한다.

도 104는 본 발명의 일 실시예에 따른 컨볼루션 인터리버의 동작에 필요한 파라미터들을 나타낸다. 본 발명의 일 실시예에 따른 컨볼루션 인터리버는 DVB-NGH 표준에 기재된 컨볼루션 인터리버일 수 있다. 이하, 명세서 및 도면에서 NGH-CI라 호칭할 수 있다. 본 발명의 일 실시예에 따른 컨볼루션 인터리버는 인터리빙 유닛을 기반으로 동작할 수 있다. 이 경우, 각 TI 블록 또는 IF는 인터리빙 유닛(Interleaving Unit)으로 분할되어 컨볼루션 인터리버에 입력될 수 있다.

본 발명의 일 실시예에 인터리빙 프레임(Interleaving frame, IF)은 일정한 개수의FEC 블록을 포함하는 컨스탄트 비트 레이트(Constant bit rate, CBR) 시스템뿐만 아니라 인터리빙 프레임 내의 FEC 블록의 개수가 변하는 베리어블 비트 레이트(Variable bit rate, VBR) 시스템에도 적용될 수 있다. 따라서 인터리빙 프레임으부터 분할된 인터리빙 유닛은 하나 이상의 FEC 블록을 포함할 수 있고, 설계자의 의도에 따라 하나의 인터리빙 유닛에 포함되는 FEC 블록의 개수는 변경 가능하다.

도면에 기재된 각 파라미터가 지시하는 정보를 설명한다.

NFEC_TI_max는 상술한 바와 같이 하나의 TI 블록에 포함될 수 있는 최대 FEC 블록의 개수를 지시하는 파라미터이다. NIU는 인터리빙 유닛들(IUs)의 개수를 지시하는 파라미터이다. LIU는 IU의 로우 사이즈(row size)(또는 IU 길이(length))를 지시하는 파라미터이다. LIU,min은 IU 길이, 즉, LIU의 최소 길이를 지시하는 파라미터이다.

도 104의 하단은 하나의 IU의 크기를 도식화하여 나타낸 그림이다. 도시된 바와같이 IU의 가로 길이는 NFEC_TI_max이며, 세로 길이는 LIU이다.

도 105는 본 발명의 일 실시예에 따른 NGH-CI의 구조를 나타낸다. 본 발명의 일실시예에 따른 NGH-CI는 셀 인터리버, 블록 인터리버(트위스티드 블록 인터리버 또는 임의의 블록 인터리버) 이후에 위치할 수 있다.

본 발명의 일실시예에 따른 NGH-CI는 NIU개의 브랜치(branch)를 포함할 수 있다. 각 브랜치를 기반으로 IF(또는 TI 블록)의 콘텐츠(또는 데이터)를 개별적으로 처리할 수 있다.

M-PLP를 위한 HTI(Hybrid Time Interleaver)는 인터 프레임 인터리빙을 수행하기 위해, 컨볼루션 인터리버는 FEC 블록들을 복수의 방송 신호 프레임에 분산(spread) 시킬 수 있다. 상술한 컨볼루션 인터리버의 구체적인 도 105에 도시된 바와 같다. NIU개의 브랜치(branches)들로 구성된 딜레이 라인(delay line)은 TI 블록을 NIU개의 인터리빙 유닛으로 쪼개고, 복수의 방송 신호 프레임에 분산시킬 수 있다. 이후, 각 브랜치는 FIFO 레지스터의 시퀀스(sequence)에 연결되어 딜레이 엘리멘츠(delay elements)로써 동작할 수 있다. FIFO 레지스터가 최대로 저장 할 수 있는 MU의 개수를 Mi,j로 나타낼 수 있다. 가장 상단의 브랜치는 FIFO 레지스터를 포함하지 않을 수 있다. 하단의 브랜치로 내려올 수록 추가 FIFO 레지스터를 더 포함할 수 있다.

FIFO 레지스터의 크기는 다음과 같은 방법으로 구할 수 있다.

LIU=floor(Nr/NIU)라고 정의한다. 여기서 floor(x) 는 x 이하의 정수 중 가장 큰 정수를 의미한다. 첫 번째 Nlarge=NrmodNIU 딜레이 브랜치에 연결된 FIFO 레지스터들은 Mi,j=(LIU+1)?NFEC_TI_MAX 개의 MU를 포함할 수 있다. 여기서 mod 는 모듈로(modulo)연산을 의미한다.

다음 Nsmall=NIU-Nlarge 딜레이 브랜치에 연결된 FIFO 레지스터들은 Mi,j=LIU?NFEC_TI_MAX 개의 MU를 포함할 수 있다.

Nr 이 NIU의 정수 배일 때, (즉, 상술한 식에 따를 때 Nlarge=0 를 의미할 수 있다.) 모든 FIFO 레지스터들은 정확히 LIU?NFEC_TI_MAX 개의 MU를 포함하는 것을 알 수 있다. 블록 인터리버의 컬럼의 개수는 NFEC_TI(n,s)로 나타낼 수 있으며, TI 블록마다 변경될 수 있다.

TBI와 CI에 연결된 스위치 s0과 s1은 NFEC_TI_MAX 개의 MU를 각 브랜치에 통과 시키면서 상위 브랜치부터 하위 브랜치까지 차례로 연결될 수 있다. 마지막 브랜치(또는 최하위 브랜치)까지 이동하여 연결된 스위치는 다시 첫 번째 브랜치로 이동하여 연결될 수 있다. NFEC_TI(n,s) <NFEC_TI_MAX 인 경우, 버츄얼 MU는 HTI, TBI, CI의 아웃풋으로 라이팅되지 않을 수 있다. 버츄얼 MU는 TBI로부터 CI를 거쳐 라이팅될 수 있다.

NFEC_TI_MAX는 블록 인터리버의 맥시멈 컬럼(column)의 개수를 나타낸다. 반면, 스위치 s0과s1은 매 행(row)마다 포지션(position)을 변경하며 블록 인터리버로부터 리딩 동작을 수행할 수 있다.

TBI는 프레임의 IJUMP의 정수배 출력 셀들로 구성될 수 있다. 이 경우, TI 블록은 (PI-1)?IJUMP+1개의 방송 신호 프레임에 분산될 수 있다.

만약 인터 프레임 인터리빙이 사용되지 않는 경우, TBI 많이 사용될 수 있다. 이 경우, TBI는 NFEC_TI_MAX 개의 컬럼(columns)과 Nr 개의 로우(row)를 기반으로 동작할 수 있다.

인터리빙 프레임이 포함하는 하나 이상의 TI 블록(NTI > 1)에 대하여 TBI는 각 방송 신호 프레임에 대해 여러 차례 순차적으로 적용될 수 있다. 이 경우, TI 블록 인덱스 s는 항상 0이다.

NGH-CI는 NGH 표준에 기재된 내용을 기반으로 동작할 수 있다.

이하에서는 본 발명의 일 실시예에 따른 디인터리버의 동작을 설명한다. 본 발명의 일 실시예에 따른 디인터리버는 셀 디인터리버(또는 모디파이 셀 디인터리버) 및 타임 디인터리버를 포함할 수 있다. 본 발명의 일 실시예에 따른 디인터리버의 구조는 도 95에 도시된 바와 동일할 수 있다. 따라서, 본 발명의 일 실시예에 따른 디인터리버는 도 96 내지 도 105에서 설명한 본 발명의 일 실시예에 다른 인터리버 동작의 역순으로 동작할 수 있다. 본 발명의 일 실시예에 따른 방송 수신 장치의 셀 디인터리버는 추가적인 버퍼(additional buffer) 또는 추가적인 메모리(additional memory) 없이 동작할 수 있다. 이는 본 발명의 일 실시예에 따른 방송 신호 송신 장치의 트위스티드 블록 인터리버에서 수행된 트위스티드 라이팅(twisted writing) 동작으로 인한 효과이다.

본 발명의 일 실시예에 따른 디인터리버의 구체적인 동작은 도 95에서 설명한 바와 동일하다.

도 106은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다. 구체적으로 도 106은 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작을 나타내는 수학식이다. 도 106의 수학식은 도 99에서 설명한 트위스티드 블록 인터리버의 트위스티드 리딩 동작을 나타내는 수학식에 대응된다. 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작에 사용되는 쉬프트 밸류(SR)는 도 106의 하단에 기재된 수학식을 기반으로 계산될 수 있다.

본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버는 싱글 메모리 디인터리빙(single-memory deinterleaving)을 수행할 수 있다.

도 107은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 트위스티드 블록 디인터리빙을 나타내는 수학식이다. 구체적으로 도 107은 쉬프트 밸류(SR)이 1로 고정된 경우, 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작을 나타내는 수학식이다. 도 107의 수학식은 도 101에서 설명한 트위스티드 블록 인터리버의 트위스티드 리딩 동작을 나타내는 수학식에 대응된다. 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버의 트위스티드 리딩(twisted reading) 동작에 사용되는 쉬프트 밸류(SR)는 도 107의 하단에 기재된 수학식을 기반으로 계산될 수 있다.

마찬가지로 본 발명의 일 실시예에 따른 트위스티드 블록 디인터리버는 싱글 메모리 디인터리빙(single-memory deinterleaving)을 수행할 수 있다.

도 108은 본 발명의 일 실시예에 따른 NGH-CDI의 구조를 나타낸다. 본 발명의 일 실시예에 따른 NGH-CDI(Convolutional deinterleaver) 는 도 105에서 설명한 NGH-CI 동작의 역순으로 동작할 수 있다. 본 발명의 일 실시예에 따른 NGH-CDI는 NIU개의 브랜치(branch)를 포함할 수 있다. 각 브랜치를 기반으로 IF(또는 TI 블록)의 콘텐츠(또는 데이터)를 개별적으로 처리할 수 있다. NGH-CDI는 NGH 표준에 기재된 내용을 기반으로 동작할 수 있으므로, 구체적인 내용은 생략한다.

이하 도 109 내지 도 112에서는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버/하이브리드 타임 디인터리버의 구체적인 동작을 설명한다. 도 109 내지 도 112의 하이브리드 타임 인터리버/하이브리드 타임 디인터리버의 동작은 동일한 파라미터 값을 기반으로 동작하는 일 실시예를 나타낸다.

도 109는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다. 구체적으로 도 109는 트위스티드 블록 인터리버와 NGH-CI를 포함하는 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버 동작을 나타낸다.

구체적으로 도 109의 상단은 하이브리드 타임 인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 구체적인 파라미터의 값은 도 109의 상단에 기재된 바와 동일하다.

도 109의 하단은 제 1 TI 블록(또는 제 1 IF)가 입력된 경우, 하이브리드 타임 인터리버 동작을 나타낸다. 도 109의 하단의 하이브리드 타임 인터리버는 도 109의 상단에 기재된 파라미터 값을 기반으로 동작한다. 도 109의 하단에 도시된 하이브리드 타임 인터리버의 동작은 쉬프트 밸류(ST)값이 가변(variable)하는 경우를 가정한다. 트위스티드 블록 인터리버에 입력된 제 1 TI 블록은 트위스티드 블록 인터리빙 처리되 후, 트위스티드 BI 아웃풋 셀들(Twisted BI output cells)로 출력된다. 쉬프트 밸류(ST)값이 2를 적용하여 출력한 트위스티드 BI 아웃풋 셀들(Twisted BI output cells)은 도시된 바와 같다. 이후, 트위스티드 BI 아웃풋 셀들은 NGH-CI로 입력된다. NGH-CI의 동작은 상술한 바와 같이 NGH 표준에 기재된 내용과 동일하므로 생략한다. 도 109의 하단은 NGH-CI 아웃풋 셀들(NGH-CI output cells)과 NGH-CI 메모리 스테이터스(NGH-CI memory status)를 나타낸다.

본 발명의 일 실시예에 따른 하이브리드 타임 인터리버는 쉬프트 밸류(ST)값이 1로 고정(fixed)된 경우에도 도 109의 하단과 동일하게 동작할 수 있다. 또한 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버가 노멀 블록 인터리버(normal BI)를 포함하는 경우에도 유사하게 동작할 수 있다.

도 110은 본 발명의 일 실시예에 따른 하이브리드 타임 인터리버의 동작을 나타내는 도면이다. 구체적으로 도 110의 상단은 하이브리드 타임 인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 구체적인 파라미터의 값은 도 109의 상단에 기재된 바와 동일하다.

구체적으로 도 110의 하단은 제 2 TI 블록(또는 제 2 IF)가 입력된 경우, 하이브리드 타임 인터리버 동작을 나타낸다. 구체적인 동작은 도 109에 기재된 내용과 동일하며, NGH-CI 아웃풋 셀들(NGH-CI output cells)이 제 1 TI 블록 중 NGH-CI 메모리에 저장된 셀들을 포함하고 있음을 알 수 있다.

도 111은 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다. 구체적으로 도 111의 상단은 하이브리드 타임 디인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 도 109의 상단에 기재된 바와 동일하다.

본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버는 하이브리드 타임 인터리버 동작의 역순에 따라 동작할 수 있다.

도 111의 하단은 제 1 TI 블록(또는 제 1 IF)가 입력된 경우, 하이브리드 타임 디인터리버 동작을 나타낸다 도 111의 하단에 도시된 바와 같이 제 1 NGH-CDI 인풋 셀들(NGH-CDI input cells)은 도 109의 NGH-CI 아웃풋 셀들과 동일하다.

NGH-CDI와 트위스티드 BDI (Block deinterleaver)의 구체적인 동작 과정은 도 111의 하단에 도시된 바와 같다.

도 112는 본 발명의 일 실시예에 따른 하이브리드 타임 디인터리버의 동작을 나타내는 도면이다. 구체적으로 도 112의 상단은 하이브리드 타임 디인터리버 동작에 필요한 파라미터들의 구체적인 값을 나타낸다. 구체적인 파라미터의 값은 도 109의 상단에 기재된 바와 같다.

도 111의 하단에 도시된 바와 같이 제 2 NGH-CDI 인풋 셀들(NGH-CDI input cells)은 도 110의 NGH-CI 아웃풋 셀들과 동일하다.

NGH-CDI와 트위스티드 BDI의 구체적인 동작 과정은 도 112의 하단에 도시된 바와 같다.

도 113은 본 발명의 일 실시예에 따른 방송 신호 송신 방법을 나타낸 플로우 챠트이

다.

본 발명의 실시예에 따른 방송 신호 송신 장치는 적어도 하나 이상의 방송 서비스

컴포넌트를 전송하는 데이터(또는 서비스 데이터)를 인코딩할 수 있다.(S98000) 본

발명의 일 실시예에 따른 데이터는 상술한 바와 같이 각 데이터에 해당하는 PLP 별

로 처리될 수 있다. 데이터 인코딩은 BICM(Bit Interleaved Coding & Modulaton)

블록(1010)에 의해 수행될 수 있다.

이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 인코딩된 데이터를 매핑할

수 있다. (S98010) 본 발명의 일 실시예에 따른 매핑 방식은 QAM, QPSK, NUQ, NUC

일 수 있다. 데이터의 매핑은 BICM 블록이 포함하는 컨스텔레이션 매퍼

(Constellation Mapper) 블록(6020)에 의해 수행될 수 있다.

이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 매핑된 데이터를 타임 인터

리빙 할 수 있다. (S98020) 본 발명의 방송 신호 송신 장치는 전술한 실시예에 따

른 타임 인터리빙을 수행할 수 있다. 타임 인터리빙은 타임 인터리버(5050)에 의해

수행될 수 있다. 본 발명의 일 실시예에 따른 타임 인터리버는 BICM 블록에 포함되

거나 BICM 블록 이후에 위치할 수 있다. 또는 타임 인터리버는 프레임 빌딩 블록

(1020)에 포함되거나 프레임 빌딩 이전에 위치할 수 있다. 또는 본 발명의 일 실시

예에 따른 타임 인터리버는 컨스텔레이션 매퍼(5030)과 프레임 빌딩 블록(1020) 사

이에 위치할 수 있다.

본 발명의 실시예에 따른 타임 인터리버는 PLP의 개수에 따라 수행될 수 있다. 구

체적으로, PLP 개수가 하나인 경우, 타임 인터리버는 컨볼루션 인터리빙을 수행할

수 있다. PLP 개수가 2 이상인 경우, 타임 인터리버는 블록 인터리빙과 컨볼루션

인터리빙을 수행할 수 있다.

이후, 본 발명의 실시예에 따른 방송 신호 송신 장치는 적어도 하나의 시그널 프레

임을 생성할 수 있다. (S98030) 본 발명의 실시예에 따른 시그널 프레임은 PLS 데

이터(또는 시그널링 데이터), 서비스 데이터를 포함할 수 있다. 시그널 프레임 생

성은 프레임 빌딩(Frame Building) 블록(1020)에 의해 수행될 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이

상의 신호 프레임을 OFDM 방식으로 변조할 수 있다. (S98040) 신호 프레임의 OFDM

변조는 OFDM 제너레이션블록(1030)에 의해 수행될 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 송신 장치는 생성된 적어도 하나 이

상의 변조된 신호 프레임을 포함하는 적어도 하나 이상의 방송 신호를 전송할 수

있다. (S98050)

도 114은 본 발명의 일 실시예에 따른 방송 신호 수신 방법을 나타낸 플로우 챠트이

다.

도 114은 도 113에서 설명한 방송 신호 송신 방법의 역과정에 해당한다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방송 신호

를 수신할 수있다. (S99000) 본 발명의 일 실시예에 따른 방송 신호는 적어도 하나

의 시그널 프레임을 포함하며, 각 시그널 프레임은 프리엠블과 PLS 데이터(또는 시

그널링 데이터), 서비스 데이터를 포함할 수 있다.

본 발명의 일 실시예에 따른 방송 신호 수신 장치는 수신된 적어도 하나 이상의 방

송 신호를 OFDM 방식으로 복조할 수 있다. (S99010) 방송 신호의 복조는 동기 및

복조(Synchronization & Demodulation) 블록(9000)에 의해 수행될 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나의 시그널

프레임을 복조된 방송 신호로부터 분리할 수 있다. (S99020) 시그널 프레임의 분리

는 프레임 파싱(Frame Parsing) 블록(9010)에 의해 수행될 수 있다.

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방

송 서비스 컴포넌트를 전송하는 서비스 데이터를 타임 디인터리빙할 수 있다.

(S99030) 본 발명의 일 실시예에 따른 타임 디인터리빙은 전술한 본 발명의 실시예

에 따른 타임 인터리빙의 역과정일 수 있다.

구체적으로 본 발명의 일 실시예에 따른 타임 디인터리버는 PLP의 개수에 따라 수

행될 수 있다. 구체적으로, PLP 개수가 하나인 경우, 타임 디인터리버는 컨볼루션

디인터리빙을 수행할 수 있다. PLP 개수가 2 이상인 경우, 타임 디인터리버는 컨볼

루션 디인터리빙과 블록 디인터리빙을 수행할 수 있다. 구체적인 과정을 전술한 바

와 동일 하므로 생략한다.

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방

송 서비스 컴포넌트를 전송하는 서비스 데이터를 디매핑할 수 있다. (S99040)

이후, 본 발명의 일 실시예에 따른 방송 신호 수신 장치는 적어도 하나 이상의 방

송 서비스 컴포넌트를 전송하는 서비스 데이터를 디코딩할 수 있다. (S99050) 데이

터의 디코딩은 디매핑 및 디코딩(Demapping & Decoding) 블록(9020)에 의해 수행될

수 있다.

본 발명의 사상이나 범위를 벗어나지 않고 본 발명에서 다양한 변경 및 변형이 가능함은 당업자에게 이해된다. 따라서, 본 발명은 첨부된 청구항 및 그 동등 범위 내에서 제공되는 본 발명의 변경 및 변형을 포함하는 것으로 의도된다.

본 명세서에서 장치 및 방법 발명이 모두 언급되고, 장치 및 방법 발명 모두의 설명은 서로 보완하여 적용될 수 있다.

발명의 실시를 위한 형태

다양한 실시예가 본 발명을 실시하기 위한 최선의 형태에서 설명되었다.

본 발명은 일련의 방송 신호 제공 분야에서 이용된다.

본 발명의 사상이나 범위를 벗어나지 않고 본 발명에서 다양한 변경 및 변형이 가능함은 당업자에게 자명하다. 따라서, 본 발명은 첨부된 청구항 및 그 동등 범위 내에서 제공되는 본 발명의 변경 및 변형을 포함하는 것으로 의도된다.

Claims (4)

1. 서비스 데이터를 인코딩하는 단계;
   상기 인코딩된 서비스 데이터를 포함하는 FEC (Forward Error Correction) 블록의 셀들을 메모리에 리니어하게 쓰고, 퍼뮤테이션 시퀀스에 기반하여 상기 셀들을 랜덤하게 읽는 셀 인터리빙하는 단계, 상기 퍼뮤테이션 시퀀스는 시프트 값에 기반하여 매 FEC 블록마다 변함;
   상기 FEC 블록의 셀들을 TI (Time Interleaving) 블록에 기반하여 메모리에 컬럼-와이즈 쓰고, 상기 셀들을 상기 메모리로부터 다이아고널-와이즈 읽는 블록 인터리빙하는 단계,
   상기 TI 블록은 하나 또는 하나 이상의 버츄얼 FEC 블록을 포함하고, 상기 하나 또는 하나 이상의 버츄얼 FEC 블록은 다이아고널-와이즈 읽는 동안 스킵됨;
   상기 TI 블록을 컨볼루션 인터리빙하는 단계;
   상기 컨볼루션 인터리빙된 TI 블록을 포함하는 방송 신호를 전송하는 단계; 를 포함하는,
   방송 신호 전송 방법.
   
2. 제 1항에 있어서,
   상기 퍼뮤테이션 시퀀스는 베이스 퍼뮤테이션 시퀀스, 상기 FEC 블록의 셀들의 개수, 상기 시프트 값에 기반하여 생성되는,
   방송 신호 전송 방법.
   
3. 서비스 데이터를 인코딩하는 인코더;
   상기 인코딩된 서비스 데이터를 포함하는 FEC (Forward Error Correction) 블록의 셀들을 메모리에 리니어하게 쓰고, 퍼뮤테이션 시퀀스에 기반하여 상기 셀들을 랜덤하게 읽는 셀 인터리빙하는 셀 인터리버, 상기 퍼뮤테이션 시퀀스는 시프트 값에 기반하여 매 FEC 블록마다 변함;
   상기 FEC 블록의 셀들을 TI (Time Interleaving) 블록에 기반하여 메모리에 컬럼-와이즈 쓰고, 상기 셀들을 상기 메모리로부터 다이아고널-와이즈 읽는 블록 인터리빙하는 블록 인터리버,
   상기 TI 블록은 하나 또는 하나 이상의 버츄얼 FEC 블록을 포함하고, 상기 하나 또는 하나 이상의 버츄얼 FEC 블록은 다이아고널-와이즈 읽는 동안 스킵됨;
   상기 TI 블록을 컨볼루션 인터리빙하는 컨볼루션 인터리버;
   상기 컨볼루션 인터리빙된 TI 블록을 포함하는 방송 신호를 전송하는 트랜스미터; 를 포함하는,
   방송 신호 전송 장치.
   
4. 제 3항에 있어서,
   상기 퍼뮤테이션 시퀀스는 베이스 퍼뮤테이션 시퀀스, 상기 FEC 블록의 셀들의 개수, 상기 시프트 값에 기반하여 생성되는,
   방송 신호 전송 장치.
   
   

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