Nothing Special   »   [go: up one dir, main page]

KR101929145B1 - 데이터 처리 장치, 및 데이터 처리 방법 - Google Patents

데이터 처리 장치, 및 데이터 처리 방법 Download PDF

Info

Publication number
KR101929145B1
KR101929145B1 KR1020177017142A KR20177017142A KR101929145B1 KR 101929145 B1 KR101929145 B1 KR 101929145B1 KR 1020177017142 A KR1020177017142 A KR 1020177017142A KR 20177017142 A KR20177017142 A KR 20177017142A KR 101929145 B1 KR101929145 B1 KR 101929145B1
Authority
KR
South Korea
Prior art keywords
column
check matrix
bits
matrix
ldpc
Prior art date
Application number
KR1020177017142A
Other languages
English (en)
Other versions
KR20170076800A (ko
Inventor
유지 시노하라
마키코 야마모토
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20170076800A publication Critical patent/KR20170076800A/ko
Application granted granted Critical
Publication of KR101929145B1 publication Critical patent/KR101929145B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/033—Theoretical methods to calculate these checking codes
    • H03M13/036—Heuristic code construction methods, i.e. code construction or code search based on using trial-and-error
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/29—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes
    • H03M13/2906—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes combining two or more codes or code structures, e.g. product codes, generalised product codes, concatenated codes, inner and outer codes using block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/61—Aspects and characteristics of methods and arrangements for error correction or error detection, not provided for otherwise
    • H03M13/615—Use of computational or mathematical techniques
    • H03M13/616—Matrix operations, especially for generator matrices or check matrices, e.g. column or row permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
    • H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0071—Use of interleaving

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computational Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • Algebra (AREA)
  • Multimedia (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computing Systems (AREA)
  • Error Detection And Correction (AREA)

Abstract

본 기술은, 양호한 에러율의 LDPC 부호를 제공할 수 있도록 하는 데이터 처리 장치, 및 데이터 처리 방법에 관한 것이다. LDPC 인코더는, 부호 길이가 16200비트이고, 부호화율이 12/15인 LDPC 부호에 의한 부호화를 행한다. LDPC 부호는, 정보 비트와 패리티 비트를 포함하고, 검사 행렬 H는, LDPC 부호의 정보 비트에 대응하는 정보 행렬부와 패리티 비트에 대응하는 패리티 행렬부로 구성된다. 검사 행렬 H의 정보 행렬부는, 그 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 검사 행렬 초기값 테이블에 의해 표현된다. 본 기술은, LDPC 부호화 및 LDPC 복호를 행하는 경우에 적용할 수 있다.

Description

데이터 처리 장치, 및 데이터 처리 방법{DATA PROCESSING DEVICE, AND DATA PROCESSING METHOD}
본 기술은, 데이터 처리 장치, 및 데이터 처리 방법에 관한 것으로, 특히, 예를 들어, LDPC 부호를 사용한 데이터 전송에 있어서, 양호한 통신 품질을 확보 할 수 있도록 하는 데이터 처리 장치, 및 데이터 처리 방법에 관한 것이다.
LDPC(Low Density Parity Check) 부호는, 높은 오류 정정 능력을 갖고, 최근에는, 예를 들어, 유럽의 DVB(Digital Video Broadcasting)-S.2나, DVB-T.2, DVB-C.2 등의 디지털 방송을 포함하는 전송 방식에 널리 채용되고 있다(예를 들어, 비특허문헌 1을 참조).
LDPC 부호는, 최근의 연구에 의해, 터보 부호 등과 마찬가지로, 부호 길이를 길게 하여 감에 따라서, 셰넌 한계에 가까운 성능이 얻어지는 것을 알 수 있다. 또한, LDPC 부호는, 최소 거리가 부호 길이에 비례한다는 성질이 있기 때문에, 그 특징으로서, 블록 오류 확률 특성이 좋고, 또한, 터보 부호 등의 복호 특성에 있어서 관측되는, 소위 에러 플로어 현상이 거의 발생하지 않는 것도 이점으로서 들 수 있다.
DVB-S.2: ETSI EN 302 307 V1.2.1 (2009-08)
LDPC 부호를 사용한 데이터 전송에서는, 예를 들어, LDPC 부호가, QPSK(Quadrature Phase Shift Keying) 등의 직교 변조(디지털 변조)의 심벌로 되고(심벌화되고), 그 심벌이 직교 변조의 신호점에 매핑되어 송신된다.
이상과 같은 LDPC 부호를 사용한 데이터 전송은, 세계적으로 점점 퍼지고 있으며, 양호한 통신 품질을 확보할 것이 요청되고 있다.
본 기술은, 이러한 상황을 감안하여 이루어진 것으로, LDPC 부호를 사용한 데이터 전송에 있어서, 양호한 통신 품질을 확보할 수 있도록 하는 것이다.
본 기술의 제1 데이터 처리 장치/데이터 처리 방법은, LDPC(Low Density Parity Check) 부호의 검사 행렬에 기초하여, 정보 비트를, 부호 길이가 16200비트이고 부호화율이 12/15인 LDPC 부호로 부호화하는 부호화부/스텝을 구비하고, 상기 LDPC 부호는, 정보 비트와 패리티 비트를 포함하고, 상기 검사 행렬은, 상기 정보 비트에 대응하는 정보 행렬부와 상기 패리티 비트에 대응하는 패리티 행렬부를 포함하고, 상기 정보 행렬부는, 검사 행렬 초기값 테이블에 의해 나타내지고, 상기 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 테이블로서,
Figure 112017059676746-pat00001
Figure 112017059676746-pat00002
인 데이터 처리 장치/데이터 처리 방법이다.
이상과 같은 제1 데이터 처리 장치/데이터 처리 방법에 있어서는, LDPC(Low Density Parity Check) 부호의 검사 행렬에 기초하여, 정보 비트가, 부호 길이가 16200비트이고 부호화률이 12/15인 LDPC 부호로 부호화된다. 상기 LDPC 부호는, 정보 비트와 패리티 비트를 포함하고, 상기 검사 행렬은, 상기 정보 비트에 대응하는 정보 행렬부와 상기 패리티 비트에 대응하는 패리티 행렬부를 포함하고, 상기 정보 행렬부는, 검사 행렬 초기값 테이블에 의해 나타내지고, 상기 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 테이블로서,
Figure 112017059676746-pat00003
Figure 112017059676746-pat00004
으로 되어 있다.
본 기술의 제2 데이터 처리 장치/데이터 처리 방법은, LDPC(Low Density Parity Check) 부호의 검사 행렬에 기초하여, 정보 비트를, 부호 길이가 16200비트이고 부호화율이 12/15인 LDPC 부호로 부호화하는 부호화부를 구비하고, 상기 LDPC 부호는, 정보 비트와 패리티 비트를 포함하고, 상기 검사 행렬은, 상기 정보 비트에 대응하는 정보 행렬부와 상기 패리티 비트에 대응하는 패리티 행렬부를 포함하고, 상기 정보 행렬부는, 검사 행렬 초기값 테이블에 의해 나타내지고, 상기 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 테이블로서,
Figure 112017059676746-pat00005
Figure 112017059676746-pat00006
인 송신 장치로부터 송신되어 오는 데이터로부터 얻어지는 상기 LDPC 부호를 복호하는 복호부/스텝을 구비하는 데이터 처리 장치/데이터 처리 방법이다.
이상과 같은 제2 데이터 처리 장치/데이터 처리 방법에 있어서는, LDPC(Low Density Parity Check) 부호의 검사 행렬에 기초하여, 정보 비트를, 부호 길이가 16200비트이고 부호화율이 12/15인 LDPC 부호로 부호화하는 부호화부를 구비하고, 상기 LDPC 부호는, 정보 비트와 패리티 비트를 포함하고, 상기 검사 행렬은, 상기 정보 비트에 대응하는 정보 행렬부와 상기 패리티 비트에 대응하는 패리티 행렬부를 포함하고, 상기 정보 행렬부는, 검사 행렬 초기값 테이블에 의해 나타내지고, 상기 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 테이블로서,
Figure 112017059676746-pat00007
Figure 112017059676746-pat00008
인 송신 장치로부터 송신되어 오는 데이터로부터 얻어지는 상기 LDPC 부호가 복호된다.
본 기술의 제3 데이터 처리 장치는, LDPC(Low Density Parity Check) 부호의 검사 행렬에 기초하여, 부호 길이가 16200비트이고 부호화율이 12/15인 LDPC 부호를 복호하는 복호부를 구비하고, 상기 LDPC 부호는, 정보 비트와 패리티 비트를 포함하고, 상기 검사 행렬은, 상기 정보 비트에 대응하는 정보 행렬부와 상기 패리티 비트에 대응하는 패리티 행렬부를 포함하고, 상기 정보 행렬부는, 검사 행렬 초기값 테이블에 의해 나타내지고, 상기 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 테이블로서,
Figure 112017059676746-pat00009
Figure 112017059676746-pat00010
인 데이터 처리 장치이다.
이상과 같은 제3 데이터 처리 장치에 있어서는, LDPC(Low Density Parity Check) 부호의 검사 행렬에 기초하여, 부호 길이가 16200비트이고 부호화율이 12/15인 LDPC 부호가 복호된다. 상기 LDPC 부호는, 정보 비트와 패리티 비트를 포함하고, 상기 검사 행렬은, 상기 정보 비트에 대응하는 정보 행렬부와 상기 패리티 비트에 대응하는 패리티 행렬부를 포함하고, 상기 정보 행렬부는, 검사 행렬 초기값 테이블에 의해 나타내지고, 상기 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 테이블로서,
Figure 112017059676746-pat00011
Figure 112017059676746-pat00012
으로 되어 있다.
또한, 데이터 처리 장치는, 독립된 장치이어도 되고, 1개의 장치를 구성하고 있는 내부 블록이어도 된다.
본 기술에 의하면, LDPC 부호를 사용한 데이터 전송에 있어서, 양호한 통신 품질을 확보할 수 있다.
또한, 본 명세서에 기재된 효과는, 어디까지나 예시이며, 본 기술의 효과는, 본 명세서에 기재된 효과에 한정되는 것이 아니라, 부가적인 효과가 있어도 된다.
도 1은, LDPC 부호의 검사 행렬 H를 설명하는 도면이다.
도 2는, LDPC 부호의 복호 수순을 설명하는 흐름도이다.
도 3은, LDPC 부호의 검사 행렬의 예를 나타내는 도면이다.
도 4는, 검사 행렬의 태너 그래프를 나타내는 도면이다.
도 5는, 배리어블 노드를 나타내는 도면이다.
도 6은, 체크 노드를 나타내는 도면이다.
도 7은, 본 기술을 적용한 전송 시스템의 일 실시 형태의 구성예를 나타내는 도면이다.
도 8은, 송신 장치(11)의 구성예를 나타내는 블록도이다.
도 9는, 비트 인터리버(116)의 구성예를 나타내는 블록도이다.
도 10은, 검사 행렬을 나타내는 도면이다.
도 11은, 패리티 행렬을 나타내는 도면이다.
도 12는, DVB-S.2의 규격에 규정되어 있는 LDPC 부호의 검사 행렬을 설명하는 도면이다.
도 13은, DVB-S.2의 규격에 규정되어 있는 LDPC 부호의 검사 행렬을 설명하는 도면이다.
도 14는, 16QAM의 신호점 배치를 나타내는 도면이다.
도 15는, 64QAM의 신호점 배치를 나타내는 도면이다.
도 16은, 64QAM의 신호점 배치를 나타내는 도면이다.
도 17은, 64QAM의 신호점 배치를 나타내는 도면이다.
도 18은, DVB-S.2의 규격에 규정되어 있는 신호점 배치를 나타내는 도면이다.
도 19는, DVB-S.2의 규격에 규정되어 있는 신호점 배치를 나타내는 도면이다.
도 20은, DVB-S.2의 규격에 규정되어 있는 신호점 배치를 나타내는 도면이다.
도 21은, DVB-S.2의 규격에 규정되어 있는 신호점 배치를 나타내는 도면이다.
도 22는, 디멀티플렉서(25)의 처리를 설명하는 도면이다.
도 23은, 디멀티플렉서(25)의 처리를 설명하는 도면이다.
도 24는, LDPC 부호의 복호에 대한 태너 그래프를 나타내는 도면이다.
도 25는, 계단 구조로 되어 있는 패리티 행렬 HT와, 그 패리티 행렬 HT에 대응하는 태너 그래프를 나타내는 도면이다.
도 26은, 패리티 인터리브 후의 LDPC 부호에 대응하는 검사 행렬 H의 패리티 행렬 HT를 나타내는 도면이다.
도 27은, 변환 검사 행렬을 나타내는 도면이다.
도 28은, 칼럼 트위스트 인터리버(24)의 처리를 설명하는 도면이다.
도 29는, 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼 수와, 기입 개시의 위치의 어드레스를 나타내는 도면이다.
도 30은, 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼 수와, 기입 개시의 위치의 어드레스를 나타내는 도면이다.
도 31은, 비트 인터리버(116), 및 매퍼(117)에서 행해지는 처리를 설명하는 흐름도이다.
도 32는, 시뮬레이션에서 채용한 통신로의 모델을 나타내는 도면이다.
도 33은, 시뮬레이션에 의해 얻어진 에러율과, 플러터의 도플러 주파수 fd의 관계를 나타내는 도면이다.
도 34는, 시뮬레이션에 의해 얻어진 에러율과, 플러터의 도플러 주파수 fd의 관계를 나타내는 도면이다.
도 35는, LDPC 인코더(115)의 구성예를 나타내는 블록도이다.
도 36은, LDPC 인코더(115)의 처리를 설명하는 흐름도이다.
도 37은, 부호화율 1/4, 부호 길이 16200의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 38은, 검사 행렬 초기값 테이블로부터 검사 행렬 H를 구하는 방법을 설명하는 도면이다.
도 39는, r=12/15의 16k 부호의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
도 40은, 열 가중치가 3이고, 행 가중치가 6이라는 디그리 시퀀스의 앙상블 태너 그래프의 예를 나타내는 도면이다.
도 41은, 멀티 에지 타입의 앙상블의 태너 그래프의 예를 나타내는 도면이다.
도 42는, r=12/15의 16k 부호의 검사 행렬의 최소 사이클 길이와 성능 임계값을 나타내는 도면이다.
도 43은, r=12/15의 16k 부호의 검사 행렬을 설명하는 도면이다.
도 44는, r=12/15의 16k 부호의 검사 행렬을 설명하는 도면이다.
도 45는, BER/FER을 계측하는 시뮬레이션의 시뮬레이션 결과를 나타내는 도면이다.
도 46은, 수신 장치(12)의 구성예를 나타내는 블록도이다.
도 47은, 비트 디인터리버(165)의 구성예를 나타내는 블록도이다.
도 48은, 디매퍼(164), 비트 디인터리버(165), 및 LDPC 디코더(166)가 행하는 처리를 설명하는 흐름도이다.
도 49는, LDPC 부호의 검사 행렬의 예를 나타내는 도면이다.
도 50은, 검사 행렬에 행 치환과 열 치환을 실시한 행렬(변환 검사 행렬)을 나타내는 도면이다.
도 51은 5×5 단위로 분할한 변환 검사 행렬을 나타내는 도면이다.
도 52는, 노드 연산을 P개 묶어서 행하는 복호 장치의 구성예를 나타내는 블록도이다.
도 53은, LDPC 디코더(166)의 구성예를 나타내는 블록도이다.
도 54는, 비트 디인터리버(165)를 구성하는 멀티플렉서(54)의 처리를 설명하는 도면이다.
도 55는, 칼럼 트위스트 디인터리버(55)의 처리를 설명하는 도면이다.
도 56은, 비트 디인터리버(165)의 다른 구성예를 나타내는 블록도이다.
도 57은, 수신 장치(12)를 적용 가능한 수신 시스템의 제1 구성예를 나타내는 블록도이다.
도 58은, 수신 장치(12)를 적용 가능한 수신 시스템의 제2 구성예를 나타내는 블록도이다.
도 59는, 수신 장치(12)를 적용 가능한 수신 시스템의 제3 구성예를 나타내는 블록도이다.
도 60은, 본 기술을 적용한 컴퓨터의 일 실시 형태의 구성예를 나타내는 블록도이다.
이하, 본 기술의 실시 형태에 대하여 설명하지만, 그 전에, LDPC 부호에 대하여 설명한다.
<LDPC 부호>
또한, LDPC 부호는, 선형 부호이며, 반드시 이진일 필요는 없지만, 여기에서는, 이진인 것으로서 설명한다.
LDPC 부호는, 그 LDPC 부호를 정의하는 검사 행렬(parity check matrix)이 성긴 것임을 최대의 특징으로 한다. 여기서, 성긴 행렬이란, 행렬의 요소 "1"의 개수가 매우 적은 행렬(대부분의 요소가 0인 행렬)이다.
도 1은, LDPC 부호의 검사 행렬 H의 예를 나타내는 도면이다.
도 1의 검사 행렬 H에서는, 각 열의 가중치(열 가중치)("1"의 수)(weight)가"3"이면서, 각 행의 가중치(행 가중치)가 "6"으로 되어 있다.
LDPC 부호에 의한 부호화(LDPC 부호화)에서는, 예를 들어, 검사 행렬 H에 기초하여 생성 행렬 G를 생성하고, 이 생성 행렬 G를 이진의 정보 비트에 대하여 승산함으로써, 부호어(LDPC 부호)가 생성된다.
구체적으로는, LDPC 부호화를 행하는 부호화 장치는, 우선, 검사 행렬 H의 전치 행렬 HT와의 사이에, 식 GHT=0이 성립하는 생성 행렬 G를 산출한다. 여기서, 생성 행렬 G가, K×N 행렬인 경우에는, 부호화 장치는, 생성 행렬 G에 대하여 K비트로 이루어지는 정보 비트의 비트 열(벡터 u)을 승산하고, N비트로 이루어지는 부호어 c(=uG)를 생성한다. 이 부호화 장치에 의해 생성된 부호어(LDPC 부호)는, 소정의 통신로를 통해 수신측에 있어서 수신된다.
LDPC 부호의 복호는, Gallager가 확률 복호(Probabilistic Decoding)라고 칭하여 제안한 알고리즘으로서, 배리어블 노드(variable node(메시지 노드(message node)라고도 불림))와, 체크 노드(check node)로 이루어지는, 소위 태너 그래프(Tanner graph) 상에서의 확률 전파(belief propagation)에 의한 메시지·패싱·알고리즘에 의해 행하는 것이 가능하다. 여기서, 이하, 적절히 배리어블 노드와 체크 노드를, 단순히 노드라고도 한다.
도 2는, LDPC 부호의 복호 수순을 나타내는 흐름도이다.
또한, 이하, 적절히 수신측에서 수신한 LDPC 부호(1 부호어)의 i번째의 부호 비트의, 값의 "0"다움을 대수 우도비(log likelihood ratio)로 표현한 실수값(수신 LLR)을 수신값 u0i라고도 한다. 또한, 체크 노드로부터 출력되는 메시지를 uj라 하고, 배리어블 노드로부터 출력되는 메시지를 vi라 한다.
우선, LDPC 부호의 복호에 있어서는, 도 2에 도시한 바와 같이, 스텝 S11에 있어서, LDPC 부호가 수신되고, 메시지(체크 노드 메시지) uj가 "0"으로 초기화됨과 함께, 반복 처리의 카운터로서의 정수를 취하는 변수 k가 "0"으로 초기화되고, 스텝 S12로 진행한다. 스텝 S12에 있어서, LDPC 부호를 수신하여 얻어지는 수신값 u0i에 기초하여, 수학식 1에 나타내는 연산(배리어블 노드 연산)을 행함으로써 메시지(배리어블 노드 메시지) vi가 구해지고, 또한, 이 메시지 vi에 기초하여, 수학식 2에 나타내는 연산(체크 노드 연산)을 행함으로써 메시지 uj가 구해진다.
Figure 112017059676746-pat00013
Figure 112017059676746-pat00014
여기서, 수학식 1과 수학식 2에 있어서의 dv와 dc는, 각각, 검사 행렬 H의 세로 방향(열)과 가로 방향(행)의 "1"의 개수를 나타내는 임의로 선택 가능하게 되는 파라미터이다. 예를 들어, 도 1에 도시한 바와 같은 열 가중치가 3이고, 행 가중치가 6인 검사 행렬 H에 대한 LDPC 부호((3, 6) LDPC 부호)의 경우에는, dv=3, dc=6으로 된다.
또한, 수학식 1의 배리어블 노드 연산, 및 수학식 2의 체크 노드 연산에 있어서는, 각각, 메시지를 출력하려고 하는 가지(edge)(배리어블 노드와 체크 노드를 연결하는 선)로부터 입력된 메시지를, 연산의 대상으로 하지 않기 때문에, 연산의 범위가, 1 내지 dv-1 또는 1 내지 dc-1로 되어 있다. 또한, 수학식 2의 체크 노드 연산은, 실제로는, 2 입력 v1, v2에 대한 1 출력으로 정의되는 수학식 3에 나타내는 함수 R(v1, v2)의 테이블을 미리 작성해 두고, 이것을 수학식 4에 나타내는 바와 같이 연속적(재귀적)으로 사용함으로써 행해진다.
Figure 112017059676746-pat00015
Figure 112017059676746-pat00016
스텝 S12에서는, 또한, 변수 k가 "1"만큼 인크리먼트되고, 스텝 S13으로 진행한다. 스텝 S13에서는, 변수 k가 소정의 반복 복호 횟수 C보다도 큰지 여부가 판정된다. 스텝 S13에 있어서, 변수 k가 C보다도 크지 않다고 판정된 경우, 스텝 S12로 되돌아가고, 이하, 마찬가지의 처리가 반복된다.
또한, 스텝 S13에 있어서, 변수 k가 C보다도 크다고 판정된 경우, 스텝 S14로 진행하고, 수학식 5에 나타내는 연산을 행함으로써 최종적으로 출력하는 복호 결과로서의 메시지 vi가 구해져서 출력되고, LDPC 부호의 복호 처리가 종료된다.
Figure 112017059676746-pat00017
여기서, 수학식 5의 연산은, 수학식 1의 배리어블 노드 연산과는 달리, 배리어블 노드에 접속되어 있는 모든 가지로부터의 메시지 uj를 사용하여 행해진다.
도 3은, (3, 6) LDPC 부호(부호화율 1/2, 부호 길이 12)의 검사 행렬 H의 예를 나타내는 도면이다.
도 3의 검사 행렬 H에서는, 도 1과 마찬가지로, 열의 가중치가 3으로, 행의 가중치가 6으로, 각각 되어 있다.
도 4는, 도 3의 검사 행렬 H의 태너 그래프를 나타내는 도면이다.
여기서, 도 4에 있어서, 플러스 "+"로 표현되는 것이, 체크 노드이며, 이퀄 "="로 표현되는 것이, 배리어블 노드이다. 체크 노드와 배리어블 노드는, 각각, 검사 행렬 H의 행과 열에 대응한다. 체크 노드와 배리어블 노드 사이의 결선은, 가지(edge)이며, 검사 행렬의 요소 "1"에 상당한다.
즉, 검사 행렬의 제j행 제i열의 요소가 1인 경우에는, 도 4에 있어서, 위에서 i번째의 배리어블 노드("="의 노드)와, 위에서 j번째의 체크 노드("+"의 노드)가 가지에 의해 접속된다. 가지는, 배리어블 노드에 대응하는 부호 비트가, 체크 노드에 대응하는 구속 조건을 갖는 것을 나타낸다.
LDPC 부호의 복호 방법인 섬 프로덕트 알고리즘(Sum Product Algorithm)에서는, 배리어블 노드 연산과 체크 노드 연산이 반복하여 행해진다.
도 5는, 배리어블 노드에서 행해지는 배리어블 노드 연산을 나타내는 도면이다.
배리어블 노드에서는, 계산하려고 하고 있는 가지에 대응하는 메시지 vi는, 배리어블 노드에 연결되어 있는 나머지 가지로부터의 메시지 u1 및 u2와, 수신값 u0i를 사용한 수학식 1의 배리어블 노드 연산에 의해 구해진다. 다른 가지에 대응하는 메시지도 마찬가지로 구해진다.
도 6은, 체크 노드에서 행해지는 체크 노드 연산을 나타내는 도면이다.
여기서, 수학식 2의 체크 노드 연산은, 식 a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)의 관계를 이용하여, 수학식 6으로 재기입할 수 있다. 단, sign(x)는 x≥0일 때 1이며, x<0일 때 -1이다.
Figure 112017059676746-pat00018
x≥0에 있어서, 함수 φ(x)를 식 φ(x)=ln(tanh(x/2))라 정의하면, 식 φ-1(x)=2tanh-1(e-x)가 성립되기 때문에, 수학식 6은 수학식 7로 변형될 수 있다.
Figure 112017059676746-pat00019
체크 노드에서는, 수학식 2의 체크 노드 연산이, 수학식 7에 따라서 행해진다.
즉, 체크 노드에서는, 도 6과 같이, 계산하려고 하고 있는 가지에 대응하는 메시지 uj는, 체크 노드에 연결되어 있는 나머지 가지로부터의 메시지 v1, v2, v3, v4, v5를 사용한 수학식 7의 체크 노드 연산에 의해 구해진다. 다른 가지에 대응하는 메시지도 마찬가지로 구해진다.
또한, 수학식 7의 함수 φ(x)는, 식 φ(x)=ln((ex+1)/(ex-1))로 표현할 수 있으며, x>0에 있어서, φ(x)=φ- 1(x)이다. 함수 φ(x) 및 φ- 1(x)를 하드웨어에 실장할 때에는, LUT(Look Up Table)를 사용하여 실장되는 경우가 있지만, 양자 모두 동일한 LUT로 된다.
<본 기술을 적용한 전송 시스템의 구성예>
도 7은, 본 기술을 적용한 전송 시스템(시스템이란, 복수의 장치가 논리적으로 집합한 것을 의미하고, 각 구성의 장치가 동일 하우징 내에 있는지 여부는 묻지 않음)의 일 실시 형태의 구성예를 나타내는 도면이다.
도 7에 있어서, 전송 시스템은, 송신 장치(11)와 수신 장치(12)로 구성된다.
송신 장치(11)는, 예를 들어, 텔레비전 방송의 프로그램 등의 송신(방송)(전송)을 행한다. 즉, 송신 장치(11)는, 예를 들어, 프로그램으로서의 화상 데이터나 음성 데이터 등의, 송신의 대상인 대상 데이터를 LDPC 부호로 부호화하고, 예를 들어, 위성 회선이나, 지상파, 케이블(유선 회선) 등의 통신로(13)를 통해 송신한다.
수신 장치(12)는, 송신 장치(11)로부터 통신로(13)를 통해 송신되어 오는 LDPC 부호를 수신하고, 대상 데이터로 복호하여 출력한다.
여기서, 도 7의 전송 시스템에서 사용되는 LDPC 부호는, AWGN(Additive White Gaussian Noise) 통신로에서 극히 높은 능력을 발휘하는 것이 알려져 있다.
한편, 통신로(13)에서는, 버스트(burst) 오류나 이레이저(erasure)를 발생하는 경우가 있다. 예를 들어, 특히, 통신로(13)가 지상파인 경우, OFDM(Orthogonal Frequency Division Multiplexing) 시스템에서는, D/U(Desired to Undesired Ratio)가 0㏈(Undesired=echo의 파워가 Desired=메인 패스의 파워와 동등함)의 멀티패스 환경에 있어서, 에코(echo)(메인 패스 이외의 패스)의 지연(delay)에 따라서, 특정한 심벌의 파워가 0으로 되어 버리는(erasure) 경우가 있다.
또한, 플러터(flutter)(지연이 0이고 도플러(dopper) 주파수에 기인한 echo가 가산되는 통신로)에서도, D/U가 0㏈인 경우에는, 도플러 주파수에 의해, 특정한 시각의 OFDM의 심벌 전체의 파워가 0으로 되는(erasure) 경우가 발생한다.
또한, 수신 장치(12)측의, 송신 장치(11)로부터의 신호를 수신하는 안테나 등의 수신부(도시생략)로부터 수신 장치(12)까지의 배선의 상황이나, 수신 장치(12)의 전원의 불안정성에 의해, 버스트 오류가 발생하는 경우가 있다.
한편, LDPC 부호의 복호에 있어서는, 검사 행렬 H의 열, 나아가서는, LDPC 부호의 부호 비트에 대응하는 배리어블 노드에 있어서, 전술한 도 5에 도시한 바와 같이, LDPC 부호의 부호 비트(의 수신값 u0i)의 가산을 수반하는 수학식 1의 배리어블 노드 연산이 행해지기 때문에, 그 배리어블 노드 연산에 사용되는 부호 비트에 에러가 발생하면, 구해지는 메시지의 정밀도가 저하된다.
그리고, LDPC 부호의 복호에서는, 체크 노드에 있어서, 그 체크 노드에 연결되어 있는 배리어블 노드에서 구해지는 메시지를 사용하여, 수학식 7의 체크 노드 연산이 행해지기 때문에, 연결되어 있는 복수의 배리어블 노드(에 대응하는 LDPC 부호의 부호 비트)가 동시에 에러(이레이저를 포함함)로 되는 체크 노드의 수가 많아지면, 복호의 성능이 열화된다.
즉, 예를 들어, 체크 노드는, 그 체크 노드에 연결되어 있는 배리어블 노드의 2개 이상이 동시에 이레이저로 되면, 전체 배리어블 노드에, 값이 0일 확률과 1일 확률이 등확률인 메시지를 되돌린다. 이 경우, 등확률인 메시지를 되돌리는 체크 노드는, 1회의 복호 처리(1세트의 배리어블 노드 연산 및 체크 노드 연산)에 기여하지 않게 되고, 그 결과, 복호 처리의 반복 횟수를 많이 필요로 하게 되어, 복호의 성능이 열화되고, 또한, LDPC 부호의 복호를 행하는 수신 장치(12)의 소비 전력이 증대된다.
따라서, 도 7의 전송 시스템에서는, AWGN 통신로(AWGN 채널)에서의 성능을 유지하면서, 버스트 오류나 이레이저에의 내성을 향상시키는 것이 가능하게 되어 있다.
<송신 장치(11)의 구성예>
도 8은, 도 7의 송신 장치(11)의 구성예를 나타내는 블록도이다.
송신 장치(11)에서는, 대상 데이터로서의 1 이상의 인풋 스트림(Input Streams)이 모드 어댑테이션/멀티플렉서(Mode Adaptation/Multiplexer)(111)에 공급된다.
모드 어댑테이션/멀티플렉서(111)는, 모드 선택, 및 그것에 공급되는 1 이상의 인풋 스트림의 다중화 등의 처리를 필요에 따라서 행하고, 그 결과 얻어지는 데이터를, 패더(padder)(112)에 공급한다.
패더(112)는, 모드 어댑테이션/멀티플렉서(111)로부터의 데이터에 대하여, 필요한 제로 채우기(Null 삽입)를 행하고, 그 결과 얻어지는 데이터를, BB 스크램블러(BB Scrambler)(113)에 공급한다.
BB 스크램블러(113)는, 패더(112)로부터의 데이터에, BB 스크램블(Base-Band Scrambling)을 실시하고, 그 결과 얻어지는 데이터를, BCH 인코더(BCH encoder)(114)에 공급한다.
BCH 인코더(114)는, BB 스크램블러(113)로부터의 데이터를 BCH 부호화하고, 그 결과 얻어지는 데이터를, LDPC 부호화의 대상인 LDPC 대상 데이터로서, LDPC 인코더(LDPC encoder)(115)에 공급한다.
LDPC 인코더(115)는, BCH 인코더(114)로부터의 LDPC 대상 데이터에 대하여, LDPC 부호의 패리티 비트에 대응하는 부분인 패리티 행렬이 계단 구조로 되어 있는 검사 행렬에 따른 LDPC 부호화를 행하고, LDPC 대상 데이터를 정보 비트로 하는 LDPC 부호를 출력한다.
즉, LDPC 인코더(115)는, LDPC 대상 데이터를, 예를 들어, DVB-S.2나, DVB-T.2, DVB-C.2 등의 소정의 규격에 규정되어 있는(검사 행렬에 대응하는) LDPC 부호나, 미리 정해진 (검사 행렬에 대응하는) LDPC 부호 등에 부호화하는 LDPC 부호화를 행하고, 그 결과 얻어지는 LDPC 부호를 출력한다.
여기서, DVB-S.2나, DVB-T.2, DVB-C.2의 규격에 규정되어 있는 LDPC 부호는, IRA(Irregular Repeat Accumulate) 부호이며, 그 LDPC 부호의 검사 행렬에 있어서의 패리티 행렬은, 계단 구조로 되어 있다. 패리티 행렬, 및 계단 구조에 대해서는, 후술한다. 또한, IRA 부호에 대해서는, 예를 들어, "Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000에 기재되어 있다.
LDPC 인코더(115)가 출력하는 LDPC 부호는, 비트 인터리버(Bit Interleaver)(116)에 공급된다.
비트 인터리버(116)는, LDPC 인코더(115)로부터의 LDPC 부호에 대하여, 후술하는 비트 인터리브를 행하고, 그 비트 인터리브 후의 LDPC 부호를, 매퍼(Mapper)(117)에 공급한다.
매퍼(117)는, 비트 인터리버(116)로부터의 LDPC 부호를, 그 LDPC 부호의 1비트 이상의 부호 비트의 단위(심벌 단위)로, 직교 변조의 하나의 심벌을 나타내는 신호점에 매핑하여 직교 변조(다치 변조)를 행한다.
즉, 매퍼(117)는, 비트 인터리버(116)로부터의 LDPC 부호를, 반송파와 동상의 I 성분을 나타내는 I축과, 반송파와 직교하는 Q 성분을 나타내는 Q축으로 규정되는 IQ 평면(IQ 콘스텔레이션) 상의, LDPC 부호의 직교 변조를 행하는 변조 방식에 의해 정하는 신호점에 매핑하여 직교 변조를 행한다.
여기서, 매퍼(117)에서 행해지는 직교 변조의 변조 방식으로서는, 예를 들어, DVB-S.2나, DVB-T.2, DVB-C.2의 규격 등으로 규정되어 있는 변조 방식, 그 밖의 변조 방식, 즉, 예를 들어, BPSK(Binary Phase Shift Keying)나, QPSK(Quadrature Phase Shift Keying), 8PSK(Phase-Shift Keying), 16APSK(Amplitude Phase-Shift Keying), 32APSK, 16QAM(Quadrature Amplitude Modulation), 64QAM, 256QAM, 1024QAM, 4096QAM, 4PAM(Pulse Amplitude Modulation) 등이 있다. 매퍼(117)에 있어서, 어느 쪽의 변조 방식에 의한 직교 변조가 행해질지는, 예를 들어, 송신 장치(11)의 오퍼레이터의 조작 등에 따라서, 미리 설정된다.
매퍼(117)에서의 처리에 의해 얻어지는 데이터(심벌을 신호점에 매핑한 매핑 결과)는, 시간 인터리버(Time Interleaver)(118)에 공급된다.
시간 인터리버(118)는, 매퍼(117)로부터의 데이터에 대하여, 심벌 단위에서의 시간 인터리브(시간 방향의 인터리브)를 행하고, 그 결과 얻어지는 데이터를, SISO/MISO 인코더(SISO/MISO(Single Input Single Output/Multiple Input Single Output)encoder)(119)에 공급한다.
SISO/MISO 인코더(119)는, 시간 인터리버(118)로부터의 데이터에, 시공간 부호화를 실시하고, 주파수 인터리버(Frequency Interleaver)(120)에 공급한다.
주파수 인터리버(120)는, SISO/MISO 인코더(119)로부터의 데이터에 대하여, 심벌 단위에서의 주파수 인터리브(주파수 방향의 인터리브)를 행하고, 프레임 빌더/리소스 얼로케이션부(Frame Builder & Resource Allocation)(131)에 공급한다.
한편, BCH 인코더(121)에는, 예를 들어, BB 시그널링(Base Band Signalling)(BB Header) 등의 전송 제어용 제어 데이터(signalling)가 공급된다.
BCH 인코더(121)는, 그것에 공급되는 제어 데이터를, BCH 인코더(114)와 마찬가지로 BCH 부호화하고, 그 결과 얻어지는 데이터를, LDPC 인코더(122)에 공급한다.
LDPC 인코더(122)는, BCH 인코더(121)로부터의 데이터를, LDPC 대상 데이터로서, LDPC 인코더(115)와 마찬가지로 LDPC 부호화하고, 그 결과 얻어지는 LDPC 부호를, 매퍼(123)에 공급한다.
매퍼(123)는, 매퍼(117)와 마찬가지로, LDPC 인코더(122)로부터의 LDPC 부호를, 그 LDPC 부호의 1비트 이상의 부호 비트의 단위(심벌 단위)로, 직교 변조의 하나의 심벌을 나타내는 신호점에 매핑하여 직교 변조를 행하고, 그 결과 얻어지는 데이터를, 주파수 인터리버(124)에 공급한다.
주파수 인터리버(124)는, 주파수 인터리버(120)와 마찬가지로, 매퍼(123)로부터의 데이터에 대하여, 심벌 단위에서의 주파수 인터리브를 행하고, 프레임 빌더/리소스 얼로케이션부(131)에 공급한다.
프레임 빌더/리소스 얼로케이션부(131)는 주파수 인터리버(120), 및 주파수 인터리버(124)로부터의 데이터(심벌)가 필요한 위치에, 파일럿(Pilot)의 심벌을 삽입하고, 그 결과 얻어지는 데이터(심벌)로부터, 소정의 수의 심벌로 구성되는 프레임(예를 들어, PL(Physical Layer) 프레임이나, T2 프레임, C2 프레임 등)을 구성하여, OFDM 생성부(OFDM generation)(132)에 공급한다.
OFDM 생성부(132)는, 프레임 빌더/리소스 얼로케이션부(131)로부터의 프레임으로부터, 그 프레임에 대응하는 OFDM 신호를 생성하고, 통신로(13)(도 7)를 통해 송신한다.
또한, 송신 장치(11)는, 예를 들어, 시간 인터리버(118), SISO/MISO 인코더(119), 주파수 인터리버(120), 및 주파수 인터리버(124) 등의, 도 8에 도시한 블록의 일부를 설치하지 않고 구성할 수 있다.
도 9는, 도 8의 비트 인터리버(116)의 구성예를 나타내고 있다.
비트 인터리버(116)는, 데이터를 인터리브하는 기능을 갖고, 패리티 인터리버(parity interleaver)(23), 칼럼 트위스트 인터리버(column twist interleaver)(24), 및 디멀티플렉서(DEMUX)(25)로 구성된다. 또한, 비트 인터리버(116)는 패리티 인터리버(23), 및 칼럼 트위스트 인터리버(24)의 한쪽, 또는 양쪽을 설치하지 않고 구성할 수 있다.
패리티 인터리버(23)는, LDPC 인코더(115)로부터의 LDPC 부호의 패리티 비트를, 다른 패리티 비트의 위치에 인터리브하는 패리티 인터리브를 행하고, 그 패리티 인터리브 후의 LDPC 부호를, 칼럼 트위스트 인터리버(24)에 공급한다.
칼럼 트위스트 인터리버(24)는, 패리티 인터리버(23)로부터의 LDPC 부호에 대하여, 칼럼 트위스트 인터리브를 행하고, 그 칼럼 트위스트 인터리브 후의 LDPC 부호를, 디멀티플렉서(25)에 공급한다.
즉, LDPC 부호는, 도 8의 매퍼(117)에 있어서, 그 LDPC 부호의 1비트 이상의 부호 비트를, 직교 변조의 하나의 심벌을 나타내는 신호점에 매핑하여 송신된다.
칼럼 트위스트 인터리버(24)에서는, LDPC 인코더(115)에서 사용되는 검사 행렬의 임의의 1행에 있는 1에 대응하는 LDPC 부호의 복수의 부호 비트가, 1개의 심벌에 포함되지 않도록, 패리티 인터리버(23)로부터의 LDPC 부호의 부호 비트를 재배열하는 재배열 처리로서, 예를 들어, 후술하는 바와 같은 칼럼 트위스트 인터리브가 행해진다.
디멀티플렉서(25)는, 칼럼 트위스트 인터리버(24)로부터의 LDPC 부호에 대하여, 심벌이 되는 LDPC 부호의 2 이상의 부호 비트의 위치를 교체하는 교체 처리를 행함으로써, AWGN 등에 대한 내성을 강화한 LDPC 부호를 얻는다. 그리고, 디멀티플렉서(25)는, 교체 처리에 의해 얻어지는, LDPC 부호의 2 이상의 부호 비트를, 심벌로서, 매퍼(117)(도 8)에 공급한다.
도 10은, 도 8의 LDPC 인코더(115)에서 LDPC 부호화에 사용되는 검사 행렬 H를 나타내고 있다.
검사 행렬 H는, LDGM(Low-Density Generation Matrix) 구조로 되어 있으며, LDPC 부호의 부호 비트 중, 정보 비트에 대응하는 부분의 정보 행렬 HA와, 패리티 비트에 대응하는 패리티 행렬 HT에 의해, 식 H=[HA|HT](정보 행렬 HA의 요소를 좌측의 요소로 하고, 패리티 행렬 HT의 요소를 우측의 요소로 하는 행렬)로 나타낼 수 있다.
여기서, 1개의 LDPC 부호(1 부호어)의 부호 비트 중 정보 비트의 비트 수와, 패리티 비트의 비트 수를, 각각, 정보 길이 K와, 패리티 길이 M으로 함과 함께, 1개의 LDPC 부호의 부호 비트의 비트 수를, 부호 길이 N(=K+M)이라 한다.
어떤 부호 길이 N의 LDPC 부호에 대한 정보 길이 K와 패리티 길이 M은, 부호화율에 의해 결정된다. 또한, 검사 행렬 H는, 행×열이 M×N의 행렬로 된다. 그리고, 정보 행렬 HA는, M×K의 행렬로 되고, 패리티 행렬 HT는, M×M의 행렬로 된다.
도 11은, DVB-S.2, DVB-T.2, 및 DVB-C.2의 규격에 규정되어 있는 LDPC 부호의 검사 행렬 H의 패리티 행렬 HT를 나타내고 있다.
DVB-T.2 등의 규격에 규정되어 있는 LDPC 부호의 검사 행렬 H의 패리티 행렬 HT는, 도 11에 도시한 바와 같이, 1의 요소가, 소위 계단 형상으로 배열하는 계단 구조의 행렬(lower bidiagonal matrix)로 되어 있다. 패리티 행렬 HT의 행 가중치는 1행째에 대해서는 1이고, 나머지 모든 행에 대해서는 2로 되어 있다. 또한, 열 가중치는, 최후의 1열에 대해서는 1이고, 나머지 모든 열에서 2로 되어 있다.
이상과 같이, 패리티 행렬 HT가 계단 구조로 되어 있는 검사 행렬 H의 LDPC 부호는, 그 검사 행렬 H를 사용하여, 용이하게 생성할 수 있다.
즉, LDPC 부호(1 부호어)를 행 벡터 c로 나타냄과 함께, 그 행 벡터를 전치하여 얻어지는 열 벡터를, cT로 나타낸다. 또한, LDPC 부호인 행 벡터 c 중, 정보 비트의 부분을, 행 벡터 A로 나타냄과 함께, 패리티 비트의 부분을, 행 벡터 T로 나타내기로 한다.
이 경우, 행 벡터 c는, 정보 비트로서의 행 벡터 A와, 패리티 비트로서의 행 벡터 T에 의해, 식 c=[A|T](행 벡터A의 요소를 좌측의 요소로 하고, 행 벡터 T의 요소를 우측의 요소로 하는 행 벡터)로 나타낼 수 있다.
검사 행렬 H와, LDPC 부호로서의 행 벡터 c=[A|T]는, 식 HcT=0을 만족할 필요가 있으며, 이러한 식 HcT=0을 만족하는 행 벡터 c=[A|T]를 구성하는 패리티 비트로서의 행 벡터 T는, 검사 행렬 H=[HA|HT]의 패리티 행렬 HT가, 도 11에 도시한 계단 구조로 되어 있는 경우에는, 식 HcT=0에 있어서의 열 벡터 HcT의 1행째의 요소부터 순서대로, 각 행의 요소를 0으로 하여 가게 함으로써, 축차적(순서)으로 구할 수 있다.
도 12는, DVB-T.2 등의 규격에 규정되어 있는 LDPC 부호의 검사 행렬 H를 설명하는 도면이다.
DVB-T.2 등의 규격에 규정되어 있는 LDPC 부호의 검사 행렬 H의 1열째로부터의 KX열에 대해서는, 열 가중치가 X로, 그 후의 K3열에 대해서는, 열 가중치가 3으로, 그 후의 M-1열에 대해서는, 열 가중치가 2로, 최후의 1열에 대해서는, 열 가중치가 1로, 각각 되어 있다.
여기서, KX+K3+M-1+1은, 부호 길이 N과 동등하다.
도 13은, DVB-T.2 등의 규격에 규정되어 있는 LDPC 부호의 각 부호화율 r에 대한, 열 수 KX, K3, 및 M과, 열 가중치 X를 나타내는 도면이다.
DVB-T.2 등의 규격에서는, 64800비트와 16200비트의 부호 길이 N의 LDPC 부호가 규정되어 있다.
그리고, 부호 길이 N이 64800비트의 LDPC 부호에 대해서는, 11개의 부호화율(nominal rate) 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, 및 9/10가 규정되어 있으며, 부호 길이 N이 16200비트의 LDPC 부호에 대해서는, 10개의 부호화율 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 및 8/9이 규정되어 있다.
여기서, 이하, 64800비트의 부호 길이 N을, 64k비트라고도 하며, 16200비트의 부호 길이 N을, 16k비트라고도 한다.
LDPC 부호에 대해서는, 검사 행렬 H의 열 가중치가 큰 열에 대응하는 부호 비트일수록, 에러율이 낮은 경향이 있다.
도 12 및 도 13에 도시한, DVB-T.2 등의 규격에 규정되어 있는 검사 행렬 H에서는, 선두측(좌측)의 열일수록, 열 가중치가 큰 경향이 있으며, 따라서, 그 검사 행렬 H에 대응하는 LDPC 부호에 대해서는, 선두의 부호 비트일수록, 에러에 강하며(에러에 대한 내성이 있으며), 끝의 부호 비트일수록, 에러에 약한 경향이 있다.
도 14는, 도 8의 매퍼(117)에 의해 16QAM이 행해지는 경우의, 16개의 심벌(에 대응하는 신호점)의 IQ 평면상의 배치예를 나타내고 있다.
즉, 도 14의 A는, DVB-T.2의 16QAM의 심벌(에 대응하는 신호점)을 나타내고 있다.
16QAM에서는, 1 심벌은, 4비트로 표현되고, 16(=24)개의 심벌이 존재한다. 그리고, 16개의 심벌은, IQ 평면의 원점을 중심으로 하여, I 방향×Q 방향이 4×4의 정사각형 형상이 되도록 배치되어 있다.
여기서, 1 심벌이 나타내는 비트 열의, 최상위 비트로부터 i+1비트째의 비트를, 비트 yi로 나타내기로 하면, 16QAM의 1 심벌이 나타내는 4비트는, 최상위 비트부터 순서대로, 비트 y0, y1, y2, y3으로 나타낼 수 있다. 변조 방식이 16QAM인 경우에는, LDPC 부호의 부호 비트의 4비트가, 4비트 y0 내지 y3의 심벌(심벌값)로 (심벌화)된다.
도 14의 B는, 16QAM의 심벌이 나타내는 4비트(이하, '심벌 비트'라고도 함) y0 내지 y3 각각에 대한 비트 경계를 나타내고 있다.
여기서, 심벌 비트 yi(도 14에서는, i=0, 1, 2, 3)에 대한 비트 경계란, 그 심벌 비트 yi가 0으로 되어 있는 심벌과, 1로 되어 있는 심벌의 경계를 의미한다.
도 14의 B에 도시한 바와 같이, 16QAM의 심벌이 나타내는 4 심벌 비트 y0 내지 y3 중 최상위의 심벌 비트 y0에 대해서는, IQ 평면의 Q축의 1 개소만이 비트 경계로 되고, 2번째(최상위 비트로부터 2번째)의 심벌 비트 y1에 대해서는, IQ 평면의 I축의 1 개소만이 비트 경계로 된다.
또한, 3번째의 심벌 비트 y2에 대해서는, 4×4개의 심벌 중, 좌측으로부터 1열째와 2열째의 사이, 및 3열째와 4열째의 사이의 2 부분이, 비트 경계로 된다.
또한, 4번째의 심벌 비트 y3에 대해서는, 4×4개의 심벌 중, 위에서 1행째와 2행째의 사이, 및 3행째와 4행째의 사이의 2 부분이, 비트 경계로 된다.
심벌이 나타내는 심벌 비트 yi는, 비트 경계로부터 이격되어 있는 심벌이 많을수록, 틀리기 어렵고(에러 확률이 낮고), 비트 경계에 가까운 심벌이 많을수록, 틀리기 쉽다(에러 확률이 높다).
여기서, 틀리기 어려운(에러에 강한) 비트를, 「강한 비트」라고 함과 함께, 틀리기 쉬운(에러에 약한) 비트를, 「약한 비트」라고 하면, 16QAM의 심벌의 4 심벌 비트 y0 내지 y3에 대해서는, 최상위의 심벌 비트 y0, 및 2번째의 심벌 비트 y1이 강한 비트로 되어 있으며, 3번째의 심벌 비트 y2, 및 4번째의 심벌 비트 y3이 약한 비트로 되어 있다.
도 15 내지 도 17은, 도 8의 매퍼(117)에 의해 64QAM이 행해지는 경우의, 64개의 심벌(에 대응하는 신호점)의 IQ 평면상의 배치예, 즉, DVB-T.2의 16QAM의 심벌을 나타내고 있다.
64QAM에서는, 1 심벌은, 6비트를 나타내고, 64(=26)개의 심벌이 존재한다. 그리고, 64개의 심벌은, IQ 평면의 원점을 중심으로 하여, I 방향×Q 방향이 8×8의 정사각형 형상이 되도록 배치되어 있다.
64QAM의 1 심벌의 심벌 비트는, 최상위 비트부터 순서대로, 비트 y0, y1, y2, y3, y4, y5로 나타낼 수 있다. 변조 방식이 64QAM인 경우에는, LDPC 부호의 부호 비트의 6비트가, 6비트의 심벌 비트 y0 내지 y5의 심벌로 된다.
여기서, 도 15는, 64QAM의 심벌의 심벌 비트 y0 내지 y5 중, 최상위의 심벌 비트 y0과, 2번째의 심벌 비트 y1 각각에 대한 비트 경계를, 도 16은, 3번째의 심벌 비트 y2와, 4번째의 심벌 비트 y3 각각에 대한 비트 경계를, 도 17은, 5번째의 심벌 비트 y4와, 6번째의 심벌 비트 y5 각각에 대한 비트 경계를, 각각 나타내고 있다.
도 15에 도시한 바와 같이, 최상위의 심벌 비트 y0과, 2번째의 심벌 비트 y1각각에 대한 비트 경계는, 1 개소로 되어 있다. 또한, 도 16에 도시한 바와 같이, 3번째의 심벌 비트 y2와, 4번째의 심벌 비트 y3 각각에 대한 비트 경계는, 2 개소로 되어 있으며, 도 17에 도시한 바와 같이, 5번째의 심벌 비트 y4와, 6번째의 심벌 비트 y5 각각에 대한 비트 경계는, 4 개소로 되어 있다.
따라서, 64QAM의 심벌의 심벌 비트 y0 내지 y5에 대해서는, 최상위 심벌 비트 y0, 및 2번째의 심벌 비트 y1이, 강한 비트로 되어 있으며, 3번째의 심벌 비트 y2, 및 4번째의 심벌 비트 y3이, 그 다음으로 강한 비트로 되어 있다. 그리고, 5번째의 심벌 비트 y4와, 6번째의 심벌 비트 y5는, 약한 비트로 되어 있다.
도 14, 나아가서는, 도 15 내지 도 17로부터, 직교 변조의 심벌의 심벌 비트에 대해서는, 상위 비트가 강한 비트로 되고, 하위 비트가 약한 비트로 되는 경향이 있음을 알 수 있다.
도 18은, 통신로(13)(도 7)로서 위성 회선을 채용하고, 도 8의 매퍼(117)에 의해 QPSK가 행해지는 경우의, 4개의 심벌(에 대응하는 신호점)의 IQ 평면상의 배치예, 즉, 예를 들어, DVB-S.2의 QPSK의 신호점 배치를 나타내는 도면이다.
DVB-S.2의 QPSK에서는, 심벌은, IQ 평면상의 원점을 중심으로 하는 반경 ρ가 1인 원의 원주상의 4개의 신호점 중 어느 하나에 매핑된다.
도 19는, 통신로(13)(도 7)로서 위성 회선을 채용하고, 도 8의 매퍼(117)에 의해 8PSK가 행해지는 경우의, 8개의 심벌의 IQ 평면상의 배치예, 즉, 예를 들어, DVB-S.2의 8PSK의 신호점 배치를 나타내는 도면이다.
DVB-S.2의 8PSK에서는, 심벌은, IQ 평면상의 원점을 중심으로 하는 반경 ρ가 1인 원의 원주상의 8개의 신호점 중 어느 하나에 매핑된다.
도 20은, 통신로(13)(도 7)로서 위성 회선을 채용하고, 도 8의 매퍼(117)에 의해 16APSK가 행해지는 경우의, 16개의 심벌의 IQ 평면상의 배치예, 즉, 예를 들어, DVB-S.2의 16APSK의 신호점 배치를 나타내는 도면이다.
도 20의 A는, DVB-S.2의 16APSK의 콘스텔레이션을 나타내고 있다.
DVB-S.2의 16APSK에서는, 심벌은, IQ 평면상의 원점을 중심으로 하는 반경이 R1인 원의 원주상의 4개의 신호점, 및 반경이 R2(>R1)인 원의 원주상의 12개의 신호점의, 합계 16개의 신호점 중 어느 하나에 매핑된다.
도 20의 B는, DVB-S.2의 16APSK의 콘스텔레이션에 있어서의 반경 R2와 R1의 비 γ=R2/R1을 나타내고 있다.
DVB-S.2의 16APSK의 콘스텔레이션에 있어서, 반경 R2와 R1의 비 γ는, 부호화율마다 상이하다.
도 21은, 통신로(13)(도 7)로서 위성 회선을 채용하고, 도 8의 매퍼(117)에 의해 32APSK가 행해지는 경우의, 32개의 심벌의 IQ 평면상의 배치예, 즉, 예를 들어, DVB-S.2의 32APSK의 신호점 배치를 나타내는 도면이다.
도 21의 A는, DVB-S.2의 32APSK의 콘스텔레이션을 나타내고 있다.
DVB-S.2의 32APSK에서는, 심벌은, IQ 평면상의 원점을 중심으로 하는 반경이 R1인 원의 원주상의 4개의 신호점, 반경이 R2(>R1)인 원의 원주상의 12개의 신호점, 및 반경이 R3(>R2)인 원의 원주상의 16개의 신호점의, 합계 32개의 신호점 중 어느 하나에 매핑된다.
도 21의 B는, DVB-S.2의 32APSK의 콘스텔레이션에 있어서의 반경 R2와 R1의 비 γ1=R2/R1, 및 반경 R3과 R1의 비 γ2=R3/R1을 나타내고 있다.
DVB-S.2의 32APSK의 콘스텔레이션에 있어서, 반경 R2와 R1의 비 γ1, 및 반경 R3과 R1의 비 γ2는, 부호화율마다 상이하다.
도 18 내지 도 21에 콘스텔레이션을 나타낸 DVB-S.2의 각 직교 변조(QPSK, 8PSK, 16APSK, 32APSK)의 심벌의 심벌 비트에 대해서도, 도 14 내지 도 17의 경우와 마찬가지로, 강한 비트와 약한 비트가 있다.
여기서, 도 12 및 도 13에서 설명한 바와 같이, LDPC 인코더(115)(도 8)가 출력하는 LDPC 부호에 대해서는, 에러에 강한 부호 비트와, 에러에 약한 부호 비트가 있다.
또한, 도 14 내지 도 21에서 설명한 바와 같이, 매퍼(117)에 의해 행해지는 직교 변조의 심벌 심벌 비트에 대해서는, 강한 비트와 약한 비트가 있다.
따라서, LDPC 부호의, 에러에 약한 부호 비트를, 직교 변조의 심벌, 약한 심벌 비트에 할당하면, 전체적으로 에러에 대한 내성이 저하되는 경우가 있다.
따라서, LDPC 부호의, 에러에 약한 부호 비트를, 직교 변조의 심벌, 강한 비트(심벌 비트)에 할당하는 경향으로, LDPC 부호의 부호 비트를 인터리브하는 인터리버가 제안되어 있다.
도 9의 디멀티플렉서(25)는, 그 인터리버의 처리를 행할 수 있다.
도 22는, 도 9의 디멀티플렉서(25)의 처리를 설명하는 도면이다.
즉, 도 22의 A는, 디멀티플렉서(25)의 기능적인 구성예를 나타내고 있다.
디멀티플렉서(25)는, 메모리(31) 및 교체부(32)로 구성된다.
메모리(31)에는, LDPC 인코더(115)로부터의 LDPC 부호가 공급된다.
메모리(31)는, 로우(row)(가로) 방향으로 mb 비트를 기억함과 함께, 칼럼(column)(세로) 방향으로 N/(mb) 비트를 기억하는 기억 용량을 갖고, 그것에 공급되는 LDPC 부호의 부호 비트를, 칼럼 방향으로 기입하고, 로우 방향으로 판독하여, 교체부(32)에 공급한다.
여기서, N(=정보 길이 K+패리티 길이 M)은, 전술한 바와 같이, LDPC 부호의 부호 길이를 나타낸다.
또한, m은, 1 심벌로 되는 LDPC 부호의 부호 비트의 비트 수를 나타내고, b는 소정의 양의 정수이며, m을 정수배하는 데 사용되는 배수이다. 디멀티플렉서(25)는, LDPC 부호의 부호 비트를 소정의 비트 수 m의 단위로 심벌로(심벌화)하지만, 배수 b는, 디멀티플렉서(25)가 소위 한 번의 심벌화에 의해 얻는 심벌의 개수를 나타낸다.
도 22의 A는, 변조 방식이 심벌을 64개의 신호점 중 어느 하나에 매핑하는 64QAM 등인 경우인 디멀티플렉서(25)의 구성예를 나타내고 있으며, 따라서, 1 심벌로 되는 LDPC 부호의 부호 비트의 비트 수 m은, 6비트이다.
또한, 도 22의 A에서는, 배수 b는 1로 되어 있으며, 따라서, 메모리(31)는, 칼럼 방향×로우 방향이 N/(6×1)×(6×1)비트의 기억 용량을 갖는다.
여기서, 메모리(31)의, 로우 방향이 1비트인, 칼럼 방향으로 연장되는 기억 영역을, 이하, 적절히 '칼럼'이라고 한다. 도 22의 A에서는, 메모리(31)는, 6(=6×1)개의 칼럼으로 구성된다.
디멀티플렉서(25)에서는, LDPC 부호의 부호 비트를, 메모리(31)를 구성하는 칼럼의 상측으로부터 하측 방향(칼럼 방향)으로 기입하는 것이, 좌측으로부터 우측 방향의 칼럼을 향해 행해진다.
그리고, 부호 비트의 기입이, 가장 우측의 칼럼의 맨 아래까지 종료되면, 메모리(31)를 구성하는 모든 칼럼의 1행째로부터, 로우 방향으로 6비트(mb 비트) 단위로 부호 비트가 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터의 6비트의 부호 비트의 위치를 교체하는 교체 처리를 행하고, 그 결과 얻어지는 6비트를, 64QAM의 1 심벌을 나타내는 6 심벌 비트 y0, y1, y2, y3, y4, y5로서 출력한다.
즉, 메모리(31)로부터는, 로우 방향으로 mb 비트(여기서는, 6비트)의 부호 비트가 판독되지만, 그, 메모리(31)로부터 판독되는 mb 비트의 부호 비트의, 최상위 비트로부터 i 비트째를 (i=0, 1, …, mb-1), 비트 bi로 나타내기로 하면, 메모리(31)로부터 로우 방향으로 판독되는 6비트의 부호 비트는, 최상위 비트부터 순서대로, 비트 b0, b1, b2, b3, b4, b5로 나타낼 수 있다.
도 12 및 도 13에서 설명한 열 가중치의 관계로부터, 비트 b0의 방향에 있는 부호 비트는, 에러에 강한 부호 비트로 되어 있으며, 비트 b5의 방향에 있는 부호 비트는, 에러에 약한 부호 비트로 되어 있다.
교체부(32)에서는, 메모리(31)로부터의 6비트의 부호 비트 b0 내지 b5 중, 에러에 약한 부호 비트가, 64QAM의 1 심벌의 심벌 비트 y0 내지 y5 중 강한 비트에 할당되도록, 메모리(31)로부터의 6비트의 부호 비트 b0 내지 b5의 위치를 교체하는 교체 처리를 행할 수 있다.
여기서, 메모리(31)로부터의 6비트의 부호 비트 b0 내지 b5를 어떻게 교체하여, 64QAM의 1 심벌을 나타내는 6 심벌 비트 y0 내지 y5의 각각에 할당하느냐 하는 교체 방식으로서는, 각 사로부터 다양한 방식이 제안되어 있다.
도 22의 B는, 제1 교체 방식을, 도 22의 C는, 제2 교체 방식을, 도 22의 D는, 제3 교체 방식을, 각각 나타내고 있다.
도 22의 B 내지 도 22의 D에 있어서(후술하는 도 23에 있어서도 마찬가지), 비트 bi와 yj를 연결하는 선분은, 부호 비트 bi를, 심벌의 심벌 비트 yj에 할당하는(심벌 비트 yj의 위치로 교체하는) 것을 의미한다.
도 22의 B의 제1 교체 방식으로서는, 3종류의 교체 방식 중 어느 하나를 채용하는 것이 제안되어 있으며, 도 22의 C의 제2 교체 방식으로서는, 2종류의 교체 방식 중 어느 하나를 채용하는 것이 제안되어 있다.
도 22의 D의 제3 교체 방식으로서는, 6종류의 교체 방식을 순서대로 선택하여 사용하는 것이 제안되어 있다.
도 23은, 변조 방식이 심벌을 64개의 신호점 중 어느 하나에 매핑하는 64QAM 등이며(따라서, 1 심벌로 매핑되는 LDPC 부호의 부호 비트의 비트 수 m은, 도 22와 마찬가지로 6비트임), 또한, 배수 b가 2인 경우의 디멀티플렉서(25)의 구성예와, 제4 교체 방식을 나타내고 있다.
배수 b가 2인 경우, 메모리(31)는, 칼럼 방향×로우 방향이 N/(6×2)×(6×2)비트의 기억 용량을 갖고, 12(=6×2)개의 칼럼으로 구성된다.
도 23의 A는, 메모리(31)에의 LDPC 부호의 기입 순을 나타내고 있다.
디멀티플렉서(25)에서는, 도 22에서 설명한 바와 같이, LDPC 부호의 부호 비트를, 메모리(31)를 구성하는 칼럼 상측부터 하측 방향(칼럼 방향)으로 기입하는 것이, 좌측부터 우측 방향의 칼럼을 향해 행해진다.
그리고, 부호 비트의 기입이, 가장 우측의 칼럼의 맨 아래까지 종료되면(1 부호어의 기입이 종료되면), 메모리(31)를 구성하는 모든 칼럼의 1행째부터, 로우 방향으로, 12비트(mb 비트) 단위로 부호 비트가 판독되고, 교체부(32)에 공급된다.
교체부(32)는, 메모리(31)로부터의 12비트의 부호 비트의 위치를, 제4 교체 방식에 의해 교체하는 교체 처리를 행하고, 그 결과 얻어지는 12비트를, 64QAM의 2 심벌(b개의 심벌)을 나타내는 12비트, 즉, 64QAM의 1 심벌을 나타내는 6 심벌 비트 y0, y1, y2, y3, y4, y5와, 다음의 1 심벌을 나타내는 6 심벌 비트 y0, y1, y2, y3, y4, y5로서 출력한다.
여기서, 도 23의 B는, 도 23의 A의 교체부(32)에 의한 교체 처리의 제4 교체 방식을 나타내고 있다.
또한, 배수 b가 2인 경우(3 이상인 경우도 마찬가지), 교체 처리에서는, mb 비트의 부호 비트가, 연속하는 b개의 심벌의 mb 비트의 심벌 비트에 할당된다. 도 23을 포함해, 이하에서는, 설명의 편의상, 연속하는 b개의 심벌 mb 비트의 심벌 비트의 최상위 비트로부터 i+1비트째를, 비트(심벌 비트) yi로 나타낸다.
어떠한 부호 비트의 교체 방식이 적절한지, 즉, AWGN 통신로 등에서의 에러율을 보다 향상시킬지는, LDPC 부호의 부호화율이나 부호 길이, 변조 방식 등에 따라 상이하다.
<패리티 인터리브>
다음으로, 도 24 내지 도 26을 참조하여, 도 9의 패리티 인터리버(23)에 의한 패리티 인터리브에 대하여 설명한다.
도 24는, LDPC 부호의 검사 행렬의 태너 그래프(의 일부)를 나타내고 있다.
체크 노드는, 도 24에 도시한 바와 같이, 그 체크 노드에 연결되어 있는 배리어블 노드(에 대응하는 부호 비트)의 2개 등의 복수가 동시에 이레이저 등의 에러로 되면, 그 체크 노드에 연결되어 있는 전체 배리어블 노드로, 값이 0일 확률과 1일 확률이 등확률인 메시지를 되돌린다. 이로 인해, 동일한 체크 노드에 연결되어 있는 복수의 배리어블 노드가 동시에 이레이저 등이 되면, 복호의 성능이 열화된다.
그런데, 도 8의 LDPC 인코더(115)가 출력하는, DVB-S.2 등의 규격에 규정되어 있는 LDPC 부호는, IRA 부호이며, 검사 행렬 H의 패리티 행렬 HT는, 도 11에 도시한 바와 같이, 계단 구조로 되어 있다.
도 25는, 계단 구조로 되어 있는 패리티 행렬 HT와, 그 패리티 행렬 HT에 대응하는 태너 그래프를 나타내고 있다.
즉, 도 25의 A는, 계단 구조로 되어 있는 패리티 행렬 HT를 나타내고 있으며, 도 25의 B는, 도 25의 A의 패리티 행렬 HT에 대응하는 태너 그래프를 나타내고 있다.
계단 구조로 되어 있는 패리티 행렬 HT에서는, 각 행에 있어서, 1의 요소가 인접한다(1행째를 제외함). 이로 인해, 패리티 행렬 HT의 태너 그래프에 있어서, 패리티 행렬 HT의 값이 1로 되어 있는 인접하는 2개의 요소의 열에 대응하는, 인접하는 2개의 배리어블 노드는, 동일한 체크 노드에 연결되어 있다.
따라서, 버스트 오류나 이레이저 등에 의해, 전술의 인접하는 2개의 배리어블 노드에 대응하는 패리티 비트가 동시에 에러로 되면, 그 에러로 된 2개의 패리티 비트에 대응하는 2개의 배리어블 노드(패리티 비트를 사용하여 메시지를 구하는 배리어블 노드)에 연결되어 있는 체크 노드는, 값이 0일 확률과 1일 확률이 등확률인 메시지를, 그 체크 노드에 연결되어 있는 배리어블 노드로 되돌리기 때문에, 복호의 성능이 열화된다. 그리고, 버스트 길이(연속해서 에러로 되는 패리티 비트의 비트 수)가 커지면, 등확률인 메시지를 되돌리는 체크 노드가 증가하고, 복호의 성능은 더욱 열화된다.
따라서, 패리티 인터리버(23)(도 9)는, 전술한 복호의 성능 열화를 방지하기 위해서, LDPC 인코더(115)로부터의, LDPC 부호의 패리티 비트를, 다른 패리티 비트의 위치에 인터리브하는 패리티 인터리브를 행한다.
도 26은, 도 9의 패리티 인터리버(23)가 행하는 패리티 인터리브 후의 LDPC 부호에 대응하는 검사 행렬 H의 패리티 행렬 HT를 나타내고 있다.
여기서, LDPC 인코더(115)가 출력하는, DVB-S.2 등의 규격에 규정되어 있는 LDPC 부호에 대응하는 검사 행렬 H의 정보 행렬 HA는, 순회 구조로 되어 있다.
순회 구조란, 어떤 열이, 다른 열을 사이클릭 시프트한 것과 일치하고 있는 구조를 의미하며, 예를 들어, P열마다, 그 P열의 각 행의 1의 위치가, 그 P열의 최초의 열을, 패리티 길이 M을 나누어 얻어지는 값 q에 비례하는 값만큼, 열 방향으로 사이클릭 시프트한 위치로 되어 있는 구조도 포함된다. 이하, 적절히 순회 구조에 있어서의 P열을, 순회 구조의 단위의 열 수라 한다.
DVB-S.2 등의 규격에 규정되어 있는 LDPC 부호로서는, 도 12 및 도 13에서 설명한 바와 같이, 부호 길이 N이 64800비트와 16200비트인, 2종류의 LDPC 부호가 있으며, 그 2종류의 LDPC 부호 중 어느 것에 대해서도, 순회 구조의 단위의 열 수 P가, 패리티 길이 M의 약수 중, 1과 M을 제외한 약수의 하나인 360으로 규정되어 있다.
또한, 패리티 길이 M은, 부호화율에 따라 상이한 값 q를 사용하여, 식 M=q×P=q×360으로 표현되는 소수 이외의 값으로 되어 있다. 따라서, 값 q도, 순회 구조의 단위의 열 수 P와 마찬가지로, 패리티 길이 M의 약수 중, 1과 M을 제외한 약수의 다른 하나이며, 패리티 길이 M을, 순회 구조의 단위의 열 수 P로 나눔으로써 얻어진다(패리티 길이 M의 약수인 P 및 q의 곱은, 패리티 길이 M으로 됨).
패리티 인터리버(23)는, 전술한 바와 같이, 정보 길이를 K라 하고, 또한, 0 이상 P 미만의 정수를 x라 함과 함께, 0 이상 q 미만의 정수를 y라 하면, 패리티 인터리브로서, N 비트의 LDPC 부호의 부호 비트 중, K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브한다.
K+qx+y+1번째의 부호 비트, 및 K+Py+x+1번째의 부호 비트는, 모두, K+1번째 이후의 부호 비트이기 때문에, 패리티 비트이며, 따라서, 패리티 인터리브에 의하면, LDPC 부호의 패리티 비트 위치가 이동된다.
이와 같은 패리티 인터리브에 의하면, 동일한 체크 노드에 연결되는 배리어블 노드(에 대응하는 패리티 비트)가, 순회 구조의 단위의 열 수 P, 즉, 여기에서는, 360비트만큼 이격되므로, 버스트 길이가 360비트 미만인 경우에는, 동일한 체크 노드에 연결되어 있는 배리어블 노드의 복수가 동시에 에러로 되는 사태를 피할 수 있어, 그 결과, 버스트 오류에 대한 내성을 개선할 수 있다.
또한, K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브하는 패리티 인터리브 후의 LDPC 부호는, 원래의 검사 행렬 H의, K+qx+y+1번째의 열을, K+Py+x+1번째의 열로 치환하는 열 치환을 행하여 얻어지는 검사 행렬(이하, '변환 검사 행렬'이라고도 함)의 LDPC 부호에 일치한다.
또한, 변환 검사 행렬의 패리티 행렬에는, 도 26에 도시한 바와 같이, P열(도 26에서는, 360열)을 단위로 하는 의사 순회 구조가 나타난다.
여기서, 의사 순회 구조란, 일부를 제외한 부분이 순회 구조로 되어 있는 구조를 의미한다. DVB-S.2 등의 규격에 규정되어 있는 LDPC 부호의 검사 행렬에 대하여 패리티 인터리브에 상당하는 열 치환을 실시하여 얻어지는 변환 검사 행렬은, 그 우측 코너 부분의 360행×360열의 부분(후술하는 시프트 행렬)에, 1의 요소가 하나만큼 부족하고(0의 요소로 되어 있으며), 그 점에서, (완전한) 순회 구조가 아니라, 소위 의사 순회 구조로 되어 있다.
또한, 도 26의 변환 검사 행렬은, 원래의 검사 행렬 H에 대하여 패리티 인터리브에 상당하는 열 치환 외에, 변환 검사 행렬이, 후술하는 구성 행렬로 구성되도록 하기 위한 행의 치환(행 치환)도 실시된 행렬로 되어 있다.
<칼럼 트위스트 인터리브>
다음으로, 도 27 내지 도 30을 참조하여, 도 9의 칼럼 트위스트 인터리버(24)에 의한 재배열 처리로서의 칼럼 트위스트 인터리브에 대하여 설명한다.
도 8의 송신 장치(11)에서는, LDPC 부호의 부호 비트의 1비트 이상을, 1개의 심벌로서 송신한다. 즉, 예를 들어, 부호 비트의 2비트를 1개의 심벌로 하는 경우에는, 변조 방식으로서, 예를 들어, QPSK가 사용되고, 부호 비트의 4비트를 1개의 심벌로 하는 경우에는, 변조 방식으로서, 예를 들어, 16APSK나 16QAM이 사용된다.
부호 비트의 2비트 이상을, 1개의 심벌로서 송신하는 경우, 어떤 심벌에, 이레이저 등이 발생하면, 그 심벌의 부호 비트는, 모두 에러(이레이저)로 된다.
따라서, 복호의 성능을 향상시키기 위해서, 동일한 체크 노드로 연결되어 있는 배리어블 노드(에 대응하는 부호 비트)의 복수가 동시에 이레이저로 될 확률을 저하시키기 위해서는, 1개의 심벌의 부호 비트에 대응하는 배리어블 노드가, 동일한 체크 노드에 연결되는 것을 피할 필요가 있다.
한편, 전술한 바와 같이, LDPC 인코더(115)가 출력하는, DVB-S.2 등의 규격에 규정되어 있는 LDPC 부호의 검사 행렬 H에서는, 정보 행렬 HA가 순회 구조를 갖고, 패리티 행렬 HT가 계단 구조를 갖고 있다. 그리고, 도 26에서 설명한 바와 같이, 패리티 인터리브 후의 LDPC 부호의 검사 행렬인 변환 검사 행렬에서는, 패리티 행렬에도 순회 구조(정확하게는, 전술한 바와 같이, 의사 순회 구조)가 나타난다.
도 27은, 변환 검사 행렬을 나타내고 있다.
즉, 도 27의 A는, 부호 길이 N이 64800비트이고, 부호화율(r)이 3/4인 LDPC 부호의 검사 행렬 H의 변환 검사 행렬을 나타내고 있다.
도 27의 A에서는, 변환 검사 행렬에 있어서, 값이 1로 되어 있는 요소의 위치가, 점(·)으로 도시되어 있다.
도 27의 B는, 도 27의 A의 변환 검사 행렬의 LDPC 부호, 즉, 패리티 인터리브 후의 LDPC 부호를 대상으로 하여, 디멀티플렉서(25)(도 9)가 행하는 처리를 나타내고 있다.
도 27의 B에서는, 변조 방식이 16APSK나 16QAM 등의, 심벌을 16개의 신호점 중 어느 하나에 매핑하는 방식인 것으로서, 디멀티플렉서(25)의 메모리(31)를 구성하는 4 칼럼에서, 패리티 인터리브 후의 LDPC 부호의 부호 비트가, 칼럼 방향으로 기입되어 있다.
메모리(31)를 구성하는 4 칼럼에서, 칼럼 방향으로 기입된 부호 비트는, 로우 방향으로 4비트 단위로 판독되고, 1 심벌로 된다.
이 경우, 1 심벌로 되는 4비트의 부호 비트 B0, B1, B2, B3은, 도 27의 A의 변환 검사 행렬의, 임의의 1행에 있는 1에 대응하는 부호 비트로 되어 있는 경우가 있으며, 이 경우, 그 부호 비트 B0, B1, B2, B3 각각에 대응하는 배리어블 노드는, 동일한 체크 노드에 연결되어 있다.
따라서, 1 심벌의 4비트의 부호 비트 B0, B1, B2, B3이, 변환 검사 행렬의 임의의 1행에 있는 1에 대응하는 부호 비트로 되어 있는 경우에는, 그 심벌에, 이레이저가 발생하면, 부호 비트 B0, B1, B2, B3 각각에 대응하는 배리어블 노드가 연결되어 있는 동일한 체크 노드에 있어서, 적절한 메시지를 구할 수 없어, 그 결과, 복호의 성능이 열화된다.
부호화율이 3/4 이외의 부호화율에 대해서도, 마찬가지로, 동일한 체크 노드에 연결되어 있는 복수의 배리어블 노드에 대응하는 복수의 부호 비트가, 16APSK나 16QAM의 1개의 심벌로 되는 경우가 있다.
따라서, 칼럼 트위스트 인터리버(24)는, 변환 검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가, 1개의 심벌에 포함되지 않도록, 패리티 인터리버(23)로부터의 패리티 인터리브 후의 LDPC 부호의 부호 비트를 인터리브하는 칼럼 트위스트 인터리브를 행한다.
도 28은, 칼럼 트위스트 인터리브를 설명하는 도면이다.
즉, 도 28은, 디멀티플렉서(25)의 메모리(31)(도 22, 도 23)를 나타내고 있다.
메모리(31)는, 도 22에서 설명한 바와 같이, 칼럼(세로) 방향으로 mb 비트를 기억함과 함께, 로우(가로) 방향으로 N/(mb) 비트를 기억하는 기억 용량을 갖고, mb개의 칼럼으로 구성된다. 그리고, 칼럼 트위스트 인터리버(24)는, 메모리(31)에 대하여 LDPC 부호의 부호 비트를, 칼럼 방향으로 기입하고, 로우 방향으로 판독할 때의 기입 개시 위치를 제어함으로써, 칼럼 트위스트 인터리브를 행한다.
즉, 칼럼 트위스트 인터리버(24)에서는, 복수의 칼럼 각각에 대하여, 부호 비트의 기입을 개시하는 기입 개시의 위치를, 적절히 변경함으로써, 로우 방향으로 판독되는, 1 심벌로 되는 복수의 부호 비트가, 변환 검사 행렬의 임의의 1행에 있는 1에 대응하는 부호 비트가 되지 않도록 한다(검사 행렬의 임의의 1행에 있는 1에 대응하는 복수의 부호 비트가, 동일한 심벌에 포함되지 않도록, LDPC 부호의 부호 비트를 재배열함).
여기서, 도 28은, 변조 방식이 16APSK나 16QAM이면서, 도 22에서 설명한 배수 b가 1인 경우의, 메모리(31)의 구성예를 나타내고 있다. 따라서, 1 심벌로 되는 LDPC 부호의 부호 비트의 비트 수 m은 4비트이며, 또한, 메모리(31)는 4(=mb)개의 칼럼으로 구성되어 있다.
칼럼 트위스트 인터리버(24)는, (도 22의 디멀티플렉서(25)를 대신하여) LDPC 부호의 부호 비트를, 메모리(31)를 구성하는 4개의 칼럼의 상측부터 하측 방향(칼럼 방향)으로 기입하는 것을, 좌측부터 우측 방향의 칼럼을 향해 행한다.
그리고, 부호 비트의 기입이, 가장 우측의 칼럼까지 종료되면, 칼럼 트위스트 인터리버(24)는, 메모리(31)를 구성하는 모든 칼럼의 1행째부터, 로우 방향으로, 4비트(mb 비트) 단위로 부호 비트를 판독하고, 칼럼 트위스트 인터리브 후의 LDPC 부호로서, 디멀티플렉서(25)의 교체부(32)(도 22, 도 23)로 출력한다.
단, 칼럼 트위스트 인터리버(24)에서는, 각 칼럼의 선두(가장 아래)의 위치의 어드레스를 0으로 하여, 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 표현하기로 하면, 가장 좌측의 칼럼에 대해서는, 기입 개시의 위치를, 어드레스가 0인 위치로 하고, (좌측부터) 2번째의 칼럼에 대해서는, 기입 개시의 위치를, 어드레스가 2인 위치로 하고, 3번째의 칼럼에 대해서는, 기입 개시의 위치를, 어드레스가 4인 위치로 하고, 4번째의 칼럼에 대해서는, 기입 개시의 위치를, 어드레스가 7인 위치로 한다.
또한, 기입 개시의 위치가, 어드레스가 0인 위치의 이외의 위치의 칼럼에 대해서는, 부호 비트를, 가장 아래의 위치까지 기입한 후에는, 선두(어드레스가 0인 위치)로 되돌아가고, 기입 개시 위치의 직전의 위치까지의 기입이 행해진다. 그리고, 그 후, 다음(우측)의 칼럼에의 기입이 행해진다.
이상과 같은 칼럼 트위스트 인터리브를 행함으로써, DVB-T.2 등의 규격에 규정되어 있는 LDPC 부호에 대하여, 동일한 체크 노드에 연결되어 있는 복수의 배리어블 노드에 대응하는 복수의 부호 비트가, 16APSK나 16QAM의 1개의 심벌로 되는 일(동일한 심벌에 포함되는 일)을 피할 수 있어, 그 결과, 이레이저가 있는 통신로에서의 복호의 성능을 향상시킬 수 있다.
도 29는, DVB-T.2의 규격에 규정되어 있는, 부호 길이 N이 64800인, 11개의 부호화율 각각의 LDPC 부호에 대하여, 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼 수와, 기입 개시의 위치의 어드레스를, 변조 방식마다 나타내고 있다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, QPSK가 채용됨으로써, 1 심벌의 비트 수 m이 2비트인 경우, 도 29에 의하면, 메모리(31)는 로우 방향으로 2×1(=mb) 비트를 기억하는 2개의 칼럼을 갖고, 칼럼 방향으로 64800/(2×1)비트를 기억한다.
그리고, 메모리(31)의 2개의 칼럼 중 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 각각 된다.
또한, 예를 들어, 디멀티플렉서(25)(도 9)의 교체 처리의 교체 방식으로서, 도 22의 제1 내지 제3 교체 방식 중 어느 하나가 채용되는 경우 등에, 배수 b는 1로 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, QPSK가 채용됨으로써, 1 심벌의 비트 수 m이 2비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 2×2비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 64800/(2×2)비트를 기억한다.
그리고, 메모리(31)의 4개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
또한, 예를 들어, 디멀티플렉서(25)(도 9)의 교체 처리의 교체 방식으로서, 도 23의 제4 교체 방식이 채용되는 경우 등에, 배수 b는 2로 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 16QAM이 채용됨으로써, 1 심벌의 비트 수 m이 4비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 4×1비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 64800/(4×1)비트를 기억한다.
그리고, 메모리(31)의 4개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 16QAM이 채용됨으로써, 1 심벌의 비트 수 m이 4비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 4×2비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향의 64800/(4×2)비트를 기억한다.
그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 64QAM이 채용됨으로써, 1 심벌의 비트 수 m이 6비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 6×1비트를 기억하는 6개의 칼럼을 갖고, 칼럼 방향으로 64800/(6×1)비트를 기억한다.
그리고, 메모리(31)의 6개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 9인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 13인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 64QAM이 채용됨으로써, 1 심벌의 비트 수 m이 6비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 6×2비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 64800/(6×2)비트를 기억한다.
그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 9인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 256QAM이 채용됨으로써, 1 심벌의 비트 수 m이 8비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 8×1비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 64800/(8×1)비트를 기억한다.
그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 256QAM이 채용됨으로써, 1 심벌의 비트 수 m이 8비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 8×2비트를 기억하는 16개의 칼럼을 갖고, 칼럼 방향으로 64800/(8×2)비트를 기억한다.
그리고, 메모리(31)의 16개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 15인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 16인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 20인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 22인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 22인 위치로, 13번째의 칼럼의 기입 개시 위치는, 어드레스가 27인 위치로, 14번째의 칼럼의 기입 개시 위치는, 어드레스가 27인 위치로, 15번째의 칼럼의 기입 개시 위치는, 어드레스가 28인 위치로, 16번째의 칼럼의 기입 개시 위치는, 어드레스가 32인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 1024QAM이 채용됨으로써, 1 심벌의 비트 수 m이 10비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 10×1비트를 기억하는 10개의 칼럼을 갖고, 칼럼 방향으로 64800/(10×1)비트를 기억한다.
그리고, 메모리(31)의 10개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 6인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 11인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 13인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 15인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 17인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 18인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 20인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 1024QAM이 채용됨으로써, 1 심벌의 비트 수 m이 10비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 10×2비트를 기억하는 20개의 칼럼을 갖고, 칼럼 방향으로 64800/(10×2)비트를 기억한다.
그리고, 메모리(31)의 20개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 1인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 6인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 6인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 9인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 13인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 14인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 14인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 16인 위치로, 13번째의 칼럼의 기입 개시 위치는, 어드레스가 21인 위치로, 14번째의 칼럼의 기입 개시 위치는, 어드레스가 21인 위치로, 15번째의 칼럼의 기입 개시 위치는, 어드레스가 23인 위치로, 16번째의 칼럼의 기입 개시 위치는, 어드레스가 25인 위치로, 17번째의 칼럼의 기입 개시 위치는, 어드레스가 25인 위치로, 18번째의 칼럼의 기입 개시 위치는, 어드레스가 26인 위치로, 19번째의 칼럼의 기입 개시 위치는, 어드레스가 28인 위치로, 20번째의 칼럼의 기입 개시 위치는, 어드레스가 30인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 4096QAM이 채용됨으로써, 1 심벌의 비트 수 m이 12비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 12×1비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 64800/(12×1)비트를 기억한다.
그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 9인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 4096QAM이 채용됨으로써, 1 심벌의 비트 수 m이 12비트인 경우, 도 29에 의하면, 메모리(31)는, 로우 방향으로 12×2비트를 기억하는 24개의 칼럼을 갖고, 칼럼 방향으로 64800/(12×2)비트를 기억한다.
그리고, 메모리(31)의 24개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 12인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 13인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 16인 위치로, 13번째의 칼럼의 기입 개시 위치는, 어드레스가 17인 위치로, 14번째의 칼럼의 기입 개시 위치는, 어드레스가 19인 위치로, 15번째의 칼럼의 기입 개시 위치는, 어드레스가 21인 위치로, 16번째의 칼럼의 기입 개시 위치는, 어드레스가 22인 위치로, 17번째의 칼럼의 기입 개시 위치는, 어드레스가 23인 위치로, 18번째의 칼럼의 기입 개시 위치는, 어드레스가 26인 위치로, 19번째의 칼럼의 기입 개시 위치는, 어드레스가 37인 위치로, 20번째의 칼럼의 기입 개시 위치는, 어드레스가 39인 위치로, 21번째의 칼럼의 기입 개시 위치는, 어드레스가 40인 위치로, 22번째의 칼럼의 기입 개시 위치는, 어드레스가 41인 위치로, 23번째의 칼럼의 기입 개시 위치는, 어드레스가 41인 위치로, 24번째의 칼럼의 기입 개시 위치는, 어드레스가 41인 위치로, 각각 된다.
도 30은, DVB-T.2의 규격에 규정되어 있는, 부호 길이 N이 16200의, 10개의 부호화율 각각의 LDPC 부호에 대하여, 칼럼 트위스트 인터리브에 필요한 메모리(31)의 칼럼 수와, 기입 개시의 위치의 어드레스를, 변조 방식마다 나타내고 있다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, QPSK가 채용됨으로써, 1 심벌의 비트 수 m이 2비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 2×1비트를 기억하는 2개의 칼럼을 갖고, 칼럼 방향으로 16200/(2×1)비트를 기억한다.
그리고, 메모리(31)의 2개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, QPSK가 채용됨으로써, 1 심벌의 비트 수 m이 2비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 2×2비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 16200/(2×2)비트를 기억한다.
그리고, 메모리(31)의 4개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 16QAM이 채용됨으로써, 1 심벌의 비트 수 m이 4비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 4×1비트를 기억하는 4개의 칼럼을 갖고, 칼럼 방향으로 16200/(4×1)비트를 기억한다.
그리고, 메모리(31)의 4개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 16QAM이 채용됨으로써, 1 심벌의 비트 수 m이 4비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 4×2비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 16200/(4×2)비트를 기억한다.
그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 1인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 20인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 20인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 21인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 64QAM이 채용됨으로써, 1 심벌의 비트 수 m이 6비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 6×1비트를 기억하는 6개의 칼럼을 갖고, 칼럼 방향으로 16200/(6×1)비트를 기억한다.
그리고, 메모리(31)의 6개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 64QAM이 채용됨으로써, 1 심벌의 비트 수 m이 6비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 6×2비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 16200/(6×2)비트를 기억한다.
그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 6인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 256QAM이 채용됨으로써, 1 심벌의 비트 수 m이 8비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 8×1비트를 기억하는 8개의 칼럼을 갖고, 칼럼 방향으로 16200/(8×1)비트를 기억한다.
그리고, 메모리(31)의 8개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 1인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 20인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 20인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 21인 위치로, 각각 된다.
배수 b가 1이면서, 변조 방식으로서, 예를 들어, 1024QAM이 채용됨으로써, 1 심벌의 비트 수 m이 10비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 10×1비트를 기억하는 10개의 칼럼을 갖고, 칼럼 방향으로 16200/(10×1)비트를 기억한다.
그리고, 메모리(31)의 10개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 1인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 4인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 1024QAM이 채용됨으로써, 1 심벌의 비트 수 m이 10비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 10×2비트를 기억하는 20개의 칼럼을 갖고, 칼럼 방향으로 16200/(10×2)비트를 기억한다.
그리고, 메모리(31)의 20개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 13번째의 칼럼의 기입 개시 위치는, 어드레스가 5인 위치로, 14번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 15번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 16번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 17번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 18번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 19번째의 칼럼의 기입 개시 위치는, 어드레스가 8인 위치로, 20번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 각각 된다.
배수 b가 1이면서, 또한, 변조 방식으로서, 예를 들어, 4096QAM이 채용됨으로써, 1 심벌의 비트 수 m이, 12비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 12×1비트를 기억하는 12개의 칼럼을 갖고, 칼럼 방향으로 16200/(12×1)비트를 기억한다.
그리고, 메모리(31)의 12개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 6인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 각각 된다.
배수 b가 2이면서, 변조 방식으로서, 예를 들어, 4096QAM이 채용됨으로써, 1 심벌의 비트 수 m이, 12비트인 경우, 도 30에 의하면, 메모리(31)는, 로우 방향으로 12×2비트를 기억하는 24개의 칼럼을 갖고, 칼럼 방향으로 16200/(12×2)비트를 기억한다.
그리고, 메모리(31)의 24개의 칼럼 중, 1번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 2번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 3번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 4번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 5번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 6번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 7번째의 칼럼의 기입 개시 위치는, 어드레스가 0인 위치로, 8번째의 칼럼의 기입 개시 위치는, 어드레스가 1인 위치로, 9번째의 칼럼의 기입 개시 위치는, 어드레스가 1인 위치로, 10번째의 칼럼의 기입 개시 위치는, 어드레스가 1인 위치로, 11번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 12번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 13번째의 칼럼의 기입 개시 위치는, 어드레스가 2인 위치로, 14번째의 칼럼의 기입 개시 위치는, 어드레스가 3인 위치로, 15번째의 칼럼의 기입 개시 위치는, 어드레스가 7인 위치로, 16번째의 칼럼의 기입 개시 위치는, 어드레스가 9인 위치로, 17번째의 칼럼의 기입 개시 위치는, 어드레스가 9인 위치로, 18번째의 칼럼의 기입 개시 위치는, 어드레스가 9인 위치로, 19번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 20번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 21번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 22번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 23번째의 칼럼의 기입 개시 위치는, 어드레스가 10인 위치로, 24번째의 칼럼의 기입 개시 위치는, 어드레스가 11인 위치로, 각각 된다.
도 31은, 도 8의 LDPC 인코더(115), 비트 인터리버(116), 및 매퍼(117)에 의해 행해지는 처리를 설명하는 흐름도이다.
LDPC 인코더(115)는, BCH 인코더(114)로부터, LDPC 대상 데이터가 공급되는 것을 대기하여, 스텝 S101에 있어서, LDPC 대상 데이터를, LDPC 부호로 부호화하고, 그 LDPC 부호를, 비트 인터리버(116)에 공급하여, 처리는 스텝 S102로 진행한다.
비트 인터리버(116)는, 스텝 S102에 있어서, LDPC 인코더(115)로부터의 LDPC 부호를 대상으로 하여, 비트 인터리브를 행하고, 그 비트 인터리브 후의 LDPC 부호를 심벌화한 심벌을, 매퍼(117)에 공급하여, 처리는, 스텝 S103으로 진행한다.
즉, 스텝 S102에서는, 비트 인터리버(116)(도 9)에 있어서, 패리티 인터리버(23)가, LDPC 인코더(115)로부터의 LDPC 부호를 대상으로 하여, 패리티 인터리브를 행하고, 그 패리티 인터리브 후의 LDPC 부호를, 칼럼 트위스트 인터리버(24)에 공급한다.
칼럼 트위스트 인터리버(24)는, 패리티 인터리버(23)로부터의 LDPC 부호를 대상으로 하여, 칼럼 트위스트 인터리브를 행하고, 디멀티플렉서(25)에 공급한다.
디멀티플렉서(25)는, 칼럼 트위스트 인터리버(24)에 의한 칼럼 트위스트 인터리브 후의 LDPC 부호의 부호 비트를 교체하여, 교체 후의 부호 비트를, 심벌의 심벌 비트(심벌을 나타내는 비트)로 하는 교체 처리를 행한다.
여기서, 디멀티플렉서(25)에 의한 교체 처리는, 도 22 및 도 23에 도시한 제1 내지 제4 교체 방식에 따라서 행할 수 있는 것 외에, 그 밖의 교체 방식에 따라서 행할 수 있다.
디멀티플렉서(25)에 의한 교체 처리에 의해 얻어진 심벌은, 디멀티플렉서(25)로부터, 매퍼(117)에 공급된다.
매퍼(117)는, 스텝 S103에 있어서, 디멀티플렉서(25)로부터의 심벌을, 매퍼(117)에 의해 행해지는 직교 변조의 변조 방식에서 정하는 신호점에 매핑하여 직교 변조하고, 그 결과 얻어지는 데이터를, 시간 인터리버(118)에 공급한다.
이상과 같이, 패리티 인터리브나, 칼럼 트위스트 인터리브를 행함으로써, LDPC 부호의 복수의 부호 비트를 1개의 심벌로서 송신하는 경우의, 이레이저나 버스트 오류에 대한 내성을 향상시킬 수 있다.
여기서, 도 9에서는, 설명의 편의를 위해, 패리티 인터리브를 행하는 블록인 패리티 인터리버(23)와, 칼럼 트위스트 인터리브를 행하는 블록인 칼럼 트위스트 인터리버(24)를 별개로 구성하도록 하였지만, 패리티 인터리버(23)와 칼럼 트위스트 인터리버(24)는, 일체적으로 구성할 수 있다.
즉, 패리티 인터리브와, 칼럼 트위스트 인터리브는, 모두 메모리에 대한 부호 비트의 기입, 및 판독에 의해 행할 수 있고, 부호 비트의 기입을 행하는 어드레스(기입 어드레스)를 부호 비트의 판독을 행하는 어드레스(판독 어드레스)로 변환하는 행렬에 의해 나타낼 수 있다.
따라서, 패리티 인터리브를 나타내는 행렬과, 칼럼 트위스트 인터리브를 나타내는 행렬을 승산하여 얻어지는 행렬을 구해 두면, 그 행렬에 의해, 부호 비트를 변환함으로써, 패리티 인터리브를 행하고, 또한, 그 패리티 인터리브 후의 LDPC 부호를 칼럼 트위스트 인터리브한 결과를 얻을 수 있다.
또한, 패리티 인터리버(23)와 칼럼 트위스트 인터리버(24) 외에, 디멀티플렉서(25)도, 일체적으로 구성하는 것이 가능하다.
즉, 디멀티플렉서(25)에서 행해지는 교체 처리도, LDPC 부호를 기억하는 메모리(31)의 기입 어드레스를, 판독 어드레스로 변환하는 행렬에 의해 나타낼 수 있다.
따라서, 패리티 인터리브를 나타내는 행렬, 칼럼 트위스트 인터리브를 나타내는 행렬, 및 교체 처리를 나타내는 행렬을 승산하여 얻어지는 행렬을 구해 두면, 그 행렬에 의해, 패리티 인터리브, 칼럼 트위스트 인터리브, 및 교체 처리를, 일괄적으로 행할 수 있다.
또한, 패리티 인터리브와, 칼럼 트위스트 인터리브에 대해서는, 그 중 어느 한쪽만을 행하도록 하는 것, 또는 어느 것도 행하지 않도록 하는 것이 가능하다. 예를 들어, DVB-S.2와 같이, 통신로(13)(도 7)가 AWGN 이외의, 버스트 오류나 플러터 등을 그다지 고려하지 않아도 되는 위성 회선 등인 경우에는, 패리티 인터리브나 칼럼 트위스트 인터리브는, 행하지 않도록 할 수 있다.
다음으로, 도 32 내지 도 34를 참조하여, 도 8의 송신 장치(11)에 대하여 행한, 에러율(bit error rate)을 계측하는 시뮬레이션에 대하여 설명한다.
시뮬레이션은, D/U가 0㏈인 플러터(flutter)가 있는 통신로를 채용하여 행하였다.
도 32는, 시뮬레이션에서 채용한 통신로의 모델을 나타내고 있다.
즉, 도 32의 A는, 시뮬레이션에서 채용한 플러터의 모델을 나타내고 있다.
또한, 도 32의 B는, 도 32의 A의 모델에 의해 표현되는 플러터가 있는 통신로의 모델을 나타내고 있다.
또한, 도 32의 B에 있어서, H는, 도 32의 A의 플러터의 모델을 나타낸다. 또한, 도 32의 B에 있어서, N은, ICI(Inter Carrier Interference)를 나타내고, 시뮬레이션에서는, 그 파워의 기대값 E[N2]를, AWGN에 근사시켰다.
도 33 및 도 34는, 시뮬레이션에 의해 얻어진 에러율과, 플러터의 도플러 주파수 fd의 관계를 나타내고 있다.
또한, 도 33은, 변조 방식이 16QAM이고, 부호화율 (r)이 (3/4)이고, 교체 방식이 제1 교체 방식인 경우의, 에러율과 도플러 주파수 fd의 관계를 나타내고 있다. 또한, 도 34는, 변조 방식이 64QAM이고, 부호화율 (r)이 (5/6)이고, 교체 방식이 제1 교체 방식인 경우의, 에러율과 도플러 주파수 fd의 관계를 나타내고 있다.
또한, 도 33 및 도 34에 있어서, 굵은 선은 패리티 인터리브, 칼럼 트위스트 인터리브, 및 교체 처리의 전부를 행한 경우의, 에러율과 도플러 주파수 fd의 관계를 나타내고 있으며, 가는 선은 패리티 인터리브, 칼럼 트위스트 인터리브, 및 교체 처리 중, 교체 처리만을 행한 경우의, 에러율과 도플러 주파수 fd의 관계를 나타내고 있다.
도 33 및 도 34 중 어떤 경우에 있어서도, 패리티 인터리브, 칼럼 트위스트 인터리브, 및 교체 처리의 전부를 행한 경우의 쪽이, 교체 처리만을 행한 경우보다도, 에러율이 향상되는(작아지는) 것을 알 수 있다.
<LDPC 인코더(115)의 구성예>
도 35는, 도 8의 LDPC 인코더(115)의 구성예를 나타내는 블록도이다.
또한, 도 8의 LDPC 인코더(122)도, 마찬가지로 구성된다.
도 12 및 도 13에서 설명한 바와 같이, DVB-S.2 등의 규격에서는, 64800비트와 16200비트의 2가지 부호 길이 N의 LDPC 부호가 규정되어 있다.
그리고, 부호 길이 N이 64800비트의 LDPC 부호에 대해서는, 11개의 부호화율1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 8/9, 및 9/10가 규정되어 있으며, 부호 길이 N이 16200비트의 LDPC 부호에 대해서는, 10개의 부호화율 1/4, 1/3, 2/5, 1/2, 3/5, 2/3, 3/4, 4/5, 5/6, 및 8/9이 규정되어 있다(도 12 및 도 13).
LDPC 인코더(115)는, 예를 들어, 이와 같은, 부호 길이 N이 64800비트나 16200비트의 각 부호화율의 LDPC 부호에 의한 부호화(오류 정정 부호화)를 부호 길이 N마다, 및 부호화율마다 준비된 검사 행렬 H에 따라서 행할 수 있다.
LDPC 인코더(115)는, 부호화 처리부(601)와 기억부(602)로 구성된다.
부호화 처리부(601)는, 부호화율 설정부(611), 초기값 테이블 판독부(612), 검사 행렬 생성부(613), 정보 비트 판독부(614), 부호화 패리티 연산부(615), 및 제어부(616)로 구성되고, LDPC 인코더(115)에 공급되는 LDPC 대상 데이터의 LDPC 부호화를 행하여, 그 결과 얻어지는 LDPC 부호를, 비트 인터리버(116)(도 8)에 공급한다.
즉, 부호화율 설정부(611)는, 예를 들어, 오퍼레이터의 조작 등에 따라서, LDPC 부호의 부호 길이 N과 부호화율을 설정한다.
초기값 테이블 판독부(612)는, 부호화율 설정부(611)가 설정한 부호 길이 N 및 부호화율에 대응하는, 후술하는 검사 행렬 초기값 테이블을, 기억부(602)로부터 판독한다.
검사 행렬 생성부(613)는, 초기값 테이블 판독부(612)가 판독한 검사 행렬 초기값 테이블에 기초하여, 부호화율 설정부(611)가 설정한 부호 길이 N 및 부호화율에 따른 정보 길이 K(=부호 길이 N-패리티 길이 M)에 대응하는 정보 행렬 HA의 1의 요소를 열 방향으로 360열(순회 구조의 단위의 열 수 P)마다의 주기로 배치하여 검사 행렬 H를 생성하고, 기억부(602)에 저장한다.
정보 비트 판독부(614)는, LDPC 인코더(115)에 공급되는 LDPC 대상 데이터로부터, 정보 길이 K분의 정보 비트를 판독한다(추출함).
부호화 패리티 연산부(615)는, 검사 행렬 생성부(613)가 생성한 검사 행렬 H를 기억부(602)로부터 판독하고, 그 검사 행렬 H를 사용하여, 정보 비트 판독부(614)가 판독한 정보 비트에 대한 패리티 비트를 소정의 식에 기초하여 산출함으로써, 부호어(LDPC 부호)를 생성한다.
제어부(616)는, 부호화 처리부(601)를 구성하는 각 블록을 제어한다.
기억부(602)에는, 예를 들어, 64800비트나 16200비트 등의 부호 길이 N 각각에 대한, 도 12 및 도 13에 도시한 복수의 부호화율 등 각각에 대응하는 복수의 검사 행렬 초기값 테이블 등이 저장되어 있다. 또한, 기억부(602)는, 부호화 처리부(601)의 처리상 필요한 데이터를 일시 기억한다.
도 36은, 도 35의 LDPC 인코더(115)의 처리를 설명하는 흐름도이다.
스텝 S201에 있어서, 부호화율 설정부(611)는, LDPC 부호화를 행하는 부호 길이 N 및 부호화율 r을 결정(설정)한다.
스텝 S202에 있어서, 초기값 테이블 판독부(612)는, 부호화율 설정부(611)에 의해 결정된 부호 길이 N 및 부호화율 r에 대응하는, 미리 정해진 검사 행렬 초기값 테이블을, 기억부(602)로부터 판독한다.
스텝 S203에 있어서, 검사 행렬 생성부(613)는, 초기값 테이블 판독부(612)가 기억부(602)로부터 판독한 검사 행렬 초기값 테이블을 사용하여, 부호화율 설정부(611)에 의해 결정된 부호 길이 N 및 부호화율 r의 LDPC 부호의 검사 행렬 H를 구하고(생성하고), 기억부(602)에 공급하여 저장한다.
스텝 S204에 있어서, 정보 비트 판독부(614)는, LDPC 인코더(115)에 공급되는 LDPC 대상 데이터로부터, 부호화율 설정부(611)에 의해 결정된 부호 길이 N 및 부호화율 r에 대응하는 정보 길이 K(=N×r)의 정보 비트를 판독함과 함께, 검사 행렬 생성부(613)가 구한 검사 행렬 H를, 기억부(602)로부터 판독하고, 부호화 패리티 연산부(615)에 공급한다.
스텝 S205에 있어서, 부호화 패리티 연산부(615)는, 정보 비트 판독부(614)로부터의 정보 비트와 검사 행렬 H를 사용하여, 수학식 8을 만족하는 부호어 c의 패리티 비트를 순차 연산한다.
Figure 112017059676746-pat00020
수학식 8에 있어서, c는, 부호어(LDPC 부호)로서의 행 벡터를 나타내고, cT는, 행 벡터 c의 전치를 나타낸다.
여기서, 전술한 바와 같이, LDPC 부호(1 부호어)로서의 행 벡터 c 중, 정보 비트의 부분을, 행 벡터 A로 나타냄과 함께, 패리티 비트의 부분을, 행 벡터 T로 나타내는 경우에는, 행 벡터 c는, 정보 비트로서의 행 벡터 A와, 패리티 비트로서의 행 벡터 T에 의해, 식 c=[A|T]로 나타낼 수 있다.
검사 행렬 H와, LDPC 부호로서의 행 벡터 c=[A|T]는, 식 HcT=0을 만족할 필요가 있으며, 이러한 식 HcT=0을 만족하는 행 벡터 c=[A|T]를 구성하는 패리티 비트로서의 행 벡터 T는, 검사 행렬 H=[HA|HT]의 패리티 행렬 HT가, 도 11에 도시한 계단 구조로 되어 있는 경우에는, 식 HcT=0에 있어서의 열 벡터 HcT의 1행째의 요소부터 순서대로, 각 행의 요소를 0으로 해감으로써, 축차적으로 구할 수 있다.
부호화 패리티 연산부(615)는, 정보 비트 판독부(614)로부터의 정보 비트 A에 대하여 패리티 비트 T를 구하고, 그 정보 비트 A와 패리티 비트 T에 의해 표현되는 부호어 c=[A|T]를, 정보 비트 A의 LDPC 부호화 결과로서 출력한다.
그 후, 스텝 S206에 있어서, 제어부(616)는, LDPC 부호화를 종료할 것인지 여부를 판정한다. 스텝 S206에 있어서, LDPC 부호화를 종료하지 않는다고 판정된 경우, 즉, 예를 들어, LDPC 부호화해야 할 LDPC 대상 데이터가, 아직 있는 경우, 처리는, 스텝 S201(또는, 스텝 S204)로 되돌아가서, 이하, 스텝 S201(또는, 스텝 S204) 내지 S206의 처리가 반복된다.
또한, 스텝 S206에 있어서, LDPC 부호화를 종료한다고 판정된 경우, 즉, 예를 들어, LDPC 부호화해야 할 LDPC 대상 데이터가 없는 경우, LDPC 인코더(115)는 처리를 종료한다.
이상과 같이, 각 부호 길이 N, 및 각 부호화율 r에 대응하는 검사 행렬 초기값 테이블이 준비되어 있으며, LDPC 인코더(115)는, 소정의 부호 길이 N의, 소정의 부호화율 r의 LDPC 부호화를, 그 소정의 부호 길이 N, 및 소정의 부호화율 r에 대응하는 검사 행렬 초기값 테이블로부터 생성되는 검사 행렬 H를 사용하여 행한다.
<검사 행렬 초기값 테이블의 예>
검사 행렬 초기값 테이블은, 검사 행렬 H의, LDPC 부호(검사 행렬 H에 의해 정의되는 LDPC 부호)의 부호 길이 N 및 부호화율 r에 따른 정보 길이 K에 대응하는 정보 행렬 HA(도 10)의 1의 요소의 위치를 360열(순회 구조의 단위의 열 수 P)마다 나타내는 테이블이며, 각 부호 길이 N 및 각 부호화율 r의 검사 행렬 H마다, 미리 작성된다.
도 37은, 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
즉, 도 37은, DVB-T.2의 규격에 규정되어 있는, 부호 길이 N이 16200비트인, 부호화율(DVB-T.2의 표기상의 부호화율) r이 1/4인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
검사 행렬 생성부(613)(도 35)는, 검사 행렬 초기값 테이블을 사용하여, 이하와 같이, 검사 행렬 H를 구한다.
도 38은, 검사 행렬 초기값 테이블로부터 검사 행렬 H를 구하는 방법을 설명하는 도면이다.
즉, 도 38은, DVB-T.2의 규격에 규정되어 있는, 부호 길이 N이 16200비트인, 부호화율 r이 2/3인 검사 행렬 H에 대한 검사 행렬 초기값 테이블을 나타내고 있다.
검사 행렬 초기값 테이블은, 전술한 바와 같이, LDPC 부호의 부호 길이 N 및 부호화율 r에 따른 정보 길이 K에 대응하는 정보 행렬 HA(도 10)의 1의 요소의 위치를, 360열(순회 구조의 단위의 열 수 P)마다 나타내는 테이블이며, 그 i행째에는, 검사 행렬 H의 1+360×(i-1)열째의 1의 요소의 행 번호(검사 행렬 H의 1행째의 행 번호를 0으로 하는 행 번호)가 그 1+360×(i-1)열째의 열이 갖는 열 가중치의 수만큼 배열되어 있다.
여기서, 검사 행렬 H의, 패리티 길이 M에 대응하는 패리티 행렬 HT(도 10)는, 도 25에 도시한 바와 같이 결정되어 있으므로, 검사 행렬 초기값 테이블에 의하면, 검사 행렬 H의, 정보 길이 K에 대응하는 정보 행렬 HA(도 10)가 구해진다.
검사 행렬 초기값 테이블의 행 수 k+1은, 정보 길이 K에 따라 상이하다.
정보 길이 K와, 검사 행렬 초기값 테이블의 행 수 k+1의 사이에는, 수학식 9의 관계가 성립된다.
Figure 112017059676746-pat00021
여기서, 수학식 9의 360은, 도 26에서 설명한 순회 구조의 단위의 열 수 P이다.
도 38의 검사 행렬 초기값 테이블에서는, 1행째부터 3행째까지, 13개의 수치가 배열하고, 4행째부터 k+1행째(도 38에서는, 30행째)까지, 3개의 수치가 배열되어 있다.
따라서, 도 38의 검사 행렬 초기값 테이블로부터 구해지는 검사 행렬 H의 열 가중치는, 1열째부터 1+360×(3-1)-1열째까지는, 13이며, 1+360×(3-1)열째부터 K열째까지는, 3이다.
도 38의 검사 행렬 초기값 테이블의 1행째는, 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, 2622로 되어 있으며, 이것은, 검사 행렬 H의 1열째에 있어서, 행 번호가, 0, 2084, 1613, 1548, 1286, 1460, 3196, 4297, 2481, 3369, 3451, 4620, 2622의 행 요소가 1인 것(또한, 다른 요소가 0인 것)을 나타내고 있다.
또한, 도 38의 검사 행렬 초기값 테이블의 2행째는, 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, 3108로 되어 있으며, 이것은, 검사 행렬 H의 361(=1+360×(2-1))열째에 있어서, 행 번호가, 1, 122, 1516, 3448, 2880, 1407, 1847, 3799, 3529, 373, 971, 4358, 3108의 행 요소가 1인 것을 나타내고 있다.
이상과 같이, 검사 행렬 초기값 테이블은, 검사 행렬 H의 정보 행렬 HA의 1의 요소의 위치를 360열마다 나타낸다.
검사 행렬 H의 1+360×(i-1)열째 이외의 열, 즉, 2+360×(i-1)열째부터, 360×i열째까지의 각 열은, 검사 행렬 초기값 테이블에 의해 정해지는 1+360×(i-1)열째의 1의 요소를, 패리티 길이 M에 따라서 하측 방향(열의 하측 방향)으로, 주기적으로 사이클릭 시프트하여 배치한 것으로 되어 있다.
즉, 예를 들어, 2+360×(i-1)열째는, 1+360×(i-1)열째를, M/360(=q)만큼 하측 방향으로 사이클릭 시프트한 것으로 되어 있으며, 다음 3+360×(i-1)열째는, 1+360×(i-1)열째를, 2×M/360(=2×q)만큼 하측 방향으로 사이클릭 시프트한 것(2+360×(i-1)열째를, M/360(=q)만큼 하측 방향으로 사이클릭 시프트한 것)으로 되어 있다.
여기서, 검사 행렬 초기값 테이블의 i행째(상측부터 i번째)의 j열째(좌측부터 j번째)의 수치를, hi,j로 나타냄과 함께, 검사 행렬 H의 w열째의, j개째의 1의 요소의 행 번호를, Hw -j로 나타내기로 하면, 검사 행렬 H의 1+360×(i-1)열째이외의 열인 w열째의, 1의 요소의 행 번호 Hw-j는, 수학식 10으로 구할 수 있다.
Figure 112017059676746-pat00022
여기서, mod(x, y)는 x를 y로 나눈 나머지를 의미한다.
또한, P는, 전술한 순회 구조의 단위의 열 수이며, 예를 들어, DVB-S.2, DVB-T.2, 및 DVB-C.2의 규격에서는, 전술한 바와 같이, 360이다. 또한, q는, 패리티 길이 M을, 순회 구조의 단위의 열 수 P(=360)로 나눔으로써 얻어지는 값 M/360이다.
검사 행렬 생성부(613)(도 35)는, 검사 행렬 초기값 테이블에 의해, 검사 행렬 H의 1+360×(i-1)열째의 1의 요소의 행 번호를 특정한다.
또한, 검사 행렬 생성부(613)(도 35)는, 검사 행렬 H의 1+360×(i-1)열째 이외의 열인 w열째의, 1의 요소의 행 번호 Hw -j를, 수학식 10에 따라서 구하고, 이상에 의해 얻어진 행 번호의 요소를 1로 하는 검사 행렬 H를 생성한다.
<신 LDPC 부호>
그런데, 이후, 고해상도의 화상 등의 대용량의 데이터를 전송하는 것의 요청이 높아질 것이 예상된다. 대용량의 데이터 전송에서는, 높은 부호화율의 (용장성이 낮은) LDPC 부호가 요구되는 경우가 있지만, 높은 부호화율의 LDPC 부호를 사용하는 경우에도, 양호한 통신 품질을 확보하는 것이 바람직하다.
따라서, 양호한 통신 품질을 확보할 수 있는, 높은 부호화율의 LDPC 부호로서, 예를 들어, 부호화율 r이 12/15이고, 부호 길이 N이 16k비트인 LDPC 부호(이하, '신 LDPC 부호'라고도 함)에 대하여 설명한다.
또한, 신 LDPC 부호에 대해서는, DVB-S.2 등의 기존의 규격의 LDPC 부호와의 친화성(compatibility)을, 가능한 한 유지하는 관점에서, DVB-S.2 등으로 규정되어 있는 LDPC 부호와 마찬가지로, 검사 행렬 H의 패리티 행렬 HT는, 계단 구조로 한다(도 11).
또한, 신 LDPC 부호에 대해서는, DVB-S.2 등으로 규정되어 있는 LDPC 부호와 마찬가지로, 검사 행렬 H의 정보 행렬 HA는, 순회 구조로 하고, 순회 구조의 단위의 열 수 P는, 360으로 한다.
도 39는, 신 LDPC 부호의 검사 행렬 초기값 테이블의 예를 나타내는 도면이다.
LDPC 인코더(115)(도 8, 도 35)는, 도 39에 도시한 검사 행렬 초기값 테이블로부터 구해지는 검사 행렬 H를 사용하여, 신 LDPC 부호에의 LDPC 부호화를 행할 수 있다.
이 경우, LDPC 인코더(115)(도 8)의 기억부(602)에는, 도 39에 도시한 검사 행렬 초기값 테이블이 기억된다.
도 39의 검사 행렬 초기값 테이블로부터 구해지는 검사 행렬 H를 사용하여 얻어지는 신 LDPC 부호는, 성능이 좋은 LDPC 부호로 되어 있다.
여기서, 성능이 좋은 LDPC 부호란, 적절한 검사 행렬 H로부터 얻어지는 LDPC 부호이다.
또한, 적절한 검사 행렬 H는, 검사 행렬 H로부터 얻어지는 LDPC 부호를, 낮은 Es/N0, 또는 Eb/No(1비트당 신호 전력 대 잡음 전력비)로 송신했을 때, BER(및 FER)을 보다 작게 하는, 소정의 조건을 만족하는 검사 행렬이다.
적절한 검사 행렬 H는, 예를 들어, 소정의 조건을 만족하는 다양한 검사 행렬로부터 얻어지는 LDPC 부호를, 낮은 Es/No로 송신했을 때의 BER을 계측하는 시뮬레이션을 행함으로써 구할 수 있다.
적절한 검사 행렬 H가 만족해야 할 소정의 조건으로서는, 예를 들어, 덴시티 에볼루션(Density Evolution)이라 불리는 부호의 성능의 해석법에 의해 얻어지는 해석 결과가 양호할 것, 사이클 4라 불리는, 1의 요소의 루프가 존재하지 않을 것 등이 있다.
여기서, 정보 행렬 HA에 있어서, 사이클 4와 같이, 1의 요소가 밀집해 있으면, LDPC 부호의 복호 성능이 열화되는 것이 알려져 있으며, 이로 인해, 적절한 검사 행렬 H가 만족해야 할 소정의 조건으로서, 사이클 4가 존재하지 않을 것이 요구된다.
또한, 적절한 검사 행렬 H가 만족해야 할 소정의 조건은, LDPC 부호의 복호 성능의 향상이나, LDPC 부호의 복호 처리의 용이화(단순화) 등의 관점에서 적절히 결정할 수 있다.
도 40 및 도 41은, 적절한 검사 행렬 H가 만족해야 할 소정의 조건으로서의 해석 결과가 얻어지는 덴시티 에볼루션을 설명하는 도면이다.
덴시티 에볼루션이란, 후술하는 디그리 시퀀스(degree sequence)에 의해 특징지어지는 부호 길이 N이 ∞의 LDPC 부호 전체(앙상블(ensemble))에 대하여, 그 에러 확률의 기대값을 계산하는, 부호의 해석법이다.
예를 들어, AWGN 채널 상에서, 노이즈의 분산값을 0으로부터 점차 크게 하여 가면, 어떤 앙상블의 에러 확률의 기대값은, 최초는 0이지만, 노이즈의 분산값이, 어떤 임계값(threshold) 이상으로 되면, 0은 아니게 된다.
덴시티 에볼루션에 의하면, 그 에러 확률의 기대값이 0이 아니게 되는, 노이즈의 분산값의 임계값(이하, '성능 임계값'이라고도 함)을 비교함으로써, 앙상블의 성능(검사 행렬의 적절함)의 좋고 나쁨을 정할 수 있다.
또한, 구체적인 LDPC 부호에 대하여 그 LDPC 부호가 속하는 앙상블을 결정하고, 그 앙상블에 대하여 덴시티 에볼루션을 행하면, 그 LDPC 부호의 대체로의 성능을 예상할 수 있다.
따라서, 성능이 좋은 LDPC 부호는, 성능이 좋은 앙상블을 찾아내면, 그 앙상블에 속하는 LDPC 부호 중에서 찾을 수 있다.
여기서, 전술한 디그리 시퀀스란, LDPC 부호의 부호 길이 N에 대하여, 각 값의 가중치를 갖는 배리어블 노드나 체크 노드가 어느 정도의 비율만큼 있는지를 나타낸다.
예를 들어, 부호화율이 1/2인 regular(3, 6) LDPC 부호는, 모든 배리어블 노드의 가중치(열 가중치)가 3이고, 모든 체크 노드의 가중치(행 가중치)가 6이라는 디그리 시퀀스에 의해 특징지어지는 앙상블에 속한다.
도 40은, 그와 같은 앙상블의 태너 그래프(Tanner graph)를 나타내고 있다.
도 40의 태너 그래프에서는, 도면 중 동그라미 표시(○표시)로 나타내는 배리어블 노드가, 부호 길이 N과 동등한 N개만 존재하고, 도면 중 사각형(□표시)으로 나타내지는 체크 노드가, 부호 길이 N에 부호화율 1/2를 승산한 승산값과 동등한 N/2개만 존재한다.
각 배리어블 노드에는, 열 가중치와 동등한 3개의 가지(edge)가 접속되어 있으며, 따라서, N개의 배리어블 노드에 접속되어 있는 가지는, 전부, 3N개만 존재한다.
또한, 각 체크 노드에는, 행 가중치와 동등한 6개의 가지가 접속되어 있으며, 따라서, N/2개의 체크 노드에 접속되어 있는 가지는, 전부, 3N개만 존재한다.
또한, 도 40의 태너 그래프에서는, 1개의 인터리버가 존재한다.
인터리버는, N개의 배리어블 노드에 접속되어 있는 3N개의 가지를 랜덤하게 재배열하고, 그 재배열 후의 각 가지를, N/2개의 체크 노드에 접속되어 있는 3N개의 가지 중 어느 하나에 연결시킨다.
인터리버에서의, N개의 배리어블 노드에 접속되어 있는 3N개의 가지를 재배열하는 재배열 패턴은, (3N)!(=(3N)×(3N-1)×… ×1)가지 만큼 있다. 따라서, 모든 배리어블 노드의 가중치가 3이고, 모든 체크 노드의 가중치가 6이라는 디그리 시퀀스에 의해 특징지어지는 앙상블은, (3N)!개의 LDPC 부호의 집합으로 된다.
성능이 좋은 LDPC 부호(적절한 검사 행렬)를 구하는 시뮬레이션에서는, 덴시티 에볼루션에 있어서, 멀티 에지 타입(multi-edge type)의 앙상블을 사용하였다.
멀티 에지 타입에서는, 배리어블 노드에 접속되어 있는 가지와, 체크 노드에 접속되어 있는 가지가 경유하는 인터리버가, 복수(multi edge)로 분할되고, 이에 의해, 앙상블의 특징짓기가, 보다 엄밀하게 행해진다.
도 41은, 멀티 에지 타입의 앙상블의 태너 그래프의 예를 나타내고 있다.
도 41의 태너 그래프에서는, 제1 인터리버와 제2 인터리버의 2개의 인터리버가 존재한다.
또한, 도 41의 태너 그래프에서는, 제1 인터리버에 연결되는 가지가 1개이고, 제2 인터리버에 연결되는 가지가 0개인 배리어블 노드가 v1개만큼, 제1 인터리버에 연결되는 가지가 1개이고, 제2 인터리버에 연결되는 가지가 2개인 배리어블 노드가 v2개만큼, 제1 인터리버에 연결되는 가지가 0개이고, 제2 인터리버에 연결되는 가지가 2개의 배리어블 노드가 v3개만큼, 각각 존재한다.
또한, 도 41의 태너 그래프에서는, 제1 인터리버에 연결되는 가지가 2개이고, 제2 인터리버에 연결되는 가지가 0개인 체크 노드가 c1개만큼, 제1 인터리버에 연결되는 가지가 2개이고, 제2 인터리버에 연결되는 가지가 2개인 체크 노드가 c2개만큼, 제1 인터리버에 연결되는 가지가 0개이고, 제2 인터리버에 연결되는 가지가 3개인 체크 노드가 c3개만큼, 각각 존재한다.
여기서, 덴시티 에볼루션과, 그 실장에 대해서는, 예를 들어, "On the Design of Low-Density Parity-Check Codes within 0.0045 dB of the Shannon Limit", S.Y.Chung, G.D.Forney, T.J.Richardson, R.Urbanke, IEEE Communications Leggers, VOL.5, NO. 2, Feb 2001에 기재되어 있다.
신 LDPC 부호(의 검사 행렬 초기값 테이블)를 구하는 시뮬레이션에서는, 멀티 에지 타입의 덴시티 에볼루션에 의해, BER이 떨어지기 시작하는(작아져 가는) Eb/N0(1비트당 신호 전력 대 잡음 전력비)인 성능 임계값이, 소정값 이하로 되는 앙상블을 찾아내고, 그 앙상블에 속하는 LDPC 부호 중에서, QPSK 등의 1 이상의 직교 변조를 사용한 경우의 BER을 작게 하는 LDPC 부호를, 성능이 좋은 LDPC 부호로서 선택하였다.
전술한 신 LDPC 부호의 검사 행렬 초기값 테이블은, 이상과 같은 시뮬레이션에 의해 구해진, 부호 길이 N이 16k비트이고, 부호화율 r이 12/15인 LDPC 부호의 검사 행렬 초기값 테이블이다.
따라서, 이러한 검사 행렬 초기값 테이블로부터 얻어지는 신 LDPC 부호에 의하면, 데이터 전송에 있어서, 양호한 통신 품질을 확보할 수 있다.
도 42는, 도 39의 신 LDPC 부호의 검사 행렬 초기값 테이블로부터 구해지는 검사 행렬 H의 최소 사이클 길이와 성능 임계값을 나타내는 도면이다.
여기서, 최소 사이클 길이(girth)는, 검사 행렬 H에 있어서, 1의 요소에 의해 구성되는 루프의 길이(루프길이)의 최솟값을 의미한다.
신 LDPC 부호의 검사 행렬 초기값 테이블로부터 구해지는 검사 행렬 H에 대해서는, 최소 사이클 길이가 6이며, 사이클 4(루프 길이가 4인, 1의 요소 루프)는 존재하지 않는다.
또한, 신 LDPC 부호의 성능 임계값은, 4.269922로 되어 있다.
도 43은, 도 39의 (검사 행렬 초기값 테이블로부터 구해지는) 검사 행렬 H(신 LDPC 부호의 검사 행렬 H)를 설명하는 도면이다.
신 LDPC 부호의 검사 행렬 H의 1열째로부터의 KX열에 대해서는, 열 가중치가 X로, 그 후의 KY1열에 대해서는, 열 가중치가 Y1로, 그 후의 KY2열에 대해서는, 열 가중치가 Y2로, 그 후의 M-1열에 대해서는, 열 가중치가 2로, 최후의 1열에 대해서는, 열 가중치가 1로, 각각 되어 있다.
여기서, KX+KY1+KY2+M-1+1은, 부호 길이 N=16200비트와 동등하다.
도 44는, 신 LDPC 부호의 검사 행렬 H에 대한, 도 43의 열 수 KX, KY1, KY2, 및 M과, 열 가중치 X, Y1, 및 Y2를 나타내는 도면이다.
신 LDPC 부호의 검사 행렬 H에 대해서는, 도 12 및 도 13에서 설명한 검사 행렬과 마찬가지로, 선두측(좌측)의 열일수록, 열 가중치가 큰 경향이 있으며, 따라서, 신 LDPC 부호의 선두 부호 비트일수록, 에러에 강한(에러에 대한 내성이 있는) 경향이 있다.
도 45는, 도 39의 신 LDPC 부호의 BER/FER의 시뮬레이션 결과를 나타내는 도면이다.
시뮬레이션에서는, AWGN의 통신로(채널)를 상정하고, 변조 방식으로서, QPSK를 채용함과 함께, 반복 복호 횟수 C로서, 50회를 채용하였다.
도 45에 있어서, 횡축은 Es/N0을 나타내고, 종축은 BER/FER을 나타낸다. 또한, 실선이 BER을 나타내고, 점선이 FER을 나타낸다.
도 45에 의하면, 신 LDPC 부호에 대하여, 양호한 BER/FER이 얻어지고 있으며, 따라서, 신 LDPC 부호를 사용한 데이터 전송에 있어서, 양호한 통신 품질이 확보되는 것을 확인할 수 있다.
<수신 장치(12)의 구성예>
도 46은, 도 7의 수신 장치(12)의 구성예를 나타내는 블록도이다.
OFDM 처리부(OFDM operation)(151)는, 송신 장치(11)(도 7)로부터의 OFDM 신호를 수신하고, 그 OFDM 신호의 신호 처리를 행한다. OFDM 처리부(151)가 신호 처리를 행함으로써 얻어지는 데이터는, 프레임 관리부(Frame Management)(152)에 공급된다.
프레임 관리부(152)는, OFDM 처리부(151)로부터 공급되는 데이터로 구성되는 프레임의 처리(프레임 해석)를 행하고, 그 결과 얻어지는 대상 데이터의 신호와, 제어 데이터의 신호를, 주파수 디인터리버(Frequency Deinterleaver)(161과 153)에, 각각 공급한다.
주파수 디인터리버(153)는, 프레임 관리부(152)로부터의 데이터에 대하여, 심벌 단위에서의 주파수 디인터리브를 행하고, 디매퍼(Demapper)(154)에 공급한다.
디매퍼(154)는, 주파수 디인터리버(153)로부터의 데이터(콘스텔레이션 상의 데이터)를 송신 장치(11)측에서 행해지는 직교 변조로 정해지는 신호점의 배치(콘스텔레이션)에 기초하여 디매핑(신호점 배치 복호)하여 직교 복조하고, 그 결과 얻어지는 데이터(LDPC 부호(의 우도))를 LDPC 디코더(LDPC decoder)(155)에 공급한다.
LDPC 디코더(155)는, 디매퍼(154)로부터의 LDPC 부호의 LDPC 복호를 행하고, 그 결과 얻어지는 LDPC 대상 데이터(여기서는, BCH 부호)를, BCH 디코더(BCH decoder)(156)에 공급한다.
BCH 디코더(156)는, LDPC 디코더(155)로부터의 LDPC 대상 데이터의 BCH 복호를 행하고, 그 결과 얻어지는 제어 데이터(시그널링)를 출력한다.
한편, 주파수 디인터리버(161)는, 프레임 관리부(152)로부터의 데이터에 대하여, 심벌 단위에서의 주파수 디인터리브를 행하고, SISO/MISO 디코더(SISO/MISO decoder)(162)에 공급한다.
SISO/MISO 디코더(162)는, 주파수 디인터리버(161)로부터의 데이터의 시공간 복호를 행하고, 시간 디인터리버(Time Deinterleaver)(163)에 공급한다.
시간 디인터리버(163)는, SISO/MISO 디코더(162)로부터의 데이터에 대하여, 심벌 단위에서의 시간 디인터리브를 행하고, 디매퍼(Demapper)(164)에 공급한다.
디매퍼(164)는, 시간 디인터리버(163)로부터의 데이터(콘스텔레이션 상의 데이터)를 송신 장치(11)측에서 행해지는 직교 변조로 정해지는 신호점의 배치(콘스텔레이션)에 기초하여 디매핑(신호점 배치 복호)하여 직교 복조하고, 그 결과 얻어지는 데이터를, 비트 디인터리버(Bit Deinterleaver)(165)에 공급한다.
비트 디인터리버(165)는, 디매퍼(164)로부터의 데이터의 비트 디인터리브를 행하고, 그 비트 디인터리브 후의 데이터인 LDPC 부호(의 우도)를 LDPC 디코더(166)에 공급한다.
LDPC 디코더(166)는, 비트 디인터리버(165)로부터의 LDPC 부호의 LDPC 복호를 행하고, 그 결과 얻어지는 LDPC 대상 데이터(여기서는, BCH부호)를 BCH 디코더(167)에 공급한다.
BCH 디코더(167)는, LDPC 디코더(155)로부터의 LDPC 대상 데이터의 BCH 복호를 행하고, 그 결과 얻어지는 데이터를, BB 디스크램블러(BB DeScrambler)(168)에 공급한다.
BB 디스크램블러(168)는, BCH 디코더(167)로부터의 데이터에, BB 디스크램블을 실시하고, 그 결과 얻어지는 데이터를, 널 삭제부(Null Deletion)(169)에 공급한다.
널 삭제부(169)는, BB 디스크램블러(168)로부터의 데이터로부터, 도 8의 패더(112)에 의해 삽입된 Null을 삭제하고, 디멀티플렉서(Demultiplexer)(170)에 공급한다.
디멀티플렉서(170)는, 널 삭제부(169)로부터의 데이터에 다중화되어 있는 1 이상의 스트림(대상 데이터) 각각을 분리하고, 필요한 처리를 실시하여, 아웃풋 스트림(Output stream)으로서 출력한다.
또한, 수신 장치(12)는, 도 46에 도시한 블록의 일부를 설치하지 않고 구성할 수 있다. 즉, 예를 들어, 송신 장치(11)(도 8)를, 시간 인터리버(118), SISO/MISO 인코더(119), 주파수 인터리버(120), 및 주파수 인터리버(124)를 설치하지 않고 구성하는 경우에는, 수신 장치(12)는, 송신 장치(11)의 시간 인터리버(118), SISO/MISO 인코더(119), 주파수 인터리버(120), 및 주파수 인터리버(124)에 각각 대응하는 블록인 시간 디인터리버(163), SISO/MISO 디코더(162), 주파수 디인터리버(161), 및 주파수 디인터리버(153)를 설치하지 않고 구성할 수 있다.
도 47은, 도 46의 비트 디인터리버(165)의 구성예를 나타내는 블록도이다.
비트 디인터리버(165)는, 멀티플렉서(MUX)(54), 및 칼럼 트위스트 디인터리버(55)를 포함하고, 디매퍼(164)(도 46)로부터의 데이터인 심벌의 심벌 비트의 (비트) 디인터리브를 행한다.
즉, 멀티플렉서(54)는, 디매퍼(164)로부터의 심벌의 심벌 비트를 대상으로 하여, 도 9의 디멀티플렉서(25)가 행하는 교체 처리에 대응하는 역교체 처리(교체 처리의 역처리), 즉, 교체 처리에 의해 교체된 LDPC 부호의 부호 비트(의 우도)의 위치를 원래의 위치로 되돌리는 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호를, 칼럼 트위스트 디인터리버(55)에 공급한다.
칼럼 트위스트 디인터리버(55)는, 멀티플렉서(54)로부터의 LDPC 부호를 대상으로 하여, 도 9의 칼럼 트위스트 인터리버(24)가 행하는 재배열 처리로서의 칼럼 트위스트 인터리브에 대응하는 칼럼 트위스트 디인터리브(칼럼 트위스트 인터리브의 역처리), 즉, 재배열 처리로서의 칼럼 트위스트 인터리브에 의해 배열이 변경된 LDPC 부호의 부호 비트를, 원래의 배열로 되돌리는 역재배열 처리로서의, 예를 들어, 칼럼 트위스트 디인터리브를 행한다.
구체적으로는, 칼럼 트위스트 디인터리버(55)는, 도 28 등에 도시한 메모리(31)와 마찬가지로 구성되는, 디인터리브용 메모리에 대하여, LDPC 부호의 부호 비트를 기입하고, 더 판독함으로써, 칼럼 트위스트 디인터리브를 행한다.
단, 칼럼 트위스트 디인터리버(55)에서는, 부호 비트의 기입은, 메모리(31)로부터의 부호 비트의 판독 시의 판독 어드레스를, 기입 어드레스로서 사용하여, 디인터리브용 메모리의 로우 방향으로 행해진다. 또한, 부호 비트의 판독은, 메모리(31)에의 부호 비트의 기입 시의 기입 어드레스를, 판독 어드레스로서 사용하여, 디인터리브용 메모리의 칼럼 방향으로 행해진다.
칼럼 트위스트 디인터리브의 결과 얻어지는 LDPC 부호는, 칼럼 트위스트 디인터리버(55)로부터 LDPC 디코더(166)에 공급된다.
여기서, 디매퍼(164)로부터, 비트 디인터리버(165)에 공급되는 LDPC 부호에, 패리티 인터리브, 칼럼 트위스트 인터리브, 및 교체 처리가 실시되어 있는 경우, 비트 디인터리버(165)에서는, 패리티 인터리브에 대응하는 패리티 디인터리브(패리티 인터리브의 역처리, 즉, 패리티 인터리브에 의해 배열이 변경된 LDPC 부호의 부호 비트를, 원래의 배열로 되돌리는 패리티 디인터리브), 교체 처리에 대응하는 역교체 처리, 및 칼럼 트위스트 인터리브에 대응하는 칼럼 트위스트 디인터리브의 전부를 행할 수 있다.
단, 도 47의 비트 디인터리버(165)에서는, 교체 처리에 대응하는 역교체 처리를 행하는 멀티플렉서(54), 및 칼럼 트위스트 인터리브에 대응하는 칼럼 트위스트 디인터리브를 행하는 칼럼 트위스트 디인터리버(55)는 설치되어 있지만, 패리티 인터리브에 대응하는 패리티 디인터리브를 행하는 블록은, 설치되어 있지 않으며, 패리티 디인터리브는, 행해지지 않는다.
따라서, 비트 디인터리버(165)(의 칼럼 트위스트 디인터리버(55))로부터, LDPC 디코더(166)에는, 역교체 처리, 및 칼럼 트위스트 디인터리브가 행해지면서, 패리티 디인터리브가 행해지지 않은 LDPC 부호가 공급된다.
LDPC 디코더(166)는 비트 디인터리버(165)로부터의 LDPC 부호의 LDPC 복호를, 도 8의 LDPC 인코더(115)가 LDPC 부호화에 사용한 검사 행렬 H에 대하여, 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하고, 그 결과 얻어지는 데이터를, LDPC 대상 데이터의 복호 결과로서 출력한다.
도 48은, 도 47의 디매퍼(164), 비트 디인터리버(165), 및 LDPC 디코더(166)가 행하는 처리를 설명하는 흐름도이다.
스텝 S111에 있어서, 디매퍼(164)는, 시간 디인터리버(163)로부터의 데이터(신호점에 매핑된 콘스텔레이션 상의 데이터)를 디매핑하여 직교 복조하고, 비트 디인터리버(165)에 공급하여, 처리는 스텝 S112로 진행한다.
스텝 S112에서는, 비트 디인터리버(165)는 디매퍼(164)로부터의 데이터의 디인터리브(비트 디인터리브)를 행하여, 처리는 스텝 S113으로 진행한다.
즉, 스텝 S112에서는, 비트 디인터리버(165)에 있어서, 멀티플렉서(54)가 디매퍼(164)로부터의 데이터(심벌의 심벌 비트에 상당)를 대상으로 하여, 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호의 부호 비트를, 칼럼 트위스트 디인터리버(55)에 공급한다.
칼럼 트위스트 디인터리버(55)는, 멀티플렉서(54)로부터의 LDPC 부호를 대상으로 하여, 칼럼 트위스트 디인터리브를 행하고, 그 결과 얻어지는 LDPC 부호(의 우도)를 LDPC 디코더(166)에 공급한다.
스텝 S113에서는, LDPC 디코더(166)가 칼럼 트위스트 디인터리버(55)로부터의 LDPC 부호의 LDPC 복호를, 도 8의 LDPC 인코더(115)가 LDPC 부호화에 사용한 검사 행렬 H를 사용하여 행하고, 즉, 검사 행렬 H에 대하여 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하고, 그 결과 얻어지는 데이터를, LDPC 대상 데이터의 복호 결과로서, BCH 디코더(167)로 출력한다.
또한, 도 47에서도, 도 9의 경우와 마찬가지로, 설명의 편의를 위해, 역교체 처리를 행하는 멀티플렉서(54)와, 칼럼 트위스트 디인터리브를 행하는 칼럼 트위스트 디인터리버(55)를, 별개로 구성하도록 하였지만, 멀티플렉서(54)와 칼럼 트위스트 디인터리버(55)는, 일체적으로 구성할 수 있다.
또한, 도 9의 비트 인터리버(116)에 있어서, 칼럼 트위스트 인터리브를 행하지 않는 경우에는, 도 47의 비트 디인터리버(165)에 있어서, 칼럼 트위스트 디인터리버(55)는 설치할 필요가 없다.
다음으로, 도 46의 LDPC 디코더(166)로 행해지는 LDPC 복호에 대하여, 다시 설명한다.
도 46의 LDPC 디코더(166)에서는, 전술한 바와 같이, 칼럼 트위스트 디인터리버(55)로부터의, 역교체 처리, 및 칼럼 트위스트 디인터리브가 행해지면서, 패리티 디인터리브가 행해지지 않은 LDPC 부호의 LDPC 복호가, 도 8의 LDPC 인코더(115)가 LDPC 부호화에 사용한 검사 행렬 H에 대하여 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행해진다.
여기서, LDPC 복호를, 변환 검사 행렬을 사용하여 행함으로써, 회로 규모를 억제하면서, 동작 주파수를 충분히 실현 가능한 범위로 억제하는 것이 가능하게 되는 LDPC 복호가 우선 제안되어 있다(예를 들어, 일본 특허 제4224777호를 참조).
따라서, 우선, 도 49 내지 도 52를 참조하여, 우선 제안되어 있는, 변환 검사 행렬을 사용한 LDPC 복호에 대하여 설명한다.
도 49는, 부호 길이 N이 90이고, 부호화율이 2/3인 LDPC 부호의 검사 행렬 H의 예를 나타내고 있다.
또한, 도 49에서는(후술하는 도 50 및 도 51에 있어서도 마찬가지), 0을, period(.)로 표현하고 있다.
도 49의 검사 행렬 H에서는, 패리티 행렬이 계단 구조로 되어 있다.
도 50은, 도 49의 검사 행렬 H에, 수학식 11의 행 치환과, 수학식 12의 열 치환을 실시하여 얻어지는 검사 행렬 H'를 나타내고 있다.
Figure 112017059676746-pat00023
Figure 112017059676746-pat00024
단, 수학식 11 및 수학식 12에 있어서, s, t, x, y는, 각각, 0≤s<5, 0≤t <6, 0≤x <5, 0≤t<6의 범위의 정수이다.
수학식 11의 행 치환에 의하면, 6으로 나누어 나머지가 1이 되는 1, 7, 13, 19, 25행째를, 각각, 1, 2, 3, 4, 5행째로, 6으로 나누어 나머지가 2가 되는 2, 8, 14, 20, 26행째를, 각각, 6, 7, 8, 9, 10행째로, 하는 형식으로 치환이 행해진다.
또한, 수학식 12의 열 치환에 의하면, 61열째 이후(패리티 행렬)에 대하여 6으로 나누어 나머지가 1이 되는 61, 67, 73, 79, 85열째를, 각각, 61, 62, 63, 64, 65열째로, 6으로 나누어 나머지가 2가 되는 62, 68, 74, 80, 86열째를, 각각, 66, 67, 68, 69, 70열째로, 하는 형식으로 치환이 행해진다.
이와 같이 하여, 도 49의 검사 행렬 H에 대하여 행과 열의 치환을 행하여 얻어진 행렬(matrix)이 도 50의 검사 행렬 H'이다.
여기서, 검사 행렬 H의 행 치환을 행하여도, LDPC 부호의 부호 비트의 배열에는 영향을 미치지 않는다.
또한, 수학식 12의 열 치환은, 전술한, K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브하는 패리티 인터리브의, 정보 길이 K를 60으로, 순회 구조의 단위의 열 수 P를 5로, 패리티 길이 M(여기서는, 30)의 약수 q(=M/P)를 6으로, 각각 하였을 때의 패리티 인터리브에 상당한다.
따라서, 도 50의 검사 행렬 H'는, 도 49의 검사 행렬(이하, 적절히 '원래의 검사 행렬'이라고 함) H의, K+qx+y+1번째의 열을, K+Py+x+1번째의 열로 치환하는 열 치환을, 적어도 행하여 얻어지는 변환 검사 행렬이다.
도 50의 변환 검사 행렬 H'에 대하여 도 49의 원래의 검사 행렬 H의 LDPC 부호에, 수학식 12와 동일한 치환을 행한 것을 곱하면, 0 벡터가 출력된다. 즉, 원래의 검사 행렬 H의 LDPC 부호(1 부호어)로서의 행 벡터 c에, 수학식 12의 열 치환을 실시하여 얻어지는 행 벡터를 c'로 나타내기로 하면, 검사 행렬의 성질로부터, HcT는, 0 벡터로 되기 때문에, H'c'T도, 당연히 0 벡터로 된다.
이상으로부터, 도 50의 변환 검사 행렬 H'는, 원래의 검사 행렬 H의 LDPC 부호 c에, 수학식 12의 열 치환을 행하여 얻어지는 LDPC 부호 c'의 검사 행렬로 되어 있다.
따라서, 원래의 검사 행렬 H의 LDPC 부호 c에, 수학식 12의 열 치환을 행하고, 그 열 치환 후의 LDPC 부호 c'를, 도 50의 변환 검사 행렬 H'를 사용하여 복호(LDPC 복호)하고, 그 복호 결과에, 수학식 12의 열 치환된 역치환을 실시함으로써, 원래의 검사 행렬 H의 LDPC 부호를, 그 검사 행렬 H를 사용하여 복호하는 경우와 마찬가지의 복호 결과를 얻을 수 있다.
도 51은, 5×5의 행렬 단위로 간격을 둔, 도 50의 변환 검사 행렬 H'를 나타내고 있다.
도 51에 있어서는, 변환 검사 행렬 H'는, 5×5(=P×P)의 단위 행렬, 그 단위 행렬에 1 중 1개 이상이 0으로 된 행렬(이하, 적절히 '준단위 행렬'이라고 함), 단위 행렬 또는 준단위 행렬을 사이클릭 시프트(cyclic shift)한 행렬(이하, 적절히 '시프트 행렬'이라고 함), 단위 행렬, 준단위 행렬, 또는 시프트 행렬 중 2 이상의 합(이하, 적절히 '합 행렬'이라고 함), 5×5의 0 행렬의 조합으로 표현되어 있다.
도 51의 변환 검사 행렬 H'는, 5×5의 단위 행렬, 준단위 행렬, 시프트 행렬, 합 행렬, 0 행렬을 포함하여 구성된다고 할 수 있다. 따라서, 변환 검사 행렬 H'를 구성하는, 이들 5×5의 행렬(단위 행렬, 준단위 행렬, 시프트 행렬, 합 행렬, 0 행렬)을 이하, 적절히 '구성 행렬'이라고 한다.
P×P의 구성 행렬로 표현되는 검사 행렬의 LDPC 부호의 복호에는, 체크 노드 연산, 및 배리어블 노드 연산을, P개 동시에 행하는 아키텍쳐(architecture)를 사용할 수 있다.
도 52는, 그와 같은 복호를 행하는 복호 장치의 구성예를 나타내는 블록도이다.
즉, 도 52는, 도 49의 원래의 검사 행렬 H에 대하여, 적어도 수학식 12의 열 치환을 행하여 얻어지는 도 51의 변환 검사 행렬 H'를 사용하여, LDPC 부호의 복호를 행하는 복호 장치의 구성예를 나타내고 있다.
도 52의 복호 장치는, 6개의 FIFO 3001 내지 3006을 포함하는 가지 데이터 저장용 메모리(300), FIFO 3001 내지 3006을 선택하는 셀렉터(301), 체크 노드 계산부(302), 2개의 사이클릭 시프트 회로(303 및 308), 18개의 FIFO 3041 내지 30418 을 포함하는 가지 데이터 저장용 메모리(304), FIFO 3041 내지 30418로 선택하는 셀렉터(305), 수신 데이터를 저장하는 수신 데이터용 메모리(306), 배리어블 노드 계산부(307), 복호어 계산부(309), 수신 데이터 재배열부(310), 복호 데이터 재배열부(311)를 포함한다.
우선, 가지 데이터 저장용 메모리(300과 304)에의 데이터의 저장 방법에 대하여 설명한다.
가지 데이터 저장용 메모리(300)는, 도 51의 변환 검사 행렬 H'의 행 수 30을 구성 행렬의 행 수(순회 구조의 단위의 열 수 P) 5로 나눈 수인 6개의 FIFO 3001 내지 3006을 포함하여 구성되어 있다. FIFO 300y(y=1, 2, …, 6)는, 복수의 단수의 기억 영역을 포함하고, 각 단의 기억 영역에 대해서는, 구성 행렬의 행 수 및 열 수(순회 구조의 단위의 열 수 P)인 5개의 가지에 대응하는 메시지를 동시에 판독하는 것, 및 기입할 수 있게 되어 있다. 또한, FIFO 300y의 기억 영역의 단수는, 도 51의 변환 검사 행렬의 행 방향 1의 수(허밍 가중치)의 최대수 인 9로 되어 있다.
FIFO 3001에는, 도 51의 변환 검사 행렬 H'의 제1행째부터 제5행째까지의 1의 위치에 대응하는 데이터(배리어블 노드로부터의 메시지 vi)가, 각 행 함께 가로 방향으로 채운 형태로(0을 무시한 형태로) 저장된다. 즉, 제j행 제i열을, (j, i)라고 나타내기로 하면, FIFO 3001의 제1단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 1)로부터 (5, 5)의 5×5의 단위 행렬의 1의 위치에 대응하는 데이터가 저장된다. 제2단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 21)로부터 (5, 25)의 시프트 행렬(5×5의 단위 행렬을 우측 방향으로 3개만큼 사이클릭 시프트한 시프트 행렬)의 1의 위치에 대응하는 데이터가 저장된다. 제3 내지 제8단의 기억 영역도 마찬가지로, 변환 검사 행렬 H'와 대응지어 데이터가 저장된다. 그리고, 제9단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 86)로부터 (5, 90)의 시프트 행렬(5×5의 단위 행렬 중 1행째의 1을 0으로 치환하여 하나만큼 왼쪽으로 사이클릭 시프트한 시프트 행렬)의 1의 위치에 대응하는 데이터가 저장된다.
FIFO 3002에는, 도 51의 변환 검사 행렬 H'의 제6행째부터 제10행째까지의 1의 위치에 대응하는 데이터가 저장된다. 즉, FIFO 3002의 제1단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬(5×5의 단위 행렬을 우측으로 하나만큼 사이클릭 시프트한 제1 시프트 행렬과, 우측으로 2개만큼 사이클릭 시프트한 제2 시프트 행렬의 합인 합 행렬)을 구성하는 제1 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다. 또한, 제2단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬을 구성하는 제2 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다.
즉, 가중치가 2 이상인 구성 행렬에 대해서는, 그 구성 행렬을, 가중치가 1인 P×P의 단위 행렬, 단위 행렬의 요소 1 중 1개 이상이 0으로 된 준단위 행렬, 또는 단위 행렬 혹은 준단위 행렬을 사이클릭 시프트한 시프트 행렬 중 복수의 합의 형태로 표현했을 때의, 그 가중치가 1인 단위 행렬, 준단위 행렬, 또는 시프트 행렬의 1의 위치에 대응하는 데이터(단위 행렬, 준단위 행렬, 또는 시프트 행렬에 속하는 가지에 대응하는 메시지)는 동일 어드레스(FIFO 3001 내지 3006 중 동일한 FIFO)에 저장된다.
이하, 제3 내지 제9단의 기억 영역에 대해서도, 변환 검사 행렬 H'에 대응지어 데이터가 저장된다.
FIFO 3003 내지 3006도 마찬가지로 변환 검사 행렬 H'에 대응지어 데이터를 저장한다.
가지 데이터 저장용 메모리(304)는, 변환 검사 행렬 H'의 열 수 90을, 구성 행렬의 열 수(순회 구조의 단위의 열 수 P)인 5로 나눈 18개의 FIFO 3041 내지 30418로 구성되어 있다. FIFO 304x(x=1, 2, …, 18)는, 복수의 단수의 기억 영역으로 이루어지고, 각 단의 기억 영역에 대해서는, 구성 행렬의 행 수 및 열 수(순회 구조의 단위의 열 수 P)인 5개의 가지에 대응하는 메시지를 동시에 판독 및 기입할 수 있도록 되어 있다.
FIFO 3041에는, 도 51의 변환 검사 행렬 H'의 제1 열째부터 제5 열째까지의 1의 위치에 대응하는 데이터(체크 노드로부터의 메시지 uj)가 각 열 함께 세로 방향으로 채운 형태로(0을 무시한 형태로) 저장된다. 즉, FIFO 3041의 제1단의 기억 영역에는, 변환 검사 행렬 H'의 (1, 1)로부터 (5, 5)의 5×5의 단위 행렬로 1의 위치에 대응하는 데이터가 저장된다. 제2단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬(5×5의 단위 행렬을 오른쪽으로 1개만큼 사이클릭 시프트한 제1 시프트 행렬과, 오른쪽으로 2개만큼 사이클릭 시프트한 제2 시프트 행렬과의 합인 합 행렬)을 구성하는 제1 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다. 또한, 제3단의 기억 영역에는, 변환 검사 행렬 H'의 (6, 1)로부터 (10, 5)의 합 행렬을 구성하는 제2 시프트 행렬의 1의 위치에 대응하는 데이터가 저장된다.
즉, 가중치가 2 이상인 구성 행렬에 대해서는, 그 구성 행렬을, 가중치가 1인 P×P의 단위 행렬, 단위 행렬의 요소 1 중 1개 이상이 0으로 된 준단위 행렬, 또는 단위 행렬 혹은 준단위 행렬을 사이클릭 시프트한 시프트 행렬 중 복수의 합의 형태로 표현했을 때의, 그 가중치가 1인 단위 행렬, 준단위 행렬, 또는 시프트 행렬로 1의 위치에 대응하는 데이터(단위 행렬, 준단위 행렬, 또는 시프트 행렬에 속하는 가지에 대응하는 메시지)는, 동일 어드레스(FIFO 3041 내지 30418 중 동일한 FIFO)에 저장된다.
이하, 제4 및 제5 단의 기억 영역에 대해서도, 변환 검사 행렬 H'에 대응지어, 데이터가 저장된다. 이 FIFO 3041의 기억 영역의 단수는, 변환 검사 행렬 H'의 제1열로부터 제5열에 있어서의 행 방향의 1의 수(허밍 가중치)의 최대 수인 5로 되어 있다.
FIFO 3042와 3043도 마찬가지로 변환 검사 행렬 H'에 대응지어서 데이터를 저장하고, 각각의 길이(단수)는 5이다. FIFO 3044 내지 30412도 마찬가지로, 변환 검사 행렬 H'에 대응지어서 데이터를 저장하고, 각각의 길이는 3이다. FIFO 30413 내지 30418도 마찬가지로, 변환 검사 행렬 H'에 대응지어서 데이터를 저장하고, 각각의 길이는 2이다.
다음으로, 도 52의 복호 장치의 동작에 대하여 설명한다.
가지 데이터 저장용 메모리(300)는, 6개의 FIFO 3001 내지 3006을 포함하여 이루어지고, 전단의 사이클릭 시프트 회로(308)로부터 공급되는 5개의 메시지 D311이, 도 51의 변환 검사 행렬 H'의 어느 행에 속하는지의 정보(Matrix 데이터) D312에 따라서, 데이터를 저장하는 FIFO를, FIFO 3001 내지 3006 중에서 선택하고, 선택한 FIFO에 5개의 메시지 D311을 묶어서 순서대로 저장해 간다. 또한, 가지 데이터 저장용 메모리(300)는 데이터를 판독할 때에는, FIFO 3001로부터 5개의 메시지 D3001을 순서대로 판독하고, 다음 단의 셀렉터(301)에 공급한다. 가지 데이터 저장용 메모리(300)는 FIFO 3001로부터의 메시지의 판독 종료 후, FIFO 3002 내지 3006으로부터도, 순서대로 메시지를 판독하고, 셀렉터(301)에 공급한다.
셀렉터(301)는, 셀렉트 신호 D301에 따라서, FIFO 3001 내지 3006 중, 현재 데이터가 판독되어 있는 FIFO로부터의 5개의 메시지를 선택하고, 메시지 D302로서, 체크 노드 계산부(302)에 공급한다.
체크 노드 계산부(302)는, 5개의 체크 노드 계산기(3021 내지 3025)를 포함하고, 셀렉터(301)를 통하여 공급되는 메시지 D302(D3021 내지 D3025)(수학식 7의 메시지 vi)를 사용하여, 수학식 7에 따라서 체크 노드 연산을 행하고, 그 체크 노드 연산의 결과 얻어지는 5개의 메시지 D303(D3031 내지 D3035)(수학식 7의 메시지 uj)을 사이클릭 시프트 회로(303)에 공급한다.
사이클릭 시프트 회로(303)는, 체크 노드 계산부(302)에 의해 구해진 5개의 메시지 D3031 내지 D3035를, 대응하는 가지가 변환 검사 행렬 H'에 있어서 원래로 되는 단위 행렬(또는 준단위 행렬)을 몇 사이클릭 시프트한 것인지의 정보(Matrix 데이터) D305를 기초로 사이클릭 시프트하고, 그 결과를 메시지 D304로서, 가지 데이터 저장용 메모리(304)에 공급한다.
가지 데이터 저장용 메모리(304)는, 18개의 FIFO 3041 내지 30418를 포함하여 이루어지고, 전단의 사이클릭 시프트 회로(303)로부터 공급되는 5개의 메시지 D304가 변환 검사 행렬 H'의 어느 행에 속하는지의 정보 D305에 따라서, 데이터를 저장하는 FIFO를, FIFO 3041 내지 30418 중에서 선택하고, 선택한 FIFO에 5개의 메시지 D304를 묶어서 순서대로 저장해 간다. 또한, 가지 데이터 저장용 메모리(304)는, 데이터를 판독할 때에는, FIFO 3041로부터 5개의 메시지 D3061을 순서대로 판독하고, 다음 단의 셀렉터(305)에 공급한다. 가지 데이터 저장용 메모리(304)는, FIFO 3041로부터의 데이터의 판독 종료 후, FIFO 3042 내지 30418로부터도, 순서대로, 메시지를 판독하고, 셀렉터(305)에 공급한다.
셀렉터(305)는, 셀렉트 신호 D307에 따라서, FIFO 3041 내지 30418 중, 현재 데이터가 판독되어 있는 FIFO으로부터의 5개의 메시지를 선택하고, 메시지 D308로서, 배리어블 노드 계산부(307)와 복호어 계산부(309)에 공급한다.
한편, 수신 데이터 재배열부(310)는, 통신로(13)를 통하여 수신한, 도 49의 검사 행렬 H에 대응하는 LDPC 부호 D313을, 수학식 12의 열 치환을 행함으로써 재배열, 수신 데이터 D314로서, 수신 데이터용 메모리(306)에 공급한다. 수신 데이터용 메모리(306)는, 수신 데이터 재배열부(310)로부터 공급되는 수신 데이터 D314로부터, 수신 LLR(대수 우도비)을 계산하여 기억하고, 그 수신 LLR을 5개씩 묶어서 수신값 D309로서, 배리어블 노드 계산부(307)와 복호어 계산부(309)에 공급한다.
배리어블 노드 계산부(307)는, 5개의 배리어블 노드 계산기(3071 내지 3075)를 포함하고, 셀렉터(305)를 통하여 공급되는 메시지 D308(D3081 내지 D3085)(수학식 1의 메시지 uj)과, 수신 데이터용 메모리(306)로부터 공급되는 5개의 수신값D309(수학식 1의 수신값 u0i)를 사용하여, 수학식 1에 따라서 배리어블 노드 연산을 행하고, 그 연산의 결과 얻어지는 메시지 D310(D3101 내지 D3105)(수학식 1의 메시지 vi)을 사이클릭 시프트 회로(308)에 공급한다.
사이클릭 시프트 회로(308)는, 배리어블 노드 계산부(307)에 의해 계산된 메시지 D3101 내지 D3105를, 대응하는 가지가 변환 검사 행렬 H'에 있어서 원래가 되는 단위 행렬(또는 준단위 행렬)을 몇 사이클릭 시프트한 것인지의 정보를 기초로 사이클릭 시프트하고, 그 결과를 메시지 D311로서, 가지 데이터 저장용 메모리(300)에 공급한다.
이상의 동작을 한번 돌림으로써, LDPC 부호의 1회의 복호(배리어블 노드 연산 및 체크 노드 연산)를 행할 수 있다. 도 52의 복호 장치는, 소정의 횟수만큼 LDPC 부호를 복호한 후, 복호어 계산부(309) 및 복호 데이터 재배열부(311)에 있어서, 최종적인 복호 결과를 구하여 출력한다.
즉, 복호어 계산부(309)는, 5개의 복호어 계산기(3091 내지 3095)로 이루어지고, 셀렉터(305)가 출력하는 5개의 메시지 D308(D3081 내지 D3085)(수학식 5의 메시지 uj)과, 수신 데이터용 메모리(306)로부터 공급되는 5개의 수신값 D309(수학식 5의 수신값 u0i)를 사용하고, 복수회의 복호 최종단으로서, 수학식 5에 기초하여, 복호 결과(복호어)를 계산하여, 그 결과 얻어지는 복호 데이터 D315를, 복호 데이터 재배열부(311)에 공급한다.
복호 데이터 재배열부(311)는, 복호어 계산부(309)로부터 공급되는 복호 데이터 D315를 대상으로, 수학식 12의 열 치환된 역치환을 행함으로써, 그 순서를 재배열하고, 최종적인 복호 결과 D316으로서 출력한다.
이상과 같이, 검사 행렬(원래의 검사 행렬)에 대하여 행 치환과 열 치환 중 한쪽 또는 양쪽을 실시하고, P×P의 단위 행렬, 그 요소의 1 중 1개 이상이 0으로 된 준단위 행렬, 단위 행렬 혹은 준단위 행렬을 사이클릭 시프트한 시프트 행렬, 단위 행렬, 준단위 행렬, 혹은 시프트 행렬의 복수의 합인 합 행렬, P×P의 0 행렬의 조합, 즉, 구성 행렬의 조합으로 나타낼 수 있는 검사 행렬(변환 검사 행렬)로 변환함으로써, LDPC 부호의 복호를, 체크 노드 연산과 배리어블 노드 연산을, 검사 행렬의 행 수나 열 수보다 작은 수의 P개 동시에 행하는 아키텍쳐(architecture)를 채용하는 것이 가능해진다. 노드 연산(체크 노드 연산과 배리어블 노드 연산)을 검사 행렬의 행 수나 열 수보다 작은 수의 P개 동시에 행하는 아키텍쳐를 채용하는 경우, 노드 연산을, 검사 행렬의 행 수나 열 수와 동등한 수만큼 동시에 행하는 경우에 비교하여, 동작 주파수를 실현 가능한 범위로 억제하여, 다수의 반복 복호를 행할 수 있다.
도 46의 수신 장치(12)를 구성하는 LDPC 디코더(166)는, 예를 들어, 도 52의 복호 장치와 마찬가지로, 체크 노드 연산과 배리어블 노드 연산을 P개 동시에 행함으로써, LDPC 복호를 행하게 되어 있다.
즉, 여기서, 설명을 간단하게 하기 위해서, 도 8의 송신 장치(11)를 구성하는 LDPC 인코더(115)가 출력하는 LDPC 부호의 검사 행렬이, 예를 들어, 도 49에 도시한, 패리티 행렬이 계단 구조로 되어 있는 검사 행렬 H라고 하면, 송신 장치(11)의 패리티 인터리버(23)에서는, K+qx+y+1번째의 부호 비트를, K+Py+x+1번째의 부호 비트의 위치에 인터리브하는 패리티 인터리브가, 정보 길이 K를 60으로, 순회 구조의 단위의 열 수 P를 5로, 패리티 길이 M의 약수 q(=M/P)를 6으로, 각각 하여 행해진다.
이 패리티 인터리브는, 전술한 바와 같이, 수학식 12의 열 치환에 상당하기 때문에, LDPC 디코더(166)에서는, 수학식 12의 열 치환을 행할 필요가 없다.
이로 인해, 도 46의 수신 장치(12)에서는, 전술한 바와 같이, 칼럼 트위스트 디인터리버(55)로부터, LDPC 디코더(166)에 대하여 패리티 디인터리브가 행해지지 않은 LDPC 부호, 즉, 수학식 12의 열 치환이 행해진 상태의 LDPC 부호가 공급되고, LDPC 디코더(166)에서는, 수학식 12의 열 치환을 행하지 않는 것을 제외하면, 도 52의 복호 장치와 마찬가지의 처리가 행해진다.
즉, 도 53은, 도 46의 LDPC 디코더(166)의 구성예를 나타내고 있다.
도 53에 있어서, LDPC 디코더(166)는, 도 52의 수신 데이터 재배열부(310)가 설치되어 있지 않은 것을 제외하면, 도 52의 복호 장치와 마찬가지로 구성되어 있으며, 수학식 12의 열 치환이 행해지지 않는 것을 제외하고, 도 52의 복호 장치와 마찬가지의 처리를 행하기 때문에, 그 설명은 생략한다.
이상과 같이, LDPC 디코더(166)는 수신 데이터 재배열부(310)를 설치하지 않고 구성할 수 있으므로, 도 52의 복호 장치보다도, 규모를 삭감할 수 있다.
또한, 도 49 내지 도 53에서는, 설명을 간단하게 하기 위해서, LDPC 부호의 부호 길이 N을 90으로, 정보 길이 K를 60으로, 순회 구조의 단위의 열 수(구성 행렬의 행 수 및 열 수) P를 5로, 패리티 길이 M의 약수 q(=M/P)를 6으로, 각각 하였지만, 부호 길이 N, 정보 길이 K, 순회 구조의 단위의 열 수 P, 및 약수 q(=M/P)의 각각은, 전술한 값으로 한정되는 것은 아니다.
즉, 도 8의 송신 장치(11)에 있어서, LDPC 인코더(115)가 출력하는 것은, 예를 들어, 부호 길이 N을 64800이나 16200 등으로, 정보 길이 K를 N-Pq(=N-M)으로, 순회 구조의 단위의 열 수 P를 360으로, 약수 q를 M/P로, 각각 하는 LDPC 부호이지만, 도 53의 LDPC 디코더(166)는, 그러한 LDPC 부호를 대상으로 하여, 체크 노드 연산과 배리어블 노드 연산을 P개 동시에 행함으로써, LDPC 복호를 행하는 경우에 적용 가능하다.
도 54는, 도 47의 비트 디인터리버(165)를 구성하는 멀티플렉서(54)의 처리를 설명하는 도면이다.
즉, 도 54의 A는, 멀티플렉서(54)의 기능적인 구성예를 나타내고 있다.
멀티플렉서(54)는, 역교체부(1001), 및 메모리(1002)를 포함한다.
멀티플렉서(54)는, 전단의 디매퍼(164)로부터 공급되는 심벌의 심벌 비트를 대상으로 하여, 송신 장치(11)의 디멀티플렉서(25)가 행하는 교체 처리에 대응하는 역교체 처리(교체 처리의 역처리), 즉, 교체 처리에 의해 교체된 LDPC 부호의 부호 비트(심벌 비트)의 위치를 원래의 위치로 되돌리는 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호를, 후단의 칼럼 트위스트 디인터리버(55)에 공급한다.
즉, 멀티플렉서(54)에 있어서, 역교체부(1001)에는, (연속하는) b개의 심벌 단위로, 그 b개의 심벌 mb 비트의 심벌 비트 y0, y1, …, ymb-1이 공급된다.
역교체부(1001)는, mb 비트의 심벌 비트 y0 내지 ymb -1을, 원래의 mb 비트의 부호 비트 b0, b1, …, bmb -1의 배열(송신 장치(11)측의 디멀티플렉서(25)를 구성하는 교체부(32)에서의 교체가 행해지기 전의 부호 비트 b0 내지 bmb -1의 배열)로 되돌리는 역교체를 행하고, 그 결과 얻어지는 mb 비트의 부호 비트 b0 내지 bmb -1을 출력한다.
메모리(1002)는, 송신 장치(11)측의 디멀티플렉서(25)를 구성하는 메모리(31)와 마찬가지로, 로우(row)(가로) 방향으로 mb 비트를 기억함과 함께, 칼럼(column)(세로) 방향으로 N/(mb) 비트를 기억하는 기억 용량을 갖는다. 즉, 메모리(1002)는 N/(mb) 비트를 기억하는 mb개의 칼럼으로 구성된다.
단, 메모리(1002)에서는, 송신 장치(11)의 디멀티플렉서(25)의 메모리(31)로부터의 부호 비트의 판독이 행해지는 방향으로, 역교체부(1001)가 출력하는 LDPC 부호의 부호 비트의 기입이 행해지고, 메모리(31)에의 부호 비트의 기입이 행해지는 방향으로, 메모리(1002)에 기입된 부호 비트의 판독이 행해진다.
즉, 수신 장치(12)의 멀티플렉서(54)에서는, 도 54의 A에 도시한 바와 같이, 역교체부(1001)가 출력하는 LDPC 부호의 부호 비트를, mb 비트 단위로, 로우 방향으로 기입하는 것이, 메모리(1002)의 1행째부터 아래 행을 향하여 순차 행해진다.
그리고, 1 부호 길이만큼의 부호 비트의 기입이 종료되면, 멀티플렉서(54)에서는, 메모리(1002)로부터, 부호 비트를, 칼럼 방향으로 판독하여, 후단의 칼럼 트위스트 디인터리버(55)에 공급한다.
여기서, 도 54의 B는, 메모리(1002)로부터의 부호 비트의 판독을 나타내는 도면이다.
멀티플렉서(54)에서는, LDPC 부호의 부호 비트를, 메모리(1002)를 구성하는 칼럼의 위로부터 하측 방향(칼럼 방향)으로 판독하는 것이, 좌측부터 우측 방향의 칼럼을 향해 행해진다.
도 55는, 도 47의 비트 디인터리버(165)를 구성하는 칼럼 트위스트 디인터리버(55)의 처리를 설명하는 도면이다.
즉, 도 55는, 멀티플렉서(54)의 메모리(1002)의 구성예를 나타내고 있다.
메모리(1002)는, 칼럼(세로) 방향으로 mb 비트를 기억함과 함께, 로우(가로) 방향으로 N/(mb) 비트를 기억하는 기억 용량을 갖고, mb개의 칼럼으로 구성된다.
칼럼 트위스트 디인터리버(55)는, 메모리(1002)에 대하여 LDPC 부호의 부호 비트를, 로우 방향으로 기입하고, 칼럼 방향으로 판독할 때의 판독 개시의 위치를 제어함으로써, 칼럼 트위스트 디인터리브를 행한다.
즉, 칼럼 트위스트 디인터리버(55)에서는, 복수의 칼럼 각각에 대하여, 부호 비트의 판독을 개시하는 판독 개시의 위치를, 적절히 변경함으로써, 칼럼 트위스트 인터리브에 의해 재배열된 부호 비트의 배열을, 원래의 배열로 되돌리는 역재배열 처리를 행한다.
여기서, 도 55는, 도 28에서 설명한, 변조 방식이 16APSK나 16QAM 등이며, 또한, 배수 b가 1인 경우의, 메모리(1002)의 구성예를 나타내고 있다. 이 경우, 1 심벌의 비트 수 m은 4비트이며, 또한, 메모리(1002)는 4(=mb)개의 칼럼으로 구성된다.
칼럼 트위스트 디인터리버(55)는 멀티플렉서(54)를 대신하여, 교체부(1001)가 출력하는 LDPC 부호의 부호 비트의 로우 방향으로의 기입을, 메모리(1002)의 1행째부터 아래 행을 향해 순차 행한다.
그리고, 1 부호 길이만큼의 부호 비트의 기입이 종료되면, 칼럼 트위스트 디인터리버(55)는 부호 비트를, 메모리(1002)의 위로부터 하측 방향(칼럼 방향)으로 판독하는 것을, 좌측부터 우측 방향의 칼럼을 향해 행한다.
단, 칼럼 트위스트 디인터리버(55)는, 송신 장치(11)측의 칼럼 트위스트 인터리버(24)가 부호 비트를 기입하는 기입 개시의 위치를, 부호 비트의 판독 개시의 위치로서, 메모리(1002)로부터의 부호 비트의 판독을 행한다.
즉, 각 칼럼의 선두(맨 위)의 위치의 어드레스를 0으로 하고, 칼럼 방향의 각 위치의 어드레스를, 오름차순의 정수로 나타내기로 하면, 변조 방식이 16APSK나 16QAM이면서, 배수 b가 1인 경우에는, 칼럼 트위스트 디인터리버(55)에서는, 가장 좌측의 칼럼에 대해서는, 판독 개시의 위치를, 어드레스가 0인 위치로 하고, (좌측부터) 2번째 칼럼에 대해서는, 판독 개시의 위치를, 어드레스가 2인 위치로 하고, 3번째 칼럼에 대해서는, 판독 개시의 위치를, 어드레스가 4인 위치로 하고, 4번째 칼럼에 대해서는, 판독 개시의 위치를, 어드레스가 7인 위치로 한다.
또한, 판독 개시의 위치가, 어드레스가 0인 위치 이외의 위치 칼럼에 대해서는, 부호 비트의 판독을, 가장 아래 위치까지 행한 후에는 선두(어드레스가 0인 위치)로 되돌아가고, 판독 개시의 위치의 직전 위치까지의 판독이 행해진다. 그리고, 그 후, 다음(우측)의 칼럼으로부터의 판독이 행해진다.
이상과 같은 칼럼 트위스트 디인터리브를 행함으로써, 칼럼 트위스트 인터리브에 의해 재배열된 부호 비트의 배열이, 원래의 배열로 되돌아간다.
도 56은, 도 46의 비트 디인터리버(165)의 다른 구성예를 나타내는 블록도이다.
또한, 도면 중, 도 47의 경우와 대응하는 부분에 대해서는, 동일한 부호를 부여하고 있으며, 이하에서는, 그 설명은, 적절히 생략한다.
즉, 도 56의 비트 디인터리버(165)는, 패리티 디인터리버(1011)가 새롭게 설치되어 있는 것 외에는 도 47의 경우와 마찬가지로 구성되어 있다.
도 56에서는, 비트 디인터리버(165)는, 멀티플렉서(MUX)(54), 칼럼 트위스트 디인터리버(55), 및 패리티 디인터리버(1011)로 구성되고, 디매퍼(164)로부터의 LDPC 부호의 부호 비트의 비트 디인터리브를 행한다.
즉, 멀티플렉서(54)는, 디매퍼(164)로부터의 LDPC 부호를 대상으로 하여, 송신 장치(11)의 디멀티플렉서(25)가 행하는 교체 처리에 대응하는 역교체 처리(교체 처리의 역처리), 즉, 교체 처리에 의해 교체된 부호 비트의 위치를 원래의 위치로 되돌리는 역교체 처리를 행하고, 그 결과 얻어지는 LDPC 부호를, 칼럼 트위스트 디인터리버(55)에 공급한다.
칼럼 트위스트 디인터리버(55)는 멀티플렉서(54)로부터의 LDPC 부호를 대상으로 하여, 송신 장치(11)의 칼럼 트위스트 인터리버(24)가 행하는 재배열 처리로서의 칼럼 트위스트 인터리브에 대응하는 칼럼 트위스트 디인터리브를 행한다.
칼럼 트위스트 디인터리브의 결과 얻어지는 LDPC 부호는, 칼럼 트위스트 디인터리버(55)로부터 패리티 디인터리버(1011)에 공급된다.
패리티 디인터리버(1011)는, 칼럼 트위스트 디인터리버(55)에서의 칼럼 트위스트 디인터리브 후의 부호 비트를 대상으로 하여, 송신 장치(11)의 패리티 인터리버(23)가 행하는 패리티 인터리브에 대응하는 패리티 디인터리브(패리티 인터리브의 역처리), 즉, 패리티 인터리브에 의해 배열이 변경된 LDPC 부호의 부호 비트를, 원래의 배열로 되돌아가는 패리티 디인터리브를 행한다.
패리티 디인터리브의 결과 얻어지는 LDPC 부호는, 패리티 디인터리버(1011)로부터 LDPC 디코더(166)에 공급된다.
따라서, 도 56의 비트 디인터리버(165)에서는, LDPC 디코더(166)에는, 역교체 처리, 칼럼 트위스트 디인터리브, 및 패리티 디인터리브가 행해진 LDPC 부호, 즉, 검사 행렬 H에 따른 LDPC 부호화에 의해 얻어지는 LDPC 부호가 공급된다.
LDPC 디코더(166)는, 비트 디인터리버(165)로부터의 LDPC 부호의 LDPC 복호를, 송신 장치(11)의 LDPC 인코더(115)가 LDPC 부호화에 사용한 검사 행렬 H를 사용하여 행한다. 즉, LDPC 디코더(166)는, 비트 디인터리버(165)로부터의 LDPC 부호의 LDPC 복호를, 송신 장치(11)의 LDPC 인코더(115)가 LDPC 부호화에 사용한 검사 행렬 H 자체를 사용하거나, 또는 그 검사 행렬 H에 대하여 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행한다.
여기서, 도 56에서는, 비트 디인터리버(165)(의 패리티 디인터리버(1011))로부터 LDPC 디코더(166)에 대하여, 검사 행렬 H에 따른 LDPC 부호화에 의해 얻어지는 LDPC 부호가 공급되기 때문에, 그 LDPC 부호의 LDPC 복호를, 송신 장치(11)의 LDPC 인코더(115)가 LDPC 부호화에 사용한 검사 행렬 H 자체를 사용하여 행하는 경우에는, LDPC 디코더(166)는, 예를 들어, 메시지(체크 노드 메시지, 배리어블 노드 메시지)의 연산을 1개의 노드씩 순차 행하는 풀 시리얼 디코딩(full serial decoding) 방식에 의한 LDPC 복호를 행하는 복호 장치나, 메시지의 연산을 모든 노드에 대하여 동시(병렬)에 행하는 풀 패럴렐 디코딩(full parallel decoding) 방식에 의한 LDPC 복호를 행하는 복호 장치로 구성할 수 있다.
또한, LDPC 디코더(166)에 있어서, LDPC 부호의 LDPC 복호를, 송신 장치(11)의 LDPC 인코더(115)가 LDPC 부호화에 사용한 검사 행렬 H에 대하여 패리티 인터리브에 상당하는 열 치환을 적어도 행하여 얻어지는 변환 검사 행렬을 사용하여 행하는 경우에는, LDPC 디코더(166)는 체크 노드 연산, 및 배리어블 노드 연산을, P(또는 P의 1 이외의 약수)개 동시에 행하는 아키텍쳐(architecture)의 복호 장치로서, 변환 검사 행렬을 얻기 위한 열 치환과 마찬가지의 열 치환을, LDPC 부호에 실시함으로써, 그 LDPC 부호의 부호 비트를 재배열하는 수신 데이터 재배열부(310)를 갖는 복호 장치(도 52)로 구성할 수 있다.
또한, 도 56에서는, 설명의 편의를 위해, 역교체 처리를 행하는 멀티플렉서(54), 칼럼 트위스트 디인터리브를 행하는 칼럼 트위스트 디인터리버(55), 및 패리티 디인터리브를 행하는 패리티 디인터리버(1011) 각각을, 별개로 구성하도록 하였지만, 멀티플렉서(54), 칼럼 트위스트 디인터리버(55), 및 패리티 디인터리버(1011)의 2 이상은, 송신 장치(11)의 패리티 인터리버(23), 칼럼 트위스트 인터리버(24), 및 디멀티플렉서(25)와 마찬가지로, 일체적으로 구성할 수 있다.
또한, 송신 장치(11)의 비트 인터리버(116)(도 8)를 패리티 인터리버(23), 및 칼럼 트위스트 인터리버(24)를 설치하지 않고 구성하는 경우에는, 도 56에 있어서, 비트 디인터리버(165)는, 칼럼 트위스트 디인터리버(55), 및 패리티 디인터리버(1011)를 설치하지 않고 구성할 수 있다.
이 경우에도, LDPC 디코더(166)는, 검사 행렬 H 자체를 사용하여 LDPC 복호를 행하는 풀 시리얼 디코딩 방식의 복호 장치나, 검사 행렬 H 자체를 사용하여 LDPC 복호를 행하는 풀 패럴렐 디코딩 방식의 복호 장치, 변환 검사 행렬 H'를 사용하여, P개 동시의 체크 노드 연산, 및 배리어블 노드 연산에 의한 LDPC 복호를 행하는, 수신 데이터 재배열부(310)를 갖는 복호 장치(도 52)로 구성할 수 있다.
<수신 시스템의 구성예>
도 57은, 수신 장치(12)를 적용 가능한 수신 시스템의 제1 구성예를 나타내는 블록도이다.
도 57에 있어서, 수신 시스템은, 취득부(1101), 전송로 복호 처리부(1102), 및 정보원 복호 처리부(1103)로 구성된다.
취득부(1101)는, 프로그램의 화상 데이터나 음성 데이터 등의 LDPC 대상 데이터를, 적어도 LDPC 부호화함으로써 얻어지는 LDPC 부호를 포함하는 신호를, 예를 들어, 지상 디지털 방송, 위성 디지털 방송, CATV망, 인터넷 그 밖의 네트워크 등의, 도시를 생략한 전송로(통신로)를 통하여 취득하고, 전송로 복호 처리부(1102)에 공급한다.
여기서, 취득부(1101)가 취득하는 신호가, 예를 들어, 방송국으로부터, 지상파나, 위성파, CATV(Cable Television)망 등을 통하여 방송되어 오는 경우에는, 취득부(1101)는 튜너나 STB(Set Top Box) 등으로 구성된다. 또한, 취득부(1101)가 취득하는 신호가, 예를 들어, web 서버로부터, IPTV(Internet Protocol Television)와 같이 멀티캐스트에 의해 송신되어 오는 경우에는, 취득부(1101)는, 예를 들어, NIC(Network Interface Card) 등의 네트워크 I/F(Interface)로 구성된다.
전송로 복호 처리부(1102)는 수신 장치(12)에 상당한다. 전송로 복호 처리부(1102)는, 취득부(1101)가 전송로를 통하여 취득한 신호에 대하여 전송로에서 발생하는 오류를 정정하는 처리를 적어도 포함하는 전송로 복호 처리를 실시하고, 그 결과 얻어지는 신호를, 정보원 복호 처리부(1103)에 공급한다.
즉, 취득부(1101)가 전송로를 통하여 취득한 신호는, 전송로에서 발생하는 오류를 정정하기 위한 오류 정정 부호화를, 적어도 행함으로써 얻어진 신호이며, 전송로 복호 처리부(1102)는, 그와 같은 신호에 대하여, 예를 들어, 오류 정정 처리 등의 전송로 복호 처리를 실시한다.
여기서, 오류 정정 부호화로서는, 예를 들어, LDPC 부호화나, BCH 부호화 등이 있다. 여기에서는, 오류 정정 부호화로서, 적어도, LDPC 부호화가 행해지고 있다.
또한, 전송로 복호 처리에는, 변조 신호의 복조 등이 포함되는 경우가 있다.
정보원 복호 처리부(1103)는, 전송로 복호 처리가 실시된 신호에 대하여 압축된 정보를 원래의 정보에 신장하는 처리를 적어도 포함하는 정보원 복호 처리를 실시한다.
즉, 취득부(1101)가 전송로를 통하여 취득한 신호에는, 정보로서의 화상이나 음성 등의 데이터량을 적게 하기 위해서, 정보를 압축하는 압축 부호화가 실시되어 있는 경우가 있으며, 그 경우, 정보원 복호 처리부(1103)는 전송로 복호 처리가 실시된 신호에 대하여 압축된 정보를 원래의 정보에 신장하는 처리(신장 처리) 등의 정보원 복호 처리를 실시한다.
또한, 취득부(1101)가 전송로를 통하여 취득한 신호에, 압축 부호화가 실시되지 않은 경우에는, 정보원 복호 처리부(1103)에서는, 압축된 정보를 원래의 정보로 신장하는 처리는 행해지지 않는다.
여기서, 신장 처리로서는, 예를 들어, MPEG 디코드 등이 있다. 또한, 전송로 복호 처리에는, 신장 처리 외에 디스크램블 등이 포함되는 경우가 있다.
이상과 같이 구성되는 수신 시스템에서는, 취득부(1101)에 있어서, 예를 들어, 화상이나 음성 등의 데이터에 대하여 MPEG 부호화 등의 압축 부호화가 실시되고, 또한, LDPC 부호화 등의 오류 정정 부호화가 실시된 신호가, 전송로를 통하여 취득되고, 전송로 복호 처리부(1102)에 공급된다.
전송로 복호 처리부(1102)에서는, 취득부(1101)로부터의 신호에 대하여, 예를 들어, 수신 장치(12)가 행하는 것과 마찬가지의 처리 등이, 전송로 복호 처리로서 실시되고, 그 결과 얻어지는 신호가, 정보원 복호 처리부(1103)에 공급된다.
정보원 복호 처리부(1103)에서는, 전송로 복호 처리부(1102)로부터의 신호에 대하여 MPEG 디코드 등의 정보원 복호 처리가 실시되고, 그 결과 얻어지는 화상, 또는 음성이 출력된다.
이상과 같은 도 57의 수신 시스템은, 예를 들어, 디지털 방송으로서의 텔레비전 방송을 수신하는 텔레비전 튜너 등에 적용할 수 있다.
또한, 취득부(1101), 전송로 복호 처리부(1102), 및 정보원 복호 처리부(1103)는, 각각, 1개의 독립된 장치(하드웨어(IC(Integrated Circuit) 등)), 또는 소프트웨어 모듈)로서 구성하는 것이 가능하다.
또한, 취득부(1101), 전송로 복호 처리부(1102), 및 정보원 복호 처리부(1103)에 대해서는, 취득부(1101)와 전송로 복호 처리부(1102)의 세트나, 전송로 복호 처리부(1102)와 정보원 복호 처리부(1103)의 세트, 취득부(1101), 전송로 복호 처리부(1102), 및 정보원 복호 처리부(1103)의 세트를, 1개의 독립된 장치로서 구성하는 것이 가능하다.
도 58은, 수신 장치(12)를 적용 가능한 수신 시스템의 제2 구성예를 나타내는 블록도이다.
또한, 도면 중, 도 57의 경우와 대응하는 부분에 대해서는, 동일한 부호를 부여하고 있으며, 이하에서는, 그 설명은, 적절히 생략한다.
도 58의 수신 시스템은, 취득부(1101), 전송로 복호 처리부(1102), 및 정보원 복호 처리부(1103)를 갖는 점에서, 도 57의 경우와 공통되고, 출력부(1111)가 새롭게 설치되어 있는 점에서, 도 57의 경우와 상이하다.
출력부(1111)는, 예를 들어, 화상을 표시하는 표시 장치나, 음성을 출력하는 스피커이며, 정보원 복호 처리부(1103)로부터 출력되는 신호로서의 화상이나 음성 등을 출력한다. 즉, 출력부(1111)는 화상을 표시하거나, 혹은, 음성을 출력한다.
이상과 같은 도 58의 수신 시스템은, 예를 들어, 디지털 방송으로서의 텔레비전 방송을 수신하는 TV(텔레비전 수상기)나, 라디오 방송을 수신하는 라디오 수신기 등에 적용할 수 있다.
또한, 취득부(1101)에 있어서 취득된 신호에, 압축 부호화가 실시되어 있지 않은 경우에는, 전송로 복호 처리부(1102)가 출력하는 신호가, 출력부(1111)에 공급된다.
도 59는, 수신 장치(12)를 적용 가능한 수신 시스템의 제3 구성예를 나타내는 블록도이다.
또한, 도면 중, 도 57의 경우와 대응하는 부분에 대해서는, 동일한 부호를 부여하고 있으며, 이하에서는, 그 설명은, 적절히 생략한다.
도 59의 수신 시스템은, 취득부(1101), 및 전송로 복호 처리부(1102)를 갖는 점에서, 도 57의 경우와 공통된다.
단, 도 59의 수신 시스템은, 정보원 복호 처리부(1103)가 설치되어 있지 않고, 기록부(1121)가 새롭게 설치되어 있는 점에서, 도 57의 경우와 상이하다.
기록부(1121)는, 전송로 복호 처리부(1102)가 출력하는 신호(예를 들어, MPEG의 TS의 TS 패킷)를 광 디스크나, 하드디스크(자기디스크), 플래시 메모리 등의 기록(기억) 매체에 기록한다(기억시킴).
이상과 같은 도 59의 수신 시스템은, 텔레비전 방송을 녹화하는 리코더 등에 적용할 수 있다.
또한, 도 59에 있어서, 수신 시스템은, 정보원 복호 처리부(1103)를 설치하여 구성하고, 정보원 복호 처리부(1103)에 의해, 정보원 복호 처리가 실시된 후의 신호, 즉, 디코드에 의해 얻어지는 화상이나 음성을, 기록부(1121)에서 기록할 수 있다.
<컴퓨터의 일 실시 형태>
다음으로, 전술한 일련의 처리는, 하드웨어에 의해 행할 수도 있고, 소프트웨어에 의해 행할 수도 있다. 일련의 처리를 소프트웨어에 의해 행하는 경우에는, 그 소프트웨어를 구성하는 프로그램이, 범용의 컴퓨터 등에 인스톨된다.
따라서, 도 60은, 전술한 일련의 처리를 실행하는 프로그램이 인스톨되는 컴퓨터의 일 실시 형태의 구성예를 나타내고 있다.
프로그램은, 컴퓨터에 내장되어 있는 기록 매체로서의 하드디스크(705)나 ROM(703)에 미리 기록해 둘 수 있다.
또한, 프로그램은, 플렉시블 디스크, CD-ROM(Compact Disc Read Only Memory), MO(Magneto Optical) 디스크, DVD(Digital Versatile Disc), 자기 디스크, 반도체 메모리 등의 리무버블 기록 매체(711)에, 일시적 또는 영속적으로 저장(기록)해 둘 수 있다. 이러한 리무버블 기록 매체(711)는, 소위 패키지 소프트 웨어로서 제공할 수 있다.
또한, 프로그램은, 전술한 바와 같은 리무버블 기록 매체(711)로부터 컴퓨터에 인스톨하는 것 외에, 다운로드 사이트로부터, 디지털 위성 방송용 인공 위성을 통하여, 컴퓨터에 무선으로 전송하거나, LAN(Local Area Network), 인터넷 등의 네트워크를 통하여, 컴퓨터로 유선으로 전송하고, 컴퓨터에서는, 그와 같이 하여 전송되어 오는 프로그램을, 통신부(708)에 의해 수신하고, 내장한 하드디스크(705)에 인스톨할 수 있다.
컴퓨터는, CPU(702: Central Processing Unit)를 내장하고 있다. CPU(702)에는, 버스(701)를 통하여, 입출력 인터페이스(710)가 접속되어 있으며, CPU(702)는, 입출력 인터페이스(710)를 통하여, 유저에 의해 키보드나, 마우스, 마이크 등으로 구성되는 입력부(707)가 조작 등이 됨으로써 명령이 입력되면, 그에 따라서, ROM(703: Read Only Memory)에 저장되어 있는 프로그램을 실행한다. 또한, CPU(702)는, 하드디스크(705)에 저장되어 있는 프로그램, 위성 혹은 네트워크로부터 전송되고, 통신부(708)에 의해 수신되어 하드디스크(705)에 인스톨된 프로그램, 또는 드라이브(709)에 장착된 리무버블 기록 매체(711)로부터 판독되어 하드디스크(705)에 인스톨된 프로그램을, RAM(704: Random Access Memory)에 로드하여 실행한다. 이에 의해, CPU(702)는, 전술한 흐름도에 따른 처리, 혹은 전술한 블록도의 구성에 의해 행해지는 처리를 행한다. 그리고, CPU(702)는, 그 처리 결과를, 필요에 따라서, 예를 들어, 입출력 인터페이스(710)를 통하여, LCD(Liquid Crystal Display)나 스피커 등으로 구성되는 출력부(706)로부터 출력, 혹은, 통신부(708)로부터 송신, 나아가서는 하드디스크(705)에 기록 등을 시킨다.
여기서, 본 명세서에 있어서, 컴퓨터에 각종 처리를 행하게 하기 위한 프로그램을 기술하는 처리 스텝은, 반드시 흐름도로서 기재된 순서를 따라서 시계열로 처리할 필요는 없으며, 병렬적 혹은 개별로 실행되는 처리(예를 들어, 병렬 처리 혹은 오브젝트에 의한 처리)도 포함하는 것이다.
또한, 프로그램은, 1개의 컴퓨터에 의해 처리되는 것이어도 되고, 복수의 컴퓨터에 의해 분산 처리되는 것이어도 된다. 또한, 프로그램은, 원격 컴퓨터로 전송되어 실행되는 것이어도 된다.
또한, 본 명세서에 있어서, 시스템이란, 복수의 구성 요소(장치, 모듈(부품) 등)의 집합을 의미하고, 모든 구성 요소가 동일 하우징 중에 있는지 여부는 묻지 않는다. 따라서, 별개의 하우징에 수납되고, 네트워크를 통하여 접속되어 있는 복수의 장치, 및 1개의 하우징 중에 복수의 모듈이 수납되어 있는 하나의 장치는, 모두 시스템이다.
또한, 본 기술의 실시 형태는, 전술한 실시 형태에 한정되는 것이 아니라, 본 기술의 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.
예를 들어, 본 기술은, 하나의 기능을 네트워크를 통하여 복수의 장치로 분담, 공동하여 처리하는 클라우드 컴퓨팅의 구성을 취할 수 있다.
또한, 전술한 흐름도에서 설명한 각 스텝은, 1개의 장치에 의해 실행하는 것 외에, 복수의 장치로 분담하여 실행할 수 있다.
또한, 하나의 스텝에 복수의 처리가 포함되는 경우에는, 그 하나의 스텝에 포함되는 복수의 처리는, 하나의 장치에 의해 실행하는 것 외에, 복수의 장치에 의해 분담하여 실행할 수 있다.
또한, 예를 들어, 전술한 신 LDPC 부호(의 검사 행렬 초기값 테이블)는, 통신로(13)(도 7)는, 위성 회선이나, 지상파, 케이블(유선 회선), 그 밖의 어느 것이어도 사용하는 것이 가능하다. 또한, 신 LDPC 부호는, 디지털 방송 이외의 데이터 전송에도 사용할 수 있다.
11: 송신 장치
12: 수신 장치
23: 패리티 인터리버
24: 칼럼 트위스트 인터리버
25: 디멀티플렉서
31: 메모리
32: 교체부
54: 멀티플렉서
55: 칼럼 트위스트 인터리버
111: 모드 어댑테이션/멀티플렉서
112: 패더
113: BB 스크램블러
114: BCH 인코더
115: LDPC 인코더
116: 비트 인터리버
117: 매퍼
118: 시간 인터리버
119: SISO/MISO 인코더
120: 주파수 인터리버
121: BCH 인코더
122: LDPC 인코더
123: 매퍼
124: 주파수 인터리버
131: 프레임 빌더/리소스 얼로케이션부
132: OFDM 생성부
151: OFDM 처리부
152: 프레임 관리부
153: 주파수 디인터리버
154: 디매퍼
155: LDPC 디코더
156: BCH 디코더
161: 주파수 디인터리버
162: SISO/MISO 디코더
163: 시간 디인터리버
164: 디매퍼
165: 비트 디인터리버
166: LDPC 디코더
167: BCH 디코더
168: BB 디스크램블러
169: 널 삭제부
170: 디멀티플렉서
210: Tx부
211: FEC부
212: 매핑부
213: 업샘플링부
214: 나이키스트 필터부
220: Rx부
221: AGC부
222: 승산기
223: 롤 오프 필터부
224: 다운 샘플링부
225: CSI부
226: 디매핑부
227: FEC부
230: 채널부
231: IBO부
232: 승산기
233: TWTA부
234: AWGN부
235: 가산기
300: 가지 데이터 저장용 메모리
301: 셀렉터
302: 체크 노드 계산부
303: 사이클릭 시프트 회로
304: 가지 데이터 저장용 메모리
305: 셀렉터
306: 수신 데이터용 메모리
307: 배리어블 노드 계산부
308: 사이클릭 시프트 회로
309: 복호어 계산부
310: 수신 데이터 재배열부
311: 복호 데이터 재배열부
601: 부호화 처리부
602: 기억부
611: 부호화율 설정부
612: 초기값 테이블 판독부
613: 검사 행렬 생성부
614: 정보 비트 판독부
615: 부호화 패리티 연산부
616: 제어부
701: 버스
702: CPU
703: ROM
704: RAM
705: 하드디스크
706: 출력부
707: 입력부
708: 통신부
709: 드라이브
710: 입출력 인터페이스
711: 리무버블 기록 매체
1001: 역교체부
1002: 메모리
1011: 패리티 디인터리버
1101: 취득부
1101: 전송로 복호 처리부
1103: 정보원 복호 처리부
1111: 출력부
1121: 기록부

Claims (13)

  1. 데이터 처리 방법으로서,
    LDPC(Low Density Parity Check) 부호의 패리티 검사 행렬(parity check matrix)에 기초하여, 부호어(codeword) 길이가 16200 비트이고 부호화율(code rate)이 12/15인 LDPC 부호어를 복호하는(decoding) 단계 - 상기 LDPC 부호어의 부호 비트들은 정보 비트들과 패리티 비트들을 포함하고,
    상기 패리티 검사 행렬은, 상기 정보 비트들에 대응하는 정보 행렬부와 상기 패리티 비트들에 대응하는 패리티 행렬부를 포함하고,
    상기 정보 행렬부는, 패리티 검사 행렬 초기값 테이블에 의해 나타내어지고,
    상기 패리티 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소의 위치를 360열마다 나타내는 테이블이며,
    Figure 112017059676746-pat00025

    Figure 112017059676746-pat00026

    인, 데이터 처리 방법.
  2. 제1항에 있어서,
    상기 패리티 검사 행렬 초기값 테이블의 행(row)을 i로 나타냄과 함께, 상기 LDPC 부호어의 패리티 비트의 길이를 M으로 나타낼 때,
    상기 패리티 검사 행렬의 2+360×(i-1) 번째 열(column)은, 상기 패리티 검사 행렬 초기값 테이블에 의해 1의 요소들의 위치들이 표현되는 상기 패리티 검사 행렬의 1+360×(i-1) 번째 열을, q=M/360만큼 하측 방향으로 사이클릭 시프팅(cyclically shifting)함으로써 얻어지는 열인, 데이터 처리 방법.
  3. 제2항에 있어서,
    상기 패리티 검사 행렬의 1+360×(i-1) 번째 열에 대해서는,
    상기 패리티 검사 행렬 초기값 테이블의 i 번째 행이, 상기 패리티 검사 행렬의 1+360×(i-1) 번째 열의 1의 요소들의 행 번호들을 나타내고,
    상기 패리티 검사 행렬의 1+360×(i-1) 번째 열 이외의 열들인 2+360×(i-1) 번째 열부터 360×i 번째 열까지의 각 열에 대해서는,
    상기 패리티 검사 행렬 초기값 테이블의 i 번째 행의 j 번째 열의 수치를 hi,j로 나타냄과 함께, 상기 패리티 검사 행렬의 w 번째 열의, 1의 j 번째 요소의 행 번호를 Hw -j로 나타낼 때,
    상기 패리티 검사 행렬의 1+360×(i-1) 번째 열 이외의 열들인 w 번째 열의, 1의 요소의 행 번호 Hw -j는, 식 Hw -j=mod{hi,j+mod((w-1), 360)×M/360, M)으로 표현되는, 데이터 처리 방법.
  4. 제1항에 있어서,
    상기 LDPC 부호어를 복호하는 단계 이전에, 상기 LDPC 부호어의 부호 비트들에 대해 칼럼 트위스트 디인터리브(column twist deinterleave)를 수행하는 단계를 더 포함하는, 데이터 처리 방법.
  5. 제1항에 있어서,
    상기 LDPC 부호어를 복호하는 단계 이전에, 상기 LDPC 부호어의 부호 비트들에 대해 역교체 처리(reverse replacement process)를 수행하는 단계를 더 포함하는, 데이터 처리 방법.
  6. 제5항에 있어서,
    상기 역교체 처리는, 상기 LDPC 부호어의 부호 비트들을 행 방향으로 메모리에 기입하는 단계 및 상기 기입된 부호 비트들을 열 방향으로 판독하는 단계를 포함하는, 데이터 처리 방법.
  7. 제1항에 있어서,
    상기 패리티 검사 행렬은, 사이클 4가 존재하지 않는 패리티 검사 행렬인, 데이터 처리 방법.
  8. 제1항에 있어서,
    상기 패리티 검사 행렬은, 멀티 에지 타입(multi-edge type)의 덴시티 에볼루션(density evolution)에 의해 검출되는, 성능 임계값이 소정값 이하로 되는 LDPC 부호의 앙상블(ensemble)에 속하는 패리티 검사 행렬이고, 여기에서 상기 성능 임계값은 BER이 떨어지기 시작하는 Eb/N0인, 데이터 처리 방법.
  9. LDPC(Low Density Parity Check) 부호어의 데이터를 저장하는 컴퓨터 판독 가능한 기록 매체로서,
    상기 LDPC 부호어는, 패리티 검사 행렬에 기초하여 생성되고, 부호어 길이가 16200 비트이고 부호화율이 12/15이며,
    상기 LDPC 부호어의 부호 비트들은, 정보 비트들과 패리티 비트들을 포함하고,
    상기 패리티 검사 행렬은, 상기 정보 비트들에 대응하는 정보 행렬부와 상기 패리티 비트들에 대응하는 패리티 행렬부를 포함하고,
    상기 정보 행렬부는, 패리티 검사 행렬 초기값 테이블에 의해 나타내어지고,
    상기 패리티 검사 행렬 초기값 테이블은, 상기 정보 행렬부의 1의 요소들의 위치들을 360열마다 나타내는 테이블이며,
    Figure 112018055298518-pat00027

    Figure 112018055298518-pat00028

    인, 컴퓨터 판독 가능한 기록 매체.
  10. 제9항에 있어서,
    상기 패리티 검사 행렬 초기값 테이블의 행을 i로 나타냄과 함께, 상기 LDPC 부호어의 패리티 비트의 길이를 M으로 나타낼 때,
    상기 패리티 검사 행렬의 2+360×(i-1) 번째 열은, 상기 패리티 검사 행렬 초기값 테이블에 의해 1의 요소들의 위치들이 표현되는 상기 패리티 검사 행렬의 1+360×(i-1) 번째 열을, q=M/360만큼 하측 방향으로 사이클릭 시프트팅함으로써 얻어지는 열인, 컴퓨터 판독 가능한 기록 매체.
  11. 제10항에 있어서,
    상기 패리티 검사 행렬의 1+360×(i-1) 번째 열에 대해서는,
    상기 패리티 검사 행렬 초기값 테이블의 i 번째 행이, 상기 패리티 검사 행렬의 1+360×(i-1) 번째 열의 1의 요소들의 행 번호들을 나타내고,
    상기 패리티 검사 행렬의 1+360×(i-1) 번째 열 이외의 열들인 2+360×(i-1) 번째 열부터 360×i 번째 열까지의 각 열에 대해서는,
    상기 패리티 검사 행렬 초기값 테이블의 i 번째 행의 j 번째 열의 수치를 hi,j로 나타냄과 함께, 상기 패리티 검사 행렬의 w 번째 열의, 1의 j 번째 요소의 행 번호를 Hw -j로 나타낼 때,
    상기 패리티 검사 행렬의 1+360×(i-1) 번째 열 이외의 열들인 w 번째 열의, 1의 요소의 행 번호 Hw -j는, 식 Hw -j=mod{hi,j+mod((w-1), 360)×M/360, M)으로 표현되는, 컴퓨터 판독 가능한 기록 매체.
  12. 제9항에 있어서,
    상기 패리티 검사 행렬은, 사이클 4가 존재하지 않는 패리티 검사 행렬인, 컴퓨터 판독 가능한 기록 매체.
  13. 제9항에 있어서,
    상기 패리티 검사 행렬은, 멀티 에지 타입의 덴시티 에볼루션에 의해 검출되는, 성능 임계값이 소정값 이하로 되는 LDPC 부호의 앙상블에 속하는 패리티 검사 행렬이고, 여기에서 상기 성능 임계값은 BER이 떨어지기 시작하는 Eb/N0인, 컴퓨터 판독 가능한 기록 매체.
KR1020177017142A 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법 KR101929145B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2013-124187 2013-06-12
JP2013124187 2013-06-12
PCT/JP2014/064672 WO2014199865A1 (ja) 2013-06-12 2014-06-03 データ処理装置、及びデータ処理方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020157002737A Division KR101752070B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020187035106A Division KR102023558B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법

Publications (2)

Publication Number Publication Date
KR20170076800A KR20170076800A (ko) 2017-07-04
KR101929145B1 true KR101929145B1 (ko) 2018-12-13

Family

ID=52022163

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020177017142A KR101929145B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법
KR1020197026956A KR102113964B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법
KR1020157002737A KR101752070B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법
KR1020187035106A KR102023558B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법

Family Applications After (3)

Application Number Title Priority Date Filing Date
KR1020197026956A KR102113964B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법
KR1020157002737A KR101752070B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법
KR1020187035106A KR102023558B1 (ko) 2013-06-12 2014-06-03 데이터 처리 장치, 및 데이터 처리 방법

Country Status (12)

Country Link
US (3) US20150318868A1 (ko)
EP (1) EP2879298B1 (ko)
JP (2) JP6267655B2 (ko)
KR (4) KR101929145B1 (ko)
CN (1) CN104521147B (ko)
AU (1) AU2014279263B2 (ko)
BR (1) BR112015002543B1 (ko)
CA (1) CA2878252C (ko)
MX (1) MX338477B (ko)
RU (1) RU2656830C2 (ko)
WO (1) WO2014199865A1 (ko)
ZA (1) ZA201500535B (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101929145B1 (ko) 2013-06-12 2018-12-13 소니 주식회사 데이터 처리 장치, 및 데이터 처리 방법
KR101853671B1 (ko) 2013-11-11 2018-06-20 엘지전자 주식회사 방송 신호 전송 장치, 방송 신호 수신 장치, 방송 신호 전송 방법 및 방송 신호 수신 방법
US9557418B2 (en) * 2014-04-15 2017-01-31 Honeywell International Inc. Ground-based system and method to extend the detection of excessive delay gradients using parity corrections
CA2918520C (en) 2014-05-21 2023-10-10 Sony Corporation Data processing device and data processing method
KR101785692B1 (ko) * 2014-05-21 2017-10-16 삼성전자주식회사 송신 장치 및 그의 인터리빙 방법
US9780808B2 (en) * 2014-05-21 2017-10-03 Samsung Electronics Co., Ltd. Transmitter apparatus and bit interleaving method thereof
EP3244583B1 (en) * 2015-01-08 2020-07-29 Huawei Technologies Co., Ltd. Data processing method and data processing apparatus
US10326474B2 (en) * 2015-03-02 2019-06-18 Samsung Electronics Co., Ltd. Transmitter and parity permutation method thereof
KR101800415B1 (ko) 2015-03-02 2017-11-23 삼성전자주식회사 송신 장치 및 그의 패리티 퍼뮤테이션 방법
US9748975B2 (en) * 2015-05-19 2017-08-29 Samsung Electronics Co., Ltd. Transmitting apparatus and interleaving method thereof
US10340953B2 (en) * 2015-05-19 2019-07-02 Samsung Electronics Co., Ltd. Method and apparatus for encoding and decoding low density parity check codes
CN107959500B (zh) * 2016-10-17 2021-10-22 上海数字电视国家工程研究中心有限公司 Ldpc编码器的构造方法
KR102485976B1 (ko) 2016-11-23 2023-01-10 코닌클리케 필립스 엔.브이. 통신 네트워크에서의 재송신 프로세스를 개선하는 방법, 데이터 신호, 통신 네트워크, 송신기 및 수신기
WO2018187902A1 (en) * 2017-04-10 2018-10-18 Qualcomm Incorporated An efficient interleaver design for polar codes
CN110754042B (zh) 2017-06-15 2024-06-04 华为技术有限公司 信息处理的方法和通信装置
CN109150191A (zh) * 2017-06-15 2019-01-04 华为技术有限公司 信息处理的方法、装置和通信设备
CN118473422A (zh) 2017-06-27 2024-08-09 华为技术有限公司 信息处理的方法、装置和通信设备
JP7053232B2 (ja) * 2017-11-29 2022-04-12 日本放送協会 ビットインターリーバ、ビットデインターリーバ、送信装置、受信装置、及びこれらのプログラム
CN110034846B (zh) * 2018-01-12 2021-12-10 华为技术有限公司 一种编码方法及装置
US11290130B2 (en) * 2018-11-07 2022-03-29 Telefonaktiebolaget Lm Ericsson (Publ) Optimized implementation of (de-)interleaving and rate (de-)matching for 3GPP new radio
RU2708349C1 (ru) * 2019-06-03 2019-12-05 Акционерное общество "Концерн "Созвездие" Способ передачи данных на основе кодов с низкой плотностью проверок на четность

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100275100A1 (en) 2007-11-26 2010-10-28 Sony Corporation Data processing apparatus and data processing method as well as encoding apparatus and encoding method

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
AU2005239263B2 (en) * 2004-04-28 2008-12-04 Samsung Electronics Co., Ltd. Apparatus and method for coding/decoding block low density parity check code with variable block length
KR20060016059A (ko) * 2004-08-16 2006-02-21 삼성전자주식회사 가변 블록 길이를 가지는 블록 저밀도 패리티 검사 부호부호화/복호 장치 및 방법
JP5231453B2 (ja) * 2007-01-24 2013-07-10 クゥアルコム・インコーポレイテッド 可変サイズのパケットのｌｄｐｃ符号化及び復号化
TWI410055B (zh) * 2007-11-26 2013-09-21 Sony Corp Data processing device, data processing method and program product for performing data processing method on computer
KR101027873B1 (ko) * 2008-12-16 2011-04-07 윤일식 엘리베이터 도어의 유리판 고정장치
JP2011176645A (ja) 2010-02-24 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP2011176783A (ja) 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP5500379B2 (ja) 2010-09-03 2014-05-21 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5505725B2 (ja) 2010-09-16 2014-05-28 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5601182B2 (ja) 2010-12-07 2014-10-08 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630278B2 (ja) * 2010-12-28 2014-11-26 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5630282B2 (ja) 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5630283B2 (ja) 2011-01-19 2014-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5672489B2 (ja) 2011-02-08 2015-02-18 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5637393B2 (ja) * 2011-04-28 2014-12-10 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5648852B2 (ja) 2011-05-27 2015-01-07 ソニー株式会社 データ処理装置、及び、データ処理方法
JP5664919B2 (ja) 2011-06-15 2015-02-04 ソニー株式会社 データ処理装置、及び、データ処理方法
EP2560311A1 (en) * 2011-08-17 2013-02-20 Panasonic Corporation Cyclic-block permutations for spatial multiplexing with quasi-cyclic LDPC codes
PL2958240T3 (pl) 2013-02-08 2019-01-31 Saturn Licensing Llc Kodowanie i dekodowanie o współczynniku 18/30 (3/5) kodem ldpc o długości 64800
KR102091888B1 (ko) 2013-02-08 2020-04-14 소니 주식회사 데이터 처리 장치, 및 데이터 처리 방법
KR102133853B1 (ko) * 2013-04-21 2020-07-14 엘지전자 주식회사 방송 신호 송신 장치, 방송 신호 수신 장치, 방송 신호 송신 방법 및 방송 신호 수신 방법
KR101929145B1 (ko) * 2013-06-12 2018-12-13 소니 주식회사 데이터 처리 장치, 및 데이터 처리 방법
WO2015041482A1 (en) * 2013-09-18 2015-03-26 Samsung Electronics Co., Ltd. Transmitting apparatus and puncturing method thereof
CN105556857A (zh) * 2013-09-26 2016-05-04 索尼公司 数据处理装置和数据处理方法
US10396822B2 (en) * 2013-09-26 2019-08-27 Samsung Electronics Co., Ltd. Transmitting apparatus and signal processing method thereof
EP3051707A4 (en) * 2013-09-26 2017-06-21 Sony Corporation Data processing device and data processing method
US10355714B2 (en) * 2013-10-04 2019-07-16 Samsung Electronics Co., Ltd. Transmitting apparatus and signal processing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100275100A1 (en) 2007-11-26 2010-10-28 Sony Corporation Data processing apparatus and data processing method as well as encoding apparatus and encoding method

Also Published As

Publication number Publication date
JP6267655B2 (ja) 2018-01-24
EP2879298A4 (en) 2016-04-13
JPWO2014199865A1 (ja) 2017-02-23
AU2014279263A1 (en) 2015-02-05
WO2014199865A1 (ja) 2014-12-18
RU2015103856A3 (ko) 2018-03-27
KR20190108198A (ko) 2019-09-23
CA2878252C (en) 2023-01-10
US20190379398A1 (en) 2019-12-12
US10432225B2 (en) 2019-10-01
KR20170076800A (ko) 2017-07-04
JP2018046579A (ja) 2018-03-22
EP2879298B1 (en) 2018-04-04
JP6517313B2 (ja) 2019-05-22
KR101752070B1 (ko) 2017-06-28
CA2878252A1 (en) 2014-12-18
RU2015103856A (ru) 2016-08-27
ZA201500535B (en) 2016-01-27
BR112015002543B1 (pt) 2021-12-28
MX338477B (es) 2016-04-18
CN104521147B (zh) 2019-12-17
KR20180132978A (ko) 2018-12-12
BR112015002543A2 (pt) 2017-07-04
KR20160018444A (ko) 2016-02-17
KR102113964B1 (ko) 2020-05-21
MX2015001637A (es) 2015-04-30
US20150318868A1 (en) 2015-11-05
CN104521147A (zh) 2015-04-15
RU2656830C2 (ru) 2018-06-06
KR102023558B1 (ko) 2019-09-23
AU2014279263B2 (en) 2017-10-26
EP2879298A1 (en) 2015-06-03
US11082065B2 (en) 2021-08-03
US20180294822A1 (en) 2018-10-11

Similar Documents

Publication Publication Date Title
KR101929145B1 (ko) 데이터 처리 장치, 및 데이터 처리 방법
KR101716607B1 (ko) 데이터 처리 장치 및 데이터 처리 방법
KR20170103780A (ko) 데이터 처리 장치 및 데이터 처리 방법
KR101752344B1 (ko) 데이터 처리 장치 및 데이터 처리 방법
KR20150116378A (ko) 데이터 처리 장치, 및 데이터 처리 방법
KR20150116764A (ko) 데이터 처리 장치, 및 데이터 처리 방법
KR101752331B1 (ko) 데이터 처리 장치 및 데이터 처리 방법
KR20150117651A (ko) 데이터 처리 장치, 및 데이터 처리 방법
KR20150116831A (ko) 데이터 처리 장치, 및 데이터 처리 방법
KR102240220B1 (ko) 데이터 처리 장치 및 데이터 처리 방법
KR101929144B1 (ko) 데이터 처리 장치, 및, 데이터 처리 방법
KR20150116829A (ko) 데이터 처리 장치, 및 데이터 처리 방법
KR20160060026A (ko) 데이터 처리 장치 및 데이터 처리 방법
KR20160002859A (ko) 데이터 처리 장치 및 데이터 처리 방법
KR20160060027A (ko) 데이터 처리 장치 및 데이터 처리 방법
KR20160060029A (ko) 데이터 처리 장치 및 데이터 처리 방법

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent