KR101771725B1

KR101771725B1 - 볼티지 레귤레이터

Info

Publication number: KR101771725B1
Application number: KR1020120049671A
Authority: KR
Inventors: 가오루 사카구치; 다카시 이무라
Original assignee: 에스아이아이 세미컨덕터 가부시키가이샤
Priority date: 2011-05-12
Filing date: 2012-05-10
Publication date: 2017-08-25
Also published as: CN102778914A; JP2012238233A; TW201303544A; JP5806853B2; US20120286751A1; TWI529512B; CN102778914B; KR20120127275A; US9110487B2

Abstract

(과제) 테스트 회로가 불필요한 과전류 보호 회로를 가지는 볼티지 레귤레이터를 제공하는 것이다.
(해결수단) 기준 전압 회로에 있어서 기준 전압을 결정하는 소자와 과전류 보호 회로에 있어서 최대 출력 전류를 결정하는 소자에 동일한 특성을 가지는 소자를 이용하는 구성으로 했다. 그것에 의해 트리밍 전 출력 전압과 과전류 보호의 최대 출력 전류에 상관이 발생하기 때문에, 테스트 회로의 평가를 행하는 일 없이 트리밍 전의 최대 출력 전류를 추정할 수 있다.

Description

볼티지 레귤레이터{VOLTAGE REGULATOR}

본 발명은, 과전류 보호 회로를 구비한 볼티지 레귤레이터에 관한 것이다.

종래의 볼티지 레귤레이터에 대해서 설명한다. 도 9는, 종래의 볼티지 레귤레이터를 나타낸 도이다.

종래의 볼티지 레귤레이터는, 그라운드 단자(100)와, 전원 단자(101)와, 출력 단자(102)와, 기준 전압 회로(103)와, 차동 증폭 회로(104)와, 출력 트랜지스터(105)와, 분압 회로(106)와, 과전류 보호 회로(107)를 구비하고 있다.

종래의 볼티지 레귤레이터의 동작에 대해서 설명한다.

출력 단자(102)의 출력 전압 Vout가 소정 전압보다도 높으면, 즉, 분압 회로(106)의 분압 전압 Vfb가 기준 전압 Vref보다도 높으면, 차동 증폭 회로(104)의 출력 신호가 높아진다. 출력 트랜지스터(105)의 게이트 전압이 높아지므로, 출력 트랜지스터(105)는 오프되어 가고, 출력 전압 Vout는 낮아진다. 또, 출력 전압 Vout가 소정 전압보다도 낮으면, 상기와 같이, 출력 전압 Vout는 높아진다. 즉, 볼티지 레귤레이터의 출력 전압 Vout는, 소정 전압으로 일정하게 유지된다.

여기서, 볼티지 레귤레이터의 출력 전압 Vout가 부하의 증대에 의해 저하되었다고 하면, 출력 전류 Iout가 많아져, 최대 출력 전류 Im이 된다. 그러면, 이 최대 출력 전류 Im에 따라, 출력 트랜지스터(105)와 커런트 미러 접속하는 센스 트랜지스터(121)에 흐르는 전류가 많아진다. 그 때, 저항(154)에 발생하는 전압이 높아져, NMOS 트랜지스터(123)가 온되어 가고, 저항(153)에 발생하는 전압이 높아진다. 그리고, PMOS 트랜지스터(124)가 온되어 가고, 출력 트랜지스터(105)의 게이트·소스간 전압이 낮아져, 출력 트랜지스터(105)가 오프되어 간다. 따라서, 출력 전류 Iout는 최대 출력 전류 Im보다 많아지지 않고 최대 출력 전류 Im에 고정되어, 출력 전압 Vout가 낮아진다. 여기서, 저항(154)에 발생하는 전압에 의해, 출력 트랜지스터(105)의 게이트·소스간 전압이 낮아져, 출력 트랜지스터(105)가 오프되어 가고, 출력 전류 Iout가 최대 출력 전류 Im에 고정되므로, 최대 출력 전류 Im은 저항(154)의 저항값 및 트랜지스터(123)의 역치에 의해 결정된다(특허 문헌 1 참조).

최대 출력 전류 Im을 정밀도 있게 하기 위해서는, 저항(154)의 저항값 및 트랜지스터(123)의 역치를 정밀도 있게 조정할 필요가 있다. 조정하기 위해서는 저항(154)이나 트랜지스터(123)의 특성을 평가한 후, 트리밍을 행한다. 평가는 저항(154) 및 트랜지스터(123)와 동일한 특성을 가지는 대체 소자에 대해 행한다.

도 10은, 종래의 테스트 회로를 구비한 볼티지 레귤레이터를 나타낸 도이다. 종래의 테스트 회로를 구비한 볼티지 레귤레이터는, 또한, 전압 디텍터(111)와, 제1 스위치(191)와, 제2 스위치(192)와, 평가 대상의 대체 소자(112)를 구비한다.

분압 회로(106)의 출력이 전압 디텍터(111)에 입력되면, 전압 디텍터(111)의 출력에 의해 제1 스위치(191)가 제어되고, 단락 상태가 되면 평가 대상의 대체 소자(112)에 출력 단자(102)로부터 전류가 흐른다. 전압 디텍터(111)의 출력에 의해 제어되는 제2 스위치(192)가 단락 상태가 되면, PMOS 트랜지스터(129)가 오프되어 가고, 내부 회로 소자(113)에 출력 단자(102)로부터 전류가 흐르지 않는다. 따라서, 도 10의 구성을 이용하면 평가 대상의 대체 소자(112)의 전기적 특성을 정밀도 있게 평가할 수 있다(특허 문헌 2 참조).

일본국 공개특허 2005-293067호 공보 일본국 공개특허 2008-140113호 공보

그러나, 종래의 기술에서는, 볼티지 레귤레이터의 최대 출력 전류 Im을 정확하게 설정하는 과전류 보호 트리밍을 행하기 위해서, Im을 결정하는 소자를 평가하기 위한 특유의 테스트 회로가 필요했다. 테스트 회로는 볼티지 레귤레이터가 제품으로서 기능할 때는 필요 없는 것이며, 테스트 회로가 있음으로써 볼티지 레귤레이터 IC의 칩 면적은 커지고, 칩 면적이 크면 웨이퍼 1장당의 칩수가 적기 때문에, 비용면에서 불리하다. 또, 평가 대상의 대체 소자의 전기적 특성을 평가하는 테스트 공정의 존재는 IC의 제조 원가를 높이기 때문에, 비용면에서 불리하다.

본 발명에서는, 상기 과제를 감안하여, 최대 출력 전류를 정밀도 있게 정하기 위한 테스트 회로 및 테스트 공정을 생략한 볼티지 레귤레이터를 제공한다.

종래의 과제를 해결하기 위해서, 본 발명의 볼티지 레귤레이터에서는 기준 전압 회로에서의 기준 전압 Vref를 결정하는 소자와 과전류 보호 회로에 있어서 최대 출력 전류 Im을 결정하는 소자에 동일한 특성을 가지는 소자를 이용하는 구성으로 했다.

본 발명의 볼티지 레귤레이터에서는, 테스트 회로로 과전류 보호 회로의 평가 대상의 대체 소자를 평가하는 일 없이, 최대 출력 전류 Im을 추정할 수 있다. 트리밍 전의 출력 전압 Vout는, 기준 전압 회로에서의 기준 전압 Vref를 결정하는 소자의 특성치에 의해 결정된다. 한편, 최대 출력 전류 Im을 결정하는 과전류 보호 회로 중의 소자가 기준 전압 Vref를 결정하는 소자와 동일한 특성이기 때문에, 출력 전압 Vout와 최대 출력 전류 Im의 제조 상의 편차에 상관이 발생하여, 최대 출력 전류 Im을 결정하는 소자의 테스트 회로 및 테스트 공정 없이 Im을 파악할 수 있다. 따라서, 본 발명의 볼티지 레귤레이터는, 테스트 회로를 이용하지 않기 때문에 칩 면적을 축소할 수 있으며, 테스트 공정을 생략할 수 있으므로, 제조 비용을 저감한다는 효과가 있다.

도 1은 본 실시 형태의 볼티지 레귤레이터를 나타낸 회로도이다.
도 2는 본 실시 형태의 볼티지 레귤레이터의 일례를 나타낸 회로도이다.
도 3은 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다.
도 4는 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다.
도 5는 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다.
도 6은 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다.
도 7은 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다.
도 8은 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다.
도 9는 종래의 볼티지 레귤레이터를 나타낸 회로도이다.
도 10은 종래의 테스트 회로를 구비한 볼티지 레귤레이터를 나타낸 회로도이다.

도 1은, 본 실시 형태의 볼티지 레귤레이터를 나타낸 회로도이다.

본 실시 형태의 볼티지 레귤레이터는, 기준 전압 회로(103)와, 차동 증폭 회로(104)와, 출력 트랜지스터(105)와, 저항(151)과 저항(152)을 구비한 분압 회로(106)와, 과전류 보호 회로(107)를 구비하고 있다.

차동 증폭 회로(104)는, 반전 입력 단자에 기준 전압 회로(103)의 출력 단자를 접속하고, 비반전 입력 단자에 분압 회로(106)의 출력 단자를 접속하며, 출력 단자는 과전류 보호 회로(107) 및 출력 트랜지스터(105)의 게이트에 접속한다. 출력 트랜지스터(105)는, 소스에 전원 단자(101)를 접속하고, 드레인에 출력 단자(102)를 접속한다. 분압 회로(106)는, 출력 단자(102)와 그라운드 단자(100) 사이에 접속되고, 저항(151)과 저항(152)의 접속점을 차동 증폭 회로(104)의 비반전 입력 단자에 접속한다.

여기서, 본 실시 형태의 볼티지 레귤레이터는, 기준 전압 회로(103)의 기준 전압 Vref를 결정하는 소자와, 과전류 보호 회로(107)의 최대 출력 전류 Im을 결정하는 소자를 동일한 특성을 가지는 소자로 구성한다. 이와 같이 하면, 기준 전압 Vref와 최대 출력 전류 Im에 양의 상관이 발생한다. 또는, 기준 전압 회로(103)의 기준 전압 Vref를 결정하는 소자와, 과전류 보호 회로(107)의 출력 전압 Vout가 OV가 되었을 때의 출력 전류, 즉 단락 전류 Is를 결정하는 소자를 동일한 특성을 가지는 소자로 구성한다. 이와 같이 하면, 기준 전압 Vref와 단락 전류 Is에 양의 상관이 발생한다. 특히, 반도체 집적 회로에서는 동일한 특성을 가지는 소자는, 상대 정밀도가 높기 때문에, 비교적 강한 상관을 갖는다.

출력 전압 Vout는, 기준 전압 Vref와 분압 회로(106)의 저항(151)과 저항(152)의 분압비에 의해 결정된다. 즉, 저항(151과 152)의 분압비를 이미 알고 있으면, 출력 전압 Vout로부터 기준 전압 Vref를 추정할 수 있다. 반도체 집적 회로에 있어서 저항비의 정밀도는 높기 때문에, 실제의 저항의 분압비는 거의 설계치대로인 것으로 생각된다. 따라서, 출력 전압 Vout로부터 기준 전압 Vref를 추정 가능하다. 즉, 출력 전압 Vout로부터 최대 출력 전류 Im도 추정 가능해진다.

종래의 구성에서는, 최대 출력 전류 Im 또는 단락 전류 Is를 정확하게 정하기 위해서, 최대 출력 전류 Im 또는 단락 전류 Is를 평가하는 테스트 회로가 필요했지만, 본 실시 형태의 구성을 이용함으로써 테스트 회로는 불필요해져 칩 면적을 축소할 수 있다. 또한, 본 실시 형태의 구성을 이용하면 테스트 회로의 측정의 공정을 생략할 수 있다.

이상 기재한 바와 같이, 본 실시 형태의 볼티지 레귤레이터는, 칩 면적의 축소, 및, 테스트 공정의 단축이 가능하기 때문에, 제조 비용을 저감하는 효과를 얻을 수 있다.

도 2는, 본 실시 형태의 볼티지 레귤레이터의 일례를 나타낸 회로도이다. 과전류 보호 회로(107)와 기준 전압 회로(103)의 일 구체예를 나타낸다.

도 2의 기준 전압 회로(103a)는, NMOS 공핍형 트랜지스터(132)와 NMOS 트랜지스터(133)를 구비하고, ED형 기준 전압 회로를 구성하고 있다.

또, 도 2의 과전류 보호 회로(107a)는, 출력 트랜지스터(105)와 커런트 미러 접속하는 센스 트랜지스터(121)와, NMOS 공핍형 트랜지스터(122)와, NMOS 트랜지스터(123)와, 저항(153)과, PMOS 트랜지스터(124)를 구비하고 있다. 종래의 볼티지 레귤레이터와 상이한 점은, 저항(154) 대신에 비포화 동작하는 NMOS 공핍형 트랜지스터(122)를 이용하고 있는 점이다.

NMOS 공핍형 트랜지스터(132)는, 드레인을 전원 단자(101)와 접속하고, 게이트 및 소스를 차동 증폭 회로(104)의 반전 입력 단자와 접속한다. NMOS 트랜지스터(133)는, 게이트 및 드레인을 NMOS 공핍형 트랜지스터(132)의 소스와 접속하고, 소스를 그라운드 단자(100)에 접속한다.

센스 트랜지스터(121)는, 게이트를 출력 트랜지스터(105)의 게이트에 접속하고, 드레인을 NMOS 공핍형 트랜지스터(122)의 드레인에 접속하며, 소스는 전원 단자(101)에 접속한다. NMOS 공핍형 트랜지스터(122)는, 게이트를 드레인과 NMOS 트랜지스터(123)의 게이트에 접속하고, 소스를 그라운드 단자(100)에 접속한다. NMOS 트랜지스터(123)는, 소스는 그라운드 단자에 접속하고, 드레인은 저항(153)의 한쪽의 단자에 접속한다. 저항(153)은, 다른쪽의 단자를 전원 단자(101)에 접속한다. PMOS 트랜지스터(124)는, 게이트를 저항(153)의 한쪽의 단자에 접속하고, 소스는 전원 단자에 접속하며, 드레인은 출력 트랜지스터(105)의 게이트에 접속한다.

이상과 같은 구성의 볼티지 레귤레이터에 있어서, 과전류 보호 특성은 NMOS 공핍형 트랜지스터(122)와 NMOS 트랜지스터(123)의 특성에 의해 결정되고, 기준 전압 Vref는 NMOS 공핍형 트랜지스터(132)와 NMOS 트랜지스터(133)의 특성에 의해 결정된다. 따라서, 이들 트랜지스터를, 동일한 특성을 가지는 소자를 이용함으로써, 기준 전압 Vref와 최대 출력 전류 Im 사이에는 강한 상관이 발생하기 때문에, 출력 전압 Vout로부터 최대 출력 전류 Im이 추정 가능해진다. 여기에서는, NMOS 공핍형 트랜지스터(122)와 NMOS 공핍형 트랜지스터(132)에 동일한 역치를 가지고, NMOS 트랜지스터(123)와 NMOS 트랜지스터(133)에 동일한 역치를 가진다.

본 실시 형태의 볼티지 레귤레이터는, 이상 기재한 바와 같은 구성을 이용함으로써, 테스트 회로는 불필요해져 칩 면적을 축소할 수 있으며, 또한 테스트 회로의 측정의 공정을 생략할 수 있으므로, 제조 비용을 저감하는 효과를 얻을 수 있다.

또한, 도 3의 과전류 보호 회로(107b)에 나타낸 바와 같이, 과전류 보호 회로(107a)의 NMOS 공핍형 트랜지스터(122)를, NMOS 공핍형 트랜지스터(126, 127, 128)를 이용하여 직렬로 접속하고, 퓨즈(186, 187, 188)로 트리밍하도록 구성해도 된다. 과전류 보호 회로(107)를 이와 같이 구성하여, NMOS 공핍형 트랜지스터를 트리밍함으로써, 과전류 보호 회로의 특성을 최적으로 보정할 수 있다.

여기서, NMOS 공핍형 트랜지스터(132, 126, 127, 128)는, 모두 동일한 역치를 가진다.

단, NMOS 공핍형 트랜지스터와 퓨즈의 구성은, 이 회로나 수에 한정되는 것은 아니다.

또, 도 4는, 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다. 과전류 보호 회로(107)의 다른 구체예를 나타낸다.

도 4의 과전류 보호 회로(107c)와 도 2의 과전류 보호 회로(107a)의 차이는, NMOS 트랜지스터(123) 대신에 소스를 출력 단자(102)와 접속한 점만이 상이한 NMOS 트랜지스터(125)를 이용하는 것이다. 도 2의 과전류 보호 회로(107a)가 수하(垂下)형인데 반해, 도 4의 과전류 보호 회로(107c)는 フ자형이다.

도 4의 과전류 보호 회로(107c)에 있어서도, 출력 전압 Vout가 OV가 되었을 때의 출력 전류, 즉 단락 전류 Is는 NMOS 트랜지스터(125)와 NMOS 공핍형 트랜지스터(122)의 특성에 의해 결정된다. 따라서, 단락 전류 Is는 기준 전압 Vref와 상관을 가지므로, 동일한 효과를 얻을 수 있다.

또, 도 5 내지 도 8에, 본 실시 형태의 볼티지 레귤레이터의 다른 예를 나타낸 회로도이다. 기준 전압 회로(103)의 다른 구체예를 나타낸다.

도 5의 기준 전압 회로(103b)에 있어서는, NMOS 공핍형 트랜지스터(122)와 NMOS 공핍형 트랜지스터(132)는 동일한 역치를 가지고, NMOS 트랜지스터(123)와 NMOS 트랜지스터(133)는 동일한 역치를 가진다.

또, 도 6의 기준 전압 회로(103c)에 있어서는, NMOS 공핍형 트랜지스터(122)와 NMOS 공핍형 트랜지스터(132)는 동일한 역치를 가지고, NMOS 트랜지스터(123)와 NMOS 트랜지스터(133)는 동일한 역치를 가진다.

또, 도 7의 기준 전압 회로(103d)에 있어서는, NMOS 공핍형 트랜지스터(122)와 NMOS 공핍형 트랜지스터(140)는 동일한 역치를 가지고, NMOS 트랜지스터(123)와 NMOS 트랜지스터(133)는 동일한 역치를 가진다.

또, 도 8의 기준 전압 회로(103e)에 있어서는, NMOS 공핍형 트랜지스터(122)와 NMOS 공핍형 트랜지스터(142)는 동일한 역치를 가지고, NMOS 트랜지스터(123)와 NMOS 트랜지스터(143)는 동일한 역치를 가진다.

이와 같은 NMOS 공핍형 트랜지스터와 NMOS 트랜지스터의 특성에 의해 결정되는 기준 전압 Vref이면, 마찬가지로 본 발명의 효과를 얻을 수 있다.

103 기준 전압 회로 104 차동 증폭 회로
105 출력 트랜지스터 106 분압 회로
107 과전류 보호 회로 110 기준 전압원
111 전압 디텍터 112 평가 대상의 대체 소자
113 내부 회로

Claims

기준 전압을 출력하는 기준 전압 회로와,
상기 기준 전압과 출력 전압에 기초한 전압을 비교하여, 상기 출력 전압이 일정해지도록 출력 트랜지스터의 게이트 전압을 제어하는 차동 증폭 회로와,
상기 출력 트랜지스터에 과전류가 흐른 것을 검출하여, 상기 출력 트랜지스터의 전류를 제한하는 과전류 보호 회로를 구비한 볼티지 레귤레이터로서,
상기 기준 전압 회로에 있어서 상기 기준 전압을 결정하는 소자와, 상기 과전류 보호 회로에 있어서 상기 출력 트랜지스터의 최대 출력 전류 또는 단락 전류를 결정하는 소자가 동일한 특성을 갖고,
상기 동일한 특성은 트랜지스터의 역치인 것을 특징으로 하는 볼티지 레귤레이터.
기준 전압을 출력하는 기준 전압 회로와,
상기 기준 전압과 출력 전압에 기초한 전압을 비교하여, 상기 출력 전압이 일정해지도록 출력 트랜지스터의 게이트 전압을 제어하는 차동 증폭 회로와,
상기 출력 트랜지스터에 과전류가 흐른 것을 검출하여, 상기 출력 트랜지스터의 전류를 제한하는 과전류 보호 회로를 구비한 볼티지 레귤레이터로서,
상기 기준 전압 회로는, 제1 NMOS 공핍형 트랜지스터와, 제1 NMOS 트랜지스터를 구비하고,
상기 과전류 보호 회로는, 상기 출력 트랜지스터의 출력 전류를 센스하는 센스 트랜지스터와, 상기 센스 트랜지스터에 흐르는 전류를 흐르게 하는 게이트와 드레인을 단락한 제2 NMOS 공핍형 트랜지스터와, 커런트 미러 접속하는 제2 NMOS 트랜지스터를 구비하고,
상기 제1 NMOS 공핍형 트랜지스터와 상기 제1 NMOS 트랜지스터는 상기 기준 전압을 결정하는 소자이며,
상기 제2 NMOS 공핍형 트랜지스터와 상기 제2 NMOS 트랜지스터는 상기 과전류 보호 회로의 최대 출력 전류 또는 단락 전류를 결정하는 소자이며,
상기 제1 NMOS 공핍형 트랜지스터와 상기 제2 NMOS 공핍형 트랜지스터가 동일한 역치를 가지며, 상기 제1 NMOS 트랜지스터와 상기 제2 NMOS 트랜지스터가 동일한 역치를 갖는 것을 특징으로 하는 볼티지 레귤레이터.