KR101648066B1 - 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서 - Google Patents

Abstract

아날로그-디지털 컨버터는 비교 신호 발생부 및 제어부를 포함한다. 비교 신호 발생부는 스위치 제어 신호에 기초하여, 제1 비교 모드에서 입력 신호를 상기 선택 기준 신호와 비교하고 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 상기 입력 신호로부터 변환된 차전압을 램프 신호와 비교하여 비교 신호를 생성한다. 제어부는 상기 비교 신호 및 모드 선택 신호에 기초하여 상기 스위치 제어 신호를 생성한다.

Description

아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서{ANALOG TO DIGITAL CONVERTER AND IMAGE SENSOR INCLUDING THE SAME}

본 발명은 아날로그-디지털 변환 기술에 관한 것으로서, 더욱 상세하게는 아날로그-디지털 컨버터 및 이를 포함하는 이미지 센서에 관한 것이다.

영상을 촬상하기 위한 장치로서 CCD(Charge Coupled Device) 이미지 센서와 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서가 널리 사용되고 있다. 일반적으로, 이미지 센서는 단위 픽셀에서 출력되는 아날로그 신호인 픽셀 전압을 디지털 신호로 변환하는 아날로그-디지털 컨버터를 포함한다. 아날로그-디지털 컨버터는 다양한 방식으로 동작할 수 있으며, 예를 들어, 픽셀 전압을 램프 전압과 비교하고, 램프 전압이 픽셀 전압과 같아질 때까지 클럭 신호를 카운트하여 디지털 신호로 변환하는 싱글-슬로프(single-slope) 방식으로 동작할 수 있다. 특히 아날로그-디지털 컨버터는 복수의 단계를 수행하여 디지털 변환을 수행하는 멀티-스텝(multi-step) 싱글-슬로프 방식으로 동작할 수 있다.

본 발명의 일 목적은 소모 전력을 감소시키고 동작 속도를 향상시킬 수 있는 2-스텝 싱글-슬로프 방식의 아날로그-디지털 컨버터를 제공하는 것이다.

본 발명의 다른 목적은 상기 아날로그-디지털 컨버터를 포함하는 이미지 센서를 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터는 비교 신호 발생부 및 제어부를 포함한다. 상기 비교 신호 발생부는 스위치 제어 신호에 기초하여, 제1 비교 모드에서 입력 신호를 상기 선택 기준 신호와 비교하고 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 상기 입력 신호로부터 변환된 차전압을 램프 신호와 비교하여 비교 신호를 생성한다. 상기 제어부는 상기 비교 신호 및 모드 선택 신호에 기초하여 상기 스위치 제어 신호를 생성한다.

상기 비교 신호 발생부는 상기 제1 비교 모드에서 상기 입력 신호를 상기 선택 기준 신호와 코스(coarse) 비교하여 상기 비교 신호를 생성하며, 상기 코스 비교 결과 발생되고 상기 입력 신호에 상응하는 잔류 전압을 저장할 수 있다. 이 경우, 상기 잔류 전압은 상기 제1 비교 모드에서 상기 비교 신호가 천이되는 시점의 상기 선택 기준 신호의 전압 레벨과 상기 입력 신호의 전압 레벨의 차이에 상응할 수 있다.

상기 비교 신호 발생부는 상기 제2 비교 모드에서 상기 선택 기준 신호에서 상기 잔류 전압을 차감하여 상기 차전압을 생성하고, 상기 차전압과 상기 램프 신호를 파인(fine) 비교하여 상기 비교 신호를 생성할 수 있다. 이 경우, 상기 선택 기준 신호는 상기 제1 비교 모드에서 초기 전압 레벨부터 단위 레벨만큼 순차적으로 증가하거나 감소하는 레벨을 가지고, 상기 제2 비교 모드에서 파인 전압 레벨을 가지며, 상기 차전압은 상기 초기 전압 레벨과 상기 파인 전압 레벨 사이의 레벨을 가질 수 있다.

상기 램프 신호는 상기 제2 비교 모드에서 상기 선택 기준 신호의 초기 전압 레벨과 상기 파인 전압 레벨 사이에서 일정한 기울기로 증가 또는 감소할 수 있다.

상기 선택 기준 신호는 상기 아날로그-디지털 컨버터의 외부로부터 제공될 수 있다.

상기 비교 신호 발생부는 입력부 및 비교부를 포함할 수 있다. 상기 입력부는 상기 스위치 제어 신호에 기초하여, 동작 모드에 따라 상기 입력 신호와 상기 차전압 중 하나를 선택적으로 제공하고 상기 선택 기준 신호와 상기 램프 신호 중 하나를 선택적으로 제공할 수 있다. 상기 비교부는 상기 입력부의 출력들을 비교하여 상기 비교 신호를 생성할 수 있다.

상기 입력부는 제1 입력 블록 및 제2 입력 블록을 포함할 수 있다. 상기 제1 입력 블록은 제1 스위치 제어 신호에 기초하여 상기 제1 비교 모드에서 상기 입력 신호를 상기 비교부에 제공할 수 있다. 상기 제2 입력 블록은 제2 스위치 제어 신호에 기초하여, 상기 제1 비교 모드에서 상기 입력 신호에 상응하는 잔류 전압을 저장하고 상기 선택 기준 신호를 상기 비교부에 제공하며, 상기 제2 비교 모드에서 상기 선택 기준 신호에서 상기 잔류 전압을 차감하여 상기 차전압을 생성하고 상기 차전압 및 상기 램프 신호를 상기 비교부에 제공하는 제2 입력 블록을 포함할 수 있다.

상기 입력부는 제1 스위치, 커패시터, 제2 스위치 및 제3 스위치를 포함할 수 있다. 상기 제1 스위치는 제1 스위치 제어 신호에 응답하여 상기 입력 신호의 입력 단자와 상기 비교부의 제1 입력 단자를 선택적으로 연결시킬 수 있다. 상기 커패시터는 상기 비교부의 제1 입력 단자와 상기 선택 전압 신호의 입력 단자 사이에 연결될 수 있다. 상기 제2 스위치는 제2 스위치 제어 신호의 반전 신호에 응답하여 상기 선택 전압 신호의 입력 단자와 상기 비교부의 제2 입력 단자를 선택적으로 연결시킬 수 있다. 상기 제3 스위치는 상기 제2 스위치 제어 신호에 응답하여 상기 비교부의 제2 입력 단자와 상기 램프 신호의 입력 단자를 선택적으로 연결시킬 수 있다.

상기 제1 및 제2 스위치들은 상기 제1 비교 모드에서 턴온되고 상기 제2 비교 모드에서 턴오프되며, 상기 제3 스위치는 상기 제1 비교 모드에서 턴오프되고 상기 제2 비교 모드에서 턴온될 수 있다.

상기 제어부는 상기 비교 신호 및 상기 모드 선택 신호에 기초하여 선택 제어 신호를 더 생성할 수 있다. 상기 아날로그-디지털 컨버터는 상기 선택 제어 신호에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 상기 선택 기준 신호로 출력하는 기준 신호 선택부를 더 포함할 수 있다.

상기 복수의 기준 전압들은 제 1 내지 제 n (단, n은 2이상의 자연수) 기준 전압들을 포함하고, 상기 제 1 내지 제 n 기준 전압들의 레벨은 n이 증가할수록 단위 레벨만큼 증가하거나 감소할 수 있다.

상기 제1 비교 모드는 상기 비교 신호의 논리 레벨에 따라 구분되는 제1 구간 및 제2 구간을 포함할 수 있다. 상기 기준 신호 선택부는 상기 선택 제어 신호에 기초하여 상기 제1 비교 모드의 제1 구간에서 상기 선택 기준 신호의 초기 전압 레벨을 결정하고 상기 선택 기준 신호의 전압 레벨을 상기 초기 전압 레벨부터 최종 전압 레벨까지 순차적으로 갱신하고, 상기 제1 비교 모드의 제2 구간에서 상기 선택 기준 신호의 전압 레벨을 상기 최종 전압 레벨로 유지할 수 있다.

상기 선택 제어 신호는 복수의 선택 제어 신호들을 포함하고 상기 기준 신호 선택부는 복수의 스위치들을 포함할 수 있다. 상기 복수의 스위치들은 복수의 선택 제어 신호들 중 하나에 기초하여 상기 복수의 기준 전압들 중 하나를 선택적으로 상기 기준 신호 선택부의 출력 단자에 인가시킬 수 있다.

상기 기준 신호 선택부는 기준 신호 제어 블록 및 기준 신호 출력 블록을 포함할 수 있다. 상기 기준 신호 제어 블록은 상기 선택 제어 신호에 기초하여 상기 선택 기준 신호의 전압 레벨을 결정하기 위한 출력 제어 신호를 생성할 수 있다. 상기 기준 신호 출력 블록은 상기 출력 제어 신호에 기초하여 상기 복수의 기준 전압들 중 하나를 상기 선택 기준 신호로 출력할 수 있다.

상기 아날로그-디지털 컨버터는 디지털 신호 발생부를 더 포함할 수 있다. 상기 디지털 신호 발생부는 상기 비교 신호에 기초하여 클럭 신호를 카운트함으로써 상기 입력 신호에 상응하는 디지털 신호를 생성할 수 있다.

상기 디지털 신호 발생부는 카운터 블록, 제1 저장 블록, 제2 저장 블록 및 덧셈 블록을 포함할 후 있다. 상기 카운터 블록은 상기 비교 신호에 기초하여 상기 클럭 신호를 카운트함으로써 상위 비트들 및 하위 비트들을 계산할 수 있다. 상기 제1 저장 블록은 상기 제1 비교 모드에서 상기 상위 비트들을 저장할 수 있다. 상기 제2 저장 블록은 상기 제2 비교 모드에서 상기 하위 비트들을 저장할 수 있다. 상기 덧셈 블록은 상기 상위 비트들과 상기 하위 비트들을 합산하여 상기 디지털 신호를 생성할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 이미지 센서는 픽셀 어레이, 아날로그-디지털 컨버터 및 제어 회로를 포함한다. 상기 픽셀 어레이는 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호를 생성하는 복수의 단위 픽셀들을 구비한다. 상기 아날로그-디지털 컨버터는 상기 픽셀 신호, 선택 기준 신호 및 램프 신호에 기초하여 상기 픽셀 신호에 상응하는 디지털 신호를 생성한다. 상기 제어 회로는 상기 픽셀 어레이 및 상기 아날로그-디지털 컨버터의 동작을 제어한다. 상기 아날로그-디지털 컨버터는 비교 신호 발생부 및 제어부를 포함한다. 상기 비교 신호 발생부는 스위치 제어 신호에 기초하여, 제1 비교 모드에서 상기 픽셀 신호를 상기 선택 기준 신호와 비교하고, 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 상기 픽셀 신호로부터 변환된 차전압을 상기 램프 신호와 비교하여 비교 신호를 생성한다. 상기 제어부는 상기 비교 신호 및 모드 선택 신호에 기초하여 상기 스위치 제어 신호를 생성한다.

상기 이미지 센서는 전압 생성 회로 및 디지털 신호 처리 회로를 더 포함할 수 있다. 상기 전압 생성 회로는 상기 선택 기준 신호 및 상기 램프 신호를 생성할 수 있다. 상기 디지털 신호 처리 회로는 상기 디지털 신호에 대하여 디지털 신호 처리를 수행하여 이미지 신호를 출력할 수 있다.

상기와 같은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터는 제1 비교 모드에서 입력 신호를 선택 기준 신호와 비교하고 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 상기 입력 신호로부터 변환된 차전압을 램프 신호와 비교하여 비교 신호를 생성함으로써, 램프 신호 발생기의 구동 커패시턴스를 감소시키고 노이즈 및 전력 소모를 감소시키며 동작 속도를 향상시킬 수 있다. 또한 고속의 프레임 레이트와 고해상도를 요구하는 고성능 이미지 센서에 적용될 수 있다.

상기와 같은 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서는 전력 소모의 감소 및 동작 속도의 증가에 따른 향상된 성능을 가질 수 있다.

도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 2는 도 1의 아날로그-디지털 컨버터에 포함된 비교 신호 발생부의 일 예를 나타내는 블록도이다.
도 3은 본 발명의 다른 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 4a는 도 3의 아날로그-디지털 컨버터에 포함된 기준 신호 선택부의 일 예를 나타내는 블록도이다.
도 4b는 도 3의 아날로그-디지털 컨버터에 포함된 기준 신호 선택부의 다른 예를 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법을 나타내는 순서도이다.
도 6a는 도 5의 코스 비교를 수행하는 단계의 일 예를 나타내는 순서도이다.
도 6b는 도 5의 코스 비교를 수행하는 단계의 다른 예를 나타내는 순서도이다.
도 7은 도 5의 파인 비교를 수행하는 단계의 일 예를 나타내는 순서도이다.
도 8a는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.
도 8b는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터의 동작의 다른 예를 나타내는 타이밍도이다.
도 9는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터의 동작의 또 다른 예를 나타내는 타이밍도이다.
도 10은 본 발명의 또 다른 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.
도 11은 도 10의 아날로그-디지털 컨버터에 포함된 디지털 신호 발생부의 일 예를 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 장치를 나타내는 블록도이다.
도 13 내지 도 16은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서들을 나타내는 블록도들이다.
도 17은 도 13 내지 도 16의 이미지 센서를 포함하는 시스템을 나타내는 도면이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.

도 1을 참조하면, 아날로그-디지털 컨버터(1000)는 비교 신호 발생부(1100) 및 제어부(1200)를 포함한다.

아날로그-디지털 컨버터(1000)는 제1 비교 모드 및 제2 비교 모드로 동작할 수 있다. 상기 제1 비교 모드는 코스(coarse) 비교 모드일 수 있고, 상기 제2 비교 모드는 파인(fine) 비교 모드일 수 있다. 즉, 아날로그-디지털 컨버터(1000)는 상기 제1 비교 모드에서 입력 신호(VIN)에 대한 개략적 비교를 수행하며, 상기 제2 비교 모드에서 입력 신호(VIN)에 대한 정밀 비교를 수행할 수 있다. 상기 제1 비교 모드는 비교 신호(CS)의 논리 레벨 또는 선택 기준 신호(VC)의 변경 여부에 따라 제1 구간 및 제2 구간으로 구분될 수 있고, 상기 제2 비교 모드는 비교 신호(CS)의 논리 레벨에 따라 제1 구간 및 제2 구간으로 구분될 수 있다.

비교 신호 발생부(1100)는 상기 제1 비교 모드에서 입력 신호(VIN)를 선택 기준 신호(VC)와 비교하고 상기 제2 비교 모드에서 차전압(VD)을 램프 신호(VF)와 비교하여 비교 신호(CS)를 생성한다. 차전압(VD)은 상기 제2 비교 모드에서 상기 선택 기준 신호(VC)의 전압 레벨인 파인 전압 레벨보다 작아지도록 입력 신호(VIN)를 변환하여 생성된다. 예를 들어 차전압(VD)은, 상기 제1 비교 모드 동안의 동작을 통하여 발생되고 입력 신호(VIN)에 상응하는 잔류 전압에 기초하여 생성될 수 있으며, 선택 기준 신호(VC)의 초기 전압 레벨과 상기 파인 전압 레벨 사이와 같은 미리 정해진 전압 범위 내에 포함될 수 있다.

선택 기준 신호(VC) 및 램프 신호(VF)는 전압 발생 회로(미도시) 또는 램프 신호 발생기(미도시)로부터 제공될 수 있다. 상기 전압 발생 회로 또는 상기 램프 신호 발생기는 아날로그-디지털 컨버터(1000)의 내부에 포함될 수도 있고 아날로그-디지털 컨버터(1000)의 외부에 배치될 수도 있다.

일 실시예에서, 선택 기준 신호(VC)는 상기 제1 비교 모드에서 순차적으로 갱신되고, 상기 제2 비교 모드에서 일정한 전압 레벨을 유지할 수 있다. 예를 들어, 선택 기준 신호(VC)가 아날로그-디지털 컨버터(1000)의 외부에서 공통적으로 제공되는 경우에, 선택 기준 신호(VC)는 상기 제1 비교 모드에서 상기 초기 전압 레벨부터 단위 시간마다 단위 레벨만큼 순차적으로 증가하거나 감소하는 레벨을 가질 수 있다. 다른 예에서, 선택 기준 신호(VC)가 아날로그-디지털 컨버터(1000)의 내부에서 개별적으로 제공되는 경우에, 선택 기준 신호(VC)는 상기 제1 비교 모드의 제1 구간에서 상기 초기 전압 레벨부터 최종 전압 레벨까지 순차적으로 갱신되며 상기 제1 비교 모드의 제2 구간에서 최종 전압 레벨로 유지될 수 있다. 선택 기준 신호(VC)는 제2 비교 모드에서 상기 파인 전압 레벨로 유지될 수 있다. 선택 기준 신호(VC)에 따른 아날로그-디지털 컨버터(1000)의 동작은 도 8a 및 도 8b를 참조하여 후술하도록 한다.

램프 신호(VF)는 상기 제2 비교 모드에서 상기 초기 전압 레벨과 상기 파인 전압 레벨 사이에서 일정한 기울기로 증가 또는 감소할 수 있다. 도 13 내지 도 16을 참조하여 후술하는 바와 같이, 아날로그-디지털 컨버터(1000)는 이미지 센서에 포함될 수 있으며, 입력 신호(VIN)는 상기 이미지 센서의 픽셀 어레이에 포함된 단위 픽셀들로부터 제공된 아날로그 출력 신호인 픽셀 신호일 수 있다.

일 실시예에서, 비교 신호 발생부(1100)는 입력부(1110) 및 비교부(1120)를 포함하여 구현될 수 있다. 입력부(1110)는 스위치 제어 신호(CONSW)에 기초하여 동작하며, 아날로그-디지털 컨버터(1000)의 동작 모드에 따라 입력 신호(VIN)와 차전압(VD) 중 하나를 선택적으로 제공하고 선택 기준 신호(VC)와 램프 신호(VF) 중 하나를 선택적으로 제공할 수 있다. 또한, 입력부(1110)는 상기 제1 비교 모드에서 상기 입력 신호(VIN)에 상응하는 잔류 전압을 저장하고, 상기 제2 비교 모드에서 차전압(VD)을 생성할 수 있다. 비교부(1120)는 상기 입력부의 출력들을 비교하여 비교 신호(CS)를 생성할 수 있다. 구체적으로, 비교부(1120)는 상기 제1 비교 모드에서 입력 신호(VIN)와 선택 기준 신호(VC)를 비교하고, 상기 제2 비교 모드에서 차전압(VD)과 램프 신호(VF)를 비교하여 비교 신호(CS)를 생성할 수 있다.

제어부(1200)는 비교 신호(CS) 및 모드 선택 신호(MS)에 기초하여 스위치 제어 신호(CONSW)를 생성한다. 모드 선택 신호(MS)의 논리 레벨에 따라 아날로그-디지털 컨버터(1000)의 동작 모드가 결정될 수 있다.

일 실시예에서, 제어부(1200)는 비교 신호(CS) 및 모드 선택 신호(MS)에 대하여 논리 연산을 수행하여 스위치 제어 신호(CONSW)를 생성하는 논리 소자로 구현될 수 있다. 다른 실시예에서, 제어부(1200)는 클럭 신호(미도시)를 더 수신할 수 있으며, 비교 신호(CS), 모드 선택 신호(MS) 및 상기 클럭 신호에 대하여 논리 연산을 수행하여 스위치 제어 신호(CONSW)를 생성하는 논리 소자로 구현될 수 있다.

도 3을 참조하여 후술하는 바와 같이, 아날로그-디지털 컨버터(1000)는 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 신호(VC)로 출력하는 기준 신호 선택부를 더 포함할 수 있다. 또한 도 10을 참조하여 후술하는 바와 같이, 아날로그-디지털 컨버터(1000)는 비교 신호(CS)에 기초하여 상기 클럭 신호를 카운트함으로써 입력 신호(VIN)에 상응하는 디지털 신호를 생성하는 디지털 신호 발생부를 더 포함할 수 있다.

종래의 2-스텝 싱글-슬로프 방식의 아날로그-디지털 컨버터에서는, 비교 신호 발생부에 포함된 커패시터들 사이의 미스매치로 인하여 코스 비교 모드와 파인 비교 모드 사이에 특성의 차이로 인한 노이즈가 발생하는 문제가 있었다. 또한 램프 신호가 인가되는 경로에 위치하는 용량성 부하(capacitive load)로 인하여 상기 램프 신호를 생성하는 램프 신호 발생기의 구동 커패시턴스가 증가함으로써, 동작 속도가 감소하며 소모 전력이 증가하여 램프 신호 발생기의 부담이 증가하는 문제가 있었다. 램프 신호 발생기의 부담을 감소시키기 위해 복수의 램프 신호 발생기들을 이용하는 방식이 고려될 수 있으나, 램프 신호들 사이의 기울기 부정합 및 오프셋 부정합이 발생하며 신호 변환 시간이 증가한다는 문제가 있었다.

본 발명의 일 실시예에 따른 2-스텝 싱글-슬로프 방식의 아날로그-디지털 컨버터(1000)는, 코스 비교 모드에서는 입력 신호(VIN)와 선택 기준 신호(VIN)를 비교하고 입력 신호(VIN)에 상응하는 잔류 전압을 저장하며, 파인 비교 모드에서는 하나의 램프 신호(VF)와 파인 전압 레벨보다 작아지도록 입력 신호(VIN)로부터 변환된 차전압(VD)에 기초하여 아날로그-디지털 변환을 수행함으로써, 램프 신호 발생기의 구동 커패시턴스를 감소시키고 노이즈 및 전력 소모를 감소시키며 동작 속도를 증가시킬 수 있다.

도 2는 도 1의 아날로그-디지털 컨버터에 포함된 비교 신호 발생부의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 비교 신호 발생부(1100a)는 입력부(1110a) 및 비교부(1120a)를 포함할 수 있다.

상술한 바와 같이, 입력부(1110a)는 스위치 제어 신호(CONSW)에 기초하여 동작하며, 상기 제1 비교 모드에서 상기 입력 신호(VIN)에 상응하는 잔류 전압(VS)을 저장하고, 상기 제2 비교 모드에서 차전압(VD)을 생성하고, 아날로그-디지털 컨버터(1000)의 상기 동작 모드에 따라 입력 신호(VIN)와 차전압(VD) 중 하나 및 선택 기준 신호(VC)와 램프 신호(VF) 중 하나를 선택적으로 제공할 수 있다. 입력부(1110a)는 제1 입력 블록(1112) 및 제2 입력 블록(1114)을 포함할 수 있다.

잔류 전압(VS)은 상기 제1 비교 모드에서 비교 신호(CS)가 천이되는 시점의 선택 기준 신호(VC)의 전압 레벨과 상기 입력 신호(VIN)의 전압 레벨의 차이에 상응할 수 있다. 차전압(VD)은 상기 파인 전압 레벨을 가지는 선택 기준 신호(VC)에서 잔류 전압(VS)을 차감하여 생성되며, 상기 초기 전압 레벨과 상기 파인 전압 레벨 사이의 레벨을 가질 수 있다. 스위치 제어 신호(CONSW)는 제1 스위치 제어 신호(CONSW1) 및 제2 스위치 제어 신호(CONSW2)를 포함할 수 있다.

제1 입력 블록(1112)은 입력 신호(VIN)를 선택적으로 비교부(1120a)에 제공할 수 있다. 예를 들어, 제1 입력 블록(1212)은 제1 스위치 제어 신호(CONSW1)에 기초하여 상기 제1 비교 모드에서 입력 신호(VIN)를 비교부(1120a)에 제공하고, 상기 제2 비교 모드에서 입력 신호(VIN)를 비교부(1120a)에 제공하지 않을 수 있다.

일 실시예에서, 제1 입력 블록(1112)은 제1 스위치 제어 신호(CONSW1)에 응답하여 입력 신호(VIN)의 입력 단자와 비교부(1120a)의 제1 입력 단자(즉, 제1 노드(N11))를 선택적으로 연결시키는 제1 스위치(S11)를 포함하여 구현될 수 있다.

제2 입력 블록(1114)은 제2 스위치 제어 신호(CONSW2)에 기초하여 상기 제1 비교 모드에서 잔류 전압(VS)을 저장하고 선택 기준 신호(VC)를 비교부(1120a)에 제공할 수 있다. 제2 입력 블록(1114)은 제2 스위치 제어 신호(CONSW2)에 기초하여 상기 제2 비교 모드에서 선택 기준 신호(VC)에서 잔류 전압(VS)을 차감하여 차전압(VD)을 생성하고 차전압(VD) 및 램프 신호(VF)를 비교부(1120a)에 제공할 수 있다.

일 실시예에서, 제2 입력 블록(1114)은 커패시터(C), 제2 스위치(S12) 및 제3 스위치(S13)를 포함하여 구현될 수 있다. 커패시터(C)는 상기 비교부(1120a)의 제1 입력 단자와 선택 전압 신호(VC)의 입력 단자(즉, 제2 노드(N12)) 사이에 연결될 수 있다. 제2 스위치(S12)는 제2 스위치 제어 신호(CONSW2)의 반전 신호(/CONSW2)에 응답하여 상기 선택 전압 신호(VC)의 입력 단자와 비교부(1120a)의 제2 입력 단자(즉, 제3 노드(N13))를 선택적으로 연결시킬 수 있다. 제3 스위치(S13)는 제2 스위치 제어 신호(CONSW2)에 응답하여 상기 비교부(1120a)의 제2 입력 단자와 램프 신호(VF)의 입력 단자를 선택적으로 연결시킬 수 있다. 예를 들어, 상기 제1 비교 모드에서 제1 및 제2 스위치들(S11, S12)은 턴온되고 제3 스위치(S13)는 턴오프되며, 상기 제2 비교 모드에서 제1 및 제2 스위치들(S11, S12)은 턴오프되고 제3 스위치(S13)는 턴온될 수 있다.

상술한 바와 같이, 비교부(1120a)는 상기 제1 비교 모드에서 입력 신호(VIN)와 선택 기준 신호(VC)를 비교하고, 상기 제2 비교 모드에서 차전압(VD)과 램프 신호(VF)를 비교하여 비교 신호(CS)를 생성할 수 있다.

실시예에 따라서, 아날로그-디지털 컨버터(1000)는 상기 제1 비교 모드의 제1 구간 동안에 클럭 신호를 카운트하고 상기 제2 비교 모드의 제2 구간 동안에 클럭 신호를 카운트하여, 입력 신호(VIN)에 상응하는 디지털 신호를 더 생성할 수 있다.

도 2에 도시된 비교 신호 발생부(1100a)를 포함하는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000)는 제2 비교 모드에서 차전압(VD)에 기초하여 아날로그-디지털 변환을 수행하며, 램프 신호(VF)가 인가되는 경로에 위치하는 용량성 부하가 비교부(1120a)의 입력 단자의 기생 커패시턴스만 존재하므로, 램프 신호 발생기의 구동 커패시턴스를 감소시키고 전력 소모를 감소시키며 동작 속도를 향상시킬 수 있다.

도 3은 본 발명의 다른 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.

도 3을 참조하면, 아날로그-디지털 컨버터(1000a)는 비교 신호 발생부(1100), 제어부(1200) 및 기준 신호 선택부(1300)를 포함할 수 있다.

도 3의 아날로그-디지털 컨버터(1000a)는 기준 신호 선택부(1300)를 더 포함하는 것을 제외하면, 도 1의 아날로그-디지털 컨버터(1000)와 실질적으로 동일한 구성을 가진다. 즉, 비교 신호 발생부(1100)는 스위치 제어 신호(CONSW)에 기초하여 제1 비교 모드에서 입력 신호(VIN)를 선택 기준 신호(VC)와 비교하고 제2 비교 모드에서 차전압(VD)을 램프 신호(VF)와 비교하여 비교 신호(CS)를 생성하며, 제어부(1200)는 비교 신호(CS) 및 모드 선택 신호(MS)에 기초하여 스위치 제어 신호(CONSW)를 생성한다. 차전압(VD)은 상기 제2 비교 모드에서 상기 선택 기준 신호(VC)의 전압 레벨인 파인 전압 레벨보다 작아지도록 입력 신호(VIN)를 변환하여 생성된다.

기준 신호 선택부(1300)는 선택 제어 신호(CONSEL)에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 신호(VC)로 출력할 수 있다. 선택 기준 신호(VC)의 전압 레벨은 아날로그-디지털 컨버터(1000)의 동작 모드에 따라 변경되거나 또는 일정한 값을 유지할 수 있다.

일 실시예에서, 기준 신호 선택부(1300)는 상기 선택 기준 신호(VC)의 전압 레벨을 갱신하기 위한 제1 상태를 가지는 선택 제어 신호(CONSEL)를 입력 받는 경우에 상기 선택 기준 신호(VC)의 전압 레벨을 변경할 수 있고, 상기 선택 기준 신호(VC)의 전압 레벨을 유지하기 위한 제2 상태를 가지는 선택 제어 신호(CONSEL)를 입력 받는 경우에 상기 선택 기준 신호(VC)의 전압 레벨을 변경하지 않을 수 있다. 예를 들어, 기준 신호 선택부(1300)는 상기 제1 비교 모드의 제1 구간에서 초기 전압 레벨을 가지는 선택 기준 신호(VC)를 생성하고, 상기 제1 상태를 가지는 선택 제어 신호(CONSEL)에 기초하여 상기 선택 기준 신호(VC)의 전압 레벨을 순차적으로 갱신할 수 있다. 즉, 상기 제1 비교 모드의 제1 구간에서, 선택 기준 신호(VC)는 단위 시간마다 단위 레벨만큼 순차적으로 증가하거나 감소할 수 있다. 기준 신호 선택부(1300)는 상기 제1 비교 모드의 제2 구간에서 상기 제2 상태를 가지는 선택 제어 신호(CONSEL)에 기초하여 상기 선택 기준 신호(VC)의 전압 레벨을 최종 전압 레벨로 유지할 수 있다. 기준 신호 선택부(1300)는 상기 제2 비교 모드에서 상기 제2 상태를 가지는 선택 제어 신호(CONSEL)에 기초하여 상기 선택 기준 신호(VC)의 전압 레벨을 파인 전압 레벨로 유지할 수 있다.

실시예에 따라서, 차전압(VD)은 상기 복수의 기준 전압들 중 제1 기준 전압 및 이와 인접하는 전압 레벨을 가지는 제2 기준 전압 사이의 레벨을 가질 수 있다.

제어부(1200)는 비교 신호(CS) 및 모드 선택 신호(MS)에 기초하여 기준 신호 선택부(1300)를 제어하기 위한 선택 제어 신호(CONSEL)를 더 생성할 수 있다. 일 실시예에서, 제어부(1200)는 비교 신호(CS) 및 모드 선택 신호(MS)에 대하여 논리 연산을 수행하여 제어 신호들(CONSEL, CONSW)을 생성하는 논리 소자로 구현될 수 있다. 다른 실시예에서, 제어부(1200)는 클럭 신호(미도시)를 더 수신할 수 있으며, 비교 신호(CS), 모드 선택 신호(MS) 및 상기 클럭 신호에 대하여 논리 연산을 수행하여 제어 신호들(CONSEL, CONSW)을 생성하는 논리 소자로 구현될 수 있다. 이 경우, 선택 기준 신호(VC)를 갱신하기 위한 상기 제1 상태의 선택 제어 신호(CONSEL)는 상기 클럭 신호의 통과에 상응할 수 있고, 선택 기준 신호(VC)를 유지하기 위한 상기 제2 상태의 선택 제어 신호(CONSEL)는 상기 클럭 신호의 차단에 상응할 수 있다.

도 4a는 도 3의 아날로그-디지털 컨버터에 포함된 기준 신호 선택부의 일 예를 나타내는 블록도이다.

도 4a를 참조하면, 기준 신호 선택부(1300a)는 복수의 스위치들(S21, S22, S23, ..., S2k, ..., S2n)을 포함할 수 있다. 선택 제어 신호(CONSEL)는 복수의 선택 제어 신호들(CONSEL1, CONSEL2, CONSEL3, ..., CONSELk, ..., CONSELn)을 포함할 수 있다.

기준 신호 선택부(1300a)는 복수의 선택 제어 신호들(CONSEL1, ..., CONSELn)에 기초하여 복수의 기준 전압들(VC1, VC2, VC3, ..., VCk, ..., VCn) 중 하나를 선택 기준 신호(VC)로 출력할 수 있다. 복수의 기준 전압들(VC1, ..., VCn)은 기준 전압 발생기 또는 전압 발생 회로로부터 제공될 수 있다. 실시예에 따라서, 상기 기준 전압 발생기는 아날로그-디지털 컨버터(1000a)의 내부에 포함될 수도 있고 아날로그-디지털 컨버터(1000a)의 외부에 배치될 수도 있다. 복수의 기준 전압들(VC1, ..., VCn)은 제1 기준 전압(VC1) 내지 제n(n은 2이상의 자연수) 기준 전압(VCn)을 포함하며, 상기 제1 내지 제n 기준 전압들(VC1, ..., VCn)의 레벨은 n이 증가할수록 단위 레벨(도 8의 dV)만큼 증가하거나 감소할 수 있다.

복수의 스위치들(S21, ..., S2n)은 복수의 기준 전압들(VC1, ..., VCn)의 입력 단자들 중 하나와 기준 신호 선택부(1300a)의 출력 단자 사이에 각각 연결되며, 복수의 선택 제어 신호들(CONSEL1, ..., CONSELn) 중 하나에 기초하여 복수의 기준 전압들(VC1, ..., VCn) 중 하나를 선택적으로 상기 기준 신호 선택부(1300a)의 출력 단자에 인가시킬 수 있다. 예를 들어, 제1 스위치(S21)는 제1 기준 전압(VC1)의 입력 단자와 상기 출력 단자 사이에 연결되며, 제1 선택 제어 신호(CONSEL1)에 기초하여 제1 기준 전압(VC1)을 상기 출력 단자로 제공할 수 있다. 즉, 제1 선택 제어 신호(CONSEL1)가 활성화된 경우에, 제1 기준 전압(VC1)이 선택 기준 신호(VC)로 출력될 수 있다.

일 실시예에서, 상기 선택 기준 신호(VC)의 전압 레벨은 상기 아날로그-디지털 컨버터(1000a)의 동작 모드에 따라 상이한 값을 가질 수 있다. 상기 제1 비교 모드의 제1 구간에서는 상기 선택 기준 신호(VC)의 전압 레벨을 갱신하기 위한 선택 제어 신호들(CONSEL1, ..., CONSELn)이 제공되며, 선택 기준 신호(VC)는 상기 초기 전압 레벨부터 상기 최종 전압 레벨까지 순차적으로 갱신될 수 있다. 예를 들어 상기 초기 전압 레벨은 제1 기준 전압(VC1)의 레벨일 수 있으며, 선택 기준 신호(VC)는 제1 기준 전압(VC1)에서 제2 기준 전압(VC2), 제3 기준 전압(VC3) 등으로 순차적으로 갱신될 수 있다. 상기 제1 비교 모드의 제2 구간에서는 상기 선택 기준 신호(VC)의 전압 레벨을 유지하기 위한 선택 제어 신호들(CONSEL1, ..., CONSELn)이 제공되며, 선택 기준 신호(VC)는 상기 최종 전압 레벨을 유지할 수 있다. 예를 들어, 상기 최종 전압 레벨은 제k(k는 n이하의 자연수) 기준 전압(VCk)의 레벨일 수 있다. 상기 제2 비교 모드에서는 선택 기준 신호(VC)의 전압 레벨을 유지하기 위한 선택 제어 신호들(CONSEL1, ..., CONSELn)이 제공되며, 선택 기준 신호(VC)는 상기 파인 전압 레벨을 유지할 수 있다. 예를 들어, 상기 파인 전압 레벨은 제2 기준 전압(VC2)의 레벨일 수 있다.

실시예에 따라서, 선택 제어 신호(CONSEL)는 n비트의 디지털 신호일 수 있으며, 복수의 선택 제어 신호들(CONSEL1, ..., CONSELn)은 선택 제어 신호(CONSEL)의 각 비트들에 상응할 수 있다.

도 4b는 도 3의 아날로그-디지털 컨버터에 포함된 기준 신호 선택부의 다른 예를 나타내는 블록도이다.

도 4b를 참조하면, 기준 신호 선택부(1300b)는 기준 신호 제어 블록(1310) 및 기준 신호 출력 블록(1320)을 포함할 수 있다.

기준 신호 제어 블록(1310)은 선택 제어 신호(CONSEL)에 기초하여 상기 선택 기준 신호(VC)의 전압 레벨을 결정하기 위한 복수의 출력 제어 신호들(CONO1, CONO2, CONO3, ..., CONOk, ..., CONOn)을 생성할 수 있다. 일 실시예에서, 기준 신호 제어 블록(1310)은 복수의 플립플롭들(FF31, FF32, FF33, ..., FF3k, ..., FF3n)이 캐스코드(cascode) 형태로 연결된 쉬프트 레지스터(shift register)로 구현될 수 있다. 즉, 제1 플립플롭(FF31)의 입력 단자에는 논리 로우 레벨에 상응하는 접지 전압(VSS)이 인가되고, 제2 플립플롭(FF32)의 입력 단자는 제1 플립플롭(FF31)의 출력 단자와 연결되며, 제3 플립플롭(FF33)의 입력 단자는 제2 플립플롭(FF32)의 출력 단자와 연결될 수 있다.

기준 신호 제어 블록(1310)은 상기 선택 기준 신호(VC)의 전압 레벨을 갱신하기 위한 선택 제어 신호(CONSEL)가 입력되는 경우에 복수의 출력 제어 신호들(CONO1, ..., CONOn)의 값을 변경할 수 있고, 상기 선택 기준 신호(VC)의 전압 레벨을 유지하기 위한 선택 제어 신호(CONSEL)가 입력되는 경우에 복수의 출력 제어 신호들(CONO1, ..., CONOn)의 값을 변경하지 않을 수 있다. 예를 들어, 상기 제1 비교 모드의 제1 구간과 같이 상기 선택 기준 신호(VC)의 전압 레벨을 갱신하기 위한 선택 제어 신호(CONSEL)가 입력되는 경우에, 복수의 플립플롭들(FF31, ..., FF3n)은 클럭 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 기초하여 내부에 저장된 데이터를 각각 순차적으로 전달할 수 있다. 구체적으로, 초기 제어 전압(SN, RN)에 의하여 제1 플립플롭(FF31)에 논리 하이 레벨의 데이터가 저장되고, 제2 내지 제n 플립플롭(FF32, ..., FF3n)에는 논리 로우 레벨의 데이터가 저장될 수 있다. 이후, 상기 선택 기준 신호(VC)의 전압 레벨을 갱신하기 위한 선택 제어 신호(CONSEL)가 입력되면, 상기 클럭 신호의 상승 에지 또는 하강 에지에서 제1 플립플롭(FF31)에 저장된 논리 하이 레벨의 데이터가 제2 내지 제n 플립플롭(FF32, ..., FF3n)으로 순차적으로 전달될 수 있다. 예를 들어, 상기 클럭 신호가 계속적으로 인가되고 n은 5라고 가정하면, 시간이 지남에 따라 플립플롭들(FF31, ..., FF3n)에 저장되는 데이터의 논리 레벨은 10000, 01000, 00100, 00010, 00001 순으로 변경될 수 있다.

기준 신호 출력 블록(1320)은 복수의 출력 제어 신호들(CONO1, ..., CONOn)에 기초하여 복수의 기준 전압들(VC1, VC2, VC3, ..., VCk, ..., VCn) 중 하나를 선택 기준 신호(VC)로 출력할 수 있다. 기준 전압들(VC1, ..., VCn)의 선택을 제어하는 제어 신호가 선택 제어 신호들(CONSEL1, ..., CONSELn)에서 출력 제어 신호들(CONO1, ..., CONOn)로 변경된 것을 제외하면, 도 4b의 기준 신호 출력 블록(1320)은 도 4a의 기준 신호 선택부(1300a)와 실질적으로 동일한 구성을 가질 수 있다. 즉, 기준 신호 출력 블록(1110)은 출력 제어 신호들(CONO1, ..., CONOn) 중 하나에 기초하여 동작하는 복수의 스위치들(S31, S32, S33, ..., S3k, ..., S3n)을 포함하여 구현될 수 있다.

도 5는 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법을 나타내는 순서도이다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 아날로그-디지털 변환 방법에서는, 제1 비교 모드에서 입력 신호 및 선택 기준 신호에 기초하여 코스 비교를 수행하고(단계 S1100), 제2 비교 모드에서 램프 신호 및 차전압에 기초하여 파인 비교를 수행한다(단계 S1200). 상기 차전압은 파인 전압 레벨보다 작아지도록 상기 입력 신호로부터 변환되어 생성된다.

도 6a는 도 5의 코스 비교를 수행하는 단계의 일 예를 나타내는 순서도이다. 도 6a는 아날로그 디지털 컨버터의 외부에서 공통적으로 제공되는 상기 선택 기준 신호를 이용하여 코스 비교를 수행하는 경우를 나타낸다.

도 6a를 참조하면, 상기 코스 비교를 수행하는 단계(S1100)에서는, 순차적으로 갱신되는 상기 선택 기준 신호를 수신하고(단계 S1105), 상기 입력 신호 및 상기 선택 기준 신호를 비교하여 비교 신호가 생성되며(단계 S1115), 상기 비교 신호의 논리 레벨이 천이되는지 여부가 판단될 수 있다(단계 S1125). 상기 비교 신호의 논리 레벨이 천이되지 않은 경우에, 상기 비교 신호의 논리 레벨이 천이될 때까지 단계 S1115가 반복 수행될 수 있다. 상기 비교 신호의 논리 레벨이 천이된 경우에, 상기 입력 신호의 수신을 차단하고 상기 입력 신호에 상응하는 잔류 전압이 저장될 수 있다(단계 S1135). 상기 잔류 전압은 상기 선택 기준 신호의 최종 전압 레벨과 상기 입력 신호의 전압 레벨의 차이에 상응할 수 있다. 상기 비교 신호에 기초하여 상기 입력 신호에 상응하는 디지털 신호의 상위 비트들이 계산될 수 있다(단계 S1145).

도 6b는 도 5의 코스 비교를 수행하는 단계의 다른 예를 나타내는 순서도이다. 도 6b는 아날로그 디지털 컨버터의 내부에서 개별적으로 제공되는 상기 선택 기준 신호를 이용하여 코스 비교를 수행하는 경우를 나타낸다.

도 6b를 참조하면, 상기 코스 비교를 수행하는 단계(S1100)에서는, 선택 제어 신호에 기초하여 상기 선택 기준 신호의 초기 전압 레벨이 결정되고(단계 S1110), 상기 입력 신호 및 상기 선택 기준 신호를 비교하여 비교 신호가 생성되며(단계 S1120), 상기 비교 신호의 논리 레벨이 천이되는지 여부가 판단될 수 있다(단계 S1130). 상기 비교 신호의 논리 레벨이 천이되지 않은 경우에, 상기 선택 기준 신호의 전압 레벨이 갱신되고(S1140), 상기 비교 신호의 논리 레벨이 천이될 때까지 단계 S1120 및 S1140이 반복적으로 수행될 수 있다. 상기 비교 신호의 논리 레벨이 천이된 경우에, 상기 비교 신호의 논리 레벨이 천이된 시점에서의 상기 선택 기준 신호의 전압 레벨을 최종 전압 레벨로 결정하고 상기 선택 기준 신호의 전압 레벨을 상기 최종 전압 레벨로 유지시킬 수 있으며(단계 S1150), 상기 입력 신호에 상응하는 잔류 전압이 저장될 수 있다(단계 S1160). 상기 잔류 전압은 상기 선택 기준 신호의 최종 전압 레벨과 상기 입력 신호의 전압 레벨의 차이에 상응할 수 있다. 상기 비교 신호에 기초하여 상기 입력 신호에 상응하는 디지털 신호의 상위 비트들이 계산될 수 있다(단계 S1170).

도 7은 도 5의 파인 비교를 수행하는 단계의 일 예를 나타내는 순서도이다.

도 7을 참조하면, 상기 파인 비교를 수행하는 단계(S1200)에서는, 상기 선택 제어 신호에 기초하여 상기 선택 기준 신호의 파인 전압 레벨이 결정되고(단계 S1210), 상기 선택 기준 신호에서 상기 잔류 전압을 차감하여 상기 차전압이 생성되고(단계 S1220), 상기 차전압 및 상기 램프 신호를 비교하여 상기 비교 신호가 생성되며(단계 S1230), 상기 비교 신호의 논리 레벨이 천이되는지 여부가 판단될 수 있다(단계 S1240). 상기 비교 신호의 논리 레벨이 천이되지 않은 경우에, 상기 비교 신호의 논리 레벨이 천이될 때까지 단계 S1230이 반복 수행될 수 있다. 상기 비교 신호의 논리 레벨이 천이된 경우에, 상기 비교 신호에 기초하여 상기 입력 신호에 상응하는 상기 디지털 신호의 하위 비트들이 계산될 수 있다(단계 S1250).

도 8a는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터의 동작의 일 예를 나타내는 타이밍도이다.

이하, 도 1, 2, 5, 6a, 7 및 8a를 참조하여 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000)의 동작을 상세히 설명하도록 한다.

아날로그-디지털 컨버터(1000)는 제1 비교 모드(시간 t1 내지 t3)와 제2 비교 모드(시간 t4 내지 t6)를 순차적으로 수행하여 비교 신호(CS)를 생성할 수 있다. 선택 기준 신호(VC)는 외부의 전압 생성 회로로부터 공통적으로 제공될 수 있다. 선택 기준 신호(VC)의 초기 전압 레벨은 제1 기준 전압(VC1)에 상응하고, 선택 기준 신호(VC)의 파인 전압 레벨은 제2 기준 전압(VC2)에 상응하며, 제1 내지 제n 기준 전압들(VC1, ..., VCn)은 n이 증가함에 따라 단위 레벨(dV)만큼 증가할 수 있으며, 선택 기준 신호(VC)로 순차적으로 선택될 수 있다. 램프 신호(VF)는 제2 비교 모드(시간 t4 ~ t6)에서 제2 기준 전압(VC2)으로부터 제1 기준 전압(VC1)까지 일정한 기울기로 감소할 수 있다.

시간 t1에서, 제1 스위치 제어 신호(CONSW1)는 제1 논리 레벨을 가짐으로써 활성화되고 제2 스위치 제어 신호(CONSW2)는 제2 논리 레벨을 가짐으로써 비활성화된다. 즉, 제1 및 제2 스위치(S11, S12)는 턴온되고 제3 스위치(S13)는 턴오프된다. 상기 제1 논리 레벨은 논리 하이 레벨이고 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다.

제1 비교 모드(시간 t1 ~ t3)에서, 입력부(1110a)는 순차적으로 갱신되는, 즉 증가하는 선택 기준 신호(VC)를 수신한다(도 6a의 S1105). 선택 기준 신호(VC)는 제1 기준 전압(VC1)부터 제n 기준 전압(VCn)까지 단위 시간(dT)마다 단위 레벨(dT)만큼 상승한다. 비교부(1120a)는 입력 신호(VIN)와 선택 기준 신호(VC)를 비교하며, 상기 제2 논리 레벨을 가지는 비교 신호(CS)를 생성한다(도 6a의 S1115). 선택 기준 신호(VC)가 입력 신호(VIN)보다 작으므로, 제어부(1200)는 비교 신호(CS)의 논리 레벨이 천이되지 않은 것으로 판단한다(도 6a의 S1125). 아날로그-디지털 컨버터(1000)는 비교 신호(CS)의 논리 레벨이 천이될 때까지 단위 시간(dT)마다 상기 비교 동작 및 판단 동작을 반복한다.

시간 t2에서, 선택 기준 신호(VC)가 제k 기준 전압(VCk)인 경우에 입력 신호(VIN)보다 커지게 되며, 이에 따라 비교부(1120a)에서 출력되는 비교 신호(CS)는 상기 제1 논리 레벨로 천이된다. 제1 스위치 제어 신호(CONSW1)는 제2 논리 레벨을 가짐으로써 비활성화된다. 즉, 제1 스위치(S13)는 턴오프되고 입력 신호(VIN)의 수신이 차단된다. 입력부(1110a)는 입력 신호(VIN)에 상응하는 잔류 전압(VS)을 커패시터(C)에 저장한다(도 6a의 S1135). 즉, 잔류 전압(VS)의 레벨은 제k 기준 전압(VCk)과 입력 전압(VIN)의 차이에 상응한다. 상기 비교기(1120a)의 제1 입력 단자에는 선택 기준 신호(VC)와 잔류 전압(VS)의 차이에 상응하는 전압이 인가될 수 있다. 아날로그-디지털 컨버터(1000)는 비교 신호(CS)가 상기 제2 논리 레벨을 가지는 상기 제1 비교 모드의 제1 구간(시간 t1 ~ t2) 동안에 클럭 신호(CLK)를 카운트하여 입력 신호(VIN)에 상응하는 디지털 신호의 상위 비트들을 계산한다(도 6a의 S1145).

시간 t3에서, 선택 기준 신호(VC)는 제2 전압 레벨(VC2)로 천이된다(도 7의 S1210). 이에 따라, 차전압(VD)은 선택 기준 신호(VC)와 잔류 전압(VS)에 기초하여 생성된다. 즉, 차전압(VD)은 제2 기준 전압(VC2)에서 잔류 전압(VS)을 차감하여 생성된다(도 7의 S1220). 상기 비교기(1120a)의 제1 입력 단자에는 차전압(VD)이 인가된다. 시간 t4에서, 제2 스위치 제어 신호(CONSW2)는 상기 제1 논리 레벨로 천이됨으로써 활성화된다. 즉, 제2 스위치(S12)는 턴오프되고 제3 스위치(S13)는 턴온되며, 상기 비교기(1120a)의 제2 입력 단자에는 램프 신호(VF)가 인가된다.

제2 비교 모드의 제1 구간(시간 t4 내지 t5)에서, 비교부(1120a)는 차전압(VD)과 램프 신호(VF)를 비교하며, 상기 제1 논리 레벨을 가지는 비교 신호(CS)를 생성한다(도 7의 S1230). 차전압(VD)이 램프 신호(VF)보다 작으므로, 제어부(1200)는 비교 신호(CS)가 천이되지 않은 것으로 판단하고(도 7의 S1240), 아날로그-디지털 컨버터(1000)는 비교 신호(CS)의 논리 레벨이 천이될 때까지 상기 비교 동작을 반복한다. 시간 t5에서, 차전압(VD)과 램프 신호(VF)는 같은 레벨을 가지게 되며, 이에 따라 비교부(1120a)에서 출력되는 비교 신호(CS)는 상기 제2 논리 레벨로 천이된다. 아날로그-디지털 컨버터(1000)는 비교 신호(CS)가 상기 제2 논리 레벨을 가지는 상기 제2 비교 모드의 제2 구간(시간 t5 내지 t6) 동안에 클럭 신호(CLK)를 카운트하여 입력 신호(VIN)에 상응하는 디지털 신호의 하위 비트들을 계산한다(도 7의 S1250).

본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000)는 제2 비교 모드에서 제2 기준 전압(VC2)보다 작아지도록 입력 신호(VIN)로부터 변환된 차전압(VD)에 기초하여 아날로그-디지털 변환을 수행하며, 램프 신호(VF)가 인가되는 경로에 위치하는 용량성 부하가 비교부(1120a)의 입력 단자의 기생 커패시턴스만 존재하므로, 램프 신호 발생기의 구동 커패시턴스를 감소시키고 전력 소모를 감소시키며 동작 속도를 향상시킬 수 있다.

도 8b는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터의 동작의 다른 예를 나타내는 타이밍도이다.

이하, 도 2 내지 5, 6b, 7 및 8b를 참조하여 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000a)의 동작을 상세히 설명하도록 한다.

아날로그-디지털 컨버터(1000a)는 제1 비교 모드(시간 t1 내지 t3)와 제2 비교 모드(시간 t4 내지 t6)를 순차적으로 수행하여 비교 신호(CS)를 생성할 수 있다. 차전압(VD) 생성을 위한 스위치들(S11, S12, S13)의 동작 지연으로 인하여 제1 비교 모드(시간 t1 ~ t3)와 제2 비교 모드(시간 t4 ~ t6) 사이에는 일정한 지연 시간(시간 t3 내지 t4)이 존재할 수 있다. 선택 기준 신호(VC)의 초기 전압 레벨은 제1 기준 전압(VC1)에 상응하고, 선택 기준 신호(VC)의 파인 전압 레벨은 제2 기준 전압(VC2)에 상응하며, 선택 기준 신호(VC)의 최종 전압 레벨은 제k 기준 전압(VCk)에 상응할 수 있다. 제1 내지 제n 기준 전압들(VC1, ..., VCn)은 n이 증가함에 따라 단위 레벨(dV)만큼 증가할 수 있으며, 선택 기준 신호(VC)로 순차적으로 선택될 수 있다. 램프 신호(VF)는 제2 비교 모드(시간 t4 ~ t6)에서 제2 기준 전압(VC2)으로부터 제1 기준 전압(VC1)까지 일정한 기울기로 감소할 수 있다.

시간 t1에서, 제1 스위치 제어 신호(CONSW1)는 제1 논리 레벨을 가짐으로써 활성화되고 제2 스위치 제어 신호(CONSW2)는 제2 논리 레벨을 가짐으로써 비활성화된다. 즉, 제1 및 제2 스위치(S11, S12)는 턴온되고 제3 스위치(S13)는 턴오프된다. 상기 제1 논리 레벨은 논리 하이 레벨이고 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다. 제1 비교 모드(시간 t1 ~ t3)에서, 입력부(1110a)는 입력 신호(VIN) 및 선택 기준 신호(VC)를 상기 비교부(1120a)의 제1 및 제2 입력 단자에 각각 제공한다.

상기 제1 비교 모드의 제1 구간(시간 t1 내지 t2)에서, 아날로그-디지털 컨버터(1000a)는 제1 내지 제n 기준 전압들(VC1, ..., VCn)을 순차적으로 선택함으로써 순차적으로 증가하는 선택 기준 신호(VC)를 생성하고, 선택 기준 신호(VC) 및 입력 신호(VIN)에 기초하여 비교 신호(CS)를 생성한다. 예를 들어, 기준 신호 선택부(1300)는 선택 제어 신호(CONSEL)에 기초하여 제1 기준 전압(VC1)을 선택 기준 신호(VC)로 출력하며(도 6b의 S1110), 비교부(1120a)는 입력 신호(VIN)와 선택 기준 신호(VC)를 비교하며, 상기 제2 논리 레벨을 가지는 비교 신호(CS)를 생성한다(도 6b의 S1120). 선택 기준 신호(VC)가 입력 신호(VIN)보다 작으므로, 제어부(1200)는 비교 신호(CS)의 논리 레벨이 천이되지 않은 것으로 판단하고(도 6b의 S1130), 비교 신호(CS) 및 모드 선택 신호(MS)에 기초하여 선택 기준 신호(VC)를 갱신하기 위한 선택 제어 신호(CONSEL)를 제공한다. 예를 들어, 제어부(1200)는 제2 선택 제어 신호(CONSEL2)만이 활성화되도록 하거나, 제2 출력 제어 신호(CONO2)만을 활성화시키는 선택 제어 신호(CONSEL)를 제공할 수 있다. 기준 신호 선택부(1300)는 선택 제어 신호(CONSEL)에 기초하여 선택 기준 신호(VC)를 갱신한다(도 6b의 S1140). 즉, 기준 신호 선택부(1300)는 제1 기준 전압(VC)보다 단위 레벨(dV)만큼 상승된 제2 기준 전압(VC2)을 선택 기준 신호(VC)로 출력한다. 아날로그-디지털 컨버터(1000a)는 비교 신호(CS)의 논리 레벨이 천이될 때까지 단위 시간(dT)마다 상기 비교 동작, 판단 동작 및 갱신 동작을 반복한다.

시간 t2에서, 기준 신호 선택부(1300)가 제k 기준 전압(VCk)을 선택 기준 신호(VC)로 출력하는 경우에, 선택 기준 신호(VC)가 입력 신호(VIN)보다 커지게 되며, 이에 따라 비교부(1120a)에서 출력되는 비교 신호(CS)는 상기 제1 논리 레벨로 천이된다. 따라서 상기 제1 비교 모드의 제2 구간(시간 t2 내지 t3)에서, 제어부(1200)는 선택 기준 신호(VC)를 제k 기준 전압(VCk)으로 유지하기 위한 선택 제어 신호(CONSEL)를 제공한다. 기준 신호 선택부(1300)는 제k 기준 전압(VCk)을 계속적으로 선택 기준 신호(VC)로 출력하며(도 6b의 S1150), 입력부(1110a)는 선택 기준 신호(VC)에 기초하여 입력 신호(VIN)에 상응하는 잔류 전압(VS)을 커패시터(C)에 저장한다(도 6b의 S1160). 즉, 잔류 전압(VS)의 레벨은 제k 기준 전압(VCk)과 입력 전압(VIN)의 차이에 상응한다. 아날로그-디지털 컨버터(1000a)는 비교 신호(CS)가 상기 제2 논리 레벨을 가지는 상기 제1 비교 모드의 제1 구간(시간 t1 ~ t2) 동안에 클럭 신호(CLK)를 카운트하여 입력 신호(VIN)에 상응하는 디지털 신호의 상위 비트들을 계산한다(도 6b의 S1170).

시간 t3에서, 제1 스위치 제어 신호(CONSW1)는 상기 제2 논리 레벨로 천이됨으로써 비활성화된다. 즉, 제1 스위치(S31)는 턴오프되며, 상기 비교기(1120a)의 제1 입력 단자에는 입력 신호(VIN)가 인가되지 않는다. 시간 t4에서, 제어부(1200)는 선택 기준 신호(VC)를 제2 전압 레벨(VC2)로 유지하기 위한 선택 제어 신호(CONSEL)를 제공한다. 예를 들어, 제어부(1200)는 제2 선택 제어 신호(CONSEL2)만이 활성화되도록 하거나, 제2 출력 제어 신호(CONO2)만을 활성화시키는 선택 제어 신호(CONSEL)를 제공할 수 있다. 기준 신호 선택부(1300)는 제2 비교 모드(시간 t4 ~ t6) 동안에 제2 기준 전압(VC2)을 선택 기준 신호(VC)로 출력한다(도 7의 S1210). 이에 따라, 차전압(VD)은 선택 기준 신호(VC)와 잔류 전압(VS)에 기초하여 생성된다. 즉, 차전압(VD)은 제2 기준 전압(VC2)에서 잔류 전압(VS)을 차감하여 생성된다(도 7의 S1220). 상기 비교기(1120a)의 제1 입력 단자에는 차전압(VD)이 인가된다. 또한 시간 t4에서, 제2 스위치 제어 신호(CONSW2)는 상기 제1 논리 레벨로 천이됨으로써 활성화된다. 즉, 제2 스위치(S32)는 턴오프되고 제3 스위치(S33)는 턴온되며, 상기 비교기(1120a)의 제2 입력 단자에는 램프 신호(VF)가 인가된다. 제2 비교 모드(시간 t4 ~ t6)의 동작은 도 8a를 참조하여 설명한 것과 실질적으로 동일할 수 있다.

본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000a)는 제2 비교 모드에서 제2 기준 전압(VC2)보다 작아지도록 입력 신호(VIN)로부터 변환된 차전압(VD)에 기초하여 아날로그-디지털 변환을 수행하며, 램프 신호(VF)가 인가되는 경로에 위치하는 용량성 부하가 비교부(1120a)의 입력 단자의 기생 커패시턴스만 존재하므로, 램프 신호 발생기의 구동 커패시턴스를 감소시키고 전력 소모를 감소시키며 동작 속도를 향상시킬 수 있다.

도 9는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터의 동작의 또 다른 예를 나타내는 타이밍도이다.

도 9에 도시된 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터(1000a)의 동작은, 제1 내지 제n 기준 전압들(VC1, ..., VCn)이 n이 증가함에 따라 단위 레벨(dV)만큼 감소하며 램프 신호(VF)는 제2 비교 모드(시간 t4 ~ t6)에서 제2 기준 전압(VC2)으로부터 제1 기준 전압(VC1)까지 일정한 기울기로 증가하는 것을 제외하면, 도 8b에 도시된 아날로그-디지털 컨버터(1000a)의 동작과 실질적으로 동일할 수 있다.

상기 제1 비교 모드의 제1 구간(시간 t1 ~ t2)에서, 아날로그-디지털 컨버터(1000a)는 제1 내지 제n 기준 전압들(VC1, ..., VCn)을 순차적으로 선택함으로써 순차적으로 감소하는 선택 기준 신호(VC)를 생성하고, 선택 기준 신호(VC) 및 입력 신호(VIN)에 기초하여 상기 제2 논리 레벨을 가지는 비교 신호(CS)를 생성한다. 선택 기준 신호(VC)가 입력 신호(VIN)보다 크므로, 제어부(1200)는 비교 신호(CS)의 논리 레벨이 천이되지 않은 것으로 판단하고 선택 기준 신호(VC)를 갱신하기 위한 선택 제어 신호(CONSEL)를 제공하며, 기준 신호 선택부(1300)는 선택 제어 신호(CONSEL)에 기초하여 선택 기준 신호(VC)를 갱신한다. 아날로그-디지털 컨버터(1000a)는 비교 신호(CS)의 논리 레벨이 천이될 때까지 단위 시간(dT)마다 상기 비교 동작, 판단 동작 및 갱신 동작을 반복한다.

시간 t2에서, 선택 기준 신호(VC)가 입력 신호(VIN)보다 작아지게 되며, 이에 따라 비교 신호(CS)는 상기 제1 논리 레벨로 천이된다. 상기 제1 비교 모드의 제2 구간(시간 t2 ~ t3)에서, 선택 기준 신호(VC)는 제k 기준 전압(VCk)으로 유지되며, 제k 기준 전압(VCk)과 입력 전압(VIN)의 차이에 상응하는 잔류 전압(VS)이 커패시터(C)에 저장된다.

시간 t3에서 제1 스위치 제어 신호(CONSW1)는 상기 제2 논리 레벨로 천이되며, 시간 t4에서 제2 스위치 제어 신호(CONSW2)는 상기 제1 논리 레벨로 천이된다. 또한 시간 t4에서, 제2 기준 전압(VC2)이 선택 기준 신호(VC)로 출력되며, 상기 비교기(1120a)의 제1 입력 단자에는 제2 기준 전압(VC2)과 잔류 전압(VS)을 합산하여 생성된 차전압(VD)이 인가된다. 제2 비교 모드의 제1 구간(시간 t4 ~ t5)에서, 비교부(1120a)는 차전압(VD)과 램프 신호(VF)를 비교하며, 상기 제1 논리 레벨을 가지는 비교 신호(CS)를 생성한다. 시간 t5에서, 차전압(VD)과 램프 신호(VF)가 같은 레벨을 가지게 되며, 이에 따라 비교 신호(CS)는 상기 제2 논리 레벨로 천이된다.

도 10은 본 발명의 또 다른 실시예에 따른 아날로그-디지털 컨버터를 나타내는 블록도이다.

도 10을 참조하면, 아날로그-디지털 컨버터(1000b)는 비교 신호 발생부(1100), 제어부(1200) 및 기준 신호 선택부(1300)를 포함한다. 아날로그-디지털 컨버터(1000b)는 디지털 신호 발생부(1400)를 더 포함할 수 있다.

도 10의 아날로그-디지털 컨버터(1000b)는 디지털 신호 발생부(1400)를 더 포함하는 것을 제외하면, 도 3의 아날로그-디지털 컨버터(1000a)와 실질적으로 동일한 구성을 가진다. 즉, 기준 신호 선택부(1300)는 선택 제어 신호(CONSEL)에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 선택 기준 신호(VC)로 출력하고, 비교 신호 발생부(1100)는 제1 비교 모드에서 입력 신호(VIN)를 선택 기준 신호(VC)와 비교하고 제2 비교 모드에서 차전압(VD)을 램프 신호(VF)와 비교하여 비교 신호(CS)를 생성하며, 제어부(1200)는 비교 신호(CS) 및 모드 선택 신호(MS)에 기초하여 선택 제어 신호(CONSEL) 및 스위치 제어 신호(CONSW)를 생성한다. 차전압(VD)은 상기 제2 비교 모드에서 상기 선택 기준 신호(VC)의 전압 레벨인 파인 전압 레벨보다 작아지도록 입력 신호(VIN)를 변환하여 생성된다.

디지털 신호 발생부(1400)는 비교 신호(CS)에 기초하여 클럭 신호(CLK)를 카운트함으로써 입력 신호(VIN)에 상응하는 디지털 신호(DS)를 생성한다. 예를 들어, 디지털 신호 발생부(1400)는 상기 제1 비교 모드의 제1 구간 동안에 클럭 신호(CLK)를 카운트하여 상위 비트들(Most Significant Bits; MSBs)을 계산하고, 상기 제2 비교 모드의 제2 구간 동안에 클럭 신호(CLK)를 카운트하여 하위 비트들(Least Significant Bits; LSBs)을 계산하며, 상기 상위 비트들과 상기 하위 비트들을 합산하여 디지털 신호(DS)를 생성할 수 있다. 디지털 신호(DS)는 아날로그-디지털 컨버터(1000b)가 포함되는 장치 또는 시스템의 디지털 신호 프로세서(Digital Signal Processor; DSP)에 의하여 처리되어 다양한 데이터로 표현될 수 있다.

도 11은 도 10의 아날로그-디지털 컨버터에 포함된 디지털 신호 발생부의 일 예를 나타내는 블록도이다.

도 11을 참조하면, 디지털 신호 발생부(1400a)는 카운터 블록(1410), 제 1 저장 블록(1420), 제 2 저장 블록(1430) 및 덧셈 블록(1440)을 포함할 수 있다.

카운터 블록(1410)은 비교 신호(CS)에 기초하여 클럭 신호(CLK)를 카운트함으로써 상위 비트들(CBS) 및 하위 비트들(FBS)을 계산할 수 있다. 일 실시예에서, 카운터 블록(1410)은 상기 제1 비교 모드 중 비교 신호(CS)가 제1 논리 레벨을 가지는 상기 제1 구간 동안에 클럭 신호(CLK)를 카운트하여 그에 상응하는 상위 비트들(CBS)을 계산할 수 있고, 상기 제2 비교 모드 중 비교 신호(CS)가 제1 논리 레벨을 가지는 상기 제2 구간 동안에 클럭 신호(CLK)를 카운트하여 그에 상응하는 하위 비트들(FBS)을 계산할 수 있다. 다른 실시예에서, 카운터 블록(1410)은 상기 제1 비교 모드 중 비교 신호(CS)가 제2 논리 레벨을 가지는 상기 제2 구간 동안에 클럭 신호(CLK)를 카운트하여 그에 상응하는 상위 비트들(CBS)을 계산할 수 있고, 상기 제2 비교 모드 중 비교 신호(CS)가 제2 논리 레벨을 가지는 상기 제1 구간 동안에 클럭 신호(CLK)를 카운트하여 그에 상응하는 하위 비트들(FBS)을 계산할 수 있다. 상기 제1 논리 레벨은 논리 하이 레벨이고 상기 제2 논리 레벨은 논리 로우 레벨일 수 있다. 또한 예를 들어, 아날로그 입력 신호(VIN)를 8비트의 디지털 신호(DS)로 변환하는 것으로 가정하면, 상기 제1 비교 모드에서는 상위 4비트가 계산될 수 있고, 상기 제2 비교 모드에서는 하위 4비트가 계산될 수 있다.

제1 저장 블록(1420)은 상기 제1 비교 모드에서 상위 비트들(CBS)을 저장하고, 제2 저장 블록(1430)은 상기 제2 비교 모드에서 하위 비트들(FBS)을 저장할 수 있다. 이를 위하여, 아날로그-디지털 컨버터(1000b)는, 상기 제1 비교 모드에서는 카운터 블록(1410) 및 제1 저장 블록(1420)을 활성화시키고, 상기 제2 비교 모드에서는 카운터 블록(1410) 및 제2 저장 블록(1430)을 활성화시킬 수 있다. 예를 들어, 카운트 블록(1410)이 상기 제1 비교 모드의 제1 구간 동안에 클럭 신호(CLK)를 카운트하여 상위 비트들(CBS)을 생성하면, 제1 저장 블록(1420)은 상기 제1 비교 모드의 제1 구간의 종료 시점에서 상위 비트들(CBS)을 저장할 수 있다. 카운트 블록(1410)이 상기 제2 비교 모드의 제2 구간 동안에 클럭 신호(CLK)를 카운트하여 하위 비트들(FBS)을 생성하면, 제2 저장 블록(1430)은 상기 제2 비교 모드의 제2 구간의 종료 시점에서 하위 비트들(FBS)을 저장할 수 있다. 일 실시예에서, 제1 저장 블록(1420)과 제2 저장 블록(1430)은 디지털 신호(DS)의 각각 비트(bit)를 저장할 수 있는 복수의 래치들을 포함할 수 있다.

덧셈 블록(1440)은 제 1 저장 블록(1420)과 제 2 저장 블록(1430)에서 각각 출력되는 상위 비트들(CBS)과 하위 비트들(FBS)을 합산하여 디지털 신호(DS)를 생성할 수 있다.

상술한 바와 같이, 아날로그-디지털 컨버터(1000b)는 디지털 신호(DS)를 상위 비트들(CBS)과 하위 비트들(FBS)로 나누어서, 상기 제1 비교 모드에서는 상위 비트들(CBS)을 계산하고, 상기 제2 비교 모드에서 하위 비트들(FBS)을 계산하는 이중 모드로 연속적인 동작을 수행하기 때문에, 입력 신호(VIN)를 고속으로 디지털 신호(DS)로 변환할 수 있다.

도 12는 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 장치를 나타내는 블록도이다.

도 12를 참조하면, 장치(2000)는 감지부(2010), 아날로그-디지털 컨버터(2040) 및 제어 회로(2020)를 포함한다.

감지부(2010)는 물리량을 감지하여 상기 물리량에 상응하는 아날로그 신호(ANLG)를 발생한다. 아날로그-디지털 컨버터(2040)는 제1 비교 모드에서 아날로그 신호(ANLG)를 선택 기준 신호와 비교하고 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 입력 신호(ANLG)로부터 변환된 차전압을 램프 신호와 비교하여 비교 신호를 생성하며, 상기 비교 신호에 기초하여 아날로그 신호(ANLG)에 상응하는 디지털 신호(DGT)를 발생한다. 아날로그-디지털 컨버터(2040)에 인가되는 기준 전압들 및 램프 전압은 장치(2000)의 내부 또는 외부에 포함된 전압 발생 회로로부터 제공될 수 있다. 아날로그-디지털 컨버터(2040)는, 도 1, 3 및 10에 도시된 아날로그-디지털 컨버터들(1000, 1000a, 1000b) 중 하나일 수 있으며, 상술한 바와 같이 비교 신호 발생부(1100) 및 제어부(1200)를 이용하여 데이터 변환 동작을 수행할 수 있다. 제어 회로(2020)는 감지부(2010) 및 아날로그-디지털 컨버터(2040)의 동작 타이밍을 제어한다.

감지부(2010)는 빛의 세기, 음향의 세기, 시간 등과 같은 유효한 임의의 물리량을 감지하여 이를 전기적인 신호인 아날로그 신호(ANLG)로 변환하여 출력하고, 이러한 감지부(2010)를 포함하는 장치(2000)는 전하 결합 소자 (Charge Coupled Device) 이미지 센서 및 시모스(CMOS; Complementary Metal Oxide Semiconductor) 이미지 센서와 같은 이미지 센서, 이를 포함하는 디지털 카메라, 소음 측정기, 컴퓨팅 시스템 등과 같은 다양한 전자 장치 및 시스템일 수 있다. 실시예에 따라서, 장치(2000)는 디지털 신호(DGT)를 수신하여 이를 처리하는 디지털 신호 프로세서(DSP; Digital Signal Processor)(2030)를 더 포함할 수 있으며, 디지털 신호 프로세서(2030)는 장치(2000)의 외부에 구현될 수도 있다.

본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 장치(2000)는 제2 비교 모드에서 차전압에 기초하여 아날로그-디지털 변환을 수행함으로써, 구동 커패시턴스를 감소시키고 전력 소모를 감소시키며 동작 속도를 향상시킬 수 있다.

이하에서는, 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 이용하여 구현될 수 있는 다양한 전자 장치 중에서 이미지 센서 및 상관 이중 샘플링 방법에 대하여 더욱 상세히 설명하기로 한다.

도 13 내지 도 16은 본 발명의 일 실시예에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서들을 나타내는 블록도들이다.

도 13을 참조하면, 이미지 센서(2100)는 픽셀 어레이(2110), 드라이버/어드레스 디코더(2120), 제어 회로(2130), 전압 발생 회로(2140), 카운터부(2150), 상관 이중 샘플링부(2160), 아날로그-디지털 변환부(2170), 및 래치부(2180)를 포함하여 구현될 수 있다.

영상 기기 분야에서, 물리량으로서 입사광을 감지하는 CCD형 혹은 CMOS형 이미지 센서가 촬상 장치로서 사용되고 있으며, 도 13의 이미지 센서(2100)는 이러한 CCD 이미지 센서 또는 CMOS 이미지 센서일 수 있다.

CMOS 이미지 센서의 일례를 통해 살펴보면, 픽셀 어레이(2110)는 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호를 생성하는 복수의 단위 픽셀들을 구비한다. 즉, 픽셀 어레이(2110)는 단위 구성 요소(예를 들어, 단위 픽셀(pixel))에 의해 입사광을 전기적인 아날로그 픽셀 신호로 변환하여 출력한다. APS(Active Pixel Sensor) 또는 게인 셀(gain cell)이라고 지칭되는 이미지 센서에서는 단위 픽셀의 배열을 포함하는 화소부에 대하여 어드레스 제어를 하여 임의로 선택된 개개의 단위 픽셀로부터 상기 픽셀 신호가 판독되도록 하고 있다. APS는 어드레스 제어형의 촬상 장치의 일례라 할 수 있으며, 드라이버/어드레스 디코더(2120)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(2130)는 이미지 센서(2100)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호들을 발생한다.

픽셀 어레이(2110)로부터 판독된 아날로그의 픽셀 신호는, 카운터부(2150), 아날로그-디지털 변환부(2170) 및 래치부(2180) 등으로 구현된 아날로그-디지털 변환 회로에 의해 디지털 신호로 변환된다. 상기 픽셀 신호는 일반적으로 칼럼(column) 단위로 출력되어 처리되며, 이를 위하여 상관 이중 샘플링부(2160), 아날로그-디지털 변환부(2170) 및 래치부(2180)는 각각 칼럼 단위로 구비된 복수의 CDS 블록(2161)들, 아날로그-디지털 컨버터(2171)들 및 래치(2181)들을 포함할 수 있다.

픽셀 어레이(2110)로부터 출력되는 아날로그 픽셀 신호는 각 화소마다 FPN(Fixed Pattern Noise) 등의 픽셀 고유의 특성 차이에 의한 편차 및/또는 픽셀로부터 전압 신호를 출력하기 위한 로직의 특성 차이에 편차가 있기 때문에 리셋 성분에 따른 신호 전압과 신호 성분에 따른 신호 전압의 차를 취함으로써 유효한 신호 성분을 추출할 필요가 있다. 이와 같이 픽셀을 초기화하였을 때의 리셋 성분 및 신호 성분(즉 이미지 신호 성분)을 구하고 그 차이를 유효한 신호 성분으로 추출하는 것을 상관 이중 샘플링(Correlated Double Sampling; CDS)이라고 한다.

상관 이중 샘플링부(2160)는 커패시터, 스위치 등을 이용하여 리셋 성분을 나타내는 아날로그 리셋 신호와 포토 다이오드 등을 통하여 감지된 신호 성분을 나타내는 아날로그 픽셀 신호의 차이를 구하여 아날로그 더블 샘플링(Analog Double Sampling; ADS)을 수행하고 유효한 신호 성분에 상응하는 아날로그 전압을 출력한다. 아날로그-디지털 변환부(2170)는 상관 이중 샘플링부(2160)로부터 칼럼 단위로 출력되는 아날로그 입력 신호와, 전압 발생 회로(2140)로부터 제공되는 기준 전압들로부터 생성된 선택 기준 신호 및 램프 신호에 기초하여 유효한 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 카운터부(2150)는 비트 신호들을 출력하여 각각의 래치(2181)에 공통으로 제공하며, 래치부(2180)는 각 비교 신호의 천이 시점에 응답하여 카운터부(2150)로부터 출력되는 상기 비트 신호들을 래치하고, 래치된 디지털 신호를 칼럼 단위로 출력한다.

아날로그-디지털 컨버터(2171)는 본 발명의 일 실시예에 따른 2-스텝 싱글 슬로프 방식의 아날로그-디지털 컨버터로 구현된다. 상술한 바와 같이, 아날로그-디지털 컨버터(1000)는 도 1 및 3에 도시된 아날로그-디지털 컨버터들(1000, 1000a) 중 하나일 수 있으며, 제1 비교 모드에서 아날로그 입력 신호를 선택 기준 신호와 비교하고 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 아날로그 입력 신호로부터 변환된 차전압을 램프 신호와 비교하여 비교 신호를 생성한다. 아날로그-디지털 컨버터(1000)는, 상술한 바와 같이 비교 신호 발생부(1100) 및 제어부(1200)를 이용하여 비교 동작 및 데이터 변환 동작을 수행할 수 있다.

도 13을 참조하여 본 발명의 실시예들에 따른 아날로그-디지털 컨버터가 아날로그 더블 샘플링을 수행하는 이미지 센서(2100)에 이용되는 것을 설명하였으나, 도 14 및 도 15를 참조하여 후술하는 바와 같이 아날로그-디지털 컨버터는 디지털 더블 샘플링(Digital Double Sampling; DDS)을 수행하는 이미지 센서에도 이용될 수 있다. 디지털 더블 샘플링은 화소를 초기화하였을 때의 리셋 성분에 대한 아날로그 신호 및 신호 성분에 대한 아날로그 신호를 각각 디지털 신호로 변환한 후에 두 개의 디지털 신호의 차이를 유효한 신호 성분으로 추출하는 것을 말한다.

도 14를 참조하면, 이미지 센서(2200)는 픽셀 어레이(2210), 드라이버/어드레스 디코더(2220), 제어 회로(2230), 전압 발생 회로(2240), 카운터부(2250), 아날로그-디지털 변환부(2270) 및 래치부(2280)를 포함하여 구현될 수 있다.

도 13의 이미지 센서(2100)와 비교하여 도 14의 이미지 센서(2200)의 래치부(2280)는 디지털 더블 샘플링을 수행하기 위한 구성을 갖는다. 칼럼 단위로 구비된 각각의 래치(2281)는 제1 래치(2282) 및 제2 래치(2283)를 포함한다. 픽셀 어레이(2210)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력한다. 제1 샘플링 과정에서 아날로그-디지털 변환부(2270)는 리셋 성분을 나타내는 제1 아날로그 신호와, 전압 발생 회로(2240)로부터 제공되는 기준 전압들로부터 생성된 선택 기준 신호, 및 램프 신호에 기초하여 리셋 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 카운터부(2250)는 비트 신호들을 출력하여 각각의 래치(2281)에 공통으로 제공하며, 각각의 래치(2281)는 각 비교 신호의 천이 시점에 응답하여 카운터부(2250)로부터 출력되는 비트 신호들을 래치하여 리셋 성분에 관한 디지털 신호를 제1 래치(2282)에 저장한다.

제2 샘플링 과정에서 아날로그-디지털 변환부(2270)는 이미지 신호 성분을 나타내는 제2 아날로그 전압과, 전압 발생 회로(2240)로부터 제공되는 기준 전압들로부터 생성된 선택 기준 신호, 및 램프 신호에 기초하여 이미지 신호 성분에 따른 각각의 천이 시점을 갖는 비교 신호들을 칼럼 단위로 출력한다. 래치부(2280)는 각 비교 신호의 천이 시점에 응답하여 카운터부(2250)로부터 출력되는 비트 신호들을 래치하여 이미지 신호 성분에 관한 디지털 신호를 제2 래치(2283)에 저장한다. 제1 래치(2282) 및 제2 래치(2283)에 저장된 디지털 신호들은 논리 연산을 수행하는 내부 회로에 제공되어 유효한 이미지 신호 성분을 나타내는 값들이 계산되고, 이와 같은 방식으로 디지털 더블 샘플링이 수행될 수 있다.

아날로그-디지털 컨버터(2271)는 본 발명의 일 실시예에 따른 2-스텝 싱글 슬로프 방식의 아날로그-디지털 컨버터로 구현된다. 상술한 바와 같이, 아날로그-디지털 컨버터(1000)는 도 1 및 3에 도시된 아날로그-디지털 컨버터들(1000, 1000a) 중 하나일 수 있으며, 비교 신호 발생부(1100) 및 제어부(1200)를 포함한다.

도 13 및 도 14를 참조하여 공통의 카운터부를 이용하여 상관 이중 샘플링을 수행하는 이미지 센서(2100, 2200)에 대하여 설명하였으나, 이미지 센서는 고속 동작을 위하여 칼럼 단위로 구비된 복수의 카운터들을 포함하여 구현될 수도 있다. 이하에서는 칼럼 단위로 구비된 복수의 카운터들을 포함하는 이미지 센서에 대해 설명한다.

도 15를 참조하면, 이미지 센서(2300)는 픽셀 어레이(2310), 드라이버/어드레스 디코더(2320), 제어 회로(2330), 전압 발생 회로(2340), 카운터부(2350) 및 아날로그-디지털 변환부(2370)를 포함하여 구현될 수 있다.

픽셀 어레이(2310)는 입사광을 감지하여 상기 입사광에 상응하는 전기적인 픽셀 신호를 생성하는 복수의 단위 픽셀들을 구비한다. 드라이버/어드레스 디코더(2320)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(2330)는 이미지 센서(2300)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호를 생성한다.

픽셀 어레이(2310)로부터 판독된 아날로그의 픽셀 신호는, 아날로그-디지털 변환부(2370) 및 카운터부(2350)로 구현된 아날로그-디지털 변환 회로에 의해 디지털 신호로 변환된다. 픽셀 신호는 칼럼 단위로 출력되어 처리되며 이를 위하여 아날로그-디지털 변환부(2370) 및 카운터부(2350)는 각각 칼럼 단위로 구비된 복수의 아날로그-디지털 컨버터(2371)들 및 복수의 카운터(2351)들을 포함할 수 있다. 이와 같이 칼럼 단위로 구비된 복수의 신호 처리 수단을 이용하여 1행 분의 픽셀 신호들을 동시에 병렬적으로 처리함으로써, 이미지 센서(2300)는 대역 성능이나 노이즈의 측면에서 향상된 성능을 갖고 고속 동작이 가능하게 된다.

픽셀 어레이(2310)는 상관 이중 샘플링을 위한 리셋 성분을 나타내는 제1 아날로그 신호 및 이미지 신호 성분을 나타내는 제2 아날로그 신호를 순차적으로 출력하고, 제1 아날로그 신호 및 제2 아날로그 신호에 기초하여 아날로그-디지털 변환부(2370) 및 카운터부(2350)로 구현된 아날로그-디지털 변환 회로는 디지털적으로 상관 이중 샘플링, 즉 디지털 더블 샘플링을 수행한다.

아날로그-디지털 컨버터(2371)는 본 발명의 일 실시예에 따른 2-스텝 싱글 슬로프 방식의 아날로그-디지털 컨버터로 구현된다. 상술한 바와 같이, 아날로그-디지털 컨버터(1000)는 도 1 및 3에 도시된 아날로그-디지털 컨버터들(1000, 1000a) 중 하나일 수 있으며, 비교 신호 발생부(1100) 및 제어부(1200)를 포함한다.

도 16을 참조하면, 이미지 센서(2400)는 픽셀 어레이(2410), 드라이버/어드레스 디코더(2420), 제어 회로(2430), 전압 발생 회로(2440), 상관 이중 샘플링부(2460), 아날로그-디지털 컨버터(2470) 및 멀티플렉서(2490)를 포함하여 구현될 수 있다.

도 13 내지 도 15에는 칼럼 별로 아날로그-디지털 변환 동작이 수행되는 이미지 센서들(2100, 2200, 2300)이 도시되어 있으나, 도 16의 이미지 센서(2400)는 각 칼럼의 아날로그 신호를 순차적으로 디지털 신호로 변환하는 하나의 아날로그-디지털 컨버터(2470)를 사용할 수 있다.

픽셀 어레이(2410)는 입사광을 감지하여 상기 입사광에 상응하는 전기적인 픽셀 신호를 생성하는 복수의 단위 픽셀들을 구비한다. 드라이버/어드레스 디코더(2420)는 행 및/또는 열 단위로 픽셀 어레이의 동작을 제어하기 위하여 구비된다. 제어 회로(2430)는 이미지 센서(2400)의 각 구성 요소의 동작 타이밍을 제어하기 위한 제어 신호를 생성한다.

상관 이중 샘플링부(2460)는 복수의 CDS 블록(2461)들을 포함하며, 픽셀 어레이(2410)로부터 출력된 리셋 성분을 나타내는 제1 아날로그 신호와 입사광에 상응하는 이미지 신호 성분을 나타내는 제2 아날로그 신호를 이용하여 아날로그 더블 샘플링을 수행하고 유효한 신호 성분에 상응하는 아날로그 신호를 각 칼럼마다 출력한다. 멀티플렉서(2490)는 칼럼 라인들을 통하여 전달된 유효한 신호 성분에 상응하는 아날로그 신호들을 순차적으로 출력한다. 아날로그-디지털 컨버터(2470)는 각 아날로그 신호들을 디지털 신호로 변환한다.

이미지 센서(2400)는 하나의 아날로그-디지털 컨버터(2470)를 채용하여 복수의 칼럼 라인들을 통한 출력 신호를 변환함으로써, 회로 면적을 감소시킬 수 있다.

상술한 바와 같이, 본 발명의 실시예들에 따른 아날로그-디지털 컨버터는 램프 신호 발생기의 구동 커패시턴스를 감소시키고 전력 소모를 감소시키며 동작 속도를 향상시킬 수 있으므로, 고화소의 이미지 센서에 널리 적용될 수 있다. 따라서 본 발명의 실시예들에 따른 아날로그-디지털 컨버터를 포함하는 이미지 센서는 단위 픽셀들의 개수 및 프레임 레이트(frame rate)가 증가하거나, 또는 비트 해상도(bit resolution)가 증가하더라도, 소비 전력을 상대적으로 적게 소모면서도 신호 변환 시간을 크게 감소시킬 수 있으며, 고품질의 이미지를 생성할 수 있다.

도 17은 도 13 내지 도 16의 이미지 센서를 포함하는 시스템을 나타내는 도면이다.

도 17을 참조하면, 시스템(3000)은 프로세서(3100), 메모리 장치(3200), 저장 장치(3300), 이미지 센서(3400), 입출력 장치(3500) 및 전원 장치(3600)를 포함할 수 있다. 한편, 도 17에는 도시되지 않았지만, 시스템(3000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(3100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라서, 프로세서(3100)는 마이크로프로세서(microprocessor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(3100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(3200), 저장 장치(3300) 및 입출력 장치(3500)에 연결되어 통신을 수행할 수 있다. 실시예에 따라서, 프로세서(3100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(3200)는 시스템(3000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(3200)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 등과 같은 휘발성 메모리 장치 및 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치를 포함할 수 있다.

저장 장치(3300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(3500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(3600)는 시스템(3000)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(3400)는 도 13 내지 도 16의 이미지 센서들(2100, 2200, 2300, 2400) 중 하나일 수 있다. 이미지 센서(3400)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(3100)와 연결되어 통신을 수행할 수 있다. 상술한 바와 같이, 이미지 센서(3400)는 본 발명의 실시예들에 따른 아날로그-디지털 컨버터(1000)들을 포함할 수 있으며, 이러한 아날로그-디지털 컨버터(1000)는 제1 비교 모드에서는 입력 신호(VIN) 및 선택 기준 신호(VC)에 기초하여 아날로그-디지털 변환을 수행하고 입력 신호(VIN)에 상응하는 잔류 전압을 저장하며, 제2 비교 모드에서는 하나의 램프 신호(VF) 및 파인 전압 레벨보다 작아지도록 입력 신호(VIN)로부터 변환된 차전압(VD)에 기초하여 아날로그-디지털 변환을 수행하기 때문에, 램프 신호 발생기의 구동 커패시턴스를 감소시키고 노이즈 및 전력 소모를 감소시키며 동작 속도를 향상시킬 수 있다. 실시예에 따라서, 이미지 센서(3400)는 프로세서(3100)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다. 한편, 시스템(3000)은 이미지 센서를 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다.

본 발명은 아날로그 신호를 디지털 신호로 변환하는 신호 변환 장치 및 시스템에 이용될 수 있으며, 특히 이미지 센서 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 디지털 카메라, 3차원 카메라, 휴대폰, PDA, 스캐너, 차량용 네비게이션, 비디오 폰, 감시 시스템, 자동 포커스 시스템, 추적 시스템, 동작 감지 시스템, 이미지 안정화 시스템 등에 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

1. 스위치 제어 신호에 기초하여, 제1 비교 모드에서 입력 신호를 선택 기준 신호와 비교하고 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 상기 입력 신호로부터 변환된 차전압을 램프 신호와 비교하여 비교 신호를 생성하는 비교 신호 발생부; 및
   상기 비교 신호 및 모드 선택 신호에 기초하여 상기 스위치 제어 신호를 생성하는 제어부를 포함하는 아날로그-디지털 컨버터.
2. 제 1 항에 있어서,
   상기 비교 신호 발생부는 상기 제1 비교 모드에서 상기 입력 신호를 상기 선택 기준 신호와 코스(coarse) 비교하여 상기 비교 신호를 생성하며, 상기 코스 비교 결과 발생되고 상기 입력 신호에 상응하는 잔류 전압을 저장하는 것을 특징으로 하는 아날로그-디지털 컨버터.
3. 제 2 항에 있어서,
   상기 잔류 전압은 상기 제1 비교 모드에서 상기 비교 신호가 천이되는 시점의 상기 선택 기준 신호의 전압 레벨과 상기 입력 신호의 전압 레벨의 차이에 상응하는 것을 특징으로 하는 아날로그-디지털 컨버터.
4. 제 2 항에 있어서,
   상기 비교 신호 발생부는 상기 제2 비교 모드에서 상기 선택 기준 신호에서 상기 잔류 전압을 차감하여 상기 차전압을 생성하고, 상기 차전압과 상기 램프 신호를 파인(fine) 비교하여 상기 비교 신호를 생성하는 것을 특징으로 하는 아날로그-디지털 컨버터.
5. 제 4 항에 있어서,
   상기 선택 기준 신호는 상기 제1 비교 모드에서 초기 전압 레벨부터 단위 레벨만큼 순차적으로 증가하거나 감소하는 레벨을 가지고, 상기 제2 비교 모드에서 파인 전압 레벨을 가지며,
   상기 차전압은 상기 초기 전압 레벨과 상기 파인 전압 레벨 사이의 레벨을 가지는 것을 특징으로 하는 아날로그-디지털 컨버터.
6. 제 1 항에 있어서, 상기 비교 신호 발생부는,
   상기 스위치 제어 신호에 기초하여, 동작 모드에 따라 상기 입력 신호와 상기 차전압 중 하나를 선택적으로 제공하고 상기 선택 기준 신호와 상기 램프 신호 중 하나를 선택적으로 제공하는 입력부; 및
   상기 입력부의 출력들을 비교하여 상기 비교 신호를 생성하는 비교부를 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
7. 제 6 항에 있어서, 상기 입력부는,
   제1 스위치 제어 신호에 기초하여 상기 제1 비교 모드에서 상기 입력 신호를 상기 비교부에 제공하는 제1 입력 블록; 및
   제2 스위치 제어 신호에 기초하여, 상기 제1 비교 모드에서 상기 입력 신호에 상응하는 잔류 전압을 저장하고 상기 선택 기준 신호를 상기 비교부에 제공하며, 상기 제2 비교 모드에서 상기 선택 기준 신호에서 상기 잔류 전압을 차감하여 상기 차전압을 생성하고 상기 차전압 및 상기 램프 신호를 상기 비교부에 제공하는 제2 입력 블록을 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
8. 제 1 항에 있어서, 상기 제어부는 상기 비교 신호 및 상기 모드 선택 신호에 기초하여 선택 제어 신호를 더 생성하고,
   상기 선택 제어 신호에 기초하여 복수의 기준 전압들 중에서 하나를 선택하여 상기 선택 기준 신호로 출력하는 기준 신호 선택부를 더 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
9. 제 1 항에 있어서,
   상기 비교 신호에 기초하여 클럭 신호를 카운트함으로써 상기 입력 신호에 상응하는 디지털 신호를 생성하는 디지털 신호 발생부를 더 포함하는 것을 특징으로 하는 아날로그-디지털 컨버터.
10. 입사광을 감지하여 상기 입사광에 상응하는 픽셀 신호를 생성하는 복수의 단위 픽셀들을 구비하는 픽셀 어레이;
    상기 픽셀 신호, 선택 기준 신호 및 램프 신호에 기초하여 상기 픽셀 신호에 상응하는 디지털 신호를 생성하는 아날로그-디지털 컨버터; 및
    상기 픽셀 어레이 및 상기 아날로그-디지털 컨버터의 동작을 제어하는 제어 회로를 포함하고,
    상기 아날로그-디지털 컨버터는,
    스위치 제어 신호에 기초하여, 제1 비교 모드에서 상기 픽셀 신호를 상기 선택 기준 신호와 비교하고, 제2 비교 모드에서 파인 전압 레벨보다 작아지도록 상기 픽셀 신호로부터 변환된 차전압을 상기 램프 신호와 비교하여 비교 신호를 생성하는 비교 신호 발생부; 및
    상기 비교 신호 및 모드 선택 신호에 기초하여 상기 스위치 제어 신호를 생성하는 제어부를 포함하는 이미지 센서.

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