KR101565551B1 - 플립칩 실장체 및 상기 플립칩 실장 방법 - Google Patents
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Abstract
금속 범프와 솔더 범프 사이의 경계에서 보이드(void) 현상이 발생하지 않은 저온의 확산층을 갖는 플립칩 실장체 및 상기 플립칩 실장 방법을 제공하는 것을 목적으로 한다.
따라서, 플립칩 실장체는 반도체 칩과, 금속 범프와, 배리어층과, 기판과, 솔더 범프를 구비한다. 범프는 반도체 칩의 일면에 형성된다. 배리어층은 금속 범프 외면에 얇게 형성된 것으로, 일부가 취약하고, 이 취약한 부분으로 금속 범프의 금속이 확산된다. 기판은 반도체 칩과 대응되게 배치된다. 솔더 범프는 기판의 일면에 배리어층과 접하도록 형성된 것으로, 적어도 일부는 상기의 취약한 부분을 통해 솔더 범프의 금속이 확산된다. 따라서, 비교적 낮은 온도에서 금속 범프와 솔더 범프의 일부에 금속 확산층이 형성된다.
플립칩 범프, 얇은 배리어층, 저온 확산, 보이드 없는 확산층
Description
본 발명은 반도체 소자의 실장 구조 중 플립칩 구조를 가진 플립칩 실장체 및 상기 플립칩 실장 방법에 관한 것이다.
최근의 반도체 산업은 각종 전자 제품의 크기가 소형화되는 추세에 따라, 소형이면서도 고집적의 반도체 패키지를 제조하여 한정된 크기의 기판에 보다 많은 수의 반도체 칩을 실장시키기 위한 다양한 연구가 진행되고 있다.
이러한 반도체 소자의 실장 기술로 플립 칩 실장 기술이 많이 적용되고 있다. 플립 칩 실장 기술은 도전성 재질의 솔더 범프를 이용하여 반도체 칩을 기판에 직접 실장하는 기술로서, 기판과 반도체 칩의 접속 길이를 최소화시킬 수 있기 때문에, 전기적 특성이 우수하다는 장점들을 가지고 있다.
이러한 플립 칩 실장 기술에 의하여 형성되는 플립 칩 실장 구조가 한국공개특허공보 제2003-0047514호 등에 개시되어 있다.
즉, 기판에 솔더 범프들이 형성되고, 반도체 칩에는 상기 각각의 솔더 범프에 대응되는 금속 범프들이 형성되어, 상기 솔더 범프와 금속 범프를 접합시키게 된다.
그런데, 이와 같은 종래기술에 따른 플립 칩 실장 구조는, 솔더 범프와 금속 범프가 접합되는 과정에서 상기 금속 범프의 구리(Cu) 또는 금(Au) 성분이 솔더 범프로 확산되어서, 상기 금속 범프와 솔더 범프 사이의 경계면에서 보이드(void) 현상이 발생하게 된다. 이러한 보이드 현상으로 크랙이 발생하게 되고, 이로 인하여 플립칩의 신뢰성에 문제가 발생하게 된다.
따라서, 본 발명은 금속 범프와 솔더 범프 사이의 경계에서 보이드(void) 현상이 발생하지 않은 저온의 확산층이 있는 구조를 가진 플립칩 실장체 및 상기 플립칩 실장 방법을 제공하는 것을 목적으로 한다.
따라서 본 발명의 실시예에 따른 플립칩 실장체는 반도체 칩과, 금속 범프와, 배리어층과, 기판과, 솔더 범프를 구비한다.
금속 범프는 상기 반도체 칩의 일면에 형성된다. 배리어층은 상기 금속 범프 외면에 얇게 형성된 것으로, 일부가 취약하고, 상기 취약한 부분으로 비교적 낮은 온도에서 상기 금속 범프의 금속이 확산 형성된다. 기판은 상기 반도체 칩과 대응되게 배치된다. 솔더 범프는 상기 기판의 일면에 상기 배리어층과 접하도록 형성된 것으로, 적어도 일부는 상기 취약한 부분을 통한 금속 범프의 금속 원자가 확산 형성된다.
이 경우, 상기 솔더 범프층의 솔더는 주석(Sn)을 포함하고, 상기 금속 범프층의 금속 원자는 금(Au) 또는 구리(Cu)이며, 상기 배리어층의 주 소재는 니켈(Ni)일 수 있다.
또한, 상기 배리어층의 두께는 1 내지 3μm 인 것이 바람직하다.
한편, 본 발명의 다른 측면에 따른 플립칩 실장 방법은, 솔더 범프가 형성된 기판을 제공하는 단계와, 금속 범프가 형성된 반도체 칩을 제공하는 단계와, 상기 금속 범프층 외면에 1 내지 3μm의 배리어층을 형성시키는 단계와, 상기 반도체 칩의 배리어층과, 상기 기판의 솔더 범프 사이를 본딩시키면서 상기 금속 범프와 솔더 범프의 금속 원자가 상기 배리어층의 취약한 부분을 통하여 상기 솔더범프와 금속 범프 일부에 상호 확산 형성되도록 하는 단계를 포함한다. 이 확산 형성층으로 인해 배리어층이 파열된다.
이 경우, 상기 반도체 칩과, 상기 기판 사이의 공정 온도는 180℃ 내지 280℃ 범위 내에서 이루어지는 것이 바람직하다.
이 경우, 상기 금속 범프 외면에 배리어층을 형성시키는 단계는, 상기 금속 범프 상에 무전해 니켈 도금하여 이루어지는 것이 바람직하다.
본 발명에 따르면, 금속 범프와 솔더 범프 사이에 존재하는 얇은 배리어층의 취약한 부분을 통한 제한된 확산이 비교적 낮은 온도에서 일어나서 금속간화합물과 보이드 형성 없이 확산층을 형성한다. 확산층은 물리적, 전기적 특성이 우수하여 특히 전자이동(electro-migration)에 유리하다.
또한, 상기 배리어층의 두께가 얇으므로, 플립칩 실장체의 전기적 특성이 우수하게 되고 도금시간이 단축된다.
도 1은 본 발명의 일 측면에서 바람직한 실시예에 따른 플립칩(flip chip) 실장체의 리플로우(reflow) 직전의 상태를 도시한 단면도이고, 도 2는 본 발명의 일 측면에서 바람직한 실시예에 따른 플립칩(flip chip) 실장체의 리플로 우(reflow) 후의 상태를 도시한 단면도이다. 도 1 및 도 2에 도시된 바와 같이, 본 발명에 따른 플립칩 실장체(1)는 기판(10)과, 솔더 범프(solder bump)(20)와, 배리어층(barrier layer)(50)과, 반도체 칩(30)과, 금속 범프(40)를 구비한다.
기판(10)은 기판 몸체(12)와, 기판 패드(14)를 구비한다. 기판 몸체(12)는 절연성 소재로 이루어지며, 일정 두께를 갖는다. 기판 패드(14)는 기판 몸체(12)의 적어도 일면에 형성된다. 기판(10)은 절연성 보호층(16)을 더 구비할 수 있다. 상기 절연성 보호층은 복수개의 기판 패드(14)들을 제외한 기판 몸체(12)의 상부면을 덮어 보호한다. 상기 절연성 보호층(16)에 의해 외부로 노출되는 복수개의 기판 패드(14)들은 기판 몸체(12)의 일면에 규칙적으로 배열될 수 있다.
솔더 범프(20)는 상기 기판(10)의 적어도 일면에 형성된다. 이 경우, 상기 솔더 범프(20)는 복수개의 기판 패드(14)들 상에 각각 형성되며, 상기 절연성 보호층(16)의 두께보다 높게 배치된다. 이러한 솔더 범프(20)의 소재로는 주석(Sn)과 납(Pb)을 포함하는 전형적인 솔더(21)이 가능하며, 또한 무연 솔더 등도 가능하다.
반도체 칩(30)은 기판(10)에 대응 배치된다. 상기 반도체 칩(30)에는 복수개의 금속 범프(40)들이 형성되어 있다. 이러한 반도체 칩(30)은 칩 몸체(32), 칩 패드(34) 및 불활성층(36)을 더 포함할 수 있다.
칩 몸체(32)는 실리콘(Si) 소재로 이루어지며, 내부에 집적 회로가 형성되어 있다. 칩 패드(34)는 외부와의 전기적 연결을 위하여 칩 몸체(32)의 상기 기판과 인접하는 면에 형성된다. 불활성층(36)은 복수개의 칩 패드(34)들을 제외한 칩 몸체(32)의 외면을 덮어 보호한다. 이러한 칩 패드(34)는 통상적으로 알루미늄(Al)으 로 이루어지며, 불활성층(36)은 실리콘 질화막, 실리콘 산화막, 폴리이미드(polyimide) 등으로 이루어진다.
이 때, 칩 몸체(32) 일면의 칩 패드(34)의 배치 형태는 기판(10) 일면의 솔더 범프(20)의 배치 형태, 즉, 기판 패드(14)의 배치 형태에 대응된다.
금속 범프(40)는 복수개의 칩 패드(34)들 상에 각각 형성된다. 이 때, 금속 범프(40)의 높이는 불활성층(36)보다 높게 형성된다. 이러한 금속 범프(40)는, 예컨대 구리(Cu) 또는 금(Au) 등의 전도성 금속(41)으로 이루어지며, 전해도금(electroplating) 또는 스터드 범핑(stud bumping) 등의 방법을 이용하여 형성된다.
상기 금속 범프(40)와 솔더 범프(20) 사이에는 배리어층(50)이 개재된다. 이러한 배리어층(50)은 금속 범프(40)와 솔더 범프(20)의 금속 원자가 상호 확산하는 것을 차단하는 확산 방지의 역할을 한다. 이 때, 배리어층(50)은, 예컨대 니켈(Ni) 등의 물질로 이루어지며, 전해도금 또는 무전해 도금 방법을 이용하여 상기 금속 범프 상에 형성될 수 있다.
이 경우, 상기 배리어층(50)을 두껍게, 예를 들어 3μm 이상으로, 형성시키는 경우, 배리어층의 취약 부분이 근본적으로 봉쇄된다.
따라서, 본 발명은 상기 배리어층(50)을 소정 두께 이하로 얇게 형성시킨다. 이에 따라서 완성된 플립칩 실장체의 경우, 상기 배리어층(50)이 그 일부가 취약하고, 상기 취약한 부분으로 상기 금속 범프(40)의 금속 원자(41)와 상기 솔더범프(20)의 솔더 원자(21)가 상호 확산 형성되도록 한다. 이 경우, 상기 배리어 층(50)의 두께는 1 내지 3μm로 할 수 있다.
본 발명에 따르면, 배리어층(50)의 두께가 얇다. 이로 인하여, 금속 범프(40)와 솔더 범프(20) 사이를 본딩하기 위하여 열 압착시 또는 리플로우시에, 배리어층(50)의 취약한 부분을 통하여 금속 범프(40)의 금속 원자(41)가 솔더 범프(20)의 일부로 확산된다. 이와 더불어 금속 범프(40)의 일부에는 상기 취약한 부분을 통하여 상기 솔더 범프(20)의 솔더(21)가 투입되어 확산될 수 있다.
이에 따라서 도 2에 도시된 바와 같이, 금속 범프(40)의 일부는 금속 원자와 상기 확산된 솔더 원자를 포함하는 확산층(42)을 형성하고, 배리어층(50)은 금속 범프에 확산 형성된 부분의 부피 변화로 배리어층의 취약 부분(52)을 통해 파열이 되고, 솔더 범프(20)층의 일부는 상기 금속 원자와 솔더 원자를 포함하는 금속 확산층(22)을 가지게 된다.
이 경우, 상기 배리어층(50)이 얇은 두께로 존재하고, 파열틈(52) 사이로만 빈 공간없이 금속 원자(22)가 확산되게 함으로써, 금속 범프(40)와 솔더 범프(20) 사이의 경계면에서 보이드(void) 현상이 발생하지 않는다.
상기 배리어층(50)의 파열 틈(52)에는, 상기 금속 범프(40)의 금속 원자(41)와 함께, 상기 솔더 범프(20)의 솔더 원자(21)가 함께 형성될 수 있다.
또한, 상기 금속 범프(40)의 일부에는, 상기 배리어층(50)의 파열 틈을 통하여 상기 솔더 범프(20)의 솔더 원자(21)가 확산 형성된 금속간화합물(intermetalic compound)층(42)이 형성될 수 있다.
한편, 상기 솔더 범프(20)의 솔더 원자(21)는 주석(Sn)을 포함하고, 상기 금 속 범프(40)층의 금속 원자(41)은 금(Au) 또는 구리(Cu)이며, 상기 배리어층(50)의 주 소재는 니켈(Ni)일 수 있다.
이에 따라서, 솔더 범프(20)의 일부에 형성된 금속간화합물은 Au-Sn 또는 Cu-Sn로 이루어질 수 있다.
한편, 상기 배리어층(50)은 얇은 두께를 가진 Ni층으로 P-고농도(rich)층(55)을 더 구비할 수 있다. 상기 Ni층 또는 Ni-P(고농도)층(55)은 금속 범프(40)의 금속 성분, 예컨대 구리(Cu) 또는 금(Au) 중에 어느 하나의 성분이 솔더 범프(20)로 침투되는 것을 차단하는 확산 방지의 역할을 한다. 아울러 솔더 범프(20)의 금속 성분이 금속 범프(40)로 확산 침투하는 것을 차단한다.
도 3은 본 발명의 다른 측면에서, 상기 플립칩 실장체의 플립칩 실장 방법의 각 단계를 도시한 흐름도이다.
도 2 및 3에 도시된 바와 같이, 플립칩 실장 방법은, 솔더 범프(20)가 형성된 기판(10)을 제공하는 단계(S10)와, 금속 범프(40)가 형성된 반도체 칩(30)을 제공하는 단계(S21)와, 상기 금속 범프(40)층 외면에 배리어층(50)을 형성시키는 단계(S22)와, 상기 반도체 칩(30)의 배리어층(50) 및 상기 기판(10)의 솔더 범프(20) 사이를 열 압착 또는 리플로우 시켜서, 상기 솔더 범프(20)의 금속이 상기 배리어층(50)의 취약한 부분을 통하여 상기 금속 범프(40) 일부에 확산 형성되도록 하는 단계(S30)를 포함한다.
상기 배리어층(50)을 형성시키는 단계에서, 상기 배리어층(50)을 1 내지 3μm로 얇은 두께로 형성시키는 것이 바람직하다. 이는 후에 반도체 칩(30)과 기 판(10) 사이를 본딩 시에 배리어층(50)의 일부가 취약해서, 상기 금속 범프(40)의 금속 원자(41)가 그 취약한 부분을 통해서 솔더 범프(20)의 일부로 확산되도록 하기 위함이다. 아울러 상기 솔더 범프(20)의 금속 원자(21)가 그 취약한 부분을 따라서 금속 범프(40)의 일부로 확산되도록 하기 위함이다.
본 발명에 따르면, 배리어층(50)을 얇게 형성시킴으로써, 플립칩 실장체의 저항이 작아져서 전기적 특성이 우수하게 된다.
이 경우, 상기 금속 범프(40) 외면에 배리어층(50)을 형성시키는 단계는, 상기 금속 범프(40) 상에 무전해 니켈 도금하여 이루어질 수 있다. 본 발명에 따르면 니켈을 얇게 형성시키므로, 배리어층(50)을 형성시키기 위한 도금시간이 단축된다.
상기 반도체 칩(30)의 배리어층(50)과, 상기 솔더 범프(20) 사이를 본딩하는 공정온도는 180℃ 내지 280℃의 범위 내에서 이루어질 수 있다. 즉, 얇은 배리어층(50)에 의하여 제한적으로 확산이 일어나므로, 낮은 온도에서 본딩을 하여도 보이드(void)현상을 방지하면서 금속-솔더의 확산층을 얻을 수 있다.
도 4는 본 발명의 플립칩 실장체(1)의 일 실시예의 SEM 이미지를 도시한 사진이다.
상기 플립칩 실장체는 기판(10)과 반도체 칩(30)을 본딩한 상태이다. 이 경우, 본딩전 상기 반도체 칩(30) 상에는 금 스터드 범프(40) 및 상기 금 스터드 범프(40)에 니켈이 무전해 도금된 배리어층(50)이 형성되어 있고, 기판(10) 상에는 주석 소재의 솔더 범프(20)가 형성되어 있다.
이 경우, 상기 니켈은 금 스터드 범프에 2μm 로 도금되고, 에이징(aging) 시간 및 온도는 225 시간 및 150℃ 이다.
도 4에 도시된 바와 같이, 플립칩 실장체(1)의 금속 범프(40)의 일부에는 Au-Sn 금속간 화합물층(42)이 형성되고, 배리어층(50)에 P-고농도 니켈층(55)이 형성됨을 볼 수 있다. 또한, 솔더 범프(20)의 일부에는 Au-Ni-Sn 금속 확산층(22)이 형성되어 있음을 볼 수 있다. 상기 니켈로 된 배리어층(50)은 일부가 파열되어 있음을 볼 수 있다.
이 경우, 보이드 현상이 나타나지 않음을 알 수 있다.
이제까지 본 발명의 바람직한 실시 예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
도 1은 본 발명의 실시예에 따른 플립칩 실장체의 리플로우 직전을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 플립칩 실장체의 리플로우 후를 도시한 단면도이다.
도 3은 본 발명의 다른 측면에서의 실시예에 따른 플립칩 실장 방법을 도시한 흐름도이다.
도 4는 본 발명의 실시예에 따른 플립칩 실장체의 주사전자현미경(SEM) 사진이다.
<도면의 간단한 설명>
10; 기판 20; 솔더 범프
22; 솔더 범프 일부에 형성된 금속 확산층
30; 반도체 칩 40; 금속 범프
42; 금속 범프 일부에 형성된 금속간화합물층
50; 배리어층 52; 파열 틈
55; P-고농축층
Claims (10)
- 반도체 칩;상기 반도체 칩의 일면에 형성된 금속 범프;상기 금속 범프 외면에 형성된 것으로, 일부가 취약하고, 취약한 부분이 파열하여, 파열틈을 통하여 상기 금속 범프의 금속 원자가 확산 형성된 배리어층;상기 반도체 칩과 대응되게 배치된 기판; 및상기 기판의 일면에 상기 배리어층과 접하도록 형성된 것으로, 적어도 일부는 상기 파열틈을 통한 금속 범프의 금속 원자가 확산 형성된 솔더 범프;를 구비하는 플립칩 실장체.
- 제1항에 있어서,상기 솔더 범프층의 솔더는 주석(Sn)을 포함하고, 상기 금속 범프층의 금속 원자는 금(Au) 또는 구리(Cu)이며, 상기 배리어층의 주 소재는 니켈(Ni)인 것을 특징으로 하는 플립칩 실장체.
- 제1항에 있어서,상기 배리어층의 두께는 1 내지 3μm 인 것을 특징으로 하는 플립칩 실장체.
- 제1항에 있어서,상기 배리어층의 파열틈에는, 상기 금속 범프의 금속 원자와 함께, 상기 솔더 범프의 솔더가 혼입 형성된 것을 특징으로 하는 플립칩 실장체.
- 제1항에 있어서,상기 금속 범프의 일부에는 상기 배리어층의 파열틈을 통하여 상기 솔더 범프의 솔더가 확산 형성된 것을 특징으로 하는 플립칩 실장체.
- 제1항에 있어서,상기 배리어층은 P-고농도(rich)층을 더 구비하는 것을 특징으로 하는 플립칩 실장체.
- 솔더 범프가 형성된 기판을 제공하는 단계;금속 범프가 형성된 반도체 칩을 제공하는 단계;상기 금속 범프층 외면에 배리어층을 형성시키는 단계; 및상기 반도체 칩의 배리어층과, 상기 기판의 솔더 범프 사이를 본딩시켜서, 상기 금속 범프와 솔더 범프의 금속 원자가 상기 배리어층의 파열틈을 통하여 상기 금속 범프와 솔더 범프 일부에 상호 확산 형성되도록 하는 단계를 포함하는 플립칩 실장 방법.
- 제7항에 있어서,상기 반도체 칩과, 상기 기판 사이의 공정 온도는 180℃ 내지 280℃ 범위 내에서 이루어지는 것을 특징으로 하는 플립칩 실장 방법.
- 제7항에 있어서,상기 솔더 범프층의 솔더는 주석(Sn)을 포함하고, 상기 금속 범프층의 금속 원자는 금(Au) 또는 구리(Cu)이며, 상기 배리어층의 주 소재는 니켈(Ni)인 것을 특징으로 하는 플립칩 실장 방법.
- 제9항에 있어서,상기 금속 범프 외면에 배리어층을 형성시키는 단계는, 상기 금속 범프 상에 1 내지 3μm의 두께로 무전해 니켈 도금하여 이루어지는 것을 특징으로 하는 플립칩 실장 방법.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020090001308A KR101565551B1 (ko) | 2009-01-07 | 2009-01-07 | 플립칩 실장체 및 상기 플립칩 실장 방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Publications (2)
Publication Number | Publication Date |
---|---|
KR20100081883A KR20100081883A (ko) | 2010-07-15 |
KR101565551B1 true KR101565551B1 (ko) | 2015-11-03 |
Family
ID=42642210
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (1)
Country | Link |
---|---|
KR (1) | KR101565551B1 (ko) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20210125864A (ko) * | 2020-04-09 | 2021-10-19 | 에스케이하이닉스 주식회사 | 매립된 솔더의 접합 구조를 구비하는 반도체 패키지 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2004006944A (ja) | 1996-11-15 | 2004-01-08 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
-
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- 2009-01-07 KR KR1020090001308A patent/KR101565551B1/ko active IP Right Grant
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