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KR101517808B1 - 크랙 감소를 위한 실리콘 기판 위 GaN 성장방법 - Google Patents

크랙 감소를 위한 실리콘 기판 위 GaN 성장방법 Download PDF

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KR101517808B1
KR101517808B1 KR1020130167983A KR20130167983A KR101517808B1 KR 101517808 B1 KR101517808 B1 KR 101517808B1 KR 1020130167983 A KR1020130167983 A KR 1020130167983A KR 20130167983 A KR20130167983 A KR 20130167983A KR 101517808 B1 KR101517808 B1 KR 101517808B1
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전자부품연구원
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Abstract

크랙 감소를 위한 실리콘 기판 위 GaN 성장방법이 개시된다. 본 발명의 일 실시예에 따른 실리콘 기판 위 GaN 성장방법은 분자선 에피탁시 장치의 성장챔버를 통하여 N 플럭스 과잉 상태의 금속 N 화합물을 기판에 증착시켜 제1 금속 N 화합물층을 형성시키는 1단계; 제1 금속 N 화합물층 상에 금속 플럭스 과잉 상태의 금속 N 화합물을 증착시켜 제2 금속 N 화합물층을 형성시키는 2단계; 제2 금속 N 화합물층 상에 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN을 증착시켜 제1 GaN층을 형성시키는 3단계; 및 제1 GaN층 상에 Ga 플럭스 과잉 상태의 GaN을 증착시켜 제2 GaN층을 형성시키는 4단계를 포함한다.

Description

크랙 감소를 위한 실리콘 기판 위 GaN 성장방법{GROWTH METHOD OF GaN ON Si FOR REDUCING CRACKS}
본 발명은 실리콘 기판 위 GaN 성장방법에 관한 것으로, 보다 상세하게는 실리콘 기판 위에 증착된 GaN 박막의 결정성은 극대화하고 크랙 발생 없이 안정된 성장을 가능하도록 하는 실리콘 기판 위 GaN 성장방법에 관한 것이다.
GaN으로 대표되는 질화물 반도체 재료는 종래 널리 이용되던 GaAs나 Si에 비해 열전도도, 내압성, 내열성 및 항복 전압 등이 높다는 특성으로 인해 고온/고출력 동작 소자 및 광소자 등으로 널리 쓰이고 있다. 그러나 GaN 박막 성장에 있어서 성장될 박막층과 정합을 이루는 기판이 부재한다는 점이 문제 되고 있는 실정이다.
GaN 성장을 위해서는 사파이어 기판이 주로 사용되고 있다. 그러나, GaN과 사파이어 기판 사이에 격자 부정합이 13.8%나 되고 열팽창계수 차이도 25% 정도인 바, GaN 박막 성장시 높은 결함 밀도를 가지며 전기적 특성에 악영향을 미친다는 단점이 있으며, 사파이어는 전도성이 없어 향후 성장된 GaN 박막으로부터 다시 제거를 해야 하는 등의 번거로움을 수반한다. 한편, 최근에는 실리콘 카바이드(SiC) 기판이 GaN과 격자 상수 차이가 적어 GaN 박막 성장에 활용되고 있으나, 실리콘 카바이드 기판의 경우 가격이 상대적으로 고가이므로 제조단가를 상승시키는 문제가 있다.
따라서, 저가이면서도 우수한 전기적, 열전도 특성을 가지며 대면적의 장점을 갖는 실리콘 기판이 GaN 성장에 널리 이용되고 있다. 그러나 실리콘 기판의 경우에도 마찬가지로 GaN 박막과 큰 격자 상수와 열팽창 계수 차이를 가지므로 고품질의 박막을 성장 시키기에는 한계가 있었다. 상술한 한계를 극복하기 위하여 AlN 버퍼층 등을 이용하여 격자 상수 불일치 정도를 어느 정도 상쇄시켜 GaN 박막 성장을 하는 방법이 시도되고 있으나, 이 역시 열팽창 계수 등의 차이를 극복하지 못하여 크랙이 없는 2마이크론 이상의 GaN 박막 성장에는 한계를 보이고 있는 실정이다.
본 발명의 실시예들은 실리콘 기판 위에서 GaN을 성장시킴에 있어서, 분자선 에피탁시법과 소스 플럭스 조정을 통해 크랙을 감소시킬 수 있는 실리콘 기판 위 GaN 성장방법을 제공하고자 한다.
본 발명의 일 측면에 따르면, 분자선 에피탁시 장치의 성장챔버를 통하여 N 플럭스 과잉 상태의 금속 N 화합물을 기판에 증착시켜 제1 금속 N 화합물층을 형성시키는 1단계; 상기 제1 금속 N 화합물층 상에 금속 플럭스 과잉 상태의 금속 N 화합물을 증착시켜 제2 금속 N 화합물층을 형성시키는 2단계; 상기 제2 금속 N 화합물층 상에 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN을 증착시켜 제1 GaN층을 형성시키는 3단계; 및 상기 제1 GaN층 상에 Ga 플럭스 과잉 상태의 GaN을 증착시켜 제2 GaN층을 형성시키는 4단계를 포함하는 실리콘 기판 위 GaN 성장방법이 제공될 수 있다.
또한, 상기 2단계 및 3단계 사이에, 상기 제1 금속 N 화합물층 상에 N 플럭스 과잉 상태의 금속 GaN 화합물을 증착시켜서 금속 GaN 화합물층을 형성시키는 버퍼층 형성단계를 더 포함할 수 있다.
또한, 상기 버퍼층 형성단계 및 3단계 사이에, 상기 금속 GaN 화합물층 상에 Ga 플럭스 과잉 상태의 GaN을 증착시켜 제1 GaN 기능층을 형성시키는 단계를 더 포함할 수 있다.
또한, 상기 4단계 이후에, 상기 제2 GaN층 상에 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN을 증착시켜 제3 GaN층을 형성시키는 단계; 및 상기 제3 GaN층 상에 GaN을 증착시켜 제2 GaN 기능층을 형성시키는 단계를 더 포함할 수 있다.
한편, 상기 금속 GaN 화합물층은 상기 금속과 Ga의 조성비가 다른 복수의 층을 포함하거나, N 플럭스 과잉 상태의 금속 GaN 화합물층과, 금속 과잉 상태의 금속 GaN 화합물층으로 분리되어 이루어질 수 있다.
또한, 상기 제2 GaN 기능층 상에 비의도적 도핑된(Unintentional doped, UID) GaN층을 형성시키는 단계를 더 포함할 수 있다.
본 발명의 실시예들은 실리콘 기판 위에서 GaN 박막 성장시 크랙을 발생시키지 않는 바, 고품질의 GaN 박막을 성장시킬 수 있다. 따라서, 고효율 및 고전력 반도체 소자를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 따른 실리콘 기판 위 GaN 성장방법에 따른 GaN 성장구조의 각 층의 구성을 개략적으로 도시한 도면이다.
도 2는 비교예 및 실시예에서의 GaN 박막 표면의 광학현미경 이미지이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 구체적으로 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 실리콘 기판 위 GaN 성장방법에 따른 GaN 성장구조(100)의 각 층의 구성을 개략적으로 도시한 도면이다.
도 1을 참조하면, GaN 성장구조(100)는 실리콘 기판(110) 상에 성장되어 적층되는 복수의 화합물층을 포함하여 이루어진다. 상기 복수의 화합물층은 아래에서부터 금속 N 화합물층(120), 금속 GaN 화합물층(130), 제1 GaN 기능층(141), 제1 내지 제3 GaN층(151,152,153), 제2 GaN 기능층(142) 및 비의도적 도핑된(Unintentional doped, UID) GaN층(160, 이하 UID GaN층)이다.
상기와 같이 구성되는 GaN 성장구조(100)는 분자선 에피탁시(MBE)법을 이용하여 제조된다. 질화물 반도체 성장을 위한 증착법으로는 크게 금속유기화학기상증착법(MOCVD)법과 분자선 에피탁시(MBE)법이 있다. 전자의 경우 시간당 1~3㎛ 이상의 빠른 결정 속도를 가지며 박막 두께의 제어 및 합금 형성이 용이하다는 장점이 있으나, 결정 성장을 위해서는 1000℃ 이상의 고온을 필요로 하므로 성장 중에 불순물의 혼입이 일어난다는 단점이 있다. 반면, 분자선 에피탁시법의 경우 시간당 0.5㎛ 정도의 상대적으로 느린 결정 성장 속도를 가지지만, 700~750℃ 정도의 상대적으로 낮은 온도에서 성장이 이루어지는 바 불순물 혼입이 적어 질화물 반도체 성장에 용이하다는 장점이 있다.
한편, 금속유기화학기상증착법에서는 Ga와 질소의 비율을 자유롭게 조절하기가 어렵지만, 분자선 에피탁시법에서는 Ga 또는 Al, 그리고 질소 플럭스의 비율을 적절히 조절할 수 있다는 장점이 있다. 이 때, 질소 플럭스의 비율을 상대적으로 높이면 질소 과잉으로 인해 GaN 또는 AlN층의 표면에는 거칠기(roughness)가 형성되고, Ga 또는 Al 플럭스의 비율을 상대적으로 높이면 Ga 또는 Al 과잉으로 인해 GaN층 또는 AlN층에 횡축(lateral) 방향의 성장이 촉진된다.
본 발명의 일 실시예에 따른 실리콘 기판 위 GaN 성장방법은 이러한 분자선 에피탁시법의 원리를 이용하여 실리콘 기판과의 격자 불일치에 의해 형성되는 결함(threading dislocation)을 제어함으로써 크랙이 없는 GaN 박막을 성장시킬 수 있다.
관련하여 본 발명의 발명자들은 기 출원하여 등록받은 한국등록특허 제10-1121588호(2012.03.06 공고)에서 분자선 에피탁시법을 통해 소스 플럭스를 조절함으로써 GaN 박막 성장시 크랙의 발생을 크게 저감시킬 수 있는 방법을 개시한 바 있으며, 본 발명은 상기 특허에 기재된 내용들도 포함하고 있음을 밝혀둔다.
이하, 각 층에 대하여 설명한다.
금속 N 화합물층(120)은 실리콘 기판(110) 상에 증착되어 형성되는 것으로, 실리콘 기판(110)과 GaN 박막 사이의 격자 상수 불일치 정도를 어느 정도 상쇄시키는 기능을 한다. 금속 N 화합물층(120)은 N 플럭스 과잉 상태의 제1 금속 N 화합물층(121)과, 금속 플럭스 과잉 상태의 제2 금속 화합물층(122)을 포함한다.
여기에서 "N 플럭스 과잉 상태"란 질소 플럭스(flux)가 금속 플럭스보다 상대적으로 높은 비율을 가지고 있음을 의미하고, "금속 플럭스 과잉 상태"란 그 반대를 의미한다. 이하에서도 마찬가지이다.
금속 N 화합물층(120)에서 상기 "금속"은 Al일 수 있으나, 그 외의 In, Hf, Zr 등으로 대체될 수도 있다. 다만, 설명의 편의를 위해서 본 명세서에서는 금속 N 화합물이 AlN인 경우를 중심으로 설명하도록 한다.
금속 GaN 화합물층(130)은 금속 N 화합물층(120) 상에 증착되어 형성되는 것으로, GaN 박막 성장시 결함을 제어하기 위한 버퍼층으로 기능한다. 금속 GaN 화합물층(130)은 경우에 따라 생략될 수도 있다.
금속 GaN 화합물층(130)에서 상기 "금속"은 Al일 수 있으나, 그 외의 In, Hf, Zr 등으로 대체될 수도 있다. 다만, 설명의 편의를 위해서 본 명세서에서는 금속 GaN 화합물층(130)이 AlGaN인 경우를 중심으로 설명하도록 한다.
금속 GaN 화합물층(130)은 금속과 Ga의 조성비가 다른 복수의 층을 포함할 수 있다. 즉, 금속 GaN 화합물층(130)은 제1 AlGaN층(미도시) 및 제2 AlGaN층(미도시)을 포함할 수 있다. 여기에서 제1,2 AlGaN층은 모두 AlxGa1 -xN(0<x<1)의 조성을 가질 수 있다. 예를 들어 제1 AlGaN층은 Al 조성이 50%, 제2 AlGaN층은 Al 조성이 17%가 되도록 할 수 있다. 물론 금속 GaN 화합물층(130)은 2층 이상의 층으로도 형성될 수 있으며, 이 때, 각 층은 AlxGa1 -xN(0<x<1)으로 그 조성을 각각 달리할 수 있다. 또한, 금속 GaN 화합물층(130)은 N 플럭스 과잉 상태의 금속 GaN 화합물층과, 금속 과잉 상태의 금속 GaN 화합물층으로 분리되어 이루어질 수도 있다(예컨대, N 플럭스 과잉의 AlGaN층 및 Al 플럭스 과잉의 AlGaN층).
제1 내지 제3 GaN층(151,152,153)은 금속 GaN 화합물층(130) 상에 순차적으로 적층되거나, 후술할 제1 GaN 기능층(141) 상에 순차적으로 적층될 수 있다.
제1 GaN층(151) 및 제3 GaN층(153)은 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN층이며, 제2 GaN층(152)은 Ga 과잉 상태의 GaN층이다. 즉, N 플럭스 과잉 상태의 GaN층(151,153)과 Ga 과잉 상태의 GaN층(152)은 교차 적층된다.
상술한 것과 같이 GaN의 증착시 N 플럭스를 상대적으로 높이면 성장면에 흡착된 Ga 원자가 질소 원자와 용이하게 결합하면서 Ga의 이동 거리가 짧아지므로 부분적으로 적층되는 바, 돌기를 형성하게 되어 GaN의 표면에 거칠기(roughness)가 형성된다. 반대로 GaN의 증착시 Ga 플럭스를 상대적으로 높이면 Ga 원소의 확산거리가 길어지게 되는 바 횡축(lateral) 방향으로의 성장이 촉진된다. 따라서 이와 같은 두 GaN층을 적절히 반복 적층함으로써 실리콘 기판(110)과의 격자 불일치에 기인하여 형성되는 결함(threading dislocation)을 효과적으로 제어할 수 있다. 또한, 본 실시예에서는 제1 내지 제3 GaN층(151,152,153)만을 예시하고 있으나, 상기 제1 내지 제3 GaN층(151,152,153)은 반복적으로 적층될 수 있다.
한편, N 플럭스 과잉 상태의 GaN층의 경우 표면에 형성된 거칠기(roughness)가 Ga 플럭스 과잉 상태의 GaN층에 의해 적절히 상쇄되지 못할 수 있으며, 이 경우에는 최종 성장되는 UID GaN층(160) 표면에 크랙이 발생할 수 있다. 이와 관련하여 본 발명의 발명자들은 제1,3 GaN층(151,153)과 같이 N 플럭스 과잉 상태의 GaN층에 마그네슘(Mg)을 도핑하는 경우에는 최종 성장되는 UID GaN층 표면에 크랙이 발생하지 않음을 발견하였으며, 이것이 본 발명의 일 특징에 해당한다.
제1 GaN 기능층(141) 및 제2 GaN 기능층(142)은 제1,3 GaN층(151,153)에 도핑된 마그네슘이 공정 도중에 빠져나가는 것을 방지하기 위한 캐핑 레이어(capping layer) 기능 또는 크랙 유발을 방지하는 기능을 수행하는 것으로, 경우에 따라서는 생략될 수 있다.
제1 GaN 기능층(141)은 금속 GaN 화합물층(130) 및 제1 GaN층(151) 사이에 증착 형성될 수 있다. 구체적으로 제1 GaN 기능층(141)은 Ga 과잉 상태의 GaN을 증착시켜 형성되는 것으로, 제1 GaN층(151)의 성장 이전에 표면을 평탄화 시키는 기능을 함으로써 크랙을 방지하는 기능을 한다. 왜냐하면 금속 GaN 화합물층(130)의 성장온도는 일반적으로 730℃ 내지 760℃인 반면에 제1 GaN층(151)의 성장온도는 그보다 낮은 650℃ 내외이므로, 금속 GaN 화합물층(130)의 성장후에 바로 제1 GaN층(151)을 성장시킬 때에는 상술한 온도차에 의해 크랙(crack)이 유발될 수 있기 때문이다.
제2 GaN 기능층(142)은 제3 GaN층(153) 상에 증착 형성될 수 있다. 제2 GaN 기능층(142)은 제3 GaN층(153) 내에 도핑된 마그네슘이 빠져나가는 것을 방지하는 기능을 한다. 왜냐하면 제3 GaN층(153)을 성장시킨 후에 UID GaN층(160)을 성장시키기 위해서는 성장온도를 대략 50℃ 내지 70℃ 올려야 하므로 마그네슘이 높은 성장온도에 의해 도핑되지 않고 표면을 통해 진공 중으로 빠져나갈 가능성이 있기 때문이다.
UID GaN층(160)은 제3 GaN층(153) 또는 제2 GaN 기능층(142) 상에 증착 형성되는 것으로, 질화물 반도체를 이용한 전자소자에서 실제 소자 역할을 담당한다. UID GaN층(160)의 두께가 클수록(1~2㎛ 이상) 높은 항복전압을 갖는 고전력/고출력 전자소자를 제작하는 것이 가능하다. 한편, UID GaN층(160)의 결정질(crystal quality)은 소자의 품질에 큰 영향을 미치는데, 상기 결정질은 UID GaN층(160)의 하부층에서 얼마나 많은 결함(defect) 등이 제어되는가에 따라 결정된다. 본 발명의 일 실시예들에 따른 GaN 성장방법에서는 마그네슘이 도핑되고 N 플럭스 과잉 상태의 GaN을 이용하여 크랙을 제어함으로써, UID GaN층(160)의 결정질을 크게 향상시킬 수 있다.
이하에서는 본 발명의 일 실시예에 따른 실리콘 기판 위 GaN 성장방법에 대해 단계별로 설명하도록 한다. 각 층에 대한 구체적인 설명은 상술하였는 바, 중복 설명은 생략하도록 한다.
(1) 1단계
1단계는 분자선 에피탁시 장치의 성장챔버를 통하여 N 플럭스 과잉 상태의 금속 N 화합물을 기판에 증착시켜 제1 금속 N 화합물층을 형성시키는 단계다. 구체적으로 상기 성장챔버에 위치된 실리콘 기판에 에피탁시에 의한 소스의 증착이 이루어지고, 소스 플럭스 조정에 따라 다양한 조건의 화합물층이 증착될 수 있다. 이와 같은 분자선 에피탁시 장치는 로드락 챔버, 버퍼 챔버, 성장챔버 및 트랜스퍼 라드를 포함하여 구성될 수 있으며, 상기 장치는 본 발명의 발명자들이 기 출원하여 등록받은 한국등록특허 제10-1121588호(2012.03.06 공고)에 기재된 것과 동일 또는 유사하므로 중복 설명은 생략하도록 한다. 제1 금속 N 화합물층은 N 플럭스 과잉 상태의 AlN층일 수 있다.
(2) 2단계
2단계는 상기 제1 금속 N 화합물층 상에 금속 플럭스 과잉 상태의 금속 N 화합물을 증착시켜 제2 금속 N 화합물층을 형성시키는 단계다. 제2 금속 N 화합물층은 Al 플럭스 과잉 상태의 AlN층일 수 있으며, 제1,2 금속 N 화합물층의 두께는 합쳐서 20nm 내지 50nm일 수 있다.
(3) 3단계
3단계는 상기 제2 금속 N 화합물층 상에 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN을 증착시켜 제1 GaN층을 형성시키는 단계다. 제1 GaN층의 두께는 100nm 내지 200nm일 수 있으며, N 플럭스 과잉 상태를 조정함으로써 표면 거칠기 정도를 제어할 수 있다.
한편, 상기 3단계 이전에 상기 제1 금속 N 화합물층 상에 N 플럭스 과잉 상태의 금속 GaN 화합물을 증착시켜서 금속 GaN 화합물층을 형성시키는 버퍼층 형성단계를 더 포함할 수 있다. 금속 GaN 화합물층은 AlGaN층일 수 있으며, 복수의 층을 포함할 수 있다. 이 때, 상기 복수의 층은 Al 및 Ga의 조성비가 상이하거나, Al 플럭스 및 N 플럭스의 비율이 상이할 수 있다.
또한, 상기 버퍼층 형성단계 및 3단계 사이에 상기 금속 GaN 화합물층 상에 Ga 플럭스 과잉 상태의 GaN을 증착시켜 제1 GaN 기능층을 형성시키는 단계를 더 포함할 수 있다. 한편, Ga 플럭스 과잉 상태에서는 Ga 원소의 확산거리가 길어지게 되어 상술한 것과 같이 횡축 방향으로 성장이 촉진되지만, 과잉의 Ga 원자들로 인해 Ga droplet이 형성될 수도 있다. 상기 Ga droplet은 적절한 열처리(thermal annealing)에 의해 제거가 가능하며, 상기 열처리 단계 역시 공정에 포함될 수 있다.
(4) 4단계
4단계는 상기 제1 GaN층 상에 Ga 플럭스 과잉 상태의 GaN을 증착시켜 제2 GaN층을 형성시키는 단계다. 제2 GaN층의 두께는 대략 100nm 내외일 수 있다. 한편, 상술한 것과 같이 Ga 플럭스 과잉 상태에서는 과잉의 Ga 원자들로 인해 Ga droplet이 발생할 수 있은 바, 제2 GaN층 성장 중에 열처리 단계를 삽입하여 미반응된 Ga 원자들을 탈착시키는 과정을 반복하며 제2 GaN층을 성장시킬 수 있다.
한편, 4단계 이후에는 상기 제2 GaN층 상에 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN을 증착시켜 제3 GaN층을 형성시키는 단계와, 상기 제3 GaN층 상에 GaN을 증착시켜 제2 GaN 기능층을 형성시키는 단계가 더 포함될 수 있으며, 상기 제1 GaN층 내지 제3 GaN층의 적층은 반복적으로 이루어질 수 있다.
마지막으로 상기 제2 GaN 기능층 상에 비의도적 도핑된(Unintentional doped, UID) GaN층을 형성함으로써, 실리콘 기판 위에 크랙이 없는 GaN을 성장시킬 수 있다.
도 2는 비교예 및 실시예에서의 GaN 박막 표면의 광학현미경 이미지이다. 비교예는 도 1에 도시된 GaN 성장구조에서 제1,3 GaN층이 N 플럭스 과잉 상태의 GaN이되 마그네슘이 도핑되지 않았으며, 제1,2 GaN 기능층이 생략된 구조이다. 그리고 실시예는 도 1에 도시된 GaN 성장구조이다.
도 2a 및 도 2b를 참조하면, 비교예의 경우는 최종 성장된 UID GaN 박막 표면에 크랙이 발생하고 있는 반면, 실시예의 경우에는 박막 표면에 크랙이 없음을 확인할 수 있다.
또한, HR-XRD 분석 결과, 비교예의 경우 (0002) GaN 피크의 반치폭(full width at half maximum, FWHM)이 1,158 arcsec인 반면, 실시예의 경우 848 arcsec로 나타나 실시예에서의 결정성이 보다 향상되었음을 확인하였다.
상술한 바와 같이 본 발명의 실시예들은 실리콘 기판 위에서 GaN 박막 성장시 크랙을 발생시키지 않는 바, 고품질의 GaN 박막을 성장시킬 수 있다. 따라서, 고효율 및 고전력 반도체 소자를 제조할 수 있다.
이상, 본 발명의 실시예들에 대하여 설명하였으나, 해당 기술 분야에서 통상의 지식을 가진 자라면 특허청구범위에 기재된 본 발명의 사상으로부터 벗어나지 않는 범위 내에서, 구성 요소의 부가, 변경, 삭제 또는 추가 등에 의해 본 발명을 다양하게 수정 및 변경시킬 수 있을 것이며, 이 또한 본 발명의 권리범위 내에 포함된다고 할 것이다.
100: GaN 성장구조 110: 실리콘 기판
120: 금속 N 화합물층 130: 금속 GaN 화합물층
141: 제1 GaN 기능층 142: 제2 GaN 기능층
151: 제1 GaN층 152: 제2 GaN층
153: 제3 GaN층 160: UID GaN층

Claims (8)

  1. 분자선 에피탁시 장치의 성장챔버를 통하여 N 플럭스 과잉 상태의 금속 N 화합물을 기판에 증착시켜 제1 금속 N 화합물층을 형성시키는 1단계;
    상기 제1 금속 N 화합물층 상에 금속 플럭스 과잉 상태의 금속 N 화합물을 증착시켜 제2 금속 N 화합물층을 형성시키는 2단계;
    상기 제2 금속 N 화합물층 상에 N 플럭스 과잉 상태의 금속 GaN 화합물을 증착시켜서 금속 GaN 화합물층을 형성시키는 버퍼층 형성단계;
    상기 금속 GaN 화합물층 상에 Ga 플럭스 과잉 상태의 GaN을 증착시켜 제1 GaN 기능층을 형성시키는 단계;
    제1 GaN 기능층 상에 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN을 증착시켜 제1 GaN층을 형성시키는 3단계;
    상기 제1 GaN층 상에 Ga 플럭스 과잉 상태의 GaN을 증착시켜 제2 GaN층을 형성시키는 4단계;
    상기 제2 GaN층 상에 마그네슘(Mg)이 도핑되고 N 플럭스 과잉 상태의 GaN을 증착시켜 제3 GaN층을 형성시키는 단계; 및
    상기 제3 GaN층 상에 GaN을 증착시켜 제2 GaN 기능층을 형성시키는 단계를 포함하는 실리콘 기판 위 GaN 성장방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 금속 GaN 화합물층은 상기 금속과 Ga의 조성비가 다른 복수의 층을 포함하는 실리콘 기판 위 GaN 성장방법.
  6. 청구항 1에 있어서,
    상기 제1 금속 N 화합물층은 N 플럭스 과잉 상태의 금속 GaN 화합물층이고, 제2 금속 N 화합물층은 금속 과잉 상태의 금속 GaN 화합물층인 실리콘 기판 위 GaN 성장방법.
  7. 청구항 1에 있어서,
    상기 금속 N 화합물 또는 금속 GaN 화합물에 적용되는 금속은 Al인 실리콘 기판 위 GaN 성장방법.
  8. 청구항 1에 있어서,
    상기 제2 GaN 기능층 상에 비의도적 도핑된(Unintentional doped, UID) GaN층을 형성시키는 단계를 더 포함하는 실리콘 기판 위 GaN 성장방법.
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