Nothing Special   »   [go: up one dir, main page]

KR101420290B1 - 트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템 - Google Patents

트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템 Download PDF

Info

Publication number
KR101420290B1
KR101420290B1 KR1020080044503A KR20080044503A KR101420290B1 KR 101420290 B1 KR101420290 B1 KR 101420290B1 KR 1020080044503 A KR1020080044503 A KR 1020080044503A KR 20080044503 A KR20080044503 A KR 20080044503A KR 101420290 B1 KR101420290 B1 KR 101420290B1
Authority
KR
South Korea
Prior art keywords
arbitration
transaction
transactions
bus
signal
Prior art date
Application number
KR1020080044503A
Other languages
English (en)
Other versions
KR20090118610A (ko
Inventor
임의철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080044503A priority Critical patent/KR101420290B1/ko
Priority to US12/437,339 priority patent/US7865645B2/en
Publication of KR20090118610A publication Critical patent/KR20090118610A/ko
Application granted granted Critical
Publication of KR101420290B1 publication Critical patent/KR101420290B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
    • G06F13/366—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using a centralised polling arbiter
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bus Control (AREA)

Abstract

시스템 성능을 향상시키기 위하여 트랜잭션들을 그룹화하여 전송하는 버스 중재기, 이를 포함하는 버스 장치 및 시스템이 개시된다. 버스 중재기는 중재 중지 판단부 및 트랜잭션 중재부를 포함한다. 중재 중지 판단부는 연속된 트랜잭션들의 전송 요청 여부를 나타내는 트랜잭션 그룹화 요청 신호들에 기초하여 중재 중지 신호를 생성한다. 트랜잭션 중재부는 중재 중지 신호에 응답하여 트랜잭션들에 대한 중재 동작을 선택적으로 수행한다. 연속된 트랜잭션들이 그룹화되어 전송됨으로써 시스템 성능이 향상된다.
트랜잭션 그룹화, 버스 중재기

Description

트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스 장치 및 시스템{BUS ARBITER CAPABLE OF GROUPING TRANSACTIONS, BUS DEVICE AND SYSTEM INCLUDING THE SAME}
본 발명은 전송 기술에 관한 것으로, 보다 상세하게는 트랜잭션들을 그룹화하여 전송함으로써 시스템 성능을 향상시킬 수 있는 버스 중재기, 이를 포함하는 버스 장치 및 시스템에 관한 것이다.
일반적으로, 버스 중재기(bus arbiter)는 버스에 접속된 복수의 마스터 장치들 사이에서 버스 중재(bus arbitration)를 수행한다. 각 마스터 장치는 요구신호(request signal)를 상기 버스 중재기로 출력한다. 상기 요구신호는 상기 버스의 사용을 요구하는 정보를 담고 있다. 상기 버스 중재기는 마스터 장치로부터 발생된 요구신호를 수신하고, 소정의 순서에 따라 마스터 장치로 허가신호(grant signal)를 출력한다. 허가신호는 버스의 사용을 허가하는 정보를 담고 있다.
종래의 버스 중재기는 고정 우선순위(fixed priority) 방식 또는 라운드 로빈(round-robin) 방식을 사용하여 버스 중재를 수행한다. 고정 우선순위 방식에서는 복수의 마스터 장치들 각각에 서로 다른 일정한 값으로 할당된 우선순위에 기반 하여 버스 중재가 수행된다. 고정 우선순위 방식에서 버스 중재기는 우선 순위가 가장 높은 마스터 장치에 허가신호를 출력한다. 이러한 고정 우선순위 방식을 사용하는 시스템에서는 우선 순위가 낮은 마스터 장치는 버스를 점유할 수 없는 경우도 발생하는 문제점이 있다. 또한, 우선 순위가 낮은 마스터 장치가 버스를 점유하는 도중 우선 순위가 높은 마스터 장치가 버스 점유를 요청하는 경우, 버스 중재기가 상기 우선 순위가 높은 마스터 장치에 허가신호를 출력하고, 우선 순위가 높은 마스터 장치가 버스를 점유한다. 이러한 경우, 우선 순위가 낮은 마스터 장치에 의하여 요청되는 트랜잭션들이 연속해서 전송될 수 없는 문제가 있다.
라운드 로빈 방식은 복수의 마스터 장치들 각각에 대하여 하나씩 차례로 버스 점유를 허가하는 방식이다. 이러한 라운드 로빈 방식에서, 버스 중재기가 복수의 마스터 장치들로부터 요구신호들을 동시에 수신한 경우, 버스 중재기는 상기 복수의 마스터 장치들을 하나씩 차례로 선택하여 선택된 마스터 장치에 허가신호를 출력한다. 또한, 버스 중재기는 버스 점유를 요청한 모든 마스터 장치들에 대하여 허가신호를 출력한 경우, 다시 처음으로 허가신호를 수신한 마스터 장치에 허가신호를 출력한다. 즉, 라운드 로빈 방식을 사용하는 시스템에서는, 각 마스터 장치가 차례대로 버스를 사용하므로, 각 마스터 장치에 의하여 요청되는 트랜잭션들이 연속해서 전송될 수 없는 문제가 있다.
도 1a는 종래의 버스 장치를 포함하는 시스템을 나타내는 블록도이고, 도 1b는 종래의 버스 장치를 포함하는 시스템에서 슬레이브 장치로 전송되는 트랜잭션들을 나타내는 타이밍도이다.
도 1a를 참조하면, 시스템(100)은 제 1 마스터 장치(110), 제 2 마스터 장치(120), 제 3 마스터 장치(130), 버스 장치(140) 및 슬레이브 장치(150)를 포함한다. 도 1a에서는, 설명의 편의를 위하여 3 개의 마스터 장치들(110, 120, 130) 및 하나의 슬레이브 장치(150)를 포함한 시스템(100)이 도시되었다.
제 1 내지 제 3 마스터 장치(110, 120, 130)는 각각 버스 장치(140)에 트랜잭션들(TMA, TMB, TMC)을 요청한다. 트랜잭션들(TMA, TMB, TMC)이 모두 하나의 슬레이브 장치(150)에 대한 트랜잭션인 경우, 버스 장치(140)는 고정 우선순위 방식 또는 라운드 로빈 방식으로 사용하여 하나의 트랜잭션(TS)을 슬레이브 장치(150)에 전송한다.
이하, 도 1a 및 도 1b를 참조하여, 종래의 버스 장치(140)를 포함하는 시스템(100)에서 라운드 로빈 방식으로 중재되는 트랜잭션들을 설명한다.
제 1 마스터 장치(110)의 제 1 내지 제 4 트랜잭션들(A0, A1, A2, A3), 제 2 마스터 장치(120)의 제 5 내지 제 8 트랜잭션들(B0, B1, B2, B3), 및 제 3 마스터 장치(130)의 제 9 내지 제 12 트랜잭션들(C0, C1, C2, C3)이 요청되는 경우, 버스 중재기는 제 1 내지 제 3 마스터 장치들(110, 120, 130)을 하나씩 차례로 선택하여 허가신호를 출력한다. 이에 따라, 제 1 마스터 장치(110)의 제 1 트랜잭션(A0), 제 2 마스터 장치(120)의 제 5 트랜잭션(B0), 및 제 3 마스터 장치(130)의 제 9 트랜잭션(C0)의 순서로 제 1 내지 제 3 마스터 장치들(110, 120, 130)의 트랜잭션들이 하나씩 차례로 슬레이브 장치(150)에 전송되고, 제 1 마스터 장치(110)의 제 2 트랜잭션(A1)부터 다시 슬레이브 장치(150)에 전송된다.
이와 같이, 종래의 버스 장치(140)를 포함하는 시스템(100)에서는 각각의 마스터 장치들(110, 120, 130)의 트랜잭션들이 슬레이브 장치(150)에 연속되어 전송되지 않는다. 예를 들어, 제 1 트랜잭션(A0)과 제 2 트랜잭션(A1) 사이에 제 2 마스터 장치(120)의 제 5 트랜잭션(B0) 및 제 3 마스터 장치(130)의 제 9 트랜잭션(C0)이 존재하므로, 제 1 마스터 장치(110)의 제 1 트랜잭션(A0) 및 제 2 트랜잭션(A1)이 연속적으로 슬레이브 장치(150)에 전송되지 않는다. 즉, 제 1 마스터 장치(110)의 트랜잭션 패턴, 또는 슬레이브 접근 패턴이 버스 중재에 의하여 변형된다.
각각의 마스터 장치들(110, 120, 130)의 트랜잭션들이 연속되어 전송되지 않는 경우, 슬레이브 장치의 데이터 처리 속도가 감소될 수 있다. 특히, 슬레이브 장치가 메모리 장치인 경우, 페이지 히트율(page hit rate)이 감소되는 문제가 있다. 즉, 마스터 장치가 동일 페이지 상의 인접한 주소들을 가지는 데이터를 독출하는 트랜잭션들을 연속적으로 요청하더라도, 버스 중재에 의하여 상기 트랜잭션들 사이에 다른 마스터 장치의 트랜잭션이 삽입되는 경우, 메모리 장치는 상이한 페이지에 속하는 데이터에 대한 트랜잭션들을 입력받는다. 이에 따라, 상기 메모리 장치의 페이지 히트율이 감소되어 메모리 장치의 데이터 처리 속도가 감소된다. 또한, 전체 시스템의 데이터 처리 속도가 주로 메모리 장치의 데이터 처리 속도에 의존하므로, 메모리 장치로 전송되는 트랜잭션들이 연속되지 않는 경우 시스템 성능이 크게 저하된다.
상기와 같은 문제점을 해결하기 위하여, 본 발명의 일 목적은 트랜잭션들을 그룹화하여 전송함으로써 시스템 성능을 향상시킬 수 있는 버스 중재기를 제공하는 것이다.
본 발명의 다른 목적은 상기 버스 중재기를 포함하는 버스 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 상기 버스 장치를 포함하는 시스템을 제공하는 것이다.
상기한 본 발명의 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 버스 중재기는 중재 중지 판단부 및 트랜잭션 중재부를 포함한다.
상기 중재 중지 판단부는 복수의 마스터 장치들에 연결되고, 상기 복수의 마스터 장치들로부터 연속된 트랜잭션들의 전송 요청 여부를 나타내는 트랜잭션 그룹화 요청 신호들을 수신하며, 상기 트랜잭션 그룹화 요청 신호들의 로직 레벨들에 따라 로직 레벨이 결정되는 중재 중지 신호를 생성한다. 상기 트랜잭션 중재부는 상기 복수의 마스터 장치들에 연결되고, 상기 복수의 마스터 장치들로부터 트랜잭션들을 수신하며, 상기 중재 중지 신호의 로직 레벨에 따라 상기 수신된 트랜잭션들에 대한 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 중재 결과 신호를 생성한다.
일 실시예에서, 상기 중재 중지 판단부는, 상기 트랜잭션 그룹화 요청 신호들 중 적어도 어느 하나의 트랜잭션 그룹화 요청 신호가 제1 로직 레벨을 가지는 경우, 제1 로직 레벨을 가지는 상기 중재 중지 신호를 생성할 수 있다.
일 실시예에서, 상기 중재 중지 판단부는, 상기 트랜잭션 그룹화 요청 신호들 중 직전에 전송된 트랜잭션을 송신한 마스터 장치의 트랜잭션 그룹화 요청 신호가 제1 로직 레벨을 가지는 경우, 제1 로직 레벨을 가지는 상기 중재 중지 신호를 생성할 수 있다.
일 실시예에서, 상기 트랜잭션 그룹화 요청 신호들 각각은, 상응하는 마스터 장치가 동일한 페이지에 속하는 데이터에 대한 제1 트랜잭션들의 전송을 요청하는 경우, 상기 상응하는 마스터 장치가 상기 제1 트랜잭션들 중 적어도 어느 하나의 트랜잭션을 송신할 때 제1 로직 레벨을 가질 수 있다. 상기 트랜잭션 그룹화 요청 신호들 각각은, 상기 상응하는 마스터 장치가 상기 제1 트랜잭션들 중 최초 트랜잭션을 송신할 때 제2 로직 레벨을 가지고, 상기 상응하는 마스터 장치가 상기 제1 트랜잭션들 중 상기 최초 트랜잭션 외의 트랜잭션들을 송신할 때 제1 로직 레벨을 가질 수 있다. 상기 트랜잭션 그룹화 요청 신호들 각각은, 상기 상응하는 마스터 장치가 상기 제1 트랜잭션들 중 최후 트랜잭션을 송신할 때 제2 로직 레벨을 가지고, 상기 상응하는 마스터 장치가 상기 제1 트랜잭션들 중 상기 최후 트랜잭션 외의 트랜잭션들을 송신할 때 제1 로직 레벨을 가질 수 있다.
일 실시예에서, 상기 트랜잭션 중재부는, 상기 중재 중지 신호가 제1 로직 레벨을 가지는 경우, 직전에 전송된 트랜잭션에 상응하는 마스터 장치가 송신한 트 랜잭션이 전송되도록 상기 중재 동작을 중지하고, 상기 중재 중지 신호가 제2 로직 레벨을 가지는 경우, 상기 중재 동작의 결과에 따른 트랜잭션이 전송되도록 상기 중재 동작을 수행할 수 있다.
일 실시예에서, 상기 버스 중재기는, 모드 설정 신호를 수신하고, 상기 모드 설정 신호에 기초하여 상기 중재 중지 신호를 제2 로직 레벨로 유지하는 모드 설정부를 더 포함할 수 있다. 상기 모드 설정부는, 상기 모드 설정 신호를 저장하는 레지스터, 및 상기 저장된 모드 설정 신호 및 상기 중재 중지 신호에 대하여 AND 연산을 수행하는 AND 게이트를 포함할 수 있다.
일 실시예에서, 상기 버스 중재기는, 상기 복수의 마스터 장치들에 연결되고, 상기 수신된 트랜잭션들 중 어느 하나의 트랜잭션이 긴급 트랜잭션인 경우 상기 중재 중지 신호를 제2 로직 레벨로 유지하는 긴급 판단부를 더 포함할 수 있다. 상기 긴급 판단부는, 상기 복수의 마스터 장치들에 대한 우선 순위들을 저장하고, 상기 저장된 우선 순위들에 기초하여 상기 수신된 트랜잭션들 각각이 긴급 트랜잭션인지 여부를 판단하는 긴급 트랜잭션 판단부, 및 상기 판단의 결과 및 상기 중재 중지 신호에 대하여 AND 연산을 수행하는 AND 게이트를 포함할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 버스 장치는 버스 중재기 및 라우팅부를 포함한다.
상기 버스 중재기는 복수의 마스터 장치들에 연결되고, 상기 복수의 마스터 장치들로부터 연속된 트랜잭션들의 전송 요청 여부를 나타내는 트랜잭션 그룹화 요청 신호들 및 트랜잭션들을 수신하며, 상기 트랜잭션 그룹화 요청 신호들에 기초하 여 상기 수신된 트랜잭션들에 대한 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 중재 결과 신호를 생성한다. 상기 라우팅부는 상기 복수의 마스터 장치들 및 적어도 하나의 슬레이브 장치에 연결되고, 상기 버스 중재기로부터 상기 중재 결과 신호를 수신하고, 상기 중재 결과 신호에 응답하여 상기 복수의 마스터 장치들 중 어느 하나의 마스터 장치가 송신한 트랜잭션을 상기 적어도 하나의 슬레이브 장치에 전송한다.
일 실시예에서, 상기 버스 중재기는, 상기 복수의 마스터 장치들에 연결되고, 상기 트랜잭션 그룹화 요청 신호들을 수신하며, 상기 트랜잭션 그룹화 요청 신호들의 로직 레벨들에 따라 로직 레벨이 결정되는 상기 중재 중지 신호를 생성하는 중재 중지 판단부, 및 상기 복수의 마스터 장치들에 연결되고, 상기 중재 중지 신호의 로직 레벨에 따라 상기 수신된 트랜잭션들에 대한 상기 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 상기 중재 결과 신호를 생성하는 트랜잭션 중재부를 포함할 수 있다. 상기 트랜잭션 중재부는, 상기 중재 중지 신호가 제1 로직 레벨을 가지는 경우, 직전에 전송된 트랜잭션에 상응하는 마스터 장치가 송신한 트랜잭션이 전송되도록 상기 중재 동작을 중지하고, 상기 중재 중지 신호가 제2 로직 레벨을 가지는 경우, 상기 중재 동작의 결과에 따른 트랜잭션이 전송되도록 상기 중재 동작을 수행할 수 있다.
상기한 본 발명의 다른 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 시스템은 적어도 하나의 슬레이브 장치, 복수의 마스터 장치들 및 버스 장치를 포함한다.
상기 복수의 마스터 장치들은 연속된 트랜잭션들의 전송 요청 여부를 나타내는 트랜잭션 그룹화 요청 신호들 및 트랜잭션들을 생성한다. 상기 버스 장치는 상기 복수의 마스터 장치들 및 상기 적어도 하나의 슬레이브 장치에 연결되고, 상기 복수의 마스터 장치들로부터 상기 트랜잭션 그룹화 요청 신호들 및 상기 트랜잭션들을 수신하고, 상기 트랜잭션 그룹화 요청 신호들에 기초하여 상기 수신된 트랜잭션들에 대한 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 상기 복수의 마스터 장치들 중 어느 하나의 마스터 장치가 송신한 트랜잭션을 상기 적어도 하나의 슬레이브 장치에 전송한다.
일 실시예에서, 상기 버스 장치는, 상기 복수의 마스터 장치들에 연결되고, 상기 트랜잭션 그룹화 요청 신호들에 기초하여 상기 수신된 트랜잭션들에 대한 상기 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 중재 결과 신호를 생성하는 버스 중재기, 및 상기 복수의 마스터 장치들 및 적어도 하나의 슬레이브 장치에 연결되고, 상기 버스 중재기로부터 상기 중재 결과 신호를 수신하고, 상기 중재 결과 신호에 기초하여 상기 어느 하나의 마스터 장치가 송신한 트랜잭션을 상기 적어도 하나의 슬레이브 장치에 전송하는 라우팅부를 포함할 수 있다. 상기 버스 중재기는, 상기 복수의 마스터 장치들에 연결되고, 상기 트랜잭션 그룹화 요청 신호들을 수신하며, 상기 트랜잭션 그룹화 요청 신호들의 로직 레벨들에 따라 로직 레벨이 결정되는 상기 중재 중지 신호를 생성하는 중재 중지 판단부, 및 상기 복수의 마스터 장치들에 연결되고, 상기 중재 중지 신호의 로직 레벨에 따라 상기 수신된 트랜잭션들에 대한 상기 중재 동작을 선택적으로 수행하 고, 상기 중재 동작의 수행 여부에 기초하여 상기 중재 결과 신호를 생성하는 트랜잭션 중재부를 포함할 수 있다. 상기 트랜잭션 중재부는, 상기 중재 중지 신호가 제1 로직 레벨을 가지는 경우, 직전에 전송된 트랜잭션에 상응하는 마스터 장치가 요청한 트랜잭션이 전송되도록 상기 중재 동작을 중지하고, 상기 중재 중지 신호가 제2 로직 레벨을 가지는 경우, 상기 중재 동작의 결과에 상응하는 트랜잭션이 전송되도록 상기 중재 동작을 수행할 수 있다.
일 실시예에서, 상기 적어도 하나의 슬레이브 장치는 메모리 장치를 포함할 수 있다.
일 실시예에서, 상기 시스템은, 적어도 하나의 마스터 장치, 및 상기 버스 장치와 상기 적어도 하나의 슬레이브 장치 사이에 연결되고, 상기 적어도 하나의 마스터 장치에 연결되며, 상기 적어도 하나의 마스터 장치 및 상기 버스 장치로부터 트랜잭션들을 수신하고, 상기 적어도 하나의 마스터 장치 및 상기 버스 장치로부터 수신된 트랜잭션들 중 어느 하나의 트랜잭션을 상기 적어도 하나의 슬레이브 장치에 전송하는 적어도 하나의 버스 장치를 더 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 버스 중재기, 버스 장치 및 시스템은 마스터 장치의 트랜잭션들을 그룹화하여 슬레이브 장치에 전송함으로써 시스템 성능을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 버스 중재기, 버스 장치 및 시스템은 마스터 장치의 메모리 접근 패턴을 유지하며 메모리 장치에 전송함으로써, 메모리 장치 의 페이지 히트율을 높일 수 있고, 메모리 장치 및 전체 시스템의 데이터 처리 속도를 향상 시킬 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이 다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하 는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 2는 본 발명의 일 실시예에 따른 시스템을 나타내는 블록도이다.
도 2를 참조하면, 시스템(200)은 제 1 마스터 장치(210), 제 2 마스터 장치(220), 제 3 마스터 장치(230), 버스 장치(240) 및 슬레이브 장치(250)를 포함한다. 도 2에서는, 설명의 편의상 시스템(200)이 세 개의 마스터 장치들(220, 210, 220) 및 하나의 슬레이브 장치(250)를 포함하는 실시예가 도시되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 시스템(200)이 포함하는 마스터 장치의 수 및 슬레이브 장치의 수가 다양하게 변경될 수 있음을 이해할 수 있을 것이다.
제 1 마스터 장치(210)는 제 1 트랜잭션(TMA)이 슬레이브 장치(250)에 전송되도록 버스 장치(240)에 제 1 트랜잭션(TMA) 및 제 1 트랜잭션 그룹화 요청 신호(ASA)를 송신한다. 제 1 트랜잭션 그룹화 요청 신호(ASA)는 제 1 마스터 장치(210)가 연속된 트랜잭션들을 요청하는 경우 제 1 로직 레벨(예를 들어 로직 “하이”)을 가진다. 실시예에 따라, 슬레이브 장치(250)는 메모리 장치이고, 상기 연속된 트랜잭션들은 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들일 수 있다. 이와 유사하게, 제 2 마스터 장치(220)는 버스 장치(240)에 제 2 트랜잭 션(TMB) 및 제 2 트랜잭션 그룹화 요청 신호(ASB)를 송신하고, 제 3 마스터 장치(230)는 버스 장치(240)에 제 3 트랜잭션(TMC) 및 제 3 트랜잭션 그룹화 요청 신호(ASC)를 송신한다. 제 2 및 제 3 트랜잭션 그룹화 요청 신호들(ASB, ASC) 각각은 제 2 및 제 3 마스터 장치들(220, 230) 각각이 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들을 요청하는 경우 제 1 로직 레벨을 가질 수 있다.
버스 장치(240)는 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)을 동시에 수신한 경우, 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 중 어느 하나의 트랜잭션이 슬레이브 장치(250)에 전송되도록 중재 동작을 수행할 수 있다. 상기 중재 동작은 종래의 중재 방식에 따라 수행될 수 있다. 예를 들어, 상기 중재 동작은 고정 우선순위(fixed priority) 방식 또는 라운드 로빈(round-robin) 방식으로 수행될 수 있다. 이 때, 종래의 버스 장치와는 달리, 버스 장치(240)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)에 기초하여 중재 중지 신호(AS)를 생성하고, 생성된 중재 중지 신호(AS)에 기초하여 상기 중재 동작을 선택적으로 수행한다. 예를 들어, 제 1 마스터 장치(210)가 버스 장치(240)에 연속된 트랜잭션들 및 제 1 로직 레벨을 가진 제 1 트랜잭션 그룹화 요청 신호(ASA)를 송신하는 경우, 버스 장치(240)는 상기 중재 동작을 수행하지 않고, 제 1 트랜잭션(TMA)을 슬레이브 장치(250)에 연속하여 전송한다.
슬레이브 장치(250)는 버스 장치(240)로부터 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 중 어느 하나의 트랜잭션(TS)을 전송 받고, 전송 받은 트랜잭 션(TS)을 수행한다. 실시예에 따라, 슬레이브 장치(250)는 메모리 장치, 메모리 컨트롤러, 또는 버스 장치(240)와 다른 버스 장치일 수 있다. 일 실시예에서, 버스 장치(240)가 다른 버스 장치인 경우, 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)에 기초하여 버스 중지 신호(AS)를 수신하고, 수신된 버스 중지 신호(AS)는 다른 버스 장치에 대한 트랜잭션 그룹화 요청 신호일 수 있다.
일 실시예에서, 슬레이브 장치(250)가 메모리 장치인 경우, 제 1 내지 제 3 마스터 장치들(210, 220, 230) 각각은 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들을 송신할 때, 제 1 로직 레벨을 가진 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)을 각각 송신할 수 있다. 이에 따라, 제 1 내지 제 3 마스터 장치들(210, 220, 230)이 송신한 상기 연속된 트랜잭션들은 그룹화되어 상기 메모리 장치에 전송된다. 여기서, 트랜잭션들이 그룹화되어 전송된다는 것은 트랜잭션들 사이에 다른 트랜잭션이 삽입되지 않고, 슬레이브 장치 또는 다른 버스 장치에 연속하여 전송된다는 것을 의미한다. 즉, 상기 연속된 트랜잭션들은 상기 메모리 장치에 대한 접근 패턴을 유지하며 상기 메모리 장치에 전송된다. 또한 여기서, 동일한 페이지에 속하는 데이터는 상기 메모리 장치의 동일한 로우(row)의 메모리 셀들에 대한 데이터를 의미한다. 이에 따라, 상기 메모리 장치가 상기 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들을 전송 받은 경우, 상기 연속된 트랜잭션들의 데이터에 대한 페이지는 상기 메모리 장치의 감지 증폭기에 저장되어 있으므로, 상기 메모리 장치는 프리차지(precharge) 또는 로우 억세스(row access)를 수행하지 않고, 액티브 로우(active row)에 대한 컬럼 억세스(column access)만을 수 행할 수 있다. 따라서, 상기 메모리 장치의 메모리 억세스 레이턴시(latency)가 감소하고, 동작 속도가 향상된다. 즉, 버스 장치(240)는 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)에 기초하여 상기 중재 동작을 선택적으로 수행함으로써 상기 메모리 장치에 상기 연속된 트랜잭션들을 그룹화하여 전송하고, 이에 따라 상기 메모리 장치의 페이지 히트율(page hit rate)이 상승하며, 상기 메모리 장치의 이용율(utilization)이 향상된다. 그러므로, 전체 시스템(200)의 동작 속도 및 성능이 향상될 수 있다.
도 3은 도 2의 시스템에 포함된 버스 장치의 일 예를 나타내는 블록도이다.
도 3을 참조하면, 버스 장치(300)는 버스 중재기(310) 및 라우팅부(320)를 포함한다. 예를 들어, 버스 장치(300)는 도 2의 시스템(200)에 포함되는 버스 장치(240)일 수 있다.
버스 중재기(310)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC) 및 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)을 수신한다. 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)은 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)의 연속된 트랜잭션들의 전송 요청 여부를 각각 나타낼 수 있다. 예를 들어, 제 1 트랜잭션 그룹화 요청 신호(ASA)는 도 2의 제 1 마스터 장치(210)가 연속된 트랜잭션들을 요청하는 경우 제 1 로직 레벨을 가질 수 있다. 상기 연속된 트랜잭션들은 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들일 수 있다.
버스 중재기(310)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)에 기초하여 중재 중지 신호(AS)를 생성한다. 즉, 중재 중지 신호(AS)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)의 로직 레벨들에 기초하여 로직 레벨이 결정된다. 일 실시예에서, 중재 중지 신호(AS)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC) 중 적어도 하나의 트랜잭션 그룹화 요청 신호가 제1 로직 레벨, 예를 들어 로직 “하이”를 가지는 경우, 제1 로직 레벨을 가질 수 있다. 다른 실시예에서, 중재 중지 신호(AS)는 직전에 전송된 트랜잭션을 송신한 마스터 장치의 트랜잭션 그룹화 요청 신호가 제1 로직 레벨을 가지는 경우, 제1 로직 레벨을 가질 수 있다. 즉, 중재 중지 신호(AS)의 로직 레벨은 직전에 버스 장치(300)를 점유한 마스터 장치의 트랜잭션 그룹화 요청 신호의 로직 레벨과 같을 수 있다. 실시예에 따라, 중재 중지 신호(AS)는 도 2의 슬레이브 장치(250)에 송신될 수 있다. 예를 들어, 중재 중지 신호(AS)는 다른 버스 장치에 트랜잭션 그룹화 요청 신호로서 송신될 수 있다.
버스 중재기(310)는 중재 중지 신호(AS)에 기초하여 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 선택적으로 수행한다. 예를 들어, 중재 중지 신호(AS)가 제 1 로직 레벨을 가지는 경우, 상기 중재 동작을 중지하고, 중재 중지 신호(AS)가 제 2 로직 레벨을 가지는 경우, 상기 중재 동작을 수행할 수 있다. 상기 중재 동작이 수행되는 경우, 상기 중재 동작은 고정 우선순위 방식 또는 라운드 로빈 방식으로 수행될 수 있다.
버스 중재기(310)는 상기 중재 동작의 수행 결과에 기초하여 중재 결과 신호(AR)를 생성하고, 생성된 중재 결과 신호(AR)를 라우팅부(320)에 송신한다. 예를 들어, 중재 중지 신호(AS)가 제 1 로직 레벨을 가지는 경우, 상기 중재 동작이 중지되어 직전에 라우팅부(320)에 송신한 중재 결과 신호(AR)와 동일한 중재 결과 신호(AR)를 생성할 수 있다. 또한, 중재 중지 신호(AS)가 제 2 로직 레벨을 가지는 경우, 고정 우선순위 방식 또는 라운드 로빈 방식으로 상기 중재 동작이 수행되고, 상기 중재 동작의 결과에 상응하는 중재 결과 신호(AR)를 생성할 수 있다.
라우팅부(320)는 버스 중재기(310)로부터 중재 결과 신호(AR)를 수신하고, 중재 결과 신호(AR)에 응답하여 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 중 하나의 트랜잭션(TS)을 슬레이브 장치 또는 다른 버스 장치에 전송한다. 예를 들어, 라우팅부(320)는 중재 결과 신호(AR)에 응답하여 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 중 하나의 트랜잭션(TS)을 선택하는 멀티플렉서를 포함할 수 있다. 도 3에 도시된 실시예에서는, 라우팅부(320)가 하나의 멀티플렉서를 포함하고 있지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 시스템에 포함되는 마스터 장치들의 수 및 슬레이브 장치들의 수에 따라 복수의 멀티플렉서들 및 복수의 디멀티플렉서들(또는 디코더들)을 포함할 수 있음을 이해할 수 있을 것이다.
도 4는 도 3의 버스 장치의 동작들을 나타내는 순서도이다.
도 3 및 도 4를 참조하면, 버스 장치(300)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC) 및 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)을 수신한다(단계 S501). 버스 중재기(310)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)에 기초하여 중재 중지 신호(AS)를 생성한다(단계 S502). 즉, 중재 중지 신호(AS) 는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)의 로직 레벨들에 기초하여 로직 레벨이 결정된다.
중재 중지 신호(AS)가 제 1 로직 레벨을 가지는 경우(단계 S503: 예), 버스 중재기(310)는 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 중지한다(단계 S504). 이에 따라, 버스 중재기(310)는 직전에 라우팅부(320)에 송신한 중재 결과 신호(AR)와 동일한 중재 결과 신호(AR)를 생성한다(단계 S505).
한편, 중재 중지 신호(AS)가 제 2 로직 레벨을 가지는 경우(단계 S503: 아니오), 버스 중재기(310)는 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 수행한다(단계 S506). 상기 중재 동작은 고정 우선순위 방식 또는 라운드 로빈 방식으로 수행될 수 있다. 이에 따라, 버스 중재기(310)는 상기 중재 동작의 수행 결과에 따른 중재 결과 신호(AR)를 생성한다(단계 S507).
라우팅부(320)는 버스 중재기(310)로부터 중재 결과 신호(AR)를 수신하고, 중재 결과 신호(AR)에 응답하여 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 중 하나의 트랜잭션(TS)을 슬레이브 장치 또는 다른 버스 장치에 전송한다(단계 S508). 이에 따라, 트랜잭션 그룹화 요청 신호가 제 1 로직 레벨로 유지된 상태에서 마스터 장치로부터 요청된 연속된 트랜잭션들이 슬레이브 장치에 그대로 전송된다. 즉, 상기 연속된 트랜잭션들이 그룹화됨으로써, 슬레이브 접근 패턴이 유지되면서 상기 슬레이브 장치에 전송된다. 이에 따라, 상기 슬레이브 장치의 동작 속도가 향상될 수 있다. 특히, 상기 슬레이브 장치가 메모리 장치인 경우, 페이지 히트율이 증가할 수 있고, 이에 따라 상기 메모리 장치 및 전체 시스템의 성능이 향상될 수 있 다.
도 5는 도 3의 버스 장치에 포함된 버스 중재기의 일 예를 나타내는 블록도이다.
도 5를 참조하면, 버스 중재기(400)는 중재 중지 판단부(410) 및 트랜잭션 중재부(420)를 포함한다. 예를 들어, 버스 중재기(400)는 도 3의 버스 장치(300)에 포함되는 버스 중재기(310)일 수 있다.
중재 중지 판단부(410)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)을 수신한다. 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)은 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)의 연속된 트랜잭션들의 전송 요청 여부를 각각 나타낼 수 있다. 일 실시예에서, 상기 연속된 트랜잭션들은 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들일 수 있다.
중재 중지 판단부(410)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)의 로직 레벨들에 따라 로직 레벨이 결정되는 중재 중지 신호(AS)를 생성한다. 예를 들어, 중재 중지 신호(AS)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC) 중 적어도 하나의 트랜잭션 그룹화 요청 신호가 제1 로직 레벨, 예를 들어 로직 “하이”를 가지는 경우, 제1 로직 레벨을 가질 수 있다. 일 실시예에서, 중재 중지 판단부(410)는 OR 게이트로 구현될 수 있다. 실시예에 따라, 중재 중지 신호(AS)는 도 2의 슬레이브 장치(250)에 송신되거나, 트랜잭션 그룹화 요청 신호로서 다른 버스 장치에 송신될 수 있다.
트랜잭션 중재부(420)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)을 수신하고, 중재 중지 판단부(410)로부터 중재 중지 신호(AS)를 수신한다. 트랜잭션 중재부(420)는 중재 중지 신호(AS)에 기초하여 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 선택적으로 수행한다. 예를 들어, 중재 중지 신호(AS)가 제 1 로직 레벨을 가지는 경우, 상기 중재 동작을 중지하고, 중재 중지 신호(AS)가 제 2 로직 레벨을 가지는 경우, 상기 중재 동작을 수행할 수 있다. 상기 중재 동작이 수행되는 경우, 상기 중재 동작은 고정 우선순위 방식 또는 라운드 로빈 방식으로 수행될 수 있다.
트랜잭션 중재부(420)는 상기 중재 동작의 수행 여부에 기초하여 중재 결과 신호(AR)를 생성한다. 예를 들어, 중재 중지 신호(AS)가 제 1 로직 레벨을 가지는 경우, 상기 중재 동작이 중지되어 직전에 생성한 중재 결과 신호(AR)와 동일한 중재 결과 신호(AR)를 생성할 수 있다. 또한, 중재 중지 신호(AS)가 제 2 로직 레벨을 가지는 경우, 고정 우선순위 방식 또는 라운드 로빈 방식으로 상기 중재 동작이 수행되고, 상기 중재 동작의 결과에 상응하는 중재 결과 신호(AR)를 생성할 수 있다.
도 6은 도 5의 버스 중재기를 포함하는 도 2의 시스템의 트랜잭션들. 트랜잭션 그룹화 요청 신호들 및 중재 중지 신호를 나타내는 타이밍도이다. 도 6에서, 클록 신호(CLK)는 버스 중재기(400)에 인가되는 클록 신호를 나타낸다.
이하, 도 5 및 도 6을 참조하여 도 5의 버스 중재기(400)의 동작을 설명한다.
도 6에서, 트랜잭션들(TMA, TMB, TMB)은 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)이 각각 버스 중재기(400)에 송신한 트랜잭션을 나타내고, 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)은 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)이 각각 버스 중재기(400)에 송신한 트랜잭션 그룹화 요청 신호를 나타내며, 전송된 트랜잭션(TS)은 도 2의 슬레이브 장치(240)에 전송된 트랜잭션을 나타내고, 중재 중지 신호(AS)는 버스 중재기(400)가 생성한 중재 중지 신호, 또는 도 2의 슬레이브 장치(240)가 수신한 중재 중지 신호를 나타낸다.
클록 신호(CLK)의 첫 번째 사이클(cycle)에서, 중재 중지 판단부(410)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)을 수신하고, 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)이 모두 제 2 로직 레벨이므로, 제 2 로직 레벨을 가지는 중재 중지 신호(AS)를 생성한다. 트랜잭션 중재부(420)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 트랜잭션들(A0, B0, C0)을 수신하고, 중재 중지 신호(AS)가 제 2 로직 레벨을 가지므로, 트랜잭션들(A0, B0, C0)에 대한 중재 동작을 수행한다. 도 6에서는, 상기 중재 동작이 라운드 로빈 방식으로 수행된 예가 도시되었고, 상기 중재 동작의 수행 결과에 따라 도 2의 제 1 마스터 장치(210)가 송신한 트랜잭션(A0)이 도 2의 슬레이브 장치(250)에 전송된 예가 도시되었다. 즉, 클록 신호(CLK)의 첫 번째 사이클에서, 전송된 트랜잭션(TS)은 도 2의 제 1 마스터 장치(210)가 송신한 트랜잭션(A0)이다.
클록 신호(CLK)의 두 번째 사이클에서, 직전에 전송된 트랜잭션(A0)을 송신 한 도 2의 제 1 마스터 장치(210)는 제 1 로직 레벨을 가지는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 송신한다. 이에 따라, 중재 중지 판단부(410)는 제 1 로직 레벨을 가지는 중재 중지 신호(AS)를 생성한다. 트랜잭션 중재부(420)는 중재 중지 신호(AS)가 제 1 로직 레벨을 가지므로, 상기 중재 동작을 중지한다. 이에 따라, 트랜잭션 중재부(420)는 직전에 생성된 중재 결과 신호(AR)와 동일한 중재 결과 신호(AR)를 생성하고, 도 3의 라우팅부(250)는 직전에 도 2에 전송한 트랜잭션(A0)을 송신한 도 2의 제 1 마스터 장치(210)의 트랜잭션(A1)을 슬레이브 장치(250)에 전송한다.
클록 신호(CLK)의 세 번째 및 네 번째 사이클에서, 클록 신호(CLK)의 두 번째 사이클에서와 유사하게, 중재 중지 판단부(410)는 제 1 로직 레벨을 가지는 중재 중지 신호(AS)를 생성한다. 또한, 클록 신호(CLK)의 세 번째 및 네 번째 사이클에서 전송된 트랜잭션(TS)은 도 2의 제 1 마스터 장치(210)가 송신한 트랜잭션들(A2, A3)이다. 이에 따라, 도 2의 제 1 마스터 장치(210)가 연속된 트랜잭션들(A0, A1, A2, A3)을 요청한 경우, 트랜잭션들(A0, A1, A2, A3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 즉, 도 2의 제 1 마스터 장치(210)가 연속된 트랜잭션들(A0, A1, A2, A3)과 함께, 최초 트랜잭션(A0)을 송신할 때 제2 로직 레벨을 가지고, 나머지 트랜잭션들(A1, A2, A3)을 송신할 때 제1 로직 레벨을 가지는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 송신한 경우, 트랜잭션들(A0, A1, A2, A3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 이에 따라, 도 2의 슬레이브 장치(250)의 동작 속도가 향상될 수 있다. 특히, 도 2의 슬레이브 장치(250)가 메모리 장치인 경우, 페이지 히트율 및 메모리 이용율이 증가할 수 있고, 따라서 상기 메모리 장치 및 전체 시스템의 성능이 향상될 수 있다.
한편, 클록 신호(CLK)의 다섯 번째 사이클에서, 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)이 모두 제 2 로직 레벨이고, 이에 따라, 중재 중지 판단부(410)는 제 2 로직 레벨을 가지는 중재 중지 신호(AS)를 생성한다. 트랜잭션 중재부(420)는 도 2의 제 2 및 제 3 마스터 장치들(220, 230)로부터 트랜잭션들(B0, C0)을 수신하고, 중재 중지 신호(AS)가 제 2 로직 레벨을 가지므로, 트랜잭션들(B0, C0)에 대한 중재 동작을 수행한다. 상기 중재 동작의 수행 결과에 따라, 도 2의 제 2 마스터 장치(220)가 송신한 트랜잭션(B0)이 도 2의 슬레이브 장치(250)에 전송된다. 또한, 클록 신호(CLK)의 여섯 번째 내지 여덟 번째 사이클들에서, 도 2의 제 2 마스터 장치(220)는 트랜잭션들(B1, B2, B3)을 연속하여 송신하고, 제 2 트랜잭션 그룹화 요청 신호(ASB)을 제 1 로직 레벨로 송신한다. 이에 따라, 클록 신호(CLK)의 다섯 번째 내지 여덟 번째 사이클들에서, 도 2의 제 2 마스터 장치(220)의 트랜잭션들(B0, B1, B2, B3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 이에 따라, 도 2의 슬레이브 장치(250)의 동작 속도가 향상될 수 있다.
또한, 도 6에 도시된 바와 같이, 도 2의 제 1 마스터 장치(210)가 송신한 트랜잭션들(A0, A1, A2, A3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된 직후, 도 2의 제 2 마스터 장치(220)가 송신한 트랜잭션들(B0, B1, B2, B3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송되므로, 종래의 락된 전송(locked transfer)과는 달리, 도 2의 버스 장치(240)의 대역폭을 최대한으로 활용할 수 있다. 즉, 종래의 락된 전송에서는, 세마포어(semaphore)를 사용하여 특정 마스터 장치가 버스 장치를 점유하고, 버스 장치를 점유하는 마스터 장치가 송신한 트랜잭션의 결과가 슬레이브 장치로부터 상기 마스터 장치에 전송된 후에야 다른 마스터 장치가 버스 장치를 사용할 수 있다. 그러나, 도 2의 시스템(200)에서는, 도 2의 제 1 마스터 장치(210)가 송신한 트랜잭션들(A0, A1, A2, A3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된 직후, 즉 트랜잭션들(A0, A1, A2, A3)이 완료되지 않은 상태에서, 다른 마스터 장치(220)가 송신한 트랜잭션들(B0, B1, B2, B3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송되므로, 도 2의 버스 장치(240)의 대역폭을 최대한으로 활용할 수 있다.
한편, 이와 유사하게, 클록 신호(CLK)의 아홉 번째 내지 열두 번째 사이클들에서, 도 2의 제 3 마스터 장치(230)의 트랜잭션들(C0, C1, C2, C3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 이에 따라, 도 2의 슬레이브 장치(250)의 동작 속도가 향상될 수 있고, 전체 시스템(200)의 성능이 향상될 수 있다.
도 7은 도 3의 버스 장치에 포함된 버스 중재기의 다른 예를 나타내는 블록도이다.
도 7을 참조하면, 버스 중재기(600)는 중재 중지 판단부(610) 및 트랜잭션 중재부(620)를 포함한다. 예를 들어, 버스 중재기(600)는 도 3의 버스 장치(300)에 포함되는 버스 중재기(310)일 수 있다.
중재 중지 판단부(610)는 선택 회로(611) 및 지연부(612)를 포함한다. 선택 회로(611)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC)을 수신한다. 또한, 선택 회로(611)는 트랜잭션 중재부(620)로부터 선택 신호로서 중재 결과 신호(AR)를 수신하고, 중재 결과 신호(AR)에 따라 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA, ASB, ASC) 중 하나의 트랜잭션 그룹화 요청 신호를 선택한다. 이에 따라, 선택 회로(611)는 현재 전송될 트랜잭션을 송신한 마스터 장치의 트랜잭션 그룹화 요청 신호를 선택하여 중재 중지 신호(AS)를 생성한다. 일 실시예에서, 선택 회로(611)는 멀티플렉서로 구현될 수 있다. 실시예에 따라, 중재 중지 신호(AS)는 도 2의 슬레이브 장치(250)에 송신되거나, 트랜잭션 그룹화 요청 신호로서 다른 버스 장치에 송신될 수 있다. 지연부(612)는 중재 중지 신호(AS)를 한 사이클만큼 지연하여 지연 중재 중지 신호(DAS)를 생성한다.
트랜잭션 중재부(620)는 지연부(612)로부터 지연 중재 중지 신호(DAS)에 기초하여 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 선택적으로 수행한다. 트랜잭션 중재부(420)는 상기 중재 동작의 수행 여부에 기초하여 중재 결과 신호(AR)를 생성한다.
예를 들어, 현재 전송될 트랜잭션을 송신한 마스터 장치가 도 2의 제 1 마스터 장치(210)인 경우, 중재 결과 신호(AR)는 도 2의 제 1 마스터 장치(210)를 나타내고, 선택 회로(611)는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 선택하여 중재 중지 신호(AS)를 생성한다. 이에 따라, 제 1 트랜잭션 그룹화 요청 신호(ASA)가 제 1 로직 레벨을 가지는 경우, 중재 중지 신호(AS)가 제 1 로직 레벨을 가지고, 지연 부(612)에 의하여 중재 중지 신호(AS)에 대하여 한 사이클만큼 지연된 지연 중재 중지 신호(DAS) 또한 제 1 로직 레벨을 가진다. 이에 따라, 상기 한 사이클이 경과한 후, 트랜잭션 중재부(620)는 지연부(612)로부터 제 1 로직 레벨을 가지는 지연 중재 중지 신호(DAS)를 수신하므로, 중재 동작을 중지함으로써 직전에 전송된 트랜잭션을 송신한 마스터 장치를 나타내는 중재 결과 신호(AR)를 생성한다. 즉, 상기 직전에 전송된 트랜잭션에 상응하는 마스터 장치가 송신한 트랜잭션이 전송됨으로써, 도 2의 제 1 마스터 장치(210)의 연속된 트랜잭션들이 그룹화되어 도 2의 슬레이브 장치(250)에 제공된다.
도 8은 도 7의 버스 중재기를 포함하는 도 2의 시스템의 트랜잭션들. 트랜잭션 그룹화 요청 신호들 및 중재 중지 신호를 나타내는 타이밍도이다. 도 8에서, 클록 신호(CLK)는 버스 중재기(600)에 인가되는 클록 신호를 나타낸다.
이하, 도 7 및 도 8을 참조하여 도 7의 버스 중재기(600)의 동작을 설명한다.
직전에 전송된 트랜잭션이 없는 경우, 클록 신호(CLK)의 첫 번째 사이클(cycle)에서, 트랜잭션 중재부(620)는 제 2 로직 레벨을 가지는 지연 중재 중지 신호(DAS)를 수신하고, 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)의 트랜잭션들(A0, B0, C0)에 대한 중재 동작을 수행한다. 상기 중재 동작의 수행 결과에 따라 트랜잭션 중재부(620)가 도 2의 제 1 마스터 장치(210)의 트랜잭션(A0)에 상응하는 중재 결과 신호(AR)를 생성하면, 도 2의 제 1 마스터 장치(210)의 트랜잭션(A0)이 도 2의 슬레이브 장치(250)에 전송된다. 즉, 클록 신호(CLK)의 첫 번째 사이클에서, 전송된 트랜잭션(TS)은 도 2의 제 1 마스터 장치(210)가 송신한 트랜잭션(A0)이다. 또한, 중재 결과 신호(AR)는 선택 신호로서 선택 회로(611)에 인가되고, 선택 회로(611)는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 선택하여 중재 중지 신호(AS)를 생성한다. 지연부(612)는 선택 회로(611)가 출력한 중재 중지 신호(AS)를 지연하여 지연 중재 중지 신호(DAS)를 생성한다.
클록 신호(CLK)의 두 번째 사이클에서, 트랜잭션 중재부(620)는 지연부(612)가 출력한 지연 중재 중지 신호(DAS)를 수신한다. 지연 중재 중지 신호(DAS)가 제 1 로직 레벨을 가지므로, 트랜잭션 중재부(620)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)의 트랜잭션들(A1, B0, C0)에 대한 중재 동작을 수행하지 않는다. 이에 따라, 트랜잭션 중재부(620)는 직전에 생성된 중재 결과 신호(AR)와 동일한 중재 결과 신호(AR)를 생성하고, 도 3의 라우팅부(250)는 직전에 도 2에 전송한 트랜잭션(A0)을 송신한 도 2의 제 1 마스터 장치(210)의 트랜잭션(A1)을 슬레이브 장치(250)에 전송한다. 또한, 중재 결과 신호(AR)는 선택 신호로서 선택 회로(611)에 인가되고, 선택 회로(611)는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 선택하여 제 1 로직 레벨을 가지는 중재 중지 신호(AS)를 생성한다. 지연부(612)는 중재 중지 신호(AS)를 지연하여 제 1 로직 레벨을 가지는 지연 중재 중지 신호(DAS)를 생성한다.
클록 신호(CLK)의 세 번째 사이클에서, 트랜잭션 중재부(620)는 상기 중재 동작을 수행하지 않고, 도 2의 제 1 마스터 장치(210)를 나타내는 중재 결과 신호(AR)를 생성하고, 도 2의 제 1 마스터 장치(210)의 트랜잭션(A2)이 전송된다. 또 한, 선택 회로(611)는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 선택하여 제 1 로직 레벨을 가지는 중재 중지 신호(AS)를 생성하고, 지연부(612)는 중재 중지 신호(AS)를 지연하여 제 1 로직 레벨을 가지는 지연 중재 중지 신호(DAS)를 생성한다.
클록 신호(CLK)의 네 번째 사이클에서, 트랜잭션 중재부(620)는 상기 중재 동작을 수행하지 않고, 도 2의 제 1 마스터 장치(210)를 나타내는 중재 결과 신호(AR)를 생성하고, 도 2의 제 1 마스터 장치(210)의 트랜잭션(A3)이 전송된다. 이에 따라, 도 2의 제 1 마스터 장치(210)가 연속된 트랜잭션들(A0, A1, A2, A3)을 요청한 경우, 트랜잭션들(A0, A1, A2, A3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 즉, 도 2의 제 1 마스터 장치(210)가 연속된 트랜잭션들(A0, A1, A2, A3)과 함께, 최후 트랜잭션(A3)을 송신할 때 제2 로직 레벨을 가지고, 나머지 트랜잭션들(A0, A1, A2)을 송신할 때 제1 로직 레벨을 가지는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 송신한 경우, 트랜잭션들(A0, A1, A2, A3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 이에 따라, 도 2의 슬레이브 장치(250)의 동작 속도가 향상될 수 있다. 특히, 도 2의 슬레이브 장치(250)가 메모리 장치인 경우, 페이지 히트율 및 메모리 이용율이 증가할 수 있고, 따라서 상기 메모리 장치 및 전체 시스템의 성능이 향상될 수 있다.
또한, 클록 신호(CLK)의 네 번째 사이클에서, 도 2의 제 1 마스터 장치(210)를 나타내는 중재 결과 신호(AR)는 선택 회로(611)에 선택 신호로서 인가된다. 이에 따라, 선택 회로(611)는 제 1 트랜잭션 그룹화 요청 신호(ASA)를 선택하여 중재 중지 신호(AS)를 생성한다. 제 1 트랜잭션 그룹화 요청 신호(ASA)가 제 2 로직 레 벨을 가지므로, 클록 신호(CLK)의 네 번째 사이클에서의 중재 중지 신호(AS)는 제 2 로직 레벨을 가진다. 지연부(612)는 제 2 로직 레벨을 가지는 중재 중지 신호(AS)를 지연하여 제 2 로직 레벨을 가지는 지연 중재 중지 신호(DAS)를 생성한다.
클록 신호(CLK)의 다섯 번째 사이클에서, 지연 중재 중지 신호(DAS)가 제 2 로직 레벨을 가지므로, 트랜잭션 중재부(620)는 도 2의 제 2 및 제 3 마스터 장치들(220, 230)의 트랜잭션들(B0, C0)에 대한 중재 동작을 수행한다. 도 6에서는, 상기 중재 동작의 수행 결과에 따라 도 2의 제 2 마스터 장치(220)의 트랜잭션(B0)이 전송되는 예가 도시되었다. 이에 따라, 클록 신호(CLK)의 다섯 번째 내지 여덟 번째 사이클들에서, 도 2의 제 2 마스터 장치(220)의 트랜잭션들(B0, B1, B2, B3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 또한, 중재 중지 신호(AS)는 클록 신호(CLK)의 다섯 번째 내지 일곱 번째 사이클들에서 제 1 로직 레벨을 가지고, 클록 신호(CLK)의 여덟 번째 사이클에서 제 2 로직 레벨을 가진다. 실시예에 따라, 중재 중지 신호(AS)는 다른 버스 장치에 트랜잭션 그룹화 요청 신호로서 인가될 수 있다. 또한, 클록 신호(CLK)의 아홉 번째 내지 열두 번째 사이클들에서, 도 2의 제 3 마스터 장치(230)의 트랜잭션들(C0, C1, C2, C3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된다. 이에 따라, 도 2의 슬레이브 장치(250)의 동작 속도가 향상될 수 있고, 전체 시스템(200)의 성능이 향상될 수 있다. 또한, 도 8에 도시된 바와 같이, 도 2의 제 1 마스터 장치(210)가 송신한 트랜잭션들(A0, A1, A2, A3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송된 후, 도 2의 제 2 마스 터 장치(220)가 송신한 트랜잭션들(B0, B1, B2, B3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송되고, 도 2의 제 3 마스터 장치(230)가 송신한 트랜잭션들(C0, C1, C2, C3)이 그룹화되어 도 2의 슬레이브 장치(250)에 전송되므로, 도 2의 버스 장치(240)의 대역폭을 최대한으로 활용할 수 있다.
도 9는 도 3의 버스 장치에 포함된 버스 중재기의 또 다른 예를 나타내는 블록도이다.
도 9를 참조하면, 버스 중재기(700)는 중재 중지 판단부(710), 트랜잭션 중재부(720) 및 모드 설정부(730)를 포함한다. 도 9의 버스 중재기(700)는 도 5의 버스 중재기(400)에 비하여 모드 설정부(730)를 더 포함한다.
모드 설정부(730)는 외부 장치(미도시)로부터 모드 설정 신호(MS)를 수신하고, 모드 설정 신호(MS)에 기초하여 중재 중지 신호(AS)를 제 2 로직 레벨로 유지할 수 있다. 예를 들어, 모드 설정부(730)가 제 2 로직 레벨을 가지는 모드 설정 신호(MS)를 수신한 경우, 중재 중지 신호(AS)를 제 2 로직 레벨로 유지할 수 있다. 이에 따라, 트랜잭션 중재부(720)는 제 1 내지 제 3 트랜잭션 그룹화 요청 신호들(ASA. ASB, ASC)에 무관하게 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 수행할 수 있다.
일 실시예에서, 모드 설정부(730)는 레지스터(731) 및 AND 게이트(732)를 포함한다. 레지스터(731)는 모드 설정 신호(MS)를 수신하고, 수신된 모드 설정 신호(MS)를 저장한다. 레지스터(731)는 상기 외부 장치로부터 새로운 모드 설정 신호(MS)를 수신할 때까지, 저장된 모드 설정 신호(MS)를 AND 게이트(732)에 제공한 다. AND 게이트(732)는 레지스터(731)로부터 출력된 모드 설정 신호(MS) 및 중재 중지 판단부(710)의 출력 신호에 AND 연산을 수행하여 중재 중지 신호(AS)를 생성한다. 이에 따라, 모드 설정 신호(MS)에 응답하여 중재 중지 신호(AS)가 제 2 로직 레벨로 유지될 수 있다. 예를 들어, 제 2 로직 레벨을 가지는 모드 설정 신호(MS)는 단일 중재 모드(single arbitration mode)를 나타낼 수 있고, 상기 단일 중재 모드에서 트랜잭션 중재부(720)는 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 중지함이 없이 클록 신호의 매 사이클 마다 중재 동작을 수행할 수 있다. 실시예에 따라, 모드 설정부(730)가 중재 중지 신호(AS)를 제 2 로직 레벨로 유지하고, 트랜잭션 중재부(720)가 제 2 로직 레벨을 가지는 중재 중지 신호(AS)를 수신함으로써, 트랜잭션 중재부(720)는 상기 중재 동작을 중지하지 않을 수 있다.
도 10은 도 3의 버스 장치에 포함된 버스 중재기의 또 다른 예를 나타내는 블록도이다.
도 10을 참조하면, 버스 중재기(800)는 중재 중지 판단부(810), 트랜잭션 중재부(820) 및 긴급 판단부(830)를 포함한다. 도 10의 버스 중재기(800)는 도 5의 버스 중재기(400)에 비하여 긴급 판단부(830)를 더 포함한다.
긴급 판단부(830)는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)로부터 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)을 수신한다. 긴급 판단부(830)는 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 중 어느 하나의 트랜잭션이 긴급 트랜잭션(urgent transaction)인 경우 중재 중지 신호(AS)를 제2 로직 레벨로 유지할 수 있다. 이에 따라, 트랜잭션 중재부(820)는 제 1 내지 제 3 트랜잭션 그룹화 요 청 신호들(ASA. ASB, ASC)에 무관하게 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 수행할 수 있다.
일 실시예에서, 긴급 판단부(830)는 긴급 트랜잭션 판단부(831) 및 AND 게이트(832)를 포함한다. 긴급 트랜잭션 판단부(831)는 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)을 수신하고, 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 각각에 포함된 우선 순위 정보를 추출한다. 실시예에 따라, 상기 우선 순위 정보는 도 2의 제 1 내지 제 3 마스터 장치들(210, 220, 230)에 대하여 미리 설정될 수 있고, 미리 설정된 우선 순위 정보는 긴급 트랜잭션 판단부(831)에 저장될 수 있다. 긴급 트랜잭션 판단부(831) 저장된 우선 순위 정보 또는 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC) 각각에 포함된 우선 순위 정보에 기초하여 긴급 트랜잭션의 존재 여부를 판단한다. 상기 판단의 결과에 따라 긴급 트랜잭션의 존재하는 경우, 긴급 트랜잭션 판단부(831)는 AND 게이트(832)에 제 2 로직 레벨을 가지는 신호를 제공할 수 있다. AND 게이트(832)는 긴급 트랜잭션 판단부(831)의 출력 신호 및 중재 중지 판단부(710)의 출력 신호에 AND 연산을 수행하여 중재 중지 신호(AS)를 생성한다. 이에 따라, 긴급 판단부(830)가 중재 중지 신호(AS)를 제 2 로직 레벨로 유지하고, 트랜잭션 중재부(820)가 제 2 로직 레벨을 가지는 중재 중지 신호(AS)를 수신함으로써, 트랜잭션 중재부(820)는 제 1 내지 제 3 트랜잭션들(TMA, TMB, TMC)에 대한 중재 동작을 중지하지 않을 수 있다.
도 11은 본 발명의 일 실시예에 따른 시스템을 나타내는 블록도이다.
도 11을 참조하면, 시스템(900)은 제 1 내지 제 7 마스터 장치들(911, 912, 913, 914, 915, 916, 917), 제 1 내지 제 4 버스 장치들(921, 922, 923, 924) 및 슬레이브 장치(931)를 포함한다. 제 1 버스 장치(912)는 제 3 내지 제 5 마스터 장치들(913, 914, 915) 및 제 3 버스 장치(923)에 연결되고, 제 2 버스 장치(922)는 제 6 및 제 7 마스터 장치들(916, 917) 및 제 3 버스 장치(923)에 연결되고, 제 3 버스 장치(913)는 제 2 마스터 장치(912), 제 1 버스 장치(921), 제 2 버스 장치(922) 및 제 4 버스 장치(924)에 연결되고, 제 4 버스 장치(914)는 제 1 마스터 장치(911), 제 3 버스 장치(923) 및 슬레이브 장치(931)에 연결된다. 설명의 편의상 시스템(900)이 일곱 개의 마스터 장치들(911, 912, 913, 914, 915, 916, 917) 및 하나의 슬레이브 장치(931)를 포함하는 실시예가 도시되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 시스템(900)이 포함하는 마스터 장치의 수 및 슬레이브 장치의 수가 다양하게 변경될 수 있음을 이해할 수 있을 것이다. 또한, 도 11에서는 네 개의 버스 장치들을 포함하는 시스템(900)이 도시 되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 각 마스터 장치의 트랜잭션 전송 빈도, 각 버스 장치의 대역폭 등에 따라 시스템(900)이 포함하는 버스 장치들의 수 및 연결 관계가 다양하게 변경될 수 있음을 이해할 수 있을 것이다.
제 1 버스 장치(921)는 제 3 내지 제 5 마스터 장치들(913, 914, 915)로부터 트랜잭션들(TMC, TMD, TME) 및 트랜잭션 그룹화 요청 신호들(ASC, ASD, ADE)을 수신하고, 제 2 버스 장치(922)는 제 6 및 제 7 마스터 장치들(916, 917)로부터 트랜잭션들(TMF, TMG) 및 트랜잭션 그룹화 요청 신호들(ASF, ASG)을 수신한다. 예를 들어, 제 3 내지 제 5 마스터 장치들(913, 914, 915)는 각각 카메라 인터페이 스(camera interface), 이미지 후처리 장치(post processing device), 2차원 엔진(2D engine)일 수 있고, 제 6 및 제 7 마스터 장치들(916, 917)은 각각 비디오 처리기(video processor), 비디오 믹서(video mixer)일 수 있다. 제 1 버스 장치(921)는 트랜잭션 그룹화 요청 신호들(ASC, ASD, ADE)에 기초하여 중재 중지 신호(AS1)를 생성하고, 생성된 중재 중지 신호(AS1)에 기초하여 트랜잭션들(TMC, TMD, TME)에 대한 중재 동작을 선택적으로 수행한다. 또한, 제 2 버스 장치(922)는 트랜잭션 그룹화 요청 신호들(ASF, ASG)에 기초하여 중재 중지 신호(AS2)를 생성하고, 생성된 중재 중지 신호(AS2)에 기초하여 트랜잭션들(TMF, TMG)에 대한 중재 동작을 선택적으로 수행한다. 이에 따라, 제 1 버스 장치(921) 및 제 2 버스 장치(922)는 제 3 내지 제 7 마스터 장치들(913, 914, 915, 916, 917) 각각으로부터 송신된 연속된 트랜잭션들을 그룹화하여 제 3 버스 장치(923)에 전송할 수 있다. 즉, 트랜잭션 패턴이 유지되면서 제 3 내지 제 7 마스터 장치들(913, 914, 915, 916, 917) 각각으로부터 송신된 트랜잭션들이 제 3 버스 장치(923)에 전송될 수 있다. 또한, 중재 중지 신호들(AS1, AS2)는 트랜잭션 그룹화 요청 신호들로서 제 3 버스 장치(923)에 인가된다.
제 3 버스 장치(923)는 제 2 마스터 장치(912)로부터 트랜잭션(TMB) 및 트랜잭션 그룹화 요청 신호(ASB)을 수신하고, 제 1 및 제 2 버스 장치(921, 922)로부터 트랜잭션들(TS1, TS2) 및 트랜잭션 그룹화 요청 신호들(AS1, AS2)을 수신한다. 예를 들어, 제 2 마스터 장치(912)는 3차원 엔진(3D engine)일 수 있다. 실시예에 따라, 제 2 마스터 장치(912)가 트랜잭션 처리의 지연 시간(latency)가 중요 한(critical) 장치인 경우, 제 2 마스터 장치(912)는 우선 순위 정보를 포함하는 트랜잭션(TMB)을 송신할 수 있다. 제 3 버스 장치(923)는 제 2 마스터 장치(912)로부터 긴급 트랜잭션을 수신한 경우, 트랜잭션 그룹화 요청 신호들(ASB, AS1, AS2)에 무관하게, 트랜잭션들(TMB, TS1, TS2)에 대한 중재 동작을 수행할 수 있다. 실시예에 따라, 제 3 버스 장치(923)는 제 2 마스터 장치(912)로부터 긴급 트랜잭션을 수신한 경우에도, 제 2 마스터 장치(912)의 트랜잭션 그룹화 요청 신호(ASB)가 제 1 로직 레벨을 가지는 경우, 제 2 마스터 장치(912)의 트랜잭션(TMB)을 그룹화하여 제 4 버스 장치(924)에 전송할 수 있다.
제 4 버스 장치(924)는 제 1 마스터 장치(911)로부터 트랜잭션(TMA)을 수신하고, 제 3 버스 장치(923)로부터 트랜잭션(TS3)을 수신한다. 실시예에 따라, 제 4 버스 장치(924)는 제 1 마스터 장치(911) 및 제 3 버스 장치(923)로부터 트랜잭션 그룹화 요청 신호들을 수신할 수 있고, 제 4 버스 장치(924)는 트랜잭션을 그룹화하여 슬레이브 장치(931)에 전송할 수 있다. 일 실시예에서, 제 1 마스터 장치(911)는 중앙 처리 장치(central processing unit; CPU)일 수 있다. 제 1 마스터 장치(911)가 중앙 처리 장치인 경우, 제 1 마스터 장치(911)가 송신한 트랜잭션의 레이턴시가 중요하므로, 제 4 버스 장치(924)는 트랜잭션 그룹화를 수행하지 않는 종래의 버스 장치일 수 있다. 이에 따라, 제 1 마스터 장치(911)가 송신한 트랜잭션은 신속하게 처리될 수 있다.
슬레이브 장치(931)는 제 1 내지 제 7 마스터 장치들(911, 912, 913, 914, 915, 916, 917)가 송신한 트랜잭션들(TMA, TMB, TMC, TMD, TME, TMF, TMG) 중 어느 하나의 트랜잭션(TS4)을 전송 받고, 전송 받은 트랜잭션(TS4)을 수행한다. 실시예에 따라, 슬레이브 장치(931)는 메모리 장치 또는 메모리 컨트롤러일 수 있다. 슬레이브 장치(931)가 메모리 장치인 경우, 상기 메모리 장치는 제 1 내지 제 7 마스터 장치들(911, 912, 913, 914, 915, 916, 917) 각각으로부터 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들을 수신할 수 있다. 이에 따라, 상기 메모리 장치가 상기 동일한 페이지에 속하는 데이터에 대한 연속된 트랜잭션들을 전송 받은 경우, 상기 메모리 장치는 프리차지 또는 로우 억세스를 수행하지 않고, 액티브 로우에 대한 컬럼 억세스만을 수행할 수 있다. 따라서, 상기 메모리 장치의 메모리 억세스 레이턴시가 감소하고, 동작 속도가 향상된다. 즉, 제 1 내지 제 4 버스 장치들(921, 922, 923, 924)이 트랜잭션 그룹화 요청 신호들에 기초하여 중재 동작을 선택적으로 수행함으로써 상기 메모리 장치에 연속된 트랜잭션들을 그룹화되어 전송됨으로써, 상기 메모리 장치의 페이지 히트율이 상승하고, 전체 시스템(900)의 동작 속도 및 성능이 향상될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 버스 중재기, 버스 장치 및 시스템은 마스터 장치의 트랜잭션들을 그룹화하여 슬레이브 장치 또는 다른 버스 장치에 전송함으로써, 시스템 성능을 향상시킬 수 있다. 특히, 본 발명의 일 실시예에 따른 버스 중재기, 버스 장치 및 시스템은 메모리 장치에 대한 트랜잭션들을 그룹화함으로써, 마스터 장치가 송신한 메모리 접근 패턴이 유지되며 메모리 장치에 전송될 수 있다. 이에 따라, 메모리 장치의 페이지 히트율을 높일 수 있고, 메모리 장치 및 전체 시스템의 성능을 향상 시킬 수 있다.
또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는, 본 발명이 다양한 버스 장치를 포함하는 시스템, 예를 들어 AXI(Advanced eXtensible Interface) 프로토콜, 개방형 코어 프로토콜(OCP: Open Core Protocol) 등을 기반으로 하는 온 칩 시스템(On-Chip System)에 효과적으로 적용될 수 있는 것을 이해할 수 있을 것이다.
본 발명은 버스 중재를 사용하는 임의의 시스템에 유용하게 이용될 수 있다. 특히, 본 발명은 AXI(Advanced eXtensible Interface) 프로토콜, 개방형 코어 프로토콜(OCP: Open Core Protocol) 등을 기반으로 하는 온 칩 시스템(On-Chip System)에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1a는 종래의 버스 장치를 포함하는 시스템을 나타내는 블록도이다.
도 1b는 도 1a의 시스템에서 전송되는 트랜잭션들을 나타내는 타이밍도이다.
도 2는 본 발명의 일 실시예에 따른 시스템을 나타내는 블록도이다.
도 3은 도 2의 시스템에 포함된 버스 장치의 일 예를 나타내는 블록도이다.
도 4는 도 3의 버스 장치의 동작들을 나타내는 순서도이다.
도 5는 도 3의 버스 장치에 포함된 버스 중재기의 일 예를 나타내는 블록도이다.
도 6은 도 5의 버스 중재기를 포함하는 도 2의 시스템의 트랜잭션들. 트랜잭션 그룹화 요청 신호들 및 중재 중지 신호를 나타내는 타이밍도이다.
도 7은 도 3의 버스 장치에 포함된 버스 중재기의 다른 예를 나타내는 블록도이다.
도 8은 도 7의 버스 중재기를 포함하는 도 2의 시스템의 트랜잭션들. 트랜잭션 그룹화 요청 신호들 및 중재 중지 신호를 나타내는 타이밍도이다.
도 9는 도 3의 버스 장치에 포함된 버스 중재기의 또 다른 예를 나타내는 블록도이다.
도 10은 도 3의 버스 장치에 포함된 버스 중재기의 또 다른 예를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 시스템을 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명 >
200, 900: 시스템
240, 300, 921, 922, 923, 924: 버스 장치
310, 400, 600, 700, 800: 버스 중재기

Claims (20)

  1. 복수의 마스터 장치들에 연결되고, 상기 복수의 마스터 장치들로부터 연속된 트랜잭션들의 전송 요청 여부를 나타내는 트랜잭션 그룹화 요청 신호들을 수신하며, 상기 트랜잭션 그룹화 요청 신호들의 로직 레벨들에 따라 로직 레벨이 결정되는 중재 중지 신호를 생성하는 중재 중지 판단부; 및
    상기 복수의 마스터 장치들에 연결되고, 상기 복수의 마스터 장치들로부터 트랜잭션들을 수신하며, 상기 중재 중지 신호의 로직 레벨에 따라 상기 수신된 트랜잭션들에 대한 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 중재 결과 신호를 생성하는 트랜잭션 중재부를 포함하는 버스 중재기.
  2. 제 1 항에 있어서, 상기 중재 중지 판단부는,
    상기 트랜잭션 그룹화 요청 신호들 중 적어도 어느 하나의 트랜잭션 그룹화 요청 신호가 제1 로직 레벨을 가지는 경우, 제1 로직 레벨을 가지는 상기 중재 중지 신호를 생성하는 것을 특징으로 하는 버스 중재기.
  3. 제 1 항에 있어서, 상기 중재 중지 판단부는,
    상기 트랜잭션 그룹화 요청 신호들 중 직전에 전송된 트랜잭션을 송신한 마스터 장치의 트랜잭션 그룹화 요청 신호가 제1 로직 레벨을 가지는 경우, 제1 로직 레벨을 가지는 상기 중재 중지 신호를 생성하는 것을 특징으로 하는 버스 중재기.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서, 상기 트랜잭션 중재부는,
    상기 중재 중지 신호가 제1 로직 레벨을 가지는 경우, 직전에 전송된 트랜잭션에 상응하는 마스터 장치가 송신한 트랜잭션이 전송되도록 상기 중재 동작을 중지하고,
    상기 중재 중지 신호가 제2 로직 레벨을 가지는 경우, 상기 중재 동작의 결과에 따른 트랜잭션이 전송되도록 상기 중재 동작을 수행하는 것을 특징으로 하는 버스 중재기.
  8. 제 1 항에 있어서,
    모드 설정 신호를 수신하고, 상기 모드 설정 신호에 기초하여 상기 중재 중지 신호를 제2 로직 레벨로 유지하는 모드 설정부를 더 포함하는 것을 특징으로 하는 버스 중재기.
  9. 제 8 항에 있어서, 상기 모드 설정부는,
    상기 모드 설정 신호를 저장하는 레지스터; 및
    상기 저장된 모드 설정 신호 및 상기 중재 중지 신호에 대하여 AND 연산을 수행하는 AND 게이트를 포함하는 것을 특징으로 하는 버스 중재기.
  10. 제 1 항에 있어서,
    상기 복수의 마스터 장치들에 연결되고, 상기 수신된 트랜잭션들 중 어느 하나의 트랜잭션이 긴급 트랜잭션인 경우 상기 중재 중지 신호를 제2 로직 레벨로 유 지하는 긴급 판단부를 더 포함하는 것을 특징으로 하는 버스 중재기.
  11. 제 10 항에 있어서, 상기 긴급 판단부는,
    상기 복수의 마스터 장치들에 대한 우선 순위들을 저장하고, 상기 저장된 우선 순위들에 기초하여 상기 수신된 트랜잭션들 각각이 긴급 트랜잭션인지 여부를 판단하는 긴급 트랜잭션 판단부; 및
    상기 판단의 결과 및 상기 중재 중지 신호에 대하여 AND 연산을 수행하는 AND 게이트를 포함하는 것을 특징으로 하는 버스 중재기.
  12. 복수의 마스터 장치들에 연결되고, 상기 복수의 마스터 장치들로부터 연속된 트랜잭션들의 전송 요청 여부를 나타내는 트랜잭션 그룹화 요청 신호들 및 트랜잭션들을 수신하며, 상기 트랜잭션 그룹화 요청 신호들에 기초하여 상기 수신된 트랜잭션들에 대한 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 중재 결과 신호를 생성하는 버스 중재기; 및
    상기 복수의 마스터 장치들 및 적어도 하나의 슬레이브 장치에 연결되고, 상기 버스 중재기로부터 상기 중재 결과 신호를 수신하고, 상기 중재 결과 신호에 응답하여 상기 복수의 마스터 장치들 중 어느 하나의 마스터 장치가 송신한 트랜잭션을 상기 적어도 하나의 슬레이브 장치에 전송하는 라우팅부를 포함하는 버스 장치.
  13. 삭제
  14. 삭제
  15. 적어도 하나의 슬레이브 장치;
    연속된 트랜잭션들의 전송 요청 여부를 나타내는 트랜잭션 그룹화 요청 신호들 및 트랜잭션들을 생성하는 복수의 마스터 장치들; 및
    상기 복수의 마스터 장치들 및 상기 적어도 하나의 슬레이브 장치에 연결되 고, 상기 복수의 마스터 장치들로부터 상기 트랜잭션 그룹화 요청 신호들 및 상기 트랜잭션들을 수신하고, 상기 트랜잭션 그룹화 요청 신호들에 기초하여 상기 수신된 트랜잭션들에 대한 중재 동작을 선택적으로 수행하고, 상기 중재 동작의 수행 여부에 기초하여 상기 복수의 마스터 장치들 중 어느 하나의 마스터 장치가 송신한 트랜잭션을 상기 적어도 하나의 슬레이브 장치에 전송하는 버스 장치를 포함하는 시스템.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020080044503A 2008-05-14 2008-05-14 트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템 KR101420290B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080044503A KR101420290B1 (ko) 2008-05-14 2008-05-14 트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템
US12/437,339 US7865645B2 (en) 2008-05-14 2009-05-07 Bus arbiter, bus device and system for granting successive requests by a master without rearbitration

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080044503A KR101420290B1 (ko) 2008-05-14 2008-05-14 트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템

Publications (2)

Publication Number Publication Date
KR20090118610A KR20090118610A (ko) 2009-11-18
KR101420290B1 true KR101420290B1 (ko) 2014-07-17

Family

ID=41317240

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080044503A KR101420290B1 (ko) 2008-05-14 2008-05-14 트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템

Country Status (2)

Country Link
US (1) US7865645B2 (ko)
KR (1) KR101420290B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064050B2 (en) 2010-10-20 2015-06-23 Qualcomm Incorporated Arbitrating bus transactions on a communications bus based on bus device health information and related power management
KR101662029B1 (ko) 2010-11-12 2016-10-06 삼성전자주식회사 버스 중재 장치 및 방법
CN112579503B (zh) * 2020-12-24 2022-04-08 广州五舟科技股份有限公司 一种多核异构cpu总线仲裁方法、总线仲裁器及系统
JP2024514178A (ja) * 2021-04-16 2024-03-28 ブルックヘヴン サイエンス アソシエイツ リミテッド ライアビリティ カンパニー マルチチャネルデータソースのための非プライオリティアービトレーションを有するイベントドリブン読み出しシステム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007183984A (ja) 2007-02-19 2007-07-19 Fujitsu Ltd 情報処理装置及びトランザクション処理方法
JP2007328585A (ja) 2006-06-08 2007-12-20 Canon Inc データ処理装置及びデータ処理方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2051029C (en) * 1990-11-30 1996-11-05 Pradeep S. Sindhu Arbitration of packet switched busses, including busses for shared memory multiprocessors
DE69632634T2 (de) * 1996-12-13 2005-06-09 Bull S.A. Arbitrierungseinheit zum Multiprozessorsystembuszugriff mit Wiederholungsfähigkeit
JP2000315188A (ja) 1999-05-06 2000-11-14 Nec Corp ライブ・ロック検出方法及びその装置並びに調停回路
JP2001175589A (ja) 1999-12-21 2001-06-29 Canon Inc バス調停システムおよび方法、記録媒体
TW561396B (en) * 2001-11-02 2003-11-11 Via Tech Inc Arbitration device and method for reading and writing operation of memory
US9262356B2 (en) * 2006-12-15 2016-02-16 Lantiq Beteiligungs-GmbH & Co.KG Arbiter device and arbitration method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007328585A (ja) 2006-06-08 2007-12-20 Canon Inc データ処理装置及びデータ処理方法
JP2007183984A (ja) 2007-02-19 2007-07-19 Fujitsu Ltd 情報処理装置及びトランザクション処理方法

Also Published As

Publication number Publication date
US7865645B2 (en) 2011-01-04
KR20090118610A (ko) 2009-11-18
US20090287869A1 (en) 2009-11-19

Similar Documents

Publication Publication Date Title
US20120042105A1 (en) Bus arbitration apparatus
KR100716950B1 (ko) 버스 시스템
US7143221B2 (en) Method of arbitrating between a plurality of transfers to be routed over a corresponding plurality of paths provided by an interconnect circuit of a data processing apparatus
US9367499B2 (en) System on chip for enhancing quality of service and method of controlling the same
US7673111B2 (en) Memory system with both single and consolidated commands
US7797467B2 (en) Systems for implementing SDRAM controllers, and buses adapted to include advanced high performance bus features
US8145815B2 (en) Data processing system
US9684633B2 (en) Adaptive service controller, system on chip and method of controlling the same
US20050193155A1 (en) Data transfer apparatus and transfer control program
US20080276021A1 (en) Data transfer control apparatus
CN112703489A (zh) 控制器、存储器件访问系统、电子设备和数据传输方法
US9330025B2 (en) Information processing apparatus, memory control apparatus, and control method thereof
US10545898B2 (en) Shared resource access arbitration method, and shared resource access arbitration device and shared resource access arbitration system for performing same
KR101420290B1 (ko) 트랜잭션들을 그룹화하는 버스 중재기, 이를 포함하는 버스장치 및 시스템
US20070156937A1 (en) Data transfer in multiprocessor system
KR20130083910A (ko) 스트림 트랜잭션(들)에 관련된 정보에 기초한 스트림 트랜잭션들의 중재
US20100070667A1 (en) Arbitration Based Allocation of a Shared Resource with Reduced Latencies
KR102549085B1 (ko) 버스 제어회로
US9396146B1 (en) Timing-budget-based quality-of-service control for a system-on-chip
US7039750B1 (en) On-chip switch fabric
KR101022472B1 (ko) 효율적으로 버스를 사용하는 방법
US8819325B2 (en) Interface device and system including the same
US20080270668A1 (en) Method to Hide or Reduce Access Latency of a Slow Peripheral in a Pipelined Direct Memory Access System
JP2011034214A (ja) メモリ制御装置
JP2008059047A (ja) 情報処理システム及びこの制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170630

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20180629

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20190628

Year of fee payment: 6