KR101405405B1 - 더미 셀들을 갖는 불휘발성 반도체 메모리 장치 및 더미셀들의 문턱전압 조절방법 - Google Patents

Abstract

본 발명은 불휘발성 메모리에 채용된 더미 셀들에 대한 효율적인 프로그램에 관한 것이다. 본 발명의 일 예에서는 서로 다른 문턱전압을 갖는 2개 이상의 더미 셀을 셀 스트링 내에 구비한 메모리 셀 어레이와; 상기 메모리 셀 어레이를 포함하는 반도체 메모리 칩이 웨이퍼 상에 복수로 제조된 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어할 경우에, 상기 셀 스트링 내의 노말 메모리 셀들에 대한 다이소팅 및 리던던시가 수행되기 이전에, 외부 입력 코멘드에 응답하여 상기 더미 셀들에 대한 문턱전압 조절이 이루어지도록 하는 더미셀 제어부를 구비한다. 따라서, 더미 셀들에 대한 프로그램 동작이 보다 빠르게 효율적으로 이루어지므로 불휘발성 반도체 메모리 장치의 제조원가가 절감된다.

불휘발성 반도체 메모리, 낸드 셀 스트링, 리드 디스터브, 더미 셀

Description

더미 셀들을 갖는 불휘발성 반도체 메모리 장치 및 더미 셀들의 문턱전압 조절방법{Non-volatile semiconductor memory device with dummy cells and method for adjusting threshold voltage of dummy cells}

본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 플로팅 게이트에 전하를 주입하거나 방출하는 것에 의해 데이터를 저장하는 불휘발성 반도체 메모리에 관한 것이다.

근래에 멀티미디어 단말기, 노트북 컴퓨터 등과 같은 정보처리 장치의 급속한 발전에 따라 정보처리 장치의 중요 부품으로서 채용되는 반도체 메모리 장치도 고속 동작화 및 대용량화되는 추세이다.

통상적으로, 반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치는 다시 다이나믹 랜덤 억세스 메모리(dynamic random access memory)와 스태틱 랜덤 억세스 메모 리 (static random access memory)로 분류될 수 있다. 그러한 휘발성 반도체 메모리 장치는 읽고 쓰는 속도 면에서는 빠르지만 외부 전원 공급이 끊기면 메모리 셀에 저장된 내용이 사라져 버리게 되는 단점을 갖는다.

한편, 불휘발성 반도체 메모리 장치는 마스크 롬(mask read only memory: MROM), 프로그래머블 리드 온리 메모리(programmable read only memory:PROM), 소거 및 프로그램 가능한 리드 온리 메모리(erasable programmable read only memory:EPROM), 전기적으로 소거 및 프로그램 가능한 리드 온리 메모리(electrically erasable programmable read only memory:EEPROM) 등으로 분류된다.

상기한 종류의 불휘발성 반도체 메모리 장치는 외부의 전원 공급이 중단되더라도 메모리 셀내에 그 내용을 영구적으로 보존할 수 있기 때문에 전원 공급의 여하에 관계없이 보존되어야 할 내용을 기억시키는데 주로 쓰여진다. 그렇지만, 상기 MROM, PROM, EPROM의 경우에는 일반 사용자들이 전자적 시스템을 통해 자체적으로 소거와 쓰기(또는 프로그램)를 행하는 작업이 자유롭지 않다. 즉, 온-보오드(on-board)상태에서 프로그램된 내용을 소거하거나 재프로그램 하는 것이 용이하지 않은 것이다. 이와는 달리, 상기 EEPROM의 경우에는 전기적으로 소거와 쓰기를 행하는 작업이 시스템 자체적으로 가능하므로 계속적인 내용 갱신이 필요한 시스템 프로그램 저장장치나 보조기억장치로의 응용이 지속적으로 확대되고 있는 실정이다.

최근의 컴퓨터 또는 마이크로 프로세서에 의해 제어되는 여러 전자적 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 상기 EEPROM의 개발을 더욱 요구 하고 있다. 더욱이, 디지털 카메라 등의 데이터 저장장치는 사이즈가 컴팩트할 것이 요구되며, 또한 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 컴퓨터 시스템에서 보조 메모리 장치로써 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에, 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 큰 흥미를 가진다.

EEPROM 설계 및 제조기술이 진보됨에 따라 출현된 플래쉬 소거기능을 가지는 낸드타입 플래쉬(Flash) EEPROM은 통상의 EEPROM에 비해 집적도가 높아 대용량 보조기억장치로의 응용에 매우 유리하다. 상기 플래쉬 EEPROM은 단위 메모리 셀 어레이 구성을 어떤 형태로 가지느냐에 따라 NAND 타입(type), NOR 타입, 또는 AND 타입으로 구별되는데, NAND 타입(type)이 NOR나 AND 타입에 비해 높은 집적도를 갖는다는 것은 본 분야에서 널리 알려져 있다.

도 1은 통상적인 불휘발성 반도체 메모리 장치의 블록도이다. 상기 도 1에 보여지는 장치 블록들은 2004년 4월 22일자로 일본에서 공개된 일본특허공개번호 2004-127346호에 개시된 바 있다.

도 1에서, 메모리 셀 어레이(1), 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하는 센스앰프 및 래치(2), 비트라인들을 선택하기 위한 컬럼 디코더(3), 입출력 버퍼(4), 워드라인들을 선택하기 위한 로우 디코더(5), 어드레스 레지스터(6), 동작전원 전압보다 높은 고전압을 생성하는 고전압 발생회로(8), 및 메모리 장치의 동작을 제어하는 제어회로(7)를 구비한 NAND 타입 EEPROM의 블록 연결구성이 보여진다.

도 2a는 도 1중 메모리 셀 어레이(1)내의 메모리 셀들에 대한 연결 구조를 보인 등가회로도이다. 상기 메모리 셀 어레이(1)는 셀 스트링(또는 낸드 셀 유닛)을 복수로 가지지만, 도면에서는 편의상 이븐 비트라인(BLe)에 연결된 제1 셀 스트링(1a)과 오드 비트라인(BLo)에 연결된 제2 셀 스트링(1b)만이 도시되어 있다.

상기 제1 셀 스트링(1a)은, 드레인이 비트라인(BLe)에 접속된 스트링 선택 트랜지스터(SST1)와, 소오스가 공통 소오스 라인(CSL)에 접속된 그라운드 선택 트랜지스터(GST1)와, 상기 스트링 선택 트랜지스터(SST1)의 소오스와 상기 그라운드 선택 트랜지스터(GST1)의 드레인 사이에 드레인-소오스 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a)로 이루어져 있다. 유사하게, 상기 제2 셀 스트링(1b)은, 드레인이 비트라인(BLo)에 접속된 스트링 선택 트랜지스터(SST2)와, 소오스가 공통 소오스 라인(CSL)에 접속된 그라운드 선택 트랜지스터(GST2)와, 상기 스트링 선택 트랜지스터(SST2)의 소오스와 상기 그라운드 선택 트랜지스터(GST2)의 드레인 사이에 드레인-소오스 채널들이 직렬로 접속된 복수의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC0b)로 이루어져 있다.

스트링 선택 라인(SSL)에 인가되는 신호는 상기 스트링 선택 트랜지스터들(SST1,SST2)의 게이트에 공통으로 인가되고, 그라운드 선택 라인(GSL)에 인가되는 신호는 그라운드 선택 트랜지스터들(GST1,GST2)의 게이트에 공통으로 인가된다. 워드라인들(WL0-WL31)은 동일 행에 속하는 메모리 셀 트랜지스터들의 콘트롤 게이트에 등가적으로 공통으로 연결된다. 도 1의 센스앰프 및 래치(2)와 동작적으로 연결되는 비트라인들(BLe,BLo)은 상기 워드라인들(WL0-WL31)과는 다른 층에서 교차되 게 배치되며 비트라인들끼리는 동일층에서 서로 평행하게 배치된다.

상기 NAND 타입 EEPROM의 동작 중 소거, 쓰기, 및 리드 동작은 다음과 같이 일반적으로 수행된다. 소거와 프로그램(또는 쓰기)동작은 공지의 F-N터널링 전류(tunneling current)를 이용함으로써 달성된다. 예컨대, 소거 시에는 도 3에서 보여지는 기판(10)에 매우 높은 전위를 인가하고 메모리 셀 트랜지스터의 CG(콘트롤 게이트:20)에 낮은 전위를 인가한다. 이 경우에 CG와 FG(플로팅 게이트:18)사이의 커패시턴스와 FG와 기판사이의 커패시턴스와의 커플링 비에 의해 결정된 전위가 상기 FG(18)에 인가된다. 상기 FG에 인가된 플로팅 게이트 전압 Vfg와 기판에 인가된 기판전압 Vsub간의 전위차가 F-N 터널링을 일으킬 수 있는 전위차보다 크면 상기 FG에 모여 있던 전자들이 FG에서 기판으로 이동하게 된다. 이와 같은 동작이 일어나면 CG, FG와 소오스(12) 및 드레인(14)으로 구성된 메모리 셀 트랜지스터의 문턱전압 Vt가 낮아지게 된다. 상기 Vt가 충분히 낮아져서 CG와 소오스에 0 V를 인가하더라도 드레인에 적당히 높은 양의 전압을 가했을 때 전류가 흐르게 되면 우리는 이것을 "ERASE"되었다 라고 하고, 논리적으로(logically) "1" 로서 흔히 표시한다.

한편, 쓰기 시에는 소오스(12)와 드레인(14)에 0 V를 인가하고 CG(20)에 매우 높은 전압을 인가하게 된다. 이 때 채널 영역엔 반전층(inversion layer)이 형성되면서 소오스와 드레인이 모두 0 V의 전위를 갖게 된다. CG와 FG사이 그리고 FG와 채널 영역사이의 커패시턴스의 비에 의해 결정된 Vfg와 Vchannel (0 V)사이에 인가된 전위차가 F-N 터널링을 일으킬 수 있을 만큼 충분히 커지면 전자가 채널영역에서 FG로 이동하게 된다. 이 경우 Vt가 증가하게 되며 미리 설정한 양의 전압을 CG에 가하고 소오스에는 0 V를 가하고 드레인에 적당한 양의 전압을 가했을 때 전류가 흐르지 않게 되면 우리는 이것을 "PROGRAM" 되었다 라고 하고 논리적으로 "0" 으로 흔히 표시한다.

상기 제1,2 셀 스트링(1a,1b)과 같은 셀 스트링을 복수로 갖는 메모리 셀 어레이의 구성에서 페이지 단위는 동일 워드라인에 콘트롤 게이트가 공통으로 연결된 메모리 셀 트랜지스터들을 칭한다. 복수개의 메모리 셀 트랜지스터들을 포함하는 복수개의 페이지들은 셀 블록이라고 칭해지며, 하나의 셀 블럭의 단위는 통상적으로 비트라인 당 한개 또는 복수개의 셀 스트링들을 포함한다. 낸드 플래쉬 메모리는 고속프로그래밍을 위하여 페이지 프로그램 모우드를 가지고 있다. 페이지 프로그램 동작은 데이터 로딩동작과 프로그램 동작으로 구성된다. 데이터 로딩동작은 입출력 단자들로부터 바이트 크기의 데이터를 순차적으로 데이터 레지스터들에 래치 및 저장하는 동작이다. 데이터 레지스터는 각 비트라인에 대응할 수 있게 제공되어 있다. 프로그램 동작은 상기 데이터 레지스터들에 저장된 데이터를 비트라인들을 통해 선택된 워드라인상의 메모리 트랜지스터들로 일시에 기입하는 동작이다.

상기한 바와 같은 NAND 타입 EEPROM은 일반적으로 리드(read, 읽기), 프로그램(program, 쓰기)동작을 페이지 단위로 수행하고, 소거(erase)동작을 블록 단위로 수행한다. 실제적으로, 상기 메모리 셀 트랜지스터의 FG와 채널간에 전자가 이동되는 현상은 프로그램과 소거동작에서만 일어나며, 리드동작에서는 상기 소거 및 프로그램 동작들이 종료된 후 메모리 셀 트랜지스터에 저장된 데이터를 해침이 없이 그대로 읽기만 하는 동작이 일어난다.

리드(read )동작에서, 메모리 셀 트랜지스터의 비선택된 CG에는 선택된 메모리 셀 트랜지스터의 CG에 인가되는 선택 리드 전압(Vr)보다 더 높은 전압(통상적으로 리드전압)이 인가된다. 그러면 선택된 메모리 셀 트랜지스터의 프로그램 상태에 따라 대응되는 비트라인 상에는 전류가 흐르거나 흐르지 않게 된다. 정해진 전압조건에서 프로그램된 메모리 셀의 문턱전압(threshold voltage)이 기준치보다 높으면 그 메모리 셀은 오프셀(off-cell)로 판독되어 대응되는 비트라인 상에는 높은 레벨의 전압이 충전된다. 반대로, 프로그램된 메모리 셀의 문턱전압이 기준치보다 낮으면 그 메모리 셀은 온셀(on-cell)로 판독되어 해당하는 비트라인은 낮은 레벨로 방전된다. 이러한 비트라인의 상태는 상기 페이지 버퍼라고 불리우는 센스앰프를 통하여 "0" 이나 "1"로 최종적으로 판독되는 것이다.

상기 셀 스트링 내의 메모리 셀 트랜지스터들은 초기에 예를 들면, 약 -3V 이하의 문턱 전압을 갖도록 소거된다. 이후에, 메모리 셀 트랜지스터를 프로그램하기 위해서, 소정 시간 동안 선택된 메모리 셀의 워드 라인으로 고전압을 인가하면, 상기 선택된 메모리 셀이 더 높은 문턱 전압으로 변화되는 반면에, 프로그램시 선택되지 않은 메모리 셀들의 문턱 전압들은 변화되지 않는다.

도 2b는 리드동작 모드에서 도 2a의 등가회로에 인가되는 바이어스 전압 관계를 보여주는 도면이다. 리드동작 모드에서, 이븐 비트라인(BLe)이 선택된 경우라고 하면 선택된 이븐 비트라인(BLe)에는 예를 들어 0.7V가 프리차아지 전압으로서 인가되고, 비선택된 오드 비트라인(BLo)에는 예를 들어 노이즈 쉴딩을 위한 전압으 로서 0V가 인가된다. 이 경우에 제1 셀 스트링(1a)내의 메모리 셀 트랜지스터(MC0a)가 선택된 경우라고 하면, 선택된 워드라인(WL0)에는 선택 리드전압(Vr)이 인가되고, 비선택된 워드라인들((WL1-WL31)과 스트링 선택 라인(SSL) 및 그라운드 선택 라인(GSL)에는 리드전압(Vread)이 인가된다. 또한, 공통 소오스 라인(CSL)에는 OV가 인가된다.

상기와 같은 예의 전압 바이어싱에 의해, 선택된 제1 셀 스트링(1a)내의 메모리 셀 트랜지스터(MC0a)에 저장된 데이터가 감지되어 리드동작이 달성된다. 보다 구체적으로, 스트링 선택 트랜지스터(SST1)와 그라운드 선택 트랜지스터(GST1) 및 메모리 셀 트랜지스터들(MC01-MC31a)이 턴온 상태로 될 때 상기 메모리 셀 트랜지스터(MC0a)의 문턱전압(threshold voltage) 값에 따라 선택 비트라인(BLe)의 전압은 0V의 레벨로 방전되거나 설정된 전압을 거의 그대로 유지하게 된다. 만약, 선택된 메모리 셀 트랜지스터의 문턱전압이 기준치보다 낮은 경우라면 선택 비트라인(BLe)에서 공통 소오스라인(CSL)까지의 전류 통로가 형성되어 선택 비트라인(BLe)은 낮은 레벨로 방전된다. 따라서, 선택 비트라인(BLe)에 연결된 센스앰프는 선택된 메모리 셀 트랜지스터를 온셀(on-cell, 데이터 0 또는 1)이라고 감지한다. 만약, 선택된 메모리 셀의 플로팅 게이트에 전자가 주입되어 문턱전압이 기준치보다 높은 경우라면 선택 비트라인(BLe)에서 공통 소오스라인(CSL)까지의 전류 통로가 형성되지 않아 선택 비트라인(BLe)에 프리차아지된 전압은 거의 그 레벨상태를 유지하게 된다. 이 경우에 선택 비트라인(BLe)에 연결된 센스앰프는 선택된 메모리 셀을 오프 셀(off-cell, 데이터 1 또는 0)이라고 감지한다.

위와 같은 리드동작 모드에서 비선택된 비트라인(BLo)에 연결된 제2 셀 스트링(1b)내의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 콘트롤 게이트에도 에도 상기 리드전압(Vread)이 인가되므로, 비선택된 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b:A)은 전기적 스트레스를 받게 된다. 전기적 스트레스에 의해 유발되는 리드 디스터브 문제는 도 3을 참조시 보다 명확해질 것이다.

도 3은 도 2b내의 선택된 비트라인과 비선택된 비트라인에 연결된 메모리 셀에 각기 나타나는 전압 스트레스를 설명하기 위해 제시된 도면이다. 도 3에서 도면을 기준으로 좌측에 보여지는 메모리 셀 트랜지스터(MCib)는 도 2b의 제2 셀 스트링(1b)내의 비선택된 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b:A)중 어느 하나를 나타낸다. 또한, 도면을 기준으로 우측에 보여지는 메모리 셀 트랜지스터(MCia)는 도 2b의 선택된 비트라인(BLe)에 연결된 비선택된 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC1a)중 어느 하나를 나타낸다.

메모리 셀 트랜지스터의 문턱전압이 약 -3V 이고, 콘트롤 게이트(20)의 하부에 형성되어 있는 ONO 등과 같은 층간 유전막(19)과 플로팅 게이트(18)의 하부에 형성되어 있는 게이트 산화막 등과 같은 게이트 절연막(16)에 의한 커패시터들의 비를 가리키는 커플링 비가 약 0.5라고 하자. 그리고, 게이트 절연막(16)의 두께를 약 80Å이라고 하고, 콘트롤 게이트(20)에 약 6.5V의 리드전압(Vread)이 인가된다고 하면, 상기 메모리 셀 트랜지스터(MCib)는 메모리 셀 트랜지스터(MCia)에 비해 드레인-소오스 채널 전압이 0.7V 만큼 낮으므로 게이트 절연막 예컨대 게이트 산화막(16)에는 상대적으로 강한 전계가 작용하게 된다. 예컨대, 도면에서 보여지는 바 와 같이, 상기 메모리 셀 트랜지스터(MCib)의 게이트 산화막(16)이 받는 전기적 스트레스 즉 전계는 약 6MV/cm 이고, 상기 메모리 셀 트랜지스터(MCia)의 게이트 산화막(16)이 받는 전계는 약 5.1MV/cm 이다. 도 3에서와 같이 종래의 리드동작 모드에서 전기적 스트레스를 가장 많이 받게 되는 메모리 셀들은 인접 비트라인에 대하여 노이즈 쉴딩 역할을 하기 위해 0V가 인가되는 비트라인에 연결된 비선택 메모리 셀 트랜지스터들(MCib)이다. 한편, 선택된 비트라인에 연결된 비선택 메모리 셀들(MCia)은 채널 전압이 0.5V 내지 0.7V 로 유지되므로, 상대적으로 리드 디스터브를 덜 받는다.

상술한 바와 같이, 리드동작 모드에서 비선택된 비트라인에 연결된 비선택 메모리 셀 트랜지스터들은 낮은 채널 전압에 기인하여 상대적으로 많은 전기적 스트레스를 받게 됨을 알 수 있다. 그러한 전기적 스트레스는 보다 고집적화되는 최근의 메모리 제조공정에서 리드 디스터브를 유발할 수 있는 확률을 보다 크게 한다. 게이트 산화막이 보다 얇은 두께로 제조되고, 콘트롤 게이트의 하부와 액티브 영역과의 거리가 짧아지는 경우에, 위와 같은 전기적 스트레스는 메모리 셀 트랜지스터의 문턱전압 값을 조금씩 시프팅 시킬 수 있다. 따라서, 리드동작 모드에서 문턱전압 값이 변화된 메모리 셀 트랜지스터가 선택된 경우에, 리드 디스터브에 의한 리드 에러가 초래될 수 있다.

더욱이, 플래쉬 EEPROM의 메모리 셀 영역 중에서 리드 동작이 주로 수행되는 영역은 고속의 억세스가 요구되는 롬 테이블 정보나 메인 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보 등과 같은 소수의 코드 데이터가 들어있는 영역일 수 있다. 그러한 영역에 속해 있는 메모리 셀들에 대하여는 리드 동작에 의한 리드 디스터브(disturbance)가 발생되는 경우에, 매우 심각한 상황이 초래된다. 메모리 셀들의 문턱 전압의 변동을 야기하는 리드 디스터브에 의해 리드 에러가 발생된 경우, 에러 코렉션 코드 등의 로직에 의해서도 리드 에러를 갖는 데이터는 정상적으로 구제되기 어려우므로, 반도체 메모리 장치의 전체불량을 야기할 수 있다.

따라서, 불휘발성 반도체 메모리에서 리드 디스터브 문제를 최소화 또는 줄일 수 있는 해결책 중 하나가 본원 출원인에 의해 선출원된 대한민국 특허출원 번호 10-2006-127849에 개시된 바 있다. 상기 선행기술에 따르면, 비선택 비트라인에 연결되어 있는 메모리 셀들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 플로팅 형성 스위칭부가 메모리 셀 어레이 내에 구비된다.

상기 플로팅 형성 스위칭부는 상기 메모리 셀 어레이 내의 셀 스트링 마다 구비되며, 그라운드 선택 트랜지스터와 상기 메모리 셀들 중 비트라인으로부터 가장 먼 곳에 위치된 메모리 셀사이에 연결된 더미 셀로서의 스위칭 트랜지스터를 포함한다. 상기 셀 스트링 내에 구비된 상기 더미 셀이 플로팅 형성 스위칭부로서의 역할을 하기 위해서는 더미 셀의 문턱전압을 원하는 설정레벨로 조절하는 작업이 필요하다.

상기한 바와 같이 리드 디스터브를 방지하기 위하여 더미 셀을 채용하는 경우는 물론, 메모리 칩에 대한 정보를 저장하기 위하여 더미 셀을 구비하거나, 메모리 셀 어레이의 저장데이터에 대한 인덱싱 정보 등과 같은 소수의 코드 데이터를 저장하기 위해 더미 셀을 채용하는 경우에, 더미 셀들에 대한 문턱전압 조절이 노 말 메모리 셀과는 다르게 수행될 수 있다.

반도체 메모리 장치의 신뢰성 보장 및 대량 생산을 위해서, 그러한 더미 셀들에 대한 문턱전압 조절(adjust)작업은 보다 빠른 시간 내에 효율적으로 행해져야 할 필요성이 있다.

따라서, 본 발명의 목적은 노말 메모리 셀과는 다른 기능을 행하는 더미 셀의 문턱전압을 보다 효율적으로 제어할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 다른 목적은 더미 셀들에 대한 프로그램 동작을 보다 빠르고 효율적으로 수행할 수 있는 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 리드 디스터브에 기인하는 리드 에러를 방지 또는 최소화하기 위하여 더미 셀들을 셀스트링 내에 구비하는 불휘발성 반도체 메모리 장치에서 더미 셀들을 보다 효율적으로 빠르게 프로그램 할 수 있는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 셀 스트링 내에 적어도 하나 이상의 더미 셀을 갖는 반도체 메모리 칩을 웨이퍼 상에 복수로 제조한 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 보다 효율적으로 다이소팅 및 리페어하는 방법을 제공함에 있다.

본 발명의 또 다른 목적은 불휘발성 반도체 메모리 장치의 셀 스트링 내에 구비된 적어도 하나 이상의 더미 셀을 보다 효율적으로 취급할 수 있는 방법 및 그에 따른 불휘발성 반도체 메모리 장치를 제공함에 있다.

본 발명의 또 다른 목적은 리드동작 시 비선택 셀 스트링내의 비선택 메모리 셀 트랜지스터들이 부스팅된 채널 전압을 유지토록 하여 리드 디스터브 문제로부터 보다 자유로울 수 있는 낸드 타입 불휘발성 반도체 메모리 장치에서 플로팅 형성 스위칭부로서 기능하는 더미 셀들을 보다 단시간에 프로그램할 수 있는 방법을 제공함에 있다.

상기한 본 발명의 목적들을 달성하기 위하여 발명의 일 양상(aspect)에 따라, 셀 스트링 내에 적어도 하나 이상의 더미 셀을 갖는 반도체 메모리 칩을 웨이퍼 상에 복수로 제조한 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어하는 방법은: 상기 셀 스트링 내에 있는 상기 더미 셀에 대하여 문턱전압을 조절하는 제1 단계와; 상기 셀 스트링 내의 노말 메모리 셀들에 대하여 다이소팅 및 리페어를 수행하는 제2 단계를 가진다.

바람직하기로, 상기 제1 단계의 수행이전에 상기 더미 셀에 대한 다이소팅 및 리페어를 수행하는 단계가 선택적으로 구비될 수 있으며, 상기 제1 단계는 노말 코멘드와는 다른 스페셜 코멘드를 인가함에 의해 수행될 수 있다.

본 발명의 다른 양상에 따른 불휘발성 반도체 메모리 장치는, 서로 다른 문턱전압을 갖는 2개 이상의 더미 셀을 노말 메모리 셀들과 함께 셀 스트링 내에 구 비한 메모리 셀 어레이와; 상기 메모리 셀 어레이를 포함하는 반도체 메모리 칩이 웨이퍼 상에 복수로 제조된 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어할 경우에, 상기 노말 메모리 셀들에 대한 다이소팅 및 리던던시가 수행되기 이전에, 외부 입력 코멘드에 응답하여 상기 더미 셀들에 대한 문턱전압의 조절이 이루어지도록 하는 더미셀 제어부를 구비한다.

본 발명의 실시예에서, 상기 더미셀 제어부는 상기 더미 셀들에 대한 문턱전압이 조절된 후, 상기 더미 셀들에 대한 다이소팅 및 리던던시가 수행되도록 하는 기능을 더 가질 수 있다.

본 발명의 또 다른 양상에 따라, 서로 다른 문턱전압을 갖는 2개 이상의 더미 셀들을 노말 메모리 셀들과 함께 셀 스트링 내에 각기 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치에서 상기 노말 메모리 셀들에 대한 포스트 프로그램 이전에, 상기 더미 셀들을 프로그램 하는 방법은:

상기 노말 메모리 셀들에 대한 소거를 행할 경우에 상기 더미 셀들중 상기 노말 메모리 셀들에 보다 더 가까이 위치된 인접 더미셀을 포함하여 셀 블록 단위의 소거를 함께 행한 다음, 상기 노말 메모리 셀들에 대한 소거 베리파이를 실시하는 단계와;

상기 메모리 셀 어레이 내의 모든 인접 더미셀들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하는 단계와;

상기 인접 더미셀들에 속하지 아니한 나머지 더미셀들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 더미셀들을 대상으로 프로그램을 수행 하는 단계를 가진다.

본 발명의 실시예에서, 상기 나머지 더미셀들은 상기 인접 더미셀들에 비하여 상기 셀 스트링 내의 그라운드 선택 라인에 더 가까이 위치되며, 상기 셀 블록 단위의 소거 시에, 상기 인접 더미셀들의 게이트에는 상기 노말 메모리 셀들의 게이트에 인가되는 소거용 게이트 전압과 동일한 전압이 인가되고, 상기 나머지 더미셀들의 게이트에는 플로팅 전압 혹은 상기 소거용 게이트 전압보다 높은 전압이 인가된다.

본 발명의 실시예에서, 상기 소거 베리파이 시에, 상기 인접 더미셀들의 게이트에는 그라운드 전압 내지 리드전압이 인가되고, 상기 나머지 더미셀들의 게이트에는 상기 리드전압이 인가된다. 바람직하기로, 상기 더미 셀들의 프로그램 시에 사용되어지는 증가 스텝 펄스 프로그램의 스텝 증가 폭은 노말 메모리 셀의 그것 보다 높게 설정되며, 상기 더미 셀들에 대한 프로그램은 외부 입력 코멘드에 의해 수행된다.

본 발명의 실시예에서, 상기 셀 스트링내의 더미 셀들이 2개인 경우에 상기 인접 더미셀은 비트라인으로부터 가장 먼 곳에 위치된 노말 메모리 셀에 연결되고, 나머지 다른 더미셀은 그라운드 선택 트랜지스터에 연결된다. 또한, 상기 셀 스트링내의 더미 셀들이 3개인 경우에 상기 인접 더미셀은 비트라인으로부터 가장 먼 곳에 위치된 노말 메모리 셀에 연결되고, 나머지 더미셀들은 그라운드 선택 트랜지스터와 스트링 선택 트랜지스터에 각기 연결된다.

본 발명의 또 다른 양상에 따른 불휘발성 반도체 메모리 장치는:

서로 다른 문턱전압을 갖는 2개 이상의 더미 셀을 셀 스트링 내에 각기 구비한 메모리 셀 어레이와;

상기 셀 스트링 내의 노말 메모리 셀들에 대한 소거를 행할 경우에 상기 더미 셀들중 상기 노말 메모리 셀들에 보다 더 가까이 위치된 인접 더미셀을 포함하여 셀 블록 단위의 소거를 함께 행한 다음, 상기 노말 메모리 셀들에 대한 소거 베리파이를 실시하는 소거 제어회로와;

상기 메모리 셀 어레이 내의 모든 인접 더미셀들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하며, 상기 인접 더미셀들에 속하지 아니한 나머지 더미셀들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 더미셀들을 대상으로 프로그램을 수행하는 더미셀 제어회로를 구비한다.

본 발명의 실시예에서, 상기 소거 제어회로는, 상기 더미 셀들에 대한 문턱전압이 변화되는 것을 막기 위해, 상기 노말 메모리 셀들을 소거 시 상기 인접 더미 셀의 게이트에도 상기 노말 메모리 셀들에 인가되는 소거용 게이트 전압과 동일한 전압을 인가하고, 나머지 더미 셀들의 게이트에는 플로팅 혹은 상기 소거용 게이트 전압보다 높은 전압을 인가한다. 또한, 상기 소거 제어회로는, 상기 소거 베리파이 시에, 상기 인접 더미셀의 게이트에는 그라운드 전압 내지 리드전압을 인가하고, 상기 나머지 더미셀들의 게이트에는 상기 리드전압을 인가한다.

본 발명의 실시예에서, 상기 더미셀 제어회로는 상기 더미 셀들의 프로그램 시에 사용되어지는 증가 스텝 펄스 프로그램의 스텝 증가 폭을 노말 메모리 셀의 그것 보다 높게 설정한다. 또한, 상기 더미셀 제어회로는 모드 레지스터 셋 신호에 응답하여 상기 더미 셀들에 대한 프로그램을 수행한다.

바람직하기로, 상기 프로그램이 필요한 더미셀들은 설정된 문턱전압 보다 낮은 문턱 값을 갖는 셀들이며, 상기 더미 셀들에 대한 프로그램이 종료되고 나면, 노말 메모리 셀들에 대한 포스트 프로그램이 수행된다.

본 발명의 실시예적 양상에 따른 불휘발성 반도체 메모리 장치는:

드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이와;

상기 복수의 메모리 셀 트랜지스터들에 대한 소거를 행할 경우에 상기 제3 선택 트랜지스터를 포함하여 셀 블록 단위의 소거를 함께 행한 다음, 상기 복수의 메모리 셀 트랜지스터들에 대한 소거 베리파이를 실시하는 소거 제어회로와;

상기 메모리 셀 어레이 내의 모든 제3 선택 트랜지스터들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하며, 상기 메모리 셀 어레이 내의 모든 제4 선택 트랜지스터들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 제4 선택 트랜지스터들을 대상으로 프로그램을 수행하는 더미셀 제어회로를 구비한다.

상기한 바와 같은 본 발명의 장치적 방법적 구성에 따르면, 더미 셀들에 대한 프로그램 동작이 보다 빠르게 효율적으로 이루어지므로 불휘발성 반도체 메모리 장치의 제조원가가 절감되고 프로그램 편리성이 증대된다. 또한, 더미 셀들에 대한 기능이 보장되어 불휘발성 반도체 메모리 장치의 동작에 대한 신뢰성이 개선된다.

이하에서는 본 발명에 따라, 더미 셀들을 갖는 불휘발성 반도체 메모리 장치 및 더미 셀들의 문턱전압 조절방법에 관한 바람직한 실시예가 첨부된 도면들을 참조로 설명될 것이다.

이하의 실시예에서 많은 특정 상세들이 도면을 따라 예를 들어 설명되고 있지만, 이는 본 분야의 통상의 지식을 가진 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도 없이 설명되었음을 주목(note)하여야 한다. 그렇지만, 본 발명이 이들 특정한 상세들 없이도 실시될 수 있을 것임은 본 분야의 숙련된 자들에 의해 이해될 수 있을 것이다. 통상적인 불휘발성 반도체 메모리 장치의 기능 회로 및 동작들은 본 발명을 모호하지 않도록 하기 위해 상세히 설명되지 않는다.

이하에서는 도 4 내지 도 9를 참조로 리드 디스터브 방지용 플로팅 형성 스위칭부로서의 더미 셀에 대한 기능과 동작에 대한 설명이, 본 발명에 대한 보다 철 저한 이해를 제공하기 위해, 이루어질 것이다. 그 이후에는 도 10 내지 도 17을 참조로 더미 셀들에 대한 문턱전압 조절을 단시간 내에 보다 효율적으로 행하는 본 발명에 따른 문턱전압 조절 테크닉이 구체적으로 설명될 것이다.

먼저, 도 4는 리드 디스터브 방지용 플로팅 형성 스위칭부를 갖는 메모리 셀 스트링의 연결구조를 보여준다. 또한, 도 5는 도 4의 구현 예를 보여주는 등가회로도이고, 도 6은 도 5의 등가회로에 인가되는 리드동작 바이어스 전압 관계를 보여주는 도면이다. 도 7은 도 4의 또 다른 구현 예를 보여주는 등가회로도이며, 도 8은 도 4에 따라 비선택된 메모리 셀에 나타나는 전압 스트레스를 설명하기 위해 제시된 도면이다. 그리고, 도 9는 도 4에 따른 리드 디스터브 방지를 위한 채널전압 부스팅 효과를 보여주는 시뮬레이션 그래프도이다.

도 4를 참조하면, 비선택 셀 스트링 내의 비선택 메모리 셀들의 드레인-소오스 채널 전압을 셀프 부스팅의 동작원리로 상승시키기 위하여, 셀 스트링들(10a,10b)의 내부에는 플로팅 형성 스위칭부(110,120)가 각기 설치된 것이 보여진다. 리드동작 모드에서 비선택된 비트라인(BLo)에는 종래보다 높은 전압(Vcc)이 셀프 부스팅을 위한 프리차아지 전압으로서 인가된다. 그리고, 플로팅 형성 스위칭부(120)의 스위치(SW2)가 오프되어, 공통 소오스 라인(CSL)은 셀 스트링(10b)과는 전기적으로 분리된다.

결국, 도 4에서, 메모리 셀 어레이를 구성하는 셀 스트링의 내부 연결 구성은 도 2a에 비해 특이함을 알 수 있다. 즉, 각 셀 스트링의 내부에는 플로팅 형성 스위칭부(110,120)가 설치되어 있으며, 상기 플로팅 형성 스위칭부(110,120)중에서 리드동작 모드에서 비선택된 셀 스트링(10b)에 속해 있는 플로팅 형성 스위칭부(120)는, 비선택 비트라인(BLo)에 연결되어 있는 메모리 셀들의 채널 전압이 동작전원 전압 이상의 레벨로 유지되도록 하기 위한 역할을 한다.

결국, 상기 플로팅 형성 스위칭부는 상기 메모리 셀 어레이 내의 셀 스트링 마다 존재하게 되는데, 선택된 셀 스트링에 속해 있는 경우에는 스위칭 온되고, 비선택된 셀 스트링에 속해 있는 경우에는 스위칭 오프된다. 따라서, 오드 비트라인(BLo)이 비선택된 경우에 상기 비트라인(BLo)에는 동작전원 전압(Vcc)이 인가되고 플로팅 형성 스위칭부(120)는 제어전압(S1)에 의해 스위칭 오프된다. 이에 따라 공통 소오스 라인(CSL)과 제2 셀 스트링(10b)은 전기적으로 격리된다. 이 때, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 채널에는 도 4의 우측에 보여지는 그래프에서와 같이 VCC-Vth(SST2의 문턱전압)만큼의 전압이 채널 전압으로서 프리차아지 된 상태이다. 상기 플로팅 형성 스위칭부(120)가 스위칭 오프된 시점 이후에 상기 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 콘트롤 게이트 에 상기 리드전압(Vread)이 인가되면, 상기 메모리 셀 트랜지스터들의 셀프 부스팅 동작에 의해 채널 전압은 상기 그래프에서 보여지는 바와 같이 상승된다. 여기서, 셀프 부스팅에 의해 상승된 전압(Vboosting)은 메모리 셀 트랜지스터들이 각기 갖는 커플링 비에 의존하게 되며, 약 4V 이상의 전압레벨로 나타난다. 따라서, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 게이트 산화막(16)이 받는 전기적 스트레스 즉 전계는 도 8에서 보여지는 바와 같이 약 1.0MV/cm 이하로 된다. 그럼에 의해, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)이 받는 전기적 스트레스는 상기 선택된 비트라인에 연결된 비선택 메모리 셀 트랜지스터들이 받는 전기적 스트레스보다 훨씬 더 약하게 되어, 리드 디스터브가 최소화 또는 방지된다.

도 4에서, 설명의 편의상 오드 비트라인(BLo)이 비선택된 경우라고 가정하였으나, 이븐 비트라인(BLe)이 비선택된 경우에는 리드동작 모드에서 이븐 비트라인(BLe)에 동작전원 전압(Vcc)이 인가되고, 오드 비트라인(BLe)에 0.7V의 전압이 인가된다. 또한, 이 경우에 스위치들(SW1,SW2)의 온/오프 동작은 도 4에서 보여지는 상태와는 반대로 된다. 즉, 스위치(SW1)가 오프되고, 스위치(SW2)가 온된다.

도 5는 도 4의 일 구현 예를 보여주는 등가회로도이다. 도 5를 참조하면, 도 1의 메모리 셀 어레이(1)의 일부를 구성하는 제1 셀 스트링(20a)은 드레인이 비트라인(BLe)에 접속된 제1 선택 트랜지스터(SST1)와, 소오스가 공통 소오스 라인(CSL)에 접속된 제2 선택 트랜지스터(GST1)와, 상기 제1 선택 트랜지스터(SST1)의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a)과, 상기 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a) 중 마지막 메모리 셀 트랜지스터(MC0a)의 소오스와 상기 제2 선택 트랜지스터(GST1)의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터(DMC12,DMC21)로 구성된다.

유사하게, 제2 셀 스트링(20b)은 드레인이 비트라인(BLo)에 접속된 제1 선택 트랜지스터(SST2)와, 소오스가 공통 소오스 라인(CSL)에 접속된 제2 선택 트랜지스 터(GST2)와, 상기 제1 선택 트랜지스터(SST2)의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC0b)과, 상기 복수의 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC0b) 중 마지막 메모리 셀 트랜지스터(MC0b)의 소오스와 상기 제2 선택 트랜지스터(GST2)의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터(DMC22,DMC11)로 구성된다.

상기 플로팅 형성 스위칭부를 구성하는 더미 셀부(100)내에서, 상기 더미 셀 트랜지스터들(DMC11,DMC12)은 약 0.6V의 문턱전압을 가지도록 설정되며, 상기 더미 셀 트랜지스터들(DMC21,DMC22)은 약 -2V의 문턱전압을 가지도록 설정된다. 이에 따라, 제2 셀 스트링(20b)이 비선택되고, 제어전압(Dummy2)이 리드전압(Vread)으로서 인가되고, 제어전압(Dummy1)이 약 1V로서 인가된 경우에, 상기 더미 셀 트랜지스터(DMC22)는 턴온되어도 상기 더미 셀 트랜지스터(DMC11)는 턴오프 되기 때문에, 공통 소오스 라인(CSL)은 상기 제2 셀 스트링(20b)을 통해 비트라인(BLo)과 전기적으로 연결되지 않는다. 한편, 선택된 셀 스트링(20a)내의 상기 더미 셀 트랜지스터들(DMC12, DMC21)는 모두 턴온되어 선택된 메모리 셀 트랜지스터에 대한 리드동작이 정상적으로 수행되도록 하는 조건을 제공한다.

도 5의 등가회로에 인가되는 리드동작 바이어스 전압 관계를 보여주는 도 6을 참조하면, 비선택된 비트라인에 연결된 비선택 메모리 셀들에 대한 채널 전압이 셀프 부스팅 효과에 의해 상승되는 것이 보여진다.

상기 도 5의 더미 셀부(100)내에서, 상기 더미 셀 트랜지스터 들(DMC11,DMC12)이 약 0.6V의 문턱전압을 가지도록 조정되고, 상기 더미 셀 트랜지스터들(DMC21,DMC22)은 약 -2V의 문턱전압을 가지도록 조정된 경우에, 리드동작 모드에서 회로 각부에 인가되는 바이어스 전압관계는 다음과 같이 될 수 있다.

리드 명령이 인가된 후, 도 6의 오른쪽 그래프에서 보여지는 바와 같이 타임 포인트 t1에서 선택 비트라인(BLe)에는 0.7V가 인가되고, 비선택 비트라인(BLo)에는 약 2.6V 정도의 동작전원 전압(Vcc)이 인가된다. 타임 포인트 t2에서 스트링 선택 라인(SSL)에 동작전원 전압(Vcc)가 인가된다. 종래의 경우에 상기 SSL에는 리드전압(Vread)이 인가되었다. 상기 타임 포인트 t2에서, 선택된 워드라인 예컨대 WL0에는 선택 리드전압(Vread)이 인가되고, 제어전압(Dummy2)이 리드전압(Vread)으로서 인가되고, 제어전압(Dummy1)이 약 1V로서 인가된다. 따라서, 상기 더미 셀 트랜지스터(DMC22)는 턴온되고, 상기 더미 셀 트랜지스터(DMC11)는 턴오프되어, 상기 제2 셀 스트링(20b)은 비트라인(BLo)과 전기적으로 격리된다. 한편, 선택된 셀 스트링(20a)내의 상기 더미 셀 트랜지스터들(DMC12, DMC21)는 모두 턴온되어 선택된 메모리 셀 트랜지스터(MC0a)의 채널이 비트라인(BLe)과 상기 공통 소오스 라인(CSL)사이에서 전기적으로 연결되도록 한다. 결국, 상기 제1 셀 스트링(20a)은 방전 경로를 가지며, 제2 셀 스트링(20b)은 방전 경로가 차단되어 플로팅 상태로 된다.

상기한 바와 같은 바이어스(Bias)조건에 의해, 상기 타임 포인트 t2 이후에는 비선택 비트라인(BLo)의 비선택 메모리 셀들의 각 채널에는 Vcc-Vth(SST2의 문턱전압)에 해당되는 만큼의 전압이 프리차아지(Precharge)되어 있게 된다. 이러한 상태에서 타임 포인트 t3에서 비선택된 워드라인들(WL1-WL31) 및 그라운드 선택라인(GSL)에 리드 전압(Vread)을 인가하면, 셀프 부스팅 동작에 의한 채널 전압 상승이 나타난다.

결국, 상기 비선택 비트라인에 연결된 비선택 메모리 셀들의 채널 전압은 상기 리드 전압(Vread)에 의해 셀프 부스팅되므로, Vcc-Vth에서 부스팅 비(Boosting Ratio)만큼 상승한 부스팅 전압(Vboost)으로서 나타난다. 상기 부스팅 비는 결국, 메모리 셀 트랜지스터의 커플링 비에 대부분 의존하며, 여기서, 커플링 비는 CG와 FG사이의 커패시턴스(C2라고 칭함)와 FG와 벌크/기판사이의 커패시턴스(C1이라고 칭함)와의 비를 말하며, 커플링 비 (Cr)는 C2/C1+C2 로서 나타난다. 본 발명의 실시예의 경우에는 상기 커플링 비 (Cr)는 0.5이고, 메모리 셀 트랜지스터들은 소거 상태에서 약 -3V의 문턱전압을 가진다.

도 6의 바이어싱 전압 파형에서, 상기 타임 포인트 t1 과 t2는 설명의 편의상 구별되었으며, 동시에 바이어싱이 실행되어도 동작의 결과에는 별 지장이 없다.

이와 같이, 셀프 부스팅에 의해 상승된 채널 전압에 기인하여 비선택된 비트라인에 연결된 비선택 메모리 셀 트랜지스터들은 종래의 경우에 비해 전기적 스트레스를 현저히 덜 받게 된다. 따라서, 리드 디스터브가 방지 또는 최소화되어 리드 에러를 유발할 확률이 낮아진다.

도 7은 도 4의 또 다른 구현 예를 보여주는 등가회로도로서, 도 5와는 달리 더미 트랜지스터부(102)내의 더미 트랜지스터들(DMC11,DMC12,DMC21,DMC22)을 스트링 선택 트랜지스터(SST) 또는 그라운드 선택 트랜지스터(GST)와 같은 트랜지스터 로 구현한 경우를 나타낸다. 즉, 플로팅 게이트를 갖는 메모리 셀 트랜지스터가 아닌 통상의 모오스 트랜지스터로 상기 더미 트랜지스터부(102)를 구성한 경우이다. 마찬가지로, 상기 더미 셀 트랜지스터들(DMC11,DMC12)은 약 0.6V의 문턱전압을 가지도록 조정되고, 상기 더미 셀 트랜지스터들(DMC21,DMC22)은 약 -2V의 문턱전압을 가지도록 조정된다.

도 7의 경우에도, 리드동작 모드에서 회로 각부에 인가되는 바이어스 전압관계는 도 6의 경우와 동일하다. 결국, 메모리 셀 트랜지스터로 플로팅 형성 스위칭부를 구성하는 대신에 스트링 선택 트랜지스터와 같은 트랜지스터로 구성하는 것만이 다를 뿐, 비선택된 비트라인에 연결된 비선택 메모리 셀들에 대한 채널 전압이 셀프 부스팅에 의해 상승되는 작용은 실질적으로 동일하다.

도 8은 도 4에 따라 비선택된 비트라인에 연결된 비선택된 메모리 셀에 나타나는 전압 스트레스를 설명하기 위해 제시된 도면이다. 도 3의 메모리 셀 트랜지스터(MCib)와 비교할 경우에, 소오스(12)-드레인(14)사이의 채널 전압(Vch)은 셀프 부스팅 효과에 의해 약 4V 이상으로 됨을 알 수 있다. 이를 종래의 경우와 비교하면, 종래에는 게이트 산화막(16)에 약 6MV/cm의 전계가 걸려지던 것에 비해, 본 발명의 실시예의 경우에는 약 1MV/cm의 전계가 걸린다. 도 8에서 화살부호(AR1)를 경계로 비교하면, 이러한 전계 강도의 차이가 나타나 있다.

도 9는 도 4에 따른 리드 디스터브 방지를 위한 채널전압 부스팅 효과를 보여주는 시뮬레이션 그래프이다. 도 9에서 가로축은 32개의 메모리 셀 트랜지스터들을 갖는 하나의 셀 스트링을 미크론 단위로 나타낸 것이고, 세로축은 비선택 비트 라인에 연결된 비선택 메모리 셀 트랜지스터의 채널 전압을 가리키고 있다. 보다 신속한 이해를 제공하기 위해, 그래프 부호(G10)와 그래프 부호(G6)가 부여된 그래프들을 서로 비교하면, 리드 디스터브 문제가 초래될 수 있는 종래의 경우와 셀프 부스팅에 의해 리드 디스터브 문제를 해결한 경우가 확연히 구별된다. 결국, 그래프 부호(G10)에서 보여지는 드레인-소오스 간 채널 전압은 셀프 부스팅 효과에 의해 시뮬레이션의 경우 약 5V 이상으로 나타나 종래 대비하여 약 4V 이상 더 높은 것을 알 수 있다. 그래프 부호(G8)는 셀프 부스팅 동작 이전에 프리차아지된 채널 전압을 나타내고, 그래프 부호(G4)는 종래의 초기동작 및 전원전압 인가 후의 동작, 그리고 본 실시예의 초기 동작에 따른 채널 전압을 합성적으로 보여주고 있다.

이와 같이, 리드동작 모드에서 비선택 셀 스트링내의 비선택 메모리 셀 트랜지스터들은 셀프 부스팅 동작을 가지기 때문에, 채널 전압은 상기 그래프에서 보여지는 바와 같이 상승된다. 따라서, 비선택 메모리 셀 트랜지스터들(MC31b,MC30b,...,MC1b)의 게이트 산화막(16)이 받는 전기적 스트레스 즉 전계는 도 8에서 보여지는 바와 같이 약 1.0MV/cm 이하로 되어, 리드 디스터브가 최소화 또는 방지된다.

상기한 바와 같은 도 5 또는 도 7과 같은 메모리 셀 어레이 구성을 갖는 불휘발성 메모리 장치는, 상기 메모리 셀들에 대한 데이터 보유 특성을 초기 상태로 돌리기 위해 소거동작을 행하는 소거회로를 도 1의 제어회로(7)내에 구비한다. 또한, 상기 장치는 상기 소거동작이 수행된 상기 노말 메모리 셀들에 데이터를 저장하기 위한 프로그램 회로를 도 1의 제어회로(7)내에 구비한다.

상술한 바와 같이, 더미 셀부(100)의 채용에 의해, 리드동작 모드에서 비선택 비트라인에 연결된 비선택 메모리 셀 트랜지스터들에 대한 리드 디스터브는 최소화 또는 방지된다. 따라서, 메모리 셀의 리드 동작 시 리드 에러가 초래될 확률이 줄어든다.

이제부터는 도 10 내지 도 17을 참조로 더미 셀들에 대한 문턱전압 조절을 단시간 내에 보다 효율적으로 행하는 본 발명에 따른 문턱전압 조절방법이 설명될 것이다.

도 10은 본 발명에 따른 불휘발성 반도체 메모리 장치의 개략적 블록도이다. 도 10을 참조하면, 셀 스트링 내에 더미 셀들을 갖는 메모리 셀 어레이(1), 상기 메모리 셀 어레이(1)내의 메모리 셀 트랜지스터들의 입출력 데이터를 감지하고 저장하는 센스앰프 및 래치(2), 비트라인들을 선택하기 위한 컬럼 디코더(3), 입출력 버퍼(4), 워드라인들을 선택하기 위한 로우 디코더(5), 어드레스 레지스터(6), 동작전원 전압보다 높은 고전압을 생성하는 고전압 발생회로(8), 불휘발성 반도체 메모리 장치의 동작을 제어하는 제어회로(7), 및 상기 제어회로(7)와 연결되어 상기 메모리 셀 어레이(1)내의 더미 셀들에 대한 문턱전압을 조절하기 위한 더미 셀 제어부(101)를 구비한 NAND 타입 플래시 메모리의 블록 연결구성이 보여진다.

상기 메모리 셀 어레이(1)의 임의의 셀 스트링(20a)내에는 도 11에서 보여지는 바와 같이, 노말 메모리 셀들(MC0a-MC31a)에 대한 리드 디스터브를 방지하기 위해 서로 다른 문턱전압 값을 갖는 더미 셀들(DMC12,DMC21)이 구비된다. 그러나, 사안이 다른 경우에 상기 더미 셀들(DMC12,DMC21)은 리드 디스터브 방지 이외에 특정 한 데이터 저장용이나 타의 용도로 채용될 수 있음은 물론이다.

상기 메모리 셀 어레이를 포함하는 반도체 메모리 칩이 웨이퍼 상에 복수로 제조된 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어할 경우에, 상기 더미 셀 제어부(101)는, 상기 노말 메모리 셀들에 대한 다이소팅 및 리던던시가 수행되기 이전에, 외부 입력 코멘드에 응답하여 상기 더미 셀들에 대한 문턱전압 조절이 이루어지도록 한다.

또한, 상기 더미셀 제어부(101)는 상기 더미 셀들에 대한 문턱전압이 조절되기 이전에 상기 더미 셀들에 대한 다이소팅 및 리던던시가 수행되도록 하는 기능을 추가적으로 가질 수 있다.

도 11은 도 10의 메모리 셀 어레이 내에서 셀 스트링 당 2개 이상의 더미 셀들을 갖는 셀 스트링 구조들을 보여준다. 먼저, 도 11의 좌측에 보여지는 셀 스트링들의 연결 구조 예를 케이스 1이라고 하고, 우측에 보여지는 셀 스트링들의 연결 구조 예를 케이스 2라고 하자. 케이스 1에서는 하나의 셀 스트링 당 2개의 더미 셀이 연결되고, 케이스 2에서는 하나의 셀 스트링 당 3개의 더미 셀이 연결된다.

케이스 1에서, 도 10의 메모리 셀 어레이(1)의 일부를 구성하는 제1 셀 스트링(20a) 및 제2 셀 스트링(20b)은 도 5의 셀 스트링 구조와 동일하다.

한편, 케이스 2에서, 도 10의 메모리 셀 어레이(1)의 일부를 구성하는 제1 셀 스트링(21a) 및 제2 셀 스트링(21b)은 상기 케이스 1의 연결 구성에서 더미 셀로서 기능하는 제5 선택트랜지스터들(DMC31,DMC32)이 더 추가된 구조를 갖는다.

즉, 상기 케이스 2에서, 제1 셀 스트링(21a)은 드레인이 비트라인(BLe)에 접 속된 제1 선택 트랜지스터(SST1)와, 상기 제1 선택 트랜지스터(SST1)의 소오스에 드레인이 연결된 제5 선택 트랜지스터(DMC31)와, 소오스가 공통 소오스 라인(CSL)에 접속된 제2 선택 트랜지스터(GST1)와, 상기 제5 선택 트랜지스터(DMC31)의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a)과, 상기 복수의 메모리 셀 트랜지스터들(MC31a,MC30a,...,MC0a) 중 비트라인(BLe)에서 가장 먼 메모리 셀 트랜지스터(MC0a)의 소오스와 상기 제2 선택 트랜지스터(GST1)의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터(DMC12,DMC21)로 구성된다.

일예로서, 상기 플로팅 형성 스위칭부를 구성하는 더미 셀부(100)내에서, 상기 더미 셀 트랜지스터들(DMC11,DMC12)은 약 0.6V 내지 2볼트의 문턱전압을 가지도록 설정되며, 상기 더미 셀 트랜지스터들(DMC21,DMC22)은 약 -2V의 문턱전압을 가지도록 설정된다. 이에 따라, 제2 셀 스트링(21b)이 비선택되고, 제어전압(Dummy2)이 리드전압(Vread)으로서 인가되고, 제어전압(Dummy1)이 약 1V로서 인가된 경우에, 상기 더미 셀 트랜지스터(DMC22)는 턴온되어도 상기 더미 셀 트랜지스터(DMC11)는 턴오프 되기 때문에, 공통 소오스 라인(CSL)은 상기 제2 셀 스트링(21b)을 통해 비트라인(BLo)과 전기적으로 연결되지 않는다. 한편, 선택된 셀 스트링(21a)내의 상기 더미 셀 트랜지스터들(DMC12, DMC21)는 모두 턴온되어 선택된 메모리 셀 트랜지스터에 대한 리드동작이 정상적으로 수행되도록 하는 조건을 제공한다.

한편, 제5 선택트랜지스터들(DMC31,DMC32)로서 구성된 더미 셀부(110)는 워드라인 WL[31]에 대하여 에지(edge)이펙트를 위해 채용된 것이다.

도 12는 본 발명의 일실시예에 따라, 도 10의 장치가 웨이퍼 팹 아웃 된 경우, 더미 셀들과 노말 메모리 셀들에 대한 다이소팅 및 리던던시의 순서관계를 보여주는 플로우 챠트이다.

도 12를 참조하면, S120단계 내지 S123단계가 차례로 보여진다. 상기 S120단계에서 웨이퍼 팹(fabrication)아웃이 되었는 지가 체크된다. 도 11에서와 같이 셀 스트링 내에 더미 셀들을 갖는 도 10의 불휘발성 메모리 장치는 웨이퍼상에 복수의 칩들중의 하나로서 제조된다. 본 발명의 일실시 예에서는 웨이퍼 팹 아웃이 되면, EDS 공정에서 상기 더미 셀들을 노말 메모리 셀들보다 먼저 처리한다. 결국, 반도체 메모리 칩을 웨이퍼 상에 복수로 제조한 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어하는 경우에 S121단계가 선택적으로 수행될 수 있다. 상기 S121단계는 상기 셀 스트링 내에 있는 상기 더미 셀들에 대하여 다이소팅 및 리페어를 1차적으로 수행하는 단계이다.

상기 S121단계가 선택적으로 완료되면, 상기 더미 셀에 대한 문턱전압을 조정하는 S122단계가 수행된다. 그리고, 상기 S122단계의 수행이 완료되면, 상기 셀 스트링 내의 노말 메모리 셀들에 대하여 다이소팅 및 리페어를 2차적으로 수행하는 S123단계가 진행된다.

도 12에 따르면, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어할 경우에, 상기 노말 메모리 셀들에 대한 다이소팅 및 리던던시가 수행되기 이전에, 외부 입력 코멘드에 응답하여 상기 더미 셀들에 대한 문턱전압 조절이 이루어진다. 따라서, 더미 셀들에 대한 문턱전압 조절이 노말 메모리 셀들과는 구별적으로 이루어진다. 상기 도 12의 동작 수행은 도 10의 입력 코멘드(ICMD)에 응답하는 더미 셀 제어부(101)에 의해 제어된다. 상기 입력 코멘드(ICMD)는 장치 외부의 테스터가 외부 입력 코멘드를 인가할 경우에 상기 제어회로(7)에 의해 생성되는 신호이다.

이제 부터는 불휘발성 반도체 메모리 장치가 제품으로서 출하된 후, 더미 셀들의 문턱전압을 유저 레벨에서 조절하는 기술이 본 발명의 또 다른 실시예로서 설명될 것이다.

먼저, 도 13은 도 11의 메모리 셀을 블록 소거하는 경우에 소거 동작 바이어스 전압관계를 보여준다.

도 13에서 보여지는 바와 같이, 블록 소거 동작에서는 기생 커패시턴스(C3)에 기인하는 커플링 이슈(EF)가 나타날 수 있다. 상기 커플링 이슈는 도 11의 셀 스트링 내의 메모리 셀(MC0a)에서 일어날 수 있는 소거 불량의 문제이다. 비트라인(BLe)에서 가장 먼 곳에 위치된 메모리 셀(MC0a)의 경우에는 상기 커플링 이슈에 기인하여 불 충분한 소거 동작이 일어나기 때문에 소거 시의 설정된 문턱전압으로 완전히 조절되기 어렵우므로, 인접 메모리 셀((MC1a)에 비해 더 높은 문턱전압 값을 갖는다. 그러한 소거 불량의 문제를 해소하기 위해 인접 더미 셀(DMC12)의 제어전압(Dummy2)을 본 발명의 실시예에서는 0볼트로서 인가한다. 그리고, 인접 더미 셀(DMC12)과 그라운드 선택 트랜지스터(GST1)간에 연결된 더미 셀(DMC21)의 제어전 압(Dummy1)은 본 발명의 실시예에서는 2가지 경우로 인가한다. 즉, 더미 셀(DMC21)의 제어전압(Dummy1)은 0볼트로서 인가되거나, 더미 셀(DMC21)은 플로팅 상태로 유지 될 수 있다. 도 13에서 보여지는 테이블은 상기 2가지의 경우에 따른 소거 동작 바이어스 전압관계를 보여주고 있음을 알 수 있다.

도 14는 본 발명의 또 다른 실시예에 따라, 도 13에서의 블록 소거 동작과 더미 셀들에 대한 더미 셀 프로그램 동작의 순서를 보여주는 플로우 챠트이다. 그리고, 도 15는 도 14의 동작 순서에 따라 셀 트랜지스터들에 대한 문턱전압의 산포 변화를 보여주는 도면이며, 도 16은 도 14의 동작 순서에 따라 각기 인가되는 동작 바이어스 전압관계를 나타낸 도면이다. 또한, 도 17은 도 14에 따른 프로그램 동작에서 더미 셀과 노말 셀에 대한 증가 스텝펄스 프로그램의 스텝 증가 폭을 비교적으로 보여주는 도면이다.

먼저, 도 14를 참조하면, S140단계 내지 S149단계가 차례로 보여진다. 상기 S140단계는 소거 코멘드를 수신하는 단계이고, 상기 S141단계는 블록 소거를 시작하는 단계이다. S142단계는 인접 더미셀을 포함하여 블록 소거를 실시하는 단계이다. 상기 S142단계에서 도 13의 테이블의 오른 쪽에 위치하는 소거 바이어스 전압들이 도 11의 셀 스트링에 인가된다. 예를 들어, 스트링 선택 라인(SSL)과, 비선택된 워드라인들, 더미 셀(DMC21)의 제어전압(Dummy1), 그라운드 선택 라인(GSL), 비트라인/공통 선택 라인(BL/CSL)은 플로팅 상태로 바이어싱 된다. 그리고, 선택된 워드라인과 인접 더미 셀(DMC12)의 제어전압(Dummy2)은 그라운드 전압 예컨대 0볼트로서 바이어싱 된다. 상기 S142단계가 완료되면 소거 베리파이 동작(S143단계)이 수행된다. 상기 소거 베리파이 동작에서 상기 노말 메모리 셀들의 문턱전압이 소거 후의 설정된 문턱전압 값으로 되어 있는 지가 체크된다. 따라서, 상기 S143단계의 소거 베리파이 동작은 상기 셀 스트링 내의 노말 메모리 셀들에 대하여 실시되며, 인접 더미 셀(DMC12)의 제어전압(Dummy2)은 도 16의 소거 베리파이 섹션에서 보여지는 바이어스 전압과 같이, 0볼트 내지 리드전압(Vread)로서 인가되고, 나머지 더미 셀(DMC21)의 제어전압(Dummy1)은 리드전압(Vread)로서 인가된다. 이 경우에 선택된 비트라인에는 소거 베리파이 전압이 인가되고, 비선택된 비트라인 및 선택 및 비선택된 워드라인들에는 0볼트가 인가된다. 그리고, 상기 소거 베리파이 섹션에서 보여지는 바와 같이, 스트링 선택 라인과 그라운드 선택 라인은 리드전압으로서 바이어싱되고, 공통 선택라인은 0볼트로서 바이어싱된다.

상기 S143단계가 완료되면, 메모리 셀 어레이 내의 노말 메모리 셀들 및 더미 메모리 셀들은 도 15에서 보여지는 바와 같은 상태 천이(ST1)를 가지므로, 도 15의 좌측 상부에서 우측 상부의 셀 산포를 갖게 된다. 즉, 노말 메모리 셀이 멀티 레벨 셀(MLC)인 경우에 소거 이전에 상기 노말 메모리 셀들은 4개의 분포들(16a,16b,16C,16d)을 가지며, 더미 셀들은 2개의 분포들(15a,15b)을 갖는다. 도 15의 각 부분에서 가로축은 셀들의 문턱전압을, 세로축은 셀의 개수를 가리킨다. 이와 같이, 도 15의 좌측 상부를 갖는 상태에서, 블록 소거 및 베리파이를 실시하면, 도 15의 화살부호에 표기된 바와 같이 상기 상태 천이(ST1)가 일어나서 우측 상부와 같이 셀 산포가 변화하게 된다. 즉, 상기 노말 셀들에 대한 4개의 분포들(16a,16b,16C,16d)은, 화살부호들(S10,S11,S12,S13)을 따라 이동하여 1개의 분 포(16e)로 통합된다. 즉, 소거동작에 따라 예컨대 -3볼트 근방의 문턱전압 값을 모든노말 메모리 셀들이 갖게 되는 것이다. 이 경우에 더미 셀들 중 인접 더미 셀은 화살부호(S14)를 따라 이동하여 분포(15a)에 속하게 되며, 나머지 더미 셀(DMC21)을 포함하고 상기 나머지 더미 셀(DMC21)과 동일한 위치에 있는 모든 더미 셀 들은 분포(15c)에 남아 있게 된다.

다시 도 14를 참조하면, 상기 S143단계가 완료되면, 상기 메모리 셀 어레이 내의 모든 인접 더미 셀들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하는 단계들(S144단계, S145단계)이 차례로 수행된다. 상기 모든 인접 더미 셀들에 대하여 프로그램을 행하는 상기 S144단계에서는 도 16내에서 더미 2에 대한 문턱전압 조정 섹션내의 PGM Vth 조정 섹션에서 보여지는 바와 같은 바이어싱 전압들이 인가된다. 예를 들어, 인접 더미 셀(DMC12)의 제어전압(Dummy2)은 프로그램 전압(Vpgm-1)으로서 인가되고, 나머지 더미 셀(DMC21)의 제어전압(Dummy1)은 패스 전압(Vpass)으로서 인가된다. 이 경우에 선택된 비트라인에는 0볼트, 비선택된 비트라인 및 스트링 선택 라인에는 전원전압(Vdd), 선택 및 비선택된 워드라인들에는 패스 전압(Vpass)이 각기 인가된다. 또한, 그라운드 선택 라인에는 0볼트, 공통 선택 라인에는 약1.5볼트가 인가된다.

더미 셀들의 프로그램 동작에서 증가 스텝펄스 프로그램이 사용될 수 있는데, 이 경우에 더미 셀들에 대한 증가 스텝펄스 프로그램의 스텝 증가 폭은 도 17에서 보여지는 바와 같이 노말 메모리 셀에 대한 증가 스텝펄스 프로그램의 스텝 증가 폭 보다 크다. 즉, 더미 셀들의 프로그램 시에 증가 시키는 전압의 레벨은 상 대적으로 러프하며, 도 17에서 보여지는 바와 같이 약 0.5볼트 정도이다. 한편, 노말 메모리 셀의 스텝 증가 폭은 약 0.2볼트이다. 도 17에서 화살 부호 ST20은 더미 셀에 대한 증가 스텝펄스 프로그램의 스텝 증가 폭을 가리키고, 화살 부호 ST10은 노말 메모리 셀에 대한 증가 스텝펄스 프로그램의 스텝 증가 폭을 나타낸다.

다시 도 14로 돌아가서, 모든 인접 더미 셀들에 대한 프로그램 베리파이를 실시하는 S145단계에서는 도 16내에서 더미 2에 대한 문턱전압 조정 섹션내의 베리파이 섹션에서 보여지는 바와 같은 바이어싱 전압들이 인가된다.

상기 S145단계까지의 수행이 완료되면, 메모리 셀 어레이 내의 노말 메모리 셀들 및 더미 메모리 셀들은 도 15에서 보여지는 바와 같은 상태 천이(ST2)를 가지므로, 도 15의 우측 상부에서 우측 하부로 변화되는 셀 산포를 갖게 된다. 분포(15a)에 속해 있던 더미 셀들 중 나머지 더미 셀들은 화살부호(S16)를 따라 이동하여 분포(15c)에 속하게 된다.

도 14의 S145단계 이후에는 상기 인접 더미 셀들에 속하지 아니한 나머지 더미셀들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 더미셀들을 대상으로 프로그램을 수행하는 단계들(S146단계, S147단계)이 수행된다. S146단계에서는 도 16내의 더미 1에 대한 문턱전압 체크 및 조정 섹션내의 더미 1 베리파이 섹션에서 보여지는 바와 같은 바이어싱 전압들이 인가된다. 그리고, S147단계에서는 도 16내의 더미 1에 대한 문턱전압 체크 및 조정 섹션내의 더미 1 프로그램 섹션에서 보여지는 바와 같은 바이어싱 전압들이 인가된다.

상기 S147단계 까지의 동작 수행에 의해 상기 더미 셀들에 대한 프로그램이 종료되고 나면, 노말 메모리 셀들에 대한 포스트(post)프로그램이 S148단계에서 수행되고, 프로그램 베리파이 동작이 S149단계에서 수행된다. 상기 S148단계에서는 도 16내의 노말 셀들에 대한 포스트 프로그램 섹션내의 노말 셀 포스트 프로그램 섹션에서 보여지는 바와 같은 바이어싱 전압들이 인가된다. 상기 S148단계의 수행에 의해, 노말 셀들에 대한 문턱전압 값은 설정된 포스트 프로그램 타겟 전압 값으로 조정된다. 그리고, S149단계에서는 도 16내의 노말 셀들에 대한 포스트 프로그램 섹션 내의 노말 셀 베리파이 섹션에서 보여지는 바와 같은 바이어싱 전압들이 인가된다.

상기 S149단계까지의 수행이 완료되면, 메모리 셀 어레이 내의 노말 메모리 셀들 및 더미 메모리 셀들은 도 15에서 보여지는 바와 같은 상태 천이(ST3)를 거쳐, 도 15의 좌측 하부에 보여지는 바와 같은 셀 산포를 갖게 된다.

상술한 바와 같이, 셀 스트링 내의 노말 메모리 셀에 대한 리드 디스터브 등과 같은 문제의 방지나 타의 용도를 위해 서로 다른 문턱전압을 갖는 2개 이상의 더미 셀들을 상기 셀 스트링 내에 각기 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치에서 상기 노말 메모리 셀들에 대한 포스트 프로그램 이전에, 상기 더미 셀들을 프로그램 하는 순서는,

상기 노말 메모리 셀들에 대한 소거를 행할 경우에 상기 더미 셀들중 상기 노말 메모리 셀들에 보다 더 가까이 위치된 인접 더미셀을 포함하여 셀 블록 단위의 소거를 함께 행한 다음, 상기 노말 메모리 셀들에 대한 소거 베리파이를 실시하는 단계와;

상기 메모리 셀 어레이 내의 모든 인접 더미셀들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하는 단계와;

상기 인접 더미셀들에 속하지 아니한 나머지 더미셀들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 더미셀들을 대상으로 프로그램을 수행하는 단계를 가짐을 알 수 있다.

상기한 바와 같은 더미 셀들에 대한 문턱전압 조정 방법에 의하면, 더미 셀들에 대한 프로그램 동작이 보다 빠르게 효율적으로 이루어지므로 불휘발성 반도체 메모리 장치의 제조원가가 절감되고 프로그램 편리성이 증대된다. 또한, 더미 셀들에 대한 기능이 보장되어 불휘발성 반도체 메모리 장치의 억세스 동작에 대한 신뢰성이 개선된다.

상기한 실시예에서의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다. 예컨대, 사안이 다른 경우에 메모리 셀 스트링을 형성하는 트랜지스터들의 개수나 더미 셀의 개수를 가감하거나, 바이어싱 조건을 다르게 변경할 수 있음은 물론이다. 또한, 더미 셀의 용도가 리드 디스터브 방지를 위한 것으로 주로 설명되었으나, 이에 한정됨이 없이 노말 메모리 셀의 용도 이외의 타의 용도로 채용될 수 있다.

본 발명의 실시예에서는 불휘발성 메모리로서 낸드 타입 플래시 메모리의 경 우를 예를 들었으나 여기에 한정됨이 없이 노아 타입 플래시 메모리나 PRAM 등과 같은 타의 불휘발성 메모리 등에서도 본 발명의 기술적 사상이 확장가능 할 수 있을 것이다.

도 1은 통상적인 불휘발성 반도체 메모리 장치의 블록도

도 2a는 도 1중 메모리 셀 어레이내의 메모리 셀들에 대한 연결 구조를 보인 등가회로도

도 2b는 리드동작 모드에서 도 2a의 등가회로에 인가되는 바이어스 전압 관계를 보여주는 도면

도 3은 도 2b내의 선택된 비트라인과 비선택된 비트라인에 연결된 메모리 셀에 각기 나타나는 전압 스트레스를 설명하기 위해 제시된 도면

도 4는 리드 디스터브 방지용 플로팅 형성 스위칭부를 갖는 메모리 셀 스트링의 연결구조를 보여주는 도면

도 5는 도 4의 구현 예를 보여주는 등가회로도

도 6은 도 5의 등가회로에 인가되는 리드동작 바이어스 전압 관계를 보여주는 도면

도 7은 도 4의 또 다른 구현 예를 보여주는 등가회로도

도 8은 도 4에 따라 비선택된 메모리 셀에 나타나는 전압 스트레스를 설명하기 위해 제시된 도면

도 9는 도 4에 따른 리드 디스터브 방지를 위한 채널전압 부스팅 효과를 보여주는 시뮬레이션 그래프도

도 10은 본 발명에 따른 불휘발성 반도체 메모리 장치의 개략적 블록도

도 11은 도 10의 메모리 셀 어레이 내에서 셀 스트링 당 2개 이상의 더미 셀 들을 갖는 셀 스트링 구조들을 보여주는 도면

도 12는 본 발명의 일실시예에 따라, 도 10의 장치가 웨이퍼 팹 아웃 된 경우, 더미 셀들과 노말 메모리 셀들에 대한 다이소팅 및 리던던시의 순서관계를 보여주는 플로우 챠트

도 13은 도 11의 메모리 셀을 블록 소거하는 경우에 소거 동작 바이어스 전압관계를 보여주는 도면

도 14는 본 발명의 또 다른 실시예에 따라, 도 13에서의 블록 소거 동작과 더미 셀들에 대한 더미 셀 프로그램 동작의 순서를 보여주는 플로우 챠트

도 15는 도 14의 동작 순서에 따라 셀 트랜지스터들에 대한 문턱전압의 산포 변화를 보여주는 도면

도 16은 도 14의 동작 순서에 따라 각기 인가되는 동작 바이어스 전압관계를 나타낸 도면

도 17은 도 14에 따른 프로그램 동작에서 더미 셀과 노말 셀에 대한 증가 스텝펄스 프로그램의 스텝 증가 폭을 비교적으로 보여주는 도면

Claims (22)

1. 셀 스트링 내에 적어도 하나 이상의 더미 셀을 갖는 반도체 메모리 칩을 웨이퍼 상에 복수로 제조한 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어하는 방법에 있어서:

   상기 셀 스트링 내에 있는 상기 더미 셀에 대하여 문턱전압을 조절하는 제1 단계와;

   상기 셀 스트링 내의 노말 메모리 셀들에 대하여 다이소팅 및 리페어를 수행하는 제2 단계를 가짐을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 제1 단계의 수행완료 전에 상기 더미 셀에 대한 다이소팅 및 리페어를 수행하는 단계를 더 구비하며,

   상기 제1 단계는 노말 코멘드와는 다른 스페셜 코멘드를 인가함에 의해 수행됨을 특징으로 하는 방법.
3. 서로 다른 문턱전압을 갖는 2개 이상의 더미 셀을 노말 메모리 셀들과 함께 셀 스트링 내에 구비한 메모리 셀 어레이와;

   상기 메모리 셀 어레이를 포함하는 반도체 메모리 칩이 웨이퍼 상에 복수로 제조된 후, 웨이퍼 레벨에서 상기 반도체 메모리 칩을 다이소팅 및 리페어할 경우에, 상기 노말 메모리 셀들에 대한 다이소팅 및 리던던시가 수행되기 이전에, 외부 입력 코멘드에 응답하여 상기 더미 셀들에 대한 문턱전압이 조절 되도록 하는 더미셀 제어부를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
4. 제3항에 있어서, 상기 더미셀 제어부는 상기 더미 셀들에 대한 문턱전압이 조절되기 이전에 다이소팅 및 리던던시를 수행하는 기능을 더 가짐을 특징으로 하는 불휘발성 반도체 메모리 장치.
5. 서로 다른 문턱전압을 갖는 2개 이상의 더미 셀들을 노말 메모리 셀들과 함께 셀 스트링 내에 각기 구비한 메모리 셀 어레이를 구비한 반도체 메모리 장치에서 상기 노말 메모리 셀들에 대한 포스트 프로그램 이전에, 상기 더미 셀들을 프로그램 하는 방법에 있어서:

   상기 노말 메모리 셀들에 대한 소거를 행할 경우에 상기 더미 셀들중 상기 노말 메모리 셀들에 보다 더 가까이 위치된 인접 더미셀을 포함하여 셀 블록 단위의 소거를 함께 행한 다음, 상기 노말 메모리 셀들에 대한 소거 베리파이를 실시하는 단계와;

   상기 메모리 셀 어레이 내의 모든 인접 더미셀들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하는 단계와;

   상기 인접 더미셀들에 속하지 아니한 나머지 더미셀들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 더미셀들을 대상으로 프로그램을 수행하는 단계를 가짐을 특징으로 하는 방법.
6. 제5항에 있어서,

   상기 나머지 더미셀들은 상기 인접 더미셀들에 비하여 상기 셀 스트링 내의 그라운드 선택 라인에 더 가까이 위치됨을 특징으로 하는 방법.
7. 제5항에 있어서,

   상기 셀 블록 단위의 소거 시에, 상기 인접 더미셀들의 게이트에는 상기 노말 메모리 셀들의 게이트에 인가되는 소거용 게이트 전압과 동일한 전압을 인가하고, 상기 나머지 더미셀들의 게이트에는 플로팅 전압 혹은 상기 소거용 게이트 전압보다 높은 전압을 인가함을 특징으로 하는 방법.
8. 서로 다른 문턱전압을 갖는 2개 이상의 더미 셀을 노말 메모리 셀과 함께 셀 스트링 내에 각기 구비한 메모리 셀 어레이와;

   상기 노말 메모리 셀들에 대한 소거를 행할 경우에 상기 더미 셀들중 상기 노말 메모리 셀들에 보다 더 가까이 위치된 인접 더미셀을 포함하여 셀 블록 단위의 소거를 함께 행한 다음, 상기 노말 메모리 셀들에 대한 소거 베리파이를 실시하는 소거 제어회로와;

   상기 메모리 셀 어레이 내의 모든 인접 더미셀들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하며, 상기 인접 더미셀들에 속하지 아니한 나머지 더미셀들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 더미셀들을 대상으로 프로그램을 수행하는 더미셀 제어회로를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
9. 제8항에 있어서, 상기 소거 제어회로는, 상기 더미 셀들에 대한 문턱전압이 변화되는 것을 막기 위해, 상기 노말 메모리 셀들을 소거 시 상기 인접 더미 셀의 게이트에도 상기 노말 메모리 셀들에 인가되는 소거용 게이트 전압과 동일한 전압을 인가하고, 나머지 더미 셀들의 게이트에는 플로팅 혹은 상기 소거용 게이트 전압보다 높은 전압을 인가함을 특징으로 하는 불휘발성 반도체 메모리 장치.
10. 드레인이 비트라인에 접속된 제1 선택 트랜지스터와, 소오스가 공통 소오스 라인에 접속된 제2 선택 트랜지스터와, 상기 제1 선택 트랜지스터의 소오스에 채널들이 서로 직렬로 접속되며 플로팅 게이트를 각기 갖는 복수의 메모리 셀 트랜지스터들과, 상기 복수의 메모리 셀 트랜지스터들 중 마지막 메모리 셀 트랜지스터의 소오스와 상기 제2 선택 트랜지스터의 드레인 사이에서 채널이 서로 직렬로 연결되고 서로 다른 문턱전압 값을 가지는 제3 및 제4 선택 트랜지스터로 구성된 셀 스트링을 복수로 가지는 메모리 셀 어레이와;

    상기 복수의 메모리 셀 트랜지스터들에 대한 소거를 행할 경우에 상기 제3 선택 트랜지스터를 포함하여 셀 블록 단위의 소거를 함께 행한 다음, 상기 복수의 메모리 셀 트랜지스터들에 대한 소거 베리파이를 실시하는 소거 제어회로와;

    상기 메모리 셀 어레이 내의 모든 제3 선택 트랜지스터들에 대하여 프로그램을 행하고 프로그램 베리파이를 실시하며, 상기 메모리 셀 어레이 내의 모든 제4 선택 트랜지스터들에 대하여는 프로그램 베리파이를 먼저 행한 후 프로그램이 필요한 제4 선택 트랜지스터들을 대상으로 프로그램을 수행하는 더미셀 제어회로를 구비함을 특징으로 하는 불휘발성 반도체 메모리 장치.
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