KR101390319B1

KR101390319B1 - Apparatus and method for diagnosing failure of circuit

Info

Publication number: KR101390319B1
Application number: KR1020120115576A
Authority: KR
Inventors: 강성호; 임요섭
Original assignee: 연세대학교 산학협력단
Priority date: 2012-10-17
Filing date: 2012-10-17
Publication date: 2014-04-30
Also published as: KR20140049386A

Abstract

본 발명은 회로의 고장을 진단하는 장치 및 방법에 관한 것이다. 본 발명의 일 실시예에 따른 고장 진단 장치는, 기설정된 테스트 패턴에 응답하여 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치를 추적하되, 상기 회로를 구성하는 블럭에 대한 입력 모두가, 출력을 결정하는 제어값을 반전시킨 비제어값을 갖는 경우, 상기 고장 위치의 추적을 중단하는 고장 위치 추적부; 상기 회로에 대한 다수의 고장 후보 중 상기 고장 위치를 포함하는 고장 후보에 대해 제 1 고장 발생 점수를 할당하는 점수 할당부; 그리고 상기 제 1 고장 발생 점수에 기초하여 상기 다수의 고장 후보 중 최종 고장 후보를 선택하는 선택부;를 포함할 수 있다.The present invention relates to an apparatus and a method for diagnosing a fault in a circuit. The fault diagnosis apparatus according to an embodiment of the present invention tracks a fault location from an output terminal to an input terminal of a faulty circuit in response to a predetermined test pattern, A failure location tracking unit for stopping the tracking of the failure position when the control value has a non-control value that is obtained by inverting the control value for the failure; A score allocating unit for allocating a first fault occurrence score to a fault candidate including the fault location among a plurality of fault candidates for the circuit; And a selecting unit for selecting a last fault candidate among the plurality of fault candidates based on the first fault occurrence score.

Description

[0001] APPARATUS AND METHOD FOR DIAGNOSING FAILURE OF CIRCUIT [0002]

본 발명은 회로의 고장을 진단하는 장치 및 방법에 관한 것이다.The present invention relates to an apparatus and a method for diagnosing a fault in a circuit.

일반적으로 칩의 생산 과정은 다음과 같은 순서를 따른다. 설계자는 칩에 포함되는 회로를 설계하고, 설계에 따라 칩이 생산된다. 칩이 생산되면, 칩의 불량 여부를 확인하기 위해 테스트가 수행된다. 테스트를 통과한 칩은 정상 제품으로 판별되어 판매가 진행되고, 테스트를 통과하지 못한 칩은 불량으로 판별되어 폐기된다. 따라서, 수율이 증가하여 폐기되는 칩이 줄어들수록, 칩 생산자는 더 많은 수익을 얻을 수 있다.Generally, the production process of a chip is as follows. The designer designs the circuit included in the chip, and the chip is produced according to the design. When a chip is produced, a test is performed to determine whether the chip is defective. The chip that passed the test is judged as a normal product and the sale proceeds, and the chip which has not passed the test is judged to be defective and discarded. Thus, as yields increase and chips discarded decrease, chip producers can get more revenue.

칩의 수율을 증가시키기 위해, 불량으로 판별된 칩의 회로에 대해 고장 진단을 수행한다. 고장 진단이란 고장이 있다고 판별된 칩의 회로를 테스트하고 테스트 결과를 분석하여, 고장의 위치, 종류 등을 파악하는 과정을 말한다.In order to increase the yield of the chip, a failure diagnosis is performed on the circuit of the chip determined as defective. Fault diagnosis refers to the process of testing a circuit of a chip that has been determined to have a fault, analyzing the test result, and determining the location and type of the fault.

회로의 고장 진단을 위해 종래에는 경로 추적(path-racing) 기법이 사용되었다. 그러나, 상기 경로 추적 기법을 사용하는 경우, 회로에서 고장이 존재하지 않는 정상 위치까지 고장 위치로 결정되는 경우가 빈번하게 발생하기 때문에, 회로의 고장을 진단하기 위해 고려해야 하는 고장 후보의 수가 많아지는 단점이 있다.Conventionally, a path-racing technique has been used for fault diagnosis of a circuit. However, in the case of using the above-mentioned path tracking method, since the fault is frequently determined to a normal position where there is no fault in the circuit, the number of fault candidates to be considered for diagnosing the fault of the circuit is increased .

본 발명의 일 실시예는, 경로 추적 기법을 사용하여 회로의 고장을 진단할 시, 고장이 존재하지 않는 정상 위치가 고장 위치로 결정되는 경우를 줄일 수 있는 고장 진단 장치 및 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a fault diagnosis apparatus and method capable of reducing a case where a normal position in which a fault does not exist is determined as a fault location when diagnosing a fault of a circuit using a path trace technique .

본 발명의 일 실시예에 따른 고장 진단 장치는, 기설정된 테스트 패턴에 응답하여 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치를 추적하되, 상기 회로를 구성하는 블럭에 대한 입력 모두가, 출력을 결정하는 제어값을 반전시킨 비제어값을 갖는 경우, 상기 고장 위치의 추적을 중단하는 고장 위치 추적부; 상기 회로에 대한 다수의 고장 후보 중 상기 고장 위치를 포함하는 고장 후보에 대해 제 1 고장 발생 점수를 할당하는 점수 할당부; 그리고 상기 제 1 고장 발생 점수에 기초하여 상기 다수의 고장 후보 중 최종 고장 후보를 선택하는 선택부;를 포함할 수 있다.The fault diagnosis apparatus according to an embodiment of the present invention tracks a fault location from an output terminal to an input terminal of a faulty circuit in response to a predetermined test pattern, A failure location tracking unit for stopping the tracking of the failure position when the control value has a non-control value that is obtained by inverting the control value for the failure; A score allocating unit for allocating a first fault occurrence score to a fault candidate including the fault location among a plurality of fault candidates for the circuit; And a selecting unit for selecting a last fault candidate among the plurality of fault candidates based on the first fault occurrence score.

상기 고장 위치 추적부는, 상기 테스트 패턴에 응답하여 출력되는 오류 패턴을 사용하여 상기 고장 위치를 추적할 수 있다.The fault location tracking unit may track the fault location using an error pattern output in response to the test pattern.

상기 고장 위치 추적부는, 상기 블럭에 대한 입력이 상기 제어값을 갖는 경우, 해당 입력을 상기 고장 위치로 결정할 수 있다.If the input to the block has the control value, the fault location tracking unit may determine the fault input location as the fault location.

상기 블럭은, 하나 또는 그 이상의 논리 게이트를 포함할 수 있다.The block may include one or more logic gates.

상기 블럭이 AND 게이트를 포함하는 경우, 상기 제어값은 0일 수 있다.If the block includes an AND gate, the control value may be zero.

상기 블럭이 OR 게이트를 포함하는 경우, 상기 제어값은 1일 수 있다.If the block includes an OR gate, the control value may be one.

상기 선택부는, 상기 다수의 고장 후보 중 상기 제 1 고장 발생 점수가 가장 높은 고장 후보를 상기 최종 고장 후보로 선택할 수 있다.The selection unit may select a failure candidate having the highest first failure occurrence score among the plurality of failure candidates as the last failure candidate.

상기 고장 위치 추적부는, 상기 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치를 재추적하되, 상기 블럭에 대한 입력 모두가 상기 비제어값을 갖는 경우, 해당 입력 모두를 고장 위치로 결정할 수 있다.The fault location tracking unit may retrace the fault location from the output terminal to the input terminal of the faulty circuit and may determine all of the inputs as the fault location if all of the inputs to the block have the non-control value.

상기 점수 할당부는, 상기 다수의 고장 후보 중 상기 재추적에 의해 결정된 고장 위치를 포함하는 고장 후보에 대해 제 2 고장 발생 점수를 할당할 수 있다.The score allocating unit may allocate a second failure occurrence score to a failure candidate including the failure location determined by the re-tracing among the plurality of failure candidates.

상기 선택부는, 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 제 2 고장 발생 점수가 더 높은 고장 후보를 상기 최종 고장 후보로 선택할 수 있다.The selection unit may select a failure candidate having a higher second failure occurrence score as the last failure candidate when there are two or more failure candidates having the highest first failure occurrence score.

상기 점수 할당부는, 각각의 고장 후보에 상기 테스트 패턴을 입력한 경우, 상기 회로의 출력단 중 오류가 발생한 출력단에서만 오류가 검출되는 고장 후보에 대해 오류 매칭 점수를 할당할 수 있다.When the test pattern is input to each of the failure candidates, the score allocating unit may assign an error matching score to a failure candidate for which an error is detected only at an output terminal of the output of the circuit.

상기 선택부는, 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 매칭 점수가 더 높은 고장 후보를 상기 최종 고장 후보로 선택할 수 있다.The selecting unit may select a failure candidate having the higher error matching score as the last failure candidate when there are two or more failure candidates having the highest first failure occurrence score.

상기 점수 할당부는, 각각의 고장 후보에 상기 테스트 패턴을 입력한 경우, 상기 회로의 출력단 중 오류가 발생한 출력단에서 오류가 검출된 횟수에 따라 상기 고장 후보에 대해 오류 검출 점수를 할당할 수 있다.The score allocating unit may allocate an error detection score to the fault candidates according to the number of times the error is detected at the output stage of the output of the circuit when the test pattern is input to each fault candidate.

상기 선택부는, 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 상기 최종 고장 후보로 선택할 수 있다.The selection unit may select a failure candidate having the higher error detection score as the last failure candidate when there are two or more failure candidates having the highest first failure occurrence score.

본 발명의 일 실시예에 따른 고장 진단 방법은, 오류가 발생한 회로의 출력단으로부터 입력단까지 회로의 고장 위치를 추적 시, 상기 회로를 구성하는 블럭에 대한 입력 모두가, 출력을 결정하는 제어값을 반전시킨 비제어값을 갖는 경우, 상기 고장 위치의 추적을 중단할 수 있다.In the fault diagnosis method according to an embodiment of the present invention, when the fault location of the circuit from the output stage to the input stage of the faulty circuit is tracked, all of the inputs to the blocks constituting the circuit are inverted , It is possible to stop the tracking of the failure position.

상기 고장 위치를 추적하는 것은: 기설정된 테스트 패턴에 응답하여 오류가 발생한 회로의 출력단으로부터 입력단까지 상기 고장 위치를 추적하는 단계; 상기 블럭에 대한 입력이 상기 제어값을 갖는 경우, 해당 입력을 상기 고장 위치로 결정하는 단계; 그리고 상기 블럭에 대한 입력 모두가 상기 비제어값을 갖는 경우, 상기 고장 위치의 추적을 중단하는 단계;를 포함할 수 있다.Tracking the fault location may include: tracking the fault location from an output to an input of the faulty circuit in response to a predetermined test pattern; If the input to the block has the control value, determining the input as the fault location; And stopping the tracking of the failure location if all of the inputs to the block have the non-control value.

상기 고장 진단 방법은: 상기 회로에 대한 다수의 고장 후보 중 상기 고장 위치를 포함하는 고장 후보에 대해 제 1 고장 발생 점수를 할당하는 단계; 그리고 상기 제 1 고장 발생 점수에 기초하여 상기 다수의 고장 후보 중 최종 고장 후보를 선택하는 단계;를 더 포함할 수 있다.The fault diagnosis method comprising the steps of: assigning a first fault occurrence score to a fault candidate including the fault location among a plurality of fault candidates for the circuit; And selecting a last fault candidate among the plurality of fault candidates based on the first fault occurrence score.

상기 최종 고장 후보를 선택하는 단계는: 상기 다수의 고장 후보 중 상기 제 1 고장 발생 점수가 가장 높은 고장 후보를 상기 최종 고장 후보로 선택하는 단계를 포함할 수 있다.The step of selecting the final failure candidates may include: selecting a failure candidate having the highest score of the first failure occurrence among the plurality of failure candidates as the last failure candidate.

상기 고장 진단 방법은, 상기 최종 고장 후보를 선택하는 단계 전에: 상기 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치를 재추적하는 단계; 상기 블럭에 대한 입력 모두가 상기 비제어값을 갖는 경우, 해당 입력 모두를 고장 위치로 결정하는 단계; 그리고 상기 다수의 고장 후보 중 상기 재추적에 의해 결정된 고장 위치를 포함하는 고장 후보에 대해 제 2 고장 발생 점수를 할당하는 단계;를 더 포함할 수 있다.The fault diagnosis method includes: before the step of selecting the final fault candidate, a step of re-tracing a fault location from an output terminal to an input terminal of the faulty circuit; Determining all of the inputs as fault locations if all of the inputs to the block have the non-control value; And assigning a second failure occurrence score to a failure candidate including the failure location determined by the retry of the plurality of failure candidates.

상기 최종 고장 후보를 선택하는 단계는: 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 제 2 고장 발생 점수가 더 높은 고장 후보를 상기 최종 고장 후보로 선택하는 단계를 포함할 수 있다.The step of selecting the final failure candidate may include: selecting, as the final failure candidate, a failure candidate having a higher score of the second failure occurrence score when there are two or more failure candidates having the highest first failure occurrence score have.

상기 고장 진단 방법은, 상기 최종 고장 후보를 선택하는 단계 전에: 각각의 고장 후보에 상기 테스트 패턴을 입력한 경우, 상기 회로의 출력단 중 오류가 발생한 출력단에서만 오류가 검출되는 고장 후보에 대해 오류 매칭 점수를 할당하는 단계를 더 포함할 수 있다.Wherein the failure diagnosis method further comprises: before the step of selecting the final failure candidate: when the test pattern is input to each failure candidate, the error matching score To the mobile terminal.

상기 최종 고장 후보를 선택하는 단계는: 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 매칭 점수가 더 높은 고장 후보를 상기 최종 고장 후보로 선택하는 단계를 포함할 수 있다.The step of selecting the final failure candidates may include: selecting, as the final failure candidate, a failure candidate having the higher error matching score if the number of failure candidates having the highest first failure occurrence score is two or more.

상기 고장 진단 방법은, 상기 최종 고장 후보를 선택하는 단계 전에: 각각의 고장 후보에 상기 테스트 패턴을 입력한 경우, 상기 회로의 출력단 중 오류가 발생한 출력단에서 오류가 검출된 횟수에 따라 상기 고장 후보에 대해 오류 검출 점수를 할당하는 단계를 더 포함할 수 있다.Wherein the failure diagnosis method further comprises: before the step of selecting the final failure candidate: when the test pattern is inputted to each failure candidate, the failure candidate is outputted to the failure candidate according to the number of times the failure is detected at the output terminal And assigning an error detection score to the error detection score.

상기 최종 고장 후보를 선택하는 단계는: 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 상기 최종 고장 후보로 선택하는 단계를 포함할 수 있다.The step of selecting the final failure candidates may include: if the number of failure candidates having the highest first failure occurrence score is two or more, selecting the failure candidate having the higher error detection score as the last failure candidate.

전술한 본 발명의 일 실시예에 따른 고장 진단 방법은, 컴퓨터에서 실행될 수 있는 프로그램으로 구현되어, 컴퓨터로 읽을 수 있는 기록 매체에 기록될 수 있다.The above-described fault diagnosis method according to an embodiment of the present invention can be implemented as a program that can be executed in a computer, and can be recorded in a computer-readable recording medium.

본 발명의 일 실시예에 따르면, 경로 추적 기법을 사용하여 회로의 고장을 진단할 시, 고장이 없는 정상 위치가 고장 위치로 포함되는 경우를 줄일 수 있다.According to an embodiment of the present invention, when a failure of a circuit is diagnosed using a path trace technique, a case where a normal position without a fault is included as a fault location can be reduced.

본 발명의 일 실시예에 따르면, 회로의 고장 진단 시 고려해야 하는 고장 후보의 수가 줄어, 진단에 걸리는 시간이 단축될 수 있다.According to an embodiment of the present invention, the number of fault candidates to be considered in fault diagnosis of a circuit can be reduced, and the time required for diagnosis can be shortened.

도 1은 본 발명의 일 실시예에 따른 고장 진단 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따라 회로 및 고장 후보들에 입력되는 테스트 패턴에 응답하여 출력되는 오류 패턴을 나타내는 테이블이다.
도 3은 본 발명의 일 실시예에 따라 회로의 고장 위치를 추적하는 과정을 설명하는 예시적인 회로도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따라 AND 게이트에 대해 고장 위치를 추적하는 과정을 설명하는 예시적인 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따라 OR 게이트에 대해 고장 위치를 추적하는 과정을 설명하는 예시적인 도면이다.
도 8은 본 발명의 일 실시예에 따라 각각의 고장 후보에 대해 매겨진 점수를 나타내는 테이블이다.
도 9는 본 발명의 일 실시예에 따라 회로의 고장 위치를 추적하는 과정을 설명하는 흐름도이다.
도 10은 본 발명의 일 실시예에 따라 회로의 고장 위치를 재추적하는 과정을 설명하는 흐름도이다.1 is a block diagram showing a fault diagnosis apparatus according to an embodiment of the present invention.
FIG. 2 is a table showing an error pattern output in response to a test pattern input to circuits and failure candidates according to an embodiment of the present invention.
3 is an exemplary circuit diagram illustrating a process of tracking a fault location of a circuit in accordance with one embodiment of the present invention.
4 and 5 are exemplary diagrams illustrating a process of tracking a fault location for an AND gate in accordance with one embodiment of the present invention.
Figures 6 and 7 are exemplary diagrams illustrating the process of tracking a fault location for an OR gate in accordance with one embodiment of the present invention.
Figure 8 is a table showing scores for each failure candidate in accordance with an embodiment of the present invention.
9 is a flowchart illustrating a process of tracking a fault location of a circuit according to an embodiment of the present invention.
10 is a flowchart illustrating a process of re-tracking a fault location of a circuit according to an embodiment of the present invention.

본 발명의 다른 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Other advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail with reference to the accompanying drawings. The present invention may, however, be embodied in many different forms and should not be construed as being limited to the embodiments set forth herein. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the concept of the invention to those skilled in the art. Is provided to fully convey the scope of the invention to those skilled in the art, and the invention is only defined by the scope of the claims.

만일 정의되지 않더라도, 여기서 사용되는 모든 용어들(기술 혹은 과학 용어들을 포함)은 이 발명이 속한 종래 기술에서 보편적 기술에 의해 일반적으로 수용되는 것과 동일한 의미를 가진다. 일반적인 사전들에 의해 정의된 용어들은 관련된 기술 그리고/혹은 본 출원의 본문에 의미하는 것과 동일한 의미를 갖는 것으로 해석될 수 있고, 그리고 여기서 명확하게 정의된 표현이 아니더라도 개념화되거나 혹은 과도하게 형식적으로 해석되지 않을 것이다.Unless defined otherwise, all terms (including technical or scientific terms) used herein have the same meaning as commonly accepted by the generic art in the prior art to which this invention belongs. Terms defined by generic dictionaries may be interpreted to have the same meaning as in the related art and / or in the text of this application, and may be conceptualized or overly formalized, even if not expressly defined herein I will not.

본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다' 및/또는 이 동사의 다양한 활용형들 예를 들어, '포함', '포함하는', '포함하고', '포함하며' 등은 언급된 조성, 성분, 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 조성, 성분, 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서 '및/또는' 이라는 용어는 나열된 구성들 각각 또는 이들의 다양한 조합을 가리킨다.The terminology used herein is for the purpose of illustrating embodiments and is not intended to be limiting of the present invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. As used herein, the terms' comprise 'and / or various forms of use of the verb include, for example,' including, '' including, '' including, '' including, Steps, operations, and / or elements do not preclude the presence or addition of one or more other compositions, components, components, steps, operations, and / or components. The term 'and / or' as used herein refers to each of the listed configurations or various combinations thereof.

한편, 본 명세서 전체에서 사용되는 '~부', '~기', '~블록', '~모듈' 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미할 수 있다. 예를 들어 소프트웨어, FPGA 또는 ASIC과 같은 하드웨어 구성요소를 의미할 수 있다. 그렇지만 '~부', '~기', '~블록', '~모듈' 등이 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '~부', '~기', '~블록', '~모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다.It should be noted that the terms such as '~', '~ period', '~ block', 'module', etc. used in the entire specification may mean a unit for processing at least one function or operation. For example, a hardware component, such as a software, FPGA, or ASIC. However, '~ part', '~ period', '~ block', '~ module' are not meant to be limited to software or hardware. Modules may be configured to be addressable storage media and may be configured to play one or more processors. &Lt; RTI ID = 0.0 >

따라서, 일 예로서 '~부', '~기', '~블록', '~모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 및 변수들을 포함한다. 구성요소들과 '~부', '~기', '~블록', '~모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '~부', '~기', '~블록', '~모듈'들로 결합되거나 추가적인 구성요소들과 '~부', '~기', '~블록', '~모듈'들로 더 분리될 수 있다.Thus, by way of example, the terms 'to', 'to', 'to block', 'to module' refer to components such as software components, object oriented software components, class components and task components Microcode, circuitry, data, databases, data structures, tables, arrays, and the like, as well as components, Variables. The functions provided in the components and in the sections ~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~ ' , '~', '~', '~', '~', And '~' modules with additional components.

이하, 본 명세서에 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings attached hereto.

본 발명의 일 실시예에 따른 고장 진단 장치 및 방법은, 오류가 발생한 회로의 출력단으로부터 입력단까지 회로의 고장 위치를 추적할 시, 상기 회로를 구성하는 블럭에 대한 입력 모두가, 출력을 결정하는 제어값을 반전시킨 비제어값을 갖는 경우, 고장 위치의 추적을 중단할 수 있다. 본 발명의 일 실시예에 따르면, 상기 블럭의 입력 중 제어값을 갖는 입력이 고장 위치로 결정되고, 해당 입력에 연결된 다음 블럭에 대해 고장 위치의 추적이 계속될 수 있다. 하지만, 상기 블럭의 입력 전부가 비제어값을 갖는 경우에는, 해당 블럭의 출력까지만 고장 위치로 결정되고 더 이상 추적 과정은 진행되지 않는다.The fault diagnosis apparatus and method according to an embodiment of the present invention are characterized in that when a failure position of a circuit is tracked from an output end to an input end of a circuit in which an error has occurred, all of the inputs to the blocks constituting the circuit are controlled If there is a non-control value that inverts the value, tracing of the fault location can be discontinued. According to an embodiment of the present invention, an input having a control value during the input of the block is determined as a failure position, and tracking of the failure position may continue for the next block connected to the input. However, if all of the input of the block has a non-control value, only the output of the corresponding block is determined as the failure position, and the tracking process is not performed any more.

도 1은 본 발명의 일 실시예에 따른 고장 진단 장치를 나타내는 블록도이다. 도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 고장 진단 장치(100)는, 고장 위치 추적부(11), 점수 할당부(12) 및 선택부(13)를 포함할 수 있다.1 is a block diagram showing a fault diagnosis apparatus according to an embodiment of the present invention. 1, the fault diagnosis apparatus 100 according to an embodiment of the present invention may include a fault location tracking unit 11, a score allocating unit 12, and a selecting unit 13.

상기 고장 위치 추적부(11)는, 기설정된 테스트 패턴에 응답하여 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치를 추적할 수 있다. 고장 위치 추적 시, 상기 고장 위치 추적부(11)는 상기 회로를 구성하는 블럭에 대한 입력 모두가 비제어값을 갖는 경우, 고장 위치의 추적을 중단할 수 있다. 상기 점수 할당부(12)는 상기 회로에 대한 다수의 고장 후보 중 상기 고장 위치를 포함하는 고장 후보에 대해 제 1 고장 발생 점수를 할당할 수 있다. 상기 선택부(13)는 상기 제 1 고장 발생 점수에 기초하여 상기 다수의 고장 후보 중 최종 고장 후보를 선택할 수 있다.The fault location tracking unit 11 can track the fault location from the output terminal to the input terminal of the faulty circuit in response to the preset test pattern. When the fault location is tracked, the fault location tracker 11 can stop tracing the fault location if all of the inputs to the blocks constituting the circuit have a non-control value. The score allocating unit 12 may assign a first fault occurrence score to a fault candidate including the fault location among a plurality of fault candidates for the circuit. The selecting unit 13 can select the last fault candidate among the plurality of fault candidates based on the first fault occurrence score.

상기 고장 위치 추적부(11), 상기 점수 할당부(12) 및 상기 선택부(13)는, 회로의 고장을 진단하기 위한 프로그램을 실행하여 진단 작업을 수행하는 프로세서, 예컨대 CPU로 구성될 수 있다.The fault location tracking unit 11, the point assigning unit 12, and the selecting unit 13 may be configured with a processor, for example, a CPU that executes a diagnostic task by executing a program for diagnosing a fault in a circuit .

본 발명의 일 실시예에 따르면, 상기 고장 위치 추적부(11)는, 진단이 수행될 회로에 기설정된 테스트 패턴을 입력함으로써 상기 회로의 출력단에서 얻은 오류 패턴을 이용하여, 상기 회로의 고장 위치를 추적할 수 있다. 일 실시예에 따르면, 상기 테스트 패턴은, 회로도와 같은 회로 정보에 기초하여 테스트 패턴을 자동으로 생성하는 자동 테스트 패턴 생성 장치(Automatic Test Pattern Generator, ATPG)에 의해 생성될 수 있다.According to an embodiment of the present invention, the failure location tracking unit 11 inputs a predetermined test pattern to a circuit to be diagnosed, thereby to detect a failure position of the circuit using an error pattern obtained at an output terminal of the circuit You can trace. According to one embodiment, the test pattern may be generated by an automatic test pattern generator (ATPG) that automatically generates a test pattern based on circuit information such as a circuit diagram.

도 2는 본 발명의 일 실시예에 따라 회로 및 상기 회로의 고장 후보들에 입력된 테스트 패턴에 응답하여 출력되는 오류 패턴의 일 예를 나타내는 테이블이다. 회로에 소정의 테스트 패턴이 입력되면, 상기 회로는 상기 테스트 패턴에 응답하여 출력단에서 소정의 출력값을 출력한다. 상기 회로의 출력단 중 정상적인 회로에서 출력되는 출력값과 다른 값을 출력하여 오류가 발생된 출력단을 모아 회로의 오류 패턴을 생성할 수 있다. 상기 오류 패턴은 오류가 발생된 출력단을 1로, 오류가 발생되지 않은 출력단을 0으로 표시할 수 있다.2 is a table showing an example of an error pattern output in response to a test pattern input to a circuit and failure candidates of the circuit according to an embodiment of the present invention. When a predetermined test pattern is inputted to the circuit, the circuit outputs a predetermined output value at the output terminal in response to the test pattern. An error pattern of a circuit can be generated by collecting an error output terminal by outputting a value different from an output value output from a normal circuit among the output terminals of the circuit. The error pattern may indicate an output terminal for which an error occurred and an output terminal for which no error occurred.

도 2를 참조하면, 상기 회로는 테스트 패턴 1에 응답하여 제 1 출력단 및 제 4 출력단에서 오류가 발생하였고, 테스트 패턴 2에 응답하여 제 2 출력단, 제 3 출력단 및 제 4 출력단에서 오류가 발생하였고, 테스트 패턴 3에 응답하여 제 3 출력단에서 오류가 발생하였고, 테스트 패턴 4에 응답하여 제 2 출력단 및 제 3 출력단에서 오류가 발생하였다. 일 실시예에 따르면, 상기 고장 위치 추적부(11)는 상기 테스트 패턴에 응답하여 출력되는 회로의 오류 패턴을 사용하여 고장 위치의 추적을 수행할 수 있다.Referring to FIG. 2, the circuit generates an error in the first output terminal and the fourth output terminal in response to the test pattern 1, and an error occurs in the second output terminal, the third output terminal and the fourth output terminal in response to the test pattern 2 , An error occurred at the third output stage in response to the test pattern 3, and an error occurred at the second output stage and the third output stage in response to the test pattern 4. According to an exemplary embodiment, the fault location tracking unit 11 may track a fault location using an error pattern of a circuit output in response to the test pattern.

본 발명의 일 실시예에 따르면, 상기 고장 위치 추적부(11)는 상기 테스트 패턴에 응답하여 오류가 발생된 회로의 출력단에서 시작하여, 입력단에 이르는 경로를 따라 고장 위치를 추적할 수 있다. 예를 들어, 도 2에 도시된 회로의 오류 패턴에 따르면, 상기 고장 위치 추적부(11)는 테스트 패턴 1에 응답하여 오류가 발생된 제 1 출력단 및 제 4 출력단으로부터 입력단에 이르는 신호 전달 경로를 따라 고장 위치를 추적할 수 있다. 마찬가지로, 상기 고장 위치 추적부(11)는 테스트 패턴 2에 응답하여 오류가 발생된 제 2, 제 3 및 제 4 출력단으로부터 입력단에 이르는 신호 전달 경로를 따라 고장 위치를 추적할 수 있다. 이와 같이, 상기 고장 위치 추적부(11)는 회로의 출력단 중 테스트 패턴에 응답하여 오류가 발생한 출력단에서 시작하여, 입력단을 향해 신호 전달의 역방향으로 고장 위치의 추적을 진행할 수 있다.According to an embodiment of the present invention, the fault location tracking unit 11 may track the fault location along a path from the output terminal of the faulty circuit to the input terminal in response to the test pattern. For example, according to the error pattern of the circuit shown in FIG. 2, the failure location tracking unit 11 generates a signal transmission path from the first output terminal in which an error occurs in response to the test pattern 1 to the input terminal, The fault location can be tracked accordingly. Similarly, the fault location tracking unit 11 may track the fault location along the signal transmission path from the second, third, and fourth output ends where the error occurred in response to the test pattern 2 to the input. As described above, the fault location tracking unit 11 can start tracking the fault location in the reverse direction of signal transmission from the output terminal of the circuit to the input terminal in response to the test pattern, starting from the faulty output terminal.

도 3은 본 발명의 일 실시예에 따라 회로의 고장 위치를 추적하는 과정을 설명하는 예시적인 회로도이다. 도 3을 참조하면, 상기 고장 위치 추적부(11)는 회로의 출력단 중 오류가 발생된 출력단 G에서 시작하여 입력단 A, B, C을 향해 신호 전달의 역방향으로 고장 위치를 추적할 수 있다. 3 is an exemplary circuit diagram illustrating a process of tracking a fault location of a circuit in accordance with one embodiment of the present invention. Referring to FIG. 3, the fault location tracking unit 11 may track the fault location in the reverse direction of signal transmission from the faulty output terminal G to the input terminals A, B, and C of the output terminal of the circuit.

본 발명의 일 실시예에 따르면, 상기 고장 위치 추적부(11)는 추적 도중 상기 회로를 구성하는 블럭에 대한 입력이 제어값을 갖는 경우, 해당 입력을 고장 위치로 결정할 수 있다. 또한, 상기 고장 위치 추적부(11)는 상기 회로를 구성하는 블럭에 대한 입력 모두가 비제어값을 갖는 경우, 고장 위치의 추적을 중단할 수 있다.According to an embodiment of the present invention, when the input to the block constituting the circuit has a control value during the tracking, the failure location tracking unit 11 can determine the corresponding input as a failure position. In addition, the failure location tracking unit 11 can stop the tracking of the failure location if all of the inputs to the blocks constituting the circuit have a non-control value.

여기서, 상기 제어값은 회로 블럭의 출력을 단독으로 결정할 수 있는 입력값이며, 상기 비제어값은 상기 제어값을 반전시킨 값이다. 본 발명의 일 실시예에 따르면, 상기 회로를 구성하는 블럭은 하나 또는 그 이상의 논리 게이트를 포함할 수 있다. Here, the control value is an input value that can independently determine the output of the circuit block, and the non-control value is a value obtained by inverting the control value. According to an embodiment of the present invention, a block constituting the circuit may include one or more logic gates.

일 실시예에서, 상기 블럭이 AND 게이트를 포함하는 경우, 제어값은 0이 되고 비제어값은 1이 될 수 있다. AND 게이트는 두 입력 중 어느 하나라도 0이 입력되면 출력값이 0으로 결정되기 때문에, AND 게이트에서 출력을 단독으로 결정할 수 있는 제어값은 0이 되고, 그 반전인 비제어값은 1이 된다. In one embodiment, when the block includes an AND gate, the control value may be zero and the uncontrolled value may be one. Since the output value of the AND gate is set to 0 when any one of the two inputs is 0, the control value for determining the output from the AND gate alone is 0, and the inverted non-control value is 1.

다른 실시예에서, 상기 블럭이 OR 게이트를 포함하는 경우, 제어값은 1이 되고 비제어값은 0이 될 수 있다. OR 게이트는 두 입력 중 어느 하나라도 1이 입력되면 출력값이 1로 결정되기 때문에, OR 게이트에서 출력을 단독으로 결정할 수 있는 제어값은 1이 되고, 그 반전인 비제어값은 0이 된다.In another embodiment, when the block includes an OR gate, the control value may be one and the non-control value may be zero. Since the output value of the OR gate is determined to be 1 when any one of the two inputs is inputted, the control value that can determine the output alone from the OR gate is 1, and the inverted non-control value becomes 0.

다시 도 3에 도시된 회로도를 참조하면, 상기 고장 위치 추적부(11)는 오류가 발생된 출력단 G에서 입력단 A, B, C에 이르는 경로를 따라 신호 전달의 역방향으로 고장 위치의 추적을 수행할 수 있다. 도 3에 도시된 회로도에서 출력단 G에 연결된 블럭은 OR 게이트 G₄이며, 전술한 바와 같이 OR 게이트의 제어값은 1이므로, OR 게이트(G₄)의 입력 중 1이 입력되는 노드 E가 고장 위치로 결정될 수 있다. Referring again to the circuit diagram shown in FIG. 3, the fault location tracking unit 11 tracks the fault location in the reverse direction of signal transmission along the path from the faulty output terminal G to the input terminals A, B, and C . In the circuit diagram shown in FIG. 3, the block connected to the output terminal G is the OR gate G _4. Since the control value of the OR gate is 1 as described above, the node E to which 1 of the inputs of the OR gate (G ₄ ) . &Lt; / RTI >

상기 노드 E를 출력으로 하는 블럭은 AND 게이트 G₂이며, 전술한 바와 같이 AND 게이트의 제어값은 0이고 비제어값은 1이다. 도 3의 AND 게이트 G₂는 모든 입력이 비제어값인 1을 가지므로, 상기 고장 위치 추적부(11)는 노드 E를 끝으로 고장 위치의 추적을 중단할 수 있다.The block that outputs the node E is the AND gate G ₂ , and the control value of the AND gate is 0 and the non-control value is 1, as described above. Since the AND gate G ₂ of FIG. 3 has a non-control value of 1 for all inputs, the failure location tracking unit 11 can stop tracking the failure location at the end of the node E.

도 4 및 도 5는 본 발명의 일 실시예에 따라 AND 게이트에 대해 고장 위치를 추적하는 과정을 설명하는 예시적인 도면이다. 도 4에 도시된 바와 같이, 회로의 블럭이 AND 게이트인 경우, 상기 고장 위치 추적부(11)는 AND 게이트의 입력 중 제어값인 0이 입력되는 입력단 A를 회로의 고장 위치로 결정할 수 있다. 또한, 도 5에 도시된 바와 같이, AND 게이트의 입력 전부가 비제어값인 1을 갖는 경우, 상기 고장 위치 추적부(11)는 더 이상 고장 위치 추적을 진행하지 않고 추적을 중단할 수 있다.4 and 5 are exemplary diagrams illustrating a process of tracking a fault location for an AND gate in accordance with one embodiment of the present invention. As shown in FIG. 4, when the block of the circuit is an AND gate, the failure location tracking unit 11 can determine an input terminal A to which a control value of 0, which is an input of the AND gate, is inputted, as a failure position of the circuit. Also, as shown in FIG. 5, if all of the inputs of the AND gate have a non-control value of 1, the failure location tracking unit 11 can stop the tracking without further proceeding to the failure location tracking.

도 6 및 도 7은 본 발명의 일 실시예에 따라 OR 게이트에 대해 고장 위치를 추적하는 과정을 설명하는 예시적인 도면이다. 도 6에 도시된 바와 같이, 회로의 블럭이 OR 게이트인 경우, 상기 고장 위치 추적부(11)는 OR 게이트의 입력 중 제어값인 1이 입력되는 입력단 B를 회로의 고장 위치로 결정할 수 있다. 또한, 도 7에 도시된 바와 같이, 상기 OR 게이트의 입력 전부가 비제어값인 0을 갖는 경우, 상기 고장 위치 추적부(11)는 고장 위치의 추적을 진행하지 않고 추적을 중단할 수 있다.Figures 6 and 7 are exemplary diagrams illustrating the process of tracking a fault location for an OR gate in accordance with one embodiment of the present invention. As shown in FIG. 6, when the block of the circuit is an OR gate, the fault location tracking unit 11 can determine the input terminal B to which the control value of 1, which is the input of the OR gate, is inputted as the fault location of the circuit. 7, when all of the inputs to the OR gate have a non-control value of 0, the failure location tracking unit 11 can stop the tracking without proceeding to track the failure location.

상기 점수 할당부(12)는 회로에 대한 다수의 고장 후보 중 상기 고장 위치 추적부(11)에 의해 결정된 고장 위치를 포함하는 고장 후보에 대해 제 1 고장 발생 점수를 할당할 수 있다. 예를 들어, 도 2에 도시된 고장 후보 1 내지 5 중 고장 후보 1 및 3이, 도 3에 도시된 회로도에서 고장 위치로 결정된 노드 E를 고장 위치로 포함하는 경우, 상기 점수 할당부(12)는 상기 고장 후보 1 및 3에 대해 제 1 고장 발생 점수를 1점 증가시킬 수 있다. 이 실시예에서는 상기 점수 할당부(12)가 고장 후보에 대해 1점을 할당하였으나, 다른 실시예에서 상기 점수 할당부(12)는 2점 또는 그보다 높은 점수를 할당할 수도 있다.The score allocating unit 12 may allocate a first failure occurrence score to a failure candidate including a failure location determined by the failure location tracking unit 11 among a plurality of failure candidates for the circuit. For example, when the failure candidates 1 and 3 shown in FIG. 2 include the node E determined as the failure position in the circuit diagram shown in FIG. 3 as the failure position, May increase the first failure occurrence score by one point for the first and third failure candidates. In this embodiment, the score assigning unit 12 assigns one point to the failure candidates, but in another embodiment, the score assigning unit 12 may assign two or more points.

상기 선택부(13)는 상기 제 1 고장 발생 점수에 기초하여 상기 다수의 고장 후보 중 최종 고장 후보를 선택할 수 있다. 일 실시예에 따르면, 상기 선택부(13)는 상기 다수의 고장 후보 중 상기 제 1 고장 발생 점수가 가장 높은 고장 후보를 상기 최종 고장 후보로 선택할 수 있다. 다시 말해, 일 실시예에 따르면 고장 후보의 제 1 고장 발생 점수가 높을수록, 해당 고장 후보는 회로의 오류 패턴에 부합하는 고장 위치를 가질 가능성이 높다고 생각할 수 있다.The selecting unit 13 can select the last fault candidate among the plurality of fault candidates based on the first fault occurrence score. According to an embodiment, the selecting unit 13 can select a failure candidate having the highest score of the first failure occurrence among the plurality of failure candidates as the last failure candidate. In other words, according to one embodiment, the higher the first fault occurrence score of the fault candidate, the more likely it is that the fault candidate has a fault location that matches the fault pattern of the circuit.

본 발명의 다른 실시예에 따르면, 상기 고장 위치 추적부(11)는 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치의 재추적을 더 수행할 수 있다. 재추적 시, 상기 고장 위치 추적부(11)는 회로의 블럭에 대한 입력 모두가 비제어값을 갖는 경우, 해당 입력 모두를 고장 위치로 결정할 수 있다. 다시 말해, 도 3 내지 도 7을 참조하여 설명한 고장 위치의 추적과 달리, 상기 고장 위치의 재추적은 블럭의 입력 모두가 비제어값을 가져도 추적을 중단하지 않고 해당 입력 모두를 고장 위치로 결정할 수 있다.According to another embodiment of the present invention, the fault location tracking unit 11 may further perform the retrace of the fault location from the output terminal to the input terminal of the faulty circuit. When re-tracing, the fault location tracking unit 11 can determine all of the corresponding inputs as fault locations, if all inputs to the block of the circuit have a non-control value. In other words, unlike the tracking of the fault location described with reference to FIG. 3 to FIG. 7, the retrace of the fault location determines all of the corresponding inputs as the fault location without stopping the tracking even if all of the inputs of the block have the non- .

예를 들어, 도 3을 참조하여 고장 위치의 재추적을 설명하면, 상기 고장 위치 추적부(11)는 재추적 시 AND 게이트 G₂에서 추적을 중단하지 않고, 비제어값 1을 갖는 입력인 노드 A 및 D 둘 모두를 고장 위치로 결정할 수 있다. 그리고 나서, 노드 D에 연결된 블럭이 OR 게이트 G₁이며, OR 게이트 G₁의 입력인 노드 B는 제어값인 1을 갖고 노드 C는 비제어값인 0을 가지므로, 상기 고장 위치 추적부(11)는 제어값을 갖는 노드 B를 고장 위치로 결정할 수 있다.For example, referring back to FIG. 3, the failure location tracking unit 11 may not retrace the tracking at the AND gate G ₂ at the retrace time, Both A and D can be determined as fault locations. Then, since the block connected to the node D is the OR gate G ₁ , the node B as the input of the OR gate G ₁ has the control value of 1, and the node C has the non-control value of 0, ) Can determine the node B having the control value as the failure position.

일 실시예에 따르면, 상기 점수 할당부(12)는 회로에 대한 다수의 고장 후보 중 상기 재추적에 의해 결정된 고장 위치를 포함하는 고장 후보에 대해 제 2 고장 발생 점수를 할당할 수 있다. 예를 들어, 도 2에 도시된 고장 후보 1 내지 5 중 고장 후보 1이, 도 3에 도시된 회로도에서 고장 위치로 결정된 노드 A, B, D 및 E를 고장 위치로 포함하는 경우, 상기 점수 할당부(12)는 상기 고장 후보 1에 대해 제 2 고장 발생 점수를 1점 증가시킬 수 있다. 이 실시예에서는 상기 점수 할당부(12)가 고장 후보에 대해 제 2 고장 발생 점수를 1점 할당하였으나, 다른 실시예에서 상기 점수 할당부(12)는 2점 또는 그보다 높은 점수를 할당할 수도 있다.According to one embodiment, the score assigning unit 12 may assign a second failure occurrence score to a failure candidate including a failure location determined by the retrace among a plurality of failure candidates for a circuit. For example, in the case where the failure candidates 1 to 5 shown in FIG. 2 include the nodes A, B, D and E determined as failure positions in the circuit diagram shown in FIG. 3 as failure locations, The unit 12 can increase the second failure occurrence score by one point for the failure candidate 1. In this embodiment, the score assigning unit 12 assigns one point of the second failure occurrence to the failure candidates, but in another embodiment, the score assigning unit 12 may assign two points or more .

일 실시예에 따르면, 상기 선택부(13)는 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 제 2 고장 발생 점수가 더 높은 고장 후보를 최종 고장 후보로 선택할 수 있다. 다시 말해, 상기 선택부(13)는 최종 고장 후보 선택 시, 제 1 고장 발생 점수를 우선으로 하여 판단하되, 둘 이상의 고장 후보가 동일한 제 1 고장 발생 점수를 갖는 경우에는, 제 2 고장 발생 점수를 기준으로 하여 최종 고장 후보를 선택할 수 있다.According to one embodiment, when there are two or more failure candidates having the highest first failure occurrence score, the selection unit 13 can select the failure candidate having the second failure occurrence score as the last failure candidate. In other words, when the last failure candidate is selected, the selection unit 13 determines the first failure occurrence score as a priority, and when two or more failure candidates have the same first failure occurrence score, the second failure occurrence score The final fault candidate can be selected as a reference.

본 발명의 다른 실시예에 따르면, 상기 점수 할당부(12)는 각각의 고장 후보에 상기 테스트 패턴을 입력한 경우, 상기 회로의 출력단 중 테스트 패턴 전부에 대하여 오류가 발생한 출력단에서만 오류가 검출되는 고장 후보에 대해 오류 매칭 점수를 할당할 수 있다. 예를 들어, 도 2에 도시된 고장 후보를 참조하면, 고장 후보 1은 테스트 패턴 1이 입력된 경우, 오류가 제 1 및 제 4 출력단에서 검출되어, 회로의 출력단 중 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 출력단(제 1 내지 제 4 출력단)에서만 오류가 검출된 경우에 해당한다. 또한, 고장 후보 1에 테스트 패턴 2가 입력된 경우, 오류가 제 2 및 제 4 출력단에서 검출되어, 회로의 출력단 중 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 출력단(제 1 내지 제 4 출력단)에서만 오류가 검출된 경우에 해당한다. 또한, 고장 후보 1에 테스트 패턴 3이 입력된 경우, 오류가 제 1 내지 제 4 출력단에서 검출되지 않았으므로, 이 경우는 회로의 출력단 중 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 출력단(제 1 내지 제 4 출력단)에서만 오류가 검출되지 않은 경우에 해당한다. 마지막으로, 고장 후보 1에 테스트 패턴 4가 입력된 경우, 오류가 제 2 출력단에서 검출되어, 이 경우는 회로의 출력단 중 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 출력단(제 1 내지 제 4 출력단)에서만 오류가 검출된 경우에 해당한다. According to another embodiment of the present invention, when the test pattern is input to each failure candidate, the score allocating unit 12 may determine that the error is detected only in the output stage of the output stage of the circuit, An error matching score may be assigned to the candidate. For example, referring to the failure candidates shown in FIG. 2, in the case of inputting the test pattern 1, the failure candidate 1 is detected at the first and fourth output stages, and all of the test patterns To 4) is detected only in the output stage (the first to fourth output stages) where an error occurs. When the test pattern 2 is input to the failure candidate 1, an error is detected at the second and fourth output terminals, and an output stage (first to fourth output stages) in which an error occurs with respect to all the test patterns (test patterns 1 to 4) The fourth output terminal). When the test pattern 3 is input to the failure candidate 1, since no error is detected at the first to fourth output stages, an error occurs in all of the test patterns (test patterns 1 to 4) Corresponds to the case where no error is detected only at the output stage (first to fourth output stages). Finally, when the test pattern 4 is input to the fault candidate 1, an error is detected at the second output stage. In this case, the output stage (the first stage To the fourth output terminal).

따라서, 고장 후보 1은 테스트 패턴 1 내지 4가 입력된 경우, 총 세 개의 테스트 패턴(1, 2 및 4)에 대하여 회로의 오류 패턴과 매칭되며, 상기 점수 할당부(12)는 상기 고장 후보 1에 대해 오류 매칭 점수를 3점 증가시킬 수 있다.Therefore, when the test patterns 1 to 4 are input, the failure candidate 1 matches the error pattern of the circuit for all three test patterns 1, 2 and 4, and the score assigning unit 12 assigns the failure candidate 1 It is possible to increase the error matching score by three points.

마찬가지로, 고장후보 2 내지 5에 대해서도, 회로의 출력단 중 오류가 발생한 출력단과, 각각의 테스트 패턴에 응답하여 오류가 검출된 출력단을 비교하여, 오류 매칭 점수가 할당될 수 있다.Likewise, even for the failure candidates 2 to 5, an error matching score can be assigned by comparing an output stage in which an error occurs in the output stage of the circuit with an output stage in which an error is detected in response to each test pattern.

일 실시예에 따르면, 상기 선택부(13)는 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 매칭 점수가 더 높은 고장 후보를 최종 고장 후보로 선택할 수 있다. 다시 말해, 둘 이상의 고장 후보가 동일한 제 1 고장 발생 점수를 갖는 경우, 상기 선택부(13)는 오류 매칭 점수를 기준으로 최종 고장 후보를 선택할 수 있다.According to one embodiment, when there are two or more failure candidates having the highest first failure occurrence score, the selection unit 13 can select the failure candidate having the higher error matching score as the last failure candidate. In other words, when two or more failure candidates have the same first failure occurrence score, the selection unit 13 can select the last failure candidate based on the error matching score.

다른 실시예에 따르면, 상기 선택부(13)는 둘 이상의 고장 후보가 동일한 제 1 고장 발생 점수를 가지며 동일한 제 2 고장 발생 점수를 갖는 경우, 상기 오류 매칭 점수가 더 높은 고장 후보를 최종 고장 후보로 선택할 수 있다. 다시 말해, 둘 이상의 고장 후보가 제 1 고장 발생 점수뿐만 아니라 제 2 고장 발생 점수까지 동일한 경우, 상기 선택부(13)는 오류 매칭 점수를 기준으로 최종 고장 후보를 선택할 수 있다. 이 실시예에 따르면, 상기 선택부(13)는 우선적으로 제 1 고장 발생 점수를 기준으로 최종 고장 후보를 판단하고, 제 1 고장 발생 점수가 동일한 경우 제 2 고장 발생 점수를 기준으로 최종 고장 후보를 판단하고, 제 2 고장 발생 점수가 동일한 경우 오류 매칭 점수를 기준으로 최종 고장 후보를 판단한다.According to another embodiment, when the two or more failure candidates have the same first failure occurrence score and have the same second failure occurrence score, the selecting section 13 selects the failure candidate having the higher error matching score as the last failure candidate You can choose. In other words, when two or more failure candidates are equal to the first failure occurrence score as well as the second failure occurrence score, the selection unit 13 can select the last failure candidate based on the error matching score. According to this embodiment, the selection unit 13 first determines the final failure candidates on the basis of the first failure occurrence score, and if the first failure occurrence score is the same, the final failure candidate is determined on the basis of the second failure occurrence score If the second fault occurrence score is the same, the final fault candidate is determined based on the error matching score.

일 실시예에 따르면, 상기 점수 할당부(12)는 각각의 고장 후보에 테스트 패턴을 입력한 경우, 회로의 출력단 중 테스트 패턴 전부에 대하여 오류가 발생한 출력단에서 오류가 검출된 횟수에 따라 상기 고장 후보에 대해 오류 검출 점수를 할당할 수 있다. 예를 들어, 도 2를 참조하여 설명하면, 고장 후보 1에 테스트 패턴 1이 입력된 경우 제 1 및 제 4 출력단에서 오류가 검출되었으므로, 고장 후보 1은 테스트 패턴 1이 입력된 경우 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 회로의 출력단(제 1 내지 제 4 출력단)에서 총 두 번의 오류가 검출되었다. According to one embodiment, when the test pattern is input to each failure candidate, the score assigning unit 12 assigns the failure candidates to the failure candidates An error detection score can be assigned to the error detection score. For example, referring to FIG. 2, when a test pattern 1 is input to the failure candidate 1, an error is detected at the first and fourth output stages. Therefore, Test patterns 1 to 4), two errors were detected in total at the output terminals (first to fourth output stages) of the circuit in which the error occurred.

또한, 고장 후보 1에 테스트 패턴 2가 입력된 경우 제 2 및 제 4 출력단에서 오류가 발생하였으므로, 고장 후보 1은 테스트 패턴 2가 입력된 경우 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 회로의 출력단(제 1 내지 제 4 출력단)에서 총 두 번의 오류가 검출되었다.When the test pattern 2 is input to the failure candidate 1, an error has occurred at the second and fourth output stages. Therefore, in the failure candidate 1, if the test pattern 2 is input, an error is generated for all the test patterns (test patterns 1 to 4) A total of two errors were detected at the outputs of the circuits (first through fourth outputs).

또한, 고장 후보 1에 테스트 패턴 3이 입력된 경우 제 1 내지 제 4 출력단 중 어느 곳에서도 오류가 검출되지 않았으므로, 고장 후보 1은 테스트 패턴 3이 입력된 경우 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 회로의 출력단(제 1 내지 제 4 출력단)에서는 오류가 검출되지 않았다.When the test pattern 3 is input to the failure candidate 1, no error is detected at any of the first to fourth output stages. Therefore, the failure candidate 1 is the test pattern 3 when all of the test patterns (test patterns 1 to 4 (The first to fourth output stages) of the circuit in which the error occurred, no error was detected.

또한, 고장 후보 1에 테스트 패턴 4가 입력된 경우 제 2 출력단에서 오류가 발생하였으므로, 고장 후보 1은 테스트 패턴 4가 입력된 경우 테스트 패턴 전부(테스트 패턴 1 내지 4)에 대하여 오류가 발생한 회로의 출력단(제 1 내지 제 4 출력단)에서 총 한 번의 오류가 검출되었다.When the test pattern 4 is input to the failure candidate 1, an error occurs at the second output terminal. Therefore, in the failure candidate 1, when the test pattern 4 is input, One total error was detected at the output stage (first to fourth output stages).

따라서, 상기 고장 후보 1은 테스트 패턴 1 내지 4가 입력된 경우, 회로의 출력단 중 오류가 발생한 출력단에서 오류가 총 다섯 번 검출되었으며, 상기 점수 할당부(12)는 고장 후보 1에 대해 오류 검출 점수를 5점 증가시킬 수 있다.Therefore, when the test patterns 1 to 4 are input, the fault candidate 1 is detected five times in total at the output stage of the output stage of the circuit, and the score assigning unit 12 assigns the error detection score Can be increased by 5 points.

일 실시예에 따르면, 상기 선택부(13)는 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 최종 고장 후보로 선택할 수 있다. 다시 말해, 상기 선택부(13)는 둘 이상의 고장 후보가 동일한 제 1 고장 발생 점수를 갖는 경우, 오류 검출 점수를 기준으로 최종 고장 후보를 선택할 수 있다.According to one embodiment, when there are two or more failure candidates having the highest first failure occurrence score, the selection unit 13 can select the failure candidate having the higher error detection score as the last failure candidate. In other words, when the two or more failure candidates have the same first failure occurrence score, the selection unit 13 can select the last failure candidate based on the error detection score.

다른 실시예에 따르면, 상기 선택부(13)는 둘 이상의 고장 후보가 동일한 제 1 고장 발생 점수를 가지며 동일한 제 2 고장 발생 점수를 갖는 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 최종 고장 후보로 선택할 수 있다. 다시 말해, 상기 선택부(13)는 우선적으로 제 1 고장 발생 점수를 기준으로 최종 고장 후보를 판단하고, 제 1 고장 발생 점수가 동일한 경우 제 2 고장 발생 점수를 기준으로 최종 고장 후보를 판단하고, 제 2 고장 발생 점수가 동일한 경우 오류 검출 점수를 기준으로 최종 고장 후보를 판단할 수 있다.According to another embodiment, when the two or more failure candidates have the same first failure occurrence score and have the same second failure occurrence score, the selecting section 13 selects the failure candidate having the higher error detection score as the last failure candidate You can choose. In other words, the selecting unit 13 first determines the final failure candidates based on the first failure occurrence score, determines the final failure candidates based on the second failure occurrence score when the first failure occurrence score is the same, If the second fault occurrence score is the same, the final fault candidate can be judged based on the fault detection score.

또 다른 실시예에 따르면, 상기 선택부(13)는 둘 이상의 고장 후보가 동일한 제 1 고장 발생 점수를 가지며 동일한 제 2 고장 발생 점수를 가지며 동일한 오류 매칭 점수를 갖는 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 최종 고장 후보로 선택할 수 있다. 이 실시예에서, 상기 선택부(13)는 우선적으로 제 1 고장 발생 점수를 기준으로 최종 고장 후보를 판단하고, 제 1 고장 발생 점수가 동일한 경우 제 2 고장 발생 점수를 기준으로 최종 고장 후보를 판단하고, 제 2 고장 발생 점수가 동일한 경우 오류 매칭 점수를 기준으로 최종 고장 후보를 판단하고, 오류 매칭 점수가 동일한 경우 오류 검출 점수를 기준으로 최종 고장 후보를 판단할 수 있다.According to another embodiment, when the two or more failure candidates have the same first failure occurrence score and have the same second failure occurrence score and have the same error matching score, the selecting section 13 may determine that the error detection score is higher The fault candidate can be selected as the final fault candidate. In this embodiment, the selector 13 preferentially judges the final failure candidate on the basis of the first failure occurrence score, and judges the last failure candidate based on the second failure occurrence score when the first failure occurrence score is the same If the second fault occurrence score is the same, the final fault candidate is judged based on the error matching score, and if the error matching score is the same, the final fault candidate can be judged based on the error detection score.

도 8은 본 발명의 일 실시예에 따라 각각의 고장 후보에 대해 매겨진 점수를 나타내는 테이블이다. 도 8에 도시된 바와 같이, 상기 점수 할당부(12)는 다수의 고장 후보 각각에 대해 제 1 고장 발생 점수(N_EPT), 제 2 고장 발생 점수(N_PT), 오류 매칭 점수(N_WM) 및 오류 검출 점수(N_EO)를 할당할 수 있다. 상기 고장 후보에 할당된 점수를 기반으로, 상기 선택부(13)는 고장 후보들 중 최종 고장 후보를 선택할 수 있다.Figure 8 is a table showing scores for each failure candidate in accordance with an embodiment of the present invention. 8, the score assigning unit 12 assigns a first failure occurrence score (N _EPT ), a second failure occurrence score (N _PT ), an error matching score (N _WM ) to each of a plurality of failure candidates, And an error detection score (N _EO ). Based on the score assigned to the failure candidate, the selection unit 13 can select the last failure candidate among the failure candidates.

본 발명의 다른 실시예에 따르면, 상기 선택부(13)는 최종 고장 후보를 선택 시, 제 2 고장 발생 점수와 오류 매칭 점수의 차가 기설정된 허용치를 초과하는 고장 후보를 배제시킬 수 있다. 일 실시예에 따르면, 상기 허용치는 3으로 설정될 수 있으나, 이에 제한되지 않고 실시예에 따라 3보다 작거나 큰 값으로 설정될 수도 있다.According to another embodiment of the present invention, when the final failure candidate is selected, the selection unit 13 may exclude a failure candidate whose difference between the second failure occurrence score and the error matching score exceeds a preset allowable value. According to one embodiment, the tolerance may be set to 3, but it is not limited thereto and may be set to a value that is smaller or larger than 3 according to an embodiment.

상기 허용치가 3으로 설정된 경우, 도 8에 도시된 고장 후보 중 고장 후보 5는 제 1 고장 발생 점수가 가장 높지만, 제 2 고장 발생 점수와 오류 매칭 점수의 차가 4가 되므로, 상기 선택부(13)는 고장 후보 5를 최종 고장 후보에서 배제시킬 수 있다.When the allowable value is set to 3, the failure candidate 5 of the failure candidates shown in FIG. 8 has the highest first failure occurrence score, but the difference between the second failure occurrence score and the error matching score becomes 4, The fault candidate 5 can be excluded from the final fault candidates.

따라서, 도 8에 도시된 실시예에서는 고장 후보 1 및 3이 가장 높은 제 1 고장 발생 점수를 가지며, 이들 중 고장 후보 1의 오류 검출 점수가 더 높으므로, 상기 선택부(13)는 고장 후보 1을 최종 고장 후보로 선택할 수 있다.Therefore, in the embodiment shown in FIG. 8, the fault candidates 1 and 3 have the highest first fault occurrence score, and the fault candidate 1 has a higher error detection score, Can be selected as the final failure candidates.

일 실시예에 따르면, 상기 회로의 오류 패턴 중 최종 고장 후보의 오류 패턴과 부합하지 않는 오류 패턴이 있는 경우, 해당 오류 패턴에 대하여 전술한 고장 위치 추적, 점수 할당 및 최종 고장 후보 선택 과정을 반복할 수 있다. 예를 들어, 도 2에 도시된 회로의 오류 패턴과 최종 고장 후보로 선택된 고장 후보 1의 오류 패턴을 비교하면, 테스트 패턴 1에 대한 회로의 오류 패턴은 고장 후보 1의 오류 패턴과 부합하지만, 테스트 패턴 2에 대한 회로의 오류 패턴 중 제 3 출력단은 고장 후보 1의 오류 패턴으로 설명되지 않으며, 테스트 패턴 3에 대한 회로의 오류 패턴 중 제 3 출력단도 고장 후보 1의 오류 패턴으로 설명되지 않으며, 테스트 패턴 4에 대한 회로의 오류 패턴 중 제 3 출력단 역시 고장 후보 1의 오류 패턴으로 설명되지 않는다.According to an embodiment, if there is an error pattern that does not match the error pattern of the last failure candidate among the error patterns of the circuit, the above-described failure location tracking, point allocation, and final failure candidate selection process are repeated . For example, when the error pattern of the circuit shown in FIG. 2 is compared with the error pattern of the failure candidate 1 selected as the final failure candidate, the error pattern of the circuit for the test pattern 1 matches the error pattern of the failure candidate 1, The third output stage of the circuit's fault pattern for pattern 2 is not described by the fault pattern of fault candidate 1 and the third output stage of the circuit's fault pattern for test pattern 3 is not described by the fault pattern of fault candidate 1, The third output stage of the error pattern of the circuit for the pattern 4 is also not explained by the error pattern of the failure candidate 1. [

따라서, 상기 고장 진단 장치(100)는 회로의 오류 패턴 중, 테스트 패턴 2에 대응하는 오류 패턴 2의 제 3 출력단, 테스트 패턴 3에 대응하는 오류 패턴 3의 제 3 출력단, 및 테스트 패턴 4에 대응하는 오류 패턴 4의 제 3 출력단으로부터 전술한 고장 위치의 추적을 수행하고, 그에 따라 각각의 고장 후보에 대해 점수를 할당하여 최종 고장 후보를 선택하는 과정을 반복할 수 있다.Therefore, the fault diagnosis apparatus 100 is capable of correcting the third output terminal of the error pattern 2 corresponding to the test pattern 2, the third output terminal of the error pattern 3 corresponding to the test pattern 3, and the test pattern 4 corresponding to the test pattern 2 It is possible to repeat the process of tracing the above-mentioned fault location from the third output stage of the error pattern 4, and assigning a score to each fault candidate according to the result, thereby selecting the final fault candidate.

본 발명의 일 실시예에 따른 고장 진단 방법은 전술한 고장 진단 장치(100)를 사용하여 수행될 수 있다. 상기 고장 진단 방법은 오류가 발생한 회로의 출력단으로부터 입력단까지 회로의 고장 위치를 추적하며, 추적 시 상기 회로를 구성하는 블럭에 대한 입력 모두가 비제어값을 갖는 경우, 고장 위치의 추적을 중단할 수 있다.The fault diagnosis method according to an embodiment of the present invention may be performed using the fault diagnosis apparatus 100 described above. The fault diagnosis method tracks the fault location of the circuit from the output stage to the input stage of the faulty circuit and stops tracing the faulty location when all inputs to the blocks constituting the circuit have a non- have.

도 9는 본 발명의 일 실시예에 따라 회로의 고장 위치를 추적하는 과정을 설명하는 흐름도이다. 도 9에 도시된 바와 같이, 상기 고장 위치를 추적하는 것은, 기설정된 테스트 패턴에 응답하여 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치를 추적하는 단계(S21), 상기 블럭에 대한 입력이 제어값을 갖는 경우((S22)에서 예) 해당 입력을 고장 위치로 결정하는 단계(S23), 및 상기 블럭에 대한 입력 모두가 비제어값을 갖는 경우((S22)에서 아니오) 고장 위치의 추적을 중단하는 단계(S24)를 포함할 수 있다.9 is a flowchart illustrating a process of tracking a fault location of a circuit according to an embodiment of the present invention. As shown in FIG. 9, the step of tracing the fault location may include the steps of (S21) tracking a fault location from the output terminal to the input terminal of the faulty circuit in response to a predetermined test pattern, (S23) of determining (S23) that the input is a failure position, and if all of the inputs to the block have a non-control value (NO in (S22)), (Step S24).

일 실시예에 따르면, 상기 블럭은 하나 또는 그 이상의 논리 게이트를 포함할 수 있다. 상기 블럭이 AND 게이트를 포함하는 경우, 제어값은 0이고 비제어값은 1이다. 상기 블럭이 OR 게이트를 포함하는 경우, 제어값은 1이고 비제어값은 0이다. According to one embodiment, the block may comprise one or more logic gates. When the block includes an AND gate, the control value is 0 and the non-control value is 1. When the block includes an OR gate, the control value is 1 and the non-control value is 0.

본 발명의 일 실시예에 따른 고장 진단 방법은, 상기 회로에 대한 다수의 고장 후보 중 전술한 추적 과정을 통해 결정된 고장 위치를 포함하는 고장 후보에 대해 제 1 고장 발생 점수를 할당하는 단계, 및 상기 제 1 고장 발생 점수에 기초하여 다수의 고장 후보 중 최종 고장 후보를 선택하는 단계를 포함할 수 있다. 일 실시예에 따르면, 상기 최종 고장 후보를 선택하는 단계는, 상기 다수의 고장 후보 중 제 1 고장 발생 점수가 가장 높은 고장 후보를 최종 고장 후보로 선택하는 단계를 포함할 수 있다.The fault diagnosis method according to an embodiment of the present invention includes the steps of: assigning a first fault occurrence score to a fault candidate including a fault location determined through the above-described tracking process among a plurality of fault candidates for the circuit; And selecting the last fault candidate among the plurality of fault candidates based on the first fault occurrence score. According to an embodiment, the step of selecting the final failure candidate may include a step of selecting a failure candidate having the highest first failure occurrence score among the plurality of failure candidates as a final failure candidate.

본 발명의 일 실시예에 따르면, 상기 고장 진단 방법은 최종 고장 후보를 선택하기 전에, 고장 위치의 재추적을 더 수행할 수 있다. 도 10은 본 발명의 일 실시예에 따라 회로의 고장 위치를 재추적하는 과정을 설명하는 흐름도이다.According to an embodiment of the present invention, the failure diagnosis method may further perform retracking of a failure location before selecting a final failure candidate. 10 is a flowchart illustrating a process of re-tracking a fault location of a circuit according to an embodiment of the present invention.

도 10에 도시된 바와 같이, 상기 고장 진단 방법은 상기 최종 고장 후보를 선택하는 단계 전에, 오류가 발생한 회로의 출력단으로부터 입력단까지 고장 위치를 재추적하는 단계(S31), 상기 블럭에 대한 입력 모두가 비제어값을 갖는 경우((S32)에서 아니오) 해당 입력 모두를 고장 위치로 결정하는 단계(S33), 상기 블럭에 대한 입력이 제어값을 갖는 경우((S32)에서 예) 해당 입력을 고장 위치로 결정하는 단계(S34), 및 상기 다수의 고장 후보 중 재추적에 의해 결정된 고장 위치를 포함하는 고장 후보에 대해 제 2 고장 발생 점수를 할당하는 단계를 포함할 수 있다. As shown in FIG. 10, the fault diagnosis method includes a step (S31) of re-tracing a fault location from an output end to an input end of a faulty circuit before selecting the final fault candidate, (S32). If the input to the block has a control value (YES in (S32)), it is determined whether the corresponding input is a failure position (S34), and assigning a second failure occurrence score to a failure candidate including a failure location determined by retrying among the plurality of failure candidates.

일 실시예에 따르면, 상기 최종 고장 후보를 선택하는 단계는, 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 제 2 고장 발생 점수가 더 높은 고장 후보를 최종 고장 후보로 선택하는 단계를 포함할 수 있다. 다시 말해, 본 발명의 일 실시에에 따른 고장 진단 방법은 우선적으로 제 1 고장 발생 점수를 기준으로 최종 고장 후보를 판단하고, 제 1 고장 발생 점수가 동일한 경우 제 2 고장 발생 점수를 기준으로 최종 고장 후보를 판단할 수 있다.According to an embodiment, the step of selecting the final failure candidates may include selecting a failure candidate having a higher second failure occurrence score as a final failure candidate when there are two or more failure candidates having the highest first failure occurrence score Step < / RTI > In other words, in the failure diagnosis method according to an embodiment of the present invention, the final failure candidates are first determined based on the first failure occurrence score, and when the first failure occurrence score is the same, Candidates can be judged.

본 발명의 다른 실시예에 따르면, 상기 고장 진단 방법은 각각의 고장 후보에 테스트 패턴을 입력한 경우, 상기 회로의 출력단 중 오류가 발생한 출력단에서만 오류가 검출되는 고장 후보에 대해 오류 매칭 점수를 할당하는 단계를 더 포함할 수 있다. 이 실시예에서, 상기 최종 고장 후보를 선택하는 단계는, 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 매칭 점수가 더 높은 고장 후보를 최종 고장 후보로 선택하는 단계를 포함할 수 있다.According to another embodiment of the present invention, when the test pattern is input to each failure candidate, the failure diagnosis method assigns an error matching score to a failure candidate in which an error is detected only at an output terminal of the error Step < / RTI > In this embodiment, the step of selecting the final failure candidate includes a step of selecting, as a final failure candidate, a failure candidate having a higher error matching score if the number of failure candidates having the highest first failure occurrence score is two or more can do.

실시예에 따라, 상기 최종 고장 후보를 선택하는 단계는, 둘 이상의 고장 후보의 제 1 고장 발생 점수 및 제 2 고장 발생 점수가 동일한 경우, 상기 오류 매칭 점수가 더 높은 고장 후보를 최종 고장 후보로 선택하는 단계를 포함할 수도 있다.According to an embodiment, the step of selecting the final failure candidates may include selecting a failure candidate having a higher error matching score as a final failure candidate when the first failure occurrence score and the second failure occurrence score of two or more failure candidates are the same . &Lt; / RTI >

본 발명의 또 다른 실시예에 따르면, 상기 고장 진단 방법은 각각의 고장 후보에 테스트 패턴을 입력한 경우, 상기 회로의 출력단 중 오류가 발생한 출력단에서 오류가 검출된 횟수에 따라 고장 후보에 대해 오류 검출 점수를 할당하는 단계를 더 포함할 수 있다. 이 실시예에서, 상기 최종 고장 후보를 선택하는 단계는, 가장 높은 제 1 고장 발생 점수를 갖는 고장 후보가 둘 이상인 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 최종 고장 후보로 선택하는 단계를 포함할 수 있다.According to another embodiment of the present invention, in the case where the test pattern is input to each failure candidate, the failure diagnosis method may include detecting an error in the failure candidate according to the number of times the error is detected at the output terminal of the error, And assigning a score. In this embodiment, the step of selecting the final failure candidate includes a step of selecting, as a final failure candidate, a failure candidate having a higher error detection score when the number of failure candidates having the highest first failure occurrence score is two or more can do.

실시예에 따라, 상기 최종 고장 후보를 선택하는 단계는, 둘 이상의 고장 후보의 제 1 고장 발생 점수 및 제 2 고장 발생 점수가 동일한 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 최종 고장 후보로 선택하는 단계를 포함할 수도 있다. 또한, 실시예에 따라, 상기 최종 고장 후보를 선택하는 단계는, 둘 이상의 고장 후보의 제 1 고장 발생 점수, 제 2 고장 발생 점수 및 오류 매칭 점수가 동일한 경우, 상기 오류 검출 점수가 더 높은 고장 후보를 최종 고장 후보로 선택하는 단계를 포함할 수도 있다.According to the embodiment, the step of selecting the final failure candidates may include selecting a failure candidate having a higher error detection score as a final failure candidate when the first failure occurrence score and the second failure occurrence score of two or more failure candidates are the same . &Lt; / RTI > According to an embodiment of the present invention, the step of selecting the final failure candidates may include the steps of: when the first fault occurrence score, the second fault occurrence score, and the error matching score of two or more fault candidates are the same, As a final failure candidate.

전술한 본 발명의 일 실시예에 따른 고장 진단 방법은 컴퓨터에서 실행되기 위한 프로그램으로 제작되어 컴퓨터가 읽을 수 있는 기록 매체에 저장될 수 있다. 상기 컴퓨터가 읽을 수 있는 기록 매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 저장 장치를 포함한다. 컴퓨터가 읽을 수 있는 기록 매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등이 있다.The above-described fault diagnosis method according to an embodiment of the present invention can be stored in a computer-readable recording medium manufactured as a program to be executed in a computer. The computer-readable recording medium includes all kinds of storage devices in which data that can be read by a computer system is stored. Examples of the computer-readable recording medium include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, and the like.

이상에서, 경로 추적을 통해 회로의 고장 위치를 판별할 시, 회로를 구성하는 블럭에 대한 입력 모두가 비제어값을 갖는 경우, 더 이상 추적을 진행하지 않고 중단하는 고장 진단 장치 및 방법을 설명하였다. 상기 고장 진단 장치 및 방법에 따르면, 경로 추적 시 결함이 없는 정상 위치까지 고장 위치로 결정되는 경우를 줄일 수 있으며, 그 결과 고장 진단을 위해 고려해야 하는 고장 후보의 수가 줄어들어 고장 진단 시간이 크게 단축될 수 있다.In the above description, when a fault location of a circuit is identified through path tracing, a fault diagnosis apparatus and method are described in which, when all inputs to a block constituting a circuit have a non-control value, . According to the above-described fault diagnosis apparatus and method, it is possible to reduce a case where a faulty location is determined to be a faulty location without a fault in the path tracing. As a result, the number of fault candidates to be considered for fault diagnosis can be reduced, have.

100: 고장 진단 장치
11: 고장 위치 추적부
12: 점수 할당부
13: 선택부100: Fault diagnosis device
11: Failure position tracking unit
12: Score Assignment Unit
13:

Claims

An apparatus for diagnosing a fault in a circuit,
Wherein the fault location is tracked from an output terminal to an input terminal of the faulty circuit in response to a predetermined test pattern, and when all of the inputs to the blocks constituting the circuit have a non-controlling value, A fault location tracking unit for stopping the tracking of the fault location;
A score allocating unit for allocating a first fault occurrence score to a fault candidate including the fault location among a plurality of fault candidates for the circuit; And
And a selecting unit for selecting a last fault candidate among the plurality of fault candidates based on the first fault occurrence score,
The non-control value is a value obtained by inverting a controlling value. When the control value is provided as an input of a block, the output of the corresponding block is equal to the input, and the output of the block is solely determined.
The failure location tracing unit retraces the failure location from the output end to the input end of the circuit where the error occurred, and when all of the inputs to the block have the non-control value, .

The method according to claim 1,
The fault location tracing unit tracks the fault location using an error pattern output in response to the test pattern.

The method according to claim 1,
And the fault location tracking unit determines the corresponding input as the fault location when the input to the block has the control value.

The method according to claim 1,
The block includes one or more logic gates.

5. The method of claim 4,
And when the block includes an AND gate, the control value is zero.

5. The method of claim 4,
And when the block includes an OR gate, the control value is one.

The method according to claim 1,
Wherein the selection unit selects, as the last failure candidate, a failure candidate having the highest score of the first failure occurrence among the plurality of failure candidates.

delete

The method according to claim 1,
Wherein the score allocating unit allocates a second failure occurrence score to a failure candidate including the failure location determined by the re-tracing among the plurality of failure candidates.

10. The method of claim 9,
Wherein the selection unit selects a failure candidate having a higher second failure occurrence score as the last failure candidate when there are two or more failure candidates having the highest first failure occurrence score.

An apparatus for diagnosing a fault in a circuit,
Wherein the fault location is tracked from an output terminal to an input terminal of the faulty circuit in response to a predetermined test pattern, and when all of the inputs to the blocks constituting the circuit have a non-controlling value, A fault location tracking unit for stopping the tracking of the fault location;
A score allocating unit for allocating a first fault occurrence score to a fault candidate including the fault location among a plurality of fault candidates for the circuit; And
And a selecting unit for selecting a last fault candidate among the plurality of fault candidates based on the first fault occurrence score,
The non-control value is a value obtained by inverting a controlling value. When the control value is provided as an input of a block, the output of the corresponding block is equal to the input, and the output of the block is solely determined.
Wherein the score allocating unit allocates an error matching score to a failure candidate for which an error is detected only at an output end of the output of the circuit when the test pattern is input to each failure candidate.

12. The method of claim 11,
Wherein the selection unit selects a failure candidate having the higher error matching score as the last failure candidate when there are two or more failure candidates having the highest first failure occurrence score.

An apparatus for diagnosing a fault in a circuit,
Wherein the fault location is tracked from an output terminal to an input terminal of the faulty circuit in response to a predetermined test pattern, and when all of the inputs to the blocks constituting the circuit have a non-controlling value, A fault location tracking unit for stopping the tracking of the fault location;
A score allocating unit for allocating a first fault occurrence score to a fault candidate including the fault location among a plurality of fault candidates for the circuit; And
And a selecting unit for selecting a last fault candidate among the plurality of fault candidates based on the first fault occurrence score,
The non-control value is a value obtained by inverting a controlling value. When the control value is provided as an input of a block, the output of the corresponding block is equal to the input, and the output of the block is solely determined.
Wherein the score allocating unit allocates an error detection score to the fault candidates in accordance with the number of times an error has been detected at the output stage of the output of the circuit when the test pattern is input to each fault candidate.

14. The method of claim 13,
Wherein the selection unit selects the failure candidate having the higher error detection score as the last failure candidate when there are two or more failure candidates having the highest first failure occurrence score.

delete

Tracking a fault location from an output terminal to an input terminal of the faulty circuit in response to a predetermined test pattern;
Determining a corresponding input as the fault location if the input to the block constituting the circuit has a control value;
Stopping the tracking of the fault location if all of the inputs to the block have a non-control value;
Assigning a first fault occurrence score to a fault candidate that includes the fault location among a plurality of fault candidates for the circuit;
Re-tracing the fault location from the output to the input of the faulty circuit;
Determining all of the inputs as fault locations if all of the inputs to the block have the non-control value;
Assigning a second fault occurrence score to a fault candidate that includes the fault location determined by the retrace of the plurality of fault candidates; And
Selecting a last fault candidate among the plurality of fault candidates,
Wherein selecting the last fault candidate comprises:
Selecting a failure candidate having the highest number of the first failure occurrence among the plurality of failure candidates as the last failure candidate;
Lt; / RTI >

delete

17. The method of claim 16,
Wherein selecting the last fault candidate comprises:
And selecting, as the last failure candidate, a failure candidate having a higher second failure occurrence score when there are two or more failure candidates having the highest first failure occurrence score.

Tracking a fault location from an output terminal to an input terminal of the faulty circuit in response to a predetermined test pattern;
Determining a corresponding input as the fault location if the input to the block constituting the circuit has a control value;
Stopping the tracking of the fault location if all of the inputs to the block have a non-control value;
Assigning a first fault occurrence score to a fault candidate that includes the fault location among a plurality of fault candidates for the circuit;
Assigning an error matching score to a fault candidate for which an error is detected only in an output stage of the output stage of the circuit when the test pattern is input to each fault candidate; And
Selecting a final failure candidate among the plurality of failure candidates;
Lt; / RTI >

22. The method of claim 21,
Wherein selecting the last fault candidate comprises:
And selecting, as the last failure candidate, a failure candidate having a higher error matching score when the number of failure candidates having the highest first failure occurrence score is two or more.

Tracking a fault location from an output terminal to an input terminal of the faulty circuit in response to a predetermined test pattern;
Determining a corresponding input as the fault location if the input to the block constituting the circuit has a control value;
Stopping the tracking of the fault location if all of the inputs to the block have a non-control value;
Assigning a first fault occurrence score to a fault candidate that includes the fault location among a plurality of fault candidates for the circuit;
Assigning an error detection score to the fault candidates according to the number of times an error has been detected in an output stage of the output stage of the circuit when the test pattern is input to each fault candidate; And
Selecting a final failure candidate among the plurality of failure candidates;
Lt; / RTI >

24. The method of claim 23,
Wherein selecting the last fault candidate comprises:
And selecting, as the last failure candidate, a failure candidate having a higher error detection score when there are two or more failure candidates having the highest first failure occurrence score.

A computer-readable recording medium,
A program for implementing the method for diagnosing a fault according to any one of claims 16, 20 and 24.