Nothing Special   »   [go: up one dir, main page]

KR101239564B1 - 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력 스위치 및 그 제조 방법 - Google Patents

와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력 스위치 및 그 제조 방법 Download PDF

Info

Publication number
KR101239564B1
KR101239564B1 KR1020127027277A KR20127027277A KR101239564B1 KR 101239564 B1 KR101239564 B1 KR 101239564B1 KR 1020127027277 A KR1020127027277 A KR 1020127027277A KR 20127027277 A KR20127027277 A KR 20127027277A KR 101239564 B1 KR101239564 B1 KR 101239564B1
Authority
KR
South Korea
Prior art keywords
layer
region
semiconductor material
type semiconductor
channel
Prior art date
Application number
KR1020127027277A
Other languages
English (en)
Other versions
KR20120121930A (ko
Inventor
이고르 산킨
조셉 닐 머레트
Original Assignee
에스에스 에스시 아이피, 엘엘시
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스에스 에스시 아이피, 엘엘시 filed Critical 에스에스 에스시 아이피, 엘엘시
Publication of KR20120121930A publication Critical patent/KR20120121930A/ko
Application granted granted Critical
Publication of KR101239564B1 publication Critical patent/KR101239564B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8083—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
    • H01L29/8086—Thin film JFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/868—PIN diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

노멀리-오프 VJFET 통합 전력 스위치를 포함하는 와이드 대역갭 반도체 디바이스가 설명된다. 전력 스위치는 모놀리딕하게 또는 하이브리드식으로 구현될 수 있고, 단일 또는 멀티-칩 와이드 대역갭 전력 반도체 모듈에 구축된 제어 회로와 통합될 수 있다. 디바이스는 고전력, 온도-저항성 및 방사-저항성 전자 컴포넌트에 이용될 수 있다. 디바이스를 만드는 방법도 설명된다.

Description

와이드 대역갭 반도체의 노멀리-오프 통합 ＪＦＥＴ 전력 스위치 및 그 제조 방법{NORMALLY-OFF INTEGRATED JFET POWER SWITCHES IN WIDE BANDGAP SEMICONDUCTORS AND METHODS OF MAKING}
본 발명은 발명의 명칭이 "Lateral Trench Field-Effect Transistors in Wide Bandgap Semiconductor Materials, Methods of Making, And Integrated Circuits Incorporation the Transistors"이고 2004년 7월 8일 출원된 미국 특허 출원 번호 제60/585,881호 및 2004년 12월 1일 출원된 미국 특허 출원 번호 제10/999,954와 관련되어 있다. 전술한 출원 각각은 본 명세서에서 그 전체가 참조로서 사용된다.
본 발명은 일반적으로는 필드 효과 트랜지스터(FET)에 관한 것으로, 특히 와이드 대역갭 반도체 재료에 형성된 그러한 트랜지스터에 관한 것이다. 또한, 본 발명은 저전압 제어 회로를 포함하는 모놀리딕 및 하이브리드 집적 회로, 및 상기 트랜지스터를 이용하여 구축된 전력 스위치에 관한 것이다.
실리콘 카바이드(SiC) 또는 III족 질화물 화합물 반도체(예를 들면, 갈륨 질화물 또는 GaN)와 같은 와이드 대역갭 반도체 재료(EG > 2eV)는 고전력, 고온 및/또는 방사선 내성 전자제품에 이용하기에 매우 매력적이다. 단일 또는 멀티-칩 와이드 대역갭 전력 반도체 모듈에서 전력 트랜지스터 및 제어 회로의 모놀리딕 또는 하이브리드 집적은 시스템의 효율 및 신뢰성을 개선하기 위해 그러한 어플리케이션에 대해 매우 바람직하다.
SiC 스마트 전력 기술은 최근 토론의 주제였지만, 제한된 과학적 조사를 거쳤다. 제안된 솔루션들은 전력 스위치 및 제어 회로 모두의 동작에 관련된 회의론에 봉착하게 되었다.
재료 속성 및 처리 기술의 근본적인 차이로 인해, 상보형 금속 산화물 반도체(CMOS) 또는 직접-결합된 FET 로직(DCFL)과 같은 전통적인 Si 또는 GaAs 집적 회로(IC) 기술은 대부분의 경우에 와이드 대역갭 반도체에 용이하게 전달될 수 없다. SiC NMOS 및 CMOS 디지털 및 아날로그 IC를 제조하는 수번의 시도가 지난 10년간 보고되었다(예를 들면, [1], [2]). SiC에서의 모놀리딕 CMOS 집적 디바이스 및 그 제조 방법은 미국 특허 번호 제6,344,663호[3]에 개시되어 있다. 더구나, SiC 수평 DMOS 필드-효과 트랜지스터(LDMOSFET)의 최근 개발(예를 들면, [4]-[5])은 스마트 전력 전자제품에 이용하기 위한 MOSFET-기반 제어 회로 및 전력 스위치의 모놀리딕 통합을 이론적으로 허용한다. 그러나, 다양한 이슈들은 고온 및/또는 방사선 허용한도가 요구되는 어플리케이션에서 MOSFET-기반 SiC 집적 회로의 이용을 제한시킨다. 그러한 제1 이슈는 실리콘의 전도 대역에 비해 SiC 대 SiO2의 전도 대역 오프셋이 훨씬 더 작음에 기인한 온-상태 절연체 신뢰성이다. 이러한 이슈는 고온 및 극한 방사 환경에서 훨씬 더 중요하게 된다. 다른 이슈는 SiC/SiO2 인터페이스에서 높은 인터페이스 상태 밀도 및 절연체에서의 높은 고정된 전하 밀도로 인한 낮은 반전 채널 이동성, 및 인터페이스 상태의 이온화로 인한 온도에 따른 상당한 임계 전압 시프트를 포함한다.
SiC 스마트 전력 전자제품에 이용하기 위한 다른 트랜지스터 후보인, SiC 쌍극 접합 트랜지스터(BJT)는 에미터와 베이스간의 표면 상에서의 높은 재결합 속도와 같은 인터페이스-관련 이슈를 갖고, 결과적으로 낮은 전류 이득 및 높은 제어 손실로 나타나게 된다.
SiC 스마트 전력 전자제품에 이용하기 위한 다른 트랜지스터 후보로는 금속 반도체 필드-효과 트랜지스터(MESFET)가 있다. SiC MESFET 모놀리딕 마이크로파 집적 회로(MMIC)가 지난 십년내에 상당한 개발(예를 들면, [6])이 되었음에도 불구하고, SiC MESFET 로직 및 아날로그 회로를 구축하는 공포된 시도가 거의 없었다(예를 들면, [7]).
MOSFET 및 MESFET 접근법에 대한 대안은 보상형(미국특허 제6,503,782호[8]에 개시된 바와 같은 n형 및 p형 채널) 또는 인핸스드-공핍형(n형 채널) 형태 중 어느 하나로 구현된 수평형 JFET-기반 집적 회로의 이용이다. SiC JFET는 방사선 내성이 있는 것으로 증명되었지만, 온도에 따른 임계 전압 시프트는 매우 미미한 것으로 증명되었다. 고온 노멀리-온 전력 수직 접합 필드-효과 트랜지스터(VJFET)의 개발의 결과를 촉진시키는 것들이 최근에 공포되었다(예를 들면, [9]). 그러나, 그들의 뛰어난 전류-전도 및 전압-차단 성능에도 불구하고, 이들 트랜지스터들의 주요한 단점은 이들이 "노멀리-온" 디바이스라는 점이다. 시스템 레벨 상에서, 이것은 종종 추가적인(음의) 공급 전압 및 단락 회로 보호를 요구한다.
노멀리-오프 SiC 고온 VJFET 스위치를 구축하려는 수 번의 시도들이 최근에 보고되었다. 통상, 이들 디바이스들은 수평 및 수직 채널 영역을 모두 포함한다(예를 들면, [10]-[12]). 그러나, 이들 디바이스들은 디바이스 차단 성능과 특정 온-저항 사이에서 엄청난 모순을 나타낸다. 예를 들면, 75㎛, 7x1014cm-3 n형 드리프트 영역을 가지는 VJFET는 제로 게이트-대-소스 전압에서 5.5kV 이상을 차단할 수 있었다[13]. 동시에, 이러한 디바이스는 200mΩ*cm3 이상의 특정 온-저항(Rsp - on)을 나타내었다. 드리프트 층의 두께 및 도핑으로부터 추정되는 그 드리프트 층의 고유 저항은 60mΩ*cm3보다 약간 크고 나머지 온-저항은 채널 영역에 의해 기여되었다.
SiC 전력 VJFET의 특정 온-저항을 감소시키기 위해, 이들 디바이스들은 높은 양의 게이트-대-소스 전압을 인가함으로써 쌍극 모드로 구동될 수 있다. 예를 들면, 상기 설명되고 [13]에 개시된 디바이스는 5V의 게이트-대-소스 바이어스가 인가되는 경우에 66.7mΩ*cm3의 Rsp - on을 나타냈다. 그러나, 이러한 접근법은 높은 게이트 전류로 인해 상당한 전력 손실을 유도할 수 있다.
다른 접근법은 노멀리-온 디바이스가 노멀리-오프 모드로 동작될 수 있도록 노멀리-온 디바이스를 제어하기 위한 특별 회로 및 방법을 이용하는 것이다. 제어 JFET의 드레인이 고전압 디바이스의 소스에 접속되고 고전압 JFET의 게이트가 제어 JFET의 소스에 접속되는 고전압 JFET와 저전압 제어 JFET의 캐스코드 접속이 미국특허 제3,767,946호[15]에 개시되어 있다. 그러한 캐스코드 접속을 모놀리딕하게 구현하는 혼합 필드-효과 트랜지스터는 미국특허 제4,107,725호[16]에 개시되어 있다. 저전압 노멀리-오프 디바이스가 고전압 노멀리-온 디바이스를 제어하는 유사한 타입의 캐스코드 회로가 미국특허 제4,663,547호[17]에 개시되어 있다. 더 최근에는, 상기 구성에서 Si MOSFET에 의해 제어되는 노멀리-온 SiC VJFET가 수 개 그룹에 의해 보고되었다(예를 들면, [18]). 이러한 통합 전력 스위치는 높은 스위칭 속도뿐만 아니라, 뛰어난 전압-차단 및 전류-전도 성능을 나타냈다. 그러나, 노멀리-온 SiC VJFET에서 전력의 제어를 위한 실리콘 MOSFET의 이용은 온도 범위 및 캐스코드의 방사선 허용한도 모두를 크게 제한시킨다. 따라서, 일반적으로 와이드 대역갭 노멀리-오프 전력 스위칭 디바이스에 대한 필요성이 여전히 존재하고, 특히 와이드 대역갭 반도체에 구축된 제어 회로와 통합된 그러한 전력 스위치에 대한 필요성이 존재한다.
제1 실시예에 따르면,
대향하는 제1 및 제2 주면을 구비하는 기판; 및
기판의 제1 주면 상의 이산 위치 상의 제1 및 제2 접합 필드-효과 트랜지스터
를 포함하고,
제1 및 제2 접합 필드-효과 트랜지스터 각각은,
드레인 층 - 상기 드레인 층은 그 드레인 층을 둘러싸는 기판의 일부가 노출되도록 기판의 제1 주면 상에 있되 동일 공간에는 걸쳐 있지 않으며 n형 반도체 재료로 이루어짐-,
드레인 층의 일부가 노출되도록 드레인 층 상에 있되 동일 공간에는 걸쳐 있지 않은 n형 반도체 재료의 드리프트 층 - 상기 드리프트 층은 드레인 층보다 더 낮은 전도도를 가짐 -,
드리프트 층 상의 이산 위치 상의 하나 이상의 상승 영역 - 각 상승 영역은 드리프트 층 상의 n형 반도체 재료의 채널 영역 및 채널 영역 상의 n형 반도체 재료의 소스 영역을 포함하고, 소스 영역의 반도체 재료는 채널 영역보다 더 높은 전도도를 가지고 있음 -,
하나 이상의 상승 영역에 인접하는 드리프트 층 상에 존재하고 드리프트 층 및 채널 영역(들)의 n형 재료와 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역,
게이트 및 소스 영역 상에 있으며 드레인 층의 노출된 부분 상의 오믹 컨택트,
제1 접합 필드-효과 트랜지스터의 소스 오믹 컨택트와 제2 접합 필드-효과 트랜지스터의 게이트 오믹 컨택트 간의 제1 전기 접속, 및
제1 접합 필드-효과 트랜지스터의 드레인 오믹 컨택트와 제2 접합 필드-효과 트랜지스터의 소스 오믹 컨택트 간의 제2 전기 접속
을 포함하는 모놀리딕 집적 회로가 제공된다.
제2 실시예에 따르면,
대향하는 제1 및 제2 주면을 구비하는 기판;
기판의 제1 주면 상의 p형 반도체 재료의 버퍼 층;
버퍼 층 상에서 각각 이격된 관계로 n형 반도체 재료 각각의 제1 및 제2 이산 채널 영역 - 제2 채널 영역은 버퍼 층의 베이스 부 및 상부 부분을 포함하고, 베이스 부는 쇼울더(shoulder)를 형성하도록 상부 부분 위에 수평으로 연장됨 -;
제1 채널 영역에 인접하고 전기적 통신하는 버퍼층 상의 n형 반도체 재료의 소스 영역;
제1 채널 영역과 제2 채널 영역 모두와 전기적으로 통신하며, 제1 채널 영역과 제2 채널 영역간의 버퍼층 상의 n형 반도체 재료로 이루어진 소스/드레인 영역 - 소스/드레인 영역의 일부는 제2 채널 영역의 쇼울더 부분과 중첩됨 -;
상기 버퍼층과 직접 접촉하지 않도록 제2 채널 영역의 쇼울더 상의 드레인 영역;
제1 채널 영역 상에 있으며 제1 채널 영역과 정류 접합을 형성하는 p형 반도체 재료의 제1 게이트 영역;
제2 채널 영역의 상부 부분의 상부 표면 상에 있으며 제2 채널 영역과 정류 접합을 형성하는 p형 반도체 재료의 제2 게이트 영역; 및
소스 영역, 제1 및 제2 게이트 영역, 소스/드레인 영역 및 드레인 영역 상의 오믹 컨택트
를 포함하는 모놀리딕 집적 회로가 제공된다.
제3 실시예에 따르면,
대향하는 제1 및 제2 표면을 갖는 기판,
기판의 제1 표면상의 n형 반도체 재료의 드레인 층,
드레인 층의 일부가 노출되도록 드레인 층 상에 있되 동일 공간에는 걸쳐 있지 않은 n형 반도체 재료의 드리프트 층 - 드리프트 층은 드레인 층보다 더 낮은 전도도를 가짐 -,
드리프트 층 상의 n형 반도체 재료의 채널 영역, 및 채널 영역 상의 n형 반도체 재료의 소스 영역을 포함하는 하나 이상의 상승 영역 - 소스 영역의 재료는 채널 영역의 재료보다 더 높은 전도도를 가짐 -,
하나 이상의 상승 영역에 인접하는 드리프트 층 상에, 드리프트 층과 채널 영역(들)과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
게이트 및 소스 영역, 및 드레인 층의 노출된 부분 상의 오믹 컨택트
를 포함하는 제1 수직 채널 JFET;
대향하는 제1 및 제2 주면을 구비하는 n형 반도체 재료의 기판,
기판의 제1 주면 상의 n형 반도체 재료의 드레인 층,
드레인 층 상의 n형 반도체 재료의 드리프트 층 - 드리프트 층은 드레인 층보다 더 낮은 전도도를 가짐 -,
드리프트 층 상의 n형 반도체 재료의 채널 영역 및 채널 영역 상의 n형 반도체 재료의 소스 영역을 포함하는 하나 이상의 상승 영역 - 소스 영역의 재료는 채널 영역보다 더 높은 전도도를 가짐 -,
하나 이상의 상승 영역에 인접한 드리프트 층 상, 및 드리프트 층 및 채널 영역(들)과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
게이트 및 소스 영역, 및 기판의 제2 주면 상의 오믹 컨택트
를 포함하는 제2 수직 채널 JFET - 상기 제2 수직 채널 JFET는 상기 제1 수직 채널 JFET로부터 떨어져 있음 - ;
제1 수직 채널 JFET의 드레인 오믹 컨택트와 제2 수직 채널 JFET의 소스 오믹 컨택트간의 제1 전기적 접속; 및
제1 수직 채널 JFET의 소스 오믹 컨택트와 제2 수직 채널 JFET의 게이트 오믹 컨택트간의 제2 전기적 접속
을 포함하는 집적 회로가 제공된다.
제4 실시예에 따르면,
대향하는 제1 및 제2 주면을 갖는 기판,
기판의 제1 주면 상의 p형 반도체 재료의 버퍼층,
버퍼층 상에서 각각 이격된 관계로 n형 반도체 재료로 이루어진 이산 소스 및 드레인 영역,
소스 및 드레인 영역간의 버퍼층 상에 있으며, 소스 및 드레인 영역 각각과 전기적으로 통신하는 n형 반도체 재료의 채널 영역,
채널 영역 상에 있으며, 그 채널 영역과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
소스, 게이트 및 드레인 영역 상의 오믹 컨택트
를 포함하는 이산 수평 채널 JFET;
대향하는 제1 및 제2 주면을 가지는 n형 반도체 재료의 기판,
기판의 제1 주면상의 n형 반도체 재료의 드레인 층,
드레인 층 상의 n형 반도체 재료의 드리프트 층 - 드리프트 층은 드레인 층보다 더 낮은 전도도를 가짐 -,
드리프트 층 상의 n형 반도체 재료의 채널 영역, 및 채널 영역 상의 n형 반도체 재료의 소스 영역을 각각 포함하는 하나 이상의 이산 상승 영역 - 소스 영역의 재료는 채널 영역의 재료보다 더 높은 전도도를 가짐 -,
하나 이상의 상승 영역에 인접하는 드리프트 층 상에, 드리프트 층과 채널 영역(들)과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
게이트 및 소스 영역, 및 기판의 제2 주면 상의 오믹 컨택트
를 포함하는 이산 수직 채널 JFET;
수평 채널 JFET의 드레인 오믹 컨택트와 수직 채널 JFET의 소스 오믹 컨택트간의 제1 전기적 접속; 및
수평 채널 JFET의 소스 오믹 컨택트와 수직 채널 JFET의 게이트 오믹 컨택트간의 제2 전기적 접속
을 포함하는 집적 회로가 제공된다.
제5 실시예에 따르면,
대향하는 제1 및 제2 주면을 구비하는 기판;
기판의 제1 주면 상의 p형 반도체 재료의 버퍼 층;
버퍼층 상의 n형 반도체 재료의 채널 층;
채널 층 상에서 이격된 관계로 n형 반도체 재료의 이산 소스 및 드레인 영역;
소스 및 드레인 영역 각각으로부터 이격된, 소스와 드레인 영역간의 채널층 상의 n형 반도체 재료의 소스/드레인 영역;
채널층과 정류 접합을 형성하는 소스와 소스/드레인 영역간의 채널층 내에 형성된 p형 반도체 재료의 제1 게이트 영역;
채널층과 정류 접합을 형성하는 소스/드레인과 드레인 영역간의 채널층 내에 형성된 p형 반도체 재료의 제2 게이트 영역; 및
소스 영역, 제1 및 제2 게이트 영역, 소스/드레인 영역 및 드레인 영역 상의 오믹 컨택트
를 포함하는 모놀리딕 수평 채널 접합 필드-효과 트랜지스터(JFET)가 제공된다.
제6 실시예에 따르면,
대향하는 제1 및 제2 주면을 갖는 기판,
기판의 제1 주면 상의 p형 반도체 재료의 버퍼층,
버퍼층 상의 n형 반도체 재료의 채널층,
채널층 상에서 이격된 관계로 n형 반도체 재료의 이산 소스 및 드레인 영역,
채널층과 정류 접합을 형성하는 소스와 드레인 영역간의 채널층에 형성된 p형 반도체 재료의 게이트 영역, 및
소스 영역, 게이트 영역 및 드레인 영역 상의 오믹 컨택트
를 포함하는 이산 수평 채널 JFET;
대향하는 제1 및 제2 주면을 가지는 n형 반도체 재료의 기판,
기판의 제1 주면상의 n형 반도체 재료의 드레인 층,
드레인 층 상의 n형 반도체 재료의 드리프트 층 - 드리프트 층은 드레인 층보다 더 낮은 전도도를 가짐 -,
드리프트 층 상의 n형 반도체 재료의 채널 영역, 및 채널 영역 상의 n형 반도체 재료의 소스 영역을 각각 포함하는 하나 이상의 이산 상승 영역 - 소스 영역의 재료는 채널 영역의 재료보다 더 높은 전도도를 가짐 -,
하나 이상의 상승 영역에 인접하는 드리프트 층 상, 및 드리프트 층과 채널 영역(들)과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
게이트 및 소스 영역, 및 기판의 제2 주면 상의 오믹 컨택트
를 포함하는 이산 수직 채널 JFET;
수평 채널 JFET의 소스 오믹 컨택트와 수직 채널 JFET의 게이트 오믹 컨택트간의 제1 전기적 접속; 및
수평 채널 JFET의 드레인 오믹 컨택트와 수직 채널 JFET의 소스오믹 컨택트간의 제2 전기적 접속
을 포함하는 집적 회로가 제공된다.
제7 실시예에 따르면, 모놀리딕 집적 회로는 수평 접합 필드 효과 트랜지스터 및 수직 접합 필드 효과 트랜지스터를 포함하고,
수평 접합 필드 효과 트랜지스터는
드리프트 층의 제1 주면의 일부에 형성된 p형 반도체 재료의 버퍼층,
버퍼층의 일부가 노출되도록 버퍼층 상에 그리고 동일 공간에 걸치지 않는 n형 반도체 재료의 채널층,
채널층 상에서 이격된 관계의 n형 반도체 재료의 이산 소스 및 드레인 영역,
소스 및 드레인 영역간의 채널층에 형성되고 채널층과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
소스 영역, 게이트 영역 및 드레인 영역, 및 버퍼층의 노출부 상의 오믹 컨택트
를 포함하고,
수직 접합 필드 효과 트랜지스터는
버퍼층과 수평으로 이격된 드리프트 층의 제1 주면 상의 n형 반도체 재료의 채널층,
채널층 상에서 이격된 관계로 n형 반도체 재료의 하나 이상의 이산 소스 영역,
하나 이상의 소스 영역에 인접하여 채널층에 형성되고 채널층과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
게이트 및 소스 영역 상의 오믹 컨택트
를 포함하고,
드리프트 층은 기판의 제1 주면 상에 있는 n형 반도체 재료의 드레인 층 상에 있고, 전기적 컨택트는 기판의 제1 주면의 반대인 기판의 제2 주면 상에 존재한다.
제8 실시예에 따르면, 수평 접합 필드 효과 트랜지스터 및 수직 접합 필드 효과 트랜지스터를 포함하는 모놀리딕 집적 회로가 제공되고,
수평 접합 필드 효과 트랜지스터는
드리프트 층의 제1 주면의 일부에 형성된 p형 반도체 재료의 버퍼층,
버퍼층의 일부가 노출되도록 버퍼층 상에 있되 동일 공간에는 걸쳐 있지 않은 n형 반도체 재료의 채널층,
채널층 상에서 이격된 관계의 n형 반도체 재료의 이산 소스 및 드레인 영역,
채널층과 금속-반도체 정류 접합을 형성하는 소스 및 드레인 영역간의 채널층 상의 금속층, 및
소스 영역, 드레인 영역, 및 버퍼층의 노출부 상의 오믹 컨택트
를 포함하고,
수직 접합 필드 효과 트랜지스터는
각각이 수평 접합 필드 효과 트랜지스터의 버퍼층으로부터 이격된, 드리프트 층의 제1 주면 상의 n형 반도체 재료의 채널 영역, 및 채널 영역 상의 n형 반도체 재료의 소스 영역을 포함하고, 버퍼층으로부터 수평으로 이격된 드리프트 층의 제1 주면 상의 하나 이상의 상승 영역,
드리프트 층 및 채널 영역(들)과의 금속-반도체 정류 접합을 형성하는 하나 이상의 상승 영역에 인접하는 드리프트 층 상의 금속층, 및
소스 영역 상의 오믹 컨택트
를 포함하고,
드리프트 층은 기판의 제1 주면 상에 있는 n형 반도체 재료의 층 상에 있고, 전기적 컨택트는 기판의 제1 주면의 반대인 기판의 제2 주면 상에 존재한다.
도 1은 인핸스드 및 공핍형 모드 LTJFET를 포함하는 모놀리딕 인버터 회로의 개략적인 단면도이다.
도 2는 내장 PiN 다이오드를 구비하는 인핸스드 및 공핍형 모드 LTJFET를 포함하는 모놀리딕 노멀리-오프 JFET의 개략적인 단면도이다.
도 3a 및 3b는 내장 PiN 다이오드를 구비하는 인핸스드 및 공핍형 모드 LTJFET를 포함하는 모놀리딕 노멀리-오프 JFET 집적 회로의 회로 표현(도 3a) 및 레이아웃의 예(도 3b)이다.
도 4는 SBD 또는 JBS 다이오드로 통합된 인핸스드 및 공핍형 모드 LTJFET를 이용하여 구축된 모놀리딕 노멀리-오프 JFET의 개략적인 단면 표현이다.
도 5a 및 5b는 SBD 또는 JBS 다이오드로 통합된 인핸스드 및 공핍형 모드 LTJFET를 포함하는 모놀리딕 노멀리-오프 JFET 집적 회로의 회로 표현(도 5a) 및 레이아웃 예(도 5b)이다.
도 6은 내장된 PiN 다이오드를 구비하는 인핸스드 모드 LTJFET 및 공핍형 모드 VJFET를 이용하여 구축된 하이브리드 노멀리-오프 JFET의 개략적인 단면 표현이다.
도 7은 SBD 또는 JBS 다이오드로 통합된 인핸스드 모드 LTJFET 및 공핍형 모드 VJFET를 이용하여 구축된 하이브리드 노멀리-오프 JFET의 개략적인 단면 표현이다.
도 8은 이산 고전압 노멀리-온 전력 VJFET와 캐스코드로 접속되는 빌트-온-칩 저전압 고전류 인핸스드 모드 LTJFET를 구동하는 모놀리딕 LTJFET 타이머 회로의 회로 표현이다.
도 9는 인핸스드 및 공핍형 모드 과도성장-게이트 LJFET를 이용하여 구축된 모놀리딕 인버터 회로의 개략적인 단면 표현이다.
도 10은 인핸스드 모드 과도성장된-게이트 LJFET 및 공핍형 모드 VJFET를 포함하는 하이브리드 노멀리-오프 JFET의 개략적인 단면 표현이다.
도 11은 저전압 인핸스드 모드 LJFET 및 고전압 이산 노멀리-온 공핍형 모드 VJFET를 포함하는 하이브리드 노멀리-오프 JFET 전력 스위치의 개략적인 단면 표현이다.
도 12는 인핸스드 및 공핍형 모드 주입된-게이트 LJFET를 이용하여 구축된 모놀리딕 인버터 회로의 개략적인 단면 표현이다.
도 13은 인핸스드 및 공핍형 모드 주입된-게이트 LJFET를 이용하여 구축된 모놀리딕 노멀리-오프 JFET 집적 회로의 개략적인 단면 표현이다.
도 14는 인핸스드 모드 주입된-게이트 LJFET 및 공핍형 모드 VJFET를 이용하여 구축된 하이브리드 노멀리-오프 JFET 집적 회로의 개략적인 단면 표현이다.
도 15는 LJFET의 기저 게이트가 드리프트 영역으로 주입되는 인핸스드 모드 듀얼-게이트 LJFET 및 공핍형 모드 VJFET를 이용하여 구축된 하이브리드 노멀리-오프 JFET 집적 회로의 개략적인 단면 표현이다.
도 16은 LJFET의 게이트 및 가드 링이 드리프트 영역으로 주입되는 인핸스드 모드 듀얼 게이트 LJFET 및 공핍형 모드 VJFET를 이용하여 구축된 하이브리드 가드-링 종료된 노멀리-오프 JFET 집적 회로의 개략적인 단면 표현이다.
도 17은 LJFET의 기저 게이트 및 가드 링이 드리프트 영역으로 주입되는 쇼트키 게이트를 구비하는 인핸스드 모드 듀얼-게이트 LJFET 및 공핍형 모드 VJFET를 이용하여 구축된 하이브리드 가드-링 종료된 노멀리-오프 JFET의 개략적인 단면 표현이다.
도 18a-18d는 SiC LTJFET 집적 스위치의 시뮬레이션된 디바이스 구조(도 18a), 개략적인 단면 표현(도 18b), 및 출력 DC 특성을 도시하는 그래프(도 18c 및 18d)이다.
도 19a-19d는 하이브리드 노멀리 오프 900V 전력 스위치의 사진(도 19a), 회로 표현(도 19b), 및 측정된 특성을 도시하는 그래프(도 19c 및 19d)이다.
도 20a 및 20b는 하이브리드 노멀리-오프 900V 전력 스위치의 회로 표현(도 10a), 및 측정된 내부 전압을 도시하는 그래프(도 20b)이다.
도 21a - 21c는 수평 드레인층의 다른 도핑 레벨에 대한 핑거 길이의 함수로서, VJFET의 수직 드레인의 저항으로 정규화된 LTJFET의 수평 드레인 층의 저항을 도시하는 그래프(도 21c)와 함께, LTJFET(도 21a) 및 VJFET(도 21b)의 분산된 드레인 저항의 개략적인 표현이다.
도 22a-22h는 도 9 및 10에 제시된 모놀리딕 집적 회로를 제조하는 방법을 예시하고 있다.
도 23a-23h는 도 12 및 13에 제시된 모놀리딕 집적 회로를 제조하는 방법을 예시하고 있다.
도 24a-24j는 도 15에 제시된 모놀리딕 집적 회로를 제조하는 방법을 예시하고 있다.
도 25a-25d는 도 17에 제시된 모놀리딕 집적 회로를 제조하는 방법을 예시하고 있다.
참조번호
도면에 이용된 참조번호는 이하와 같이 정의된다. 기판, 주입된 영역, 및 에피택시적으로 성장된 층에 대해, 대표적 두께 및 도핑 농도가 또한 제공된다.
번호 재료
1 기판(예를 들면, 세미-절연 기판)
1a N형 기판(예를 들면, 도핑 레벨 > 1x 1018cm-3)
2 에피택시적으로 성장된 층(p형)(예를 들면, 두께 ≥0.1㎛, 1x1015 - 1x1017cm-3)
3 에피택시적으로 성장된 층(n형)(예를 들면, 0.2-5㎛, > 5x 1018cm-3)
3a 에피택시적으로 성장된 층(n형)(예를 들면, 0.5-1㎛, > 5x 1018cm-3)
4 에피택시적으로 성장된 층(n형)(예를 들면, 0.5-10㎛, 5x 1015-5x1017cm-3)
4a 에피택시적으로 성장된 층(n형)(예를 들면, 5-350㎛, 2x 1014-2x1016cm-3)
5 에피택시적으로 성장된 층(n형)(예를 들면, 0.2-1.5㎛, 5x 1015-5x1017cm-3)
5a 에피택시적으로 성장된 층(n형)(예를 들면, 0.2-1.5㎛, 5x 1015-2x1017cm-3)
5b 에피택시적으로 성장된 층(n형)(예를 들면, 0.3-1.5㎛, 5x 1015-2x1017cm-3)
6 에피택시적으로 성장된 층(n형)(예를 들면, 0.2-1.5㎛, > 5x 1018cm-3)
6a 주입된 영역(n형)(예를 들면, ≥0.1㎛, ≥5x1018cm-3
7 주입된 영역(p형)(예를 들면, ≥0.1㎛, ≥5x1018cm-3
7a 에피택시적으로 성장된 층(p형)(예를 들면, 0.2-1.5㎛, > 5x 1018cm-3)
8 오믹 컨택트
9 쇼트키 컨택트
본 발명은 본 발명의 양호한 실시예들이 예로서 기능하는 실리콘 카바이드(SiC) 반도체로 기술되는 첨부된 도면 및 사진을 참조하여 더 상세하게 이하에 설명될 것이다.
실리콘 카바이드는 다수의(즉, 200개 이상) 다른 변형(폴리타입)으로 결정화된다. 가장 중요한 것은 3C-SiC(큐빅 단위 셀, 섬아연광), 2H-SiC, 4H-SiC, 6H-SiC(육각형 단위 셀, 우르짜이트), 15R-SiC(사방육면체 단위 셀)이다. 4H 폴리타입은 그 더 높은 전자 이동성으로 인해 전력 디바이스에 대해 더 유리하다. 4H-SiC가 바람직하지만, 본 발명은 갈륨 질화물과 같은 다른 와이드 대역갭 반도체 재료로 만들어지는 여기에 기재된 디바이스 및 집적 회로, 및 예를 들면 다른 실리콘 카바이드의 폴리타입에도 적용가능하다는 것은 자명하다.
도 1은 수평 트렌치 접합 필드-효과 트랜지스터(LTJFET)로 지칭되는 인핸스드 및 공핍형 모드 반도체 디바이스의 개략 단면 및 모놀리딕 인버터 회로를 형성하는데 이용되는 전기 접속의 개략적인 표현을 도시하고 있다. 도시된 바와 같이, 인버터를 형성하는데 이용되는 디바이스는 세미-절연, p형, 또는 p형 버퍼층을 가지는 n형 중 어느 하나일 수 있는 와이드 대역갭 반도체 기판(1) 상에 구축된다. 도 1에 도시된 바와 같이, 디바이스는 에피택시적으로 성장된 n형 층인 드레인(3), 드리프트(4), 채널(5) 및 소스(6)와 p형 주입된 게이트 영역(7)을 포함한다. 디바이스 구조는 플라즈마 에칭 및 이온 주입을 이용하여 정의될 수 있다. 도 1에 도시된 회로에서, 소스, 게이트 및 드레인 영역으로의 오믹 컨택트는 웨이퍼의 동일 측 상에 형성될 수 있고, 이는 디바이스가 모놀리딕 집적 회로에 이용될 수 있도록 허용한다. 상기 설명되고 도 1에 도시된 디바이스 및 이 디바이스에 대한 제조 방법의 예에 대한 완전한 설명은 본 명세서와 동일한 날짜에 출원되고 발명의 명칭이 "Lateral Trench Field-Effect Transistors in Wide Bandgap Semiconductor Materials, methods of Making, and Integrated Circuits Incorporating the Transistors"인 미국특허 출원서 일련번호 제10/999,954호에서 발견될 수 있다.
도 2는 내장된 PiN 다이오드를 구비하는 단일-핑거 인핸스드 및 공핍형 모드 LTJFET를 포함하는 모놀리딕 노멀리-오프 JFET의 개략적인 표현이다. 전기 접속의 개략적인 프리젠테이션은 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, 디바이스는 인핸스드 모드 트랜지스터("EJFET"로 지칭됨)의 드레인이 공핍형 모드 트랜지스터("DJFET"로 지칭됨)의 소스에 접속되고 DJFET의 게이트가 제어 EJFET의 소스에 접속되는 방식의 캐스코드 구성으로 접속된다. 이러한 디바이스의 DJFET의 게이트 영역(7)과 드리프트 층(4)의 사이에 형성된 p-n 접합은 소위 역-병렬 자동-회전 PiN 다이오드를 형성한다. 이러한 다이오드의 크기는 주입된 게이트 영역의 폭에 의해 정의될 수 있다.
도 2는 노멀리-오프 JFET의 단일-핑거 디바이스 구현을 도시하고 있지만, 실제로는 멀티-핑거 LTJFET가 전력 스위치를 형성하는데 이용될 수 있다. 도 3a 및 3b는 모놀리딕 멀티-핑거 노멀리-오프 전력 스위치의 개략적인 회로 표현(도 3a) 및 레이아웃 디자인의 예(도 3b)를 도시하고 있다.
스위칭 손실을 감소시키기 위해, 도 3a 및 3b에 도시된 PiN 다이오드는 쇼트키 배리어 다이오드(SBD) 또는 접합 배리어 쇼트키(JBS) 다이오드로 대체될 수 있다. 트렌치 구조에 쇼트키 게이트를 형성하는 방법은 그 출원서가 참고로 그 전체가 첨부되어 있는 2004년 7월8일에 출원된 미국특허 출원서 제60/585,881호에 개시되어 있다. 도 4는 통합된 자동-회전 SBD 또는 JBS 다이오드를 구비하는 모놀리딕 노멀리-오프 JFET 전력 스위치의 개략적인 단면을 제공하고 있고, 도 5a 및 5b는 멀티-핑거 LTJFET를 이용하여 모놀리딕하게 형성된 그러한 스위치의 개략적인 회로 표현(도 5a) 및 레이아웃 디자인의 예(도 5b)를 제공하고 있다.
도 6 및 7은 인핸스먼트-모드 저전압 LTJFET가 고전압 이산 노멀리-온 공핍형-모드 VJFET를 제어하는 단일-핑거 노멀리-오프 JFET 전력 스위치의 개략적인 단면 표현이다. 도 6은 내장된 역-병렬 PiN 다이오드를 구비하는 하이브리드 JFET 전력 스위치를 도시하고 있고 도 7은 고전압 VJFET와 모놀리딕하게 통합되는 역-병렬 SBD 또는 JBS 다이오드를 포함하는 JFET 전력 스위치를 도시하고 있다.
상기 설명된 기술의 구현 예는 도 8에 도시되어 있다. 도 8에 도시된 바와 같이, 모놀리딕 LTJFET 타이머 회로는 이산 고전압 노멀리-온 전력 VJFET와 캐스코드로 접속된 빌트-온-칩 저전압 고전류 인핸스드-모드 LTJFET를 구동한다.
고전력 어플리케이션에서는 그 낮은 특정 온-저항 및 와이드 대역갭 반도체에 공통적인 트래핑 효과의 부재로 인해 수직형 채널 멀티-핑거 LTJFET가 바람직하지만, 다른 JFET 구조(예를 들면, 수평 채널을 갖는 것들)가 채용되어 노멀리-오프 전력 JFET 스위치를 형성할 수 있다. 도 9-17은 인핸스드 및 공핍형 모드 수평 접합 필드-효과 트랜지스터(LTJFET)를 이용하여 구축된 통합 JFET 스위치의 다양한 실시예를 예시하고 있다.
도 9는 에피택시적으로 과도성장된 게이트를 가지는 인핸스드 및 공핍형 모드 LJFET를 포함하는 수평형 채널 JFET 집적 회로의 전기적 접속을 가지는 개략적인 단면 표현이다. 도 9에 도시된 바와 같이, 집적 회로는 모놀리딕 인버터 회로를 형성한다. 인버터를 형성하는데 이용되는 LJFET는 세미-절연, p형, 또는 p형 버퍼층을 가지는 n형 중 하나일 수 있는 와이드 대역갭 반도체 기판(1) 상에 구축된다. 도 9에 도시된 바와 같이, 집적 회로는 에피택시적으로 성장된 n형 층인 버퍼(2) 및 채널(5a), 주입된 소스 및 드레인(6a) 영역뿐만 아니라 에피택시적으로 성장된 p형 게이트 영역(7a)을 포함한다. 디바이스 구조는 플라즈마 에치 및 이온 주입을 이용하여 정의될 수 있다. 소스, 게이트 및 드레인 영역에 대한 오믹 컨택트(8)를 웨이퍼의 동일 측 상에 형성하여 모놀리딕 집적 회로내의 디바이스를 이용할 수 있다.
도 10은 과도성장된 게이트 영역을 가지는 인핸스드 및 공핍형 모드 LJFET를 이용하여 구축된 모놀리딕 노멀리-오프 JFET 전력 스위치의 피치의 개략적인 표현이다. 전기 접속의 개략적인 프리젠테이션으로부터 알 수 있는 바와 같이, 디바이스는, 저전압 인핸스드-모드 LJFET("ELJFET"로 지칭됨)의 드레인이 고전압 공핍형 모드 LJFET("DLJFET"로 지칭됨)의 소스에 접속되고 DLJFET의 게이트가 제어 ELJFET의 소스에 접속되는 방식으로 캐스코드 구성으로 접속된다.
도 11은 저전압 ELJFET가 고전압 이산 노멀리-온 공핍형-모드 VJFET를 제어하는 하이브리드 노멀리-오프 JFET 전력 스위치의 개략적인 단면을 도시하고 있다.
소스 및 드레인 영역이 에피택시적으로 성장된 n형 층에 형성되고 게이트 영역이 이온 주입에 의해 정의되는 다른 LJFET 구조가 이용될 수 있다. 이러한 타입의 디바이스는 도 12-17에 도시되어 있다.
도 12는 인핸스드 및 공핍형 모드 주입된-게이트 LJFET를 포함하는 모널리딕 인버터 회로의 전기적 접속을 가진 개략적인 단면 표현이다. 도시된 바와 같이, 인버터를 형성하는데 이용되는 디바이스들은 세미-절연, p형 또는 p형 버퍼층을 가지는 n형 중 어느 하나가 될 수 있는 와이드 대역갭 반도체 기판(1) 상에 구축된다. 또한 도시된 바와 같이, 디바이스는 에피택시적으로 성장된 n형 층인 버퍼(2), 채널(5b), 소스 및 드레인(6)뿐만 아니라 주입된 게이트(7) 영역을 포함한다.
도 13은 인핸스드 및 공핍형 모드 주입된-게이트 LJFET를 이용하여 구축된 모놀리딕 노멀리-오프 JFET 전력 스위치의 피치의 개략적인 단면 표현이다. 도 13에 도시된 바와 같이, D-모드 LJFET의 드레인은 채널 층(5b) 상의 게이트와 수평으로 이격되어 디바이스에 수평 드리프트 영역을 형성한다.
도 14는 인핸스먼트-모드 저전압 주입된-게이트 LJFET가 고전압 이산 노멀리-온 공핍형 모드 VJFET를 제어하는 노멀리-오프 JFET 전력 스위치의 개략적인 단면 표현이다.
도 15는 인핸스먼트-모드 저전압 듀얼-게이트 LJFET가 고전압 이산 노멀리-온 공핍형-모드 VJFET를 제어하는 모놀리딕 노멀리-오프 JFET 전력 스위치의 개략적인 단면 표현이다. 도 15에 도시된 바와 같이, LJFET의 기저 게이트는 채널 영역이 그 위에 성장되기 이전에 드리프트 영역(4)으로 주입된다.
도 16은 LJFET의 기저 게이트가 가드 링과 함께 드리프트 영역(4)으로 주입되는 도 3d에 도시된 바와 같은 디바이스의 개략적인 단면 표현이다. 가드 링은 스위치의 전압 차단 성능을 증가시키는데 이용될 수 있다.
주입된 p-형 게이트를 구비하는 FET 디바이스가 상기 설명되었지만, 노멀리-오프 FET 전력 스위치의 제조를 위해 쇼트키 게이트가 채용될 수도 있다. 도 17은 LJFET의 주입된 p형 상부 게이트 및 이산 노멀리-온 공핍형 모드 VJFET의 주입된 게이트가 쇼트키 게이트로 대체되는 도 16에 도시된 바와 같은 디바이스의 개략적인 단면 표현이다. 도시된 바와 같이, 이산 노멀리-온 FET의 쇼트키 게이트는 통합된 역-병렬 자동-회전 다이오드로서 기능한다.
도 18a-18d는 EJFET 및 DJFET 모두가 1cm의 채널 주변부를 갖는 경우에 SiC LTJFET 통합된 스위치의 시뮬레이션된 디바이스 구조(도 18a), 개략적인 단면 표현(도 18b), 및 출력 DC 특성을 보여주는 그래프(도 18c, 18d)를 도시하고 있다.
상기 언급된 캐스코드 전력 스위치의 실행가능성을 증명하기 위해, 이산 비-종료된 인핸스드 및 공핍형 모드 수직 JFET를 이용하여 스위치의 하이브리드 실시예가 구축되었다. 도 19a-19d는 하이브리드 노멀리-오프 900V 전력 스위치의 사진(도 19a), 개략적인 표현(도 19b) 및 측정된 특성을 보여주는 그래프(도 19c 및 19d)이다. 도 19c 및 19d로부터 알 수 있는 바와 같이, 공핍형 모드 디바이스에 의해 유도된 비교적 높은 누설 전류(ID=330㎂ @ VDS=900V 및 VGS=0V)에도 불구하고, 전압 제어된 SiC 전력 스위치는 2.75V 정도로 작은 것에 의해 제어되었다.
스위치의 기본 기능은 다음과 같이 설명될 수 있다. HIGH 제어 레벨(예를 들면, VGS=2.75V)에서, 인핸스드 모드 트랜지스터(EJFET)가 턴온된다. 공핍형 모드 트랜지스터(DJFET)의 게이트와 소스 사이에서, 단지 작은 전압 강하가 발생하고, 따라서 DJFET도 온된다. EJFET가 LOW 제어 레벨(VGS=0.25V)로 턴오프되는 경우, 그 드레인-대-소스 전압은 도 20b에 도시된 바와 같이 40-50V로 증가한다. 이러한 전압은 DJFET를 핀치오프시킨다.
통합된 스위치의 특정 온-저항은 이하와 같이 최소화될 수 있다. 우선, 양쪽 트랜지스터(예를 들면, EJFET 및 DJFET)의 핀치-오프 전압 및 채널 주변부의 비율은, 이들이 거의 동일한 온-저항을 갖고 따라서 어느 것도 전체 전류를 제한시키지 않도록 조정될 수 있다. 두 번째로, DJFET의 게이트-대-소스 브레이크다운 전압이 EJFET의 드레인-대-소스 브레이크다운 전압보다 크거나 같도록 디바이스가 구성될 수 있다.
뿐만 아니라, 고-전류 멀티-핑거 LTJFET의 핑거 길이는 변경 드레인 영역의 저항을 수직 n+ 기판의 저항과 양립될 수 있도록 유지하기 위해 감소될 수 있다. 도 21a 및 21b는 LTJFET(도 21a) 및 VJFET(도 21b)의 분산된 드레인 저항의 개략적인 표현, 및 수평 드레인 층의 다른 도핑에 대한 핑거 길이의 함수로서 VJFET의 수직 드레인의 저항으로 정규화되는 LTJFET의 수평 드레인 층의 저항을 도시하는 그래프(도 21c)이다. 도 21c로부터 알 수 있는 바와 같이, 과도하게 도핑된 1㎛ 두께의 수평 드레인층(3)에 대해, LTJFET의 핑거 길이는 그 길이가 100㎛를 초과하지 않는 것이 바람직할 것이다. 그러나, 핑거 길이는 드레인 층(3)의 두께 및/또는 도핑 레벨을 증가시킴으로써 증가될 수 있다.
도 22a-22h는 도 9에 제시된 디바이스를 만드는 방법을 예시하고 있다. 도 22a는 기판(1), 에피택시적으로 성장된 p형 층(2), 및 에피택시적으로 성장된 n형 층(5a)을 포함하는 다층 구조를 도시하고 있다. 에치 마스크(10)는 도 22b에 도시된 바와 같이 에피택시적으로 성장된 n형 층(5a)의 노출된 표면 상에 배치된다. 그리고나서, 에피택시적으로 성장된 n형 층(5a)은 도 22b에 도시된 바와 같이 선택적으로 에칭된다(12). 그리고나서, 에치 마스크(10)가 제거되고 그리고나서 도 22d에 도시된 바와 같이, 이온 주입 마스크(14)가 에피택시적으로 성장된 n형 층(5a)의 에칭된 표면 상에 배치된다. 마스크(14)를 통한 n형 도펀트의 이온 주입은 결과적으로 도 22e에 도시된 바와 같이, 에피택시적으로 성장된 n형 층(5a)에 고도로 n-도핑된 영역(6a)의 형성으로 나타나게 된다. 그리고나서, 마스크(14)는 제거되고, p형 반도체 재료(7a)의 층이 도 22f에 도시된 바와 같이, 에피택시적으로 성장된 n형 층(5a)의 에칭되고 주입된 표면 상에 성장된다. 그리고나서, 에치 마스크(16)가 도 22g에 도시된 바와 같이, 층(7a)의 노출된 표면 상에 배치된다. 마스크(16)를 통해 에칭함으로써, 도 22g에도 도시된 바와 같이, 층(7a)이 선택적으로 제거되고 상승된 p형 피처(feature)가 형성된다. 마지막으로, 마스크(16)가 제거되고, 상승된 p형 피처의 노출 표면 및 주입된 영역(6a) 상에 오믹 컨택트가 형성된다.
상기 대략적으로 기술된 방법은 적절한 마스크를 선택함으로서 도 10에 도시된 바와 같은 구조를 형성하는데 이용될 수 있다.
도 23a-23h는 도 12에 도시된 바와 같은 구조를 만드는 방법을 예시하고 있다. 도 23a는 기판(1), 기판(1) 상의 에피택시적으로 성장된 p형 층(2), 및 층(2) 상의 에피택시적으로 성장된 n형 층(5b)을 도시하고 있다. 도 23b에 도시된 바와 같이, 에치 마스크(18)는 층(5b)의 노출된 표면 상에 배치된다. 에칭(20)은 도 23c에 도시된 바와 같이, 층(5b)으로부터 재료의 선택적 제거로 나타나게 된다. 마스크(18)의 제거 후, 도 23d에 도시된 바와 같이, n형 에피택셜 층(6)이 층(5b)의 에칭된 표면 상에 성장된다. 에치 마스크(22)는 도 23e에 도시된 바와 같이 층(6)의 노출된 표면 상에 배치되고, 에칭은 도 23f에 도시된 바와 같이, 결과적으로 층(6)으로부터 재료의 선택적 제거 및 기저층(5b)의 노출로 나타나게 된다. 그리고나서, 마스크(22)는 도 23g에 도시된 바와 같이, 층(5b)의 노출된 표면에 p형 도우너(donor)를 선택적으로 주입하는데 이용되어 주입된 게이트 영역(7)을 형성한다. 그리고나서, 도 23h에 도시된 바와 같이, 오믹 컨택트(8)가 주입된 p형 게이트 영역(7) 상에 형성되어 게이트 컨택트를 형성하고, 상승된 n형 영역(6) 상에 형성되어 디바이스에 대한 소스 및 드레인 컨택트를 형성한다.
상기 대략적으로 설명된 방법은 적절한 마스크를 선택함으로써, 도 13에 도시된 바와 같은 구조를 형성하는데 이용될 수 있다.
도 24a-24j는 도 15에 도시된 바와 같은 구조를 만드는 방법을 예시하고 있다. 도 24a는 n형 기판(1a), 기판(1a) 상의 에피택시적으로 성장된 n형 층(3a), 및 층(3a) 상의 에피택시적으로 성장된 n형 층(4a)을 도시하고 있다. 이온 주입 마스크(26)는 층(4a)의 노출 상부 표면 상에 도시되어 있다. 도 24b에 도시된 바와 같이, 층(4a)은 마스크(26)를 통해 p형 도우너 원자로 선택적으로 주입되어 게이트 영역(7)을 형성한다. 마스크(26)의 제거 후, n형 에피택셜 층(5) 및 n형 에피택셜 층(6)이 도 24c 및 24d에 도시된 바와 같이, 층(4a)의 주입된 표면 상에 연속적으로 성장된다. 그리고나서, 에치 마스크(30)가 도 24d에 도시된 바와 같이 층(6)의 노출된 표면 상에 배치되고, 이어서 층(6) 및 부분적으로는 기저층(5)을 통한 에칭(31)이 수행된다(도 24e). 그 후, 마스크(30)를 통해 층(5)의 노출된 부분에 p형 도우너 원자가 주입되어, 도 24f에 도시된 바와 같은 부가의 게이트 영역(7)을 형성한다. 그리고나서, 에칭되고 주입된 구조의 표면 상에 에치 마스크(34)가 배치되고, p형 주입된 게이트 영역의 일부를 포함하는 층(5)의 일부가 에칭(36)에 의해 선택적으로 제거된다(도 24h). 그리고나서, 층(4a)의 노출된 부분은 도 24i에 도시된 바와 같이 마스크(38)를 통해 에칭된다(40). 그리고나서, 오믹 컨택트(8)가 에칭되고 주입된 구조 상에 형성되어 도 24j에 도시된 바와 같이 디바이스를 형성한다.
전술한 바와 같은 상기 방법은 도 16에 도시된 구조를 형성하는 데에도 사용될 수 있다.
도 25a-25d는 도 17에 도시된 바와 같은 구조를 만드는 방법을 예시하고 있다. 도 25a에 도시된 바와 같이, 도 24e에 도시된 구조가 마스크(42)를 통해 에칭되어(44) 기저층(4a)의 일부를 노출시킨다(도 25b). 그리고나서, 쇼트키 컨택트(9)는 도 25c에 도시된 바와 같이, 에칭되고/주입된 구조 상에 형성된다. 오믹 컨택트(8)의 형성은 결과적으로 도 25d에 도시된 바와 같은 디바이스로 나타나게 된다.
예로 든 실시예들이 상기 설명되었지만, 다른 대안 실시예들도 가능하다. 예를 들면, GaN n형 에피택셜 층은 실리콘 카바이드, 사파이어 또는 실리콘 기판 상에 성장되어 제안된 디바이스 구조의 제조를 위한 시작 재료 스택을 형성한다. 다르게는, 세미-절연 에피택시적으로 성장된 버퍼층을 구비하는 도전성 SiC 기판을 포함하는 기판 재료는 2002년 1월 3일에 출원된 미국특허 출원 일련번호 제10/033,785호(미국특허공보 제2002-0149021호로 공포됨)에 개시된 바와 같이 이용될 수 있다.
SiC 층은 주지된 기술을 이용하여 도우너 또는 억셉터 재료로 층을 도핑함으로써 형성될 수 있다. 예로 든 도우너 재료는 질소 및 인을 포함한다. 질소는 바람직한 도우너 재료이다. SiC를 도핑하기 위한 억셉터 재료의 예는 브롬 및 알루미늄을 포함한다. 알루미늄은 바람직한 억셉터 재료이다. 그러나, 상기 재료는 단지 예에 불과하고, 실리콘 카바이드로 도핑될 수 있는 임의의 억셉터 및 도우너 재료들이 이용될 수 있다. 여기에 설명된 LTJFET, LJFET, 및 VJFET의 다양한 층의 도핑 레벨 및 두께가 가변되어 특정 어플리케이션에 대한 원하는 특성을 가지는 디바이스를 생성할 수 있다. 유사하게, 디바이스의 다양한 피처들의 치수가 가변되어 특정 어플리케이션에 대한 원하는 특성을 가지는 디바이스를 생성할 수 있다.
SiC 층은 적합한 기판 상의 에피택셜 성장에 의해 형성될 수 있다. 층들은 에피택셜 성장 동안에 도핑될 수 있다.
상기 명세서가 본 발명의 원리를 설명하고 있고 예들은 예시의 목적으로 제공되었지만, 본 기술분야의 숙련자가 본 공보를 읽으면, 본 발명의 범주에서 벗어나지 않고 형태 및 세부사항에서의 다양한 변경이 가능하다는 것을 잘 알고 있을 것이다.
인용된 참조문헌
Figure 112012084987362-pat00001
Figure 112012084987362-pat00002
Figure 112012084987362-pat00003
Figure 112012084987362-pat00004
Figure 112012084987362-pat00005

Claims (19)

  1. 모놀리딕 집적 회로(monolithic integrated circuit)로서,
    대향하는 제1 및 제2 주면을 구비하는 기판;
    상기 기판의 상기 제1 주면 상의 p형 반도체 재료의 버퍼 층;
    상기 버퍼 층 상에서 서로 이격되어 있는 n형 반도체 재료로 각각 이루어진 제1 및 제2 이산 채널 영역 - 상기 제2 채널 영역은 상기 버퍼 층 상의 베이스 부분 및 상부 부분을 포함하고, 상기 베이스 부분은 쇼울더(shoulder)를 형성하도록 상기 상부 부분을 넘어 수평으로 연장됨 -;
    상기 제1 채널 영역에 인접하고 전기적으로 연결되어 상기 버퍼층 상에 존재하는 n형 반도체 재료의 소스 영역;
    상기 제1 채널 영역과 상기 제2 채널 영역 모두와 전기적으로 연결되며, 상기 제1 채널 영역과 상기 제2 채널 영역 간의 상기 버퍼층 상에 존재하는 n형 반도체 재료로 이루어진 소스/드레인 영역 - 상기 소스/드레인 영역의 일부는 상기 제2 채널 영역의 쇼울더 부분과 중첩됨 -;
    상기 버퍼층과 직접 접촉하지 않도록 상기 제2 채널 영역의 상기 쇼울더 상에 있는 드레인 영역;
    상기 제1 채널 영역 상에 있으며 상기 제1 채널 영역과 정류 접합을 형성하는 p형 반도체 재료의 제1 게이트 영역;
    상기 제2 채널 영역의 상부 부분의 상부 표면 상에 있으며 상기 제2 채널 영역과 정류 접합을 형성하는 p형 반도체 재료의 제2 게이트 영역; 및
    상기 소스 영역, 상기 제1 및 제2 게이트 영역, 상기 소스/드레인 영역 및 상기 드레인 영역 상의 오믹 컨택트들
    을 포함하는 모놀리딕 집적 회로.
  2. 제1항에 있어서,
    상기 버퍼 층은 적어도 0.1㎛의 두께를 갖고, 상기 제1 및 제2 채널 영역 각각은 0.2 내지 1.5㎛의 두께를 가지며, 상기 소스, 소스/드레인 및 드레인 영역 각각은 적어도 0.1㎛의 두께를 갖고, 상기 제1 및 제2 게이트 영역 각각은 0.2 내지 1.5㎛ 이상의 두께를 갖는 모놀리딕 집적 회로.
  3. 제1항에 있어서,
    상기 버퍼층은 1x1015 내지 1x1017cm-3의 도펀트 농도를 갖고, 상기 제1 및 제2 채널 영역 각각은 5x1015 내지 2x1017cm-3의 도펀트 농도를 가지며, 상기 소스, 소스/드레인 및 드레인 영역은 각각 5x1018cm-3보다 큰 도펀트 농도를 갖고, 상기 제1 및 제2 게이트 영역 각각은 5x1018cm-3보다 큰 도펀트 농도를 갖는 모놀리딕 집적 회로.
  4. 제1항에 있어서,
    상기 기판은 반절연 기판(semi-insulating substrate)인 모놀리딕 집적 회로.
  5. 제1항에 있어서,
    상기 제2 채널 영역은 상기 제1 채널 영역보다 큰 두께를 갖는 모놀리딕 집적 회로.
  6. 제1항에 있어서,
    상기 제2 게이트 컨택트와 상기 소스/드레인 컨택트 간의 전기적 접속을 더 포함하는 모놀리딕 집적 회로.
  7. 제1항에 있어서,
    상기 제2 게이트 영역과 상기 소스 영역 간의 전기적 접속을 더 포함하는 모놀리딕 집적 회로.
  8. 제1항에 있어서,
    상기 드레인 영역은 상기 제2 채널 영역의 상부 부분에 수평 드리프트 영역을 형성하는 상기 제2 게이트 영역으로부터 수평으로 이격되는 모놀리딕 집적 회로.
  9. 제1항에 있어서,
    상기 버퍼층, 드레인 영역, 소스/드레인 영역, 드리프트 층, 제1 및 제2 게이트 영역, 제1 및 제2 채널 영역 및 소스 영역 각각의 반도체 재료는 적어도 2eV의 EG를 갖는 모놀리딕 집적 회로.
  10. 제9항에 있어서,
    상기 버퍼층, 드레인 영역, 소스/드레인 영역, 드리프트 층, 제1 및 제2 게이트 영역, 제1 및 제2 채널 영역 및 소스 영역 각각의 반도체 재료는 SiC 또는 III족 질화물 화합물 반도체 재료인 모놀리딕 집적 회로.
  11. 집적 회로로서,
    이산 수평 채널 JFET(junction field effect transistor) - 상기 이산 수평 채널 JFET는,
    대향하는 제1 및 제2 주면을 갖는 기판,
    상기 기판의 제1 주면 상의 p형 반도체 재료의 버퍼층,
    상기 버퍼층 상에서 서로 이격되어 있는 n형 반도체 재료로 각각 이루어진 이산 소스 및 드레인 영역,
    상기 소스 영역과 드레인 영역 간의 상기 버퍼층 상에 있으며 상기 소스 및 드레인 영역 각각과 전기적으로 연결되는 n형 반도체 재료의 채널 영역,
    상기 채널 영역 상에 있으며, 상기 채널 영역과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
    상기 소스, 게이트 및 드레인 영역 상의 오믹 컨택트들
    을 포함함 -;
    이산 수직 채널 JFET - 상기 이산 수직 채널 JFET는,
    대향하는 제1 및 제2 주면을 갖는 n형 반도체 재료의 기판,
    상기 기판의 제1 주면상의 n형 반도체 재료의 드레인 층,
    상기 드레인 층 상의 n형 반도체 재료의 드리프트 층 - 상기 드리프트 층은 상기 드레인 층보다 더 낮은 전도도를 가짐 -,
    상기 드리프트 층 상의 n형 반도체 재료의 채널 영역, 및 상기 채널 영역 상의 n형 반도체 재료의 소스 영역을 각각 포함하는 하나 이상의 이산 상승 영역(discrete raised region) - 상기 소스 영역의 재료는 상기 채널 영역의 재료보다 더 높은 전도도를 가짐 -,
    상기 하나 이상의 상승 영역에 인접하여 상기 드리프트 층 상에 있으며, 상기 드리프트 층 및 상기 채널 영역(들)과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
    상기 게이트 및 소스 영역 상에 그리고 상기 기판의 제2 주면 상에 있는 오믹 컨택트들
    을 포함함 -;
    상기 수평 채널 JFET의 드레인 오믹 컨택트와 상기 수직 채널 JFET의 소스 오믹 컨택트 간의 제1 전기적 접속; 및
    상기 수평 채널 JFET의 소스 오믹 컨택트와 상기 수직 채널 JFET의 게이트 오믹 컨택트 간의 제2 전기적 접속
    을 포함하는 집적 회로.
  12. 모놀리딕 수평 채널 접합 필드-효과 트랜지스터(JFET)로서,
    대향하는 제1 및 제2 주면을 구비하는 기판;
    상기 기판의 상기 제1 주면 상의 p형 반도체 재료의 버퍼 층;
    상기 버퍼층 상의 n형 반도체 재료의 채널 층;
    상기 채널 층 상에서 서로 이격되어 있는 n형 반도체 재료로 이루어진 이산 소스 및 드레인 영역;
    상기 소스 및 드레인 영역 각각으로부터 이격되고, 상기 소스와 드레인 영역 간의 상기 채널 층 상에 있는 n형 반도체 재료의 소스/드레인 영역;
    상기 소스와 소스/드레인 영역 간의 상기 채널층 내에 형성되어, 상기 채널층과 정류 접합을 형성하는 p형 반도체 재료의 제1 게이트 영역;
    상기 소스/드레인과 드레인 영역 간의 상기 채널층 내에 형성되어, 상기 채널층과 정류 접합을 형성하는 p형 반도체 재료의 제2 게이트 영역; 및
    상기 소스 영역, 상기 제1 및 제2 게이트 영역, 상기 소스/드레인 영역 및 상기 드레인 영역 상의 오믹 컨택트들
    을 포함하는 모놀리딕 수평 채널 JFET.
  13. 집적 회로로서,
    이산 수평 채널 JFET - 상기 이산 수평 채널 JFET는,
    대향하는 제1 및 제2 주면을 갖는 기판,
    상기 기판의 제1 주면 상의 p형 반도체 재료의 버퍼층,
    상기 버퍼층 상의 n형 반도체 재료의 채널층,
    상기 채널층 상에서 서로 이격되어 있는 n형 반도체 재료로 이루어진 이산 소스 및 드레인 영역,
    상기 소스와 드레인 영역 간의 상기 채널층 내에 형성되어, 상기 채널층과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
    상기 소스 영역, 상기 게이트 영역 및 상기 드레인 영역 상의 오믹 컨택트들
    을 포함함 -;
    이산 수직 채널 JFET - 상기 이산 수직 채널 JFET는,
    대향하는 제1 및 제2 주면을 가지는 n형 반도체 재료의 기판,
    상기 기판의 제1 주면상의 n형 반도체 재료의 드레인 층,
    상기 드레인 층 상의 n형 반도체 재료의 드리프트 층 - 상기 드리프트 층은 상기 드레인 층보다 더 낮은 전도도를 가짐 -,
    상기 드리프트 층 상의 n형 반도체 재료의 채널 영역, 및 상기 채널 영역 상의 n형 반도체 재료의 소스 영역을 각각 포함하는 하나 이상의 이산 상승 영역 - 상기 소스 영역의 재료는 상기 채널 영역의 재료보다 더 높은 전도도를 가짐 -,
    상기 하나 이상의 상승 영역에 인접하여 상기 드리프트 층 상에 있으며 상기 드리프트 층 및 상기 채널 영역(들)과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
    상기 게이트 및 소스 영역 상에 그리고 상기 기판의 제2 주면 상에 있는 오믹 컨택트들
    을 포함함 -;
    상기 수평 채널 JFET의 소스 오믹 컨택트와 상기 수직 채널 JFET의 게이트 오믹 컨택트 간의 제1 전기적 접속; 및
    상기 수평 채널 JFET의 드레인 오믹 컨택트와 상기 수직 채널 JFET의 소스 오믹 컨택트 간의 제2 전기적 접속
    을 포함하는 집적 회로.
  14. 수평 접합 필드 효과 트랜지스터 및 수직 접합 필드 효과 트랜지스터를 포함하는 모놀리딕 집적 회로로서,
    상기 수평 접합 필드 효과 트랜지스터는,
    드리프트 층의 제1 주면의 일부에 형성된 p형 반도체 재료의 버퍼층,
    상기 버퍼층의 일부가 노출되도록 상기 버퍼층 상에 있되 동일 공간에는 걸쳐 있지 않은 n형 반도체 재료의 채널층,
    상기 채널층 상에서 서로 이격되어 있는 n형 반도체 재료로 이루어진 이산 소스 및 드레인 영역,
    상기 소스 영역과 드레인 영역 간의 채널층에 형성되고 상기 채널층과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
    상기 소스 영역, 상기 게이트 영역 및 상기 드레인 영역, 및 상기 버퍼층의 노출된 부분 상의 오믹 컨택트들
    을 포함하고,
    상기 수직 접합 필드 효과 트랜지스터는,
    상기 버퍼층과 수평으로 이격된 상기 드리프트 층의 상기 제1 주면 상의 n형 반도체 재료의 채널층,
    상기 채널층 상에서 서로 이격되어 있는 n형 반도체 재료로 이루어진 하나 이상의 이산 소스 영역,
    상기 하나 이상의 소스 영역에 인접하여 상기 채널층에 형성되고 상기 채널층과 정류 접합을 형성하는 p형 반도체 재료의 게이트 영역, 및
    상기 게이트 및 소스 영역 상의 오믹 컨택트들
    을 포함하며,
    상기 드리프트 층은 기판의 제1 주면 상에 있는 n형 반도체 재료의 드레인 층 상에 있고, 전기적 접속은 상기 기판의 제1 주면에 대향하는 상기 기판의 제2 주면 상에 존재하는 모놀리딕 집적 회로.
  15. 수평 접합 필드 효과 트랜지스터 및 수직 접합 필드 효과 트랜지스터를 포함하는 모놀리딕 집적 회로로서,
    상기 수평 접합 필드 효과 트랜지스터는,
    드리프트 층의 제1 주면의 일부에 형성된 p형 반도체 재료의 버퍼층,
    상기 버퍼층의 일부가 노출되도록 상기 버퍼층 상에 있되 동일 공간에는 걸쳐 있지 않은 n형 반도체 재료의 채널층,
    상기 채널층 상에서 서로 이격되어 있는 n형 반도체 재료로 각각 이루어진 이산 소스 및 드레인 영역,
    상기 소스 및 드레인 영역 간의 채널층 상에 있고 상기 채널층과 금속-반도체 정류 접합을 형성하는 금속층, 및
    상기 소스 영역, 상기 드레인 영역, 및 상기 버퍼층의 노출된 부분 상의 오믹 컨택트들
    을 포함하고,
    상기 수직 접합 필드 효과 트랜지스터는,
    상기 수평 접합 필드 효과 트랜지스터의 상기 버퍼층으로부터 이격되고 상기 드리프트 층의 상기 제1 주면 상에 있는 n형 반도체 재료의 채널 영역, 및 상기 채널 영역 상의 n형 반도체 재료의 소스 영역을 각각 포함하고, 상기 버퍼층으로부터 수평으로 이격된 상기 드리프트 층의 상기 제1 주면 상에 있는 하나 이상의 상승 영역,
    상기 하나 이상의 상승 영역에 인접하여 상기 드리프트 층 상에 있고 상기 드리프트 층 및 상기 채널 영역(들)과 금속-반도체 정류 접합을 형성하는 금속층, 및
    상기 소스 영역 상의 오믹 컨택트
    를 포함하며,
    상기 드리프트 층은 기판의 제1 주면 상에 있는 n형 반도체 재료의 층 상에 있고, 전기적 접속은 상기 기판의 제1 주면에 대향하는 상기 기판의 제2 주면 상에 존재하는 모놀리딕 집적 회로.
  16. 제1 마스크를 n형 반도체 재료층 상에 배치하는 단계 - 상기 n형 반도체 재료층은 p형 반도체 재료의 제1 층 상에 있고, 상기 p형 반도체 재료의 제1 층은 기판 상에 있음 -;
    상기 제1 마스크의 개구를 통해 상기 n형 반도체 재료층을 선택적으로 에칭하여, 에칭 영역, 및 상기 에칭 영역에 인접한 측벽을 갖는 상승 영역을 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 에칭 영역의 일부 및 상기 상승 영역의 일부를 마스킹하는 제2 마스크를 상기 n형 반도체 재료층 상에 배치하는 단계;
    상기 제2 마스크의 개구를 통해 상기 n형 반도체 재료층에 n형 도펀트를 주입하여, 상기 에칭 영역 상에 제1 비-주입 영역, 상기 상승 영역 상에 제2 비-주입 영역, 및 상기 n형 반도체 재료층에 n형 주입 영역을 형성하는 단계;
    상기 제2 마스크를 제거하는 단계;
    상기 n형 반도체 재료의 에칭되고 주입된 층 상에 p형 반도체 재료의 제2 층을 에피택셜 성장시키는 단계;
    상기 제1 비-주입 영역 상의 p형 반도체 재료의 제2 층의 일부 및 상기 제2 비-주입 영역 상의 p형 반도체 재료의 제2 층의 일부를 마스킹하는 제3 마스크를 상기 p형 반도체 재료의 제2 층 상에 배치하는 단계;
    상기 제3 마스크를 이용하여, 상기 p형 반도체 재료의 제2 층을 통해 선택적으로 에칭하여 밑에 있는 n형 반도체 재료의 층의 주입 영역들을 노출시킴으로써 p형 반도체 재료의 상승 피처(feature)들을 형성하는 단계;
    상기 제3 마스크를 제거하는 단계; 및
    상기 n형 반도체 재료층의 상기 상승 피처들 및 상기 주입 영역들 상에 오믹(ohmic) 컨택트들을 형성하는 단계
    를 포함하는 방법.
  17. 제1 마스크를 n형 반도체 재료의 제1 층 상에 배치하는 단계 - 상기 n형 반도체 재료의 제1 층은 p형 반도체 재료층 상에 있고 상기 p형 반도체 재료층은 기판 상에 있음 -;
    상기 제1 마스크의 개구를 통해 상기 n형 반도체 재료의 제1 층을 선택적으로 에칭하여 에칭 영역 및 상승 영역을 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 n형 반도체 재료의 에칭되고 주입된 층 상에 n형 반도체 재료의 제2 층을 에피택셜 성장시키는 단계;
    제2 마스크를 상기 n형 반도체 재료의 제2 층 상에 배치하되, 상기 제2 마스크의 개구가 n형 반도체 재료층의 에칭 영역 위에 그리고 n형 반도체 재료층의 상승 영역 위에 위치되도록 하는 단계;
    상기 제2 마스크를 이용하여, 상기 n형 반도체 재료의 제2 층을 통해 선택적으로 에칭하여 밑에 있는 n형 반도체 재료의 제1 층을 노출시키고 n형 반도체 재료의 상승 피처들을 형성하는 단계;
    상기 제2 마스크의 개구를 통해 상기 n형 반도체 재료의 제1 층에 p형 도펀트를 선택적으로 주입하여 p형 주입 영역들을 형성하는 단계;
    상기 제2 마스크를 제거하는 단계; 및
    상기 n형 반도체 재료의 상승 피처들의 노출된 표면들 및 상기 p형 주입 영역들 상에 오믹 컨택트들을 형성하는 단계
    를 포함하는 방법.
  18. 제1 마스크를 n형 반도체 재료의 제1 층 상에 배치하는 단계 - 상기 제1 층은 n형 반도체 재료의 제2 층 상에 있고 상기 제2 층은 기판 상에 있음 -;
    상기 제1 마스크를 이용하여, 상기 제1 층에 p형 도펀트를 선택적으로 주입함으로써, 상기 제1 층에 비-주입 영역에 인접한 p형 주입 영역을 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 제1 층 상에 n형 반도체 재료의 제3 층을 에피택셜 성장시키는 단계;
    상기 제3 층 상에 n형 반도체 타입 재료의 제4 층을 에피택셜 성장시키는 단계;
    제2 마스크를 상기 제4 층 상에 배치하는 단계;
    상기 제4 층을 통해 선택적으로 에칭하여 상기 제2 마스크의 개구를 통해 밑에 있는 제3 층을 노출시킴으로써, 상기 제1 층의 p형 주입 영역 상에 n형 반도체 재료의 상승 피처들, 및 상기 제1 층의 비-주입 영역 상에 n형 반도체 재료의 하나 이상의 상승 피처들을 형성하는 단계;
    상기 제2 마스크의 개구를 통해 상기 제3 층에 p형 도펀트를 주입하여 상기 n형 반도체 재료의 상승 피처들에 인접하고 그 사이에 있는 상기 제3 층에 p형 주입 영역들을 형성하는 단계;
    상기 제2 마스크를 제거하는 단계;
    상기 상승 피처들 및 상기 제1 층의 p형 주입 영역 상의 상기 상승 피처들 간의 영역을 마스킹하고, 상기 제1 층의 비-주입 영역 상의 하나 이상의 상승 피처 및 그에 인접한 영역들을 마스킹하는 제3 마스크를 배치하는 단계;
    상기 제3 마스크를 이용하여, 상기 제3 층을 통해 선택적으로 에칭하여 밑에 있는 제1 층의 p형 주입 및 비-주입 영역을 노출시킴으로써 제1 및 제2 상승 구조를 형성하는 단계 - 상기 제1 상승 구조는 상기 제1 층의 p형 주입 영역 및 그 사이의 제3 층의 p형 주입 영역 상의 상승 피처들을 포함하고, 상기 제2 상승 구조는 상기 제1 층의 비-주입 영역 및 그에 인접한 상기 제3 층의 p형 주입 영역 상의 하나 이상의 상승 피처를 포함함 -;
    상기 제3 마스크를 제거하는 단계;
    상기 제1 및 제2 상승 구조 및 상기 제1 상승 구조에 인접한 p형 주입된 제1 층의 영역을 덮는 제4 마스크를 배치하는 단계;
    상기 제4 마스크를 이용하여, 상기 제1 및 제2 상승 구조에 인접하고 그 사이에 있는 n형 반도체 재료의 제1 층의 p형 주입 영역을 통해 선택적으로 에칭하는 단계;
    상기 제4 마스크를 제거하는 단계; 및
    n형 반도체 재료의 상승 피처들의 노출 표면들 및 노출된 p형 주입 영역들 상에 오믹 컨택트들을 형성하는 단계
    를 포함하는 방법.
  19. 제1 마스크를 n형 반도체 재료의 제1 층 상에 배치하는 단계 - 상기 제1 층은 n형 반도체 재료의 제2 층 상에 있고 상기 제2 층은 기판 상에 있음 -;
    상기 제1 마스크를 이용하여, 상기 n형 반도체 재료의 제1 층에 p형 도펀트를 선택적으로 주입함으로써, 상기 제1 층에 비-주입 영역에 인접한 p형 주입 영역을 형성하는 단계;
    상기 제1 마스크를 제거하는 단계;
    상기 제1 층 상에 n형 반도체 재료의 제3 층을 에피택셜 성장시키는 단계;
    상기 제3 층 상에 n형 반도체 타입 재료의 제4 층을 에피택셜 성장시키는 단계;
    제2 마스크를 상기 제4 층 상에 배치하는 단계;
    상기 제4 층을 통해 선택적으로 에칭하여 상기 제2 마스크의 개구를 통해 밑에 있는 제3 층을 노출시킴으로써, 상기 제1 층의 p형 주입 영역 상에 n형 반도체 재료의 상승 피처들, 및 상기 제1 층의 비-주입 영역 상에 n형 반도체 재료의 하나 이상의 상승 피처를 형성하는 단계;
    상기 제2 마스크를 제거하는 단계;
    상기 상승 피처들 및 상기 제1 층의 p형 주입 영역 상의 상기 상승 피처들 간의 영역을 마스킹하고, 상기 제1 층의 비-주입 영역 상의 상승 피처를 마스킹하는 제3 마스크를 배치하는 단계;
    상기 제3 마스크를 이용하여, 상기 제3 층을 통해 선택적으로 에칭하여 밑에 있는 제1 층의 p형 주입 및 비-주입 영역을 노출시킴으로써 제1 및 제2 상승 구조를 형성하는 단계 - 상기 제1 상승 구조는 상기 제1 층의 p형 주입 영역 및 그 사이의 제3 층의 영역 상의 상승 피처들을 포함하고, 상기 제2 상승 구조는 상기 제1 층의 비-주입 영역 상의 상승 피처를 포함하며, 상기 제2 상승 구조는 측벽들을 가짐 -;
    상기 제3 마스크를 제거하는 단계;
    n형 반도체 재료의 상승 피처들의 노출 표면들 및 상기 제1 층의 노출된 p형 주입 영역 상에 오믹 컨택트들을 형성하는 단계; 및
    상기 p형 주입 영역 상의 상승 피처들 간의 제3 층 상에, 상기 제2 상승 구조에 인접한 제1 층의 비-주입된 부분 상에, 그리고 상기 제2 상승 구조의 측벽들 상의 제3 층의 재료 상에 쇼트키 컨택트들을 형성하는 단계
    를 포함하는 방법.
KR1020127027277A 2004-12-01 2005-11-30 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력 스위치 및 그 제조 방법 KR101239564B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US11/000,222 2004-12-01
US11/000,222 US7202528B2 (en) 2004-12-01 2004-12-01 Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
PCT/US2005/042982 WO2006060337A2 (en) 2004-12-01 2005-11-30 Normally-off integrated jfet power switches in wide bandgap semiconductors and methods of making

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020077014641A Division KR101260082B1 (ko) 2004-12-01 2005-11-30 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력스위치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20120121930A KR20120121930A (ko) 2012-11-06
KR101239564B1 true KR101239564B1 (ko) 2013-03-05

Family

ID=36570005

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020077014641A KR101260082B1 (ko) 2004-12-01 2005-11-30 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력스위치 및 그 제조 방법
KR1020127027277A KR101239564B1 (ko) 2004-12-01 2005-11-30 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력 스위치 및 그 제조 방법

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020077014641A KR101260082B1 (ko) 2004-12-01 2005-11-30 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력스위치 및 그 제조 방법

Country Status (9)

Country Link
US (2) US7202528B2 (ko)
EP (1) EP1829113B1 (ko)
JP (2) JP5349799B2 (ko)
KR (2) KR101260082B1 (ko)
CN (1) CN101124678B (ko)
AU (1) AU2005312067B2 (ko)
CA (3) CA2589031A1 (ko)
NZ (1) NZ555629A (ko)
WO (1) WO2006060337A2 (ko)

Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112860B2 (en) 2003-03-03 2006-09-26 Cree, Inc. Integrated nitride-based acoustic wave devices and methods of fabricating integrated nitride-based acoustic wave devices
US7898047B2 (en) * 2003-03-03 2011-03-01 Samsung Electronics Co., Ltd. Integrated nitride and silicon carbide-based devices and methods of fabricating integrated nitride-based devices
US7820511B2 (en) * 2004-07-08 2010-10-26 Semisouth Laboratories, Inc. Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
US7119380B2 (en) * 2004-12-01 2006-10-10 Semisouth Laboratories, Inc. Lateral trench field-effect transistors in wide bandgap semiconductor materials, methods of making, and integrated circuits incorporating the transistors
US7592841B2 (en) * 2006-05-11 2009-09-22 Dsm Solutions, Inc. Circuit configurations having four terminal JFET devices
DE112007000667T5 (de) * 2006-03-20 2009-01-29 International Rectifier Corp., El Segundo Vereinigter Gate-Kaskoden-Transistor
US8269262B2 (en) * 2006-05-02 2012-09-18 Ss Sc Ip Llc Vertical junction field effect transistor with mesa termination and method of making the same
US7274083B1 (en) * 2006-05-02 2007-09-25 Semisouth Laboratories, Inc. Semiconductor device with surge current protection and method of making the same
US20080197422A1 (en) * 2007-02-20 2008-08-21 National Central University Planar combined structure of a bipolar junction transistor and N-type/P-type metal semiconductor field-effect transistors and method for forming the same
US7501670B2 (en) * 2007-03-20 2009-03-10 Velox Semiconductor Corporation Cascode circuit employing a depletion-mode, GaN-based FET
JP4980126B2 (ja) * 2007-04-20 2012-07-18 株式会社日立製作所 フリーホイールダイオードとを有する回路装置
US7782118B2 (en) * 2007-04-30 2010-08-24 Northrop Grumman Systems Corporation Gate drive for wide bandgap semiconductor device
US7719055B1 (en) * 2007-05-10 2010-05-18 Northrop Grumman Systems Corporation Cascode power switch topologies
US7982239B2 (en) * 2007-06-13 2011-07-19 Northrop Grumman Corporation Power switching transistors
US7763506B2 (en) * 2007-09-10 2010-07-27 Infineon Technologies Austria Ag Method for making an integrated circuit including vertical junction field effect transistors
US8659275B2 (en) * 2008-01-11 2014-02-25 International Rectifier Corporation Highly efficient III-nitride power conversion circuit
US8063616B2 (en) * 2008-01-11 2011-11-22 International Rectifier Corporation Integrated III-nitride power converter circuit
US7965126B2 (en) 2008-02-12 2011-06-21 Transphorm Inc. Bridge circuits and their components
US7977713B2 (en) * 2008-05-08 2011-07-12 Semisouth Laboratories, Inc. Semiconductor devices with non-punch-through semiconductor channels having enhanced conduction and methods of making
US8232585B2 (en) 2008-07-24 2012-07-31 Micron Technology, Inc. JFET devices with PIN gate stacks
US8120072B2 (en) 2008-07-24 2012-02-21 Micron Technology, Inc. JFET devices with increased barrier height and methods of making same
US7772620B2 (en) * 2008-07-25 2010-08-10 Suvolta, Inc. Junction field effect transistor using a silicon on insulator architecture
EP2345082A4 (en) * 2008-11-05 2013-07-31 Ss Sc Ip Llc VERTICAL BARRIER FIELD EFFECT TRANSISTORS WITH TILTED SIDE WALLS AND METHOD FOR THEIR MANUFACTURE
US8278691B2 (en) 2008-12-11 2012-10-02 Micron Technology, Inc. Low power memory device with JFET device structures
US8481372B2 (en) 2008-12-11 2013-07-09 Micron Technology, Inc. JFET device structures and methods for fabricating the same
JP5492518B2 (ja) * 2009-10-02 2014-05-14 株式会社日立製作所 半導体駆動回路、及びそれを用いた半導体装置
DE102009046258B3 (de) * 2009-10-30 2011-07-07 Infineon Technologies AG, 85579 Leistungshalbleitermodul und Verfahren zum Betrieb eines Leistungshalbleitermoduls
US8130023B2 (en) * 2009-11-23 2012-03-06 Northrop Grumman Systems Corporation System and method for providing symmetric, efficient bi-directional power flow and power conditioning
JP5012886B2 (ja) * 2009-12-25 2012-08-29 株式会社デンソー 半導体装置およびその製造方法
WO2011100304A1 (en) 2010-02-09 2011-08-18 Massachusetts Institute Of Technology Dual-gate normally-off nitride transistors
EP2577735A4 (en) * 2010-05-25 2014-07-02 Power Integrations Inc SELF-ALIGNED SEMICONDUCTOR SEMICONDUCTOR DEVICES WITH REDUCED GRID-SOURCE LEAKAGE UNDER REVERSE POLARIZATION, AND METHODS OF MANUFACTURE
CN102315270B (zh) * 2010-07-09 2013-04-24 科轩微电子股份有限公司 具有场效整流元件的功率半导体结构及其制造方法
IT1401754B1 (it) * 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato e relativo metodo di fabbricazione.
IT1401756B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato con struttura di terminazione di bordo e relativo metodo di fabbricazione.
IT1401755B1 (it) 2010-08-30 2013-08-02 St Microelectronics Srl Dispositivo elettronico integrato a conduzione verticale e relativo metodo di fabbricazione.
US8896131B2 (en) * 2011-02-03 2014-11-25 Alpha And Omega Semiconductor Incorporated Cascode scheme for improved device switching behavior
US8847408B2 (en) * 2011-03-02 2014-09-30 International Rectifier Corporation III-nitride transistor stacked with FET in a package
US9362905B2 (en) * 2011-03-21 2016-06-07 Infineon Technologies Americas Corp. Composite semiconductor device with turn-on prevention control
US9236376B2 (en) 2011-03-21 2016-01-12 Infineon Technologies Americas Corp. Power semiconductor device with oscillation prevention
US9859882B2 (en) 2011-03-21 2018-01-02 Infineon Technologies Americas Corp. High voltage composite semiconductor device with protection for a low voltage device
US8766375B2 (en) 2011-03-21 2014-07-01 International Rectifier Corporation Composite semiconductor device with active oscillation prevention
WO2012135070A2 (en) * 2011-03-25 2012-10-04 Wavestream Corporation Frequency-desensitizer for broadband predistortion linearizers
CN102194885B (zh) * 2011-05-12 2013-06-26 西安电子科技大学 N型隐埋沟道的碳化硅demosfet器件及制备方法
US9467047B2 (en) 2011-05-31 2016-10-11 Semiconductor Energy Laboratory Co., Ltd. DC-DC converter, power source circuit, and semiconductor device
JP2013153027A (ja) * 2012-01-24 2013-08-08 Fujitsu Ltd 半導体装置及び電源装置
US8933461B2 (en) * 2012-08-09 2015-01-13 Texas Instruments Incorporated III-nitride enhancement mode transistors with tunable and high gate-source voltage rating
JPWO2014034346A1 (ja) * 2012-08-28 2016-08-08 シャープ株式会社 複合型半導体装置
US9064887B2 (en) 2012-09-04 2015-06-23 Infineon Technologies Austria Ag Field-effect semiconductor device and manufacturing method therefor
ITTO20121081A1 (it) 2012-12-14 2014-06-15 St Microelectronics Srl Componente elettronico di potenza normalmente spento
US20150108958A1 (en) 2012-12-28 2015-04-23 Eaton Corporation Hybrid three-level t-type converter for power applications
JP6113542B2 (ja) 2013-03-21 2017-04-12 株式会社東芝 半導体装置
JP6201422B2 (ja) * 2013-05-22 2017-09-27 富士電機株式会社 半導体装置
US20140353473A1 (en) * 2013-05-31 2014-12-04 General Electric Company System and method for determination of flames in a harsh environment
JP6211829B2 (ja) * 2013-06-25 2017-10-11 株式会社東芝 半導体装置
JP6223729B2 (ja) * 2013-06-25 2017-11-01 株式会社東芝 半導体装置
US9007117B2 (en) * 2013-08-02 2015-04-14 Infineon Technologies Dresden Gmbh Solid-state switching device having a high-voltage switching transistor and a low-voltage driver transistor
US9443787B2 (en) 2013-08-09 2016-09-13 Infineon Technologies Austria Ag Electronic component and method
CN105556669B (zh) * 2013-09-17 2019-06-28 三菱电机株式会社 半导体装置
US9257424B2 (en) 2013-11-08 2016-02-09 Infineon Technologies Austria Ag Semiconductor device
US20160233209A1 (en) * 2013-11-26 2016-08-11 Sharp Kabushiki Kaisha Semiconductor device
US9735078B2 (en) 2014-04-16 2017-08-15 Infineon Technologies Ag Device including multiple semiconductor chips and multiple carriers
US9397657B1 (en) 2014-07-24 2016-07-19 Eaton Corporation Methods and systems for operating hybrid power devices using multiple current-dependent switching patterns
US9722581B2 (en) 2014-07-24 2017-08-01 Eaton Corporation Methods and systems for operating hybrid power devices using driver circuits that perform indirect instantaneous load current sensing
CN104409335B (zh) * 2014-11-18 2017-11-21 中国电子科技集团公司第五十五研究所 一种具有整流的碳化硅jfet栅结构的制备方法
US9768274B2 (en) * 2014-11-25 2017-09-19 Power Integrations, Inc. Laterally-graded doping of materials
US10050620B2 (en) * 2015-02-27 2018-08-14 Renesas Electronics America Inc. Cascode connected SiC-JFET with SiC-SBD and enhancement device
JP6509621B2 (ja) * 2015-04-22 2019-05-08 ルネサスエレクトロニクス株式会社 半導体装置
US9455701B1 (en) * 2015-10-02 2016-09-27 The United States Of America As Represented By The Secretary Of The Navy Apparatus and methods for modulating current / voltage response using multiple semi-conductive channel regions (SCR) produced from different integrated semiconductor structures
FI20160183L (fi) * 2016-07-14 2016-07-15 Artto Mikael Aurola Parannettu puolijohdekokoonpano
TWI706566B (zh) * 2016-08-01 2020-10-01 晶元光電股份有限公司 一種高功率半導體元件
US10355132B2 (en) * 2017-03-20 2019-07-16 North Carolina State University Power MOSFETs with superior high frequency figure-of-merit
CN112005382A (zh) * 2018-04-27 2020-11-27 慧与发展有限责任合伙企业 用于忆阻器阵列接口的竖直jfet器件
CN109148565A (zh) * 2018-07-25 2019-01-04 深圳大学 一种结型场效应管及其制备方法
US10504995B1 (en) * 2018-08-09 2019-12-10 Semiconductor Components Industries, Llc Short-circuit performance for silicon carbide semiconductor device
WO2020256719A1 (en) 2019-06-19 2020-12-24 Power Integrations, Inc. Coupled polysilicon guard rings for enhancing breakdown voltage in a power semiconductor device
US11579645B2 (en) * 2019-06-21 2023-02-14 Wolfspeed, Inc. Device design for short-circuitry protection circuitry within transistors
CN110739349A (zh) * 2019-10-22 2020-01-31 深圳第三代半导体研究院 一种碳化硅横向jfet器件及其制备方法
JP7319614B2 (ja) 2020-01-09 2023-08-02 株式会社東芝 半導体装置
CN113437149B (zh) * 2020-03-23 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN111599856B (zh) * 2020-05-27 2022-06-21 南京大学 双沟道增强型准垂直结构GaN基JFET及其制备方法
CN112420694B (zh) * 2020-11-06 2023-06-23 电子科技大学 集成反向肖特基续流二极管的可逆导碳化硅jfet功率器件
CN117317023B (zh) * 2023-11-23 2024-03-29 北京智芯微电子科技有限公司 抗辐射半导体器件、工艺、电路、芯片及电子设备

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545297B1 (en) * 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3767946A (en) 1972-07-17 1973-10-23 Western Electric Co Junction field effect transistor device for replacing a pentode
US4107725A (en) 1974-08-02 1978-08-15 Nippon Gakki Seizo Kabushiki Kaisha Compound field effect transistor
US4663547A (en) 1981-04-24 1987-05-05 General Electric Company Composite circuit for power semiconductor switching
US4587712A (en) 1981-11-23 1986-05-13 General Electric Company Method for making vertical channel field controlled device employing a recessed gate structure
JPS59147467A (ja) * 1983-02-12 1984-08-23 New Japan Radio Co Ltd 静電誘導トランジスタ
JPH03233966A (ja) * 1990-02-08 1991-10-17 Sumitomo Electric Ind Ltd 半導体装置
US5264713A (en) 1991-06-14 1993-11-23 Cree Research, Inc. Junction field-effect transistor formed in silicon carbide
US6344663B1 (en) 1992-06-05 2002-02-05 Cree, Inc. Silicon carbide CMOS devices
FR2693314B1 (fr) * 1992-07-02 1994-10-07 Alain Chantre Transistor JFET vertical à mode de fonctionnement bipolaire optimisé et procédé de fabrication correspondant.
US5391895A (en) * 1992-09-21 1995-02-21 Kobe Steel Usa, Inc. Double diamond mesa vertical field effect transistor
US5406096A (en) * 1993-02-22 1995-04-11 Texas Instruments Incorporated Device and method for high performance high voltage operation
EP0654827A1 (en) * 1993-05-26 1995-05-24 Texas Instruments Incorporated Integrated power cascode
KR950015809A (ko) * 1993-11-29 1995-06-17 윌리엄 이. 힐러 에피택셜 과성장 방법 및 디바이스
US5610085A (en) 1993-11-29 1997-03-11 Texas Instruments Incorporated Method of making a vertical FET using epitaxial overgrowth
US5396085A (en) * 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5710455A (en) 1996-07-29 1998-01-20 Motorola Lateral MOSFET with modified field plates and damage areas
JPH10107214A (ja) * 1996-10-01 1998-04-24 Masashi Mukogawa 半導体装置
JP3483716B2 (ja) * 1996-12-09 2004-01-06 三菱電機株式会社 半導体装置
US6011278A (en) * 1997-10-28 2000-01-04 Philips Electronics North America Corporation Lateral silicon carbide semiconductor device having a drift region with a varying doping level
US5945701A (en) 1997-12-19 1999-08-31 Northrop Grumman Corporation Static induction transistor
US6156611A (en) 1998-07-20 2000-12-05 Motorola, Inc. Method of fabricating vertical FET with sidewall gate electrode
JP4552055B2 (ja) * 1998-10-01 2010-09-29 独立行政法人情報通信研究機構 半導体装置、電子機器、及びこれらの動作方法
EP1128443B1 (en) 1998-10-09 2009-12-30 The Kansai Electric Power Co., Inc. Field-effect semiconductor device and fabrication method thereof
CN1194416C (zh) * 1999-12-21 2005-03-23 住友电气工业株式会社 横向结型场效应晶体管
JP4850993B2 (ja) * 2000-01-25 2012-01-11 古河電気工業株式会社 半導体装置およびその製造方法
JP2001308102A (ja) * 2000-04-19 2001-11-02 Nippon Telegr & Teleph Corp <Ntt> 三端子電子素子
DE10036208B4 (de) 2000-07-25 2007-04-19 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit vergrabenem Inselgebiet und Konaktgebiet
JP2002076020A (ja) * 2000-08-31 2002-03-15 Sumitomo Electric Ind Ltd 半導体装置
EP1334413A1 (en) * 2000-10-31 2003-08-13 Koninklijke Philips Electronics N.V. Voltage supply circuit
WO2002054449A2 (en) 2001-01-03 2002-07-11 Mississippi State University Silicon carbide and related wide-bandgap transistors on semi-insulating epitaxy for high-speed, high-power applications
US6503782B2 (en) 2001-03-02 2003-01-07 Mississippi State University Research And Technology Corporation (Rtc) Complementary accumulation-mode JFET integrated circuit topology using wide (>2eV) bandgap semiconductors
US6855981B2 (en) * 2001-08-29 2005-02-15 Denso Corporation Silicon carbide power device having protective diode
US6841812B2 (en) 2001-11-09 2005-01-11 United Silicon Carbide, Inc. Double-gated vertical junction field effect power transistor
JP2003209263A (ja) * 2002-01-11 2003-07-25 Sumitomo Electric Ind Ltd 縦型接合型電界効果トランジスタ、及び縦型接合型電界効果トランジスタの製造方法
US6958275B2 (en) * 2003-03-11 2005-10-25 Integrated Discrete Devices, Llc MOSFET power transistors and methods
US6943407B2 (en) * 2003-06-17 2005-09-13 International Business Machines Corporation Low leakage heterojunction vertical transistors and high performance devices thereof
US20050067630A1 (en) * 2003-09-25 2005-03-31 Zhao Jian H. Vertical junction field effect power transistor
US7633101B2 (en) * 2006-07-11 2009-12-15 Dsm Solutions, Inc. Oxide isolated metal silicon-gate JFET

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6545297B1 (en) * 1998-05-13 2003-04-08 Micron Technology, Inc. High density vertical SRAM cell using bipolar latchup induced by gated diode breakdown

Also Published As

Publication number Publication date
WO2006060337A3 (en) 2006-09-14
AU2005312067B2 (en) 2012-01-19
US20070243668A1 (en) 2007-10-18
NZ555629A (en) 2011-07-29
EP1829113B1 (en) 2012-12-26
US7556994B2 (en) 2009-07-07
KR20070091162A (ko) 2007-09-07
WO2006060337A2 (en) 2006-06-08
EP1829113A4 (en) 2011-06-15
CA2793244A1 (en) 2006-06-08
AU2005312067A1 (en) 2006-06-08
US20060113593A1 (en) 2006-06-01
KR101260082B1 (ko) 2013-05-02
CN101124678A (zh) 2008-02-13
JP5349799B2 (ja) 2013-11-20
KR20120121930A (ko) 2012-11-06
CN101124678B (zh) 2010-04-14
JP5647191B2 (ja) 2014-12-24
US7202528B2 (en) 2007-04-10
JP2012212934A (ja) 2012-11-01
CA2589031A1 (en) 2006-06-08
CA2793067A1 (en) 2006-06-08
CA2793067C (en) 2014-04-15
EP1829113A2 (en) 2007-09-05
JP2008522436A (ja) 2008-06-26

Similar Documents

Publication Publication Date Title
KR101239564B1 (ko) 와이드 대역갭 반도체의 노멀리-오프 통합 ｊｆｅｔ 전력 스위치 및 그 제조 방법
US8502282B2 (en) Normally-off integrated JFET power switches in wide bandgap semiconductors and methods of making
CN101416319B (zh) 具有埋栅的垂直沟道结型场效应晶体管及其制造方法
US7294860B2 (en) Monolithic vertical junction field effect transistor and Schottky barrier diode fabricated from silicon carbide and method for fabricating the same
EP2165367B1 (en) Improved power switching transistors
KR101224810B1 (ko) 넓은 밴드갭 반도체 재료로 이루어진 래터럴 트렌치 전계 효과 트랜지스터, 그 제조 방법 및 그러한 트랜지스터를 통합하는 집적 회로

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee