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KR101043366B1 - Method for fabricating semiconductor devices - Google Patents

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KR101043366B1
KR101043366B1 KR1020040035562A KR20040035562A KR101043366B1 KR 101043366 B1 KR101043366 B1 KR 101043366B1 KR 1020040035562 A KR1020040035562 A KR 1020040035562A KR 20040035562 A KR20040035562 A KR 20040035562A KR 101043366 B1 KR101043366 B1 KR 101043366B1
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은병수
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주식회사 하이닉스반도체
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Abstract

본 발명의 목적은 반도체 소자의 형성 방법에 관한 것으로써, 반도체 소자의 비트라인 콘택과 게이트 전극간에 SAC 공정의 실패를 방지하기 위하여, 게이트 전극의 하드마스크층을 더 형성하고 공정을 최적화시키는 반도제 소자의 형성 방법을 제공함에 있다. SUMMARY OF THE INVENTION The present invention relates to a method of forming a semiconductor device, wherein the semiconductor device further forms a hard mask layer of the gate electrode and optimizes the process in order to prevent a failure of the SAC process between the bit line contact and the gate electrode of the semiconductor device. It is to provide a method of forming a device.

Description

반도체 소자의 형성 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}Method of forming a semiconductor device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICES}

도 1 은 반도체 소자의 형성 공정에서 게이트 전극과 비트라인 콘택과의 SAC 공정이 실패하여 브릿지가 형성된 것을 나타낸 사진.1 is a photograph showing that a bridge is formed by a failure of a SAC process between a gate electrode and a bit line contact in a process of forming a semiconductor device.

도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.2A to 2F are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.3A to 3G are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

< 도면의 주요부분에 대한 부호의 설명 >Description of the Related Art

10, 100 : 반도체 기판 11, 110 : 게이트산화막10, 100: semiconductor substrate 11, 110: gate oxide film

20, 120 : 게이트폴리층 30, 130 : 텅스턴실리사이드20, 120: gate poly layer 30, 130: tungsten silicide

40, 140 : 하드마스크질화막 150 : 제 1 하드마스크층40, 140: hard mask nitride film 150: first hard mask layer

160 : 제 2 하드마스크층 70, 170 : 질화막 스페이서160: second hard mask layer 70, 170: nitride film spacer

80, 180 : 제 1 BPSG 층 85, 185 : 제 2 BPSG 층80, 180: first BPSG layer 85, 185: second BPSG layer

90, 190 : 랜딩플러그 95, 195 : 비트라인 콘택90, 190: Landing plug 95, 195: Bit line contact

본 발명은 반도체 소자의 형성 방법에 대한 것으로써, 특히 반도체 소자의 비트라인 콘택과 게이트 전극간에 SAC 공정의 실패를 방지하기 위하여, 게이트 전극의 하드마스크층을 변형시키는 반도체 소자의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device, and more particularly, to a method of forming a semiconductor device in which a hard mask layer of a gate electrode is modified in order to prevent a failure of the SAC process between a bit line contact and a gate electrode of the semiconductor device. .

일반적으로 반도체 소자가 고집적화 되면서 콘택 식각의 경우, 마스크 미스 얼라인(Misalign)에 의한 워드라인과 비트라인 또는 비트라인과 저장전극 간의 브릿지(bridge)를 방지하고자, 질화막을 이용한 셀프 얼라인 콘택(Self Aligned Contact ; 이하 'SAC'라 함) 식각을 실시하고 있다. SAC 공정에서 중요한 요소 중의 하나는 질화막 스페이서가 식각 중 파손(brocken)되지 않아야 한다는 것이다.In general, as semiconductor devices are highly integrated, in case of contact etching, a self-aligned contact using a nitride film is prevented in order to prevent a bridge between a word line and a bit line or a bit line and a storage electrode due to a mask misalignment. Aligned Contact (hereinafter referred to as SAC). One of the important factors in the SAC process is that the nitride spacer should not be broken during etching.

도 1 은 반도체 소자의 형성 공정에서 게이트 전극과 비트라인 콘택과의 SAC 공정이 실패하여 브릿지가 형성된 것을 나타낸 사진이다.FIG. 1 is a photograph showing that a bridge is formed due to a failure of a SAC process between a gate electrode and a bit line contact in a process of forming a semiconductor device.

도 2a 내지 도 2f는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.2A to 2F are cross-sectional views illustrating a method of forming a semiconductor device according to the prior art.

도 2a를 참조하면, 반도에 기판(10) 상에 게이트산화막(11), 게이트폴리층(20), 텅스턴실리사이드층(30) 및 하드마스크질화막(40)의 적층 구조를 형성한다. 이때, 게이트산화막(11)은 36 내지 44Å, 게이트폴리층(20)은 720 내지 880Å, 텅스턴실리사이이드층(30)은 1000 내지 1200Å 및 하드마스크질화막(40)은 1100 내지 1300Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 2A, a lamination structure of a gate oxide film 11, a gate poly layer 20, a tungsten silicide layer 30, and a hard mask nitride film 40 is formed on a substrate 10 on a peninsula. In this case, the gate oxide layer 11 is 36 to 44 GPa, the gate poly layer 20 is 720 to 880 GPa, the tungsten silicide layer 30 is 1000 to 1200 GPa, and the hard mask nitride film 40 is 1100 to 1300 GPa. It is preferable to form.

도 2b를 참조하면, 상기 적층 구조를 식각하여 게이트 패턴을 형성한다.Referring to FIG. 2B, the stacked structure is etched to form a gate pattern.

도 2c를 참조하면, 게이트 패턴 측벽에 질화막 스페이서(70)를 형성하고, 반도체 기판(10) 전면에 하드마스크질화막(40)을 노출시키는 평탄화된 제 1 BPSG 층(80)을 형성한다.Referring to FIG. 2C, a nitride spacer 70 is formed on the sidewall of the gate pattern, and a planarized first BPSG layer 80 exposing the hard mask nitride layer 40 is formed on the entire surface of the semiconductor substrate 10.

도 2d를 참조하면, 제 1 BPSG 층(80)을 패터닝하여 랜딩플러그콘택홀을 형성하고, 폴리로 랜딩플러그콘택홀을 매립하는 랜딩플러그(90)를 형성한다. 이때, 랜딩플러그(90) 폴리가 게이트층 보다 낮게 형성되면 비트라인 콘택(95)을 위한 식각 공정에서 하드마스크질화막(40)과 질화막 스페이서(70)가 쉽게 파손될 수 있는 문제가 있다. Referring to FIG. 2D, the first BPSG layer 80 is patterned to form a landing plug contact hole, and a landing plug 90 filling a landing plug contact hole with poly is formed. In this case, when the landing plug 90 poly is formed lower than the gate layer, the hard mask nitride layer 40 and the nitride layer spacer 70 may be easily damaged in the etching process for the bit line contact 95.

도 2e를 참조하면, 반도체 기판상(10)에 제 2 BPSG 층(85)을 형성한다.Referring to FIG. 2E, a second BPSG layer 85 is formed on the semiconductor substrate 10.

도 2f를 참조하면, 제 2 BPSG 층(85)을 통하여 랜딩플러그(90)에 접속되는 비트라인 콘택(95)을 형성한다. 이때, 비트라인 콘택(95) 형성을 위해 과도 식각하게 되면 하드마스크질화막(40)과 질화막 스페이서(70)가 파손되어 후속의 비트라인 콘택(95)이 게이트 전극과 브릿지되는 현상이 발생한다. 이와 같은 SAC공정 실패는 반도체 소자의 특성을 저하시키고, 반도체 공정 수율이 낮아지는 문제가 된다.Referring to FIG. 2F, a bit line contact 95 is formed that is connected to the landing plug 90 through the second BPSG layer 85. In this case, when the etching is excessively etched to form the bit line contact 95, the hard mask nitride layer 40 and the nitride layer spacer 70 are damaged, and a subsequent bit line contact 95 is bridged with the gate electrode. Such a failure of the SAC process causes a problem of deteriorating the characteristics of the semiconductor device and lowering the semiconductor process yield.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 반도체 소자의 비트라인 콘택과 게이트 전극간에 SAC 공정의 실패를 방지하기 위하여, 게이트 전극의 하드마스크층에 제 1 하드마스크층 및 제 2 하드마스크층을 더 형성하고 각 층의 형성 공정을 변화시키는 반도제 소자의 형성 방법을 제공함에 있다. The present invention is to solve the above problems, an object of the present invention is to prevent the failure of the SAC process between the bit line contact and the gate electrode of the semiconductor device, the first hard mask layer and the hard mask layer of the gate electrode; It is to provide a method of forming a semiconductor device that further forms a second hard mask layer and changes the forming process of each layer.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 반도에 기판 상에 게이트산화막, 게이트폴리층, 텅스턴실리사이드층, 하드마스크질화막, 제 1 하드마스크층 및 제 2 하드마스크층의 적층 구조를 형성하는 단계와, 상기 적층 구조를 식각하여 게이트 패턴을 형성하되, 상기 게이트폴리층 식각시 상기 제 2 하드마스크층을 동시에 제거하는 단계와, 상기 게이트 패턴 측벽에 질화막 스페이서를 형성하는 단계와, 상기 반도체 기판 전면에 상기 제 1 하드마스크층을 노출시키는 평탄화된 제 1 BPSG 층을 형성하는 단계와, 상기 제 1 BPSG 층을 패터닝하여 랜딩플러그콘택홀을 형성하는 단계와, 상기 랜딩플러그콘택홀을 매립하는 랜딩플러그를 형성하는 단계와, 상기 제 1 하드마스크층을 제거하는 단계와, 상기 반도체 기판상에 제 2 BPSG 층을 형성하는 단계 및 상기 제 2 BPSG 층을 통하여 랜딩플러그에 접속되는 비트라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.The present invention is to achieve the above object, to form a laminated structure of a gate oxide film, a gate poly layer, a tungsten silicide layer, a hard mask nitride film, a first hard mask layer and a second hard mask layer on a substrate on the peninsula Forming a gate pattern by etching the stacked structure; simultaneously removing the second hard mask layer during the gate poly layer etching; forming a nitride spacer on the sidewall of the gate pattern; Forming a planarized first BPSG layer exposing the first hard mask layer on a front surface of the substrate, patterning the first BPSG layer to form a landing plug contact hole, and filling the landing plug contact hole Forming a landing plug, removing the first hard mask layer, and forming a second BPSG layer on the semiconductor substrate. And it characterized by including the step of forming a bit line contact plug which is connected to the landing through the first BPSG layer 2.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.3A to 3G are cross-sectional views illustrating a method of forming a semiconductor device in accordance with the present invention.

도 3a를 참조하면, 반도체 기판(100) 상부에 게이트산화막(110), 게이트폴리층(120), 텅스턴실리사이드층(130), 하드마스크질화막(140), 제 1 하드마스크층(150) 및 제 2 하드마스크층(160)의 적층 구조를 형성한다. 이때, 게이트산화막(110)은 36 내지 44Å, 게이트폴리층(120)은 720 내지 880Å, 텅스턴실리사이이드층(130)은 1000 내지 1200Å, 하드마스크질화막(140)은 1100 내지 1300Å의 두께로 형성한다. 또한, 제 1 하드마스크층(150)은 PVD 방법으로 형성된 텅스텐층을 포함하며, 540 내지 660Å의 두께로 형성하고, 제 2 하드마스크층(160)은 폴리실리콘층을 포함하며, 450 내지 550Å의 두께로 형성하는 것이 바람직하다.Referring to FIG. 3A, a gate oxide layer 110, a gate poly layer 120, a tungsten silicide layer 130, a hard mask nitride layer 140, a first hard mask layer 150 are formed on a semiconductor substrate 100. A stack structure of the second hard mask layer 160 is formed. At this time, the gate oxide film 110 is 36 to 44 GPa, the gate poly layer 120 is 720 to 880 GPa, the tungsten silicide layer 130 is 1000 to 1200 GPa, and the hard mask nitride film 140 is 1100 to 1300 GPa in thickness. Form. In addition, the first hard mask layer 150 includes a tungsten layer formed by the PVD method, is formed to a thickness of 540 to 660 GPa, and the second hard mask layer 160 includes a polysilicon layer and is 450 to 550 GPa. It is preferable to form in thickness.

도 3b를 참조하면, 상기 적층 구조를 식각하여 게이트 패턴을 형성하되, 게이트폴리층(120) 식각시 제 2 하드마스크층(160)을 동시에 제거한다. 이때, 상기 제 2 하드마스크층(160)은 70 내지 80mT의 압력과, 350 내지 450W의 사이드 전압과, 100 내지 140W의 바텀 전압과, 45 내지 55sccm의 HBr 가스 및 27 내지 33sccm의 O2 가스를 주입하는 조건으로 식각하고, 제 1 하드마스크층(150)은 8 내지 10mT의 압력과, 570 내지 700W의 탑코일 전압과, 30 내지 40W의 바텀 전압과, 63 내지 77sccm의 SF6 가스 및 18 내지 22sccm의 N2 가스를 주입하는 조건으로 식각하고, 하드마스크질화막(140)은 55 내지 65mT의 압력과, 1100 내지 1300W의 전압과, 90 내지 110sccm의 CF4 가스와, 22 내지 28sccm의 CHF3 가스와, 18 내지 22sccm의 O2가스 및 130 내지 170sccm의 Ar가스를 주입하는 조건으로 식각하고, 텅스턴실리사이드층(130)은 3 내지 5mT의 압력과, 450 내지 550W의 사이드 전압과, 80 내지 100W의 바텀 전압과, 90 내지 110sccm의 Cl2 가스 및 4 내지 6sccm의 SF6 가스를 주입하는 조건으로 식각하고, 게이트폴리층(120)은 70 내지 80mT의 압력과, 350 내지 450W의 사이드 전압과, 100 내지 140W의 바텀 전압과, 45 내지 55sccm의 HBr 가스 및 27 내지 33sccm의 O2 가스를 주입하는 조건으로 식각하는 것이 바람직하다.Referring to FIG. 3B, a gate pattern is formed by etching the stacked structure, and the second hard mask layer 160 is simultaneously removed when the gate poly layer 120 is etched. In this case, the second hard mask layer 160 injects a pressure of 70 to 80mT, a side voltage of 350 to 450W, a bottom voltage of 100 to 140W, an HBr gas of 45 to 55sccm and an O2 gas of 27 to 33sccm. The first hard mask layer 150 has a pressure of 8 to 10 mT, a top coil voltage of 570 to 700 W, a bottom voltage of 30 to 40 W, SF 6 gas of 63 to 77 sccm, and 18 to 22 sccm. Etched under the condition of injecting N 2 gas, the hard mask nitride film 140 has a pressure of 55 to 65 mT, a voltage of 1100 to 1300 W, a CF 4 gas of 90 to 110 sccm, a CHF 3 gas of 22 to 28 sccm, 18 The tungsten silicide layer 130 is etched under the conditions of injecting O 2 gas of 22 to 22 sccm and Ar gas of 130 to 170 sccm. , and injecting the SF 6 gas 90 to Cl 2 gas of 110sccm and 4 to 6sccm Etching conditions, and the gate poly layer 120 is 70 to 80mT pressure, and 350 to the side voltage of 450W and 100 to a bottom voltage of 140W, a 45 to HBr gas of 55sccm, and 27 to an O 2 gas of 33sccm It is preferable to etch on the conditions to inject.

도 3c를 참조하면, 게이트 패턴 측벽에 질화막 스페이서(170)를 형성하고, 반도체 기판(100) 전면에 제 1 하드마스크층(150)을 노출시키는 평탄화된 제 1 BPSG 층(180)을 형성한다. 이때, 제 1 BPSG 층(180)은 5500 내지 6500Å의 두께로 형성하고, 750 내지 900℃의 온도 및 H2/O2 가스 분위기에서 18분 내지 22분 동안 열처리하는 것이 바람직하다.Referring to FIG. 3C, a nitride spacer 170 is formed on the sidewalls of the gate pattern, and a planarized first BPSG layer 180 exposing the first hard mask layer 150 is formed on the entire surface of the semiconductor substrate 100. At this time, the first BPSG layer 180 is formed to a thickness of 5500 ~ 6500Å, and heat treatment for 18 minutes to 22 minutes in a temperature of 750 to 900 ℃ and H 2 / O 2 gas atmosphere.

도 3d를 참조하면, 제 1 BPSG 층(180)을 패터닝하여 랜딩플러그콘택홀을 형성하고, 랜딩플러그콘택홀을 매립하는 랜딩플러그(190)를 형성한다.Referring to FIG. 3D, the first BPSG layer 180 is patterned to form a landing plug contact hole, and a landing plug 190 to fill the landing plug contact hole is formed.

도 3e를 참조하면, 제 1 하드마스크층(150)을 제거한다. 이때, 제 1 하드마스크층(150)의 제거는 7 내지 9mT의 압력과, 680 내지 820W의 사이드 전압과, 60 내지 80W의 바텀 전압과, 90 내지 110sccm의 SF6 가스 및 9 내지 11sccm의 N2 가스를 주입하는 조건으로 제거하는 것이 바람직하다.Referring to FIG. 3E, the first hard mask layer 150 is removed. At this time, the removal of the first hard mask layer 150 includes a pressure of 7 to 9 mT, a side voltage of 680 to 820 W, a bottom voltage of 60 to 80 W, SF 6 gas of 90 to 110 sccm, and N 2 of 9 to 11 sccm. It is preferable to remove on the conditions which inject gas.

도 3f를 참조하면, 반도체 기판상(100)에 제 2 BPSG 층(185)을 형성한다. 이때, 제 2 BPSG 층(185)은 1500 내지 1700Å의 두께로 형성하고, 750 내지 900℃의 온도 및 H2/O2 가스 분위기에서 18분 내지 22분 동안 열처리하는 것이 바람직하다. Referring to FIG. 3F, a second BPSG layer 185 is formed on the semiconductor substrate 100. At this time, the second BPSG layer 185 is preferably formed to a thickness of 1500 to 1700Å, heat treatment for 18 minutes to 22 minutes at a temperature of 750 to 900 ℃ and H 2 / O 2 gas atmosphere.

도 3g를 참조하면, 제 2 BPSG 층(185)을 통하여 랜딩플러그(190)에 접속되는 비트라인 콘택(195)을 형성한다. 이때, 랜딩플러그(190)가 게이트 하드마스크층 보다 상위에 존재하기 때문에 비트라인 콘택(195) 형성시 과도 식각을 하여도 게이트 전극에 파손을 줄 위험이 없어지므로 SAC 공정 실패에 의한 브릿지 현상을 제거 할 수 있다.Referring to FIG. 3G, a bit line contact 195 is formed to be connected to the landing plug 190 through the second BPSG layer 185. At this time, since the landing plug 190 exists above the gate hard mask layer, there is no risk of damaging the gate electrode even when excessive etching is performed when the bit line contact 195 is formed, thereby eliminating the bridge phenomenon due to the failure of the SAC process. can do.

이상에서 설명한 바와 같이, 본 발명은 게이트 전극의 하드마스크층을 더 형 성하고 공정을 최적화시킴으로써, 하드마스크질화막과 질화막 스페이서가 파손되어 후속의 비트라인 콘택이 게이트 전극과 브릿지되는 현상인 SAC공정 실패를 방지하여 반도체 소자의 특성을 향상시키고, 반도체 공정 수율을 높이는 효과가 있다.As described above, according to the present invention, the hard mask layer of the gate electrode is further formed and the process is optimized, so that the hard mask nitride film and the nitride spacer are broken so that a subsequent bit line contact is bridged with the gate electrode. To improve the characteristics of the semiconductor device, thereby increasing the semiconductor process yield.

Claims (10)

반도체 기판 상부에 게이트산화막, 게이트폴리층, 텅스턴실리사이드층, 하드마스크질화막, 제 1 하드마스크층 및 제 2 하드마스크층의 적층 구조를 형성하는 단계;Forming a stacked structure of a gate oxide film, a gate poly layer, a tungsten silicide layer, a hard mask nitride film, a first hard mask layer, and a second hard mask layer on the semiconductor substrate; 상기 적층 구조를 식각하여 게이트 패턴을 형성하되, 상기 게이트폴리층 식각시 상기 제 2 하드마스크층을 동시에 제거하는 단계;Etching the stacked structure to form a gate pattern, and simultaneously removing the second hard mask layer when the gate poly layer is etched; 상기 게이트 패턴 측벽에 질화막 스페이서를 형성하는 단계;Forming a nitride film spacer on sidewalls of the gate pattern; 상기 반도체 기판 전면에 상기 제 1 하드마스크층을 노출시키는 평탄화된 제 1 BPSG 층을 형성하는 단계;Forming a planarized first BPSG layer exposing the first hardmask layer over the semiconductor substrate; 상기 제 1 BPSG 층을 패터닝하여 랜딩플러그콘택홀을 형성하는 단계;Patterning the first BPSG layer to form a landing plug contact hole; 상기 랜딩플러그콘택홀을 매립하는 랜딩플러그를 형성하는 단계;Forming a landing plug to fill the landing plug contact hole; 상기 제 1 하드마스크층을 제거하는 단계;Removing the first hard mask layer; 상기 반도체 기판상에 제 2 BPSG 층을 형성하는 단계; 및Forming a second BPSG layer on the semiconductor substrate; And 상기 제 2 BPSG 층을 통하여 랜딩플러그에 접속되는 비트라인 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.Forming a bit line contact connected to the landing plug through the second BPSG layer. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.Claim 2 has been abandoned due to the setting registration fee. 제 1항에 있어서,The method of claim 1, 상기 게이트산화막은 36 내지 44Å, 게이트폴리층은 720 내지 880Å, 텅스턴실리사이이드층은 1000 내지 1200Å, 하드마스크질화막은 1100 내지 1300Å, 제 1 하드마스크층은 540 내지 660Å 및 제 2 하드마스크층은 450 내지 550Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.The gate oxide layer is 36 to 44 GPa, the gate poly layer is 720 to 880 GPa, the tungsten silicide layer is 1000 to 1200 GPa, the hard mask nitride layer is 1100 to 1300 GPa, the first hard mask layer is 540 to 660 GPa, and the second hard mask layer is Is formed to a thickness of 450 to 550 GPa. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.Claim 3 was abandoned when the setup registration fee was paid. 제 1항에 있어서,The method of claim 1, 상기 제 2 하드마스크층은 폴리실리콘층을 포함하며, 70 내지 80mT의 압력과, 350 내지 450W의 사이드 전압과, 100 내지 140W의 바텀 전압과, 45 내지 55sccm의 HBr 가스 및 27 내지 33sccm의 O2 가스를 주입하는 조건으로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The second hard mask layer includes a polysilicon layer, and has a pressure of 70 to 80 mT, a side voltage of 350 to 450 W, a bottom voltage of 100 to 140 W, HBr gas of 45 to 55 sccm and O 2 of 27 to 33 sccm. A method of forming a semiconductor device, which is etched under a condition of injecting gas. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.Claim 4 was abandoned when the registration fee was paid. 제 1항에 있어서,The method of claim 1, 상기 제 1 하드마스크층은 PVD(Physical Vapor Deposition)방법을 이용하여 형성된 텅스텐층을 포함하며, 상기 제 1 하드마스크층은 8 내지 10mT의 압력과, 570 내지 700W의 탑코일전압과, 30 내지 40W의 바텀 전압과, 63 내지 77sccm의 SF6 가스 및 18 내지 22sccm의 N2 가스를 주입하는 조건으로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The first hard mask layer includes a tungsten layer formed by using a physical vapor deposition (PVD) method, wherein the first hard mask layer has a pressure of 8 to 10 mT, a top coil voltage of 570 to 700 W, and a 30 to 40 W A method of forming a semiconductor device, characterized in that the etching is carried out under the conditions of injecting a bottom voltage of 63, 77 sccm SF 6 gas and 18-22 sccm N 2 gas. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.Claim 5 was abandoned upon payment of a set-up fee. 제 1항에 있어서,The method of claim 1, 상기 하드마스크질화막은 55 내지 65mT의 압력과, 1100 내지 1300W의 전압과, 90 내지 110sccm의 CF4 가스와, 22 내지 28sccm의 CHF3 가스와, 18 내지 22sccm의 O2가스 및 130 내지 170sccm의 Ar가스를 주입하는 조건으로 식각하는 것을 특징 으로 하는 반도체 소자의 형성 방법.The hard mask nitride film has a pressure of 55 to 65 mT, a voltage of 1100 to 1300 W, a CF 4 gas of 90 to 110 sccm, a CHF3 gas of 22 to 28 sccm, an O 2 gas of 18 to 22 sccm and an Ar gas of 130 to 170 sccm. Forming a semiconductor device according to claim 1; 청구항 6은(는) 설정등록료 납부시 포기되었습니다.Claim 6 was abandoned when the registration fee was paid. 제 1항에 있어서,The method of claim 1, 상기 텅스턴실리사이드층은 3 내지 5mT의 압력과, 450 내지 550W의 사이드 전압과, 80 내지 100W의 바텀 전압과, 90 내지 110sccm의 Cl2 가스 및 4 내지 6sccm의 SF6 가스를 주입하는 조건으로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The tungsten silicide layer is etched under the conditions of injecting a pressure of 3 to 5 mT, a side voltage of 450 to 550 W, a bottom voltage of 80 to 100 W, a Cl 2 gas of 90 to 110 sccm, and an SF 6 gas of 4 to 6 sccm. A method of forming a semiconductor device, characterized in that. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.Claim 7 was abandoned upon payment of a set-up fee. 제 1항에 있어서,The method of claim 1, 상기 게이트폴리층은 70 내지 80mT의 압력과, 350 내지 450W의 사이드 전압과, 100 내지 140W의 바텀 전압과, 45 내지 55sccm의 HBr 가스 및 27 내지 33sccm의 O2 가스를 주입하는 조건으로 식각하는 것을 특징으로 하는 반도체 소자의 형성 방법.The gate poly layer is etched under the conditions of injecting a pressure of 70 to 80mT, a side voltage of 350 to 450W, a bottom voltage of 100 to 140W, HBr gas of 45 to 55sccm and O 2 gas of 27 to 33sccm. A method of forming a semiconductor device. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.Claim 8 was abandoned when the registration fee was paid. 제 1항에 있어서, The method of claim 1, 상기 제 1 BPSG 층은 5500 내지 6500Å의 두께로 형성하고, 750 내지 900℃의 온도 및 H2/O2 가스 분위기에서 18분 내지 22분 동안 열처리하는 것을 특징으로 하는 반도체 소자의 형성 방법.The first BPSG layer is formed to a thickness of 5500 to 6500 kPa, and a heat treatment for 18 to 22 minutes at a temperature of 750 to 900 ℃ and H 2 / O 2 gas atmosphere. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.Claim 9 was abandoned upon payment of a set-up fee. 제 1항에 있어서,The method of claim 1, 상기 제 1 하드마스크층의 제거 공정은 7 내지 9mT의 압력과, 680 내지 820W의 사이드 전압과, 60 내지 80W의 바텀 전압과, 90 내지 110sccm의 SF6 가스 및 9 내지 11sccm의 N2 가스를 주입하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.The removal process of the first hard mask layer injects a pressure of 7 to 9mT, a side voltage of 680 to 820W, a bottom voltage of 60 to 80W, SF 6 gas of 90 to 110sccm and N 2 gas of 9 to 11sccm. Method for forming a semiconductor device, characterized in that carried out. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.Claim 10 was abandoned upon payment of a setup registration fee. 제 1항에 있어서,The method of claim 1, 상기 제 2 BPSG 층은 1500 내지 1700Å의 두께로 형성하고, 750 내지 900℃의 온도 및 H2/O2 가스 분위기에서 18분 내지 22분 동안 열처리하는 것을 특징으로 하는 반도체 소자의 형성 방법.The second BPSG layer is formed to a thickness of 1500 to 1700 kPa, and a heat treatment for 18 minutes to 22 minutes at a temperature of 750 to 900 ℃ and H 2 / O 2 gas atmosphere.
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US20030129771A1 (en) 2001-12-31 2003-07-10 Summerfelt Scott R. Method of forming an FeRAM capacitor having a bottom electrode diffusion barrier

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