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KR101007128B1 - 발광소자 및 그 제조방법 - Google Patents

발광소자 및 그 제조방법 Download PDF

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KR101007128B1
KR101007128B1 KR1020090013754A KR20090013754A KR101007128B1 KR 101007128 B1 KR101007128 B1 KR 101007128B1 KR 1020090013754 A KR1020090013754 A KR 1020090013754A KR 20090013754 A KR20090013754 A KR 20090013754A KR 101007128 B1 KR101007128 B1 KR 101007128B1
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semiconductor layer
conductive semiconductor
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forming
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김재욱
강정모
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엘지이노텍 주식회사
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Abstract

실시예는 발광소자 및 그 제조방법에 관한 것이다.
실시예에 따른 발광소자는 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층; 상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층; 및 상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;을 포함한다.
발광소자, 열방출

Description

발광소자 및 그 제조방법{LIGHT EMITTING DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예는 발광소자 및 그 제조방법에 관한 것이다.
질화물 반도체는 높은 열적 안정성과 폭넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, GaN계 물질은 다양한 광소자 제조에 사용되는 가장 보편화된 소재이다. 그 중 LED의 비중은 휴대폰, 차량, 신호등의 다양한 어플리케이션을 제공하고, 현재 고출력, 고휘도의 LED 개발에 따라 일반 백색 전등이 차지하고 있는 조명 시장의 혁명을 가져오고 있는 상황이다.
최근 시장 상품화와 가장 근접하여 LCD 백라이트 유닛(Back Light Unit: BLU)의 램프 타입을 고출력 LED 어레이로 대체하여 고화질의 디스플레이 어플리케이션이 가능토록 진행 중이다.
이러한 고출력 LED 적용의 조건에는 고휘도, 저전력, 효율적인 열 방출과 같은 보편적인 요구가 만족되어야 하므로 여러 업체들간 기술적 기반를 축적하여 시장 선점에 박차를 가하고 있다.
고출력 LED 시장의 확대에 따라 열 방출에 효과적인 설계기법과 관련하여 칩, 패키지, 모듈 등 다양한 단계에서의 개발이 진행되고 있다. 칩 개발분야에서는 기존 수평형 구조의 칩을 대신하여 전기 전도성이 좋은 금속 계열 기판(Substrate)을 적용, 상하 전극간 전류가 흐를 수 있는 구조의 수직형(Vertical type) 구조가 대표적이다. 또한, 고출력을 위한 고전류 환경에서 높은 열용량의 패키지 설계를 통해 열에 의한 LED 패키지의 불량 및 열화를 억제하고자 노력하고 있다. 이를 위해 열전도가 좋은 접착재료 및 몰딩재, 리드 프레임의 방출설계 등이 주요 이슈가 되며 이는 대형 디스플레이 및 조명 분야의 응용을 빠르게 앞당기고 있는 실정이다.
실시예는 외부에서 공급되는 캐리어가 소자 내부로의 균일한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있는 발광소자 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있는 발광소자 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 넓은 면적을 통한 열방출할 수 있는 발광소자 및 그 제조방법을 제공하고자 한다.
또한, 실시예는 대면적 칩의 소면적 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있는 발광소자 및 그 제조방법을 제공하고자 한다.
실시예에 따른 발광소자는 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층; 상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층; 및 상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;을 포함한다.
또한, 실시예에 따른 발광소자의 제조방법은 기판이 준비되는 단계; 상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계; 상기 제2 도전형 반도체층과 상기 활성층의 외곽부를 감싸는 제1 절연층 을 형성하는 단계; 및 상기 제1 도전형 반도체층의 외곽부에 제1 전극층을 형성하는 단계;를 포함한다.
또한, 실시예에 따른 발광소자는 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물; 상기 제2 도전형 반도체층과 상기 활성층의 일부가 제거되어 노출된 상기 제1 도전형 반도체층 상에 제1 전극; 상기 제1 도전형 반도체층, 상기 활성층의 외곽부에 형성된 제3 절연층; 및 상기 제2 도전형 반도체층의 상에 형성된 제2 전극층;을 포함한다.
또한, 실시예에 따른 발광소자의 제조방법은 기판이 준비되는 단계; 상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계; 상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 외곽부를 감싸는 제3 절연층을 형성하는 단계; 상기 제2 도전형 반도체층의 상측 둘레에 제2 전극층을 형성하는 단계; 상기 제2 도전형 반도체층 및 상기 활성층의 중심부를 일부 제거하여 상기 제1 도전형 반도체층을 노출하는 단계; 및 상기 노출된 제1 도전형 반도체층 중심부 상에 제1 전극을 형성하는 단계;를 포함한다.
또한, 실시예에 따른 발광소자의 제조방법은 기판이 준비되는 단계; 상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계; 상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제2 트렌치를 형성하는 단계; 상기 제2 도전형 반도체층, 상기 활성층의 중심부를 제거하여 상기 제2 트렌치보다 폭이 큰 제1 트렌치를 형성 하는 단계; 상기 제1 트렌치를 메우는 제4 절연층과 상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 외곽부를 감싸는 제3 절연층을 형성하는 단계; 상기 제2 도전형 반도체층의 상측 둘레에 제2 전극층을 형성하는 단계; 및 상기 제1 도전형 반도체층 중심부 상에 공통 제1 전극을 형성하는 단계;를 포함한다.
실시예에 따른 발광소자 및 그 제조방법에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다.
또한, 실시예는 칩 외곽에 형성된 전극을 통한 전류는 스프레딩(Spreading)이 훨씬 잘 일어나며 이를 통해 동작전압 감소 및 와이어 본딩(Wire-bonding )없이 부착 가능하므로 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있다.
또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
또한, 실시예는 솔더링(Soldering)을 통해 패키지와 칩 하단부을 접촉하여 열 방출을 개선함으로써 대면적 칩의 소면적 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아 래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
(제1 실시예)
도 1a 및 도 1b는 제1 실시예에 따른 발광소자의 단면도와 평면도이다. 도 1a은 도 1b의 I-I'선을 따른 수직 단면도이다.
제1 실시예에 따른 발광소자는 기판(110) 상에 순차적으로 형성된 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 포함하고, 상기 제2 도전형 반도체층(150)과 상기 활성층(140)의 외곽부를 감싸는 제1 절연층(171)을 구비하고, 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제1 전극층(135)을 포함할 수 있다.
실시예에서 상기 제1 전극층(135)은 상기 제1 전열층(171) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며 상기 제1 절연층(171) 상에 형성되지 않을 수도 있다.
또한, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 상에만 형성될 수 도 있다.
상기 제1 전극층(135)이 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 경우 유효 접촉면적으로 증대로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성을 개선할 수 있다.
제1 실시예에 따른 발광소자는 도 1a 및 도 1b와 같이 두 전극 중 N형 전극 형성방법을 제시하고 있는데, 제1 도전형 반도체층(130), 식각시 활성층(140), 제2 도전형 반도체층(150)의 외곽부를 일부 식각하고 제1 절연층(171)으로 패시베이션 한 후 상기 제1 도전형 반도체층(130) 상에 제1 전극층(135)으로 N형 전극을 형성시킴으로써 에피 내부로의 전류 주입을 균일하게 만들어줄 수 있다.
예를 들어, 식각되기 전의 LED 칩이 상면에서 볼 때 500㎛×500㎛인 정사각형의 칩인 경우, 정사각형의 각변으로 부터 내부로 약 25㎛~50㎛ 까지의 영역을 제거되는 외곽부로 볼 수 있으나 이에 한정되는 것은 아니다.
실시예에 따른 발광소자 및 그 제조방법에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다. 또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
제1 실시예에 따른 발광소자는 도 1a 및 도 1b와 같이 외곽에 제1 전극층(135)을 형성하여 N형 전극으로 구현한 구조이다.
제1 실시예는 외곽부의 제1 도전형 반도체층(130)이 드러나도록 식각하여 제 1 절연층(171), 예를 들어 패시베이션층(Passivation layer)으로 절연하고, 그 위에 제1 전극층(135)을 증착 후 연전도성이 우수한 재질의 패키지와 전부 또는 일부 솔더링(Soldering)을 할 수 있다. 예를 들어, 상기 패키지는 메탈 계열의 패키지 일 수 있으나 이에 한정되는 것은 아니다.
도 1a에는 전류의 흐름을 도식화하여 표시하였는데 상부 P형 전극(155)으로부터 외곽에 형성된 제1 전극층(135)인 N형 전극으로 전류가 흐르는 구조를 갖게 되어 보다 균일한 전류 퍼짐(Current Spreading)을 얻을 수 있다.
제1 실시예에 의하면 국부적인 발광의 문제점을 해소하고 그로 인한 전압 및 주입 전류에 불필요한 열소모 감소에도 이점을 가지게 된다.
제1 실시예와 같이 외곽에 N형 전극을 형성한 LED 구조의 칩은 열 전도성이 우수한 패키지와 솔더링(Soldering)을 통해 바닥 및 측면부 접촉이 가능하게 할 수 있는데 이를 위해 외곽의 N형 전극인 제1 전극층(135)은 발생된 빛을 반사시켜 외부로 추출가능케 하는 반사도가 높은 반사금속층으로 형성할 수 있으나 이에 한정되는 것은 아니다.
도 2는 제1 실시예에 따른 발광소자의 패키징된 단면도로서, 상기 도 1a와 같은 LED 칩 구조에 대해 패키징된 최종 단면구조를 나타낸 것인다.
칩 상부의 투명수지(260)와 같은 광추출 부를 제외하고 제1 전극층(135)과 패키지 금속 바디(210)가 솔더(Solder)(220)에 의해 접촉하여 하나의 N형 전극을 형성하고 있다.
칩 구동에 의한 전류의 흐름이 이 계면을 통해 흐를 수 있기 때문에 기존 2(two) 와이어 본딩(wire-bonding)에 의한 전류 주입보다 동작 전압을 감소시킬 수 있고 칩 내부 발광에 의해 발생되는 불필요 열적인 요소를 방출하는데도 효과적이다.
즉, 실시예에 의하면 칩 외곽에 형성된 전극을 통한 전류는 스프레딩(Spreading)이 훨씬 잘 일어나며 이를 통해 동작전압 감소 및 와이어 본딩(Wire-bonding )없이 부착 가능하므로 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있다.
또한, 열적인 부분에서의 개선은 실제 고출력 응용 디스플레이에서 패키지 수명에 주요 인자가 되기 때문에 신뢰성 측면에서 이점이 생기게 된다. 특히 수평형 구조에서 주로 사용되는 바닥부 기판(substrate)의 열전도성은 상대적으로 매우 낮으므로 발생된 열의 외부로의 효과적인 방출은 중요하다.
실시예에 의하면 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
또한, 실시예는 솔더링(Soldering)을 통해 패키지와 칩 하단부을 접촉하여 열 방출을 개선함으로써 대면적 칩의 소면적 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있다.
실시예는 상부에 형성된 P형 패드(250)는 패키지 표면에 절연체(230)로 전기적으로 분리된 패드를 형성하고, 와이어 본딩(wire-bonding)(255)을 실시하면 금속 패키지가 하나의 전극을 형성하고 상부 P형 패드(250)가 또 하나의 전극을 형성하게 된다.
이하, 3a 내지 3d를 참조하여 제1 실시예에 따른 발광소자의 제조공정을 설명한다.
우선, 도 3a와 같이 기판(110)이 준비된다. 상기 기판(110)은 사파이어(Al2O3) 단결정 기판일 수 있으나 이에 한정되는 것은 아니다. 상기 기판(110)에 대해 습식세척을 실시하여 표면의 불순물을 제거할 수 있다. 이후, 상기 기판(110) 상에 버퍼층(120)을 형성할 수 있다.
이후, 상기 버퍼층(120) 상에 제1 도전형 반도체층(130)을 형성한다. 예를 들어, 상기 제1 도전형 반도체층(130)은 화학증착방법(CVD) 혹은 분자선 에피택시 (MBE) 혹은 스퍼터링 혹은 수산화물 증기상 에피택시(HVPE) 등의 방법을 사용하여 형성할 수 있다. 또한, 상기 제1 도전형 반도체층(130)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2)및 실리콘(Si)와 같은 n 형 불순물을 포함하는 실란 가스(SiH4)가 주입되어 형성될 수 있다.
다음으로, 상기 제1 도전형 반도체층(130) 상에 활성층(140)을 형성한다. 상기 활성층(140)은 제1 도전형 반도체층(130)을 통해서 주입되는 전자와 제2 도전형 반도체층(150)을 통해서 주입되는 정공이 서로 만나서 활성층 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
상기 활성층(140)은 에너지 밴드가 서로 다른 질화물 반도체 박막층을 교대로 한 번 혹은 여러 번 적층하여 이루어지는 단일(Single) 및 다중(Multi) 양자 우물(Quantum-Well) 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot) 구조 를 가질 수 있다. 예를 들어, 상기 활성층(140)은 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 및 트리메틸 인듐 가스(TMIn)가 주입되어 InGaN/GaN 구조를 갖는 다중 양자우물구조가 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 활성층(140) 상에 제2 도전형 반도체층(150)을 형성한다. 예를 들어, 상기 제2 도전형 반도체층(150)은 챔버에 트리메틸 갈륨 가스(TMGa), 암모니아 가스(NH3), 질소 가스(N2), 수소 가스(H2) 및 마그네슘(Mg)과 같은 p 형 불순물을 포함하는 비세틸 사이클로 펜타디에닐 마그네슘(EtCp2Mg){Mg(C2H5C5H4)2}가 주입되어 형성될 수 있으나 이에 한정되는 것은 아니다.
이후, 상기 제2 도전형 반도체층(150) 상에 투명전극층(160)을 형성할 수 있다. 예를 들어, 상기 투명전극층(160)은 ITO(Indium-Tin-Oxide), IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 적어도 하나를 포함하며, 이러한 재료에 한정되는 않는다. 실시예는 투명전극층(160)을 형성하여 전기적인 전도성을 높이면서 광추출의 효율을 높일 수 있다.
또한, 제1 실시예에 의하면 투명전극층(160)을 통한 전류의 스프레딩(Spreading)이 고른 칩 상부 발광분포에 주요 역할을 하게 된다.
다음으로, 도 3b와 같이 상기 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부를 제거하여 상기 제1 도전형 반도체층(130) 을 노출한다. 예를 들어, 제1 패턴(미도시)을 형성하고, 이를 식각마스크로 하여 투명전극층(160), 제2 도전형 반도체층(150)과 활성층(140) 및 제1 도전형 반도체층(130) 외곽부를 제거하여 상기 제1 도전형 반도체층(130)을 노출시킬 수 있다. 상기 제1 패턴은 실리콘 질화물, 실리콘 산화물 또는 감광막 등일 수 있다. 이후, 상기 제1 패턴을 습식식각 또는 애싱(ashing) 공정 등에 의해 제거할 수 있다.
예를 들어, 식각되기 전의 LED 칩이 상면에서 볼 때 500㎛×500㎛인 정사각형의 칩인 경우, 정사각형의 각변으로 부터 내부로 약 25㎛~50㎛ 까지의 영역을 제거되는 외곽부로 볼 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 3c와 같이 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부를 감싸는 제1 절연층(171)을 형성한다. 예를 들어, 산화막, 질화막 등을 이용하여 표면 불안전 상태로 인한 누설전류 억제를 위해 드러난 에피 표면에 보호층(Passivation layer)인 제1 절연층(171)을 형성할 수 있다. 이러한 제1 절연층(171)은 이후 형성되는 제1 전극층(135)과 활성층(140), 제2 도전형 반도체층(150)간의 전기적으로 격리역할을 하게된다.
이후, 상기 제1 절연층(171)이 형성된 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부 및 상기 기판(110), 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제1 전극층(135)을 형성한다.
도 3c에서 상기 제1 전극층(135)은 상기 제1 전열층(171) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며 상기 제1 절연층(171) 상에 형성되지 않을 수도 있다.
또한, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 것으로 도시하였으나 이에 한정되는 것이 아니며, 상기 제1 전극층(135)은 상기 제1 도전형 반도체층(130) 상에만 형성될 수도 있다.
상기 제1 전극층(135)이 상기 제1 도전형 반도체층(130) 외에 기판(110), 버퍼층(120) 상에도 형성되는 경우 유효 접촉면적으로 증대로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성을 개선할 수 있다.
실시예에서 상기 제1 전극층(135)은 빛을 반사할 수 있는 금속으로 형성될 수 있다. 예를 들어, 제1 전극층(135)은 상기 활성층으로부터 방출되는 빛의 반사도가 우수한 Al, Ag, 혹은 Al이나 Ag를 포함하는 합금을 포함하는 금속층으로 이루어질 수 있다.
실시예에 따른 발광소자 및 그 제조방법에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 에지(edge)부 전극을 통한 스프레딩(Spreading) 효과를 증대시킬 수 있다.
다음으로, 도 3d와 같이 상기 투명전극층(160) 상에 제2 전극(155)을 형성할 수 있다.
실시예에 따른 발광소자 및 그 제조방법에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다.
또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
(제2 실시예)
도 4a 및 도 4b는 제2 실시예에 따른 발광소자의 단면도와 평면도이며, 도 4c는 제2 실시예에 따른 발광소자의 패키징된 단면도이다. 도 4a는 도 4b의 Ⅱ-Ⅱ'선을 따른 단면도이다.
제2 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있다. 이하, 제1 실시예와 차별되는 점에 대해서 주로 설명한다.
제2 실시예는 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130)을 복수의 영역으로 분리하는 제2 절연층(172)을 포함한다.
제2 실시예는 도 4a 및 도 4b와 같이 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
이하, 도 5a 내지 5c를 참조하여 제2 실시예에 따른 발광소자의 제조방법을 설명한다.
도 5a와 같이 기판(110) 상에 순차적으로 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 형성한다. 이때, 기판(110) 상에 버퍼층(120)이, 제2 도전형 반도체층(150) 상에 투명전극층(160)이 더 형성될 수 있다.
이후, 상기 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성 층(140)의 외곽부를 제거하여 상기 제1 도전형 반도체층(130)을 노출한다.
또한, 제2 실시예는 상기 투명전극층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130), 버퍼층(120)을 복수의 영역으로 분리하는 제2 트렌치(T2)를 형성한다.
다음으로, 도 5b와 같이 상기 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부와 상기 노출된 제1 도전형 반도체층(130)을 감싸는 제1 절연층(171)을 형성한다. 또한, 상기 제2 트렌치(T2)를 메우는 제2 절연층(172)을 형성한다. 이때, 상기 제1 트렌치(T1)와 상기 투명전극층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 노출된 제1 도전형 반도체층(130)을 감싸는 절연층(미도시)을 형성후 상기 투명전극층(160) 상측의 절연층을 제거함으로써 제1 절연층(171)과 제2 절연층(172)을 동시에 형성할수도 있다.
제2 실시예는 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
다음으로, 상기 제1 절연층(171)이 형성된 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부 및 상기 기판(110), 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제1 전극층(135)을 형성할 수 있다.
상기 제1 전극층(135)은 상기 제1 도전형 반도체층(172) 상에만 형성될 수 있다.
이후, 상기 복수의 분리된 제2 도전형 반도체층(150) 또는 투명전극층(160) 상에 공통 제2 전극(155a)을 형성할 수 있다. 예를 들어, 상기 공통 제2 전극(155a)은 복수로 분리된 제2 도전형 반도체층(150) 또는 투명전극층(160)을 모두 접할 수 있도록 형성될 수 있다.
이때, 상기 제1 전극층(135)과 상기 공통 제2 전극(155a)은 같은 물질로 동시에 형성될 수도 있다. 예를 들어, 상기 LED 칩을 둘러 싸도록 금속층을 형성한 후 공통 제2 전극(155a) 상측의 금속층은 남기고, 제1 절연층(171)을 노출하도록 금속층을 제거하면 제1 전극층(135)과 상기 공통 제2 전극(155a)은 동시에 형성될 수도 있다.
(제3 실시예)
도 6a 및 도 6b는 제3 실시예에 따른 발광소자의 단면도와 평면도이며, 도 6c는 제3 실시예에 따른 발광소자의 패키징된 단면도이다. 도 6a는 도 6b의 Ⅲ-Ⅲ'선을 따른 수직 단면도이다.
제3 실시예는 상기 제1 실시예의 기술적인 특징을 채용할 수 있으며, 이하 제1 실시예와 차별되는 점을 위주로 설명한다.
제3 실시예에 따른 발광소자는 기판(110) 상에 순차적으로 형성된 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150)을 구비하고, 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부가 일부 제거되어 노출된 제1 도전형 반도체층(130) 중심부 상에 형성된 제1 전극(133)을 구비하며, 상기 기판(110), 상기 제1 도전형 반도체층(130), 상기 활성층(140) 및 상기 제2 도전형 반도체층(150)의 외곽부를 감싸는 제3 절연층(173) 및 상기 제2 도전형 반도체층(150)의 상측 둘레에 제2 전극층(157)을 포함할 수 있다.
제3 실시예는 외곽에 P형 전극으로 사용할 제2 전극층(157)을 구현한 구조이며, 제2 도전형 반도체층(150)과 활성층(140) 중심부 식각을 통해 제1 도전형 반도체층(130) 중심부에 N형 전극(133) 형성을 형성한 예이다. 도 6c에서 N형 전극(133)은 N형 패드(235)와 와이어 본딩된다.
도 7a 내지 7d를 참조하여 제3 실시예에 따른 발광소자의 제조공정을 설명한다.
우선, 도 7a와 같이 기판(110) 상에 순차적으로 버퍼층(120), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150), 투명전극층(160)을 형성한다.
이후, 상기 기판(110), 상기 버퍼층(120), 상기 제1 도전형 반도체층(130), 상기 활성층(140), 상기 투명전극층(160) 및 상기 제2 도전형 반도체층(150)의 외곽부를 감싸는 제3 절연층(173)을 형성한다. 예를 들어, 산화막, 질화막 등으로 제3 절연층(173)인 패시베이션층을 형성함으로써 이후 형성되는 제2 전극층(157)과의 전기적인 격리 역할을 할 수 있다.
다음으로, 도 7b와 같이 상기 제2 도전형 반도체층(150)의 상측 둘레에 제2 전극층(157)을 형성한다. 이때, 상기 제2 전극층(157)은 상기 제3 절연층(173)도 감싸도록 형성될 수 있다. 상기 제2 전극층(157)은 상기 제1 전극층(135)과 같이 빛을 반사할 수 있는 금속으로 형성될 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 7c와 같이 제1 패턴(310)을 마스크로하여 상기 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하여 상기 제1 도전형 반도체층(130)을 노출한다. 예를 들어, 상기 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하는 제1 트렌치(T1)를 형성할 수 있다. 상기 제1 패턴(310)은 감광막 또는 산화막, 질화막 등의 유전막일 수 있다.
다음으로, 도 7d와 같이 상기 노출된 제1 도전형 반도체층(130) 상에 제1 전극(133)을 형성할 수 있다. 예를 들어, 상기 제1 패턴(310)을 잔존하는 상태에서 상기 제1 트렌치(T1)을 금속층으로 메우고, 이후 상기 제1 패턴(310)을 애싱(ashing) 또는 식각 등으로 제거하여 제1 도전형 반도체층(130) 상에 제1 전극(133)을 형성할 수 있다.
(제4 실시예)
도 8a 및 도 8b는 제4 실시예에 따른 발광소자의 단면도와 평면도이며, 도 8c는 제4 실시예에 따른 발광소자의 패키징된 단면도이다. 도 8a는 도 8b의 Ⅳ-Ⅳ'선을 따른 수직 단면도이다.
제4 실시예는 상기 제1 실시예 내지 제3 실시예의 기술적인 특징을 채용할 수 있다. 이하, 상기 실시예들과 차별되는 점을 중심으로 설명한다.
제4 실시예는 상기 투명전극층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130)을 복수의 영역으로 분리하는 제4 절연층(174)을 포함한다.
제4 실시예는 도 8a 및 도 8b와 같이 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
이하, 도 9a 내지 9d를 참조하여 제4 실시예에 따른 발광소자의 제조방법을 설명한다.
도 9a와 같이 기판(110) 상에 순차적으로 버퍼층(120), 제1 도전형 반도체층(130), 활성층(140), 제2 도전형 반도체층(150), 투명전극층(160)을 형성한다.
이후, 제2 패턴(320)을 마스크로 하여 상기 투명전극층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130), 버퍼층(120)을 복수의 영역으로 분리하는 제2 트렌치(T2)를 형성한다. 상기 제2 패턴(320)은 감광막 또는 유전체일 수 있다.
다음으로, 도 9b와 같이 상기 제2 패턴(320)을 제거하고, 제3 패턴(330)을 마스크로 형성하여 상기 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하여 상기 제1 도전형 반도체층(130)을 노출한다. 예를 들어, 상기 투명전극층(160), 상기 제2 도전형 반도체층(150) 및 상기 활성층(140)의 중심부를 일부 제거하는 제1 트렌치(T1)를 형성할 수 있다.
다음으로, 도 9c와 같이 상기 제3 패턴(330)을 애싱(ashing) 또는 식각 등으로 제거하고, 상기 제2 트렌치(T2)를 메우는 제4 절연층(174)을 형성하고, 상기 투 명전극층(160), 상기 제2 도전형 반도체층(150), 상기 활성층(140), 상기 제1 도전형 반도체층(130), 상기 버퍼층(120), 상기 기판(110)의 외곽부를 감싸는 제3 절연층(173)을 형성할 수 있다. 예를 들어, 상기 제3 패턴(330)을 제거한 상태의 칩 상에 절연층(미도시)을 형성하고, 상기 제1 트렌치(T1) 및 투명전극층(160) 상의 절연층을 제거하면 제4 절연층(174), 제3 절연층(173)을 동시에 형성할 수 있으나 이에 한정되는 것은 아니다.
다음으로, 도 9d와 같이 상기 제3 절연층(173)이 형성된 투명전극층(160), 제2 도전형 반도체층(150) 및 상기 활성층(140)의 외곽부 및 상기 기판(110), 상기 제1 도전형 반도체층(130)의 외곽부를 감싸는 제2 전극층(157)을 형성할 수 있다.
또한, 상기 노출된 제1 도전형 반도체층(130) 및 상기 제4 절연층(174) 상에 공통 제1 전극(133a)을 형성할 수 있다. 상기 공통 제1 전극(133a)은 복수로 분리된 제1 도전형 반도체층(130)에 모두 접하도록 공통 전극의 역할을 할 수 있다.
상기 제2 전극층(157)과 상기 공통 제1 전극(133a)은 동시에 형성될 수도 있다. 예를 들어, 상기 도 9c의 상태에서 칩 상을 감싸는 금속층(미도시)을 형성하고, 상기 제1 트렌치(T1)에 형성된 금속중 일부를 제거하여 제1 도전형 반도체층(130)과만 접촉하도록 금속층을 잔존하여 공통 제1 전극(133a)을 형성하고, 투명전극층(160) 상의 금속층의 일부를 제거하여 제2 전극층(157)을 동시에 형성할 수 있다.
제4 실시예는 정사각형 4분할로 에피층을 식각하여 분리한 형태로서 대형화를 위한 보다 큰 면적의 칩에 대해 전류의 흐름을 4분할된 영역으로 분산시켜 균일 도를 향상시키고, 국소적인 열 발생도 억제시킬 수 있다. 상기 4분할은 한정되는 것이 아니며 2분할, 3분할 등 복수의 영역으로 분리될 수 있다.
실시예에 따른 발광소자 및 그 제조방법에 의하면, 수평형(Lateral Type) 구조에서 두 전극 중 하나의 전극을 드러난 에피층 외곽에 형성함으로써 LED 칩 외곽부 전극을 통한 전류 퍼짐(Current Spreading) 효과를 증대시킬 수 있다.
또한, 실시예는 칩 외곽에 형성된 전극을 통한 전류는 스프레딩(Spreading)이 훨씬 잘 일어나며 이를 통해 동작전압 감소 및 와이어 본딩(Wire-bonding )없이 부착 가능하므로 원 와이어 본딩(one Wire-Bonding) 패키징을 제공할 수 있다.
또한, 실시예는 대면적의 경우 칩 분리 구조를 통해 전류 퍼짐(Current Spreading) 효과 증대가 가능하므로, 넓은 면적을 통한 열방출할 수 있다.
또한, 실시예는 솔더링(Soldering)을 통해 패키지와 칩 하단부을 접촉하여 열 방출을 개선함으로써 대면적 칩의 소면적 분리 구조로 전류 퍼짐(Current Spreading) 개선 및 열적인 특성 개선할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1a 및 도 1b는 제1 실시예에 따른 발광소자의 단면도와 평면도.
도 2는 제1 실시예에 따른 발광소자의 패키징된 단면도.
도 3a 내지 3d는 제1 실시예에 따른 발광소자의 제조공정 단면도.
도 4a 및 도 4b는 제2 실시예에 따른 발광소자의 단면도와 평면도.
도 4c는 제2 실시예에 따른 발광소자의 패키징된 단면도.
도 5a 내지 5c는 제2 실시예에 따른 발광소자의 제조공정 단면도.
도 6a 및 도 6b는 제3 실시예에 따른 발광소자의 단면도와 평면도.
도 6c는 제3 실시예에 따른 발광소자의 패키징된 단면도.
도 7a 내지 7d는 제3 실시예에 따른 발광소자의 제조공정 단면도.
도 8a 및 도 8b는 제4 실시예에 따른 발광소자의 단면도와 평면도.
도 8c는 제4 실시예에 따른 발광소자의 패키징된 단면도.
도 9a 내지 9d는 제4 실시예에 따른 발광소자의 제조공정 단면도.

Claims (20)

  1. 기판 상에 순차적으로 형성된 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층;
    상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층;
    상기 제1 도전형 반도체층의 외곽부에 형성된 제1 전극층;
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제2 절연층; 및
    상기 복수의 분리된 제2 도전형 반도체층 상에 공통 제2 전극;을 포함하는 발광소자.
  2. 제1 항에 있어서,
    상기 제1 전극층은
    상기 제1 절연층, 상기 기판 중 적어도 하나의 일부분까지 연장되어 형성되는 발광소자.
  3. 삭제
  4. 삭제
  5. 기판이 준비되는 단계;
    상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계;
    상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 제거하는 단계;
    상기 외곽부 제거에 따라 노출되는 상기 제2 도전형 반도체층과 상기 활성층의 측면을 감싸는 제1 절연층을 형성하는 단계; 및
    상기 제1 도전형 반도체층의 외곽부에 제1 전극층을 형성하는 단계;를 포함하는 발광소자의 제조방법.
  6. 삭제
  7. 기판이 준비되는 단계;
    상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계;
    상기 제2 도전형 반도체층과 상기 활성층의 외곽부를 감싸는 제1 절연층을 형성하는 단계;
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제2 절연층을 형성하는 단계;
    상기 제1 도전형 반도체층의 외곽부에 제1 전극층을 형성하는 단계; 및
    상기 복수의 분리된 제2 도전형 반도체층 상에 공통 제2 전극을 형성하는 단계;를 포함하는 발광소자의 제조방법.
  8. 제7 항에 있어서,
    상기 제2 절연층을 형성하는 단계는,
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제2 트렌치를 형성하는 단계; 및
    상기 제2 트렌치를 메우는 제2 절연층을 형성하는 단계;를 포함하는 발광소자의 제조방법.
  9. 제8 항에 있어서,
    상기 제2 트렌치를 메우는 제2 절연층을 형성하는 단계는
    상기 제2 도전형 반도체층 및 상기 활성층의 외곽부를 감싸는 제1 절연층을 형성하는 단계와 동시에 진행되는 발광소자의 제조방법.
  10. 삭제
  11. 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 포함하는 발광구조물;
    상기 제2 도전형 반도체층과 상기 활성층의 일부가 제거되어 노출된 상기 제1 도전형 반도체층 상에 제1 전극;
    상기 제1 도전형 반도체층, 상기 활성층의 외곽부에 형성된 제3 절연층; 및
    상기 제2 도전형 반도체층의 상에 형성된 제2 전극층;을 포함하는 발광소자.
  12. 제11 항에 있어서,
    상기 제2 전극층은
    상기 제3 절연층 일부를 감싸는 발광소자.
  13. 제11 항에 있어서,
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제4 절연층을 포함하는 발광소자.
  14. 제13 항에 있어서,
    상기 제1 전극은 상기 복수로 분리된 제1 도전형 반도체층 상에 공통 제1 전극으로 형성되는 발광소자.
  15. 제11 항에 있어서,
    상기 제2 전극층은 반사전극층, 투명전극층 중 적어도 하나를 포함하는 발광소자.
  16. 기판이 준비되는 단계;
    상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계;
    상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 외곽부를 감싸는 제3 절연층을 형성하는 단계;
    상기 제2 도전형 반도체층의 상측 둘레에 제2 전극층을 형성하는 단계;
    상기 제2 도전형 반도체층 및 상기 활성층의 중심부를 일부 제거하여 상기 제1 도전형 반도체층을 노출하는 단계; 및
    상기 노출된 제1 도전형 반도체층 중심부 상에 제1 전극을 형성하는 단계;를 포함하는 발광소자의 제조방법.
  17. 기판이 준비되는 단계;
    상기 기판 상에 순차적으로 제1 도전형 반도체층, 활성층, 제2 도전형 반도체층을 형성하는 단계;
    상기 제2 도전형 반도체층, 상기 활성층, 상기 제1 도전형 반도체층을 복수의 영역으로 분리하는 제2 트렌치를 형성하는 단계;
    상기 제2 도전형 반도체층, 상기 활성층의 중심부를 제거하여 상기 제2 트렌치보다 폭이 큰 제1 트렌치를 형성하는 단계;
    상기 제1 트렌치를 메우는 제4 절연층과 상기 기판, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층의 외곽부를 감싸는 제3 절연층을 형성하는 단계;
    상기 제2 도전형 반도체층의 상측 둘레에 제2 전극층을 형성하는 단계; 및
    상기 제1 도전형 반도체층 중심부 상에 공통 제1 전극을 형성하는 단계;를 포함하는 발광소자의 제조방법.
  18. 제16 항 또는 제17 항에 있어서,
    상기 제2 전극층을 형성하는 단계는
    상기 제3 절연층도 감싸는 발광소자의 제조방법.
  19. 제17 항에 있어서,
    상기 제2 전극층을 형성하는 단계와 상기 공통 제1 전극을 형성하는 단계는 동시에 진행되는 발광소자의 제조방법.
  20. 제16 항 또는 제17 항에 있어서,
    상기 제2 전극층을 형성하는 단계는 빛을 반사할 수 있는 금속으로 형성하며,
    상기 제2 도전형 반도체층 상에 투명전극층을 형성하는 단계를 포함하는 발광소자의 제조방법.
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