KR100947458B1 - 반도체 소자의 인덕터 제조 방법 - Google Patents
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Abstract
본 발명은 RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터 제조 방법에 관한 것으로, 기판 상에 배리어 금속층, 포지티브 포토레지스트층, 유기 버텀-반사방지층, 네거티브 포토레지스트층을 순차적으로 형성하고, 유기 버텀-반사방지층을 노광 방지층으로 이용하여 네거티브 포토레지스트층에 트렌치를 형성하고, 포지티브 포토레지스트층에 비아홀을 형성하여 다마신 패턴을 형성하고, 다마신 패턴 내에 구리 인덕터를 형성하므로, 라인 부분인 트렌치의 두께와 콘택 부분인 비아홀의 두께를 균일하게 조절할 수 있을 뿐만 아니라 높이 조절이 용이하여 고품질의 인덕터를 제조할 수 있다.
인덕터, 구리 인덕터, 고품질 인덕터, 포토레지스트층
Description
도 1a 내지 도 1h는 종래의 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 11: 배리어 금속층
12: 포지티브 포토레지스트층 13: 제 1 노광영역
14: 제 2 노광영역 15: 트렌치
16: 비아홀 156: 다마신 패턴
17: 구리 시드층 18: 구리 인덕터
19: 절연층 20: 기판
21: 배리어 금속층 22: 포지티브 포토레지스트층
23: 유기 버텀-반사방지층 24: 네거티브 포토레지스트층
25: 트렌치 26:비아홀
256: 다마신 패턴 27: 구리 시드층
28: 구리 인덕터 29: 절연층
본 발명은 반도체 소자의 인덕터 제조 방법에 관한 것으로, 특히 RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자(passive device)인 인덕터(inductor)의 라인 부분 및 콘택 부분의 두께를 균일하게 하면서 높이를 용이하게 조절할 수 있게하여 고품질 인덕터(high Q inductor)를 제조 가능하게 하는 반도체 소자의 인덕터 제조 방법에 관한 것이다.
RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자인 인덕터는 소자의 고집적화에 따라 다마신(damascene) 공정을 적용하여 형성하고 있으며, 고품질의 인덕터가 요구되고 있다.
도 1a 내지 도 1h는 종래 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 소자를 구성하는 소정의 하부 구조가 형성된 기판(10) 상부에 배리어 금속층(barrier metal layer; 11)을 형성하고, 배리어 금 속층(11) 상에 포지티브 포토레지스트층(12)을 형성한다.
도 1b를 참조하면, 포지티브 포토레지스트층(12)의 일부분을 일정 두께로 1차 노광하여 인덕터의 라인이 형성될 부분에 제 1 노광영역(13)을 형성한다. 제 1 노광영역(13)의 하부는 일정 두께 노광되지 않고 남아있다.
도 1c를 참조하면, 제 1 노광영역(13) 하부의 노광되지 않은 포지티브 포토레지스트층(12)의 부분을 2차 노광하여 인덕터의 콘택이 형성될 부분에 제 2 노광영역(14)을 형성한다.
도 1d를 참조하면, 제 1 및 제 2 노광영역(13)을 현상(development)하여 인덕터의 라인이 형성될 트렌치(15)와 인덕터의 콘택이 형성될 비아홀(16)이 형성된다. 트렌치(15) 및 비아홀(16)을 다마신 패턴(156)이라 칭한다.
도 1e를 참조하면, 비아홀(16) 저면을 이루는 배리어 금속층(11)을 제거하여 기판(10)을 노출시켜 다마신 패턴(156)을 완성하고, 다마신 패턴(156)을 포함한 포지티브 포토레지스트층(12)의 표면을 따라 구리 시드층(17)을 형성한다.
도 1f를 참조하면, 구리 시드층(17)을 화학적 기계적 연마 공정으로 연마하여 다마신 패턴(156) 내에만 구리 시드층(17) 남긴다.
도 1g를 참조하면, 전기도금법으로 구리 시드층(17)이 있는 다마신 패턴(156) 내에 구리 인덕터(18)를 형성한다.
도 1h를 참조하면, 포지티브 포토레지스트층(12)을 제거하고, 구리 인덕터(18)를 보호하기 위한 절연층(19)을 형성한다.
최근 반도체 소자가 고집적화 및 고기능화 되어감에 따라 고품질의 인덕터 소자를 구현하기 위해 인덕터의 재료로 구리(Cu)가 널리 사용되고 있고, 구리의 사용을 용이하게 하기 위하여 다마신 공정이 병행되고 있다. 구리 인덕터의 원하는 특성 요인(quality factor)을 얻기 위해서는 수 ㎛ 두께의 구리 라인(Cu line)을 필요로 한다. 상기한 종래 방법은 포지티브 포토레지스트층을 이용하여 빛을 조사하는 시간으로 포토레지스트층이 현상되는 깊이를 조절하므로 최종적으로 형성되는 인덕터의 라인의 두께를 조절한다. 그러나 이러한 방법으로는 정확하고 균일한 라인 두께를 조절하는데 어려움이 있다. 그 이유는 공정 진행 당시 포토레지스트의 조성, 사용 포토레지스트 현상액(PR developer)의 성분이나 조성, 사용 공정 조건, 조사되는 빛의 강도 및 시간 등 여러가지 외부 환경에 의해 현상되는 포토레지스트의 양이 불균일하기 때문이다.
따라서, 본 발명은 인덕터의 라인 부분 및 콘택 부분의 두께를 균일하게 하면서 높이를 용이하게 조절할 수 있게하여 고품질 인덕터(high Q inductor)를 제조 가능하게 하는 반도체 소자의 인덕터 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조 방법은 기판 상부에 배리어 금속층, 제 1 포토레지스트층, 노광/현상 반사 방지층 및 제 2 포토레지스트층을 순차적으로 형성하는 단계; 상기 제 2 포토레지스트층의 일부분을 노광 및 현상하여 트렌치를 형성하는 단계; 상기 트렌치 저면의 상기 노광/현상 방지층을 제거하는 단계; 상기 트렌치의 저면에 노출된 상기 제 1 포토레지스트층의 일부분을 노광 및 현상하여 비아홀을 형성하고, 상기 비아홀 저면의 상기 배리어 금속층을 제거하여 다마신 패턴을 형성하는 단계; 및 상기 다마신 패턴 내에 구리 인덕터를 형성하고, 상기 제 2 포토레지스트층, 상기 노광/현상 방지층 및 상기 제 1 포토레지스트층을 제거하는 단계를 포함한다.
상기에서, 상기 제 1 포토레지스트층은 포지티브 포토레지스트층이고, 상기 제 2 포토레지스트층은 네거티브 포토레지스트층이거나, 상기 제 1 포토레지스트층은 네거티브 포토레지스트층이고, 상기 제 2 포토레지스트층은 포지티브 포토레지스트층이다. 상기 노광/현상 방지층은 유기 버텀-반사방지층이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 반도체 소자의 인덕터 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 소자를 구성하는 소정의 하부 구조가 형성된 기판(20) 상부에 배리어 금속층(21)을 형성한다. 배리어 금속층(21) 상에 포지티브 포토레지스트층(22), 유기 버텀-반사방지층(23), 네거티브 포토레지스트층(24)을 순차적으로 형성한다.
도 2b를 참조하면, 네거티브 포토레지스트층(24)의 일부분을 노광 및 현상하여 인덕터의 라인 부분인 트렌치(25)를 형성한다. 노광 및 현상 공정시 유기 버텀-반사방지층(23)은 노광 및 현상 방지 역할을 하여 하부층인 포지티브 포토레지스트층(22)을 보호한다.
도 2c를 참조하면, 트렌치(25)의 저면에 노출된 유기 버텀-반사방지층(23)을 제거한다.
도 2d를 참조하면, 트렌치(25)의 저면에 노출된 포지티브 포토레지스트층(22)의 일부분을 노광 및 현상하여 인덕터의 콘택 부분인 비아홀(26)을 형성하고, 이로 인하여 트렌치(25) 및 비아홀(26)로 이루어진 다마신 패턴(256)이 형성된다.
도 2e를 참조하면, 비아홀(26) 저면을 이루는 배리어 금속층(21)을 제거하여 기판(20)을 노출시킨 후, 다마신 패턴(256)을 포함한 전체 구조 상부의 표면을 따라 구리 시드층(27)을 형성한다.
도 2f를 참조하면, 구리 시드층(27)을 화학적 기계적 연마 공정으로 연마하여 다마신 패턴(256) 내에만 구리 시드층(27) 남긴다.
도 2g를 참조하면, 전기도금법으로 구리 시드층(27)이 있는 다마신 패턴(256) 내에 구리를 도금하여 인덕터(28)를 형성한다.
도 2h를 참조하면, 네거티브 포토레지스트층(24), 유기 버텀-반사방지층(23) 및 포지티브 포토레지스트층(22)을 제거하고, 구리 인덕터(28)를 보호하기 위한 절연층(29)을 형성한다.
상기한 본 발명의 실시예는 인덕터의 콘택을 위한 비아홀(26) 형성부인 포지티브 포토레지스트층(22), 노광/현상 방지 역할을 하는 유기 버텀-반사방지층(23), 인덕터의 라인을 위한 트렌치(25) 형성부인 네거티브 포토레지스트층(24)을 순차적으로 쌓아 올린뒤 네거티브 포토레지스트층(24) 상에 인덕터의 라인이 형성될 부위를 제외한 곳에 빛을 조사한다. 빛을 조사한 후 네거티브 포토레지스트층(24)을 현상하여 인덕터의 라인을 구현한다. 이때 네거티브 포토레지스트층(24)과 포지티브 포토레지스트층(22) 사이의 유기 버텀-반사방지층(23)은 네거티브 포토레지스트층(24)에 빛을 조사하거나 현상할 때 포지티브 포토레지스트층(22)이 손상되는 것을 방지해 주는 역할을 한다. 네거티브 포토레지스트층(24)의 현상이 끝나면 유기 버텀-반사방지층(23)을 식각 공정을 통해 제거한다. 유기 버텀-반사방지층(23)을 제거한 후 비아홀이 형성될 부위에 들어난 포지티브 포토레지스트층(22)에 다시 빛을 조사하여 이 부분을 현상하므로 비아홀(26)이 형성된다. 이러한 공정을 통해 네거티브 포토레지스트층(24)의 두께 만큼의 깊이로 인덕터의 라인이 형성될 트렌치(25)를 형성할 수 있고, 포지티브 포토레지스트층(22)의 두께 만큼의 깊이로 인덕터의 콘택이 형성될 비아홀(26)을 형성할 수 있다. 이와 같이, 네거티브 포토레지스트층(24)과 포지티브 포토레지스트층(22)의 두께로 인덕터의 라인과 인덕터의 콘택의 두께를 조절하므로서 정확하면서도 균일한 인덕터를 얻을 수 있다.
한편, 상기한 본 발명의 실시예에서는 포지티브 포토레지스트층을 먼저 형성하고 네거티브 포토레지스트층을 후에 형성하여 인덕터를 제조하였으나, 그 순서를 바꾸어 인덕터를 제조할 수 있다.
상술한 바와 같이, 본 발명은 RFCMOS, Bipolor/SiGe, BiCMOS 반도체 소자에서 수동 소자(passive device)인 인덕터(inductor)의 배선 부분인 트렌치의 두께와 콘택 부분인 비아홀의 두께를 균일하게 조절할 수 있을 뿐만 아니라 높이 조절을 용이하게 할 수 있어, 균일한 두께로 수 내지 수십 ㎛의 높이를 갖는 고품질 인덕터(high Q inductor)를 제조 가능하게 하여, 소자의 신뢰성 및 고집적화를 실현할 수 있다.
Claims (5)
- 기판 상부에 배리어 금속층, 제 1 포토레지스트층, 노광/현상 반사방지층 및 제 2 포토레지스트층을 순차적으로 형성하는 단계;상기 제 2 포토레지스트층의 일부분을 노광 및 현상하여 트렌치를 형성하는 단계;상기 트렌치 저면의 상기 노광/현상 방지층을 제거하는 단계;상기 트렌치의 저면에 노출된 상기 제 1 포토레지스트층의 일부분을 노광 및 현상하여 비아홀을 형성하고, 상기 비아홀 저면의 상기 배리어 금속층을 제거하여 다마신 패턴을 형성하는 단계; 및상기 다마신 패턴 내에 구리 인덕터를 형성하고, 상기 제 2 포토레지스트층, 상기 노광/현상 방지층 및 상기 제 1 포토레지스트층을 제거하는 단계를 포함하는 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 제 1 포토레지스트층은 포지티브 포토레지스트층이고, 상기 제 2 포토레지스트층은 네거티브 포토레지스트층인 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 제 1 포토레지스트층은 네거티브 포토레지스트층이고, 상기 제 2 포토레지스트층은 포지티브 포토레지스트층인 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 노광/현상 방지층은 유기 버텀-반사방지층인 반도체 소자의 인덕터 제조 방법.
- 제 1 항에 있어서,상기 구리 인덕터는,상기 다마신 패턴을 포함한 전체 구조 상부의 표면을 따라 구리 시드층을 형성하는 단계;상기 구리 시드층을 화학적 기계적 연마 공정으로 연마하여 상기 다마신 패턴 내에만 상기 구리 시드층 남기는 단계; 및전기도금법으로 상기 구리 시드층이 있는 상기 다마신 패턴 내에 구리를 도금하는 단계를 포함하는 반도체 소자의 인덕터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| KR1020030049320A KR100947458B1 (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자의 인덕터 제조 방법 |
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|---|---|
| KR20050009571A KR20050009571A (ko) | 2005-01-25 |
| KR100947458B1 true KR100947458B1 (ko) | 2010-03-11 |
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|---|---|---|---|
| KR1020030049320A KR100947458B1 (ko) | 2003-07-18 | 2003-07-18 | 반도체 소자의 인덕터 제조 방법 |
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| Country | Link |
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| KR (1) | KR100947458B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120082826A (ko) * | 2011-01-14 | 2012-07-24 | 신에쓰 가가꾸 고교 가부시끼가이샤 | 패턴 형성 방법 및 이것에 이용하는 레지스트 조성물 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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