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KR100911229B1 - 반도체 기억 장치 - Google Patents

반도체 기억 장치 Download PDF

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KR100911229B1
KR100911229B1 KR1020030062103A KR20030062103A KR100911229B1 KR 100911229 B1 KR100911229 B1 KR 100911229B1 KR 1020030062103 A KR1020030062103 A KR 1020030062103A KR 20030062103 A KR20030062103 A KR 20030062103A KR 100911229 B1 KR100911229 B1 KR 100911229B1
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bit line
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야마다신이치
마츠미야마사토
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 더미셀 방식의 반도체 기억 장치에 있어서, 액세스 간격에 상관없이 안정된 판독 동작을 가능하게 하는 것을 목적으로 한다. 반도체 기억 장치는 각각이 제1 비트선과 제2 비트선을 포함하는 복수의 비트선 쌍과, 제1 비트선에 접속되어 커패시터에 전하를 축적하는 복수의 메모리셀과, 제2 비트선에 접속되어 소정의 전위가 기록되는 더미셀과, 제1 비트선과 제2 비트선 간의 전위차를 증폭하는 센스 앰프와, 더미셀에 일정 기간만 소정의 전위를 기록하는 제어 회로를 포함하는 것을 특징으로 한다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE BASED ON DUMMY-CELL METHOD}
도 1은 더미셀 방식의 메모리셀 주변의 구성을 도시하는 도면.
도 2는 더미셀 방식에 따른 데이터 판독을 설명하는 도면.
도 3은 본 발명에 따른 더미셀의 프리차지 원리를 설명하기 위한 도면.
도 4는 본 발명에 따른 반도체 기억 장치의 제1 실시예를 도시하는 도면.
도 5는 더미셀 리프레시 타이머의 일반적인 구성을 도시하는 도면.
도 6은 액세스 상태에 따라 신호 EN을 차단하는 회로의 일례를 도시하는 도면.
도 7은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 도시하는 도면.
도 8은 리프레시 타이머의 일례를 도시하는 도면.
도 9는 본 발명에 따른 반도체 기억 장치의 제3 실시예를 도시하는 도면.
도 10은 어드레스 카운터의 회로 구성의 일례를 도시하는 도면.
도 11은 어드레스 카운터의 회로 구성의 다른 일례를 도시하는 도면.
도 12는 메모리셀 어레이의 블록 구조를 도시하는 도면.
도 13은 워드선, 더미 워드선, 더미셀 프리차지선 및 센스 앰프를 제어하는 신호를 생성하는 회로를 도시하는 도면.
도 14는 도 13의 회로의 동작을 설명하기 위한 신호 타이밍도.
〈도면의 주요 부분에 대한 부호의 설명〉
21 : 커맨드 래치 회로
22 : 타이밍 제어 회로
23 : 메모리 코어 제어 회로
24 : 어드레스 래치 회로
25 : 어드레스 제어 회로
26 : 어드레스 선택 회로
27 : X 디코더
28 : Y 디코더
29 : 메모리셀 어레이
30 : I/O 제어 회로
31 : 메모리셀 리프레시 타이머
32 : 더미셀 리프레시 타이머
33 : 메모리셀 어드레스 카운터
34 : 더미셀 어드레스 카운터
본 발명은 반도체 기억 장치에 관한 것으로, 상세하게는 더미셀 방식의 반도 체 기억 장치에 관한 것이다.
DRAM(Dynamic Random Access Memory)에서는, 통상 비트선 쌍을 전원 전위와 접지 전위의 중간 전위로 프리차지한 후에, 데이터를 한쪽 비트선으로 판독하며, 한 쌍의 비트선 사이에 생기는 전위차를 센스 앰프로 증폭하여 데이터를 판독한다. 그러나 최근, 전원 전압의 저전압화가 진행됨에 따라 전원 전위와 접지 전위의 중간 전위를 안정하게 발생시키는 것이 곤란해짐에 따라, 비트선의 프리차지 전위를 접지 전위나 전원 전위로 하는 기술이 알려져 있다. 이 경우에 데이터를 판독하는 방법으로서, 더미셀 방식이 있다.
도 1은 더미셀 방식의 메모리셀 주변의 구성을 도시하는 도면이다.
도 1의 구성에 있어서, 센스 앰프(11)에는 한 쌍의 비트선(BL, /BL)이 접속되고, 센스 앰프(11)의 증폭 기능에 의해 비트선(BL, /BL)에 나타나는 전위차를 증폭하여 유지한다. 비트선(BL, /BL)의 각각에는 복수의 메모리셀이 접속되어 있고, 각 메모리셀은 워드선 전위에 의해 구동되는 트랜지스터(12)와 데이터를 전하량으로서 기억하는 메모리셀 커패시터(13)를 포함한다. 워드선 wl00 내지 wl(n)은 각 워드 어드레스에 대응한다. 또한, 비트선(BL, /BL)의 각각에는 더미셀이 하나씩 접속되어 있다. 더미셀은 더미 워드선에 의해 구동되는 트랜지스터(14), 데이터를 전하량으로서 기억하는 더미셀 커패시터(15), 및 더미셀 커패시터(15)를 프리차지하는 트랜지스터(16)를 포함한다. 트랜지스터(16)가 더미셀 프리차지선(dcp)에 의해 도통되면, 전위 vdc가 더미셀 커패시터(15)에 공급된다.
도 2는 더미셀 방식에 따른 데이터 판독을 설명하는 도면이다.
비트선 bl(비트선 BL 및 /BL을 함께 나타내고 있음)은, 예컨대 전원 전위에 프리차지되어 있다. 우선 t1의 타이밍에 더미셀 프리차지선(dcp)을 하이(HIGH)로 하여 더미셀 커패시터(15)를 전위 vdc로부터 분리하고, 더미셀의 데이터 기억 노드의 프리차지를 종료한다. 다음에 t2의 타이밍에 더미 워드선(dwl)을 활성화[로우(LOW)로 변화]시킴으로써 더미셀 커패시터(15)의 전위에 따라 한쪽 비트선의 전위를 변화시킨다. t3의 타이밍에 워드선(wl)을 활성화[로우(LOW)로 변화]시키고, 메모리셀 커패시터(13)의 전위에 따라 다른 한쪽 비트선의 전위를 변화시킨다. 타이밍 t2와 t3의 전후 관계는 역전하여도 상관없고 동시라도 좋다. 센스 앰프(11)에 의해, 이 비트선간의 미소한 차전위를 증폭하여 판독한다.
비트선은 전원 전위에 프리차지되기 때문에, 하이(HIGH) 데이터가 판독되는 경우에는, 데이터가 판독되는 비트선에는 전위 변화가 생기지 않는다. 이러한 경우에도 데이터 판독을 가능하게 하기 위해서, 더미셀에 의해 다른 한쪽 비트선의 전위를 약간 강하시키고, 이 차전위를 증폭함으로써 데이터를 판독한다. 따라서, 더미셀에 의한 비트선의 전위 강하량은 하이(HIGH) 데이터를 판독하는 경우에 전원 전위와의 차가 충분하며, 또한 로우(LOW) 데이터를 판독의 경우에 로우(LOW) 데이터에 의한 다른 쪽 비트선의 전위 강하보다 충분히 작을 필요가 있다. 더미셀 커패시터는 메모리셀 커패시터보다 작게 설정되어 있고, 메모리셀과 더미셀 양쪽에 동일한 전위의 데이터가 기록되었던 경우라도, 차전압을 얻을 수 있다.
DRAM에 있어서, 메모리셀 커패시터에 기억된 데이터는 시간과 함께 감쇠되기 때문에, 기억 데이터를 유지하기 위해서는 수시로 재기록 동작(리프레시 동작) 을 실행할 필요가 있다. 더미셀에 대해서는, t4의 타이밍에 더미 워드선(dwl)을 비활성화하여 더미셀을 비트선으로부터 분리하고, 그 후 t5의 타이밍에 더미셀 프리차지선(dcp)을 활성화[로우(LOW)로 변화]시킴으로써 설정 전위 vdc의 기록을 실행한다. 이것을 더미셀의 프리차지라고 부른다.
종래, 더미셀의 프리차지에 대해서는, 해당 셀 블록에 액세스가 되지 않는 기간 동안, 항상 트랜지스터(16)를 활성화시켜, 데이터 기억 노드에 대한 설정 전위를 기록하고 있었다. 이것은, 더미셀 커패시터가 작고 축적 전하가 감쇠되는 속도가 빠르기 때문에, 액세스가 없는 기간에는 항상 설정 전위를 인가하는 것이 바람직하다고 생각하였기 때문이다.
그러나, 비트선에 대한 액세스 간격이 짧아짐에 따라, 더미셀의 프리차지 시간이 짧아지고, 더미셀을 완전히 설정 전위로 설정하는 것이 곤란해진다. 그 반대로 액세스 간격이 충분히 긴 경우에는, 충분한 프리차지 시간을 얻을 수 있기 때문에, 더미셀의 데이터 기억 노드를 대략 설정 전위로 설정할 수 있다. 이와 같이, 비트선에 대한 액세스의 간격에 따라 더미셀의 실제 전위가 달라지는 결과가 된다. 그 때문에, 액세스 간격의 차이에 따라 판독 동작시의 기준 전위가 변화되어 버리고, 판독 마진이 저하된다고 하는 문제가 생긴다.
이상을 감안하여 본 발명은 더미셀 방식의 반도체 기억 장치에 있어서, 액세스 간격에 상관없이 안정된 판독 동작을 가능하게 하는 것을 목적으로 한다.
[관련된 특허문헌 1]
일본 특허 공개 평성 제5-28762호
[관련된 특허 문헌 2]
일본 특허 공개 평성 제11-238387
본 발명에 따른 반도체 기억 장치는 각각이 제1 비트선과 제2 비트선을 포함하는 복수의 비트선 쌍과, 상기 제1 비트선에 접속되어 커패시터에 전하를 축적하는 복수의 메모리셀과, 상기 제2 비트선에 접속되어 소정의 전위가 기록되는 더미셀과, 상기 제1 비트선과 상기 제2 비트선 사이의 전위차를 증폭하는 센스 앰프와, 상기 더미셀에 일정 기간만큼 상기 소정 전위를 기록하는 제어 회로를 포함하는 것을 특징으로 한다.
상기 반도체 기억 장치에 있어서, 더미셀의 프리차지를 소정 시간 후에 종료하도록 하였기 때문에, 액세스 간격의 장단에 따라 더미셀의 프리차지 실행 시간이 변화되는 일은 없다. 따라서, 액세스 간격에 상관없이 안정된 판독 동작을 실현할 수 있다.
이하에, 본 발명의 원리 및 실시예를 첨부의 도면을 이용하여 상세히 설명한다.
도 3은 본 발명에 따른 더미셀의 프리차지의 원리를 설명하기 위한 도면이다.
도 2의 종래의 판독 동작의 타이밍도에 있어서, 액세스 동작이 개시되어 더미 워드선(dwl)이 활성화되는 t2의 타이밍 직전의 타이밍 t1까지, 더미셀 프리차지 선(dcp)이 활성화되고, 더미셀의 프리차지가 행해진다. 또한, 더미 워드선(dwl)이 비활성화되는 t4의 타이밍 직후의 타이밍 t5에, 더미셀 프리차지선(dcp)이 활성화되어 더미셀의 프리차지가 개시된다. 그 후, 다음 번 액세스가 실행될 때까지 더미셀의 프리차지는 계속된다.
그것에 대하여 도 3의 본 발명에 따른 더미 프리차지 동작에서는, 더미셀의 프리차지를 개시한 후, 소정의 시간이 경과한 타이밍 t7의 시점에서, 더미셀 프리차지선(dcp)을 비활성화하여 더미셀의 프리차지를 종료한다. 이와 같이 본 발명에서는, 더미셀의 프리차지를 소정 시간 후에 종료하도록 하였기 때문에, 액세스 간격의 장단에 따라, 더미셀의 프리차지 실행 시간이 변화되는 일은 없다. 또한, 도 3의 동작 타이밍은 판독 동작의 경우와 메모리셀의 프리차지 동작의 경우에 동일하다.
또한, 본 발명에 있어서, 도 3에 도시하는 바와 같이 더미셀의 프리차지를 메모리셀의 프리차지와 함께 하거나, 더미셀의 프리차지와 메모리셀의 프리차지를 별개로 하여도 좋다.
도 4는 본 발명에 따른 반도체 기억 장치의 제1 실시예를 도시하는 도면이다.
도 4의 반도체 기억 장치(20)는 커맨드 래치 회로(21), 타이밍 제어 회로(22), 메모리 코어 제어 회로(23), 어드레스 래치 회로(24), 어드레스 제어 회로(25), 어드레스 선택 회로(26), X 디코더(27), Y 디코더(28), 메모리셀 어레이(29), I/O 제어 회로(30), 메모리셀 리프레시 타이머(31), 더미셀 리프레시 타이머(32), 메모리셀 어드레스 카운터(33) 및 더미셀 어드레스 카운터(34)를 포함한다.
커맨드 래치 회로(21)는 외부로부터 커맨드를 수신하여 래치한다. 커맨드 래치 회로(21)는 래치한 커맨드를 디코드하고, 디코드 결과에 기초하여 타이밍 제어 회로(22) 및 어드레스 제어 회로(25)도 제어한다. 타이밍 제어 회로(22)는 커맨드 래치 회로(21)의 제어 하에서 여러 가지 타이밍 신호를 생성하여 메모리 코어 제어 회로(23)에 공급한다. 메모리 코어 제어 회로(23)는 수신한 타이밍 신호에 기초하여 X 디코더(27), Y 디코더(28), 메모리셀 어레이(29), I/O 제어 회로(30) 등을 제어한다.
어드레스 래치 회로(24)는 외부로부터 어드레스를 수신하여 래치하고, 어드레스 선택 회로(26)에 공급한다. 어드레스 제어 회로(25)는 커맨드 래치 회로(21)의 제어 하에 어드레스 선택 회로(26)를 제어한다. 어드레스 선택 회로(26)는 어드레스 래치 회로(24)로부터의 외부 어드레스, 메모리셀 어드레스 카운터(33)로부터의 메모리셀 리프레시 어드레스 및 더미셀 어드레스 카운터(34)로부터의 더미셀 리프레시 어드레스 중 어느 하나를 선택하여, X 디코더(27) 및 Y 디코더(28)에 공급한다.
X 디코더(27)는 어드레스 선택 회로(26)로부터 공급되는 X 어드레스[로우(row) 어드레스]를 디코드하여 지정되는 워드선을 선택 활성화한다. Y 디코더(28)는 어드레스 선택 회로(26)로부터 공급되는 Y 어드레스[컬럼(column) 어드레스]를 디코드하여 지정되는 컬럼 선택선을 선택 활성화한다. 이에 따라, 메 모리셀 어레이(29)의 지정된 워드 및 컬럼의 메모리셀에 대하여 액세스가 실행된다.
I/O 제어 회로(30)는 메모리셀 어레이(29)로부터 판독된 데이터를 외부에 공급하는 동시에, 외부로부터 공급되는 기록 데이터를 메모리셀 어레이(29)에 공급한다.
메모리셀 리프레시 타이머(31)는 메모리셀의 리프레시 타이밍을 결정하기 위한 것으로, 소정의 시간 간격을 계측함으로써 소정 간격으로 메모리셀의 리프레시를 지시한다. 메모리셀 어드레스 카운터(33)는 메모리셀 리프레시 타이머(31)로부터의 리프레시 지시에 따라 리프레시 어드레스를 생성하여 어드레스 선택 회로(26)에 공급한다.
더미셀 리프레시 타이머(32)는 더미셀의 리프레시 타이밍을 결정하기 위한 것으로, 소정의 시간 간격을 계측함으로써 소정 간격으로 더미셀의 리프레시를 지시한다. 더미셀 어드레스 카운터(34)는 더미셀 리프레시 타이머(32)로부터의 리프레시 지시에 따라 리프레시 어드레스를 생성하여 어드레스 선택 회로(26)에 공급한다.
더미셀 리프레시 타이머(32)는 더미셀의 특성과 기록 전하량(기록 전위)으로부터, 안정된 동작에 요구되는 재기록 주기를 계측하는 타이머 회로이다. 도 5에 더미셀 리프레시 타이머(32)의 일반적인 구성을 도시하고 있다.
도 5의 더미셀 리프레시 타이머(32)는 복수의 인버터(41)와 복수의 카운터 회로(42)를 포함한다. 복수의 인버터(41)는 직렬로 접속되어 다시 종단과 시단을 연결함으로써 링 발진기를 구성한다. 이 링 발진기는 소정의 주파수로 발진하고, 발진 신호를 복수의 카운터 회로(42)로 분주한다. 하나의 카운터 회로(42)로 1/2 분주가 실현되고, 카운터 회로(42)의 개수를 조정함으로써, 더미셀 리프레시 타이머(32)의 주기를 제어할 수 있다. 또는, 인버터(41)의 개수를 조정하여 링 발진기의 발진 주파수를 제어하여도 좋다.
메모리셀과 더미셀은 커패시턴스나 그 밖의 특성이 서로 다르기 때문에, 메모리셀에 대하여 데이터 유지를 위해 요구되는 리프레시 간격과, 더미셀에 대하여 설정 전위 유지를 위해 요구되는 리프레시 간격이 서로 다르다. 따라서, 메모리셀 리프레시 타이머(31)와 메모리셀 어드레스 카운터(33)는 각각 다른 간격으로 리프레시 주기를 지시하는 것이 좋다.
더미셀 리프레시 타이머(32)의 출력 신호 EN은 커맨드 래치 회로(21)와 더미셀 어드레스 카운터(34)에 공급된다. 커맨드 래치 회로(21)는 신호 EN을 수신하면, 어드레스 제어 회로(25)를 통해 어드레스 선택 회로(26)를 제어하고, 그에 따라 어드레스 선택 회로(26)는 더미셀 어드레스 카운터(34)로부터의 더미셀 리프레시 어드레스를 선택한다. 더미셀 어드레스 카운터(34)가 더미셀 리프레시 어드레스를 인크리먼트해 나감으로써, 더미셀의 리프레시가 순차적으로 지정된 어드레스에 대하여 실행된다.
커맨드 래치 회로(21)는 반도체 기억 장치가 액세스 상태인 경우에, 입력부에서 더미셀 리프레시 타이머(32)의 출력 신호 EN을 차단하여야 한다. 도 6은 액세스 상태에 따라 신호 EN을 차단하는 회로의 일례를 도시하는 도면이다.
도 6의 회로는 인버터(51, 52) 및 NAND 회로(53, 54, 55, 56, 57)를 포함한다. NAND 회로(53, 54)로 제1 래치를 구성하고, NAND 회로(56, 57)로 제2 래치를 구성한다. NAND 회로(55)는 신호 EN의 수신 여부를 제어하는 회로 부분으로서, 한쪽 입력에는 제1 래치를 통해 신호 EN이, 다른 쪽 입력에는 메모리의 액세스 상황을 나타내는 신호 AC가 입력된다. 신호 AC는 액세스시에 로우(LOW)가 되는 신호이다.
제1 래치는 요구 신호 EN을 일시적으로 유지하는 기능을 갖는다.
신호 EN이 어서트(assert)되었을 때에, 메모리가 액세스 상태인 경우에는, 더미셀의 프리차지 개시를 액세스 종료까지 대기할 필요가 있다. 액세스 상태인 경우에는 신호 AC가 로우(LOW)로 되어 있기 때문에, 신호 EN은 NAND 회로(55)를 통과하지 않는다. 이 때, 제1 래치는 신호 EN의 상태를 유지해 둔다.
메모리로의 액세스가 종료되면, NAND 회로(55)의 입력 신호 AC가 하이(HIGH)로 천이하고, 신호 EN이 NAND 회로를 통해 제2 래치에 래치되며, 또한 인버터(52)를 통해 출력된다. 이에 따라, 커맨드 래치 회로(21)가 더미셀의 프리차지 지시를 수신하게 된다. 또, 신호 PRE는 액세스 동작 종료시에 일시적으로 로우(LOW)가 됨으로써 제2 래치를 리셋하는 신호이다.
도 7은 본 발명에 따른 반도체 기억 장치의 제2 실시예를 도시하는 도면이다. 도 7에 있어서, 도 4와 동일한 구성 요소는 동일한 부호로 참조하고, 그 설명은 생략한다.
도 7의 반도체 기억 장치(20A)는 도 4에 도시되는 제1 실시예의 반도체 기억 장치(20)에 있어서 메모리셀 리프레시 타이머(31) 및 더미셀 리프레시 타이머(32)를 공통화하여 리프레시 타이머(35)로 한 것이다. 도 8은 리프레시 타이머(35)의 일례를 도시하는 도면이다.
도 8의 리프레시 타이머(35)는 복수의 인버터(51), 더미셀용 카운터 유닛(53) 및 메모리셀용 카운터 유닛(54)을 포함한다. 더미셀용 카운터 유닛(53) 및 메모리셀용 카운터 유닛(54)은 각각 복수의 카운터 회로(52)를 포함한다. 복수의 인버터(51)는 직렬로 접속되어 다시 종료단과 개시단을 연결함으로써 링 발진기를 구성한다. 이 링 발진기는 소정의 주파수로 발진하고, 발진 신호를 더미셀용 카운터 유닛(53)과 메모리셀용 카운터 유닛(54)으로 분주한다. 하나의 카운터 회로(52)로 1/2 분주가 실현되고, 카운터 회로(52)의 개수를 조정함으로써, 메모리셀 리프레시 주기와 더미셀 리프레시 주기를 제어할 수 있다. 구체적으로는, 더미셀의 리프레시 지시 신호 EN의 발생 간격을 메모리셀의 리프레시 지시 신호의 발생 간격보다 짧게 하기 위해서, 더미셀용 카운터 유닛(53)의 카운터 회로(52)의 개수를 n-i로 하고, 메모리셀용 카운터 유닛(54)의 카운터 회로(52)의 개수를 n으로 한다.
이 제2 실시예의 구성에서는, 타이머 회로를 공유화함으로써, 칩 면적을 축소하고, 제조 비용을 삭감할 수 있다.
도 9는 본 발명에 따른 반도체 기억 장치의 제3 실시예를 도시하는 도면이다. 도 9에 있어서, 도 4와 동일한 구성 요소는 동일한 부호로 참조하고, 그 설명은 생략한다.
도 9의 반도체 기억 장치(20B)는 도 4에 도시되는 제1 실시예의 반도체 기억 장치(20)에 있어서 메모리셀 리프레시 타이머(31) 및 더미셀 리프레시 타이머(32)를 공통화하여 리프레시 타이머(36)를 구성하고, 메모리셀 어드레스 카운터(33) 및 더미셀 어드레스 카운터(34)를 공통화하여 어드레스 카운터(37)를 더 구성한 것이다.
이와 같이 제3 실시예에서는, 리프레시 주기를 계측하는 타이머 회로와 어드레스 카운트 회로를 더미셀용과 메모리셀용으로 공통화한다. 이러한 구성에 의해, 공통화된 어드레스 카운터(37)가 지시하는 어드레스에 대하여 메모리셀의 리프레시 동작을 실행하는 것과 동시에, 대응하는 더미셀의 리프레시 동작을 실행한다. 즉, 도 3에 도시되는 동작 타이밍과 같이, 메모리셀에 대한 리프레시 동작이 실행되면, 이것과 동일한 동작 사이클에서 더미셀에 대한 리프레시 동작을 실행한다.
도 10은 어드레스 카운터(37)의 회로 구성의 일례를 도시하는 도면이다.
도 10의 어드레스 카운터(37)는 복수의 카운터 회로(61)를 캐스케이드 접속하여 선두의 카운터 회로(61)의 입력에 리프레시 타이머(36)로부터의 지시 신호 EN을 입력하고, 각 카운터 회로(61)의 출력을 리프레시 어드레스로서 병렬로 추출하는 것이다. 지시 신호 EN이 입력될 때마다 병렬 출력인 리프레시 어드레스가 하나씩 카운트업된다. 이 구성에서는, 하위 (l+1) 비트를 워드선 선택 어드레스로 하고, 상위 (j-1) 비트를 블록 선택 어드레스로 하고 있다. 즉, 이 구성에서는, 워드선을 1줄씩 순서대로 리프레시하고, 하나의 블록의 모든 워드 어드레스에 대해서 리프레시 종료하면, 다음 블록으로 이동하여 워드선을 1줄씩 순서대로 리프레시한 다.
도 11은 어드레스 카운터(37)의 회로 구성의 다른 일례를 도시하는 도면이다.
도 11의 어드레스 카운터(37)는 도 10의 구성과 마찬가지로 복수의 카운터 회로(61)를 캐스케이드 접속하고, 각 카운터 회로(61)의 출력을 리프레시 어드레스로서 병렬로 추출하는 것이다. 단, 이 구성에서는, 하위 (j-1) 비트를 워드선 선택 어드레스로 하고, 상위 (l+1) 비트를 블록 선택 어드레스로 하고 있다. 즉, 이 구성에서는, 어떤 블록에 대해서 어떤 워드 어드레스를 리프레시하면, 다음 블록으로 옮겨 동일한 워드 어드레스를 리프레시하고, 이것을 반복하여 모든 블록에 대해서 그 워드 어드레스의 리프레시를 종료하면, 최초의 블록으로 되돌아가 최초의 블록에서 최후의 블록까지 다음 워드 어드레스를 리프레시하며, 이 동작을 반복한다.
또한, 여기서 말하는 블록이란, 각 센스 앰프(센스 앰프 블록)에 해당하는 범위(area)를 의미한다.
도 12는 메모리셀 어레이의 블록 구조를 도시하는 도면이다.
도 12의 예에 있어서, 반도체 기억 장치 전체는 블록 1 내지 블록 n의 n개의 블록으로 구성된다. 각 블록은 센스 앰프(센스 앰프 블록; 71), 더미셀(72), 메모리셀(73), 워드 디코더(X 디코더; 74), 워드선[WL1 내지 WL(i)] 및 비트선(BL)을 포함한다. 도면에서는 간략화하여 비트선(BL), 더미셀(72), 메모리셀(73)은 하나씩만 도시하고 있지만, 실제로는 복수의 비트선이 마련되며, 각 비트선에 대하여 하나의 더미셀(72)과 복수의 메모리셀(73)이 접속된다. 도 12에 도시된 바와 같이, 하나의 블록은 하나의 센스 앰프(71)에 대응한다. 센스 앰프(71)로부터 연장되는 각 비트선에는 하나의 더미셀(72)이 접속되기 때문에, 어떤 워드 어드레스에 대해서 한번 리프레시 동작을 할 때마다 더미셀(72)이 한번 리프레시되게 된다.
도 10과 같이 워드선 선택 어드레스가 먼저 카운트업하는 구성의 경우에는, 선택된 블록에 존재하는 i줄의 워드선을 순차적으로 활성화하여 리프레시한 후에, 다음 블록으로 이동한다. 따라서, 동 더미셀의 리프레시를 i회 반복한 후에, 다음 더미셀(다음 블록의 더미셀)의 리프레시를 개시하게 된다. 즉, 메모리셀을 i회 리프레시할 때마다 신규 더미셀을 리프레시하게 된다.
또한, 도 11과 같이 블록 선택 어드레스가 먼저 카운트업하는 구성의 경우에는, 제1 블록에 있어서 선택 어드레스의 워드선을 활성화하여 리프레시한 후, 제2 블록에 있어서 동일 선택 어드레스의 워드선을 활성화하고, 전(全) 블록에 대해서 그 선택 어드레스의 워드선의 활성화가 완료된 후, 제1 블록으로 되돌아가 다음 선택 어드레스의 워드선을 활성화한다. 따라서, 메모리셀을 한번 리프레시할 때마다 신규 더미셀을 리프레시하게 된다.
이상으로부터 알 수 있는 바와 같이, 본 발명에 있어서는, 도 11과 같이 블록 선택 어드레스가 먼저 카운트업하는 구성으로 한 쪽이 동일한 더미셀을 리프레시하는 간격이 짧아져서 바람직하다. 즉, 이 구성의 경우, 블록수가 n개라고 하면, 메모리셀의 리프레시를 n회 실행하기 위해서 필요한 시간이 동일한 더미셀을 리프레시하는 간격과 거의 같다. 도 10과 같이 워드선 선택 어드레스가 먼저 카운트업하는 구성으로 한 경우에는, 블록수가 n개이고 각 블록의 워드선이 i개라고 하면, 메모리셀의 리프레시를 (n-1) ×i회 실행하기 위해서 필요한 시간이 동일한 더미셀을 리프레시하는 간격과 거의 같게 된다.
도 13은 워드선, 더미 워드선, 더미셀 프리차지선 및 센스 앰프를 제어하는 신호를 생성하는 회로이다. 도 13의 회로는, 예컨대 도 9에 도시하는 메모리 코어 제어 회로(23)에 설치된다.
도 13의 회로는 펄스 발생 회로(81), 지연 회로(82, 83, 84), 펄스 발생 회로(85), 지연 회로(86, 87, 88) 및 플립플롭(89, 90, 91, 92, 93)을 포함한다. 도 14는 도 13의 회로 동작을 설명하기 위한 신호 타이밍도이다.
도 14에 도시되는 신호 Φ0은, 예컨대 도 9의 타이밍 제어 회로(22)에 의해 생성된다. 이 신호 Φ0의 상승에 응답하여 펄스 발생 회로(81)가 펄스 신호 Φ1을 생성한다. 이 펄스 신호 Φ1이 지연 회로(82, 83, 84)에 의해 순차적으로 지연되어 펄스 신호 Φ2 내지 Φ4가 생성된다. 또한, 신호 Φ0의 하강에 응답하여 펄스 발생 회로(85)가 펄스 신호 Φ5를 생성한다. 이 펄스 신호 Φ5가 지연 회로(86, 87, 88)에 의해 순차적으로 지연되어 펄스 신호 Φ6 내지 Φ8이 생성된다.
플립플롭(89, 90, 91, 92, 93)은 펄스 신호 Φ1 내지 Φ8 중 소정의 펄스로 셋팅되고, 별도의 소정 펄스로 리셋된다. 이에 따라, 플립플롭(89, 90, 91, 92, 93)은 각각 비트선 프리차지 제어 타이밍 신호 t_bus[하이(HIGH) 기간 동안 프리차지 해제], 워드선 제어 타이밍 신호 t_wl[하이(HIGH) 기간 동안 워드선을 활성화], 더미 워드선제어 타이밍 신호 t_dwl[하이(HIGH) 기간 동안 더미 워드선을 활성화], 더미셀 프리차지 제어 타이밍 신호 t_dcp[하이(HIGH) 기간 동안 더미셀을 프리차 지] 및 센스 앰프 제어 타이밍 신호 t_le[하이(HIGH) 기간 동안 센스 앰프를 활성화]를 생성한다. 이들 신호에 기초하여 도 3에 도시하는 동작 타이밍과 마찬가지로 메모리셀 프리차지 동작(혹은 판독 동작)과 더미셀 프리차지 동작을 실행하는 것이 가능해진다. 이와 같이 하여 본 발명에서는 더미셀의 프리차지가 소정 시간 후에 종료하도록 제어함으로써, 액세스 간격의 장단에 상관없이 더미셀의 프리차지 실행 시간을 고정하여 안정된 판독 동작을 실현할 수 있다.
이상, 본 발명을 실시예에 기초하여 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 특허청구범위에 기재한 범위내에서 여러 가지 변형이 가능하다.
본 발명에 따른 반도체 기억 장치는 더미셀에 일정 기간만큼 소정의 전위를 기록하도록 구성된다. 이 구성에 있어서는, 액세스 간격의 장단에 따라 더미셀의 프리차지 실행 시간이 변화되는 일은 없다. 따라서, 액세스 간격에 상관없이 안정된 판독 동작을 실현할 수 있다.

Claims (9)

  1. 각각이 제1 비트선과 제2 비트선을 포함하는 복수의 비트선쌍과,
    상기 제1 비트선에 접속되어 커패시터에 전하를 축적하는 복수의 메모리셀과,
    상기 제2 비트선에 접속되어 소정의 전위가 기록되는 더미셀과,
    상기 제1 비트선과 상기 제2 비트선 간의 전위차를 증폭하는 센스 앰프와,
    상기 더미셀에 일정 기간만 상기 소정의 전위를 기록하는 제어 회로와,
    더미셀에 대한 상기 소정의 전위의 기록을 지시하는 제1 지시 신호를 제1 소정의 간격으로 발생하는 제1 타이머 회로와,
    상기 타이머 회로가 발생하는 상기 제1 지시 신호에 따라 제1 어드레스를 발생하는 제1 어드레스 발생 회로와,
    메모리셀에 대한 리프레시를 지시하는 제2 지시 신호를 제2 소정의 간격으로 발생하는 제2 타이머 회로와,
    상기 제2 타이머 회로가 발생하는 상기 제2 지시 신호에 따라 리프레시 대상인 메모리셀의 제2 어드레스를 발생하는 제2 어드레스 발생 회로
    를 포함하고,
    상기 제어 회로는 상기 제1 지시 신호에 따라 상기 제1 어드레스에 대응하는 더미셀에 대하여 상기 소정의 전위를 기록하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 상기 일정 기간은 상기 비트선쌍에 대한 액세스의 간격에 상관없이 일정한 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 비트선쌍에 대한 액세스가 이루어지고 있지 않은 동안에 상기 제1 지시 신호가 상기 제1 타이머 회로에 의해 발생되는 경우에는, 상기 제어 회로는 상기 제1 지시 신호에 응답하여 즉시 상기 제1 어드레스에 대응하는 더미셀에 대한 상기 소정의 전위의 기록을 실행하고, 상기 비트선쌍에 대한 액세스가 이루어지고 있는 동안에 상기 제1 지시 신호가 상기 제1 타이머 회로에 의해 발생되는 경우에는, 상기 제어 회로는 상기 액세스의 종료 후에 상기 제1 어드레스에 대응하는 더미셀에 대한 상기 소정의 전위의 기록을 실행하는 것을 특징으로 하는 반도체 기억 장치.
  4. 반도체 기억 장치에 있어서,
    각각이 제1 비트선과 제2 비트선을 포함하는 복수의 비트선쌍과,
    상기 제1 비트선에 접속되어 커패시터에 전하를 축적하는 복수의 메모리셀과,
    상기 제2 비트선에 접속되어 소정의 전위가 기록되는 더미셀과,
    상기 제1 비트선과 상기 제2 비트선 간의 전위차를 증폭하는 센스 앰프와,
    상기 더미셀에 일정 기간만 상기 소정의 전위를 기록하는 제어 회로와,
    더미셀에 대한 상기 소정의 전위의 기록을 지시하는 지시 신호를 제1 소정의 간격으로 발생하는 제1 타이머 회로와,
    상기 타이머 회로가 발생하는 상기 지시 신호에 따라 어드레스를 발생하는 제1 어드레스 발생 회로
    를 포함하고,
    상기 제어 회로는 상기 지시 신호에 따라 상기 어드레스에 대응하는 더미셀에 대하여 상기 소정의 전위를 기록하며,
    상기 제1 타이머 회로는 메모리셀의 리프레시를 지시하는 리프레시 지시 신호를 제2 소정의 간격으로 발생하고, 상기 반도체 기억 장치는 상기 제1 타이머 회로가 발생하는 상기 리프레시 지시 신호에 따라 리프레시 대상인 메모리셀의 어드레스를 발생하는 어드레스 발생 회로를 더 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 각각이 제1 비트선과 제2 비트선을 포함하는 복수의 비트선쌍과,
    상기 제1 비트선에 접속되어 커패시터에 전하를 축적하는 복수의 메모리셀과,
    상기 제2 비트선에 접속되어 소정의 전위가 기록되는 더미셀과,
    상기 제1 비트선과 상기 제2 비트선 간의 전위차를 증폭하는 센스 앰프와,
    상기 더미셀에 일정 기간만 상기 소정의 전위를 기록하는 제어 회로와,
    더미셀에 대한 상기 소정의 전위의 기록을 지시하는 지시 신호를 제1 소정의 간격으로 발생하는 제1 타이머 회로와,
    상기 타이머 회로가 발생하는 상기 지시 신호에 따라 어드레스를 발생하는 제1 어드레스 발생 회로
    를 포함하고,
    상기 제어 회로는, 상기 제1 타이머 회로가 생성하는 상기 소정의 전위의 기록을 지시하는 상기 지시 신호에 따라, 상기 어드레스의 메모리셀을 리프레시하고 상기 어드레스에 대응하는 더미셀에 상기 소정의 전위를 기록하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제5항에 있어서, 상기 복수의 비트선쌍은 복수의 블록으로 분할되고, 상기 어드레스 발생 회로는 1개의 블록 내에 있는 모든 워드 어드레스를 순차적으로 생성 완료한 후에 다음 블록으로 옮기도록 어드레스 생성하는 것을 특징으로 하는 반도체 기억 장치.
  7. 제5항에 있어서, 상기 복수의 비트선쌍은 복수의 블록으로 분할되고, 상기 어드레스 발생 회로는 1개의 워드 어드레스에 대해서 모든 블록에 대응하는 어드레스를 순차적으로 생성 완료한 후에 다음 워드 어드레스로 옮기도록 어드레스 생성하는 것을 특징으로 반도체 기억 장치.
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