KR100918763B1 - 병렬 연접 저밀도 패리티 검사 부호를 사용하는 채널 부호화/복호 장치 및 방법 - Google Patents

Abstract

본 발명은 채널 부호화 장치에서, 정보어 비트들에 상응하게 제1 컴퍼넌트 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호를 생성하고, 상기 정보어 비트들을 인터리빙 규칙에 상응하게 인터리빙하고, 상기 인터리빙된 정보어 비트들에 상응하게 제2 컴퍼넌트 LDPC 부호를 생성하고, 코드 레이트에 상응하게 상기 정보어 비트들과, 상기 제1컴퍼넌트 LDPC 부호와 제2컴퍼넌트 LPDC 부호를 조합하여 출력한다.

병렬 연접 LDPC 부호, 코드 레이트, 인터리빙 규칙, 제1컴퍼넌트 LDPC 부호, 제2컴퍼넌트 LDPC 부호, HARQ 방식, AMC 방식

Description

병렬 연접 저밀도 패리티 검사 부호를 사용하는 채널 부호화/복호 장치 및 방법{INTERLEAVING APPARATUS AND METHOD IN A CHANNEL CODER USING A PARALLEL CONCATENATED LOW DENSITY PARITY CHECK CODE}

도 1은 일반적인 (8, 2, 4) LDPC 부호의 패리티 검사 행렬을 도시한 도면

도 2는 도 1의 (8, 2, 4) LDPC 부호의 factor 그래프를 도시한 도면

도 3은 본 발명의 실시예에서의 기능을 수행하기 위한 병렬 연접 LDPC 부호를 사용하는 채널 부호화 장치 내부 구조를 도시한 도면

도 4는 도 3의 병렬 연접 LDPC 부호를 1개의 LDPC 부호라고 간주할 경우의 패리티 검사 행렬을 도시한 도면

도 5는 동일한 LDPC 부호를 컴퍼넌트 부호들로 사용하는 병렬 연접 LDPC 부호의 factor 그래프를 도시한 도면

도 6은 본 발명의 실시예에서의 기능을 수행하는 병렬 연접 LDPC 부호의 복호 장치 내부 구조를 도시한 도면

도 7은 본 발명에서 제안하는 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제1규칙을 적용할 경우의 인터리버 설계 규칙을 개략적으로 도시한 도면

도 8은 본 발명에서 제안하는 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제2규칙 및 제3규칙을 적용할 경우의 인터리버 설계 규칙을 개략적으로 도시한 도면

본 발명은 채널 부호화/복호 장치 및 방법에 관한 것으로서, 특히 병렬 연접 저밀도 패리티 검사 부호를 사용하는 채널 부호화/복호 장치 및 방법에 관한 것이다.

이동 통신 시스템이 급속하게 발전해나감에 따라 무선 네트워크에서 유선 네트워크의 용량(capacity)에 근접하는 대용량 데이터를 전송할 수 있는 기술 개발이 요구되고 있다. 이렇게, 음성 위주의 서비스를 벗어나 영상, 무선 데이터 등의 다양한 정보를 처리하고 전송할 수 있는 고속 대용량 통신 시스템이 요구됨에 따라 적정한 채널 부호화(channel coding) 방식을 사용하여 시스템 전송 효율을 높이는 것이 시스템 성능 향상에 필수적인 요소로 작용하게 된다. 그러나, 이동 통신 시스템은 이동 통신 시스템의 특성상 데이터를 전송할 때 채널의 상황에 따라 잡음(noise)과, 간섭(interference) 및 페이딩(fading) 등으로 인해 불가피하게 오류(error)가 발생하고, 따라서 상기 오류 발생으로 인한 정보 데이터의 손실이 발생한다.

이러한 오류 발생으로 인한 정보 데이터 손실을 감소시키기 위해서 채널의 성격에 따라 다양한 오류 제어 방식(error-control scheme)들을 사용함으로써 상기 이동 통신 시스템의 신뢰도를 향상시킬 수 있다. 상기 오류 제어 기술들 중에서 가장 보편적으로 사용되고 있는 오류 제어 기술은 오류 정정 부호(error-correcting code)를 사용하는 기술이다. 상기 오류 정정 부호의 대표적인 부호들로는 터보 부호(turbo code)와, 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호 등이 있다.

상기 터보 부호는 종래 오류 정정을 위해 주로 사용되던 컨벌루셔널 부호(convolutional code)에 비하여 고속 데이터 전송시에 성능 이득이 우수한 것으로 알려져 있으며, 전송 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 전송의 신뢰도를 높일 수 있다는 장점을 가진다. 또한, 상기 LDPC 부호는 팩터(factor, 이하 'factor'라 칭하기로 한다) 그래프 상에서 합곱(sum-product) 알고리즘(algorithm)에 기반한 반복 복호(iterative decoding) 알고리즘을 사용하여 복호할 수 있다. 상기 LDPC 부호의 복호기(decoder)는 상기 합곱 알고리즘에 기반한 반복 복호 알고리즘을 사용하기 때문에 상기 터보 부호의 복호기에 비해 낮은 복잡도를 가질 뿐만 아니라 병렬 처리 복호기로 구현하는 것이 용이하다.

한편, Shannon의 채널 부호화 이론(channel coding theorem)은 채널의 용량을 초과하지 않는 데이터 레이트(data rate)에 한해 신뢰성 있는 통신이 가능하다고 밝히고 있다. 하지만 Shannon의 채널 부호화 이론에서는 최대 채널의 용량 한계까지 의 데이터 레이트를 지원하는 채널 부호화 및 복호 방법에 대한 구체적인 제시는 전혀 없었다. 일반적으로, 블록(block) 크기가 굉장히 큰 랜덤(random) 부호는 Shannon의 채널 부호화 이론의 채널 용량 한계에 근접하는 성능을 나타내지만, MAP(maximum a posteriori) 또는 ML(maximum likelihood) 복호화 방법을 사용할 경우 그 계산량에 있어 굉장한 로드(load)가 존재하여 실제 구현이 불가능하였다.

상기 터보 부호는 1993년 Berrou와 Glavieux, Thitimajshima에 의해 제안되었으며, Shannon의 채널 부호화 이론의 채널 용량 한계에 근접하는 우수한 성능을 가지고 있다. 상기 터보 부호의 제안으로 인해 부호의 반복 복호와 그래프 표현에 대한 연구가 활발하게 진행되었으며, 이 시점에서 Gallager가 1962년 이미 제안한바 있는 LDPC 부호가 새롭게 조명되었다. 또한, 상기 터보 부호와 LDPC 부호의 factor 그래프상에는 사이클(cycle)이 존재하는데, 상기 사이클이 존재하는 상기 LDPC 부호의 factor 그래프 상에서의 반복 복호는 준최적(suboptimal)이라는 것은 이미 잘 알려져 있는 사실이며, 상기 LDPC 부호는 반복 복호를 통해 우수한 성능을 가진다는 것 역시 실험적으로 입증된 바 있다.. 지금까지 알려진 최고의 성능을 가지는 LDPC 부호는 블록 크기

을 사용하여 비트 에러 레이트(BER: Bit Error Rate)

에서 Shannon의 채널 부호화 이론의 채널 용량 한계에서 단지 0.04[dB] 정도의 차이를 가지는 성능을 나타낸다. 또한,

인 갈로아 필드(GF: Galois Field, 이하 'GF'라 칭하기로 한다), 즉 GF(q)에서 정의된 LDPC 부호는 그 복호 과정에 있어서 복잡도가 증가하긴 하지만 이진(binary) 부호에 비해 훨씬 더 우수한 성능을 보인다. 그러나, 상기 GF(q)에서 정의된 LDPC 부호의 아직 반복 복호 알고리즘의 성공적인 복호에 대한 만족스런 이론적인 설명은 아직 이루어지지 않고 있다.

또한, 상기 LDPC 부호는 Gallager에 의해 제안된 부호이며, 대부분의 엘리먼트들이 0의 값을 가지며, 상기 0의 값을 가지는 엘리먼트들 이외의 극히 소수의 엘리먼트들이 1의 값을 가지는 패리티 검사 행렬에 의해 정의된다. 일 예로, (N, j, k) LDPC 부호는 블록(block) 길이가 N인 선형 블록 부호(linear block code)로, 각 열(column)마다 j개의 1의 값을 가지는 엘리먼트들과, 각 행(row)마다 k개의 1의 값을 가지는 엘리먼트들을 가지고, 상기 1의 값을 가지는 엘리먼트들을 제외한 엘리먼트들은 모두 0의 값을 가지는 엘리먼트들로 구성된 성긴(sparse, 이하 'sparse'라 칭하기로 한다) 구조의 패리티 검사 행렬에 의해 정의된다.

상기에서 설명한 바와 같이 상기 패리티 검사 행렬내 각 열의 웨이트는 j로 일정하며, 상기 패리티 검사 행렬내 각 행의 웨이트는 k로 일정한 LDPC 부호를 균일(regular) LDPC 부호라고 칭한다. 여기서, 상기 웨이트라함은 상기 생성 행렬 및 패리티 검사 행렬을 구성하는 엘리먼트(element)들 중 0이 아닌 값(non-zero value)을 가지는 엘리먼트들의 개수를 나타낸다. 이와는 달리, 상기 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트가 일정하지 않은 LDPC 부호를 불균일(irregular) LDPC 부호라고 칭한다. 일반적으로, 상기 균일 LDPC 부호의 성능에 비해서 상기 불균일 LDPC 부호의 성능이 더 우수함이 알려져 있다. 그러나, 상기 불균일 LDPC 부호의 경우 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트가 일정하지 않기 때문에, 즉 불균일하기 때문에 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트를 적절하게 조절해야지만 우수한 성능을 보장받을 수 있다. 그러면 여기서 도 1을 참조하여 (N, j, k) LDPC 부호, 일 예로 (8, 2, 4) LDPC 부호의 패리티 검사 행렬을 설명하기로 한다.

상기 도 1은 일반적인 (8, 2, 4) LDPC 부호의 패리티 검사 행렬을 도시한 도면이다.

상기 도 1을 참조하면, 먼저 상기 (8, 2, 4) LDPC 부호의 패리티 검사 행렬 H는 8개의 열들과 4개의 행들로 구성되어 있으며, 각 열의 웨이트는 2로 균일하며, 각 행의 웨이트는 4로 균일하다. 이렇게, 상기 패리티 검사 행렬내 각 열의 웨이트와 각 행의 웨이트가 균일하므로 상기 도 1에 도시되어 있는 (8, 2, 4) LDPC 부호는 균일 LDPC 부호가 되는 것이다.

상기 도 1에서는 (8, 2, 4) LDPC 부호의 패리티 검사 행렬에 대해서 설명하였으며, 다음으로 도 2를 참조하여 상기 도 1에서 설명한 (8, 2, 4) LDPC 부호의 factor 그래프를 설명하기로 한다.

상기 도 2는 도 1의 (8, 2, 4) LDPC 부호의 factor 그래프를 도시한 도면이다.

상기 도 2를 참조하면, 상기 (8, 2, 4) LDPC 부호의 factor 그래프는 8개의 변수 노드(variable node)들, 즉 x1(211)과, x2(213)과, x3(215)과, x4(217)과, x5(219)과, x6(221)과, x7(223)과, x8(225)와, 4개의 검사 노드(check node)들(227,229,231,233)로 구성된다. 상기 (8, 2, 4) LLDPC 부호의 패리티 검사 행렬의 i번째 행과 j번째 열이 교차하는 지점에 1의 값을 가지는, 즉 0이 아닌 값을 가지는 엘리먼트가 존재할 경우 변수 노드 xi와 j번째 검사 노드 사이에 브랜치(branch)가 생성된다.

상기에서 설명한 바와 같이 LDPC 부호의 패리티 검사 행렬은 매우 작은 웨이트를 가지기 때문에, 비교적 긴 길이를 가지는 블록 부호에서도 반복 복호를 통해 복호가 가능하며, 블록 부호의 블록 길이를 계속 증가시켜가면 터보 부호와 같이 Shannon의 채널 용량 한계에 근접하는 형태의 성능을 나타낸다. 또한, MacKay와 Neal은 흐름 전달 방식을 사용하는 LDPC 부호의 반복 복호 과정이 터보 부호의 반복 복호 과정에 거의 근접하는 성능을 가진다는 것을 이미 증명한 바가 있다.

한편, 성능이 좋은 LDPC 부호를 생성하기 위해서는 몇 가지 조건들을 만족시켜야만 하는데, 상기 조건들을 설명하면 다음과 같다.

(1) LDPC 부호의 factor 그래프상의 사이클을 고려해야만 한다.

상기 사이클이란 LDPC 부호의 factor 그래프에서 변수 노드와 검사 노드를 연결하는 에지(edge)가 구성하는 루프(loop)를 나타내는데, 상기 사이클의 길이는 상기 루프를 구성하는 에지들의 개수로 정의된다. 상기 사이클의 길이가 길다는 것은 상기 LDPC 부호의 factor 그래프에서 루프를 구성하는 변수 노드들과 검사 노드들을 연결하는 에지들의 개수가 많다는 것을 나타내며, 이와는 반대로 상기 사이클의 길이가 짧다는 것은 상기 LDPC 부호의 factor 그래프에서 루프를 구성하는 변수 노드들과 검사 노드들을 연결하는 에지들의 개수가 적다는 것을 나타낸다.

상기 LDPC 부호의 factor 그래프상의 사이클을 길게 생성할 수록 상기 LDPC 부호의 성능이 좋아지게 되는데 그 이유는 다음과 같다. 상기 LDPC 부호의 factor 그래프상의 사이클을 길게 생성할 경우, 상기 LDPC 부호의 factor 그래프상에 짧은 길이의 사이클이 많이 존재할 때 발생하는 오류 마루(error floor)등의 성능 열화가 발생하지 않기 때문이다.

(2) LDPC 부호의 효율적인 부호화를 고려해야만 한다.

상기 LDPC 부호는 상기 LDPC 부호의 특성상 컨벌루셔널 부호나 터보 부호에 비해 부호화 복잡도가 높아 실시간 부호화가 난이하다. 상기 LDPC 부호의 부호화 복잡도를 줄이기 위해서 반복 누적 부호(RA(Repeat Accumulate) code) 등이 제안되었으나, 상기 반복 누적 부호 역시 상기 LDPC 부호의 부호화 복잡도를 낮추는데 있어서는 한계를 나타내고 있다. 따라서, LDPC 부호의 효율적인 부호화를 고려해야만 한다.

(3) LDPC 부호의 factor 그래프상의 차수 분포를 고려해야만 한다.

일반적으로, 균일 LDPC 부호보다 불균일 LDPC 부호가 성능이 우수한데 그 이유는 상기 불균일 LDPC 부호의 factor 그래프상의 차수(degree)가 다양한 차수를 가지기 때문이다. 여기서, 상기 차수란 상기 LDPC 부호의 factor 그래프상에서 각 노드들, 즉 변수 노드들과 검사 노드들에 연결되어 있는 에지의 개수를 나타낸다. 또한, LDPC 부호의 factor 그래프상의 차수 분포란 특정 차수를 갖는 노드들이 전체 노드들 중 얼마만큼 존재하는지를 나타내는 것이다. 특정한 차수 분포를 가지는 LDPC 부호의 성능이 우수하다는 것은 Richardson 등이 이미 증명한 바가 있다.

상기에서 설명한 바와 같이 LDPC 부호는 터부 부호와 함께 고속 데이터 전송시에 성능 이득이 우수한 것으로 알려져 있으며, 전송 채널에서 발생하는 잡음에 의한 오류를 효과적으로 정정하여 데이터 전송의 신뢰도를 높일 수 있다는 장점을 가진다. 그러나, 상기 LDPC 부호는 코드 레이트(code rate)면에 있어서 단점을 가진다. 즉, 상기 LDPC 부호는 비교적 높은 코드 레이트를 가지기 때문에 코드 레이트면에서 자유롭지 못하다는 단점을 가진다. 일반적으로, LDPC 부호는 LDPC 부호 자체의 특성으로 인해 높은 코드 레이트에서만 생성된다. 따라서, 비교적 낮은 코드 레이트를 가지는 LDPC 부호를 생성하는 것은 그 코드 레이트 측면에 있어 자유롭지 못하다. 현재 제안되어 있는 LDPC 부호의 경우 대부분이 1/2의 코드 레이트를 가지고, 일부만 1/3의 코드 레이트를 가진다. 이렇게, 코드 레이트면에서의 제한은 결과적으로 고속 대용량 데이터 용량 전송에 치명적인 영향을 미치게 된다. 물론, 상기 LDPC 부호에 있어 비교적 낮은 코드 레이트를 구현하기 위해서 밀도 진화(density evolution) 등과 같은 방식을 사용하여 최적의 성능을 나타내는 차수 분포를 가지는 LDPC 부호를 구현하는 것은 factor 그래프 상의 사이클 구조와 하드웨어 구현(implementation) 등의 여러 가지 제약 조건들로 인해서 난이하다.

한편, 상기에서 설명한 바와 같이 이동 통신 시스템이 발전해나갈수록 대용량 데이터를 전송하면서도, 자원의 효율성을 증가시키기 위한 다양한 방식들, 즉 복합 자동 재전송 요구(HARQ: Hybrid Automatic Retransmission Request, 이하 'HARQ'라 칭하기로 한다) 방식과, 적응적 변조 및 코딩(AMC: Adaptive Modulation and Coding, 이하 'AMC'라 칭하기로 한다) 방식 등과 같은 다양한 방식들이 사용되고 있다. 그러면 여기서 상기 HARQ 방식 및 AMC 방식에 대해서 설명하면 다음과 같다.

먼저, 상기 HARQ 방식을 사용하는 통신 시스템에서는 하나의 컴퍼넌트(component) 부호를 사용하여 다양한 코드 레이트를 가지는 부호를 구성해야만 한다. 즉, 상기 HARQ 방식을 사용할 경우에는 소프트 컴바이닝(soft combining) 방식을 사용하여 효율을 증가시키게 되는데, 상기 소프트 컴바이닝 방식은 체이스 컴바이닝(CC: Chase Combining, 이하 'CC'라 칭하기로 한다) 방식과 중복분 증가(IR: Incremental Redundancy, 이하 'IR'이라 칭하기로 한다) 방식 등으로 분류된다. 상기 CC 방식을 사용할 경우 송신측은 최초 전송(initial transmission)과 재전송(retransmission)시에 동일한 포맷의 데이터를 사용한다. 즉, 상기 CC 방식을 사용할 경우 최초 전송시 m개의 심벌(symbol)들이 하나의 코딩 블록(coded block)으로 전송되었다면, 재전송시에도 동일한 m개의 심벌들이 하나의 코딩 블록으로 전송된다. 여기서, 상기 코딩 블록은 한 전송 시구간(TTI: Transmit Time Interval, 이하 "TTI"라 칭하기로 한다) 동안 전송되는 사용자 데이터를 나타낸다. 즉, 상기 CC 방식을 사용할 경우 최초 전송시와 재전송시에 동일한 코드 레이트가 적용된다. 이에 수신측은 최초 전송된 코딩 블록과 재전송된 코딩 블록을 컴바이닝하고, 상기 컴바이닝된 코딩 블록을 이용해서 CRC(Cyclic Redundancy Check) 연산을 수행하고, 상기 CRC 연산 수행 결과에 따라 오류 발생 여부를 확인한다.

한편, 상기 IR 방식을 사용할 경우에는 송신측은 최초 전송시와 재전송시에 상이한 포맷의 데이터를 사용한다. 일 예로, n 비트(bits)의 사용자 데이터(user data)가 채널 코딩을 거쳐 m개의 심벌들로 생성되었다면, 상기 송신측은 최초 전송시에 상기 m개의 심벌들 중 일부의 심벌들만 전송하고, 재전송시에 상기 m개의 심벌들중 상기 최초 전송시에 전송한 심벌들을 제외한 나머지 심벌들을 순차적으로 전송한다. 즉, 상기 IR 방식을 사용할 경우에는 최초 전송시와 재전송시의 코드 레이트가 상이하다. 이에 수신측은 최초 전송된 코딩 블록의 뒷부분에 재전송 코딩 블록들을 연접하여 코드 레이트가 높은 코딩 블록을 구성한 뒤 오류 정정(error correction)을 수행한다. 상기 IR 방식을 사용할 경우 상기 최초 전송시에 전송되는 코딩 블록과 재전송시에 전송되는 코딩 블록들은 버전 번호(version number)로 구분한다. 일 예로, 최초 전송시에 전송된 코딩 블록의 버전 번호가 1, 다음 재전송시의 코딩 블록의 버전 번호가 2, 그 다음 재전송시의 코딩 블록의 버전 번호가 3 으로 부여되며, 수신측은 상기 버전 번호를 이용해서 최초 전송된 코딩 블록과 재전송된 코딩 블록을 컴바이닝할 수 있다.

다음으로, 상기 AMC 방식은 각 채널의 채널 응답(channel response) 특성에 따라서 각 채널에 적용되는 변조 방식 및 코딩 방식을 적응적으로 조정하는 방식이다. 여기서, 상기 코딩 방식은 일 예로 코드 레이트를 조정하는 방식이다. 상기 AMC 방식은 복수개의 변조 방식들과 복수개의 코딩 방식들을 가지며, 상기 변조 방식들과 코딩 방식들을 조합하여 신호를 변조 및 코딩한다. 통상적으로 상기 변조 방식들과 코딩 방식들의 조합들 각각을 변조 및 코딩 방식(MCS ; Modulation and Coding Scheme, 이하 'MCS'라 칭하기로 한다)이라고 하며, 상기 MCS들의 수에 따라 레벨(level) 1에서 레벨(level) N까지 복수개의 MCS들을 정의할 수 있다. 결국, 상기 AMC 방식은 송신측, 일 예로 기지국(BS: Base Station)과 가입자 단말기(SS: Subscriber Station)의 채널 응답 특성에 따라 상기 MCS의 레벨을 적응적으로 결정하여 시스템 효율을 향상시키는 방식이다.

상기에서 설명한 바와 같이 HARQ 방식 및 AMC 방식을 사용하는 경우에는 다양한 코드 레이트를 지원할 수 있어야만 한다. 그러나, 상기에서 설명한 바와 같이 LDPC 부호의 경우 코드 레이트 면에서 제한이 존재하여 상기 HARQ 방식 및 AMC 방식을 사용하는데 난이점이 있었다. 따라서, 상기 LDPC 부호를 사용하여 다양한 코드 레이트를 지원할 수 있는 채널 부호화/복호 방안에 대한 필요성이 대두되고 있다.

따라서, 본 발명의 목적은 병렬 연접 LDPC 부호를 사용하는 채널 부호화/복호 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 코드 레이트 가변이 가능한, 병렬 연접 LDPC 부호를 사용하는 채널 부호화/복호 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 병렬 연접 LDPC 부호 성능을 향상시키기 위한 채널 부호화 장치의 인터리빙 장치 및 방법을 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 채널 부호화 장치는; 채널 부호화 장치에 있어서, 정보어 비트들에 상응하게 제1컴퍼넌트 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호를 생성하는 제1LDPC 부호화기와, 상기 정보어 비트들을 인터리빙 규칙에 상응하게 인터리빙하는 인터리버와, 상기 인터리빙된 정보어 비트들에 상응하게 제2 컴퍼넌트 LDPC 부호를 생성하는 제2LDPC 부호화기와, 코드 레이트에 상응하게 상기 정보어 비트들과, 상기 제1컴퍼넌트 LDPC 부호와, 상기 제2컴퍼넌트 LDPC 부호를 조합하여 출력하도록 제어하는 제어기를 포함하며, 상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 한다.

상기한 목적들을 달성하기 위한 본 발명의 채널 부화화 방법은; 채널 부호화 장치의 채널 부호화 방법에 있어서, 정보어 비트들에 상응하게 제1 컴퍼넌트 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호를 생성하는 과정과, 상기 정보어 비트들을 인터리빙 규칙에 상응하게 인터리빙하는 과정과, 상기 인터리빙된 정보어 비트들에 상응하게 제2 컴퍼넌트 LDPC 부호를 생성하는 과정과, 코드 레이트에 상응하게 상기 정보어 비트들과, 상기 제1컴퍼넌트 LDPC 부호와 제2컴퍼넌트 LPDC 부호를 조합하여 출력하는 과정을 포함하며, 상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 한다.

상기한 목적들을 달성하기 위한 본 발명의 채널 복호 장치는, 채널 복호 장치에 있어서, 코드 레이트에 상응하게 제1저밀도 패리티 검사(LDPC: Low Density Parity Check) 복호기와 제2LDPC 복호기 모두를 사용할지 혹은 상기 제1LDPC 복호기와 제2LDPC 복호기중 어느 1개만을 사용할지 결정하는 코드 레이트 제어기와, 상기 코드 레이트 제어기가 상기 제1LDPC 복호기와 상기 제2LDPC 복호기 모두를 사용하기로 결정할 경우, 제1수신 신호가 입력되면, 이전 복호 과정에서 상기 제2LDPC 복호기에서 출력한 업데이트 정보와, 상기 제1수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제1수신 신호를 위한 제1 컴퍼넌트 LDPC 부호로 복호하고, 상기 제1수신 신호를 위한 제1컴퍼넌트 LDPC 부호를 제1감산기로 출력하고; 상기 코드 레이트 제어기가 상기 제1LDPC 복호기를 사용하기로 결정할 경우, 제2수신 신호가 입력되면, 상기 제2수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제2수신 신호를 위한 제1 컴퍼넌트 LDPC 부호로 복호하고, 상기 제2수신 신호를 위한 제1컴퍼넌트 LDPC 부호를 상기 코드 레이트 제어기로 출력하는 제1LDPC 복호기와, 상기 제1LDPC 복호기에서 출력한 신호에서 상기 업데이트 정보를 감산하는 제1감산기와, 상기 제1감산기에서 출력한 신호를 입력하여 인터리빙 규칙에 상응하게 인터리빙하는 인터리버와, 상기 인터리버에서 출력한 신호와 상기 제1수신 신호의 제2패리티 비트들을 입력하여 제2 컴퍼넌트 LDPC 부호로 복호하는 제2LDPC 복호기와, 상기 제2LDPC 복호기에서 출력한 신호에서 상기 인터리버에서 출력한 신호를 감산하는 제2감산기와, 상기 제2감산기에서 출력한 신호를 입력하여 상기 인터리빙 규칙에 대응하는 디인터리빙 규칙에 상응하게 디인터리빙하여 상기 제1LDPC 복호기 및 상기 제1감산기로 출력하는 디인터리버와, 상기 인터리빙 방식 및 디인터리빙 방식을 제어하는 제어기를 포함하며, 상기 코드 레이트 제어기는 상기 제1LDPC 복호기를 사용하기로 결정할 경우, 상기 제1LDPC 복호기에서 출력하는 신호를 최종 복호된 비트들로 출력하고, 상기 제1LDPC 복호기와 제2LDPC 복호기 모두를 사용하기로 결정할 경우, 상기 제2LDPC 복호기가 상기 제2컴퍼넌트 LDPC 부호를 최종 복호된 비트들로 출력하도록 제어하며, 상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 한다.

상기한 목적들을 달성하기 위한 본 발명의 채널 복호 방법은; 채널 복호 장치의 채널 복호 방법에 있어서, 채널 부호화 장치에서 사용된 코드 레이트가 R₂일 경우, 제1수신 신호가 입력되면, 이전 복호 과정에서 생성된 업데이트 정보와, 상기 제1수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제1수신 신호를 위한 제1 컴퍼넌트 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호로 복호하거나, 상기 채널 부호화 장치에서 사용된 코드 레이트가 R₁일 경우, 제2수신 신호가 입력되면, 상기 제2수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제2수신 신호를 위한 제2컴퍼넌트 LDPC 부호로 복호하는 과정과, 상기 제1수신 신호를 위한 제1 컴퍼넌트 LDPC 부호에서 상기 업데이트 정보를 감산하는 과정과, 상기 제1수신 신호를 위한 제1 컴퍼넌트 LDPC 부호에서 상기 업데이트 정보를 감산한 신호를 입력하여 인터리빙 규칙에 상응하게 인터리빙하는 과정과, 상기 인터리빙된 신호와 상기 제1수신 신호의 제2패리티 비트들을 입력하여 제2 컴퍼넌트 LDPC 부호로 복호하는 과정과, 상기 제2 컴퍼넌트 LDPC 부호에서 상기 인터리빙된 신호를 감산하는 과정과, 상기 제2 컴퍼넌트 LDPC 부호에서 상기 인터리빙된 신호를 감산한 신호를 입력하여 상기 인터리빙 규칙에 대응하는 디인터리빙 규칙에 상응하게 디인터리빙하는 과정과, 코드 레이트에 상응하게 상기 제2수신 신호를 위한 제1 컴퍼넌트 LDPC 부호와 제2 컴퍼넌트 LDPC 부호 중 어느 하나를 최종 복호된 비트들로 출력하는 과정을 포함하며, 상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 한다.

이하, 본 발명에 따른 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.

본 발명은 다양한 코드 레이트(code rate)를 지원할 수 있는 병렬 연접(parallel concatenation) 저밀도 패리티 검사(LDPC: Low Density Parity Check, 이하 'LDPC'라 칭하기로 한다) 부호를 사용하여 채널 신호를 부호화/복호하는 장치 및 방법을 제안한다. 상기 종래 기술 부분에서 설명한 바와 같이 고속 대용량 데이터를 신뢰성있게 송수신하기 위해서 제안된 다양한 방식들, 즉 복합 자동 재전송 요구(HARQ: Hybrid Automatic Retransmission Request, 이하 'HARQ'라 칭하기로 한다) 방식과, 적응적 변조 및 코딩(AMC: Adaptive Modulation and Coding, 이하 'AMC'라 칭하기로 한다) 방식 등과 같은 방식들을 사용하는 경우에는 다양한 코드 레이트를 지원할 수 있어야만 하며, 따라서 본 발명에서는 가변 코드 레이트를 지원하는, 병렬 연접 LDPC 부호를 사용하는 채널 부호화/복호하는 장치 및 방법을 제안한다. 또한, 상기 병렬 연접 LDPC 부호의 성능을 최대화시키기 위해서 본 발명에서는 상기 병렬 연접 LDPC 부호를 구성하는 컴퍼넌트(component) LDPC 부호들간의 인터리빙(interleaving) 규칙을 제안한다.

도 3은 본 발명의 실시예에서의 기능을 수행하기 위한 병렬 연접 LDPC 부호를 사용하는 채널 부호화 장치 내부 구조를 도시한 도면이다.

상기 도 3을 참조하면, 상기 채널 부호화 장치는 제어기(311)와, 인터리버(interleaver)(313)와, LDPC 부호화기(encoder)들(315,317)을 포함한다. 즉, 본 발명에서 제안하는 채널 부호화 장치는 터보 부호의 병렬 연접 구조에서와 마찬가지로 LDPC 부호를 병렬 연접하는 구조로 사용함으로써 코드 레이트를 가변시킨다. 일반적으로, 터보 부호의 성능을 결정하는 가장 큰 두 요인은 어떤 컨볼루셔널 부호(convolutional code)를 컴퍼넌트 부호(component code)로 설정할 것인지와, 컴퍼넌트 부호들간에 연결되는 인터리버를 어떻게 설계할 것인지이다. 여기서, 상기 인터리버는 순열 함수(permutation function)의 기능, 즉 하나의 컴퍼넌트 부호의 특정 정보어 비트(information bit)를 또 다른 컴퍼넌트 부호의 어떤 정보어 비트에 대응시킬지를 결정하는 기능을 수행한다. 상기 터보 부호를 사용하는 채널 부호화 장치에서 인터리버를 잘못 설계할 경우 매우 작은 자유 거리(free distance)를 갖는 부호가 발생할 수도 있어 부호 성능에 악영향을 미치게 된다. 일반적으로 성능이 좋은 컴퍼넌트 부호를 검색하는 것은 수학적으로 쉽게 해결할 수 있지만, 상기 인터리버 설계의 경우 수학적인 접근이 쉽지 않으며, 이와 동시에 상기 인터리버를 잘못 설계하는 경우 단순한 랜덤(random) 인터리버를 사용할 경우보다도 좋지 않은 성능을 가지는 터보 부호가 생성될 수도 있다.

상기 터보 부호에서와 마찬가지로 상기 병렬 연접 LDPC 부호를 구성함에 있어서도 상기 인터리버(313)를 설계하는 것이 상기 LDPC 부호의 성능을 결정하는 중요한 요인으로 작용한다. 물론, 상기 터보 부호와 마찬가지로 컴퍼넌트 부호로 사용되는 LDPC 부호를 어떻게 생성할 것인지도 부호 성능을 결정하는 중요한 요인으로 작용한다. 먼저, 정보어 비트들 u_k가 입력되면 LDPC 부호화기(315)와, 인터리버(313) 및 출력단으로 전달된다. 상기 LDPC 부호화기(315)는 상기 입력된 정보어 비트들 u_k에 상응하게 제1패리티 비트들 p₁을 생성한 후 출력한다. 상기 LDPC 부호화기(315)가 정보어 비트들 u_k에 상응하게 제1패리티 비트들 p₁을 생성하는 과정은 본 발명과 직접적인 연관이 없으므로 여기서는 그 상세한 설명을 생략하기로 한다. 또한, 상기 인터리버(313)는 상기 정보어 비트들 u_k를 입력하여 미리 설정되어 있는 순열 함수에 상응하게 인터리빙(interleaving)한 후 상기 LDPC 부호화기(317)로 출력한다. 상기 LDPC 부호화기(317)는 상기 인터리버(313)에서 출력한 신호를 입력하여 제2패리티 비트들 p₂을 생성한 후 출력한다. 여기서, 상기 LDPC 부호화기(317)가 상기 인터리버(317)에서 출력한 신호를 입력하여 제2패리티 비트들 p2를 생성하는 과정은 본 발명과 직접적인 연관이 없으므로 여기서는 그 상세한 설명을 생략하기로 한다. 또한, 상기 인터리버(313)의 동작에 대해서는 하기에서 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다. 한편, 상기 제어기(311)는 채널 상태에 따라 출력을 제어한다. 일 예로, 상기 제어기(311)는 채널 상태가 비교적 양호할 경우에는 정보어 비트들 u_k와 제1패리티 비트들 p₁만을 송신하도록 제어하며, 채널 상태가 비교적 열악할 경우에는 정보어 비트들 u_k와 제1패리티 비트들 p₁뿐만 아니라 제2패리티 비트들 p₂까지 송신하도록 제어한다. 이렇게, 상기 제어기(311)는 송신하는 비트들수를 제어함으로써 결과적으로 코드 레이트를 제어할 수 있는 것이며, 여기서는 일 예로 채널 상태에 따른 코드 레이트 제어만을 설명하였으나, 상기에서 설명한 바와 같이 HARQ 방식을 적용함에 따른 코드 레이트 제어도 가능함은 물론이다.

한편, 상기 도 3에서 설명한 바와 같은 병렬 연접 LDPC 부호는 패리티 검사 행렬(parity check matrix)을 가지는 1개의 LDPC 부호로 간주할 수 있다. 그러면 여기서 도 4를 참조하여 상기 도 3에서 설명한 바와 같은 병렬 연접 LDPC 부호를 1개의 LDPC 부호로 간주할 경우의 패리티 검사 행렬에 대해서 설명하기로 한다.

상기 도 4는 도 3의 병렬 연접 LDPC 부호를 1개의 LDPC 부호라고 간주할 경우의 패리티 검사 행렬을 도시한 도면이다.

상기 도 4를 설명하기에 앞서, 상기 도 3에서 설명한 바와 같은 병렬 연접 LDPC 부호는 LDPC 부호화기(315)에서 출력하는 LDPC 부호와, LDPC 부호화기(317)에서 출력하는 LDPC 부호를 서로 다른 컴퍼넌트 부호로 간주하여 수신측에서 직렬 복호하기 때문에 1개의 LDPC 부호를 복호할 경우와 비교할 때 복호 성능에 있어 상이하게 됨은 물론이다. 상기 병렬 연접 LDPC 부호를 복호하는 경우와 LDPC 부호를 복호할 경우의 복호 동작의 상이점은 하기에서 설명할 것이므로 여기서는 그 상세한 설명을 생략하기로 한다.

상기 도 4를 참조하면, 먼저 상기 도 3의 첫 번째 컴퍼넌트 부호인 상기 LDPC 부호화기(315)에서 출력하는 LDPC 부호는 상기도 4에 도시되어 있는 패리티 검사 행렬 H의 H₁(411)과 P₁(413)으로 표현 가능하며, 이때 상기 두 번째 컴퍼넌트 부호인 상기 LDPC 부호화기 (317)에서 출력하는 LDPC 부호의 패리티를 0(415)으로 패딩(padding)한다. 여기서, 상기 LDPC 부호화기(315)에서 출력하는 LDPC 부호를 ‘제1컴퍼넌트 LDPC 부호’라고 칭하기로 하며, 상기 LDPC 부호화기(317)에서 출력하는 LDPC 부호를 ‘제2컴퍼넌트 LDPC 부호’라고 칭하기로 한다. 또한, 상기 H₁(411)은 상기 제1컴퍼넌트 LDPC 부호의 정보어 파트(information part)에 대응되는 부분 행렬이며, 상기 P₁(413)과 0(415)은 상기 제1컴퍼넌트 LDPC 부호의 패리티 파트(parity part)에 대응되는 부분 행렬로서, 특히 본 발명에서는 상기 P₁(413)만 상기 제1컴퍼넌트 LDPC 부호의 패리티 파트에 대응된다. 이와 마찬가지로, 두 번째 컴퍼넌트 부호인 상기 LDPC 부호화기 (317)에서 출력하는 LDPC 부호는 상기 패리티 검사 행렬 H의 H₂(421)과 P₂(425)로 표현 가능하며, 이때 상기 첫 번째 컴퍼넌트 부호인 상기 LDPC 부호화기 (315)에서 출력하는 LDPC 부호의 패리티를 0(423)으로 패딩한다. 여기서, 상기 H₂(421)은 상기 제2컴퍼넌트 LDPC 부호의 정보어 파트에 대응되는 부분 행렬이며, 상기 0(423)과 P₂(425)은 상기 제2컴퍼넌트 LDPC 부호의 패리티 파트에 대응되는 부분 행렬로서, 특히 본 발명에서는 상기 P₂(425)만 상기 제2컴퍼넌트 LDPC 부호의 패리티 파트에 대응된다.

한편, 상기에서 설명한 바와 같이 상기 인터리버(313)는 미리 설정되어 있는 순열 함수에 상응하게 인터리빙 동작을 수행하므로

의 관계가 성립된다. 또한 상기 제1 컴퍼넌트 LDPC 부호와 제2 컴퍼넌트 LDPC 부호를 반드시 동일하게 사용할 필요는 없지만 수신측 채널 복호기의 복잡도를 고려할 때 동일하게 사용하는 것이 바람직하다. 따라서, 상기 도 4에서는

과

가 동일하다고 가정하기로 한다.

다음으로 도 5를 참조하여 동일한 LDPC 부호를 컴퍼넌트 부호로 사용하는 병렬 연접 LDPC 부호의 factor 그래프를 설명하기로 한다.

상기 도 5는 동일한 LDPC 부호를 컴퍼넌트 부호들로 사용하는 병렬 연접 LDPC 부호의 factor 그래프를 도시한 도면이다.

상기 도 5를 참조하면, 참조 부호 510은 제1 컴퍼넌트 LDPC 부호의 검사 노드(check node)들을 나타내며, 참조부호 520은 제1 컴퍼넌트 LDPC 부호의 factor 그래프 구조를 나타내는 순열 함수 π₂를 나타내며, 참조부호 530은 제1 컴퍼넌트 LDPC 부호의 정보어 비트 u_k 를 나타내며, 참조부호 540은 제1 컴퍼넌트 LDPC 부호의 제1패리티 비트 p₁을 나타낸다. 여기서, 상기 제1 컴퍼넌트 LDPC 부호의 factor 그래프 구조를 나타내는 순열 함수 π₂(520)는 검사 노드와 변수 노드(variable node)가 어떻게 연결되는지를 나타내며, 상기 순열 함수 π₂(520)가 결정되면 상기 첫 번째 컴퍼넌트 LDPC 부호의 패리티 검사 행렬을 생성할 수 있다. 여기서, 상기 순열 함수 π₂(520)를 어떻게 선택하느냐에 따라 첫 번째 컴퍼넌트 LDPC 부호의 factor 그래프의 사이클 구조가 변하게 되므로 상기 순열 함수 π₂(520)를 설계하는 것은 상기 LDPC 부호의 성능을 결정하는 매우 중요한 요인으로 작용하게 된다. 여기서, 성능이 우수한 LDPC 부호를 생성하기 위한 상기 순열 함수 π₂(520) 설계는 본 발명과 직접적인 연관이 없으므로 여기서는 그 상세한 설명을 생략하기로 한다.

또한, 참조 부호 550은 상기 도 3의 인터리버(313)의 순열 함수 π₁를 나타내며, 참조 부호 560은 제2 컴퍼넌트 LDPC 부호의 제2패리티 비트들 p₂을 나타내며, 참조 부호 570은 제2 컴퍼넌트 LDPC 부호의 factor 그래프 구조를 나타내는 순열 함수 π₂를 나타내며, 참조부호 580은 제2 컴퍼넌트 LDPC 부호의 검사 노드들을 나타낸다. 상기 도 3에서 LDPC 부호화기(315)와 LDPC 부호화기(315)는 동일한 부호화기라고 가정하였기 때문에 상기 제2 컴퍼넌트 LDPC 부호의 factor 그래프 구조를 나타내는 순열 함수 역시 상기 제1 컴퍼넌트 LDPC 부호의 factor 그래프 구조를 나타내는 순열 함수 π₂와 동일하게 되는 것이다.

상기 도 5에서 설명한 바와 같이 병렬 연접 LDPC 부호의 factor 그래프는 단지 2개의 컴퍼넌트 LDPC 부호들이 정보어 비트들 사이에 인터리버를 통해 연결되는 형태가 된다. 따라서 반복 복호시에 제1 컴퍼넌트 LDPC 부호에 해당하는 부분을 먼저 복호하고, 상기 제1 컴퍼넌트 LDPC 부호의 정보어 비트들 부분에 해당하는 변수 노드의 값을 인터리버를 통해서 전달해주면 제2 컴퍼넌트 LDPC 부호에 해당하는 부분을 복호하는 직렬 복호 방식으로 복호를 진행할 수 있게 된다.

한편, 상기에서 설명한 바와 같이 HARQ 방식 및 AMC 방식을 사용하는 통신 시스템에서 상기 병렬연접 LDPC 부호를 사용하는 방식에 대해서 구체적으로 설명하면 다음과 같다.

먼저, 무선 통신 시스템에서 기지국(BS: Base Station)이나 가입자 단말기(SS: Subscriber Station)의 전력(power)은 한정된 자원이기 때문에, 통신상의 에러 발생을 방지하기 위해서 최대 송신 전력으로 신호를 송신하는 것은 불가능하다. 이렇게 한정된 전력을 사용하여 효율적인 통신을 수행하기 위해 도입된 방식이 상기 HARQ 방식 및 AMC 방식이다. 상기에서 설명한 바와 같이 상기 HARQ 방식을 사용하는 통신 시스템에서는 에러가 발생한 데이터에 대해 다양한 코드 레이트를 가지는 채널 부호화기를 사용하여 상기 에러가 발생한 데이터를 채널 환경에 상응하게 재전송한다.

상기에서 설명한 바와 같이 병렬 연접 LDPC 부호를 사용할 경우, 어떤 컴퍼넌트 LDPC 부호를 선택할 것인지와, 몇 개의 컴퍼넌트 LDPC 부호들을 연접시킬 것인지에 따라서 코드 레이트를 다양하게 가변시킬 수 있다. 상기 코드 레이트를 가변시킬 수 있는 병렬 연접 LDPC 부호는 상기 HARQ 방식을 사용하는 통신 시스템에 매우 적합한 부호가 된다. 또한, 상기에서 설명한 바와 같이 상기 병렬 연접 LDPC 부호는 컴퍼넌트 LDPC 부호를 어떻게 선택할 것인지와, 몇 개의 컴퍼넌트 LDPC 부호들을 연접시킬 것인지 뿐만 아니라 컴퍼넌트 LDPC 부호들을 생성하는 LDPC 부호화기들간에 연결되는 인터리버를 어떻게 설계하는지에 따라 그 성능이 크게 좌우된다. 따라서 본 발명에서는 상기 인터리버를 설계하는 규칙을 제안한다.

상기에서 설명한 바와 같이 LDPC 부호의 factor 그래프에서 크기가 작은 사이클은 상기 LDPC 부호 성능 열화의 주요한 요인으로 작용하게 된다. 그 이유는 크기가 작은 사이클에 속해있는 임의의 한 노드에서 출발한 자신의 정보가 적은 반복 회수 후에 다시 자신에게 돌아오게 되고, 상기 반복 회수가 증가할수록 그 정보가 계속해서 자신에게 돌아오게 되므로 정보 업데이트(update)가 잘 이루어지지 않기 때문이다. 따라서 가능한 한 상기 LDPC 부호의 factor 그래프상의 사이클의 크기를 크게 해주고, 크기가 작은 사이클의 개수를 최소화시킴으로써 LDPC 부호의 성능을 향상시킬 수 있다. 여기서, 크기가 미리 설정한 임계 크기 이하일 경우 '크기가 작다'라고 표현함에 유의하여야만 한다.

또한, 변수 노드의 차수는 클수록, 검사 노드의 차수는 작을수록 LDPC 부호의 성능을 향상시킬 수 있다. 일반적으로 차수가 큰 변수 노드가 신뢰도(reliability)가 큰데, 이는 차수가 큰 변수 노드에 해당하는 부호어의 비트가 에러가 발생될 확률이 적다는 것을 나타낸다. 이와는 반대로 차수가 작은 변수 노드는 차수가 큰 변수 노드와 비교했을 때 차수가 작은 변수 노드에 해당하는 부호어의 비트가 상대적으로 에러가 발생할 확률이 높다.

따라서, 본 발명에서는 상기 LDPC 부호의 사이클과 노드의 차수에 관한 특성을 고려하여 병렬 연접 LDPC 부호의 인터리버 설계 규칙을 제안한다.

< 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >

제1규칙: 신뢰도가 떨어지는 낮은 차수를 가진 변수 노드를 높은 차수를 가진 변수 노드로 대응(mapping)시킨다.

제2규칙: 평균 사이클의 크기가 작은 변수 노드를 평균 사이클의 크기가 큰 변수 노드로 대응시킨다. 여기서, 상기 평균 사이클이란 변수 노드가 속해있는 모든 사이클의 크기를 더하여 그 차수로 나눈 값을 나타낸다. 여기서, 평균 사이클의 크기가 미리 설정한 임계값 이하일 경우 평균 사이클의 크기가 작다고 표현하고, 상기 평균 사이클의 크기가 상기 임계값을 초과할 경우 평균 사이클의 크기가 크다고 표현한 것임에 유의하여야만 한다.

제3규칙: 하나의 작은 사이클을 구성하게 되는 변수 노드들은 인터리빙한 후 각각 다른 사이클에 포함되도록, 즉 같은 사이클에 포함되지 않도록 한다.

삭제

첫 번째로, 상기 제1규칙을 상세하게 설명하면 다음과 같다.

먼저, 제1컴퍼넌트 LDPC 부호에서 낮은 차수의 변수 노드들을 제2컴퍼넌트 LDPC 부호의 높은 차수를 가지는 변수 노드들로 대응시키는 것이다. 이렇게 함으로써 제1 컴퍼넌트 LDPC 부호에서 에러가 발생할 확률이 높은 변수 노드들의 신뢰도를 높여줄 수 있다. 또한, 제2컴퍼넌트 LDPC 부호에서 낮은 차수를 가지는 변수 노드들은 제1컴퍼넌트 LDPC 부호의 높은 차수를 가진 변수 노드들로 대응시키게 된다.

두 번째로, 상기 제2규칙을 상세하게 설명하면 다음과 같다.

먼저, 실제 통신 시스템에서는 상기 제2규칙을 적용하기 위해서 모든 컴퍼넌트 LDPC 부호의 모든 사이클을 계산할 필요는 없다. 따라서, 상기 제2규칙을 적용하기 위해서는 크기가 작은 사이클(일 예로, 크기가 10이하인 사이클)만 구하면 되 며, 상기 작은 크기를 갖는 사이클이 많은 변수 노드들을 작은 크기의 사이클이 없는 변수 노드들로 대응시키면 되는 것이다.

세 번째로, 상기 제3규칙을 상세하게 설명하면 다음과 같다.

먼저, 상기에서 설명한 바와 같이 그 크기가 작은 사이클에 연결되어 있는 변수 노드들은 신뢰도가 낮다. 따라서, 상기 제3규칙에서는 상기 변수 노드들의 신뢰도를 향상시키기 위해서 상기 변수 모드들이 서로 다른 사이클에 포함되게 하며, 이는 각 변수 노드들의 의존도(dependency)를 줄여주게 된다. 이 때 가능한한 평균 사이클의 크기가 큰 노드들과 대응시키도록 한다.

한편, 상기 제1규칙 내지 제3규칙과 함께 고려해야할 점은 패리티 검사 행렬의 차수 분포이다. 상기 병렬 연접 LDPC 부호의 패리티 검사 행렬은 상기 도 4에서 설명한 바와 같이 하나의 큰 LDPC 부호의 패리티 검사 행렬 형태를 갖는 것을 알 수 있다. 따라서, 상기 인터리버를 사용하여 2개의 컴퍼넌트 LDPC 부호들을 대응시킬 때 전체 패리티 검사 행렬의 최적의 차수 분포를 맞추어 주는 것이 좋다. 상기 전체 패리티 검사 행렬의 최적의 차수 분포를 맞추어 주는 문제는 Richardson 등이 제안한 멀티 에쥐(multi-edge) 유형의 LDPC 부호의 밀도 진화(density evolution) 방식을 이용하면 된다. 여기서, 상기 밀도 진화 방식은 본 발명과 직접적인 연관이 없으므로 그 구체적인 설명은 생략하기로 한다.

상기 도 5에서는 동일한 LDPC 부호를 컴퍼넌트 부호들로 사용하는 병렬 연접 LDPC 부호의 factor 그래프에 대해서 설명하였으며, 다음으로 도 6을 참조하여 본 발명의 실시예에 따른 패리티 검사 행렬을 사용하여 병렬 연접 LDPC 부호를 복호하는 장치에 대해서 설명하기로 한다.

상기 도 6은 본 발명의 실시예에서의 기능을 수행하는 병렬 연접 LDPC 부호의 복호 장치 내부 구조를 도시한 도면이다.

상기 도 6을 참조하면, 상기 병렬 연접 LDPC 부호의 복호 장치는 제1컴퍼넌트 LDPC 복호기(600)와, 배타적 가산기(621)와, 코드 레이트 제어기(623)와, 인터리버(625)와,제어기(627)와, 메모리(memory)(629)와, 디인터리버(de-interleaver)(631)와, 배타적 가산기(633)와, 제2컴퍼넌트 LDPC 복호기(650)와, 경판정기(soft-decider)(660)로 구성된다. 상기 제1컴퍼넌트 LDPC 복호기(600)는 제1LDPC 복호기(611)로 구성되고, 상기 제2컴퍼넌트 LDPC 복호기(650)는 제2LDPC 복호기(651)와, 스위치(653)로 구성된다. 상기 도 3에서도 설명한 바와 같이, 일 예로 상기 채널 복호 장치에 대응하는 채널 부호화 장치는 코드 레이트에 상응하게 제1송신 신호 혹은 제2송신 신호를 송신한다. 상기 제1송신 신호는 정보 비트들 u_k와 제1패리티 비트들 p₁을 포함하며, 상기 제2송신 신호는 정보 비트들 u_k와, 제1패리티 비트들 p₁과 제2패리티 비트들 p₂를 포함한다. 여기서, 상기 제1송신 신호의 코드 레이트는 R₁이고, 제2송신 신호의 코드 레이트는 R₂라고 가정하기로 한다. 상기 코드 레이트 제어기(623)는 상기 채널 부호화 장치에서 사용한 코드 레이트에 상응하게 상기 제1LDPC 복호기(611)와 제2LDPC 복호기(651)를 모두 사용할지 혹은 상기 제1LDPC 복호기(611)와 제2LDPC 복호기(651) 중 어느 하나를 사용할지를 결정한다. 즉, 상기 코드 레이트 제어기(623)는 상기 채널 부호화 장치에서 코드 레이트로 R₁을 사용할 경우 상기 제1LDPC 복호기(611)를 사용하기로 결정하고, 상기 채널 부호화 장치에서 코드 레이트로 R₂를 사용할 경우 상기 제1LDPC 복호기(611)와 제2LDPC 복호기(651) 모두를 사용하기로 결정한다.

그러면, 먼저 상기 채널 부호화 장치에서 코드 레이트로 R₂를 사용한 경우, 즉 상기 코드 레이트 제어기(623)가 상기 제1LDPC 복호기(611)와 제2LDPC 복호기(651) 모두를 사용하기로 결정한 경우에 대해서 설명하기로 한다. 먼저, 무선 채널을 통해 수신되는 제1수신 신호중 정보어 비트들 u_k와 제1패리티 비트들 p₁은 상기 제1컴퍼넌트 LDPC 복호기(600)의 제1LDPC 복호기(611)로 입력된다. 여기서, 상기 제1수신 신호는 정보 비트들 u_k와, 제1패리티 비트들 p₁과 제2패리티 비트들 p₂를 포함한다. 이때, 상기 제2LDPC 복호기(651)에서 출력한 이전 복호시의 업데이트된 정보 역시 상기 제1LDPC 복호기(611)로 입력된다. 여기서, 상기 복호 과정이 최초의 복호 과정일 경우에는 업데이트된 정보가 존재하지 않으므로 상기 정보어 비트들 u_k와 제1패리티 비트들 p₁만 상기 제1LDPC복호기(611)로 입력된다. 상기 제1LDPC 복호기(611)는 상기 입력된 정보어 비트들 u_k와 제1패리티 비트들 p₁ 및 제2LDPC 복호기(651)에서 출력한 이전 복호시의 업데이트된 정보를 가지고 복호 동작을 수행한 후 상기 배타적 가산기(621) 및 코드 레이트 제어기(623)로 출력한다. 상기 코드 레이트 제어기(623)가 상기 제1LDPC 복호기(611)와 제2LDPC 복호기(651) 모두를 사용하기로 결정하였기 때문에, 상기 코드 레이트 제어기(623)는 상기 제1LDPC 복호기(611)에서 출력한 신호를 무시한다.

상기 배타적 가산기(621)는 상기 제1LDPC 복호기(611)에서 출력한 신호에서 상기 제2LDPC 복호기(651)에서 출력한 이전 복호시의 업데이트된 정보를 감산한 후 상기 인터리버(625)로 출력한다. 한편, 상기 제어기(627)는 상기 메모리(629)에 미리 저장되어 있는 순열 함수를 읽어 상기 인터리버(625)와 디인터리버(631)로 출력함으로써, 상기 인터리버(625)와 디인터리버(631)가 상기 순열 함수에 상응하게 인터리빙 동작 및 디인터리빙 동작을 수행하도록 제어한다. 상기 인터리버(625)는 상기 배타적 가산기(621)에서 출력한 신호를 입력하여 상기 순열 함수에 상응하게 인터리빙한 후 상기 제2컴퍼넌트 LDPC 복호기(650)의 제2LDPC 복호기(651)와 배타적 가산기(633)로 출력한다.

상기 제2LDPC 복호기(651)는 상기 인터리버(625)에서 출력한 신호를 입력하여 복호 동작을 수행한 후 상기 스위치(653)로 출력한다. 여기서, 상기 제2LDPC 복호기(651)로는 제2패리티 비트들 p₂가 입력되는 것이다. 상기 스위치(653)는 미리 설정된 설정 횟수의 반복 복호 동작이 완료된 후 스위칭 온(switching on)되어 상기 제2LDPC복호기(651)에서 출력한 신호를 상기 경판정기(660)로 입력되도록 한다. 여기서, 상기 스위치(653)는 상기에서 설명한 바와 같이 상기 설정 횟수의 반복 복호 동작이 완료된 후에 상기 제2LDPC 복호기(651)와 상기 경판정기(660)가 연결되도록 스위칭 온 될 수도 있으며, 이와는 달리 상기 반복 복호 동작이 완료될 때마다 상기 제2LDPC 복호기(651)와 상기 경판정기(660)가 연결되도록 스위칭 온될 수도 있다. 상기 스위치(653)가 반복 복호 동작이 완료될 때마다 스위칭 온되는 경우는 패리티 검사를 수행하여 반복 복호의 종료 기준으로 사용될 수도 있다. 다음으로, 상기 채널 부호화 장치에서 코드 레이트로 R₁를 사용한 경우, 즉 상기 코드 레이트 제어기(623)가 상기 제1LDPC 복호기(611)를 사용하기로 결정한 경우에 대해서 설명하기로 한다. 먼저, 무선 채널을 통해 수신되는 제2수신 신호중 정보어 비트들 u_k와 제1패리티 비트들 p₁은 상기 제1컴퍼넌트 LDPC 복호기(600)의 제1LDPC 복호기(611)로 입력된다. 여기서, 상기 제2수신 신호는 정보 비트들 u_k와 제1패리티 비트들 p₁를 포함한다. 상기 제1LDPC 복호기(611)는 상기 정보 비트들 u_k와 제1패리티 비트들 p₁를 복호하고, 그 복호된 결과를 상기 코드 레이트 제어기(623)로 출력한다. 상기 코드 레이트 제어기(623)가 상기 제1LDPC 복호기(611)를 사용하기로 결정하였기 때문에, 상기 코드 레이트 제어기(623)는 상기 제1LDPC 복호기(611)에서 출력한 신호를 상기 경판정기(660)로 출력한다.

상기 도 6에서는 본 발명의 실시예에서의 기능을 수행하는 병렬 연접 LDPC 부호의 복호 장치 내부 구조에 대해서 설명하였으며, 다음으로 도 7을 참조하여 상기 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제1규칙을 적용할 경우의 인터리버 설계 규칙에 대해서 설명하기로 한다.

상기 도 7은 본 발명에서 제안하는 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제1규칙을 적용할 경우의 인터리버 설계 규칙을 개략적으로 도시한 도면이다.

상기 도 7을 설명하기에 앞서, 상기 병렬 연접 LDPC 부호의 패리티 검사 행렬을 H라고 정의할 경우, 상기 병렬 연접 LDPC 부호의 패리티 검사 행렬 H는 H=[M |P] 로 나타낼 수 있다. 여기서, 상기 M은 정보어 비트들에 대응되는 파트를 나타내고, P는 패리티 비트들에 대응되는 파트를 나타낸다. 상기 도 7에 도시한 M은 제1 컴퍼넌트 LDPC 부호의 패리티 검사 행렬의 정보어 비트들에 대응되는 파트를 나타내며, M'은 제2 컴퍼넌트 LDPC 부호의 패리티 검사 행렬의 정보어 비트들에 대응되는 파트를 나타낸다. 이때, 상기 제1 컴퍼넌트 LDPC 부호의 패리티 검사 행렬의 정보어 비트들에 대응되는 파트 M과 제2 컴퍼넌트 LDPC 부호의 패리티 검사 행렬의 정보어 비트들에 대응되는 파트 M'은 하기 수학식 1과 같은 관계를 가진다.

상기 수학식 1에서 π는 상기 제1 컴퍼넌트 LDPC 부호를 생성하는 제1LDPC 부호화기와 제2 컴퍼넌트 LDPC 부호를 생성하는 제2LDPC 부호화기간에 연결되어 있는 인터리버에 해당하는 순열 함수를 나타낸다. 즉, 상기 도 3에서 설명한 바와 같이 상기 π는 제1LDPC 부호화기 (315)와 제2LDPC 부호화기 (317)간에 연결되어 있는 인터리버(313)의 순열 함수를 나타낸다. 상기 도 7에 도시되어 있는 제1 컴퍼넌트 LDPC 부호의 패리티 검사 행렬의 정보어 비트들에 대응되는 파트 M은 열(coulmn)의 웨이트(weight)에 따라 오름 차순으로 열들이 배열되어 있으며, 제2 컴퍼넌트 LDPC 부호의 패리티 검사 행렬의 정보어 비트들에 대응되는 파트 M'은 열의 무게에 따라 상기 제1 컴퍼넌트 LDPC 부호의 패리티 검사 행렬의 정보어 비트들에 대응되는 파트 M을 내림 차순으로 재배열한 형태를 가진다. 여기서, 상기 ‘무게’는 0이 아닌(non-zero) 엘리먼트(element)들의 개수를 나타낸다. 한편, 이 경우, 상기 순열 함수 π는 하기 수학식 2와 같이 나타낼 수 있다.

즉, 상기 제1LDPC 부호화기(315)로 입력되는 비트들을 정반대의 순서를 가지도록 재정렬하여 상기 제2LDPC 부호화기(317)로 입력시키도록 하는 것이다. 이렇게 함으로써 신뢰도가 낮은, 웨이트가 작은 비트를 신뢰도가 높은, 웨이트가 큰 비트에 대응시키게 되는 효과를 가지게 된다. 물론, 상기 도 7에서 설명한 바와 같이 특정한 규칙을 가지도록 순열 함수 π를 생성할 수도 있지만, 열의 웨이트에 따라 랜덤하게 상기 순열 함수 π를 생성할 수도 있음은 물론이다.

상기 도 7에서는 상기 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제1규칙을 적용할 경우의 인터리버 설계 규칙을 설명하였으며, 다음으로 도 8을 참조하여 상기 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제2규칙 및 제3규칙을 적용할 경우의 인터리버 설계 규칙을 설명하기로 한다.

상기 도 8은 본 발명에서 제안하는 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제2규칙 및 제3규칙을 적용할 경우의 인터리버 설계 규칙을 개략적으로 도시한 도면이다.

상기 도 8을 참조하면, 참조 부호 800은 제1 컴퍼넌트 LDPC 부호의 factor 그래프의 일부분을 나타낸 것이며, 참조 부호 850은 상기 제1 컴퍼넌트 LDPC 부호를 인터리빙한 후의 제2 컴퍼넌트 LDPC 부호의 factor 그래프의 일부분을 나타낸 것이다. 상기 도 8에서 원형 모양의 노드들, 즉 v1부터 v7까지의 노드들은 변수 노드들을 나타내며, 사각 모양의 노드들, 즉 c1부터 c6의 노드들은 검사 노드들을 나타낸다.

상기 제1 컴퍼넌트 LDPC 부호의 factor 그래프(800)에서 변수 노드들 v1, v2, v3은 최소 사이클이 사이클 4 구조를 갖는다. 따라서, 상기 변수 노드들 v1, v2, v3을 가능한한 크기가 큰 사이클로 대응시켜 주는 것이 중요하다. 상기 도 8에 도시한 바와 같이 상기 제1 컴퍼넌트 LDPC 부호의 factor 그래프(800)에서 외부에 생략된 부분이 사이클이 굉장히 큰 구조라고 가정한다면, 상기 변수 노드들 v1, v2, v3을 상기 제1 컴퍼넌트 LDPC 부호의 factor 그래프(800)의 외부에 생략된 부분으로 대응시켜 평균 사이클을 크게 한다. 이때 상기 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제2규칙 및 제3규칙까지 동시에 고려하기 위해서는 동일한 작은 사이클에 연결되어 있는 변수 노드들 v1, v2를 같은 사이클 내에 포함되지 않도록 대응시켜야만 한다. 물론 변수 노드들 v2, v3에 대해서도 같은 사이클에 포함되지 않도록 대응시켜야만 한다.

한편, 상기 도 8에서는 비교적 작은 크기의 factor 그래프를 일 예로 하여 상기 < 병렬 연접 LDPC 부호의 인터리버 설계 규칙 >의 제2규칙 및 제3규칙을 적용할 경우의 인터리버 설계 규칙을 설명하였지만, 실제로는 같은 사이클에 포함되어 있는 변수 노드들은 가능한 한 멀리 떨어지도록 대응시킴으로써 병렬 연접 LDPC 부호를 반복 복호할 경우 각각 독립된 정보를 획득할 수 있도록 한다. 또한, 아이디얼(ideal)하게는 크기가 작은 사이클들을 모두 고려할 경우 상기 병렬 연접 LDPC 부호의 성능을 최적화시키지만, 크기가 작은 사이클들을 모두 고려할 경우 상기 인터리버 설계는 굉장히 복잡해진다. 따라서, 실제 통신 시스템에서는 사이클 4와 사이클 6에 포함되는 변수 노드들에 대해서만 고려해 주어도 큰 성능 향상을 가져오게 된다.

상술한 바와 같은 본 발명은 병렬 연접 LDPC 부호를 사용하여 코드 레이트 제한이 없는 데이터 송수신을 가능하게 한다는 이점을 가진다. 특히, 본 발명은 상기 병렬 연접 LDPC 부호를 생성함에 있어 성능을 좌우하는 중요한 요소인 인터리버 설계 규칙을 제안함으로써 상기 병렬 연접 LDPC 부호의 성능을 극대화시킬 수 있다는 이점을 가진다.

Claims (32)

1. 채널 부호화 장치에 있어서,

   정보어 비트들에 상응하게 제1컴퍼넌트 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호를 생성하는 제1LDPC 부호화기와,

   상기 정보어 비트들을 인터리빙 규칙에 상응하게 인터리빙하는 인터리버와, 상기 인터리빙된 정보어 비트들에 상응하게 제2 컴퍼넌트 LDPC 부호를 생성하는 제2LDPC 부호화기와,

   코드 레이트에 상응하게 상기 정보어 비트들과, 상기 제1컴퍼넌트 LDPC 부호와, 상기 제2컴퍼넌트 LDPC 부호를 조합하여 출력하도록 제어하는 제어기를 포함하며;

   상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 상기 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 하는 채널 부호화 장치.
2. 제1항에 있어서,

   상기 제1컴퍼넌트 LDPC 부호는, 상기 정보어 비트들에 대응되는 제1패리티 비트들임을 특징으로 하는 채널 부호화 장치.
3. 제2항에 있어서,

   상기 제2컴퍼넌트 LDPC 부호는, 상기 정보어 비트들에 대응되는 제2패리티 비트들임을 특징으로 하는 채널 부호화 장치.
4. 삭제
5. 삭제
6. 삭제
7. 삭제
8. 삭제
9. 채널 부호화 장치의 채널 부호화 방법에 있어서,

   정보어 비트들에 상응하게 제1 컴퍼넌트 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호를 생성하는 과정과,

   상기 정보어 비트들을 인터리빙 규칙에 상응하게 인터리빙하는 과정과,

   상기 인터리빙된 정보어 비트들에 상응하게 제2 컴퍼넌트 LDPC 부호를 생성하는 과정과,

   코드 레이트에 상응하게 상기 정보어 비트들과, 상기 제1컴퍼넌트 LDPC 부호와 상기 제2컴퍼넌트 LPDC 부호를 조합하여 출력하는 과정을 포함하며;

   상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 상기 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 하는 채널 부호화 방법.
10. 제9항에 있어서,

    상기 제1컴퍼넌트 LDPC 부호는, 상기 정보어 비트들에 대응되는 제1패리티 비트들임을 특징으로 하는 채널 부호화 방법.
11. 제10항에 있어서,

    상기 제2컴퍼넌트 LDPC 부호는, 상기 정보어 비트들에 대응되는 제2패리티 비트들임을 특징으로 하는 채널 부호화 방법.
12. 삭제
13. 삭제
14. 삭제
15. 삭제
16. 삭제
17. 채널 복호 장치에 있어서,

    코드 레이트에 상응하게 제1저밀도 패리티 검사(LDPC: Low Density Parity Check) 복호기와 제2LDPC 복호기 모두를 사용할지 혹은 상기 제1LDPC 복호기와 제2LDPC 복호기 중 어느 1개만을 사용할지 결정하는 코드 레이트 제어기와,

    상기 코드 레이트 제어기가 상기 제1LDPC 복호기와 상기 제2LDPC 복호기 모두를 사용하기로 결정할 경우, 제1수신 신호가 입력되면, 이전 복호 과정에서 상기 제2LDPC 복호기에서 출력한 업데이트 정보와, 상기 제1수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제1수신 신호를 위한 제1 컴퍼넌트 LDPC 부호로 복호하고, 상기 제1수신 신호를 위한 제1컴퍼넌트 LDPC 부호를 제1감산기로 출력하고; 상기 코드 레이트 제어기가 상기 제1LDPC 복호기를 사용하기로 결정할 경우, 제2수신 신호가 입력되면, 상기 제2수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제2수신 신호를 위한 제1 컴퍼넌트 LDPC 부호로 복호하고, 상기 제2수신 신호를 위한 제1컴퍼넌트 LDPC 부호를 상기 코드 레이트 제어기로 출력하는 제1LDPC 복호기와,

    상기 제1LDPC 복호기에서 출력한 신호에서 상기 업데이트 정보를 감산하는 제1감산기와,

    상기 제1감산기에서 출력한 신호를 입력하여 인터리빙 규칙에 상응하게 인터리빙하는 인터리버와,

    상기 인터리버에서 출력한 신호와 상기 제1수신 신호의 제2패리티 비트들을 입력하여 제2 컴퍼넌트 LDPC 부호로 복호하는 제2LDPC 복호기와,

    상기 제2LDPC 복호기에서 출력한 신호에서 상기 인터리버에서 출력한 신호를 감산하는 제2감산기와,

    상기 제2감산기에서 출력한 신호를 입력하여 상기 인터리빙 규칙에 대응하는 디인터리빙 규칙에 상응하게 디인터리빙하여 상기 제1LDPC 복호기 및 상기 제1감산기로 출력하는 디인터리버와,

    상기 인터리빙 방식 및 디인터리빙 방식을 제어하는 제어기를 포함하며,

    상기 코드 레이트 제어기는 상기 제1LDPC 복호기를 사용하기로 결정할 경우, 상기 제1LDPC 복호기에서 출력하는 신호를 최종 복호된 비트들로 출력하고, 상기 제1LDPC 복호기와 제2LDPC 복호기 모두를 사용하기로 결정할 경우, 상기 제2LDPC 복호기가 상기 제2컴퍼넌트 LDPC 부호를 최종 복호된 비트들로 출력하도록 제어하며;

    상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 상기 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 하는 복호 장치.
18. 삭제
19. 삭제
20. 삭제
21. 삭제
22. 삭제
23. 삭제
24. 삭제
25. 채널 복호 장치의 채널 복호 방법에 있어서,

    채널 부호화 장치에서 사용된 코드 레이트가 R₂일 경우, 제1수신 신호가 입력되면, 이전 복호 과정에서 생성된 업데이트 정보와, 상기 제1수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제1수신 신호를 위한 제1 컴퍼넌트 저밀도 패리티 검사(LDPC: Low Density Parity Check) 부호로 복호하거나, 상기 채널 부호화 장치에서 사용된 코드 레이트가 R₁일 경우, 제2수신 신호가 입력되면, 상기 제2수신 신호의 정보어 비트들과 제1패리티 비트들을 입력하여 상기 제2수신 신호를 위한 제2컴퍼넌트 LDPC 부호로 복호하는 과정과,

    상기 제1수신 신호를 위한 제1 컴퍼넌트 LDPC 부호에서 상기 업데이트 정보를 감산하는 과정과,

    상기 제1수신 신호를 위한 제1 컴퍼넌트 LDPC 부호에서 상기 업데이트 정보를 감산한 신호를 입력하여 인터리빙 규칙에 상응하게 인터리빙하는 과정과,

    상기 인터리빙된 신호와 상기 제1수신 신호의 제2패리티 비트들을 입력하여 제2 컴퍼넌트 LDPC 부호로 복호하는 과정과,

    상기 제2 컴퍼넌트 LDPC 부호에서 상기 인터리빙된 신호를 감산하는 과정과,

    상기 제2 컴퍼넌트 LDPC 부호에서 상기 인터리빙된 신호를 감산한 신호를 입력하여 상기 인터리빙 규칙에 대응하는 디인터리빙 규칙에 상응하게 디인터리빙하는 과정과,

    코드 레이트에 상응하게 상기 제2수신 신호를 위한 제1 컴퍼넌트 LDPC 부호와 제2 컴퍼넌트 LDPC 부호 중 어느 하나를 최종 복호된 비트들로 출력하는 과정을 포함하며;

    상기 인터리빙 규칙은, 상기 제1 컴퍼넌트 LDPC 부호의 팩터(factor) 그래프 상에서 낮은 차수의 변수 노드들을 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키고, 상기 제2 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 낮은 차수의 변수 노드들을 상기 제1 컴퍼넌트 LDPC 부호의 팩터 그래프 상에서 높은 차수의 변수 노드들로 대응시키는 규칙임을 특징으로 하는 채널 복호 방법.
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