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KR100832015B1 - Method for forming contact hole in semiconductor device - Google Patents

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KR100832015B1
KR100832015B1 KR1020050096117A KR20050096117A KR100832015B1 KR 100832015 B1 KR100832015 B1 KR 100832015B1 KR 1020050096117 A KR1020050096117 A KR 1020050096117A KR 20050096117 A KR20050096117 A KR 20050096117A KR 100832015 B1 KR100832015 B1 KR 100832015B1
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Abstract

본 발명은 비정질 카본 하드마스크와 SiON막을 베리어로 하여 반도체 소자의 콘택홀 형성시 발생되는 공정 불량을 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상부에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함하는 반도체 기판 전면에 스페이서막을 형성하는 단계; 상기 스페이서막을 포함하는 결과물의 전면에 절연막을 형성하는 단계; 상기 스페이서막이 드러나는 타겟으로 상기 절연막을 평탄화하는 단계; 상기 절연막의 소정 영역 상에 비정질 카본 및 산화막이 적층 형성된 마스크를 형성하는 단계; 상기 마스크를 사용하여 콘택홀 예정 지역의 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 스페이서막 및 콘택홀 형성시 발생한 폴리머를 식각하여 상기 콘택홀 아래의 반도체 기판을 노출시키는 단계를 포함하고, 이에 따라 본 발명은 비정질 카본 하드마스크 상에 산화막 하드마스크를 적용하여 비정질 카본과 SiON막을 자기 정렬 콘택 마스크로 사용하였을 때, 발생하는 리프팅 현상을 방지하는 효과를 얻을 수 있다.The present invention is to provide a method for forming a contact hole of a semiconductor device suitable for preventing a process defect generated when forming a contact hole of a semiconductor device using an amorphous carbon hard mask and a SiON film as a barrier, the contact of the semiconductor device of the present invention for this purpose The hole forming method includes forming a conductive pattern on the semiconductor substrate; Forming a spacer layer on an entire surface of the semiconductor substrate including the conductive pattern; Forming an insulating film on the entire surface of the resultant including the spacer film; Planarizing the insulating film with a target on which the spacer film is exposed; Forming a mask in which amorphous carbon and an oxide film are laminated on a predetermined region of the insulating film; Forming a contact hole by etching the insulating layer in a predetermined area of the contact hole using the mask; Etching the polymer generated during the formation of the spacer layer and the contact hole to expose the semiconductor substrate under the contact hole. Accordingly, the present invention provides an amorphous carbon and a SiON layer by applying an oxide film hard mask on an amorphous carbon hard mask. When used as a self-aligned contact mask, it is possible to obtain an effect of preventing the lifting phenomenon occurs.

자기 정렬 콘택, 산화막 마스크, 폴리머 Self Aligning Contacts, Oxide Masks, Polymers

Description

반도체 소자의 콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE} Method for forming contact hole in semiconductor device {METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도,1A to 1D are cross-sectional views illustrating a method for forming a contact hole in a semiconductor device according to the prior art;

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도. 2A to 2E are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 게이트 전도막31 semiconductor substrate 32 gate conductive film

33 : 게이트 하드마스크 34 : 게이트 스페이서막33: gate hard mask 34: gate spacer film

35 : 층간절연막 36 : 비정질 카본35 interlayer insulating film 36 amorphous carbon

37 : 산화막 38 : SiON막37 oxide film 38 SiON film

39 : 포토레지스트 패턴 40 : 콘택홀39: photoresist pattern 40: contact hole

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 자기 정렬 콘택(Self Align Contact) 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method of forming a self alignment contact of a semiconductor device.

반도체 소자의 집적도가 증대됨에 따라 하드마스크의 필요성이 증대되고 있다. 일반적으로 하드마스크 물질로 폴리실리콘막, 텅스텐막, 질화막과 같은 도전성 또는 절연성의 물질막을 단독 또는 복수의 층으로 사용한다.As the degree of integration of semiconductor devices increases, the need for hard masks increases. Generally, a conductive or insulating material film such as a polysilicon film, a tungsten film, or a nitride film is used as a hard mask material alone or as a plurality of layers.

그러나, 이러한 물질들은 그 증착 온도가 높기 때문에 피식각층에 대해 물성 변형을 유발하며, 노광 단계에서 하부층과의 오버랩을 위한 정렬(Alignment)시 하드마스크층의 간섭으로 인해 키 형성 공정을 반드시 필요로 한다. (이 때 키 오픈을 위한 마스크, 식각 공정이 필요함)However, these materials cause physical deformation of the etched layer because of their high deposition temperature, and a keying process is necessary due to the interference of the hard mask layer during alignment for overlap with the underlying layer in the exposure step. . (A mask for etching the key and an etching process are required at this time.)

이러한, 문제점을 개선하기 위하여 최근에 도입된 하드마스크용 물질로써 비정질 카본(amorphous Carbon; a-C)을 사용한다. 한편, 비정질 카본은 단독으로 사용할 수 없기 때문에 그 상부에 비정질 카본을 식각하기 위한 하드마스크로서, 통상적으로 SiON막을 사용한다.In order to improve this problem, amorphous carbon (a-C) is used as a material for hard masks recently introduced. On the other hand, since amorphous carbon cannot be used alone, a SiON film is usually used as a hard mask for etching amorphous carbon thereon.

한편, 비정질 카본은 증착 온도가 낮은 장점 뿐만 아니라, k 값이 낮아 포토 노광 공정시 키 오픈 공정을 필요로 하지 않는다. 이러한, 특성을 갖는 비정질 카본을 하드마스크로 사용함에 따라 100㎚ 이하급의 반도체 소자 공정 개발에 있어서, 일련의 연구가 활발하게 진행중에 있다. On the other hand, amorphous carbon not only has a low deposition temperature but also has a low k value, and thus does not require a key open process in the photoexposure process. As a result of using amorphous carbon having such characteristics as a hard mask, a series of studies have been actively conducted in the development of semiconductor device processes having a class of 100 nm or less.

일반적으로 비정질 카본을 하드마스크로 사용하여 깊은 콘택홀(Deep Contact Hole 형성 공정을 살펴보면, 반도체 기판 상부에 층간절연막을 증착한 후 층간절연막 상에 비정질 카본, SiON막 및 반사방지막을 차례로 증착하고 반사방지막 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각 마스크로, 반사방지막 및 SiON막을 패터닝한 후, 패터닝한 반사방지막과 SiON막을 식각 마스크로 비정질 카본을 식각한다. In general, in the deep contact hole formation process using amorphous carbon as a hard mask, an interlayer insulating film is deposited on an upper surface of a semiconductor substrate, and then amorphous carbon, a SiON film, and an antireflection film are sequentially deposited on the interlayer insulating film, and then an antireflection film is formed. After the photoresist pattern is formed on the photoresist pattern as an etch mask, the antireflection film and the SiON film are patterned, and then the amorphous carbon is etched using the patterned antireflection film and the SiON film as an etching mask.

계속해서, 비정질 카본 마스크로 층간절연막을 선택적으로 식각하여 반도체 기판이 노출되는 콘택홀을 형성한다.Subsequently, the interlayer insulating film is selectively etched with an amorphous carbon mask to form a contact hole through which the semiconductor substrate is exposed.

상기와 같은 공정을 진행하면 비정질 카본 하드마스크 상부의 SiON막과 유기 반사방지막이 층간절연막 식각 중에 제거 가능하다. By performing the above process, the SiON film and the organic anti-reflection film on the amorphous carbon hard mask can be removed during the interlayer insulating film etching.

이에 반하여, 얕은 깊이를 갖는(피식각층의 깊이가 5000Å 이하) 자기 정렬 콘택홀 식각 공정인 경우에는 식각 균일도 및 식각 마진 증대를 위해 도전층 상부의 하드마스크까지 만을 식각하는 터치 CMP(Chemical Mechanical Polishing; CMP)를 진행을 필요로 하는데, 이 경우에 있어서, 비정질 카본 하드마스크를 증착하고 일련의 자기 정렬 콘택 형성을 위한 식각 과정 중 잔류하는 SiON막이 공정 진행 단계 중에 남아 소자의 불량 현상을 유발하는 문제점이 있는데, 이를 도 1a 내지 도 1d를 통해 알아본다.In contrast, in the case of a self-aligned contact hole etching process having a shallow depth (depth of the etched layer is 5000Å or less), the touch CMP (Chemical Mechanical Polishing) which etches only the hard mask on the conductive layer to increase the etching uniformity and the etching margin. CMP), in which case the SiON film remaining during the etching process for depositing the amorphous carbon hardmask and forming a series of self-aligned contacts remains during the process progressing step and causes a defect of the device. This is found through FIGS. 1A to 1D.

도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to the prior art.

도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 게이트 산화막(도시하지 않음), 게이트 전도막(12) 및 게이트 하드마스크(13)가 적층 형성된 다수의 게이트 패턴을 형성한다. As shown in FIG. 1A, a plurality of gate patterns in which a gate oxide film (not shown), a gate conductive film 12, and a gate hard mask 13 are stacked on the semiconductor substrate 11 are formed.

이어서, 게이트 패턴이 형성된 결과물의 표면을 따라 게이트 스페이서막(14)을 증착한다. Subsequently, a gate spacer film 14 is deposited along the surface of the resultant product on which the gate pattern is formed.

계속해서, 게이트 패턴을 포함하는 전면에 층간절연막(15)을 증착하고, 게이트 하드마스크(13) 상의 게이트 스페이서막(14)이 노출되는 타겟으로 평탄화 식각한다.Subsequently, the interlayer insulating film 15 is deposited on the entire surface including the gate pattern, and planarized etching is performed on the target to which the gate spacer film 14 on the gate hard mask 13 is exposed.

다음으로, 평탄화된 층간절연막(15) 상에 비정질 카본(16), SiON막(17), 반사방지막(18)을 차례로 증착한다. 이어서, 반사방지막(18) 상에 포토레지스트 패턴(19)을 형성하고, 포토레지스트 패턴(19)을 식각 마스크로 하여 반사방지막(18) 및 SiON막(17)을 식각한다. Next, the amorphous carbon 16, the SiON film 17, and the antireflection film 18 are sequentially deposited on the planarized interlayer insulating film 15. Next, as shown in FIG. Next, the photoresist pattern 19 is formed on the antireflection film 18, and the antireflection film 18 and the SiON film 17 are etched using the photoresist pattern 19 as an etching mask.

도 1b에 도시된 바와 같이, 포토레지스트 패턴(19)을 스트립하고 반사방지막(18) 및 SiON막(17)을 마스크로 하여 비정질 카본(16)을 식각한다. 한편, 식각 중 반사방지막(18)은 제거된다. As illustrated in FIG. 1B, the amorphous carbon 16 is etched using the photoresist pattern 19 as a strip and the antireflection film 18 and the SiON film 17 as masks. Meanwhile, the anti-reflection film 18 is removed during etching.

한편, 이후의 공정에서부터 비정질 카본(16)은 식각된 비정질 카본 하드마스크(16a)라고 약칭한다.On the other hand, from the subsequent process, the amorphous carbon 16 is abbreviated as an etched amorphous carbon hard mask 16a.

도 1c에 도시된 바와 같이, SiON막(17)과 식각된 비정질 카본 하드마스크(16a)를 마스크로 사용하여 층간절연막(15)을 식각하여 콘택홀(20)을 형성한다. 이 때, 층간절연막을 식각하면서 콘택홀(20)의 내측벽에 폴리머(P)가 발생한다.As illustrated in FIG. 1C, the interlayer insulating layer 15 is etched using the SiON layer 17 and the etched amorphous carbon hard mask 16a as a mask to form a contact hole 20. At this time, the polymer P is generated on the inner wall of the contact hole 20 while the interlayer insulating film is etched.

도 1d에 도시된 바와 같이, O2 플라즈마를 실시하여 콘택홀(20) 내부에 형성된 폴리머(P)를 제거한다. O2 플라즈마를 실시함에 따라 폴리머(P)는 제거되지만, 비정질 카본 하드마스크(16a)도 손상되는 문제가 발생한다.As shown in FIG. 1D, the polymer P formed in the contact hole 20 is removed by performing O 2 plasma. Although the polymer P is removed by performing the O 2 plasma, there is a problem that the amorphous carbon hard mask 16a is also damaged.

상술한 바와 같이, 비정질 카본과 SiON막이 적층된 마스크를 사용하여 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 폴리머가 발생하고, 폴리머를 제거하기 위한 O2 플라즈마 공정시 비정질 카본 하드마스크가 손상되어 후속 공정 진행이 어려운 문제(예컨대, 리프팅 현상)가 있다.As described above, the polymer is generated in the process of forming the contact hole by etching the interlayer insulating layer using the mask in which the amorphous carbon and the SiON film are stacked, and the amorphous carbon hard mask is damaged during the O 2 plasma process to remove the polymer. There is a problem (for example, lifting phenomenon) that is difficult to proceed with subsequent processes.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 비정질 카본 하드마스크와 SiON막을 베리어로 하여 반도체 소자의 콘택홀 형성시 발생되는 공정 불량을 방지하는데 적합한 반도체 소자의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems of the prior art, and has a method of forming a contact hole of a semiconductor device suitable for preventing process defects generated when forming a contact hole of a semiconductor device using an amorphous carbon hard mask and a SiON film as a barrier. The purpose is to provide.

상기 목적을 달성하기 위한 특징적인 본 발명의 반도체 소자의 콘택홀 형성 방법은 반도체 기판 상부에 도전 패턴을 형성하는 단계; 상기 도전 패턴을 포함하는 반도체 기판 전면에 스페이서막을 형성하는 단계; 상기 스페이서막을 포함하는 결과물의 전면에 절연막을 형성하는 단계; 상기 스페이서막이 드러나는 타겟으로 상기 절연막을 평탄화하는 단계; 상기 절연막의 소정 영역 상에 비정질 카본 및 산화막이 적층 형성된 마스크를 형성하는 단계; 상기 마스크를 사용하여 콘택홀 예정 지역의 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 상기 스페이서막 및 콘택홀 형성시 발생한 폴리머를 식각하여 상기 콘택홀 아래의 반도체 기판을 노출시키는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a contact hole in a semiconductor device, the method including: forming a conductive pattern on a semiconductor substrate; Forming a spacer layer on an entire surface of the semiconductor substrate including the conductive pattern; Forming an insulating film on the entire surface of the resultant including the spacer film; Planarizing the insulating film with a target on which the spacer film is exposed; Forming a mask in which amorphous carbon and an oxide film are laminated on a predetermined region of the insulating film; Forming a contact hole by etching the insulating layer in a predetermined area of the contact hole using the mask; Etching the polymer generated when the spacer layer and the contact hole are formed to expose the semiconductor substrate under the contact hole.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 소자의 콘택홀 형성 방법을 도시한 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of forming a contact hole in a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 소자분리 공정을 진행한 반도체 기판(31) 상에 게이트 산화막(도시하지 않음), 게이트 전도막(32) 및 게이트 하드마스크(33)가 적층 형성된 다수의 게이트 패턴을 형성한다.As shown in FIG. 2A, a plurality of gate patterns formed by stacking a gate oxide film (not shown), a gate conductive layer 32, and a gate hard mask 33 on the semiconductor substrate 31 that have undergone the device isolation process may be formed. Form.

이어서, 게이트 패턴을 포함하는 반도체 기판(31) 전면에 게이트 스페이서막(34)을 증착한다.Subsequently, a gate spacer layer 34 is deposited on the entire surface of the semiconductor substrate 31 including the gate pattern.

계속해서, 게이트 스페이서막(34)을 증착한 결과물의 전면에 층간절연막(35)을 증착하고, 게이트 패턴 상의 게이트 스페이서막(34)이 노출되는 타겟으로 터치 CMP를 실시하여 평탄화 식각한다. Subsequently, the interlayer insulating film 35 is deposited on the entire surface of the resultant of depositing the gate spacer film 34, and the planarization etching is performed by performing touch CMP on the target to which the gate spacer film 34 on the gate pattern is exposed.

도 2b에 도시된 바와 같이, 평탄화된 층간절연막(35) 상에 비정질 카본(36), 산화막 하드마스크(37) 및 반사방지막(38)을 차례로 형성하고, 반사방지막(38)의 소정 영역 상에 포토레지스트 패턴(39)을 형성한다.
비정질 카본(36)은 400∼2000Å의 두께로 형성할 수 있고, 산화막 하드마스크(37)는 HDP, PECVD 또는 ALD 방법으로 200∼1000Å의 두께로 형성할 수 있다. 또한, 반사방지막(38)은 200∼1000Å의 두께로 SiON막 또는 SiN막으로 형성할 수 있다.As shown in FIG. 2B, an amorphous carbon 36, an oxide hard mask 37, and an antireflection film 38 are sequentially formed on the planarized interlayer insulating film 35, and on a predetermined region of the antireflection film 38. The photoresist pattern 39 is formed.
The amorphous carbon 36 can be formed to a thickness of 400 to 2000 GPa, and the oxide film hard mask 37 can be formed to a thickness of 200 to 1000 GPa by HDP, PECVD, or ALD. In addition, the antireflection film 38 can be formed of a SiON film or a SiN film with a thickness of 200 to 1000 GPa.

도 2c에 도시된 바와 같이, 포토레지스트 패턴(39)을 식각 베리어로 반사방지막(38) 및 산화막 하드마스크(37)를 식각한 후, 포토레지스트 패턴(39)을 스트립한다.As shown in FIG. 2C, the anti-reflection film 38 and the oxide film hard mask 37 are etched using the photoresist pattern 39 as an etch barrier, and then the photoresist pattern 39 is stripped.

한편, 식각된 산화막 하드마스크(37a) 및 식각된 비정질 카본(36a)은 산화막 하드마스크(37a) 및 비정질 카본(36a)으로 약칭한다.Meanwhile, the etched oxide hard mask 37a and the etched amorphous carbon 36a are abbreviated as the oxide hard mask 37a and the amorphous carbon 36a.

계속해서, 식각된 산화막 하드마스크(37a)와 반사방지막(38)을 사용하여 비정질 카본(36)을 식각하여 비정질 카본 하드마스크(36a)를 형성한다. 식각시 반사방지막(38)은 모두 제거된다. Subsequently, the amorphous carbon 36 is etched using the etched oxide film hard mask 37a and the antireflection film 38 to form the amorphous carbon hard mask 36a. All of the anti-reflection film 38 is removed during etching.

도 2d에 도시된 바와 같이, 산화막 하드마스크(37a)와 비정질 카본 하드마스크(36a)를 식각 마스크로 사용하여 게이트 패턴 사이의 층간절연막(35)을 자기 정렬 콘택 식각하여 반도체 기판(31) 상의 게이트 스페이서(34)가 드러나는 타겟으로 콘택홀(40)을 형성한다. As shown in FIG. 2D, the interlayer insulating layer 35 between the gate patterns is self-aligned contact etched using the oxide hard mask 37a and the amorphous carbon hard mask 36a as an etch mask to form a gate on the semiconductor substrate 31. The contact hole 40 is formed as a target in which the spacer 34 is exposed.

한편, 자기 정렬 콘택 공정시 콘택홀(40)의 측벽에 폴리머(P)가 다량의 폴리머가 발생한다. 이어서 불소계 플라즈마를 사용하여 산화막 하드마스크(37a)를 제거한다. Meanwhile, a large amount of polymer is generated in the sidewall of the contact hole 40 during the self-aligned contact process. Subsequently, the oxide film hard mask 37a is removed using a fluorine-based plasma.

도 2e에 도시된 바와 같이, 자기 정렬 콘택 공정 중에 발생된 다량의 폴리머(P) 및 게이트 스페이서(34)를 선택적으로 식각하여 콘택홀 아래의 반도체 기판을 노출시킨다. As shown in FIG. 2E, a large amount of polymer (P) and gate spacer 34 generated during the self-aligned contact process are selectively etched to expose the semiconductor substrate under the contact hole.

폴리머 제거 및 게이트 스페이서 식각은 건식 식각 또는 습식 식각 진행한다. Polymer removal and gate spacer etching proceed with either dry etching or wet etching.

상술한 바와 같이, 비정질 카본 하드마스크 상에 산화막 하드마스크를 적용하여 종래에 문제가 되었던 소자의 리프팅 현상 없이 후속 공정을 진행할 수 있다.As described above, by applying an oxide film hard mask on the amorphous carbon hard mask, it is possible to proceed to the subsequent process without the lifting phenomenon of the device, which has been a conventional problem.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 비정질 카본 하드마스크 상에 산화막 하드마스크를 적용하여 비정질 카본과 SiON막을 자기 정렬 콘택 마스크로 사용하였을 때, 발생하는 리프팅 현상을 방지하는 효과를 얻을 수 있다.According to the present invention described above, an oxide hard mask is applied on an amorphous carbon hard mask to obtain a lifting effect when an amorphous carbon and a SiON film are used as a self-aligned contact mask.

Claims (10)

반도체 기판 상부에 도전 패턴을 형성하는 단계;Forming a conductive pattern on the semiconductor substrate; 상기 도전 패턴을 포함하는 반도체 기판 전면에 스페이서막을 형성하는 단계;Forming a spacer layer on an entire surface of the semiconductor substrate including the conductive pattern; 상기 스페이서막을 포함하는 결과물의 전면에 절연막을 형성하는 단계;Forming an insulating film on the entire surface of the resultant including the spacer film; 상기 스페이서막이 드러나는 타겟으로 상기 절연막을 평탄화하는 단계;Planarizing the insulating film with a target on which the spacer film is exposed; 상기 절연막의 소정 영역 상에 비정질 카본 및 산화막이 적층 형성된 마스크를 형성하는 단계; Forming a mask in which amorphous carbon and an oxide film are laminated on a predetermined region of the insulating film; 상기 마스크를 사용하여 콘택홀 예정 지역의 상기 절연막을 식각하여 콘택홀을 형성하는 단계; 및Forming a contact hole by etching the insulating layer in a predetermined area of the contact hole using the mask; And 상기 스페이서막 및 콘택홀 형성시 발생한 폴리머를 식각하여 상기 콘택홀 아래의 반도체 기판을 노출시키는 단계Etching the polymer formed when the spacer layer and the contact hole are formed to expose the semiconductor substrate under the contact hole; 를 포함하는 반도체 소자의 콘택홀 형성 방법.Contact hole forming method of a semiconductor device comprising a. 제 1 항에 있어서,The method of claim 1, 상기 절연막 소정 영역 상에 비정질 카본막 및 산화막이 적층 형성된 마스크를 형성하는 단계는,Forming a mask formed by laminating an amorphous carbon film and an oxide film on the insulating film predetermined region, 상기 절연막 상에 비정질 카본막, 산화막 및 반사방지막을 차례로 형성하는 단계;Sequentially forming an amorphous carbon film, an oxide film, and an antireflection film on the insulating film; 상기 반사방지막의 소정 영역 상에 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on a predetermined region of the anti-reflection film; 상기 포토레지스트 패턴을 식각 베리어로 상기 반사방지막 및 상기 산화막을 식각하는 단계;Etching the anti-reflection film and the oxide film using the photoresist pattern as an etching barrier; 상기 포토레지스트 패턴을 스트립하는 단계;Stripping the photoresist pattern; 상기 반사방지막 및 산화막을 사용하여 상기 비정질 카본막을 식각하는 단계; 및Etching the amorphous carbon film using the antireflection film and the oxide film; And 상기 반사방지막을 제거하는 단계를 포함하는 반도체 소자의 콘택홀 형성 방법.And removing the anti-reflection film. 제 1 항에 있어서,The method of claim 1, 상기 마스크를 사용하여 콘택홀 예정 지역의 상기 절연막을 식각하여 콘택홀을 형성하는 단계는,Forming a contact hole by etching the insulating layer in a predetermined area of the contact hole using the mask; 상기 불소계 가스를 사용하여 상기 산화막을 제거하는 단계를 더 포함하는 반도체 소자의 콘택홀 형성 방법.And removing the oxide film using the fluorine-based gas. 삭제delete 제 1 항에 있어서,The method of claim 1, 상기 산화막은 HDP, PECVD 또는 ALD 방법으로 형성하는 반도체 소자의 콘택홀 형성 방법.The oxide layer is formed by the HDP, PECVD or ALD method. 제 1 항에 있어서,The method of claim 1, 상기 산화막은 200∼1000Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.And the oxide film is formed to a thickness of 200 to 1000 kHz. 제 1 항에 있어서,The method of claim 1, 상기 비정질 카본막은 400∼2000Å의 두께로 형성하는 반도체 소자의 콘택홀 형성 방법.The amorphous carbon film is a contact hole forming method of a semiconductor device to form a thickness of 400 ~ 2000Å. 제 2 항에 있어서,The method of claim 2, 상기 반사방지막은 200∼1000Å으로 형성하는 반도체 소자의 콘택홀 형성 방법.The anti-reflection film is a contact hole forming method of a semiconductor device formed to 200 ~ 1000Å. 제 2 항 내지 제 8 항 중 어느 한 항에 있어서,The method according to any one of claims 2 to 8, 상기 반사방지막은 SiON막 또는 SiN막을 사용하는 반도체 소자의 콘택홀 형성 방법.The anti-reflection film is a contact hole forming method of a semiconductor device using a SiON film or a SiN film. 제 1 항에 있어서,The method of claim 1, 상기 평탄화는 터치 CMP로 진행하는 반도체 소자의 콘택홀 형성 방법.And forming the contact hole of the semiconductor device.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040059535A (en) * 2002-12-27 2004-07-06 주식회사 하이닉스반도체 Method of fabricating Hf02 capacitor in semiconductor device
KR20050058205A (en) * 2003-12-11 2005-06-16 지이 메디컬 시스템즈 글로발 테크놀러지 캄파니 엘엘씨 Ultrasonic diagnostic apparatus
KR20050074081A (en) * 2004-01-13 2005-07-18 주식회사 하이닉스반도체 Method for fabricating contact of semiconductor device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040059535A (en) * 2002-12-27 2004-07-06 주식회사 하이닉스반도체 Method of fabricating Hf02 capacitor in semiconductor device
KR20050058205A (en) * 2003-12-11 2005-06-16 지이 메디컬 시스템즈 글로발 테크놀러지 캄파니 엘엘씨 Ultrasonic diagnostic apparatus
KR20050074081A (en) * 2004-01-13 2005-07-18 주식회사 하이닉스반도체 Method for fabricating contact of semiconductor device

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