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KR100789348B1 - Partially patterned lead frames and methods of making and using the same in semiconductor packaging - Google Patents

Partially patterned lead frames and methods of making and using the same in semiconductor packaging Download PDF

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KR100789348B1
KR100789348B1 KR1020047017388A KR20047017388A KR100789348B1 KR 100789348 B1 KR100789348 B1 KR 100789348B1 KR 1020047017388 A KR1020047017388 A KR 1020047017388A KR 20047017388 A KR20047017388 A KR 20047017388A KR 100789348 B1 KR100789348 B1 KR 100789348B1
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KR
South Korea
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chip
region
lead frame
film
lead frames
Prior art date
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KR1020047017388A
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Korean (ko)
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이스람샤피둘
산안토니오로마리코에스
Original Assignee
유니셈 (모리셔스) 홀딩스 리미티드
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Priority claimed from US10/342,732 external-priority patent/US6777265B2/en
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Abstract

리드 프레임 및 니어-칩 스케일 패키징(CSP) 리드-카운트들을 구비한 부분적으로 패터닝된 리드 프레임 패키지를 제조하는 방법이 개시되어 있다. 이것은 한쪽에 있는 웨브형 리드 프레임 내에 형성된 부분적으로 패터닝된 금속 스트립(100)을 이용하여 제조 공정 단계들의 주요 부분을 수행함으로써 달성된다. 금속 리드 프레임의 바닥면은, 칩(140)과 와이어(160)들을 포함하는 전방면이 밀폐되듯이 밀봉된 후에야 칩-패드 및 와이어 본드 콘택(113)들을 격리시키기 위하여 패터닝된다. 전기적으로 절연되는 결과적인 패키지는 어떠한 추가적인 금속 절단없이도 스트립 테스팅 및 신뢰성 있는 싱귤레이션을 가능하게 한다.A method of making a partially patterned lead frame package with lead frame and near-chip scale packaging (CSP) lead-counts is disclosed. This is accomplished by performing the main part of the manufacturing process steps using a partially patterned metal strip 100 formed in a web-shaped lead frame on one side. The bottom surface of the metal lead frame is patterned to isolate the chip-pad and wire bond contacts 113 only after the front surface, including the chip 140 and wires 160, is sealed like a hermetic seal. The resulting electrically isolated package enables strip testing and reliable singulation without any additional metal cutting.

Description

부분적으로 패터닝된 리드 프레임 및 이를 제조하는 방법 및 반도체 패키징에서 이를 이용하는 방법{PARTIALLY PATTERNED LEAD FRAMES AND METHODS OF MAKING AND USING THE SAME IN SEMICONDUCTOR PACKAGING}Partially patterned lead frames and methods of making them and using them in semiconductor packaging {PARTIALLY PATTERNED LEAD FRAMES AND METHODS OF MAKING AND USING THE SAME IN SEMICONDUCTOR PACKAGING}

본 발명은 일반적으로 전자 패키징에 관한 것으로, 특히 부분적으로 패터닝된 리드 프레임 및 그것을 제조 및 이용하기 위한 방법에 관한 것이다. 상기 부분적으로 패터닝된 리드 프레임은 종래의 리드 프레임들보다 더 강하고 더욱 안정적이다. 상기 부분적으로 패터닝된 리드 프레임의 견고성(sturdiness)은 리드 프레임 패키지들을 제조하는 공정을 개선시키고, 최종 제품의 전반적인 신뢰성을 증대시킨다.FIELD OF THE INVENTION The present invention relates generally to electronic packaging, and more particularly to partially patterned lead frames and methods for making and using them. The partially patterned lead frame is stronger and more stable than conventional lead frames. The studiness of the partially patterned lead frame improves the process of manufacturing lead frame packages and increases the overall reliability of the final product.

리드 프레임들을 사용하는 전자 패키지들의 제조에 있어서, 리드 프레임들이 기계적 및 열적 응력(stress)들을 겪게 되는 몇 가지 공정 단계들이 있다. 현 리드 프레임들의 보다 미세한 지오메트리들과 반도체 칩 상의 회로들의 계속 증가하는 집적도(integration)로 인하여 리드 프레임들 상에 훨씬 더 큰 응력이 존재하게 하는 처리가 초래되고 있다. 미세하게 구성된 리드 프레임들은 종종 매우 정교한 자수(embroidery), 또는 쉽게 휘고, 깨지고, 손상되고, 변형되는 경향이 있는 스텐실형 금속 구조체들과 흡사하다(도 1a 및 도 1b 참조). 이러한 종래의 리드 프레임들 은 산업계에서 와이어 본딩된 패키지 및 플립-칩(FC) 패키지들을 포함하는 다양한 칩 패키지들을 생산하는데 사용된다(도 2a 내지 도 2d 및 도 3a 내지 도 3b 참조).In the manufacture of electronic packages using lead frames, there are several process steps in which the lead frames are subjected to mechanical and thermal stresses. The ever-increasing integration of circuits on semiconductor chips with finer geometries of current lead frames has resulted in a process that results in even greater stresses on the lead frames. Finely constructed lead frames often resemble very sophisticated embroidery or stenciled metal structures that tend to bend, break, damaged and deform (see FIGS. 1A and 1B). Such conventional lead frames are used in the industry to produce a variety of chip packages including wire bonded packages and flip-chip (FC) packages (see FIGS. 2A-2D and 3A-3B).

종래의 리드 프레임들은 일반적으로 구조적인 강성(rigidity)이 부족하다. 리드 프레임들의 핑거형 부분들은 상당히 얇고(quite flimsy) 제 위치에 유지시키기가 어려울 수 있다. 이것은 조립 공정 및 정교한 와이어 본딩 상황에서 취급 결함(handling flaw), 손상 및 왜곡(distortion) 등을 유발시킨다. 그 결과, 본드 파라미터(bond parameter)들은 본딩 공정 시에 리드 프레임 바운싱(bouncing)을 보상하도록 최적화되어야 한다. 리드 프레임의 기계적인 불안정성을 보상하기 위한 본딩 파라미터들을 최적화하는 것에 실패하면 불량 본드 부착(bond adhesion)이 발생하게 되고, 이로 인해 상기 본드의 품질 불량 및 신뢰성 불량이 초래된다.Conventional lead frames generally lack structural rigidity. Fingered portions of the lead frames may be quite flimsy and difficult to hold in place. This causes handling flaws, damage and distortion, etc. in the assembly process and sophisticated wire bonding situations. As a result, the bond parameters should be optimized to compensate for lead frame bouncing during the bonding process. Failure to optimize the bonding parameters to compensate for the mechanical instability of the lead frame results in poor bond adhesion, resulting in poor quality and poor reliability of the bond.

통상적인 리드 프레임의 핑거형 부분들은, 칩 수용 영역으로 알려진, 또한 칩-패드로도 알려진 중앙부로부터 연장된다. 칩은 일반적으로 후방면을 아래쪽으로 하여 상기 수용 영역에 부착되고, 그 전방면은 어레이의 형태로 상기 칩의 표면 위쪽에 또는 상기 칩의 주변부 상에 주변적으로(peripherally) 위치된 단자들과 함께 위쪽을 향하도록 위치된다. 상기 수용 영역은 통상적으로 대략 5mm x 5mm의 치수를 가지며, 칩-패드 영역으로부터 바깥쪽으로 연장되는 리드선들은 통상적으로 대략 10mm 길이 x 1mm 폭 x 0.5mm 두께의 치수를 가진다. 리드 프레임은 통상적으로 진공 척 및 기계적 클램프들에 의해 유지(hold down)된다. 상기 척 및 클램프들은 상이한 크기 및 형상의 리드 프레임들에 맞게 수정(refit)되어야만 한다. 본 발명은 이러한 문제를 없앤다.Finger-shaped portions of a typical lead frame extend from the center portion, also known as chip receiving area, also known as chip-pad. A chip is generally attached to the receiving area with the rear face down and the front face is provided with terminals peripherally located above the surface of the chip or on the periphery of the chip in the form of an array. Positioned to face upwards. The receiving area typically has dimensions of approximately 5 mm x 5 mm and the leads extending outward from the chip-pad area typically have dimensions of approximately 10 mm long x 1 mm wide x 0.5 mm thick. The lead frame is typically held down by a vacuum chuck and mechanical clamps. The chucks and clamps must be adapted to lead frames of different sizes and shapes. The present invention eliminates this problem.

종래 기술은 현 반도체 패키징 공정들에서 겪게 되는 응력들을 견딜 수 있고 비용 효율적 방식으로 제조될 수 있는 어떠한 리드 프레임도 보여주지 못하고 있다. 본 발명은 리드 프레임 자체의 제조성을 향상시킬 뿐만 아니라 그로부터 형성되는 전자 패키지들의 집적성과 신뢰성을 향상시키는 부분적으로 패터닝된 리드 프레임을 제공함으로써 이러한 과제를 해결한다.The prior art does not show any lead frames that can withstand the stresses encountered in current semiconductor packaging processes and can be manufactured in a cost effective manner. The present invention solves this problem by providing a partially patterned lead frame that not only improves the manufacturability of the lead frame itself, but also improves the integration and reliability of the electronic packages formed therefrom.

본 발명은 반도체 패키징에 사용하기 위한 부분적으로 패터닝된 리드 프레임을 제공한다. 상기 리드 프레임은 최상부면과 바닥면을 구비한 막으로 이루어진다. 상기 막의 제1영역은 최상부면으로부터 부분적으로 패터닝되지만, 바닥면까지 상기 막이 완전히 패터닝되는 것은 아니다. 최상부면으로부터 패터닝되지 않은 상기 막의 제2영역은, 집적회로(IC)를 지지하기 위한 칩 수용 영역 및 상기 IC 칩에 전기 연결부들을 제공하기 위한 복수의 리드 콘택들을 형성한다. 상기 제1영역은 상기 막 안에 트렌치들을 형성하고, 최상부면으로부터 부분적으로 패터닝되지 않은 제2영역을 상호연결(interconnect)시키는 웨빙된 구조체(webbed structure)를 생성한다. 본 발명은 또한 부분적으로 패터닝된 리드 프레임들을 제조하는 방법 및 상기 리드 프레임들을 이용하여 만들어진 전자 패키지들에 관한 것이다. 본 발명의 리드 프레임은 웨브형 또는 웨빙된 구조체이기 때문에 향상된 구조적 강성을 가진다.The present invention provides a partially patterned lead frame for use in semiconductor packaging. The lead frame consists of a membrane having a top surface and a bottom surface. The first region of the film is partially patterned from the top surface, but the film is not fully patterned to the bottom surface. The second region of the film that is not patterned from the top surface forms a chip receiving region for supporting an integrated circuit (IC) and a plurality of lead contacts for providing electrical connections to the IC chip. The first region forms trenches in the film and creates a webbed structure that interconnects a second region that is not partially patterned from the top surface. The invention also relates to a method of manufacturing partially patterned lead frames and to electronic packages made using the lead frames. The lead frame of the present invention has improved structural rigidity because it is a web-shaped or webbing structure.

본 발명에 따르면, 리드 프레임이 형성되어야 할 금속막의 최상부면이 우선 칩 수용 영역 및 리드선들에 대응하는 영역들을 아웃라이닝(outlining)하기 위하여 표준 포토리소그래피 기술들 또는 유사 기술들을 이용하여 패터닝된다. 다음 단계에서, 상기 막 내에 리드 프레임 패턴을 생성하기 위하여 아래에 있는 막(underlying film)의 두께를 부분적으로 관통하도록 상기 막의 최상부면으로부터 상기 아웃라이닝된 영역들 외부에 있는 상기 막의 제1영역에서 에칭이 수행된다. 상기 부분 패터닝 후, 최상부면으로부터 패터닝되지 않은 나머지 영역들은 제2영역을 형성하는데, 이는 최상부면을 따라 칩 수용 영역 및 리드선들로서의 역할을 한다. 상기 제1영역은 상기 막의 최상부면 밑에 후퇴된(recessed) 웨빙된 영역을 형성한다. 상기 제1영역의 웨빙된 구조체는 리드선 부분들을 서로 연결시키고 칩 수용 영역에도 연결시킨다. 따라서, 부분적으로 패터닝된 막은 웨빙된 풋(webbed foot)과 유사하게 보이고, 그 강성 및 강도를 유지함으로써 후속 제조 공정 단계들의 힘들을 견딜 수 있게 된다. 특히, 부분적으로 패터닝된 리드 프레임은 와이어 본딩 및 캡슐화(encapsulation) 공정들 시에 겪게 되는 힘들을 견딜 수 있다. 일부 실시예들에서, 칩 수용 영역 및 전기 리드선들은 제2영역의 동일한 부분들로부터 형성될 수 있다(예컨대, 전기 리드선들이 집적된 칩을 지지할 뿐만 아니라 그것에 대한 전기 연결을 제공하는 경우).According to the present invention, the top surface of the metal film on which the lead frame is to be formed is first patterned using standard photolithography techniques or similar techniques to outlining the regions corresponding to the chip receiving region and the lead wires. In a next step, etching in a first region of the film outside of the outlined regions from the top surface of the film to partially penetrate the thickness of an underlying film to create a lead frame pattern in the film. This is done. After the partial patterning, the remaining regions that are not patterned from the top surface form a second region, which serves as chip receiving region and leads along the top surface. The first region forms a recessed webbing region under the top surface of the film. The webbing structure of the first region connects the lead wire portions to each other and also to the chip receiving region. Thus, the partially patterned film looks similar to a webbed foot and maintains its rigidity and strength to withstand the forces of subsequent manufacturing process steps. In particular, the partially patterned lead frame can withstand the forces experienced during wire bonding and encapsulation processes. In some embodiments, the chip receiving region and the electrical leads may be formed from the same portions of the second region (eg, when the electrical leads not only support the integrated chip but also provide an electrical connection to it).

본 발명은 또한 부분적으로 패터닝된 리드 프레임들을 이용하여 복수의 전자 패키지들을 제조하는 독특한 방법을 제공한다. 본 방법은 최상부면과 바닥면을 구비한 막을 포함한다. 제1영역에서, 상기 막은 최상부면으로부터 부분적으로 패터닝되지만, 바닥면까지 완전히 패터닝되지는 않는다. 최상부면으로부터 부분적으로 패터닝되지 않은 상기 막 상의 나머지 제2영역은 부분적으로 패터닝된 복수의 리드 프레임들을 형성한다. 각각의 리드 프레임들은 집적회로(IC) 칩을 지지하기 위한 칩 수용 영역 및 상기 IC 칩에 전기 연결부들을 제공하기 위한 복수의 전기 리드선들을 구비한다.The present invention also provides a unique method of manufacturing a plurality of electronic packages using partially patterned lead frames. The method includes a membrane having a top surface and a bottom surface. In the first region, the film is partially patterned from the top surface but not fully patterned to the bottom surface. The remaining second region on the film that is not partially patterned from the top surface forms a plurality of partially patterned lead frames. Each lead frame has a chip receiving region for supporting an integrated circuit (IC) chip and a plurality of electrical leads for providing electrical connections to the IC chip.

상기 막의 제1영역은 상기 칩 수용 영역들 및 각각의 리드 프레임의 전기 리드선들을 상호연결시키는 웨빙된 구조체를 형성한다. 상기 제1영역은 또한 상기 막의 스트리트 부분(street portion)들에서 복수의 리드 프레임들을 서로 연결시킨다.The first region of the film forms a webbing structure that interconnects the chip receiving regions and the electrical leads of each lead frame. The first region also connects a plurality of lead frames to each other in street portions of the film.

복수의 칩이 제공되는데, 그 각각의 칩은 대응하는 리드 프레임에 대한 부착(attachment)을 위한 복수의 전기 단자들을 구비한다. 각각의 칩은 대응하는 리드 프레임 상의 칩 수용 영역에 부착되며, 전기 연결부는 각각의 칩의 1 이상의 단자와 리드 프레임의 전기 리드선들 중 하나 사이에 형성된다. 그 후, 상기 막의 최상부를 완전히 덮기 위하여 상기 막의 스트리트 부분들 및 리드 프레임들 위로 함침제 물질(encapsulant material)이 가해진다. 일단 함침제 물질이 건조되면, 상기 막의 스트리트 부분들 및 웨빙된 구조체를 제거하기 위하여 상기 제1영역에서 상기 막의 바닥면으로부터 백 패터닝(back patterning) 공정이 수행된다. 그 후, 상기 막의 스트리트 부분들 위로 배치된 함침제 물질은 개별적인 패키지들을 형성하도록 싱귤레이트(singulate)된다.A plurality of chips is provided, each chip having a plurality of electrical terminals for attachment to a corresponding lead frame. Each chip is attached to a chip receiving area on a corresponding lead frame, and electrical connections are formed between one or more terminals of each chip and one of the electrical leads of the lead frame. An encapsulant material is then applied over the street portions and lead frames of the membrane to completely cover the top of the membrane. Once the impregnant material has dried, a back patterning process is performed from the bottom surface of the membrane in the first region to remove the street portions and the webbing structure of the membrane. Thereafter, the impregnant material disposed over the street portions of the film is singulated to form individual packages.

바람직한 실시예에서, 본 방법은 리드 프레임들이 상기 막내에 블록/윈도우 패턴으로 매트릭스 내에 형성되는 단계를 포함하며, 칩 스케일 패키지(chip scale package)들의 생산도 포함한다.In a preferred embodiment, the method includes forming lead frames in a matrix in a block / window pattern in the film, and also includes the production of chip scale packages.

본 발명의 부분적으로 패터닝된 리드 프레임은 몇 가지 장점들이 있다. 리드 프레임의 평탄하면서도 고형의 에칭되지 않은 바닥면은 와이어 본딩 공정 시에 우수한 히트 싱크(heat sink)로서 역할을 한다. 이는 열전달을 훨씬 더 좋게 하며, 보다 확실한 본드 품질을 제공한다. 부가적으로, 고형의 구조체는 리드 프레임을 유지하기 위하여 보편적인 진공 척(universal vacuum chuck)에 대해 연속적인 표면을 제공함으로써, 후속 공정 단계들 시에 칩-부착 공정을 보다 안정적이게 하고 리드선들을 보다 안전하게 한다. 리드 프레임의 외측 에지들의 서투른 클램핑(awkward clamping)이 소거되어, 컨버젼(conversion)이 필요없는 처리 및 어레이-매트릭스 리드 프레임 디자인을 가능하게 한다. 부분적으로 패터닝된 리드 프레임의 바닥면은 평탄한 연속적인 표면이기 때문에, 보편적인 진공 척이 수많은 상이한 크기의 프레임들을 유지하는데 사용될 수 있다. 이는 상이한 치수의 리드 프레임이 패키징 공정에 채택될 때마다 매 번 진공 척을 수정해야 하는 복잡성을 없앤다. 또한, 클램핑이 더이상 필요치 않다. 보편적인 진공 척의 사용 및 클램핑의 생략은 보다 큰 리드 카운트(lead count)들을 위해 제2영역 상에 듀얼 또는 트리플 행(dual or triple row)을 가진 스태거링된(staggered) 리드선들의 구조를 가능하게 한다.The partially patterned lead frame of the present invention has several advantages. The flat, solid, unetched bottom of the lead frame serves as a good heat sink in the wire bonding process. This makes the heat transfer much better and provides more reliable bond quality. In addition, the solid structure provides a continuous surface against a universal vacuum chuck to maintain the lead frame, thereby making the chip-bonding process more stable and leading the lead wires in subsequent processing steps. Make it safe. The awkward clamping of the outer edges of the lead frame is eliminated, allowing for conversion-free processing and array-matrix lead frame design. Since the bottom surface of the partially patterned lead frame is a flat continuous surface, a universal vacuum chuck can be used to hold a number of different sized frames. This eliminates the complexity of modifying the vacuum chuck each time a lead frame of different dimensions is employed in the packaging process. In addition, clamping is no longer necessary. The use of a universal vacuum chuck and the omission of clamping enable the construction of staggered lead wires with dual or triple rows on the second area for larger lead counts. do.

본 발명은 와이어-본딩된 칩들 뿐만 아니라 솔더 범핑된 플립-칩(solder bumped flip-chip)들을 수용하는 부분적으로 패터닝된 리드 프레임에 관한 것이다. 또한, 본 발명은, 본 발명의 실시예들에 추가로 기술되는 바와 같이, 와이어-본딩을 이용하는 ELP(etched lead frame package)들, 플립-칩들을 구비한 ELP(ELPF)들, 및 ELGA(etched land grid array) 패키지들을 형성하는 LGA(land grid array)를 구비한 ELP 또는 ELPF들을 제조하는데 부분적으로 패터닝된 리드 프레임을 사용하는 방법들도 제공한다.The present invention relates to a partially patterned lead frame that accommodates wire-bonded chips as well as solder bumped flip-chips. In addition, the present invention further provides etched lead frame packages (ELPs) using wire-bonding, ELPs (FLPFs) with flip-chips, and etched ELGAs, as further described in embodiments of the present invention. Also provided are methods of using partially patterned lead frames to fabricate ELPs or ELPFs with land grid arrays (LGAs) that form land grid array (LGA) packages.

플립 칩(FC) 기술은 다음 레벨의 패키징(즉 세라믹 또는 플라스틱 기판 또는 추후 이 기판에 결합되는 칩 마이크로캐리어)에 대한 칩 상의 전기 단자들의 완전 자동화된 결합(joining)을 향한 또하나의 진보이다. 이하 칩 자체보다 약간만 큰 마이크로캐리어는 칩 스케일 패키지(CSP)라 한다. FC 기술은 와이어 본딩(WB)에 기원을 둔 TAB(tape automated bonding)로부터 진화되었다. WB 및 TAB에서는 칩이 그 뒷면에 위치되고 최상부면 상의 주변부 둘레에 위치된 단자들로의 전기 연결들이 이루어지는 반면, FC 기술에서는 칩의 방위가 반전되어 있다. 칩은 아래쪽을 향하여 배치되고, 칩의 후방면은 위쪽으로 배향된다. 이러한 플립-칩 방위는, 고효율 열전달 디자인 개발에 사용하기 위하여 최상부면은 자유롭게 두면서, 전기 기능부들을 칩의 아랫면 상에 집중시킨다는 중요한 장점을 가진다.Flip chip (FC) technology is another advance towards fully automated joining of electrical terminals on a chip to the next level of packaging (ie, a ceramic or plastic substrate or chip microcarrier that is subsequently bonded to it). The microcarrier, which is only slightly larger than the chip itself, is called a chip scale package (CSP). FC technology has evolved from tape automated bonding (TAB), which originates in wire bonding (WB). In WB and TAB the chip is placed on its back and electrical connections are made to terminals located around the periphery on the top, whereas in FC technology the orientation of the chip is reversed. The chip is disposed downward and the rear face of the chip is oriented upward. This flip-chip orientation has the important advantage of concentrating electrical functions on the underside of the chip while leaving the top face free for use in developing high efficiency heat transfer designs.

FC 공정에서, 칩 단자들 또는 본드 패드들은 상기 칩의 표면 위에서 상이한 타입의 범프들로 밀봉되는데, 여기서 패턴들은 영역 어레이, 주변적 패턴들 또는 여타의 패턴들로 배치(deploy)될 수 있다. 상기 칩은 다음과 같은 방식으로 다음 레벨에 부착될 수 있다: a) 리드 프레임에 대한 FC 부착; b) 리드 프레임 상의 연결 간격(connection spacing)을 변경(re-routing)하기 위하여, 인터포저(interposer)로 알려진 층/기판의 FC 부착; c) 리드 프레임 상의 예비-부착된 인터포저에 대한 FC 부착; 또는 d) 칩 리플로우(chip reflow) 방법들을 포함 하는 종래의 기술들을 이용하여 프린트된 회로기판에 대한 FC 부착.In an FC process, chip terminals or bond pads are sealed with different types of bumps on the surface of the chip, where the patterns can be deployed in area arrays, peripheral patterns or other patterns. The chip may be attached at the following levels in the following manner: a) FC attachment to the lead frame; b) FC attachment of a layer / substrate known as an interposer to re-routing connection spacing on the lead frame; c) FC attachment to a pre-attached interposer on the lead frame; Or d) FC attachment to a printed circuit board using conventional techniques, including chip reflow methods.

종래의 기술들을 이용한 칩 부착은 특히 QFN(Quad Flat No Lead) 패키지들 및 그 파생물인 VFQPF-N 등의 제조 시에 QFN 리드 프레임들에 적용되는 경우에 어려워진다. 그 이유는 종래의 리드 프레임들은 일반적으로 구조적인 강성이 부족하기 때문이다. 리드 프레임들의 핑거형 부분들은 상당히 얇고 정확한 소정 위치에 유지시키기가 어려울 수 있다. 이것은 조립 공정들과 정교한 칩 본딩 상황들에서 취급 결함, 손상 및 왜곡 등을 유발시킨다. FC 결합 공정들은 리드 프레임의 매달리고 얇은(hanging and flimsy) 리드 단부들에 대해 범핑된 솔더 헤드들의 정밀한 정렬을 요구한다. 나아가, 습식 솔더 단부들은 솔더 리플로우 공정을 통한 배치 후에도 그들 위치들을 유지하여야만 한다. 그 결과, 리플로우 파라미터들은 칩 결합 시에 리드 프레임 바운싱을 보상하도록 최적화되어야 하는데, 이것이 적절하게 행해지지 않는다면, 불량 결합들을 초래하여, 최종 제품의 품질 불량 및 신뢰성 불량을 초래할 수 있다.Chip attachment using conventional techniques is particularly difficult when applied to QFN lead frames in the manufacture of Quad Flat No Lead (QFN) packages and their derivatives, VFQPF-N. This is because conventional lead frames generally lack structural stiffness. Fingered portions of lead frames can be difficult to maintain in a fairly thin and accurate position. This causes handling defects, damage and distortion in assembly processes and sophisticated chip bonding situations. FC bonding processes require precise alignment of the bumped solder heads against the hanging and flimsy lead ends of the lead frame. Furthermore, the wet solder ends must retain their positions even after placement through the solder reflow process. As a result, the reflow parameters should be optimized to compensate for lead frame bounce upon chip bonding, which if not done properly can lead to poor couplings, resulting in poor quality and poor reliability of the final product.

종래의 스텐실형 리드 프레임들을 형성하는 것은 일반적으로, 금속 스트립 또는 금속막 상에 포토레지스트를 패터닝하고, 칩 수용 영역으로부터 바깥쪽으로 연장되는 핑거형 리드선들을 형성하도록 상기 패턴을 에칭함으로써 이루어진다. 또한 도 3a 및 도 3b에 도시된 바와 같이, 핑거들간의 "타이-바아(tie-bars)"를 사용하여 상기 핑거들이 여러 공정 단계들 시에 떨어져 있도록 하는 것이 일반적이다. 본 발명은 스텐실형 리드 프레임 대신에 부분적으로 패터닝된 웨브형 리드 프레임을 형성함으로써 리드 프레임의 구조적인 강성의 결핍 문제를 해결한다.Forming conventional stenciled lead frames is generally accomplished by patterning a photoresist on a metal strip or metal film and etching the pattern to form fingered lead wires extending outward from the chip receiving region. Also, as shown in FIGS. 3A and 3B, it is common to use "tie-bars" between the fingers to keep the fingers apart at various processing steps. The present invention solves the problem of lack of structural rigidity of the lead frame by forming a partially patterned web shaped lead frame instead of a stenciled lead frame.

본 발명의 방법에 따르면, 반도체 패키지를 형성하는 모든 주요 공정 단계들은 리드 프레임이 될 막의 한쪽 면에서 수행된다. 다른쪽 면, 즉 바닥면은 평탄하면서도 진공 척의 표면과 같은 표면 상에 닿지 않도록 유지된다. 이는 패키지의 부분적으로 형성된 전방면을 캡슐화하고 밀폐되듯이 밀봉하는 단계를 포함한다. 일단 캡슐화가 완료되면, 리드선들을 서로 연결시키고 또한 칩 수용 영역에 연결시키는 웨빙된 부분들을 선택적으로 제거하도록 바닥면이 백-에칭(back-etching)된다. 칩이 칩 수용 영역에서 칩-패드에 백-본딩되고, 와이어 본딩에 의해 칩 단자들에 대한 전기 연결이 이루어지는 ELP 경우에는, 중간의 웨빙된 부분들 모두가 에칭을 통해 절단(sever)되어, 상기 칩, 와이어들 및 와이어-본딩된 콘택 영역들의 전방면을 둘러싸는 몰딩 물질에 의해 칩-패드 및 리드 콘택들이 와이어 본딩된 단부에서 서로 격리되게 된다. 하지만, ELPF 패키지의 경우에는, 리드선들을 서로 연결시키는 웨빙된 부분들만이 에칭을 통해 절단되는데, 그 이유는 칩 솔더 헤드 범프들에 연결되는 리드선들 자체가 다음 레벨의 패키징에 대한 전기 연결부들을 제공하기 때문이다.According to the method of the invention, all the main process steps for forming the semiconductor package are performed on one side of the film to be the lead frame. The other side, ie the bottom side, is kept flat and not touching the same surface as the surface of the vacuum chuck. This includes encapsulating and sealingly sealing the partially formed front face of the package. Once encapsulation is complete, the bottom surface is back-etched to selectively remove the webbing portions that connect the leads to each other and to the chip receiving region. In the case of an ELP where the chip is back-bonded to the chip-pad in the chip receiving area and the electrical connection to the chip terminals is made by wire bonding, all of the intermediate webbing portions are severed by etching, so that The molding material surrounding the front face of the chip, wires and wire-bonded contact regions causes the chip-pad and lead contacts to be isolated from each other at the wire bonded end. However, in the case of ELPF packages, only the webbing portions that connect the leads together are etched away because the leads themselves connected to the chip solder head bumps provide electrical connections for the next level of packaging. Because.

웨빙된 부분들내에서, 스트리트들 또는 소오 두께(saw thickness)까지의 임베디드(embedded) 금속의 제거는, 리드 프레임 구조체의 도처에 전달되는 소오 힘(saw force)들의 소거 및 이로 인한 금속-플라스틱 인터페이스들에서의 딜라미네이션(delamination)의 방지를 포함하여 몇 가지 장점들을 가진다. 또한, 백-에칭을 통한 전기 절연은 어떠한 소잉 또는 싱귤레이션에도 앞서서 또는 그것이 관련되는한 어떠한 추가 처리 단계들에도 앞서서 스트립 테스팅을 가능하게 한다. 백 패터 닝 후, 바닥면 상의 남아 있는 노출된 금속 부분들은 침지-주석 디핑(immersion-tin dipping) 또는 무전해-니켈 도금을 통해 소정의 땜납가능한(solderable) 물질들로 플래시 마감(flash finish)될 수 있다. 하지만, ELGA 패키지는 다음 레벨의 패키징에 대한 연결을 위한 LGA 패드들을 구비하도록 ELPF 패키지의 FC를 사용한다.In the webbing portions, removal of embedded metal up to streets or saw thickness results in the elimination of saw forces transmitted throughout the lead frame structure and thereby the metal-plastic interface. Have several advantages, including the prevention of delamination in these fields. In addition, electrical insulation through back-etching enables strip testing prior to any sawing or singulation or any further processing steps as far as it relates. After back patterning, the remaining exposed metal parts on the bottom surface may be flash finished with some solderable materials through immersion-tin dipping or electroless-nickel plating. Can be. However, the ELGA package uses the FC of the ELPF package to have LGA pads for connection to the next level of packaging.

제조 시에 패키지의 여타의 구성요소들과 몰딩 물질간의 어떠한 분리도 방지하기 위하여, 본 발명은 또한 수지와 같은 몰딩 물질과 접촉하게 되는, 부분적으로 에칭된 리드 프레임의 후퇴된 웨빙된 부분들의 노출된 수직벽들 상에, 예를 들어 리드선들의 측벽들상에, 로킹 피처(locking feature)들을 형성하는 방법을 제공한다. 대안으로서, 리드 콘택들 및 칩-패드의 에지들 상에 "립(lips)"을 형성하여, 각각의 립 아래에 몰딩 물질을 캡쳐함으로써, 몰딩 물질이 메이팅 표면들(mating surfaces)로부터 분리되는 것을 어렵게 한다.In order to prevent any separation between the molding materials and other components of the package during manufacture, the present invention also provides for the exposure of the retracted webbing portions of the partially etched lead frame that come into contact with the molding material such as resin. A method of forming locking features on vertical walls, for example on sidewalls of leads, is provided. Alternatively, forming “lips” on the edges of the lead contacts and the chip-pad, capturing the molding material under each lip, thereby preventing the molding material from separating from the mating surfaces. Makes it difficult.

부분적으로 에칭된 리드 프레임이 전자 패키지들의 제조 시에 다양한 제조 공정들의 응력 및 스트레인(strain)을 잘 견딜 수 있도록 구조체의 단일성(unity) 및 부수적인 강성과 강도를 제공한다는 것은 상술된 내용으로부터 명백하다. 이는 지금까지 종래의 플라스틱 패키지들로는 불가능했던, 다음 레벨의 패키징에 대한 연결을 위한 패키지의 바닥으로의 와이어들의 초음파 본딩의 가혹함(rigor)을, 부분적으로 에칭된 리드 프레임 패키지는 견딜 수 있다는 독특한 기계적인 특성들 때문이다. 본 발명의 또 다른 실시예에는, 초음파 본딩된 와이어들을 구비한 전자 패키지들의 형성 방법이 개시되어 있다. 한 블록의 부분적으로 에칭된 리드 프레임들 이 형성되는데, 웨빙된 부분들을 포함하고 스트리트 부분들에 의해 서로 분리되는 상기 리드 프레임들은 연속적인 바닥면을 가진다. 칩들은 리드 프레임들 상의 칩 수용 영역들에 부착된다. 전기 연결부들은 대응하는 리드 프레임의 전기 리드선 부분들과 각각의 칩의 단자들 사이에 이루어진다. 와이어들은 리드 프레임들의 바닥면에 초음파로 본딩된다. 리드 프레임들은 상기 리드 프레임들을 분리시키는 스트리트 부분들을 포함하는 리드 프레임들 위로 함침제 물질을 적용하여 캡슐화된다. 다음으로 상기 바닥면의 백 패터닝이 웨빙된 부분들과 스트리트 부분들을 제거하도록 수행된다. 그 후, 캡슐화된 리드 프레임들은 스트리트 부분들 위로 싱귤레이트되어, 바닥면 상의 초음파로 본딩된 와이어들을 구비한 개별적인 칩 스케일 패키지들을 형성하게 된다.It is evident from the foregoing that the partially etched lead frame provides the unity and ancillary stiffness and strength of the structure to withstand the stresses and strains of various manufacturing processes in the manufacture of electronic packages. . This is a unique mechanical that the partially etched lead frame package can withstand the rigor of ultrasonic bonding of wires to the bottom of the package for connection to the next level of packaging, which has not been possible with conventional plastic packages so far. Because of the characteristics. In another embodiment of the present invention, a method of forming an electronic package having ultrasonically bonded wires is disclosed. A block of partially etched lead frames is formed, the lead frames comprising webbing portions and separated from each other by street portions having a continuous bottom surface. The chips are attached to the chip receiving areas on the lead frames. Electrical connections are made between the electrical lead portions of the corresponding lead frame and the terminals of each chip. The wires are ultrasonically bonded to the bottom surface of the lead frames. The lead frames are encapsulated by applying an impregnant material over the lead frames comprising street portions separating the lead frames. Next, back patterning of the bottom surface is performed to remove the webbing and street portions. The encapsulated lead frames are then singulated over the street portions to form individual chip scale packages with ultrasonically bonded wires on the bottom surface.

도 1a는 종래 기술에 따라 칩-패드 영역 및 리드선들을 구비한 종래의 리드 프레임의 다이어그램이다.1A is a diagram of a conventional lead frame with a chip-pad region and leads in accordance with the prior art.

도 1b는 종래 기술에 따라 한 칩의 칩-패드에 대한 부착 및 상기 칩 상의 단자들의 리드선들에 대한 와이어 본딩을 보여주는 도 1a의 종래의 리드 프레임의 다이어그램이다.FIG. 1B is a diagram of the conventional lead frame of FIG. 1A showing attachment of a chip to a chip-pad and wire bonding of leads of terminals on the chip in accordance with the prior art.

도 2a는 종래 기술에 따라 리드선들에 의한 다음 레벨의 패키징에 대한 연결을 보여주는, 와이어-본딩되고 (리드선으로) 리딩(leading)된 니어(near)-칩 스케일 패키지(CSP)의 단면도이다.2A is a cross-sectional view of a wire-bonded (near lead) near-chip scale package (CSP) showing a connection to the next level of packaging by leads according to the prior art.

도 2b는 종래 기술에 따라 솔더 범프 또는 볼(solder bumps or balls)에 의 한 다음 레벨의 패키징에 대한 연결을 보여주는, 와이어-본딩되고 리딩없는(리드선이 없음) 니어-CSP의 단면도이다.FIG. 2B is a cross-sectional view of a wire-bonded and leadless (no lead) near-CSP showing the connection to the next level of packaging by solder bumps or balls according to the prior art.

도 2c는 종래 기술에 따라 리드선들에 의한 다음 레벨의 패키징에 대한 연결을 보여주는 플립-칩(flip-chip) 및 리딩된 니어-CSP의 단면도이다.FIG. 2C is a cross-sectional view of a flip-chip and a read near-CSP showing connections to the next level of packaging by leads in accordance with the prior art.

도 2d는 종래 기술에 따라 솔더 볼들에 의한 다음 레벨의 패키징에 대한 연결을 보여주는 플립-칩 및 리딩된 니어-CSP의 단면도이다.FIG. 2D is a cross sectional view of a flip-chip and leading near-CSP showing connections to the next level of packaging by solder balls according to the prior art. FIG.

도 3a는 종래 기술에 따라 리드 프레임의 리드선들에 대한 백-본딩된(back-bonded) 칩의 와이어-본딩된 연결을 보여주는 스텐실형(stencil-like) 리드 프레임의 평면도이다.FIG. 3A is a plan view of a stencil-like lead frame showing a wire-bonded connection of a back-bonded chip to the leads of the lead frame in accordance with the prior art. FIG.

도 3b는 종래 기술에 따라 솔더 리플로우 공정(solder reflow process)을 통한 리드 프레임의 리드선들에 대한 플립된 칩의 연결을 보여주는 스텐실형 리드 프레임의 평면도이다.FIG. 3B is a top view of a stenciled lead frame showing the connection of a flipped chip to the leads of the lead frame through a solder reflow process according to the prior art.

도 4는 본 발명에 따라 본딩가능한 물질로 양쪽 면에 예비-도금된 균일한 두께의 금속막의 단면도이다.4 is a cross-sectional view of a uniform thickness metal film pre-plated on both sides with a bondable material in accordance with the present invention.

도 5는 본 발명에 따라 단지 최상부면 상의 예비-도금만이 두 칩 사이트(site)들에 대응하여 패터닝되고, 각각의 사이트는 각각의 칩-패드를 둘러싸는 리드 콘택들 및 칩-패드를 포함하는 도 4의 금속막의 단면도이다.5 shows that only pre-plating on the top surface is patterned corresponding to two chip sites in accordance with the present invention, each site comprising a chip contact and lead contacts surrounding each chip-pad. It is sectional drawing of the metal film of FIG.

도 6은 본 발명에 따라 부분적으로 패터닝된 도 4의 도금된 금속막의 단면도이다.6 is a cross-sectional view of the plated metal film of FIG. 4 partially patterned in accordance with the present invention.

도 6a는 본 발명에 따라 부분적으로 패터닝된 리드 프레임들의 매트릭스를 보여주는 평면도이다.6A is a plan view illustrating a matrix of partially patterned lead frames in accordance with the present invention.

도 6b 및 도 6c는 도 6a에 도시된 매트릭스 내의 리드 프레임들의 점진적으로 확대된 평면도를 도시한 도면이다.6B and 6C show progressive enlarged plan views of lead frames in the matrix shown in FIG. 6A.

도 7a는 본 발명에 따라 각각의 두 칩 사이트 상의 칩-패드에 한 칩이 부착된 도 6의 부분적으로 패터닝된 금속막의 단면도이다.FIG. 7A is a cross-sectional view of the partially patterned metal film of FIG. 6 with one chip attached to a chip-pad on each two chip sites in accordance with the present invention.

도 7b는 본 발명에 따라 에폭시 또는 솔더를 포함하는 부착부를 보여주는 칩과 칩 패드간의 결합부(joint)의 확대도이다.7B is an enlarged view of a joint between a chip and a chip pad showing an attachment comprising epoxy or solder in accordance with the present invention.

도 8은 본 발명에 따라 각각의 칩 상의 단자들이 리드 프레임의 리드선 부분들에 본딩되어 각각의 칩 사이트 상에 형성되도록 하는 도 7a 또는 도 7b의 칩이 부착된 금속막의 단면도이다.8 is a cross-sectional view of the metal film with the chip of FIG. 7A or 7B attached so that the terminals on each chip are bonded to the lead wire portions of the lead frame and formed on each chip site in accordance with the present invention.

도 9는 본 발명에 따라 칩들과 와이어 본드들을 포함하여 금속막의 최상부면이 함침제로 밀폐되듯이(hermetically) 밀봉된 도 8의 와이어 본딩된 리드 프레임의 단면도이다.9 is a cross-sectional view of the wire bonded lead frame of FIG. 8 in which the top surface of the metal film, including chips and wire bonds, is hermetically sealed in accordance with the present invention.

도 10은 본 발명에 따라 각각의 리드 프레임의 제1영역 및 상기 금속막 내의 스트리트 영역(street region)들을 제거하도록 후방면으로부터 에칭된 도 9의 밀폐되듯이 밀봉된 패키지의 단면도이다.FIG. 10 is a cross-sectional view of the hermetically sealed package of FIG. 9 etched from the back surface to remove first regions of each lead frame and street regions in the metal film in accordance with the present invention.

도 11은 본 발명에 따라 2개의 별도의 패키지들을 형성하기 위하여, 함침제가 상기 스트리트 영역들 내에서 싱귤레이트된 2개의 니어 칩 사이즈의 부분적으로 패터닝된 패키지들의 단면도이다.FIG. 11 is a cross-sectional view of two near chip size partially patterned packages in which an impregnation agent is singulated within the street areas to form two separate packages in accordance with the present invention.

도 12a는 본 발명에 따라 칩, 칩 단자들을 리드 콘택들에 연결시키는 콘택들 및 와이어들, 그리고 와이어 본드를 구비한 상기 콘택들 중 하나의 확대단면을 보여주는 도 11의 싱귤레이트된 패키지들 중 하나의 평면도이다.12A is one of the singulated packages of FIG. 11 showing an enlarged cross-sectional view of one of the contacts with wires, wires, and contacts connecting the chip, chip terminals to the lead contacts in accordance with the present invention; Top view of the.

도 12b는 본 발명에 따라 앵커링(anchoring)을 제공하고 딜라미네이션을 막기 위하여, 몰딩 물질과의 접촉이 이루어지는 수직면들상의 "립"의 사용을 보여주는 콘택들 중 하나와 칩-패드 사이의 영역의 단면도이다.12B is a cross-sectional view of the region between the chip and the pad showing one of the contacts showing the use of "lips" on vertical surfaces where contact with the molding material is made to provide anchoring and prevent delamination in accordance with the present invention. to be.

도 12c는 본 발명에 따라 앵커링을 제공하고 딜라미네이션을 막기 위하여, 몰딩 물질과의 접촉이 이루어지는 수직면들상의 상이한 형상의 공동(cavity)들의 사용을 보여주는 콘택들 중 하나와 칩-패드 사이의 영역의 단면도이다.FIG. 12C illustrates the area between the chip-pad and one of the contacts showing the use of different shaped cavities on the vertical planes in contact with the molding material to provide anchoring and prevent delamination in accordance with the present invention. It is a cross section.

도 13a 내지 도 13f는 본 발명에 따라 도 12b 및 도 12c에 도시된 수직면들 상의 몰딩 물질에 앵커링 수단을 제공하는데 사용될 수 있는 다양한 공동들의 다이어그램이다.13A-13F are diagrams of various cavities that may be used to provide anchoring means for molding material on the vertical surfaces shown in FIGS. 12B and 12C in accordance with the present invention.

도 14는 본 발명에 따라 부분적으로 패터닝된 패키지를 형성하는 다양한 공정 단계들을 요약하는 플로우차트이다.14 is a flowchart summarizing various process steps for forming a partially patterned package in accordance with the present invention.

도 15a는 본 발명에 따라 주변적 I/O 구성(peripheral I/O configuration)을 갖는 패키지의 평면도, 측면도 및 저면도를 보여주는 다이어그램이다.15A is a diagram showing a plan view, side view, and bottom view of a package having a peripheral I / O configuration in accordance with the present invention.

도 15b는 본 발명에 따라 I/O 패드들의 어레이 구성을 갖는 패키지의 평면도, 측면도 및 저면도를 보여주는 다이어그램이다.15B is a diagram showing a plan view, side view, and bottom view of a package having an array configuration of I / O pads in accordance with the present invention.

도 16은 본 발명에 따라 단지 최상부면 상의 예비-도금만이 두 칩 사이트들에 대응하여 패터닝되고, 각각의 사이트는 각각의 칩 수용 영역을 둘러싸는 리드선들 및 칩 수용 영역을 포함하는 도 4의 금속막의 단면도이다.FIG. 16 shows in accordance with the invention that only pre-plating on the top surface is patterned corresponding to two chip sites, each site comprising a chip receiving region and lead wires surrounding each chip receiving region; It is sectional drawing of a metal film.

도 17은 본 발명에 따라 웨브형(web-like) 리드 프레임(즉, 웨빙된 구조)을 형성하도록 부분적으로 패터닝된 도 16의 도금된 금속막의 단면도이다.FIG. 17 is a cross-sectional view of the plated metal film of FIG. 16 partially patterned to form a web-like lead frame (ie, webbing structure) in accordance with the present invention.

도 18은 본 발명에 따라 플립-칩(FC) 결합을 보여주는 칩-결합된 리드 프레임(FCL)의 단면도이다.18 is a cross-sectional view of a chip-coupled lead frame (FCL) showing flip-chip (FC) coupling in accordance with the present invention.

도 19는 본 발명에 따라 칩들을 포함하는 금속막의 최상부면이 함침제로 밀폐되듯이 밀봉된 도 18의 FCL의 단면도이다.FIG. 19 is a cross-sectional view of the FCL of FIG. 18 sealed as if the top surface of the metal film comprising chips was sealed with the impregnant in accordance with the present invention.

도 20은 본 발명에 따라 개별적인 리드선들 사이 그리고 후퇴된 칩 수용 영역들 사이의 웨브부들을 선택적으로 제거하도록 후방면으로부터 에칭된 도 19의 밀폐되듯이 밀봉된 패키지의 단면도이다.20 is a cross-sectional view of the hermetically sealed package of FIG. 19 etched from the back surface to selectively remove web portions between individual leads and between recessed chip receiving regions in accordance with the present invention.

도 21은 본 발명에 따라 도 20의 패키지로부터 싱귤레이트된 2개의 니어 칩 사이즈의 부분적으로 패터닝된 패키지들의 단면도이다.21 is a cross-sectional view of two near chip size partially patterned packages singulated from the package of FIG. 20 in accordance with the present invention.

도 22a는 본 발명에 따라 칩 단자들을, 다음 레벨의 패키징에 대해 연결되는 리드선들의 단부들에 연결시키는 리드선들 및 칩을 보여주는 도 21의 싱귤레이트된 패키지들 중 하나의 평면도이다.FIG. 22A is a top view of one of the singulated packages of FIG. 21 showing the leads and chips connecting the chip terminals to ends of the leads connected for next level packaging in accordance with the present invention.

도 22b는 본 발명에 따라 한 리드선의 2개의 단부 연결을 보여주는 다음 레벨의 패키징에 대한 연결부와 플립 칩 사이의 영역의 확대단면도이다.Figure 22B is an enlarged cross-sectional view of the area between the connection and the flip chip for the next level of packaging showing the two end connections of one lead in accordance with the present invention.

도 23은 본 발명에 따라 플립-칩을 둘러싸는 부분적으로 패터닝된 패키지를 형성하는 다양한 공정 단계들을 요약하는 플로우차트이다.23 is a flowchart summarizing various process steps for forming a partially patterned package surrounding a flip-chip in accordance with the present invention.

도 24a 및 도 24b는 본 발명에 따라 싱귤레이트된 다음, ELGA-타입 패키지를 형성하기 위하여 다음 레벨의 패키징으로의 연결을 위한 볼 그리드 어레이 커넥터 들이 제공되는 2개의 니어 칩 사이즈의 부분적으로 패터닝된 패키지들의 단면도 및 저면도를 도시한 도면이다.Figures 24A and 24B are two near chip size partially patterned packages that are singulated in accordance with the present invention and then provided with ball grid array connectors for connection to the next level of packaging to form an ELGA-type package. It is a figure which shows sectional drawing and bottom view of these.

도 25a 및 도 25b는 본 발명에 따라 도 24a 및 도 24b의 패키지들이 알루미늄 와이어들 및 대안적으로는 구리 와이어 볼 본딩 기술들로 각각 초음파로 본딩되는 본 발명의 또 다른 실시예를 도시한 도면이다.25A and 25B illustrate another embodiment of the invention in which the packages of FIGS. 24A and 24B are ultrasonically bonded with aluminum wires and alternatively copper wire ball bonding techniques, respectively, in accordance with the present invention. .

도 4 내지 15b 및 도 16 내지 도 24b는 니어-칩 스케일 패키지(CSP)들에 필적할 만한 리드 카운트들을 갖는 부분적으로 패터닝된 리드 프레임 패키지를 형성하는 다른 실시예들을 보여준다. 본 발명의 방법은 제조 라인의 자동화 및 그로부터 제조된 패키지들의 품질과 신뢰성을 개선시킨다. 이는 한 면 상의 웨브형 리드 프레임 내에 형성된 부분적으로 패터닝된 금속막을 이용하여 제조공정 단계들의 주요 부분을 수행함으로써 달성된다. 종래에 스텐실형 리드 프레임을 통해 펀칭(punching)되는 것과는 대조적으로, 본 발명에 사용된 리드 프레임은 한 면 상에서 부분적으로 패터닝되고, 다른 면 상에서는 고형화(solid) 및 평탄화된다. 이러한 구조는 기계적으로 그리고 열적으로 모두 개선되며, 칩-부착, 와이어 본드 및 캡슐화 공정 시에 왜곡 또는 변형(deformation)없이 수행된다. 칩 부착 및 와이어 본딩 공정 단계들이 완료된 후, 칩 및 와이어 본드들이 고정되고 몰딩 물질로 밀폐되듯이 캡슐화되며, 바닥면은 리드 콘택들을 칩-패드로부터 서로 격리시키기 위하여 상기 막을 완전히 통과하도록 에칭된다. 후속해서, 결과적인 캡슐화된 패키지는 어떠한 추가적인 금속 절단없이도 싱귤레이트된다. 4-15B and 16-24B show other embodiments of forming a partially patterned lead frame package having read counts comparable to near-chip scale packages (CSPs). The method of the present invention improves the automation of the manufacturing line and the quality and reliability of the packages manufactured therefrom. This is accomplished by performing the main part of the manufacturing process steps using a partially patterned metal film formed in a web-shaped lead frame on one side. In contrast to conventional punching through a stenciled lead frame, the lead frame used in the present invention is partially patterned on one side and solidified and planarized on the other side. This structure is improved both mechanically and thermally and is performed without distortion or deformation during chip-attach, wire bond and encapsulation processes. After the chip attach and wire bonding process steps are completed, the chip and wire bonds are secured and encapsulated as if they are sealed with the molding material, and the bottom surface is etched through the film to isolate the lead contacts from each other from the chip-pad. Subsequently, the resulting encapsulated package is singulated without any additional metal cutting.                 

보다 상세하게, 도 4 내지 도 15b는 와이어-본딩된 칩을 위한 부분적으로 패터닝된 리드 프레임의 형성 및 그것을 이용하여 ELP-타입 전자 패키지를 형성하기 위한 방법을 보여준다. 한편, 도 16 내지 도 22는 플립-칩을 위한 부분적으로 패터닝된 리드 프레임의 형성 및 그것을 이용하여 ELPF-타입 전자 패키지를 형성하기 위한 방법을 보여준다. 본 발명의 부분적으로 패터닝된 리드 프레임을 이용하는 ELGA-타입의 전자 패키지를 형성하는 방법도 도 24a 및 도 24b와 연계되어 설명된다.More specifically, FIGS. 4-15B show the formation of a partially patterned lead frame for a wire-bonded chip and a method for forming an ELP-type electronic package using the same. Meanwhile, FIGS. 16 to 22 show the formation of a partially patterned lead frame for flip-chip and a method for forming an ELPF-type electronic package using the same. A method of forming an ELGA-type electronic package using a partially patterned lead frame of the present invention is also described in conjunction with FIGS. 24A and 24B.

도 4는 리드 프레임 내에 형성될 뿐만 아니라 상기 리드 프레임을 형성하는 계속되는 공정 단계들 도중에 안정된 캐리어(carrier)로서의 역할을 하는 막(바람직하게는 금속(바람직하게는 구리) 시트)의 단면도이다. 금속 스트립의 두께는 대략 0.05 mm 보다 크거나 같다. 또 다른 실시예에서는, 두께가 대략 0.05 내지 0.5 mm 사이의 범위에 있을 수 있다.4 is a cross-sectional view of a film (preferably a sheet of metal (preferably copper)) that is formed within the lead frame but also serves as a stable carrier during subsequent process steps of forming the lead frame. The thickness of the metal strip is greater than or equal to approximately 0.05 mm. In yet another embodiment, the thickness may be in the range between approximately 0.05 and 0.5 mm.

리드 프레임을 형성하는 것은 통상적으로 스텐실을 절단하는 것과 같이 금속 스트립을 절단한 다음 매우 미세한 핑거형 리드선들과 작업하는 것을 수반한다. 이러한 정교한 구조를 제 위치에 유지시키기 위하여, 진공 척이 사용될 수 있다. 하지만, 종래의 진공 척들은 통상적으로 이러한 정교한 디바이스에 흡입(suction)을 제공하는데 순응되지 않고, 리드 프레임은 보통 주변적으로 클램핑(clamp down)되어야만 한다. 이러한 목적을 위하여 사용된 어떠한 장비(rigging)도 한 타입 및 사이즈의 리드 프레임으로부터 또 다른 것에 맞게 수정되어야만 한다. 하지만, 본 발명은 이러한 수정 단계가 생략된다. 부분적으로 패터닝된 리드 프레임의 바닥면이 고형이고 연속적이기 때문에, 종래의 진공 척이라도 처리 시에 리드 프레임을 제 위치에 용이하게 유지시킬 수 있다. 나아가, 다양한 산업적인 리드 프레임들을 수용할 수 있는 하나의 크기의 금속 스트립이 리드 프레임들의 제조 시에 보편적으로 사용될 수 있다. 와이어 본딩 및 칩 부착의 후속 공정 단계들은 리드 프레임 상에 훨씬 작은 응력 및 스트레인이 형성된 채로 수행될 수 있다. 지오메트리들이 훨씬 더 미세한 리드 프레임들이 용이하게 제작될 수 있는데, 그 이유는 리드선들이 웨브형 구조체들에 의해 함께 유지되고, 그 최종 단계까지 서로 분리되지 않기 때문이다.Forming a lead frame typically involves cutting a metal strip, such as cutting a stencil, and then working with very fine finger-like leads. To keep this sophisticated structure in place, a vacuum chuck can be used. However, conventional vacuum chucks are typically not compliant to provide suction for such sophisticated devices, and the lead frame usually has to be clamped down peripherally. Any rigging used for this purpose must be modified from one type and size lead frame to another. However, the present invention omits this modification step. Since the bottom surface of the partially patterned lead frame is solid and continuous, the lead frame can be easily held in place during processing even with a conventional vacuum chuck. Furthermore, metal strips of one size that can accommodate a variety of industrial lead frames can be commonly used in the manufacture of lead frames. Subsequent process steps of wire bonding and chip attachment can be performed with much less stress and strain formed on the lead frame. Lead frames with even finer geometries can be easily fabricated because the leads are held together by the web-like structures and are not separated from each other until their final stage.

리드 프레임 상에 다양한 패턴들을 형성하는 것은 여러 방법들로 달성될 수 있다. 한 가지 방법은 패턴을 금속 내에 스탬핑/코이닝(stamping/coining)하는 것을 들 수 있다. 다른 방법으로는 화학적 또는 전기화학적 밀링 및 EDM(electrical discharge machining)을 포함할 수도 있다. 다른 한편으로는, 반도체 제조의 대표격(mainstay)인 포토리소그래피 패터닝이 바람직하다. 본 발명에서, 도 4에 도시된 금속 스트립(100)은 포토리소그래피 패터닝에 앞서, 전방(또는 최상부)면과 후방(또는 바닥)면 모두에 예비-도금된다. 전방면과 후방면 어느 한쪽 또는 양쪽 모두는 각각 본딩 뿐만 아니라 땜납성(solderability)이 가능한 물질로 예비-도금될 수 있다. 일 실시예에서, 전방면은 Ni/Pd/Au-스트라이크(strike) 또는 Ag와 같은 본딩가능한 물질로 예비-도금된다. 또 다른 실시예에서는, 후방면이 Sn/Pb, 무연 땜납, 침지-주석 무전해-니켈 또는 Au-스트라이크와 같은 땜납가능한 물질로 예비-도금된다. 상기 예비-도금은 필요에 따라 추후 단계에서 수행될 수 있다.Forming various patterns on the lead frame can be accomplished in several ways. One method includes stamping / coining the pattern into the metal. Other methods may include chemical or electrochemical milling and electrical discharge machining (EDM). On the other hand, photolithography patterning, which is the mainstay of semiconductor manufacturing, is preferred. In the present invention, the metal strip 100 shown in FIG. 4 is pre-plated on both the front (or top) face and the back (or bottom) face prior to photolithography patterning. Either or both of the front and rear surfaces may be pre-plated with materials capable of soldering as well as bonding, respectively. In one embodiment, the front face is pre-plated with a bondable material such as Ni / Pd / Au-strike or Ag. In another embodiment, the back surface is pre-plated with a solderable material such as Sn / Pb, lead free solder, immersion-tin electroless-nickel or Au-strike. The pre-plating can be carried out in a later step as necessary.

다음 단계에서, 예비-도금된 전방면(110)은 칩-패드 영역을 둘러싸는 전기 콘택(113)들 및 칩-패드에 대응하는 영역(115)들을 형성하기 위하여 포토리소그래피로 패터닝된다. 전기 콘택(113)은 웨브형 구조를 형성하는 중간 후퇴부들의 제1영역을 통해 칩-패드 영역(115)에 연결되는 리드선의 단부로서의 특징을 가질 수 있다. 이러한 웨브형 중간 후퇴부들은 금속막(100)이 뒤로부터 에칭되는 경우 추후에 제거되어, 단부들과 칩-패드 부분들이 서로 격리되도록 한다. 칩-패드를 포함하는 영역(115) 및 이를 둘러싸는 콘택(113)들은 때때로 칩 사이트들로 명명된다. 복수의 칩 사이트들은, 1 이상의 칩 사이트를 포함하는 리드 프레임들의 형성을 쉽게 자동화하도록 스풀(spool)에 스프로켓(sprocket)된 구리 시트의 연속적인 롤 상에 형성될 수 있다. 도 5는 2개의 칩 사이트를 예시하는데, 이는 2개의 대응하는 리드 프레임들로 형성되며, 이는 그들로부터 형성되는 두 패키지들의 일부분일 것이다.In the next step, the pre-plated front surface 110 is photolithographically patterned to form the electrical contacts 113 surrounding the chip-pad area and the regions 115 corresponding to the chip-pad. The electrical contact 113 may be characterized as an end of a lead wire connected to the chip-pad region 115 through a first region of intermediate recesses forming a web-like structure. These web-shaped intermediate recesses are later removed when the metal film 100 is etched from behind, so that the ends and the chip-pad portions are isolated from each other. The region 115 containing the chip-pad and the contacts 113 surrounding it are sometimes named chip sites. The plurality of chip sites may be formed on a continuous roll of copper sheet sprocketed to a spool to easily automate the formation of lead frames comprising one or more chip sites. 5 illustrates two chip sites, which are formed of two corresponding lead frames, which will be part of two packages formed from them.

도 5에 예시된 2개의 칩 사이트들에 도시된 패턴은 에칭에 의해 막 스트립(100)으로 전사(transfer)된다. 도 6에 도시된 바와 같이, 본 발명의 주된 특징은 에칭이 금속의 두께를 부분적으로만 통과하도록 수행된다는 점이다(이하 본 명세서에서는 이것을 부분 패터닝이라 칭한다). 부분 패터닝은 각각의 리드 프레임의 리드 콘택(113)들을 칩 패드 영역(115)들에 연결시키는 웨빙된 구조체(130)를 형성하도록 상기 막의 제1영역에서 수행된다. 상기 제1영역은 또한 상기 막의 스트리트 부분(136)들에서 서로에 대해 리드 프레임들을 연결시킨다.The pattern shown at the two chip sites illustrated in FIG. 5 is transferred to the film strip 100 by etching. As shown in FIG. 6, the main feature of the present invention is that the etching is performed to only partially pass through the thickness of the metal (hereinafter referred to as partial patterning). Partial patterning is performed in the first region of the film to form a webbing structure 130 that connects the lead contacts 113 of each lead frame to the chip pad regions 115. The first region also connects the lead frames with respect to each other in the street portions 136 of the film.

도 6a 내지 도 6c에 도시된 바와 같이, (예컨대, 16 x 16의) 이러한 리드 프레임들의 매트릭스는 블록/윈도우 막(138)내에 형성될 수 있다. 도 6b 및 도 6c는 상기 제1영역이 각각의 리드 프레임의 리드 콘택들 및 칩 패드를 연결시키는 웨빙된 구조체(139)를 포함한다는 것을 보여준다. 상기 제1영역은 또한 상기 막의 스트리트 부분(136)들에서 복수의 리드 프레임들을 서로 연결시킨다.As shown in FIGS. 6A-6C, a matrix of such lead frames (eg, 16 × 16) may be formed in the block / window film 138. 6B and 6C show that the first region includes a webbing structure 139 that connects the lead contacts and the chip pad of each lead frame. The first region also connects a plurality of lead frames to each other in the street portions 136 of the film.

일 실시예에서, 부분 패터닝은 상기 막의 두께의 25% 내지 90%로 변할 수 있다. 하지만, 부분 패터닝은 사실상 상기 막의 두께의 어떠한 퍼센트로도 이루어질 수 있으며, 부분 에칭 정도는 유연성, 견고성 및 열적 두께(또는 열적 도전성)를 포함하는 제조성 파라미터들에 영향을 끼치는 여러 팩터들을 고려하여 결정될 수 있다. 리드 콘택 영역(113)들과 칩-패드 영역(115)들의 가로방향 치수는, 다음 레벨의 패키징에서 패키지들 사이의 또는 주어진 패키지 내의 인터레벨(interlevel) 또는 인트라레벨(intralevel) 연결들에 사용될 수 있는 여타의 연결 매체 또는 와이어 본드들 및 주어진 칩 사이즈들에 바람직한 소형화(miniaturization)의 정도를 토대로 결정될 수 있다. 특히, 리드 프레임의 미세한 피처들 및 치수 안정성(dimensional stability)에 대한 제조성 문제(manufacturability concerns)가 여기서는 핑거형 리드선들의 웨브형 구조체에 의해 보다 덜 중요하다는 점에 유의한다.In one embodiment, partial patterning can vary from 25% to 90% of the thickness of the film. However, partial patterning can be accomplished in virtually any percentage of the thickness of the film, and the degree of partial etching can be determined taking into account several factors affecting manufacturability parameters including flexibility, robustness and thermal thickness (or thermal conductivity). Can be. The transverse dimensions of the lead contact regions 113 and the chip-pad regions 115 may be used for interlevel or intralevel connections between or within packages in a given level of packaging. It can be determined based on the degree of miniaturization desired for other connection media or wire bonds and given chip sizes. In particular, it is noted that the manufacturability concerns of fine features and dimensional stability of the lead frame are less important here by the web-like structure of the finger-shaped leads.

도 7a에 도시된 바와 같이, 그 다음에 칩(140)들은 바람직하게는 에폭시(150)를 이용하여 칩-패드 영역들에 부착된다. 도 7b는 본 발명에 따라 에폭시 또는 솔더를 포함하는 부착부를 보여주는 칩 패드 및 칩 사이의 결합부의 확대도이다. 에폭시(150)는 칩의 냉각을 증대시키기 위하여 도전성 입자들로 충전될 수 있다. 대안으로, 에폭시(150) 대신에 솔더 페이스트(150')가 사용되어 칩과 칩-패 드간의 보다 강한 본드 및 주위 환경에 대한 보다 효과적인 냉각 경로를 제공할 수도 있다. 에폭시는 경화되어, 8에 도시된 바와 같이 된다. 칩 부착 후, 와이어(160)들은 도 8에 도시된 바와 같이 잘 알려진 와이어 본딩 기술들을 이용하여, 단자(145)들에 그리고 대응하는 리드 콘택(113)들에 본딩된다. 본 발명에 따라 형성된 리드 프레임은 예컨대 진공 척(도시안됨)에 의해 평탄면 상에 단단히 자리잡고 유지되는 고형이면서 연속적인 후방면을 가지기 때문에, 리드선들의 웨브형 구조체는 와이어 본딩 시에 플러터링(fluttering) 또는 바운싱되지 않는다. 이는 우수한 본드들을 발생시켜, 최종 제품의 신뢰성을 향상시킨다.As shown in FIG. 7A, the chips 140 are then attached to the chip-pad regions, preferably using epoxy 150. 7B is an enlarged view of the bond between the chip pad and the chip showing an attachment comprising epoxy or solder in accordance with the present invention. Epoxy 150 may be filled with conductive particles to increase cooling of the chip. Alternatively, solder paste 150 'may be used instead of epoxy 150 to provide a stronger bond between the chip and the chip-pad and a more effective cooling path for the surrounding environment. The epoxy is cured, as shown in 8. After chip attachment, the wires 160 are bonded to the terminals 145 and the corresponding lead contacts 113 using well known wire bonding techniques as shown in FIG. 8. Since the lead frame formed in accordance with the present invention has a solid and continuous rear surface that is firmly seated and held on a flat surface, for example by a vacuum chuck (not shown), the web-like structure of the lead wires is fluttered during wire bonding. ) Or not bouncing. This generates good bonds, improving the reliability of the final product.

도 9에서, 칩들과 대응하는 콘택들을 연결시킨 후, 금속막의 전방면 상의 모든 구성요소들은 예컨대 수지에 의해 몰딩 물질로 밀폐되듯이 캡슐화된다. 함침제(encapsulant; 170)는 리드 프레임들과 그와 관련된 와이어(160)들, 칩(140)들과 콘택(113)들 뿐만 아니라 웨빙된 구조체(130) 및 스트리트 부분(136)들을 포함하여 모든 노출된 표면들과 상기 막 위에 형성된다. 결과적인 몰딩된 패키지가 들어올려지면, 깨끗한 후방면이 추가 처리에 이용될 수 있다. 흔히 겪게 되는 패키지의 아랫면에서의 풋프린트에 대한 몰드 플래싱(mold flashing) 문제는 본 명세서에 개시된 방법에 의해 해결된다.In Fig. 9, after connecting the chips and the corresponding contacts, all the components on the front face of the metal film are encapsulated, for example, sealed with a molding material by a resin. The encapsulant 170 includes all of the lead frames and associated wires 160, chips 140 and contacts 113, as well as the webbing structures 130 and street portions 136. Over the exposed surfaces and the film. Once the resulting molded package is lifted, a clean back side can be used for further processing. The problem of mold flashing for the footprint on the underside of a package that is often encountered is solved by the method disclosed herein.

도 10에 도시된 바와 같이, 리드 콘택(113)들과 칩-패드(115)들 모두는, 패키지의 후방면을 통과하도록 제1영역의 웨빙된 구조체(135)를 에칭함으로써 그들 자체의 아일랜드(island)들을 형성하도록 서로 격리될 수 있다. 이 때, 스트리트 부분(136)들도 백 에칭(back etching)된다. 백 에칭은 몰딩 물질에 도달할 때까지 계속된다. 금속을 백 에칭하는 에치 방법은 전방면에 사용되는 것과 동일하여야만 한다. 하지만, 후방면에 대한 에치 시간은 전방면으로부터 수행된 부분 에칭 정도에 따라 전방면에 사용된 것과 상이할 수 있다. 따라서, 초기 형성의 부분 에치 리드 프레임이 최종 패키지의 자동화, 품질, 신뢰성 및 기능성에 대한 제조 요건들에 적합하도록 주문 제작될 수 있다.As shown in FIG. 10, both the lead contacts 113 and the chip-pads 115 have their own islands by etching the webbing structure 135 of the first region to pass through the back surface of the package. It can be isolated from each other to form islands. At this time, the street portions 136 are also back etched. The back etch continues until the molding material is reached. The etch method of back etching the metal should be the same as used for the front face. However, the etch time for the back face may differ from that used for the front face, depending on the degree of partial etching performed from the front face. Thus, the partial etch lead frame of the initial formation can be customized to meet manufacturing requirements for automation, quality, reliability and functionality of the final package.

최종 단계에서, 리드 프레임들간의 스트리트 부분(136)들 위의 함침제(170)는 도 11에 도시된 바와 같이 2개의 개별적인 패키지들을 형성하도록 싱귤레이트된다. 이것은 소오 슬라이싱(saw slicing), 워터-제트-컷, 레이저-컷 또는 그들의 조합 혹은 플라스틱을 절단하는데 특히 적합한 여타의 기술들을 포함하는 여러 방법들로 달성된다. 다시 말해, 절단해야 할 금속이 더 이상 없으므로, 플라스틱과 금속을 조합하여 절단하는 것과 관련된 딜라미네이션 및 다른 문제들이 없게 된다. 이는 패키지가 싱귤레이트되는 것과 동시에 스트리트들간의 브리징 금속(bridging metal)이 절단되어야만 하는 종래의 패키지들과 비교될 수 있다. 금속과 플라스틱 모두를 동시에 절단하는 경우, 일부 금속 칩들은 여러 번 라인들과 콘택들을 단락시킬 수 있어, 바람직하지 않고 예측할 수도 없는 소오 블레이드(saw blade)들의 마모를 초래하게 된다. 도 6a에 도시된 바와 같이, 상기 방법은 또한 리드 프레임들의 매트릭스로부터 수많은 패키지들을 생산하는데 적용될 수도 있다.In the final step, the impregnant 170 on the street portions 136 between the lead frames is singulated to form two separate packages as shown in FIG. 11. This is accomplished in several ways, including saw slicing, water-jet-cut, laser-cut or combinations thereof or other techniques particularly suitable for cutting plastics. In other words, since there are no more metals to cut, there are no delaminations and other problems associated with cutting plastic and metal in combination. This can be compared to conventional packages where the bridging metal between the streets must be cut at the same time that the package is singulated. When cutting both metal and plastic at the same time, some metal chips can short the lines and contacts several times, resulting in undesirable and unpredictable wear of saw blades. As shown in FIG. 6A, the method may also be applied to produce numerous packages from a matrix of lead frames.

싱귤레이트된 ELP의 평면도가 도 12a에 도시되어 있는데, 여기서 콘택(120)들과 칩(140)은 그들 자체의 아일랜드들 상에서 서로 격리되어 있으며, 단지 와이어 본딩된 와이어(160)들을 통해서만 서로 연결되어 있다. 도 12b는, 원래의 금속 스트립의 일부분(100), 본딩가능한 층을 형성하기 위해 예비-도금된 최상부면(113) 및 땜납가능한 층을 형성하기 위해 예비-도금된 바닥면(123)을 포함하는 콘택들 중 하나와 칩 사이의 패키지의 코너의 확대도를 보여준다. 도 12b에서, "립"은 칩의 코너 및 콘택 상에 모두 도시되어 있다.A plan view of a singulated ELP is shown in FIG. 12A, where the contacts 120 and the chip 140 are isolated from each other on their own islands and are connected to each other only through wire bonded wires 160. have. 12B includes a portion 100 of the original metal strip, a top surface 113 pre-plated to form a bondable layer, and a bottom surface 123 pre-plated to form a solderable layer. An enlarged view of the corner of the package between one of the contacts and the chip is shown. In Figure 12B, "lip" is shown both on the corner and the contact of the chip.

몇 가지 목적을 위하여 패키지의 아랫면 상의 예비-도금된 표면(120)이 사용될 수 있다. 첫째, 칩-패드(140)의 뒷면(125)에 대한 직접적인 외부 액세스가 냉각용 추가 가열 경로를 제공한다. 둘째, 니어-칩 사이즈 패키지(CSP)의 풋프린트 내의 콘택(123)들은 다음 레벨의 패키징에서 타이트하게(tightly) 이격된 패키지들을 장착시키는 것을 가능하게 하여, 동일한 면적에 대한 성능을 향상시킬 수 있다.Pre-plated surface 120 on the underside of the package can be used for several purposes. First, direct external access to the backside 125 of the chip-pad 140 provides an additional heating path for cooling. Second, the contacts 123 in the footprint of the near-chip size package (CSP) may enable mounting tightly spaced packages in the next level of packaging, thereby improving performance for the same area. .

본 발명의 또 다른 형태는, 몰딩 물질과 그것이 부착되어야 하는 표면들 사이의 딜라미네이션의 가능성을 줄이기 위한 수단을 제공한다. 이는 도 12b에서 도면부호(105)로 나타낸 것과 같은 레지(ledge) 또는 "립"을 형성하기 위하여 콘택 영역들 및 칩-패드 주위의 에지들을 하프-에칭(half-etching)함으로써 달성된다. 또한, 몰딩 물질과 접촉하게 되는 표면들의 인터로킹 메커니즘(interlocking mechanism)을 강화시키기 위하여, 도 12c에 도시된 불규칙하게 성형된 공동(107)들을 형성하는 것도 가능하다. 다양한 기타 공동들의 확대도들도 도 13a 내지 도 13f에 도시되어 있으며, 상기 표면 강화부들의 형성은 전방면으로부터의 부분 에칭에 용이하게 통합될 수 있다. 이것은 몰딩 물질이 전방면으로부터 부분적으로 형성되는 표면들만을 캡슐화하는 한 후방면으로부터의 에칭에는 필수적인 것은 아니다.Another form of the present invention provides a means for reducing the possibility of delamination between the molding material and the surfaces to which it is to be attached. This is accomplished by half-etching the edges around the contact areas and the chip-pad to form a ledge or “lip”, as indicated by reference numeral 105 in FIG. 12B. It is also possible to form the irregularly shaped cavities 107 shown in FIG. 12C to reinforce the interlocking mechanism of the surfaces that come into contact with the molding material. Magnified views of various other cavities are also shown in FIGS. 13A-13F, wherein the formation of surface reinforcements may be readily incorporated into partial etching from the front face. This is not necessary for etching from the back side as long as the molding material encapsulates only the surfaces partially formed from the front side.

도 14는 원하는 칩-패드 및 둘러싸는 콘택들을 형성하고자 하는 방식으로 전 방면으로부터 금속 스트립내로의 리드 프레임(200)의 부분 에칭에서부터 시작하여 동일한 금속 스트립의 백 패턴 에칭(250)으로 끝나는 본 발명의 방법을 요약한다. 칩 부착(210), 에폭시 경화(220), 와이어 본딩(230) 및 캡슐화(240)의 중간 단계들은 모두 기계적으로 그리고 열적으로 안정된 리드 프레임에서 달성되는데, 그 이유는 리드선들이 여전히 금속막 내의 부분적으로 에칭된 웨브형 또는 웨빙된 구조체 상의 중간 후퇴부들의 제1영역을 통해 연결되기 때문이다. 또한, 패키지의 모든 구성요소들이 함침제로 경화된 후에만 중간 후퇴부들의 제1영역이 백 패턴 에칭(250)을 통해 제거된다는 점, 및 칩-패드 뿐만 아니라 주변적 콘택들이 적절한 격리(isolation)를 위하여 서로 분리하도록 만들어져 있다는 점을 유의하는 것도 중요하다. 그 결과, 단일 니어 칩 사이즈 패키지들로의 싱귤레이션(260) 시에 어떠한 금속도 절단할 필요가 없게 된다.FIG. 14 illustrates an embodiment of the present invention beginning with partial etching of lead frame 200 into the metal strip from the front and ending with a back pattern etching 250 of the same metal strip in such a manner as to form the desired chip-pad and surrounding contacts. Summarize the method. The intermediate steps of chip attachment 210, epoxy curing 220, wire bonding 230 and encapsulation 240 are all achieved in a lead frame that is mechanically and thermally stable because the leads are still partly in the metal film. This is because the connection is through a first region of intermediate recesses on the etched web-like or webbing structure. In addition, only after all the components of the package have been cured with the impregnant, the first regions of the intermediate recesses are removed through the back pattern etch 250, and the chip-pad as well as the peripheral contacts provide adequate isolation. It is also important to note that they are designed to be separated from each other. As a result, there is no need to cut any metal in singulation 260 into single near chip size packages.

본 발명의 방법은 전자 패키지용 어레이 타입의 리드 프레임과 같은 광범위한 패키지들을 형성하는데 사용될 수 있다. 어레이 타입 패키지(400)의 평면도가 도 15a에 도시된 표준 주변적 타입 패키지(300)에 이웃하여 도 15b에 도시되어 있다. 도면부호 305는 칩 단자들의 주변적 구성예(peripheral arrangement)를 나타내는 한편, 도면부호 405는 단자들의 어레이 타입 구성예를 나타내는데, 이는 인-라인(in-line) 또는 스태거링(staggering)된 구조일 수 있다. 두 패키지들은 도면부호 310 및 410으로 표시된 바와 같이 본 명세서에 개시된 부분 패터닝 발명을 이용하여 형성된다. 어레이 타입 ELP에는, 내측 리드선(440)들과 외측 리드선(445)들이 도시되어 있다. 두 패키지들은 몰딩 물질(320 또는 420)로 캡슐화된다. 콘택들과 칩을 격리시키기 위한 백 패턴 에칭이 도면부호 330 및 430으로 표시되어 있다. 도면부호 450은 그라운드 링 피처(ground ring feature)를 나타내는데, 이는 몰드와 동일한 레벨로 에칭된다. 도면부호 460은 ELP의 저면도 상의 어레이 타입 입력/출력 구성을 가리킨다.The method of the present invention can be used to form a wide range of packages, such as array frames of lead type for electronic packages. A top view of the array type package 400 is shown in FIG. 15B adjacent to the standard peripheral type package 300 shown in FIG. 15A. Reference numeral 305 denotes a peripheral arrangement of the chip terminals, while reference numeral 405 denotes an array type configuration of the terminals, which is an in-line or staggered structure. Can be. Both packages are formed using the partial patterning invention disclosed herein as indicated by reference numerals 310 and 410. In the array type ELP, inner lead wires 440 and outer lead wires 445 are shown. Both packages are encapsulated with molding material 320 or 420. Back pattern etching to isolate the contacts from the chip is indicated at 330 and 430. Reference numeral 450 denotes a ground ring feature, which is etched to the same level as the mold. Reference numeral 460 denotes an array type input / output configuration on the bottom view of the ELP.

도16 내지 도 24b에 도시된 제2실시예에는 FC 전자 패키지들을 대량 생산하는 데에 특히 적합한 부분적으로 패터닝된 VFQFP-N 타입 리드 프레임을 형성하는 방법이 개시되어 있다. 이하, 플립-칩을 수용하도록 되어 있는 리드 프레임은 종래의 리드 프레임들과 구별하기 위하여 FCL이라 칭할 것이다. 이는 후술하는 바와 같이 FCL들이 종래의 리드 프레임들과는 달리 자동화된 제조 라인들에 대해 훨씬 더 순응가능하며 더 튼튼하기 때문이다.The second embodiment shown in Figs. 16-24B discloses a method of forming a partially patterned VFQFP-N type lead frame that is particularly suitable for mass production of FC electronic packages. Hereinafter, a lead frame that is adapted to receive flip-chip will be referred to as FCL to distinguish it from conventional lead frames. This is because, as described below, FCLs are much more compliant and more robust for automated manufacturing lines, unlike conventional lead frames.

FCL들은 또한 종래의 범용 펀칭 스루된(punched through) 스텐실형 리드 프레임들과는 대조적으로 웨브형 구조체들이다. 웨브형 FCL의 전방면은 부분적으로 패터닝된 리드선들을 포함하는 후퇴된 섹션들을 가지는 한편, 후방면은 고형이면서 평탄하다. 이는 제조 공정들 시에 왜곡 또는 변형없이 수행하기 위한 기계적인 견고성을 제공한다. 패키지의 밀폐적인 밀봉 및 칩 부착의 종료 후, 리드 콘택들을 서로 격리하도록 후방면이 에칭된다. 후속해서, 결과적인 캡슐화된 패키지가 어떠한 추가 금속의 절단없이도 싱귤레이트된다. 따라서, 리드선들이 웨브형 또는 웨빙된 구조체들에 의해 함께 유지되고 싱귤레이션의 그 최종 단계까지 서로 완전히 분리되지 않으므로, VFQFP-N 패키지들에서와 같이 훨씬 더 미세한 지오메트리들을 갖는 FCL들이 용이하게 제조될 수 있다. FCLs are also web-like structures in contrast to conventional general purpose punched through stenciled lead frames. The front face of the web-like FCL has recessed sections that include partially patterned leads, while the rear face is solid and flat. This provides mechanical robustness to perform without distortion or deformation during manufacturing processes. After the sealing of the package and the end of chip attachment, the back side is etched to isolate the lead contacts from each other. Subsequently, the resulting encapsulated package is singulated without cutting any additional metal. Thus, since the leads are held together by web-shaped or webbing structures and are not completely separated from each other until their final stage of singulation, FCLs with much finer geometries as in VFQFP-N packages can be easily manufactured. have.                 

제1실시예에서 개시된 부분적으로 패터닝된 리드 프레임과 마찬가지로, 제2실시예의 FCL 또한 금속 시트, 바람직하게는 도 4에 도시된 바와 같은 구리막으로 형성되는데, 여기서 전방면과 후방면 모두는 예비-도금되거나 또는 앞서 언급된 바와 같이 도금이 추후 단계로 연기될 수 있다(두 실시예들에서의 공정 단계들이 유사하므로, 도면부호들은 제2실시예에 특별히 표시한 것을 제외하고는 동일한 것으로 적절하게 나타내었음을 유의한다. 두 실시예들에 사용된 금속막에 대한 일관성을 위해 동일한 도면번호인 100은 유지되었다). 그 후, 예비-도금된 전방면(110')은 칩 수용 영역(115')들, 상기 칩 수용 영역들을 둘러싸는 리드선 부분(113')들 및 기타 중간 영역(117')들을 형성하기 위하여 포토리소그래피로 패터닝된다. 아래에 기술되는 후속 공정 단계에서, 리드선들의 일 단부는 FC의 단자들에 연결되는 한편, 나머지 다른 단부는 다음 레벨의 패키징에 연결된다. 칩 수용 영역 및 둘러싸는 리드선들을 포함하는 영역들은 때때로, 와이어-본딩된 칩들을 갖는 칩 사이트들과 유사하게 칩 사이트로 명명된다. 복수의 칩 사이트들을 포함하는 복수의 리드 프레임들은, 1 이상의 칩 사이트들을 포함하는 리드 프레임들의 형성을 쉽게 자동화하기 위하여 스풀에 스프로켓된 구리 시트의 연속적인 롤 상에 형성될 수 있다. 도 16은 두 칩 사이트들을 예시하며, 이는 2개의 대응하는 리드 프레임들로 형성되는데, 이는 그들로부터 형성되는 2개의 패키지들의 일부분일 것이다.Like the partially patterned lead frame disclosed in the first embodiment, the FCL of the second embodiment is also formed of a metal sheet, preferably a copper film as shown in Fig. 4, wherein both the front and rear surfaces are pre- The plating may be plated or postponed to a later step as mentioned above (since the process steps in the two embodiments are similar, the reference numerals appropriately indicate the same except as specifically indicated in the second embodiment). The same reference numeral 100 was maintained for consistency with the metal film used in the two embodiments). Thereafter, the pre-plated front surface 110 ′ is formed to form chip receiving regions 115 ′, lead portion portions 113 ′ surrounding the chip receiving regions, and other intermediate regions 117 ′. Patterned by lithography. In the subsequent process steps described below, one end of the leads is connected to the terminals of the FC while the other end is connected to the next level of packaging. The regions containing the chip receiving region and the surrounding lead wires are sometimes named chip sites, similar to chip sites with wire-bonded chips. A plurality of lead frames comprising a plurality of chip sites may be formed on a continuous roll of copper sheet sprocketed to a spool to easily automate the formation of lead frames comprising one or more chip sites. Figure 16 illustrates two chip sites, which are formed of two corresponding lead frames, which will be part of two packages formed from them.

그 후, 도 16에 예시된 두 칩 사이트들에 도시된 패턴이 에칭을 통한 부분적인 패터닝에 의해 금속막(100)으로 전사된다. 도 17에 도시된 부분적인 패터닝은 금속 스트립의 1/2, 1/4 또는 실제로는 어떠한 비율의 두께까지도 될 수 있으며, 부분 에칭 정도는 유연성, 견고성 및 열적 두께(또는 열적 도전성)를 포함하는 제조성 파라미터들에 영향을 끼치는 여러 팩터들을 고려하여 결정될 수 있다. 리드 콘택 영역(113')들과 칩 영역(115')들의 가로방향 치수는, 다음 레벨의 패키징에서의 패키지들 사이 또는 주어진 패키지 내의 인터레벨 또는 인트라레벨 연결들에 사용될 수 있는 리드선들 및 칩 사이즈를 포함하는 주어진 칩 사이트들에 바람직한 소형화의 정도를 토대로 결정될 수 있다. 특히, 리드 프레임의 치수 안정성 및 미세한 피처들에 대한 제조성 문제가 여기서는 핑거형 리드선들의 웨빙된 구조체에 의해 보다 덜 중요하다는 점에 유의한다.Thereafter, the pattern shown at the two chip sites illustrated in FIG. 16 is transferred to the metal film 100 by partial patterning through etching. The partial patterning shown in FIG. 17 can be one half, one quarter, or even a fraction of the thickness of the metal strip, with the degree of partial etching being a combination of flexibility, robustness, and thermal thickness (or thermal conductivity). It may be determined taking into account several factors affecting the composition parameters. The transverse dimensions of the lead contact regions 113 ′ and the chip regions 115 ′ are the lead and chip sizes that can be used for interlevel or intralevel connections between packages in a next level of packaging or within a given package. It can be determined based on the degree of miniaturization desired for a given chip sites, including. In particular, it is noted that the dimensional stability of the lead frame and the manufacturability issues for the fine features are less important here by the webbing structure of the finger-shaped leads.

그 후, 플립-칩(FC)(130)은, 칩의 전방면 상의 단자(135')들이 도 18에 도시된 바와 같이 리드선들의 일 단부 상에 있도록 플립오버된다(flipped over). 추후 단계에서, 리드선들의 대향하는 단부는 카드 또는 보드와 같은 다음 레벨의 패키징에 대한 연결을 위한 전기 콘택들이 되도록 형성될 것이다. 하지만, 우선 도 18에 도시된 웨브형 리드 프레임 구조체 상에 조립된 칩들은, 당업계에서 실시되는 바와 같이 칩 결합 노(chip joining furnace)를 통과하도록 보내진다. 솔더 볼들은 리플로우가 BLM에 의해 제한되도록 리플로우되므로, 솔더 필러(solder pillar)들을 형성하게 된다. 본 발명에 따라 형성된 리드 프레임은, 평탄면 상에 단단하게 자리잡고 유지되는 고형의 연속적인 후방면을 가지므로, 리드선들의 웨브형 구조체가 칩-결합 노에서 플러터링 또는 바운싱되지 않고, 이에 따라 우수한 칩 결합이 이루어지게 된다. 그 결과, 개시된 방법은 최종 제품의 신뢰성, 즉 VFQFP-N 타입 패키지들의 신뢰성을 향상시킨다.The flip-chip (FC) 130 is then flipped over so that the terminals 135 'on the front side of the chip are on one end of the leads as shown in FIG. In a later step, opposite ends of the leads will be formed to be electrical contacts for connection to the next level of packaging, such as a card or board. However, chips assembled on the web-like lead frame structure shown in FIG. 18 are first sent through a chip joining furnace as practiced in the art. Solder balls are reflowed so that the reflow is limited by the BLM, thus forming solder pillars. The lead frame formed in accordance with the present invention has a solid, continuous rear surface that is firmly located and held on a flat surface, so that the web-like structure of the leads is not fluttered or bounced in the chip-bonding furnace, thus providing excellent Chip bonding is achieved. As a result, the disclosed method improves the reliability of the final product, that is, the reliability of the VFQFP-N type packages.

칩 결합 후, 원래의 금속막의 전방면 상의 부분적으로 패터닝된 리드선들을 따라 칩들이 도 19에 도시된 바와 같이 몰딩 물질, 예컨대 수지에 의해 밀폐되듯이 캡슐화된다. 함침제(140')는 리드선(113')들의 표면, 솔더 볼(135')들 주위, 칩들의 아래쪽, 후퇴된 칩 수용 영역(115')들의 수직벽들을 따라, 뿐만 아니라 평탄면 상으로 단단하게 유지되는 금속 스트립(100)의 에칭되지 않고 고형이면서 평탄한 후방면을 제외한 후퇴된 영역(117')들의 수직벽들의 표면을 포함하여 모든 노출된 표면들 주위에 형성된다. 결과적인 몰딩된 패키지가 들어올려지면, 깨끗한 후방면이 추가 처리에 이용될 수 있다. 흔히 겪게 되는 패키지의 아랫면에서의 풋프린트에 대한 몰드 플래싱 문제도 본 실시예에서는 소거된다.After chip bonding, the chips are encapsulated as sealed by a molding material, such as a resin, as shown in FIG. 19 along the partially patterned leads on the front face of the original metal film. The impregnant 140 'is hard on the surface of the lead wires 113', around the solder balls 135 ', along the vertical walls of the bottom of the chips, the recessed chip receiving regions 115', as well as onto a flat surface. It is formed around all exposed surfaces, including the surface of the vertical walls of the retracted regions 117 'except for the unetched, solid, flat rear surface of the metal strip 100 that is maintained. Once the resulting molded package is lifted, a clean back side can be used for further processing. The mold flashing problem for the footprint on the underside of the package, which is often encountered, is also eliminated in this embodiment.

이제, 리드선(113')들은, 공정의 시작단계에서 전방면으로부터 부분적으로 에칭된 패턴과 정렬된 패키지의 후방면을 통한 패터닝에 의해 서로 용이하게 격리될 수 있다. 몰딩 물질에 도달할 때까지 백 에칭이 계속된다. 이것은 도 20에 도시되어 있는데, 여기서 리드 프레임들의 웨브형 부분들, 즉 영역(111', 119')들은 칩 영역(115')들을 서로 단절시키고 또한 리드선(113')들을 서로 단절시키기 위하여 제거된다. 금속을 백 패터닝하기 위한 에치 방법(etch recipe)은 전방면으로부터의 부분적인 에칭에 사용된 방법과 동일한 것이 바람직하다. 하지만, 후방면으로부터의 에치 시간은, 전방면으로부터 수행된 부분적인 에칭 정도에 따라 전방면에 사용된 시간과 상이할 수 있다. 따라서, 초기 형성의 부분적인 에치 리드 프레임이 최종 패키지의 자동화, 품질, 신뢰성 및 기능성에 대한 제조 요건들에 적합하도록 주문 제작될 수 있다. The leads 113 ′ can now be easily isolated from each other by patterning through the back side of the package aligned with the partially etched pattern from the front side at the beginning of the process. The back etch continues until the molding material is reached. This is shown in FIG. 20 where the web-shaped portions of lead frames, ie regions 111 ′ and 119 ′, are removed to disconnect the chip regions 115 ′ from each other and also to disconnect the lead wires 113 ′ from each other. . The etch recipe for back patterning the metal is preferably the same as the method used for partial etching from the front face. However, the etch time from the back face may differ from the time used for the front face depending on the degree of partial etching performed from the front face. Thus, the partial etch lead frame of the initial formation can be customized to meet manufacturing requirements for automation, quality, reliability and functionality of the final package.                 

최종 단계로서, 본 발명을 예시하는 목적을 위한 2개의 캡슐화된 칩 사이트들을 구비한 도 20의 패키지는 다음에, 도 21에 도시된 바와 같이, 복수의 VFQFP-N 타입 패키지들인 단일 니어-칩 사이즈 패키지(CSP)들로 싱귤레이트된다. 싱귤레이트된 부분적으로 패터닝된 리드 프레임 패키지의 평면도가 도 22a에 도시되어 있는데, 여기서 리드선(113')들은 서로 격리되어 도시되어 있으며, 칩(130')의 아랫면 상의 솔더 볼(135')들에 연결되어 있다. 도 22b는 카드 또는 보드(150') 상에 제공될 수 있는 외부 콘택(145')에 연결된 리드선들 중 하나와 칩 사이의 패키지의 코너의 확대도를 보여준다. 예비-도금된 표면(120')은 동일한 도면에 도시된 바와 같이 다음 레벨의 콘택에 결합되도록 미리 준비되어 있다. 또한, 리드선(113')들의 아랫면(114')은 주위 환경에 노출되기 때문에 냉각을 강화시키게 된다.As a final step, the package of FIG. 20 with two encapsulated chip sites for purposes of illustrating the present invention is then a single near-chip size which is a plurality of VFQFP-N type packages, as shown in FIG. 21. It is singulated into packages (CSPs). A plan view of a singulated partially patterned lead frame package is shown in FIG. 22A, where the leads 113 'are shown isolated from each other, with solder balls 135' on the underside of the chip 130 '. It is connected. FIG. 22B shows an enlarged view of a corner of a package between a chip and one of the leads connected to an external contact 145 ′ that may be provided on a card or board 150 ′. The pre-plated surface 120 'is preliminarily prepared to engage the next level of contact as shown in the same figure. In addition, the bottom surface 114 'of the lead wires 113' is exposed to the surrounding environment to enhance cooling.

앞서 개시된 동일한 기술들이, 즉 웨빙된 리드 프레임의 후퇴된 영역(115', 117')의 수직벽들 상의 도 13a 내지 도 13f의 불규칙하게 성형된 공동들을 통합시킴으로써, FCL의 표면들로부터 함침제의 딜라미네이션을 막는데 사용될 수 있다. 상기 표면 강화부들의 형성은 전방면으로부터의 부분 에칭에 용이하게 통합될 수 있다. 이것은 몰딩 물질이 전방면으로부터 부분적으로 형성되는 표면들만을 캡슐화하므로 후방면으로부터의 에칭에 필수적인 것은 아니다.The same techniques disclosed above, namely, by incorporating the irregularly shaped cavities of FIGS. 13A-13F on the vertical walls of the retracted regions 115 ′, 117 ′ of the webbing lead frame, result in Can be used to prevent delamination. The formation of the surface enhancements can be easily incorporated into the partial etching from the front face. This is not necessary for etching from the back side since the molding material only encapsulates the surfaces which are partially formed from the front side.

도 23은 원하는 칩 수용 영역들과 둘러싸는 리드선들을 형성하고자 하는 방식으로 전방면으로부터 금속 스트립내로의 리드 프레임(200')의 부분 에칭에서부터 시작하여 동일한 금속 스트립의 백 패터닝(240')으로 끝나는, 본 실시예의 방법을 요약한다. FC 배치(210'), FC 칩 결합(220') 및 캡슐화(230')의 중간 단계들은 모두 기계적으로 그리고 열적으로 안정된 FCL 상에서 달성되는데, 그 이유는 리드선들이 여전히 금속막 내의 부분적으로 에칭된 웨브형 구조체를 통해 연결되기 때문이다. 또한, 패키지의 모든 구성요소들이 함침제로 경화된 후에만 리드선들의 웨브부들이 백 패턴 에칭(240')을 통해 선택적으로 제거된다는 점, 및 리드선들이 적절한 격리를 위하여 서로 분리되도록 만들어져 있다는 점을 유의하는 것도 중요하다. 그 결과, 단일 니어 칩-사이즈 패키지로의 싱귤레이션(250') 시에 어떠한 금속도 절단할 필요가 없게 된다.FIG. 23 illustrates starting with partial etching of lead frame 200 'from the front face into the metal strip and ending with back patterning 240' of the same metal strip in such a manner as to form the desired chip receiving regions and surrounding leads. The method of this example is summarized. The intermediate steps of FC placement 210 ', FC chip bonding 220' and encapsulation 230 'are all achieved on a mechanically and thermally stable FCL, because the leads are still partially etched in the metal film. This is because they are connected through a type structure. Also note that the web portions of the leads are selectively removed through back pattern etching 240 'only after all components of the package have been cured with the impregnant, and that the leads are made to be separated from each other for proper isolation. It is also important. As a result, there is no need to cut any metal during singulation 250 'into a single near chip-size package.

본 발명의 방법은, 주변적 세트의 솔더 범프들을 구비하는 본 명세서에 개시된 방법과 유사하게, 칩이 플립오버된 채로 영역 어레이의 솔더 범프들이 리드 프레임 상으로 동시에 칩 결합될 수 있는 어레이 타입의 부분적으로 패터닝된 리드 프레임과 같은 광범위한 패키지들을 형성하는데 사용될 수 있다. 또한, 부분적으로 패터닝된 리드 프레임들 자체의 어레이가 동시에 형성되고, 그 후 동시에 FC 결합된 다음, 다수의 별도 VFQFP-N 타입 패키지들로의 상기 어레이의 싱귤레이션이 이어질 수도 있다. 또한, 각각의 결과적인 CSP에는, 도 24a 및 도 24b에 도시된 ELGA-타입 패키지 또는 볼 그리드 어레이를 구비한 에칭된 리드 프레임 패키지를 형성하기 위한 다음 레벨의 패키징 상으로의 어레이 타입 결합(array type joining)을 위해 패키지 바로 밑에 솔더 범프, 패드 또는 여타의 전기 연결부들이 제공될 수 있다. 도 24a에는, 칩 패드(135')들이 리드선(145')들 위에 형성되는 단면도가 도시되어 있다. 백-패터닝에 이어서, 리드선(145')들은 다음 레벨의 패키징에 결합되도록 서로 전기적으로 절연된다. 도면부호 145'의 노출된 바닥면들은 침 지-주석 디핑 또는 무전해-니켈 도금을 통해 소정의 땜납가능한 물질들로 플래시 마감될 수 있다. ELGA 패키지의 바닥면(111')이 도 24b에 도시되어 있는데, 전기 연결부(145')용 어레이 패턴이 있다.The method of the present invention is similar to the method disclosed herein having a peripheral set of solder bumps, wherein the solder bumps of the region array can be chip bonded onto the lead frame simultaneously with the chip flipped over. Can be used to form a wide variety of packages, such as patterned lead frames. In addition, an array of partially patterned lead frames themselves may be formed at the same time, followed by FC combining at the same time, followed by singulation of the array into a number of separate VFQFP-N type packages. Also, in each resulting CSP, an array type onto the next level of packaging to form an etched lead frame package with an ELGA-type package or ball grid array shown in FIGS. 24A and 24B. Solder bumps, pads or other electrical connections may be provided directly under the package for joining. In FIG. 24A, a cross-sectional view of chip pads 135 ′ formed over the lead wires 145 ′ is shown. Following back-patterning, the leads 145 'are electrically insulated from each other to couple to the next level of packaging. The exposed bottoms of 145 'may be flash finished with certain solderable materials via dip-tin dipping or electroless-nickel plating. The bottom surface 111 ′ of the ELGA package is shown in FIG. 24B, where there is an array pattern for the electrical connections 145 ′.

ELP, ELPF 또는 ELGA 패키지들 중 어떤 하나를 형성하는 부분 에칭 방법은 여러 제조 단계들 시에 로버스트(robustness)을 제공하기 때문에, 여타 형태의 전자 패키지들도 가능하다. 이러한 형태의 일례는 다음 레벨 패키징에 대한 본 발명의 리드 프레임 패키지들의 와이어 본딩을 포함한다. 안정성 및 강도를 제공하기 위하여 솔리드 베이스(solid base)에 부착되지 않는다면 리드선들 자체의 연약함(fragility) 때문에 초음파 본딩 기술들은 종래의 리드 프레임들에 사용될 수 없다. 이와는 대조적으로, 부분적으로 에칭된 리드 프레임들은 그 웨빙된 구조체에 의해 안정적이다. 부분적으로 패터닝된 리드 프레임의 에칭되지 않고 예비-도금된 바닥면(120')은 솔리드 본딩 영역들 또는 포스트(post)들을 제공하여, 알루미늄 와이어 웨지 본딩용 초음파 에너지를 ELP 또는 ELPF들의 블록이나 스트립들에 효과적으로 제공하게 된다. 그러므로, 본 발명의 또 다른 형태에 따르면, 알루미늄 와이어(121)들은 도 25a에 도시된 바와 같이 부분적으로 에칭된 리드 프레임들의 블록 또는 스트립의 바닥면에 초음파로 부착된다. 상기 와이어 직경 범위는 대략 0.001인치 내지 0.020인치 사이에 있으며, 후자 직경은 와이어 대신 리본(ribbon)을 나타낸다. 그 후, 상기 스트립들은 캡슐화, 백-패터닝 및 싱귤레이트되어, 개별적인 니어-CSP들을 형성하게 된다. 초음파 본딩이 바람직한데, 그 이유는 볼 그리드 어레이 타입 패키지들에 의해 경험한 볼 본딩 온도들에 대한 노출을 피하게 됨으로써 신뢰성이 향상되기 때문이다. 구리 와이어 볼 본딩은 또한 도 25b에 도시된 바와 같이 적용될 수도 있다. 도 25a 및 도 25b에 도시된 CSP들은 ELP 및 ELPF들 중 어느 하나일 수 있다는 것을 이해할 수 있다.Other types of electronic packages are possible because the partial etching method of forming any one of ELP, ELPF or ELGA packages provides robustness at various manufacturing steps. One example of this type includes wire bonding of the lead frame packages of the present invention for next level packaging. Ultrasonic bonding techniques cannot be used in conventional lead frames because of the fragility of the leads themselves unless they are attached to a solid base to provide stability and strength. In contrast, partially etched lead frames are stable by their webbing structures. The unetched, pre-plated bottom surface 120 ′ of the partially patterned lead frame provides solid bonding regions or posts to provide ultrasonic energy for aluminum wire wedge bonding to blocks or strips of ELP or ELPFs. To effectively provide. Therefore, according to another form of the present invention, the aluminum wires 121 are ultrasonically attached to the bottom surface of a block or strip of partially etched lead frames as shown in FIG. 25A. The wire diameter ranges from approximately 0.001 inches to 0.020 inches, with the latter diameter representing a ribbon instead of a wire. The strips are then encapsulated, back-patterned and singulated to form individual near-CSPs. Ultrasonic bonding is preferred because reliability is improved by avoiding exposure to ball bonding temperatures experienced by ball grid array type packages. Copper wire ball bonding may also be applied as shown in FIG. 25B. It can be appreciated that the CSPs shown in FIGS. 25A and 25B can be either one of ELP and ELPFs.

본 발명은 전자 패키지용 제조 공정에 수많은 부가적인 장점들을 촉진시킨다. 예컨대, 백 에칭 후에 그리고 싱귤레이션 전에, 한 블록의 패키지들은 본질적으로 스트립 테스팅의 준비가 되어 있는 한편, 상기 패키지들은 여전히 상기 블록 내에 배치되어 있다. 이것은 개별적인 유닛들로서 패키지들을 취급하는 것에 비교해서 상당한 장점을 제공한다. 패키지들이 한 블록 내에 배치되는 동안의 패키지들의 스트립 테스팅은 테스트의 신뢰성을 향상시킨다.The present invention promotes numerous additional advantages in the manufacturing process for electronic packages. For example, after back etching and before singulation, one block of packages is essentially ready for strip testing, while the packages are still placed within the block. This offers a significant advantage over handling packages as separate units. Strip testing of packages while packages are placed in one block improves the reliability of the test.

본 발명은 또한 제조자가 주어진 패키지의 I/O 능력을 배가시킬 수 있는 스태거링된 리드선들의 듀얼 또는 트리플 행들을 구비한 패키지들을 생산하는 것을 가능하게 한다. 리드 프레임들의 평탄하면서도 연속적인 바닥면은 보편적인 조립 장비(universal assembly equipment)의 사용을 가능하게 하고, 이는 각각의 적용예에 맞는 수정이 필요치 않으며, 자동화에 완전히 유연하다. 예를 들어, 2x2 내지 12x12 패키지 블록들 사이의 처리는 어떠한 기계적인 변화도 요구하지 않는다. 또한, 본 발명은 각각의 풋(foot)에 대한 "스탠드 오프(stand off)"를 갖는 패키지들의 구성을 아주 용이하게 한다(예컨대, 풋의 표면에서 몰딩된 몸체의 바닥 사이의 2 mil로). 스탠드 오프는 칩 패키지들이 보드와 같은 다음 레벨의 패키징에 연결되어야 할 경우에 추가 장점들을 제공한다.The present invention also enables a manufacturer to produce packages with dual or triple rows of staggered leads that can double the I / O capability of a given package. The flat, continuous bottom of the lead frames enables the use of universal assembly equipment, which does not require modification for each application and is completely flexible for automation. For example, processing between 2x2 to 12x12 package blocks does not require any mechanical change. In addition, the present invention greatly facilitates the construction of packages having a “stand off” for each foot (eg, at 2 mils between the bottom of the molded body at the surface of the foot). Standoffs provide additional advantages when chip packages must be connected to the next level of packaging, such as a board.

지금까지 본 발명은 특정 실시예들을 참조하여 특별히 도시되고 설명되었지 만, 당업계의 당업자에게는 본 발명의 기술적 사상 및 범위를 벗어나지 않고도 형태 및 상세의 다양한 변화들이 가능하다는 것은 자명하다.Although the present invention has been particularly shown and described with reference to specific embodiments, it will be apparent to those skilled in the art that various changes in form and details are possible without departing from the spirit and scope of the invention.

Claims (49)

전자 패키지의 제조에 사용하기 위한 부분적으로 패터닝된 리드 프레임에 있어서,In a partially patterned lead frame for use in the manufacture of an electronic package, 최상부면 및 균일한 예비-도금된 바닥면을 구비한 막을 포함하여 이루어지고;A membrane having a top surface and a uniform pre-plated bottom surface; 상기 막은 상기 바닥면까지 완전히 통과하지는 않도록 상기 최상부면으로부터 부분적으로 패터닝된 제1영역을 구비하며;The membrane has a first area partially patterned from the top surface such that it does not pass completely to the bottom surface; 상기 막은 상기 최상부면으로부터 부분적으로 패터닝되지 않은 제2영역을 구비하고, 상기 제2영역은 집적회로(IC) 칩을 지지하기 위한 칩 패드 영역 및 상기 패드 영역으로부터 전기적으로 분리되어 상기 IC 칩에 전기 연결부들을 제공하기 위한 복수의 전기 리드선들을 형성하며; 및The film has a second region that is not partially patterned from the top surface, the second region being electrically separated from the pad region and a chip pad region for supporting an integrated circuit (IC) chip and electrically connected to the IC chip. Forming a plurality of electrical leads for providing the connections; And 상기 제1영역은 상기 최상부면으로부터 패터닝되지 않은 상기 제2영역을 상호연결하는 웨빙된 구조체를 형성하는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And wherein the first region forms a webbing structure that interconnects the second region that is not patterned from the top surface. 제1항에 있어서,The method of claim 1, 상기 막은 구리 또는 그 구리 합금들을 포함하는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And the film comprises copper or copper alloys thereof. 제1항에 있어서,The method of claim 1, 상기 막은 0.05mm 보다 크거나 같은 두께를 가지는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And the film has a thickness greater than or equal to 0.05 mm. 제1항에 있어서,The method of claim 1, 상기 최상부면은 플립 칩 부착을 위한 베어(bare) 구리인 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And wherein the top surface is bare copper for flip chip attachment. 제1항에 있어서,The method of claim 1, 상기 최상부면은 본딩가능한 물질로 예비-도금되는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And the top surface is pre-plated with a bondable material. 제5항에 있어서,The method of claim 5, 상기 본딩가능한 물질은 Ni/Pd/Au-스트라이크 또는 Ag를 포함하는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And wherein said bondable material comprises Ni / Pd / Au-strike or Ag. 제1항에 있어서,The method of claim 1, 상기 바닥면은 조립후 도금(post-assembly plating) 또는 마감 도금 디핑(finish plating dipping)을 위한 베어 구리인 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And the bottom surface is bare copper for post-assembly plating or finish plating dipping. 제1항에 있어서,The method of claim 1, 상기 바닥면은 땜납가능한 물질로 예비-도금되는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And the bottom surface is pre-plated with a solderable material. 제8항에 있어서,The method of claim 8, 상기 땜납가능한 물질은 Sn/Pb, 무연 땜납, 침지-주석, 무전해-니켈 또는 Au-스트라이크를 포함하는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And wherein the solderable material comprises Sn / Pb, lead-free solder, immersion-tin, electroless-nickel or Au-strike. 제1항에 있어서,The method of claim 1, 상기 막은 스탬핑에 의해 부분적으로 패터닝되는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And the film is partially patterned by stamping. 제1항에 있어서,The method of claim 1, 상기 막은 에칭에 의해 부분적으로 패터닝되는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And the film is partially patterned by etching. 제1항에 있어서,The method of claim 1, 상기 제1영역은 함침제의 부착을 개선하기 위해 거친 표면들 또는 로킹 피처들을 갖는 내부 수직벽들을 가지는 것을 특징으로 하는 부분적으로 패터닝된 리드 프레임.And wherein said first region has inner vertical walls with rough surfaces or locking features to improve adhesion of the impregnant. 부분적으로 패터닝된 리드 프레임을 형성하는 방법에 있어서,A method of forming a partially patterned lead frame, 최상부면 및 균일한 예비-도금된 바닥면을 구비한 막을 형성하는 단계;Forming a film having a top surface and a uniform pre-plated bottom surface; 상기 막을 제1영역에서 상기 바닥면까지 완전히 통과하지는 않도록 상기 최상부면으로부터 부분적으로 패터닝하여, 상기 최상부면으로부터 패터닝되지 않은 제2영역을 상호연결하는 웨빙된 구조체를 형성하는 단계를 포함하여 이루어지며,Partially patterning the membrane from the top surface such that the membrane does not completely pass from the first region to the bottom surface, thereby forming a webbing structure interconnecting the unpatterned second region from the top surface, 상기 제2영역은 집적회로(IC) 칩을 지지하기 위한 칩 패드 영역 및 상기 패드 영역으로부터 전기적으로 분리되어 상기 IC 칩에 전기 연결부들을 제공하기 위한 복수의 전기 리드선들을 구비하는 것을 특징으로 하는 방법.And wherein the second region comprises a chip pad region for supporting an integrated circuit (IC) chip and a plurality of electrical leads for electrically dissociating therefrom to provide electrical connections to the IC chip. 제13항에 있어서,The method of claim 13, 상기 막은 구리 및 그 합금을 포함하는 것을 특징으로 하는 방법.And the film comprises copper and alloys thereof. 제13항에 있어서,The method of claim 13, 상기 막은 0.05mm 보다 크거나 같은 두께를 가지는 것을 특징으로 하는 방법.And the membrane has a thickness greater than or equal to 0.05 mm. 제13항에 있어서,The method of claim 13, 상기 부분 패터닝은 상기 막 두께의 25% 내지 90%를 제거하는 것을 특징으로 하는 방법.Said partial patterning removes 25% to 90% of said film thickness. 제13항에 있어서,The method of claim 13, 특히 와이어 본딩을 위하여, 상기 막의 최상부면을 예비-도금하는 단계를 더 포함하는 것을 특징으로 하는 방법.Pre-plating the top surface of the film, in particular for wire bonding. 제13항에 있어서,The method of claim 13, 특히 와이어 본딩을 위하여, 상기 막의 바닥면을 예비-도금하는 단계를 더 포함하는 것을 특징으로 하는 방법.Pre-plating the bottom surface of the membrane, in particular for wire bonding. 제13항에 있어서,The method of claim 13, 상기 막의 최상부면 및 바닥면을 예비-도금하는 단계를 더 포함하는 것을 특징으로 하는 방법.Pre-plating the top and bottom surfaces of the membrane. 제17항 또는 제19항에 있어서,The method of claim 17 or 19, 최상부면을 예비-도금하는 상기 단계는 와이어 본딩가능한 물질을 이용하는 단계를 포함하는 것을 특징으로 하는 방법.Pre-plating the top surface comprises using a wire bondable material. 제20항에 있어서,The method of claim 20, 상기 본딩가능한 물질은 Ni/Pd/Au 또는 Ag를 포함하는 것을 특징으로 하는 방법.Wherein said bondable material comprises Ni / Pd / Au or Ag. 제18항 또는 제19항에 있어서,The method of claim 18 or 19, 상기 바닥면을 예비-도금하는 단계는 땜납가능한 물질을 이용하는 단계를 포함하는 것을 특징으로 하는 방법.Pre-plating the bottom surface comprises using a solderable material. 제22항에 있어서,The method of claim 22, 상기 땜납가능한 물질은 Sn/Pb, 무연 땜납, 침지-주석, 무전해-니켈 또는 Au-스크라이크인 것을 특징으로 하는 방법.The solderable material is Sn / Pb, lead-free solder, immersion-tin, electroless-nickel or Au- strike. 제13항에 있어서,The method of claim 13, 상기 제1영역은, 여타의 물질들과 맞물리는 경우에 인터로킹 표면들을 형성하도록 불규칙한 형상들을 갖는 노출된 수직벽들을 가지는 것을 특징으로 하는 방법.Wherein the first region has exposed vertical walls with irregular shapes to form interlocking surfaces when engaged with other materials. 제13항에 있어서,The method of claim 13, 상기 칩 패드 영역은, 플립-칩의 솔더 범프 결합부를 수용하도록 전기 리드선들의 단부들을 포함하는 것을 특징으로 하는 방법.And wherein the chip pad region comprises ends of electrical leads to accommodate solder bump bonds of a flip-chip. 부분적으로 패터닝된 리드 프레임들을 이용하여 복수의 전자 패키지들을 형성하는 방법에 있어서,A method of forming a plurality of electronic packages using partially patterned lead frames, the method comprising: 최상부면 및 균일한 예비-도금된 바닥면을 구비한 막을 제공하는 단계;Providing a membrane having a top surface and a uniform pre-plated bottom surface; 상기 막을 제1영역에서 상기 바닥면까지 완전히 통과하지는 않도록 상기 최상부면으로부터 부분적으로 패터닝하여, 상기 막 위의 제2영역은 상기 최상부면으로부터 부분적으로 패터닝되지 않은 상태가 되게 하는 단계를 포함하여 이루어지고, 상기 제2영역은 복수의 부분적으로 패터닝된 리드 프레임들을 형성하며, 그 각각은 집적회로(IC) 칩을 지지하기 위한 칩 패드 영역 및 상기 패드 영역으로부터 전기적으로 분리되어 상기 IC 칩에 전기 연결부들을 제공하기 위한 복수의 전기 리드선들을 구비하며,Patterning the membrane partially from the top surface such that the membrane does not completely pass from the first region to the bottom surface, such that the second region above the membrane is partially unpatterned from the top surface and And the second region forms a plurality of partially patterned lead frames, each of which is a chip pad region for supporting an integrated circuit (IC) chip and electrically separated from the pad region to provide electrical connections to the IC chip. A plurality of electrical leads for providing, 상기 제1영역은, 각각의 리드 프레임의 상기 전기 리드선들 및 상기 칩 수용 영역들을 상호연결시키고 상기 복수의 리드 프레임들을 상기 막의 스트리트 부분들에서 서로에 대해 연결시키는 웨빙된 구조체를 형성하며,The first region forms a webbing structure that interconnects the electrical leads and the chip receiving regions of each lead frame and connects the plurality of lead frames to each other at street portions of the film, 대응하는 리드 프레임에 대한 부착을 위한 복수의 전기 단자들을 각각 구비한 복수의 칩들을 제공하는 단계;Providing a plurality of chips, each having a plurality of electrical terminals for attachment to a corresponding lead frame; 대응하는 리드 프레임 상의 상기 칩 수용 영역에 각각의 칩을 부착하는 단계;Attaching each chip to the chip receiving area on a corresponding lead frame; 각각의 칩의 1 이상의 단자와 상기 리드 프레임의 전기 리드선들 중 하나 사이의 전기 연결부를 형성하는 단계;Forming an electrical connection between at least one terminal of each chip and one of the electrical leads of the lead frame; 상기 막의 상기 스트리트 부분들 및 상기 리드 프레임들 위쪽에 함침제 물질을 가하여 상기 리드 프레임들을 캡슐화하는 단계;Encapsulating the lead frames by applying an impregnant material over the street portions of the film and the lead frames; 상기 막의 상기 스트리트 부분들 및 상기 웨빙된 구조체를 제거하도록 상기 제1영역을 상기 막의 상기 바닥면으로부터 백 패터닝하는 단계; 및Back patterning the first region from the bottom surface of the film to remove the street portions of the film and the webbing structure; And 개별적인 칩 스케일 패키지들을 형성하도록 상기 막의 상기 스트리트 부분들 위쪽에 배치된 상기 함침제 물질을 싱귤레이팅하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.Singulating the impregnant material disposed over the street portions of the film to form individual chip scale packages. 제26항에 있어서,The method of claim 26, 각각의 칩은 반도체 칩인 것을 특징으로 하는 방법.Wherein each chip is a semiconductor chip. 제26항에 있어서,The method of claim 26, 칩을 부착하는 상기 단계는, 에칭된 리드 프레임 패키지(ELP)를 형성하도록 에폭시 수지를 이용하여 칩-패드에 상기 칩을 백-본딩함으로써 달성되는 것을 특징으로 하는 방법.Attaching the chip is accomplished by back-bonding the chip to a chip-pad using an epoxy resin to form an etched lead frame package (ELP). 제26항에 있어서,The method of claim 26, 상기 전기 연결부를 형성하는 단계는 와이어-본딩 기술들을 이용하여 달성되는 것을 특징으로 하는 방법.Forming the electrical connection is achieved using wire-bonding techniques. 제26항에 있어서,The method of claim 26, 칩을 부착하는 상기 단계는, 플립-칩을 구비한 ELP(ELPF)를 형성하도록 상기 칩 수용 영역까지 연장되는 전기 리드선들의 단부들에 상기 칩 상의 단자들을 연결시킴으로써 달성되는 것을 특징으로 하는 방법.Attaching the chip is achieved by connecting terminals on the chip to ends of electrical leads extending to the chip receiving region to form an ELP (ELPF) with flip-chip. 제26항에 있어서,The method of claim 26, 전기 연결부를 형성하는 상기 단계는, 상기 칩 수용 영역까지 연장되는 상기 전기 리드선들의 단부들에 상기 칩 상의 단자들을 연결시킴으로써 달성되는 것을 특징으로 하는 방법.Forming the electrical connection is achieved by connecting terminals on the chip to ends of the electrical leads extending to the chip receiving area. 제26항에 있어서,The method of claim 26, 상기 함침제 물질은 수지인 것을 특징으로 하는 방법.And the impregnant material is a resin. 제26항에 있어서,The method of claim 26, 각각의 리드 프레임은 노출된 수직벽들을 갖는 제1영역을 더 포함하고, 상기 함침제 물질은 상기 노출된 수직벽들과 인터로킹하는 것을 특징으로 하는 방법.Each lead frame further comprising a first region having exposed vertical walls, wherein the impregnant material interlocks with the exposed vertical walls. 제26항에 있어서,The method of claim 26, 각각의 패키지의 상기 바닥면에는, 상기 전기 리드선들을 다음 레벨의 부착부에 연결시키기 위한 전기 커넥터들이 형성되는 것을 특징으로 하는 방법.At the bottom of each package, electrical connectors are formed for connecting the electrical leads to the next level of attachment. 제26항에 있어서,The method of claim 26, 상기 복수의 리드 프레임들은 블록/윈도우 패턴으로 매트릭스 내에 놓여 있는 것을 특징으로 하는 방법.And wherein the plurality of lead frames lie in a matrix in a block / window pattern. 제26항에 있어서,The method of claim 26, 상기 패키지들은 칩 스케일 패키지들인 것을 특징으로 하는 방법.Wherein said packages are chip scale packages. 초음파 본딩된 와이어들을 구비한 전자 패키지들을 형성하는 방법에 있어서,A method of forming electronic packages having ultrasonically bonded wires, the method comprising: 부분적으로 에칭된 리드 프레임들의 블록을 형성하는 단계를 포함하여 이루어지고, 스트리트 부분들에 의해 서로 분리되며 웨빙된 부분들을 포함하는 상기 리드 프레임들은 균일한 바닥면을 가지며;Forming a block of partially etched lead frames, the lead frames having a uniform bottom surface separated from each other by street portions and comprising webbing portions; 대응하는 리드 프레임들 상의 칩 패드 영역들에 칩들을 부착하는 단계;Attaching chips to chip pad regions on corresponding lead frames; 각각의 칩의 단자들과 상기 대응하는 리드 프레임의 전기 리드선 부분들간의 전기 연결부들을 형성하는 단계;Forming electrical connections between terminals of each chip and portions of electrical leads of the corresponding lead frame; 상기 리드 프레임들의 상기 바닥면에 와이어들을 초음파로 본딩하는 단계;Ultrasonically bonding wires to the bottom surfaces of the lead frames; 상기 리드 프레임들을 분리시키는 상기 스트리트 부분들 및 상기 리드 프레임들 위쪽에 함침제 물질을 가하여 상기 리드 프레임들을 캡슐화하는 단계;Encapsulating the lead frames by applying impregnant material over the street portions separating the lead frames and the lead frames; 상기 웨빙된 부분들 및 상기 스트리트 부분들을 제거하도록 상기 바닥면을 백 패터닝하는 단계; 및Back patterning the bottom surface to remove the webbing portions and the street portions; And 그 바닥면 상에 와이어들을 구비한 개별적인 칩 스케일 패키지들을 형성하도록 상기 스트리트 부분들 위쪽에 배치된 상기 함침제 물질을 싱귤레이팅하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.Singulating the impregnant material disposed above the street portions to form individual chip scale packages with wires on a bottom surface thereof. 제37항에 있어서,The method of claim 37, 상기 리드 프레임들은 구리 또는 구리 합금 막을 포함하는 것을 특징으로 하는 방법.And the lead frames comprise a copper or copper alloy film. 제37항에 있어서,The method of claim 37, 상기 리드 프레임들은 스탬핑 또는 코이닝에 의해 형성되는 것을 특징으로 하는 방법.The lead frames are formed by stamping or coining. 제38항에 있어서,The method of claim 38, 상기 구리 막은 0.05mm 보다 크거나 같은 두께를 가지는 것을 특징으로 하는 방법.The copper film has a thickness greater than or equal to 0.05 mm. 제37항에 있어서,The method of claim 37, 상기 칩은 반도체 디바이스를 포함하는 것을 특징으로 하는 방법.And the chip comprises a semiconductor device. 제37항에 있어서,The method of claim 37, 칩들을 부착하는 상기 단계는 에폭시 수지를 이용하여 칩 수용 영역들에 칩들을 백-본딩함으로써 달성되는 것을 특징으로 하는 방법.Attaching the chips is accomplished by back-bonding the chips to the chip receiving regions using an epoxy resin. 제37항에 있어서,The method of claim 37, 칩들을 부착하는 상기 단계는 솔더 페이스트를 이용하여 칩 수용 영역들에 칩들을 백-본딩함으로써 달성되는 것을 특징으로 하는 방법.Attaching the chips is accomplished by back-bonding the chips to the chip receiving regions using solder paste. 제37항에 있어서,The method of claim 37, 연결부들을 형성하는 상기 단계는 와이어-본딩 기술들을 이용하여 달성되는 것을 특징으로 하는 방법.Forming said connections is accomplished using wire-bonding techniques. 제37항에 있어서,The method of claim 37, 전기 연결부들을 형성하는 상기 단계는 상기 칩 영역까지 연장되는 전기 리드선들의 단부들에 상기 칩 상의 단자들을 연결시켜 달성되는 것을 특징으로 하는 방법.Forming said electrical connections is accomplished by connecting terminals on said chip to ends of electrical leads extending to said chip region. 제37항에 있어서,The method of claim 37, 상기 초음파 본딩된 와이어들은 알루미늄 와이어들을 포함하는 것을 특징으로 하는 방법.And said ultrasonically bonded wires comprise aluminum wires. 제37항에 있어서,The method of claim 37, 상기 함침제 물질은 수지인 것을 특징으로 하는 방법.And the impregnant material is a resin. 제37항에 있어서,The method of claim 37, 백 패터닝하는 상기 단계는 에칭에 의해 달성되는 것을 특징으로 하는 방법.Said step of back patterning is achieved by etching. 제37항에 있어서,The method of claim 37, 싱귤레이팅하는 상기 단계는 상기 함침제를 슬라이싱함으로써 달성되는 것을 특징으로 하는 방법.Said step of singulating is achieved by slicing said impregnating agent.
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