KR100653985B1 - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 스토리지 노드부에서의 도펀트 증가를 방지하여 누설 전류를 감소시킴으로써, 리플레쉬 특성을 개선하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
이는 활성 영역과 소자 분리영역으로 구분되어 있는 실리콘 기판의 활성 영역에 다수의 이온 주입 공정을 진행하는 단계와, 실리콘 기판 위에 비트라인 콘택부를 정의하는 버퍼 산화막을 형성하는 단계와, 버퍼 산화막이 형성된 기판 표면의 실리콘을 선택적 에피택셜 성장시켜 실리콘 에피택셜막을 형성하는 단계와, 실리콘 에피택셜막을 버퍼 산화막 상부 표면을 드러내는 시점까지 평탄화하는 단계와, 버퍼 산화막을 마스크로 실리콘 에피택셜막에 채널 이온을 주입하는 단계와, 버퍼 산화막을 제거하는 단계와, 버퍼 산화막이 제거된 기판 위에 실리콘 에피택셜막과 소정 부분 중첩하는 게이트 패턴을 형성하는 단계와, 게이트 패턴의 측벽에 게이트 스페이서를 형성하는 단계 및 게이트 스페이서를 마스크로 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부를 형성하는 단계를 포함한다.
문턱 전압, 비대칭 접합, 계단식 프로파일, 확산 방지, 실리콘 에피택셜막
Description
도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
도 2는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법에 의해 제조된 트랜지스터의 전계 분포를 나타낸 시뮬레이션 결과 도면이다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 110 : 소자 분리막
120 : 버퍼막 130 : 실리콘 에피택셜막
140 : 게이트 패턴 150 : 열 산화막
165 : 게이트 스페이서 170 : 소오스/드레인 접합부
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 보다 상세하게는 스토리지 노드부에서의 도펀트 증가를 방지하여 누설 전류를 감소시킴으로써, 리플레쉬 특성을 개선하도록 하는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
디램 소자는 데이터를 저장해두고 필요한 경우에 꺼내서 판독하도록 하는 메모리 소자로서, 전하, 즉 데이터를 저장해 두는 커패시터와 커패시터에 저장된 전하를 꺼낼 수 있도록 스위칭 하는 트랜지스터로 구성되는 셀들의 집합으로 구성된다.
상기 디램 소자의 데이터 저장은 커패시터에 전하가 축적되어 있는 것을 의미하는 것으로, 이상적으로는 커패시터에 저장된 전하는 소멸되지 않는다. 그러나, 최근 소자의 디자인 룰이 감소됨에 따라 소오스와 드레인 간의 채널 길이 또한 점점 감소되어 문턱 전압이 증가하거나 접합 영역의 누설 전류가 증가한다. 그 결과, 커패시터에 저장된 데이터가 손실되고, 손실된 전하를 재충전하는 리플레쉬 특성이 저하된다.
이러한 리플레쉬 특성의 저하를 방지하기 위하여 채널 이온 주입 공정 시, 스토리지 노드 즉, 커패시터와 콘택이 연결될 접합 부분을 부분적으로 차단한 상태에서 채널 문턱 전압 조절용 이온 주입을 추가적으로 실시하기도 하였으나, 이 경우, 또한 문턱 전압 이온 주입 시, 채널 영역의 농도가 급격히 증가하여 리플레쉬 특성을 저하시키는 문제가 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 반도체 소자의 트랜지스터 제조 방법에 따른 문제점을 상세하게 설명하도록 한다.
도1a 및 도1b는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도시하지는 않지만, 실리콘 기판(10) 내에 각종 이온 주입 공정 즉, 웰, 필드 스탑, 펀치 스탑, 및 채널 문턱 전압 조절 이온 주입 공정을 진행한다.
그리고, 도 1a에 도시한 바와 같이, 실리콘 기판(10) 위에 게이트 산화막(20) 및 게이트 폴리실리콘(도시하지 않음)을 증착한 후 선택적인 사진 및 식각 공정을 진행하여 게이트 전극(30)을 형성한다. 그 후, 게이트 전극(30)이 형성된 기판(10)의 전면에 절연물을 증착한 다음, 이를 선택적 식각하여 게이트 전극(30)의 측벽에 절연물로 이루어진 게이트 스페이서(40)를 형성한다.
이어서, 상기 게이트 스페이서(40)를 이온 주입 마스크로 실리콘 기판(10)에 불순물 이온 주입 공정을 진행하여 셀 접합 영역을 형성하기 위한 접합 영역(50)을 형성한다.
이어서, 도 1b에 도시한 바와 같이, 실리콘 기판(10)에 후속 비트라인과 콘택될 접합 예정 영역인 비트라인 콘택부의 기판(10) 표면만 노출되도록 감광막 패턴(60)을 형성한 후, 채널 문턱 이온 주입을 추가로 실시함으로써, 비대칭적인 접합 구조를 형성한다.
도 2는 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법에 의해 제조 된 트랜지스터의 전계 분포를 나타낸 시뮬레이션 결과 도면으로, 여기에 도시한 바와 같이 예상 문턱 전압(Vt)이 ~1.7E13V, 최대 전계가 ~0.58MV/㎝ 정도로, 접합 영역에서의 전계가 높은 것을 볼 수 있다.
앞서 설명한 바와 같이, 종래 기술에 따른 반도체 소자의 트랜지스터 제조 방법에 의하면, 디램의 디자인 룰이 감소함에 따라, 비트라인과 콘택될 접합부인 비트라인 콘택부만 추가 이온 주입 공정을 진행하게 되면, 채널 영역의 불순물 농도가 비정상적으로 증가하게 되고, 채널과 접합간의 가파른 도핑 프로파일이 형성되어 전계를 증가한다. 이와 같이, 전계가 증가하면 리플레쉬 특성 또한 저하된다.
또한, 디램의 디자인 룰이 감소함에 따라, 추가 이온 주입 공정을 위해 비트라인 콘택부만 노출시키도록 형성한 마스크의 제거 공정이 어려워진다. 즉, 마스크를 이루는 감광물질 따위가 전부 식각되지 않고 잔류되는 등의 문제가 있다.
본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 스토리지 노드부와 비트라인 콘택부 간의 이온 확산을 방지함으로써, 스토리지 노드부의 농도 증가를 방지하여 디램 메모리 셀의 리프레쉬 특성을 확보하도록 하는 반도체 소자의 트랜지스터 제조 방법을 제공하기 위한 것이다.
상기한 목적을 달성하기 위해 본 발명은 활성 영역과 소자 분리영역으로 구 분되어 있는 실리콘 기판의 활성 영역에 다수의 이온 주입 공정을 진행하는 단계와, 상기 실리콘 기판 위에 비트라인 콘택부를 정의하는 버퍼 산화막을 형성하는 단계와, 상기 버퍼 산화막이 형성된 상기 기판 표면의 실리콘을 선택적 에피택셜 성장시켜 실리콘 에피택셜막을 형성하는 단계와, 상기 실리콘 에피택셜막을 상기 버퍼 산화막 상부 표면을 드러내는 시점까지 평탄화하는 단계와, 상기 버퍼 산화막을 마스크로 실리콘 에피택셜막에 채널 이온을 주입하는 단계와, 상기 버퍼 산화막을 제거하는 단계와, 상기 버퍼 산화막이 제거된 기판 위에 상기 실리콘 에피택셜막과 소정 부분 중첩하는 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하는 단계 및 상기 게이트 스페이서를 마스크로 상기 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법을 마련한다.
여기서, 상기 다수의 이온 주입 공정으로는 웰, 필드 스탑, 펀치 스탑, 및 채널 이온 주입 공정을 진행하는 것이 바람직하다.
또한, 상기 버퍼 산화막이 제거된 기판 위에 상기 실리콘 에피택셜막과 소정 부분 중첩하는 게이트 패턴을 형성하는 단계는 상기 버퍼 산화막이 제거된 기판의 전면에 게이트 산화막, 게이트 도전막 및 게이트 하드 마스크를 순차 적층하는 단계와, 상기 게이트 하드 마스크 위에 게이트 형성 영역을 정의하는 감광막 패턴을 형성하되, 게이트 형성 영역이 상기 실리콘 에피택셜막과 소정 부분 중첩하도록 하는 단계와, 상기 감광막 패턴을 마스크로 게이트 하드 마스크, 게이트 도전막 및 게이트 산화막을 순차적으로 식각하는 단계를 포함하는 것이 바람직하다.
또한, 상기 게이트 패턴을 형성하는 단계 이후에는 열산화 공정을 진행하는 단계를 더 포함하여 게이트 패턴을 형성하기 위한 식각 공정 시, 기판의 식각 손상을 보상하는 것이 바람직하다.
또한, 상기 버퍼 산화막은 10~2500Å의 두께를 가지게 형성하여, 상기 실리콘 에피택셜막의 두께 또한 10~2500Å의 두께로 조절 가능하게 함으로써, 계단식 프로파일을 가지는 채널의 수직면의 높이를 조절할 수 있다. 계단식 프로파일의 수직면은 이온 확산을 방지하는 확산 방지 역할을 한다.
또한, 상기 실리콘 에피택셜막을 평탄화하는 단계는 화학기계적 연마 공정 또는 에치백 공정 중 어느 하나의 공정을 사용하는 진행하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이제 본 발명의 실시예에 따른 반도체 소자의 트랜지스터의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 3a 내지 도 3h는 본 발명의 실시예에 따른 반도체 소자의 트랜지스터 제 조 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 3a에 도시한 바와 같이, 소자 분리막(110)에 의해 활성 영역과 소자 분리 영역으로 구분된 실리콘 기판(100)의 활성 영역 내에 각종 이온 주입 공정 즉, 웰, 필드 스탑, 펀치 스탑, 및 채널 이온 주입 공정을 진행한다. 이때, 주입하는 이온은 B, P, Ar 및 BF2 등의 이온을 주로 사용한다. 또한, 본 발명은 주입된 이온으로 인해 형성되는 정션 영역의 도핑 프로파일(doping profile)을 조절하기 위해 1E12~1E17의 도즈량을 5KeV~500KeV의 에너지로 주입한다.
그리고, 각종 이온 주입 공정이 진행된 실리콘 기판(100) 위에 버퍼 산화막(120)을 소정 두께로 증착한다. 이때, 상기 버퍼 산화막(120)의 두께는 후술하는 실리콘 에피택셜막의 두께를 조절하는 역할을 한다. 즉, 실리콘 에피택셜막의 두께는 이온 확산 방지 역할을 하는 계단식 프로파일의 수직면의 높이를 결정함으로써, 상기 버퍼 산화막(120)은 10~2500Å의 두께를 가지게 형성하는 것이 바람직하다.
이어서, 상기 버퍼 산화막(120) 위에 비트라인 콘택부를 정의하는 감광막 패턴(125)을 형성한 다음, 이를 식각 마스크로 버퍼 산화막(120)을 식각하여 비트라인 콘택부에 해당하는 영역의 실리콘 기판(100)의 표면을 드러낸다.
그 후, 상기 감광막 패턴(125)을 제거한다.
도 3b에 도시한 바와 같이, 상기 버퍼 산화막(120)에 의해 드러난 실리콘 기판(100)의 표면 실리콘을 선택적 에피택셜 성장시킨 후, 이를 상기 버퍼 산화막(120)의 표면이 드러나는 시점까지 평탄화하여 실리콘 성장막(130)을 형성한 다. 이때, 실리콘 성장막(130)을 평탄화하는 방법으로는 화학기계적 연마 공정 또는 에치백 공정 중 어느 하나의 공정을 사용한다.
도 3c에 도시한 바와 같이, 상기 버퍼 산화막(120)을 이온 주입 마스크로 실리콘 성장막(130)에 추가 채널 이온 주입 공정을 진행하여 비트라인 콘택부의 저항을 감소시킨다. 이때, 추가 채널 이온 주입 공정 시, 본 발명은 별도의 이온 주입 마스크 공정 없이 상기 버퍼 산화막(120)을 이온 주입 마스크로 이용함으로써, 전체적인 공정을 단순화할 수 있다.
이어, 상기 버퍼 산화막(120)을 제거하여 실리콘 기판(100)을 드러낸다.
도 3d에 도시한 바와 같이, 상기 버퍼 산화막(120)이 제거된 기판(100)에 열산화 공정을 진행하여 게이트 산화막(143)을 형성한다.
그리고, 도 3e에 도시한 바와 같이, 상기 게이트 산화막(143) 위에 게이트 도전막(145) 및 게이트 하드 마스크(147)를 순차적으로 적층한 다음, 그 위에 게이트 형성 영역을 정의하는 감광막 패턴(도시하지 않음)을 형성한다. 이때, 상기 게이트 형성 영역은 실리콘 에피택셜막(130)의 일부분 및 실리콘 에피택셜막(130)이 형성되지 않은 기판(100)의 일부분을 중첩하게 정의하고 있다.
이어, 상기 감광막 패턴(도시하지 않음)을 마스크로 상기 게이트 하드 마스크(147), 게이트 도전막(145) 및 게이트 산화막(143)을 순차 식각하여 게이트 패턴(140)을 형성한다. 이때, 상기 게이트 패턴(140)은 하부에 위치하는 실리콘 에피택셜막(130)에 의해 계단식 프로파일을 가지는 채널을 형성한다. 이에 따라, 본 발명은 채널을 이루는 계단식 프로파일의 수직면에 의해 비트라인 콘택부에 주입된 이온이 스토리지 노드부로 확산되는 것을 차단하여, 스토리지 노드부의 농도가 증가하는 것을 방지한다.
그 후, 도 3f에 도시한 바와 같이, 상기 게이트 패턴(140)이 형성된 기판(100)에 열 산화 공정을 진행하여 열산화막(150)을 형성한 다음, 상기 열산화막(150)이 형성된 기판(100) 위에 질화물 또는 산화물 등의 절연막(160)을 증착한다.
그리고, 도 3g에 도시한 바와 같이, 상기 절연막(160) 및 열산화막(150)을 선택적 식각하여 게이트 패턴(140)의 측벽으로부터 열산화막(150) 및 절연막(160)이 순착 적층되어 있는 구조의 게이트 스페이서(165)를 형성한다.
이어, 도 3h에 도시한 바와 같이, 상기 게이트 스페이서(165)를 이온 주입 마스크로 기판(100)에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 영역(170)을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
상기한 바와 같이 본 발명은 게이트의 채널 길이를 실리콘 에피택셜막을 이용하여 계단식 프로파일을 가지게 형성함으로써, 채널의 길이가 길어져 많은 량의 전류를 확보할 수 있다.
또한, 본 발명은 계단식 프로파일을 가지는 채널의 수직면을 확산 방지막으로 이용함으로써, 비트라인 콘택부에 추가 이온 주입 시, 이온이 스토리지 노드부로 확산되는 것을 차단하여 스토리지 노드부의 농도가 증가되는 것을 방지한다.
따라서, 전계 집중 현상 및 누설 전류를 최소화시켜 디램 셀의 리프레쉬 특성을 개선할 수 있다.
Claims (6)
- 활성 영역과 소자 분리영역으로 구분되어 있는 실리콘 기판의 활성 영역에 다수의 이온 주입 공정을 진행하는 단계와,상기 실리콘 기판 위에 비트라인 콘택부를 정의하는 버퍼 산화막을 형성하는 단계와,상기 버퍼 산화막이 형성된 상기 기판 표면의 실리콘을 선택적 에피택셜 성장시켜 실리콘 에피택셜막을 형성하는 단계와,상기 실리콘 에피택셜막을 상기 버퍼 산화막 상부 표면을 드러내는 시점까지 평탄화하는 단계와,상기 버퍼 산화막을 마스크로 실리콘 에피택셜막에 채널 이온을 주입하는 단계와,상기 버퍼 산화막을 제거하는 단계와,상기 버퍼 산화막이 제거된 기판 위에 상기 실리콘 에피택셜막과 소정 부분 중첩하는 게이트 패턴을 형성하는 단계와,상기 게이트 패턴의 측벽에 게이트 스페이서를 형성하는 단계 및상기 게이트 스페이서를 마스크로 상기 기판에 소오스/드레인 형성용 이온을 주입하여 소오스/드레인 접합부를 형성하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 다수의 이온 주입 공정은 웰, 필드 스탑, 펀치 스탑, 및 채널 이온 주입 공정인 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 버퍼 산화막이 제거된 기판 위에 상기 실리콘 에피택셜막과 소정 부분 중첩하는 게이트 패턴을 형성하는 단계는 상기 버퍼 산화막이 제거된 기판의 전면에 게이트 산화막, 게이트 도전막 및 게이트 하드 마스크를 순차 적층하는 단계와, 상기 게이트 하드 마스크 위에 게이트 형성 영역을 정의하는 감광막 패턴을 형성하되, 게이트 형성 영역이 상기 실리콘 에피택셜막과 소정 부분 중첩하도록 하는 단계와, 상기 감광막 패턴을 마스크로 게이트 하드 마스크, 게이트 도전막 및 게이트 산화막을 순차적으로 식각하는 단계를 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 게이트 패턴을 형성하는 단계 이후에 열산화 공정을 진행하는 단계를 더 포함하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 버퍼 산화막은 10~2500Å의 두께를 가지게 형성하는 반도체 소자의 트랜지스터 제조 방법.
- 제1항에 있어서,상기 실리콘 에피택셜막을 평탄화하는 단계는 화학기계적 연마 공정 또는 에치백 공정 중 어느 하나의 공정을 사용하는 반도체 소자의 트랜지스터 제조 방법.
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