KR100652288B1 - Method for fabricating a field oxide in a semiconductor device - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 소자 분리막 제조 방법은, 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계와, 질화막, 패드 산화막 및 기판을 식각하여 반도체 기판 상에 트렌치를 형성하는 단계와, 트렌치를 포함한 질화막 상에 소자 분리 산화막을 충진시키는 단계와, 반도체 기판 상의 넓은 활성 영역과 좁은 활성 영역 사이의 단차를 줄이기 위해 소자 분리 산화막의 일부를 식각하는 단계와, 트렌치에만 소자 분리 산화막이 남도록 평탄화 공정을 실시한 후 패드 산화막 및 질화막을 제거하여 소자 분리막을 형성하는 단계를 포함한다.A method of manufacturing a device isolation film of a semiconductor device according to the present invention includes forming a pad oxide film and a nitride film sequentially on a semiconductor substrate, etching the nitride film, the pad oxide film, and the substrate to form a trench on the semiconductor substrate, and forming a trench. Filling the device isolation oxide film on the nitride film including the silicon oxide, etching a portion of the device isolation oxide film to reduce the step difference between the wide active area and the narrow active area on the semiconductor substrate, and planarizing the device isolation oxide film to leave only the trench. And removing the pad oxide film and the nitride film to form a device isolation film.
이와 같이, 본 발명은 소자 분리 산화막을 트렌치에 매립한 후 두 번의 식각 공정을 실시하여 넓은 활성 영역과 좁은 활성 영역 사이의 소자 분리 산화막의 단차를 줄임으로서, 이후 진행되는 평탄화 공정 시 활성 영역의 손상을 최소화시켜 반도체 소자 수율 및 신뢰성을 향상시킬 수 있다.As such, the present invention reduces the level of the device isolation oxide film between the wide active region and the narrow active region by embedding the device isolation oxide film in the trench and then performing two etching processes, thereby damaging the active region during the subsequent planarization process. By minimizing this, semiconductor device yield and reliability can be improved.
소자 분리막, 단차Device Separator, Step
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법의 공정 단면도들이고,1A to 1C are cross-sectional views illustrating a method of manufacturing a device isolation layer of a semiconductor device according to the prior art;
도 2는 종래의 소자 분리막 제조 방법에서 소자 분리 산화막의 단차를 나타내는 도면이며,2 is a view showing a step of the isolation oxide film in the conventional device isolation film manufacturing method,
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 과정을 도시한 공정 단면도들이다.3A to 3E are cross-sectional views illustrating a process of forming a device isolation layer of a semiconductor device according to the present invention.
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 소자 분리막 제조 방법에 관한 것이다.BACKGROUND OF THE
반도체 소자의 집적도가 높아짐에 따라 격리 방법으로 종전에 사용하는 LOCOS(local oxidation on silicon) 방식은 더 이상 사용할 수 없게 되었다. LOCOS 방식 대신에 채용되기 시작한 것이 STI(shallow trench isolation)이다.As the integration of semiconductor devices increases, the local oxidation on silicon (LOCOS) method conventionally used as an isolation method can no longer be used. It is STI (shallow trench isolation) that has been adopted instead of the LOCOS method.
그러나 STI 방법은 LOCOS 방법에서는 나타나지 않는 문제가 발생하였다. 즉 트렌치의 측면 상단부와 하단부의 가장자리에서 도판트(dopant)에 의한 전기적 또는 물리적 스트레스가 발생하여 반도체 기판과의 접촉 상태가 불안정하여, 트렌치에 절연막을 충진할 때 스크레치(scratch)가 발생하여 반도체 소자에 좋지 않은 영향을 주게된다.However, there is a problem that the STI method does not appear in the LOCOS method. In other words, electrical or physical stress caused by the dopant is generated at the edges of the upper and lower sides of the trench, resulting in unstable contact with the semiconductor substrate, and scratches occur when the insulating film is filled in the trench. It will have a bad effect on it.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 격리막 형성 방법에 관하여 상세하게 설명하면 다음과 같다Hereinafter, a method of forming a separator of a semiconductor device according to the related art will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1c는 종래 기술에 따른 반도체 소자의 소자 분리막 제조 방법의 공정 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a device isolation layer of a semiconductor device according to the prior art.
도 1a에 도시된 바와 같이, 반도체 기판(1)상에 패드 산화막(2)을 형성하고, 패드 산화막(2)상에 활성 영역을 보호하기 위한 질화막(3) 및 TEOS막(4)을 순차적으로 증착한다.As shown in FIG. 1A, a
도 1b에 도시된 바와 같이, TEOS막(4)의 상부에 포토레지스트를 도포한 후 선택적으로 노광 및 현상하여 격리 영역의 반도체 기판(1)이 노출되도록 패드 산화막(2), 질화막(3) 및 TEOS막(4)을 선택적으로 식각함과 더불어 반도체 기판(1)을 식각하여 트렌치(5)를 형성한다. As shown in FIG. 1B, a photoresist is applied on top of the TEOS
그런 다음, 도 1c에 도시된 바와 같이, HDP(High Density Plasma) 발생 장치를 이용하여 소자 분리 산화막(6)을 트렌치(5)를 포함한 TEOS막(4)상에 적층하고, 화학적 기계적 연막 방법을 이용하여 격리 영역을 제외한 부분의 소자 분리 산화막(6)을 제거하는 평탄화 공정을 진행한다. 도면에는 도시되지 않았지만 후속 공정으로 질화물 대비 산화물의 연마 속도가 20배이상인 고선택비를 갖는 슬러리를 사용 한 CMP 방법으로 분리 산화막(6)을 트렌치(5)내에만 남게 평탄화시킨다.Then, as shown in FIG. 1C, an element
소자 분리 산화막(6)은 다음 화학적 기계적 연마 방법을 이용하여 트렌치(4)에 분리 산화막(6)을 잔류 시킨다.The element
그러나, 일반적으로 HDP 발생 장치를 이용하여 트렌치(5)에 매립된 소자 분리 산화막은 막질의 증착되는 특성 상 넓은 활성 영역과 좁은 활성 영역사이에서 적층되는 두께가 달라 도 2에 도시된 바와 같이 활성 영역 사이에 단차가 발생되는데, 이러한 단차로 인해 후속 공정인 CMP 공정에서 공정 진행 시 활성 영역에 스크래치(scratch)가 발생하여 반도체 소자 특성에 좋지 않은 영향을 준다. However, in general, an element isolation oxide film embedded in the
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, CMP 공정 전에 소자 분리 산화막에 두 번의 식각 공정을 실시함으로서, 소자 분리 산화막의 단차를 줄일 수 있는 반도체 소자의 소자 분리막 제조 방법을 제공하고자 한다.SUMMARY OF THE INVENTION An object of the present invention is to solve the problems of the prior art, and to provide a device isolation film manufacturing method of a semiconductor device capable of reducing the step difference of the device isolation oxide film by performing two etching processes on the device isolation oxide film before the CMP process. I would like to.
상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 패드 산화막 및 질화막을 순차적으로 형성하는 단계와, 상기 질화막, 패드 산화막 및 기판을 식각하여 상기 반도체 기판 상에 넓은 활성 영역과 좁은 활성 영역을 각각 정의하기 위한 다수의 트렌치를 형성하는 단계와, 상기 다수의 트렌치가 완전히 매립되도록 상기 기판 전면에 소자 분리 산화막을 증착하는 단계와, 습식 식각으로 상기 좁은 활성 영역에 형성된 소자 분리 산화막의 상부 돌출된 일부를 제거함과 더불어 상기 넓은 활성 영역에 형성된 소자 분리 산화막의 단차가 상기 좁은 활성 영역에 형성된 소자 분리 산화막의 단차에 맞도록 상기 넓은 활성 영역 상에 형성된 소자 분리 산화막의 상부 돌출된 일부를 제거하는 단계와, 상기 결과물에 대해 건식 식각을 이용하여 상기 넓은 활성 영역에 형성된 소자 분리 산화막과 상기 좁은 활성 영역에 형성된 상기 소자 분리 산화막의 경사를 완만하게 하는 단계와, 상기 트렌치에만 소자 분리 산화막이 남도록 평탄화 공정을 실시한 후 상기 패드 산화막 및 질화막을 제거하여 소자 분리막을 형성하는 단계를 포함한다.According to an aspect of the present invention, a pad oxide film and a nitride film are sequentially formed on a semiconductor substrate, and the nitride film, the pad oxide film, and the substrate are etched to form a wide active region on the semiconductor substrate. Forming a plurality of trenches for respectively defining a narrow active region, depositing a device isolation oxide film on the entire surface of the substrate so that the plurality of trenches are completely filled, and forming a device isolation oxide film in the narrow active region by wet etching. The upper protruding portion of the element isolation oxide film formed on the wide active region so that the step of the device isolation oxide film formed in the wide active region is aligned with the step difference of the device isolation oxide film formed in the narrow active region while removing a portion of the upper protrusion protruding from the Removing and using dry etching on the resultant. The slopes of the device isolation oxide film formed in the wide active region and the device isolation oxide film formed in the narrow active region are gentle, and the planarization process is performed such that the device isolation oxide film remains only in the trench, and then the pad oxide film and the nitride film are removed. Forming an isolation layer.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예에 대하여 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3e는 본 발명에 따른 반도체 소자의 소자 분리막 형성 과정을 도시한 공정 단면도들이다.3A to 3E are cross-sectional views illustrating a process of forming a device isolation layer of a semiconductor device according to the present invention.
도 3a에 도시된 바와 같이, 반도체 기판(300)상에 패드 산화막(310)을 형성하고, 패드 산화막(310)상에 활성 영역을 보호하기 위한 질화막(320) 및 TEOS막(330)을 순차적으로 증착한다.As shown in FIG. 3A, the
도 3b에 도시된 바와 같이, TEOS막(330)의 상부에 포토레지스트를 도포한 후 선택적으로 노광 및 현상하여 격리 영역의 반도체 기판(300)이 노출되도록 패드 산화막(310), 질화막(320) 및 TEOS막(330)을 선택적으로 식각함과 더불어 반도체 기판(1)을 식각하여 트렌치(340)를 형성한다. As shown in FIG. 3B, a photoresist is applied on the TEOS
그런 다음, 도 3c에 도시된 바와 같이, HDP(High Density Plasma) 발생 장치를 이용하여 소자 분리 산화막(350)을 트렌치(340)를 포함한 TEOS막(330)상에 증착한다. 이때 소자 분리 산화막(350)의 특성 상 넓은 활성 영역과 좁은 활성 영역에 증착되는 소자 분리 산화막(350)의 두께가 달라진다. 즉 넓은 활성 영역에 증착된 소자 분리 산화막(350)의 높이가 좁은 활성 영역에 증착된 소자 분리 산화막(350)에 비해 낮을 뿐만 아니라 그 경사에 있어서 완만하다.Then, as illustrated in FIG. 3C, an element
이러한 반도체 기판(300) 상의 넓은 활성 영역과 좁은 활성 영역 사이의 단 차를 줄이기 위해 두 번 식각 공정을 실시한다. The etching process is performed twice to reduce the step between the wide active region and the narrow active region on the
먼저, 도 3d에 도시된 바와 같이, BHF를 이용한 습식 식각을 실시하여 소자 분리 산화막(350)의 일부를 식각함으로서, 좁은 활성 영역과 넓은 활성 영역에 증착된 소자 분리 산화막(350)의 단차를 줄인 다음, 도 3e에 도시된 바와 같이, 다시 한번 건식 식각 공정을 실시하여 소자 분리 산화막(350)을 일부 식각하여 좁은 활성 영역에 증착된 소자 분리 산화막(350)의 경사를 완만화 시킬 뿐만 아니라 좁은 활성 영역과 넓은 활성 영역에 증착된 소자 분리 산화막(350)의 단차를 줄일 수 있다.First, as shown in FIG. 3D, by performing wet etching using BHF to etch a part of the device
그런 다음, TEOS막(330)의 상부 표면이 노출될 때까지 소자 분리 산화막(350)을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치(340)의 내부에 소자 분리막을 형성시킨 후 인산 스트립 공정으로 TEOS막(330), 질화막(320) 및 패드 산화막(310)을 제거하여 기판(300)의 활성영역에 해당되는 표면을 노출시킴으로서 기판(300) 상에 소자 분리막을 형성한다.Then, the element
본 발명에 따르면, 소자 분리 산화막을 트렌치에 매립한 후 두 번의 식각 공정을 실시함으로서 넓은 활성 영역과 좁은 활성 영역 사이의 소자 분리 산화막의 단차를 줄일 수 있다.According to the present invention, the step of filling the device isolation oxide layer between the wide active region and the narrow active region can be reduced by embedding the device isolation oxide film in the trench and then performing two etching processes.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.On the other hand, the present invention is not limited to the above-described embodiment, various modifications are possible by those skilled in the art within the spirit and scope of the present invention described in the claims to be described later.
이상 설명한 바와 같이, 본 발명은 소자 분리 산화막을 트렌치에 매립한 후 두 번의 식각 공정을 실시하여 넓은 활성 영역과 좁은 활성 영역 사이의 소자 분리 산화막의 단차를 줄임으로서, 이후 진행되는 평탄화 공정 시 활성 영역의 손상을 최소화시켜 반도체 소자 수율 및 신뢰성을 향상시킬 수 있다. As described above, the present invention reduces the level of the device isolation oxide film between the wide active region and the narrow active region by embedding the device isolation oxide film in the trench and then performing two etching processes, thereby reducing the active region in the subsequent planarization process. By minimizing damage to the semiconductor device yield and reliability can be improved.
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