KR100651343B1

KR100651343B1 - 이동통신 시스템에서 전송 정보의 부호화/복호화 방법 및장치

Info

Publication number: KR100651343B1
Application number: KR20050086381A
Authority: KR
Inventors: 김영범; 최승훈; 박동식; 김재열; 조준영; 이주호; 박성은
Original assignee: 삼성전자주식회사
Priority date: 2004-09-15
Filing date: 2005-09-15
Publication date: 2006-11-29
Also published as: EP1762021A1; KR20060051349A; CN101019348A; US20060077947A1; US7721179B2; JP2008510423A; JP4339382B2; WO2006031070A1

Abstract

본 발명은 패킷 데이터 서비스를 지원하는 이동통신 시스템에서 정보의 송수신을 위한 채널 부호화/복호화 방법 및 장치를 제안한다. 본 발명의 채널 부호화 방법은 오류 정정 부호로써 최소거리 특성이 우수한 부호 및 특정 상위 비트의 오류정정능력을 부가한 부호를 제공하여, 소프트 디시젼 복호기 사용이 가능하도록 하며, IFHT 복호기를 사용하여 적은 계산량으로 복호가 가능하도록 한다. 상기 오류 정정 부호를 이용해 중요한 데이터의 오류를 정정할 경우, 비트 에러율 또는 블록 에러율을 줄이고 신뢰도를 향상시킬 수 있는 효과가 있다.

WCDMA, E-DCH, Node B controlled scheduling, HARQ, Linear Error Correcting Code

Description

이동통신 시스템에서 전송 정보의 부호화/복호화 방법 및 장치{METHOD AND APPARATUS FOR ENCODING/DECODING TRANSMISSION INFORMATION IN MOBILE TELECOMMUNICATION SYSTEM}

도 1은 전형적인 E-DCH를 통한 송수신 절차를 나타낸 메시지 흐름도.

도 2는 본 발명의 바람직한 실시예에 따른 채널 코딩을 적용한 단말의 송신장치를 나타낸 도면.

도 3은 본 발명의 바람직한 실시예에 따른 채널 코딩을 적용한 기지국의 수신장치를 나타낸 도면.

도 4는 본 발명의 바람직한 실시예에 따른 [40,10] 부호화 장치의 구성을 나타낸 도면

도 5는 본 발명의 바람직한 실시예에 따른 [40,9] 부호화 장치의 구성을 나타낸 도면

도 6은 본 발명의 바람직한 실시예에 따른 [40,8] 부호화 장치의 구성을 나타낸 도면

도 7은 본 발명의 바람직한 실시예에 따른 [40,10] 복호화 장치의 구성을 나타낸 도면

도 8a 및 도 8b는 본 발명의 바람직한 실시예에 따른 상관도의 계산에 사용 되는 64개의 왈시부호들을 나타낸 도면

도 9는 본 발명의 바람직한 실시예에 따른 [40,9] 복호화 장치의 구성을 나타낸 도면

도 10은 본 발명의 바람직한 실시예에 따른 [40,8] 복호화 장치의 구성을 나타낸 도면

도 11은 본 발명에 따른 E-DCH 물리 제어 채널(E-DPCCH)의 프레임 구조를 나타낸 도면.

도 12는 본 발명의 바람직한 실시예에 따른 [40,7] 부호화 장치의 구성을 나타낸 도면.

도 13은 본 발명의 바람직한 실시예에 따른 [40,6] 부호화 장치의 구성을 나타낸 도면.

도 14는 본 발명의 바람직한 실시예에 따른 [40,5] 부호화 장치의 구성을 나타낸 도면.

도 15는 본 발명의 바람직한 실시예에 따른 [40,7] 복호화 장치의 구성을 나타낸 도면.

도 16은 본 발명의 바람직한 실시예에 따른 [40,6] 복호화 장치의 구성을 나타낸 도면.

도 17은 본 발명의 바람직한 실시예에 따른 [40,5] 복호화 장치의 구성을 나타낸 도면.

도 18은 본 발명의 바람직한 실시예에 따른 상관도의 계산에 사용되는 32개 의 왈시부호들을 나타낸 표.

도 19는 본 발명의 바람직한 실시예에 따른 [20,7] 부호화 장치의 구성을 나타낸 도면

도 20은 본 발명의 바람직한 실시예에 따른 [20,6] 부호화 장치의 구성을 나타낸 도면

도 21은 본 발명의 다른 실시예에 따른 [20,7] 부호화 장치의 구성을 나타낸 도면

도 22는 본 발명의 다른 실시예에 따른 [20,6] 부호화 장치의 구성을 나타낸 도면

도 23은 본 발명의 바람직한 실시예에 따른 [20,7] 복호화 장치의 구성을 나타낸 도면

도 24는 본 발명의 바람직한 실시예에 따른 상관도의 계산에 사용되는 32개의 왈시부호들을 나타낸 도면

도 25는 본 발명의 바람직한 실시예에 따른 [20,6] 복호화 장치의 구성을 나타낸 도면

도 26은 본 발명의 다른 실시예에 따른 [20,7] 복호화 장치의 구성을 나타낸 도면

도 27은 본 발명의 다른 실시예에 따른 [20,6] 복호화 장치의 구성을 나타낸 도면

본 발명은 셀룰러 부호분할 다중접속(Code Division Multiple Access: CDMA) 통신시스템에 관한 것으로서, 특히 전송 정보의 부호화와 복호화를 위한 방법 및 장치에 대한 것이다.

유럽식 이동통신 시스템인 GSM(Global System for Mobile Communications)과 GPRS(General Packet Radio Services)을 기반으로 하고 광대역(Wideband) 부호분할 다중접속(Code Division Multiple Access: 이하 CDMA라 칭함)을 사용하는 제3 세대 이동통신 시스템인 UMTS(Universal Mobile Telecommunication Service) 시스템은, 이동 전화나 컴퓨터 사용자들이 전 세계 어디에 있든지 간에 패킷 기반의 텍스트, 디지털화된 음성이나 비디오 및 멀티미디어 데이터를 2 Mbps 이상의 고속으로 전송할 수 있는 일관된 서비스를 제공한다.

특히 UMTS 시스템에서는 사용자 단말(User Equipment: UE)로부터 기지국(Base Station: BS 혹은 Node B)으로의 역방향, 즉 상향링크(Uplink: UL) 통신에 있어서 패킷 전송의 성능을 좀더 향상시킬 수 있도록 향상된 상향링크 전용채널(Enhanced Uplink Dedicated Channel: 이하 EUDCH 또는 E-DCH라 칭함)이라는 전송채널을 사용한다. E-DCH는 보다 안정된 고속의 데이터 전송을 지원하기 위하여, 적응적 변조/부호화(Adaptive Modulation and Coding: AMC), 복합 자동 재전송 요구 (Hybrid Automatic Retransmission Request: HARQ), 짧은 TTI(Shorter Transmission Time Interval), 기지국 제어 스케쥴링 등의 기술 등을 지원한다.

AMC는 기지국과 단말기 사이의 채널 상태에 따라 데이터 채널의 변조방식과 코딩방식을 결정해서, 자원의 사용효율을 높여주는 기술이다. 변조방식과 코딩방식의 조합은 MCS(Modulation and Coding Scheme)라고 하며, 지원 가능한 변조 방식과 코딩 방식에 따라서 여러 가지 MCS 레벨의 정의가 가능하다. AMC는 MCS의 레벨을 단말과 기지국 사이의 채널 상태에 따라 적응적으로 결정해서, 자원의 사용효율을 높여준다.

HARQ는 초기에 전송된 데이터 패킷에 오류가 발생했을 경우 상기 오류 패킷을 보상해 주기 위해 패킷을 재전송하는 기법을 의미한다. 복합재전송 기법은, 오류 발생시 최초 전송시와 동일한 포맷의 패킷들을 재전송하는 체이스 컴바이닝 기법(Chase Combining: CC)과, 오류 발생시 최초 전송시와 상이한 포맷의 패킷들을 재전송하는 중복분 증가 기법(Incremental Redundancy: IR)으로 구분할 수 있다.

또한 E-DCH는, 3GPP(3^rdGeneration Partnership Project) Rel5(Release 5)의 최소 TTI 크기인 10ms 보다 작은 TTI 크기를 허용함으로써 재전송 지연시간을 줄여주고 결과적으로 높은 시스템 수율(throughput)을 가능하게 한다.

기지국 제어 스케쥴링은, E-DCH를 이용하여 데이터를 전송하는 경우 상향 데이터의 전송 여부 및 가능한 데이터 레이트의 상한치 등을 기지국에 의해 결정하고, 상기 결정된 정보를 스케쥴링 명령으로서 단말로 전송하면, 단말이 상기 스케 쥴링 명령을 참조하여 가능한 상향링크 E-DCH의 데이터 전송율을 결정하여 전송하는 방식을 의미한다.

상기 기지국 제어 스케쥴링은 시스템 전체의 성능을 높이기 위해 기지국의 측정 잡음증가(Noise Rise 또는 Rise over thermal: RoT) 값이 목표 값을 넘지 않도록 하면서 기지국에서 멀리 있는 단말들에게는 낮은 데이터 전송률을 할당하고, 가까이 있는 단말들에게는 높은 데이터 전송률을 할당하는 방식으로 수행된다. RoT는 기지국이 상향 링크에서 사용하는 무선자원을 나타내며, 하기 <수학식 1>과 같이 정의된다.

상기에서 I₀은 기지국의 전체 수신 대역에 대한 전력 스펙트럼 밀도(power spectral density)로서 기지국이 수신하는 전체 상향링크 신호의 양을 나타낸다. N₀은 기지국의 열잡음 전력 스펙트럼 밀도이다. 따라서, 허용되는 최대 RoT는 기지국이 상향 링크에서 사용할 수 있는 전체 무선자원이 된다.

도 1은 전형적인 E-DCH를 통한 송수신 절차를 나타낸 흐름도이다.

상기 도 1을 참조하면, 과정(102)에서 기지국과 단말은 E-DCH를 설정한다. 상기 설정 과정(102)은 전용 전송 채널(dedicated transport channel)을 통한 메시지들의 전달 과정을 포함한다. E-DCH의 설정이 이루어지면, 과정(104)과 같이 단말은 기지국에게 스케쥴링 정보를 알려준다. 상기 스케쥴링 정보로는 역방향 채널 정 보를 나타내는 단말 송신 전력 정보, 단말이 송신할 수 있는 여분의 전력 정보, 단말의 버퍼에 쌓여 있는 송신되어야 할 데이터들의 양 등이 될 수 있다.

통신 중인 복수의 단말들로부터 스케쥴링 정보를 수신한 기지국은 과정(106)에서 각 단말들의 데이터 전송을 스케쥴링하기 위하여 상기 복수의 단말들의 스케쥴링 정보를 모니터링한다. 기지국은 상기 단말에게 역방향 패킷 전송을 허용할 것으로 결정하고, 과정(108)에서 단말에게 스케쥴링 할당 명령을 전송한다. 상기 스케쥴링 할당 명령은 상기 단말한테 최대 허용 가능한 데이터 레이트의 증가/유지/감소를 지시하거나 또는 최대 허용 가능한 데이터 레이트와 전송이 허용된 타이밍 등을 지시하는 스케쥴링 할당 정보를 포함한다.

단말은 과정(110)에서 상기 스케쥴링 할당 명령에 따라 역방향으로 전송할 E-DCH의 전송 형식(Transport format: TF)을 결정하고, 과정(112)과 과정(114)에서 E-DCH를 통해 역방향(UL) 패킷 데이터를 전송하는 동시에 상기 TF 관련 정보를 기지국으로 전송한다. 여기서 상기 TF 관련 정보는 E-DCH의 패킷 데이터를 복조하는데 필요한 자원 정보를 나타내는 전송형식 자원 지시자(Enhanced Transport Format Indicator: 이하 E-TFI라 칭함)를 포함한다. 상기 과정(114)에서 단말은 기지국으로부터 할당받은 최대 허용 가능한 데이터 레이트와 채널 상태를 고려하여 MCS 레벨을 선택하고, 상기 MCS 레벨을 사용하여 상기 역방향 패킷 데이터를 전송한다.

과정(116)에서 기지국은 상기 TF 정보와 상기 패킷 데이터에 오류가 있는지 판단한다. 과정(118)에서 기지국은, 상기 판단 결과 어느 하나에라도 오류가 나타난 경우 NACK(Negative Acknowledge, 부정적 인지 정보)를, 모두 오류가 없을 경우 는 ACK(Acknowledge, 인지 정보)를 ACK/NACK 채널을 통해 단말에게 전송한다. ACK 정보가 전송되는 경우 패킷 데이터의 전송이 완료되어 단말은 새로운 사용자 데이터를 E-DCH를 통해 보내지만, NACK 정보가 전송되는 경우 단말은 같은 내용의 패킷 데이터를 E-DCH를 통해 재전송한다.

상기와 같은 환경에서 기지국이 스케쥴링을 효율적으로 하기 위해서 기지국은 단말의 버퍼상태와 파워 상태, 그리고 RoT를 고려하여 멀리 있는 단말이거나 채널 상황이 좋지 않은 단말 또는 서비스하려는 데이터의 우선순위가 낮은 단말에게는 낮은 데이터 레이트를 할당하고, 가까이 있는 단말이거나 채널 상황이 좋은 단말 또는 서비스하려는 데이터의 우선순위가 높은 단말에게는 높은 데이터 레이트를 할당하여 시스템 전체의 성능을 높인다.

상기와 같이 동작하는 E-DCH를 지원하기 위해서, 상기 과정(104)와 같이 단말은 기지국에게 스케쥴링 정보를 알려줘야 한다. 상기 스케쥴링 정보로는 상술한 바와 같이 상향링크 채널 상태를 나타내는 단말 송신 전력 정보, 단말이 송신할 수 있는 여분의 전력 정보, 단말의 버퍼에 쌓여 있는 송신되어야 할 데이터들의 양 등이 될 수 있다. 따라서 상기 스케쥴링 정보 및 상기 TF 관련 정보와 같이 정해진 크기를 가지는 정보를 송수신하기 위한 보다 효율적인 채널 코딩 방법을 필요로 하게 되었다.

상기한 바와 같이 동작되는 종래 기술에 대하여 본 발명은, 전송하는 정보의 오류 정정 능력을 높이고 이에 따라 비트 에러율 또는 블록 에러율을 줄이고 신뢰도를 향상시키도록 하는 방법 및 장치를 제공한다.

본 발명은, 오류 정정 부호로써 최소거리 특성이 우수한 부호를 생성하고, 소프트 디시젼(soft decision) 복호가 가능하도록 하며, IFHT(Inverse Fast Hadamard Transform) 복호기를 사용하여 적은 계산량으로 복호가 가능하도록 하는 방법 및 장치를 제공하는 것이다.

본 발명은, 전송 정보에 대해서 특정 위치의 비트들에 대한 오류 정정 능력을 높여서 부호화가 가능할 수 있도록 하는 방법 및 장치를 제공한다.

이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 명세서에서는 구체적으로 제3 세대 이동통신 시스템인 UMTS(Universal Mobile Telecommunication Service) 통신 시스템의 향상된 상향링크 전용 전송채널 (E-DCH)의 상향링크 제어정보에 대해 바람직한 실시예들을 제시한다. 구체적으로, 본 발명이 제안하고자 하는 채널 코딩 방법은 E-DCH를 지원하기 위해서 필요한 상향링크 제어정보와 상향링크 스케쥴링 정보에 적용할 수 있다. 상기 제어정보는 E-TFI 정보 및 HARQ 관련 정보를 포함하고, 상기 스케쥴링 정보는 단말의 송신 전력 정보, 단말이 송신할 수 있는 여분의 전력 정보, 단말의 버퍼에 쌓여 있는 송신되어야 할 데이터의 양 등이 될 수 있다.

E-TFI 정보는 전송하고자 하는 E-DCH 패킷 데이터의 크기를 나타내기 위해 약 5비트를 필요로 하고, HARQ 관련 정보는 E-DCH 패킷 데이터에 적용되는 펑쳐링 또는 리피티션 패턴을 나타내는 RV(Redundancy Version) 및 HARQ 소프트 버퍼를 제어하기 위한 정보를 나타내기 위해 약 3비트를 필요로 한다. 이 밖에도 E-DCH의 전송 파워 증가/감소 등에 대한 파워 오프셋 값을 나타내는 약 2비트의 정보가 추가 될 수 있다. 따라서 상기 E-DCH 상향링크 제어정보로서 약 10 비트 이내의 정보가 필요하다.

상기 스케쥴링 정보 중에서 단말 버퍼의 데이터양은 시그널링 오버헤드를 고려할 때 상위계층 시그널링을 통해 알려줄 수 있고, 단말이 송신 가능한 여분의 전력 정보는 기지국이 단말의 송신 전력 정보와 단말의 파워 클래스를 고려해서 계산할 수 있으므로, 실질적으로 물리채널로 전송되는 스케쥴링 정보는 단말의 송신 전력 정보가 될 수 있다. 상기 송신 전력 정보의 크기는 단말이 전송 가능한 송신 전력의 범위를 고려할 때 약 7비트를 필요로 한다.

하기에 상기 제어정보 및 스케줄링 정보를 물리 채널을 통해 전송하는 경우 에 적용 가능한 채널 코딩 방법을 설명한다.

통상적으로 선형 오류 정정 부호(Linear Error Correcting Code)의 성능을 나타내는 척도(measure)로는 오류 정정 부호에 의한 부호어(codeword)들 간의 해밍거리(Hamming distance) 분포가 있다. 상기 해밍 거리는 특정한 두 부호어들 간에 서로 다른 심볼들의 개수를 의미한다. 예컨대, '0111'과 '1101'의 두 부호어를 가정할 때, 상기 두 부호어 간에 첫 번째 심볼과 세 번째 심볼이 서로 다르다. 따라서 상기 두 부호어간의 해밍 거리는 '2'가 된다. 선형 오류 정정 부호에서 모든 부호어들 간의 해밍거리들 중 가장 작은 값을 최소거리(d_min; minimum distance)라 한다. 선형 오류정정 부호에 있어서 최소 거리가 클수록 오류 정정 성능이 우수함은, 참조문헌 "The Theory of Error-Correcting Codes" - F. J. MacWilliams, N. J. A. Sloane, North-Holland 등에서 이미 알려진 바와 같다.

오류 정정 부호로써 사용될 수 있는 이차 리드뮬러(2nd order Reed Muller) 부호는 임의의 시퀀스(sequence)와 m-시퀀스 간의 원소들의 합으로 이루어지는 시퀀스의 집합인 시퀀스군(sequence set)으로부터 유추된다. 상기 합에 의해 얻어지는 시퀀스들을 원소들로 하는 시퀀스군을 선형 오류 정정 부호로 사용하기 위해서는 상기 시퀀스군의 최소 거리가 큰 것이 유리하다. 이러한 시퀀스군으로는 카자미 시퀀스(Kasami sequence)군, 골드 시퀀스(Gold sequence)군 및 커독 시퀀스(Kerdock sequence)군 등이 있다. 상기의 시퀀스들은 전체길이 L=2^2m일 때 최소거리 d_min=(1/2)*(2^2m-2^m)이고, L=2^2m+1일 때 최소거리 d_min=1/2*(2^2m+1-2^2m) 이다. 예를 들어, 각 시퀀스의 전체길이가 32일 때 최소거리(d_min)는 12이다.

일차 리드뮬러(1st order Reed-Muller) 부호의 최소 거리(d_min)는 [2^k,k]의 부호화율에서 2^k-1이다. 한편, 상기 일차 리드뮬러(1st order Reed-Muller) 부호를 상호직교(bi-orthogonal) 부호까지 확장시킬 경우 부호화율은 [2^k,k+1]으로 변화하여도 최소 거리(d_min)는 2^k-1로 변함이 없다. 하지만, 상기 일차 리드뮬러 부호를 이차 리드뮬러 부호로 확장시키는 경우에는 기저부호(basis code)들의 수가 늘어나 부호화율을 [2^k,k+1+_kC₂]로 변경할 수 있으나 최소 거리(d_min)는 반으로 줄어들어 2^k-2가 된다.

바람직하기로 기저부호들의 수를 증가시키면서 우수한 최소거리를 가지는 오류 정정 부호를 생성하여야 한다. 따라서 본 발명의 실시예들은, 기존의 이차 리드뮬러 부호보다 우수한 최소 거리 특성을 가지면서 일차 리드뮬러 부호에 비해 기저부호들의 수를 늘릴 수 있는 오류 정정 부호들을 제공한다. 이러한 오류 정정 부호는 부호화 율에 있어서도 유리한 특성을 가진다. 또한 본 발명의 실시예들은 전송 정보의 특성을 반영하여 특정 위치의 비트(들)에 더 큰 오류 정정 능력을 부여한다. 이하 모든 비트들에 대해 동일한 오류정정 능력을 부여하는 오류 정정 부호들 과, 상위 비트에 더 큰 오류정정 능력을 부여하는 오류 정정 부호들을 각각 다른 실시예로서 설명하기로 한다.

<송신기와 수신기>

본 발명의 바람직한 실시예에 따른 채널 코딩 방법을 적용한 단말의 송신장치를 도 2를 참조하여 설명하고자 한다. 설명의 편의를 위해 E-DCH에 관련되지 않은 채널 구조는 생략한다.

단말은 기지국으로부터 스케쥴링 할당 정보를 수신하여 이를 E-DCH 전송율을 결정하는데 이용한다. 상기 스케쥴링 할당 정보는 단말한테 최대 허용 가능한 데이터 레이트의 증가(UP)/유지(KEEP)/감소(DOWN)를 지시하거나 또는 최대 허용 가능한 데이터 레이트에 대한 절대값과 전송이 허용된 타이밍 등을 나타낸다.

도 2를 참조하면, E-DCH 전송률 결정기(204)는 기지국으로부터의 스케쥴링 할당 정보와 E-DCH 데이터 버퍼(202)에 저장된 E-DCH 데이터 양 등을 참조하여 E-DCH 전송율을 결정한다. E-DCH 전송율이 결정되면 E-DCH 전송 제어기(206)는 E-DCH 전송 포맷을 결정하여 E-DCH 패킷 전송기(208)에 인가한다. 이 때 E-DCH 전송 제어기(206)는 기지국으로부터 받은 ACK/NACK 신호를 참조하여, ACK이면 현재 E-DCH 데이터를 전송하도록 결정하고, NACK이면 이전에 보냈던 E-DCH 데이터를 재전송하도록 결정한다.

E-DCH 패킷 전송기(208)는 상기 E-DCH 전송 포맷에 따라 E-DCH 데이터 버퍼(202)로부터 지정된 양의 데이터를 가져온다. E-DCH 데이터 채널 부호화기(210)는 상기 가져온 데이터를 채널 부호화하고, HARQ 및 레이트 매칭기(212)에 인가한다. HARQ 및 레이트 매칭기(212)는 상기 채널 부호화된 E-DCH 데이터에 대해 레이트 매칭 동작을 수행한다. 이때 ACK/NACK 신호를 참조하여 초기전송 또는 재전송 여부에 따라 사전 정의된 펑쳐링/리피티션 패턴에 맞춰 레이트 매칭 동작을 수행한다. HARQ 및 레이트 매칭 동작에 의해 생성된 비트들은 인터리빙/물리채널 매핑기(214)에 의해, 인터리빙을 거쳐 E-DCH를 위한 물리 데이터 채널인 E-DPDCH(Enhanced dedicated physical data channel) 프레임으로 매핑되고, 확산기(216)에서 E-DPDCH를 위해 할당된 채널 부호(channelization code) (C_{e_dpdch})로 확산된다.

상기 E-DCH 전송 제어기(206)는 상기 E-DCH 전송율 결정기(204)가 정한 E-DCH 전송율에 해당하는 E-TFI 정보를 생성하고, 기지국으로부터 받은 ACK/NACK 신호를 참조하여 전송하고자 하는 E-DCH 패킷 데이터의 HARQ 관련 정보와, E-DCH의 파워 오프셋 값을 나타내는 정보 등을 생성한다. 또한 상기 E-DCH 전송 제어기(206)는 스케쥴링을 위한 E-DCH 제어정보인 단말의 송신전력 정보를 포함하는 스케쥴링 정보를 생성한다.

상기 E-DCH 전송 제어기(206)가 생성한 E-TFI 정보, HARQ 관련 정보 및 E-DCH 파워 오프셋 정보는 제1 채널 부호화기(218)를 통해 본 발명이 제안하는 실시예들의 방식으로 부호화 된 후, 물리채널 매핑부(220)에서 E-DCH를 위한 물리 제어채널인 E-DPCCH(Enhanced dedicated physical control channel) 프레임에 매핑된다. 또한 상기 E-DCH 전송 제어기(206)가 생성한 스케쥴링 정보는 제2 채널 부호화 기(219)를 통해 본 발명이 제안하는 실시예들의 방식으로 부호화 된 후, 마찬가지로 물리채널 매핑부(220)에서 E-DCH를 위한 물리 제어채널인 E-DPCCH 데이터로 매핑된다.

이때 상기 제1 및 제2 채널 부호화기들(218, 219)의 출력은 E-DPCCH 서브프레임 또는 프레임 구조에 따라 제1 및 제2 반복기들(228, 229)에 의해 각각 수회만큼 반복될 수 있으며, 상기 물리채널 매핑부(220)는 E-DPCCH 프레임 구조에 따라 상기 제1 및 제2 반복기들(228, 229)의 출력들을 E-DPCCH 데이터에 매핑한다. 상기 제1 및 제2 채널 부호화기들(218,219)의 본 발명의 실시예들에 따른 상세한 구조는 후술될 것이다. 여기에서는 2개의 채널 부호화기들(218, 219)과 2개의 반복기들(228,229)을 도시하였으나, E-TFI 정보, HARQ 관련 정보 및 E-DCH 파워 오프셋 정보와 스케쥴링 정보는 동일한 하나의 채널 부호화기에 의해 부호화될 수 있다. 이 경우, 단지 하나의 채널 부호화기 및 반복기가 사용된다.

상기 E-DPCCH 데이터는 확산기(222)에서 E-DPCCH를 위해 할당된 채널 부호(C_{e_dpcch})로 확산된다. 상기의 확산된 E-DPDCH 프레임과 확산된 E-DPCCH 데이터는 다중화기(224)에서 다중화되고 스크램블러(226)에서 스크램블링 된 후 전송된다.

다음으로, 도 3을 참조하여, 본 발명의 바람직한 실시예에 따른 채널 코딩 방법을 적용한 기지국의 수신장치를 설명한다. 여기에서는 도 2의 송신장치에 대응하는 구조를 도시하였다.

도 3을 참조하면, 기지국의 수신 신호는 디스크램블러(300)와 채널보상기 (302)에 이해 디스크램블링 및 채널보상을 거친 후, 복조기(304)를 통해 I/Q-브랜치 신호로 구분된다. E-DPCCH 및 E-DPDCH 데이터는 역확산기(306, 320)에서 상기 I/Q-브랜치 신호에 대해, 복호하고자 하는 물리채널의 채널 부호(C_{e_dpcch}, C_{e_dpdch})로 역확산을 수행함으로써 얻을 수 있다.

먼저 E-DCH 패킷 데이터를 복호하기 위해서, 상기 역확산기(320)로부터 역확산 된 E-DPDCH 데이터를 물리채널 역매핑 및 디인터리빙부(322)에서 물리채널 역매핑 및 디인터리빙을 수행한 후, HARQ 기능(functionality)을 포함하는 역 레이트 매칭부(324)에서 역 레이트 매칭을 수행한다. 이때, 상기 역 레이트 매칭 동작 수행 시, 제1 채널 복호기(316)로부터 얻은 E-TFI 및 HARQ 관련 정보를 참조한다. 상기 역 레이트 매칭된 데이터는 E-DCH 데이터 채널 복호기(326)에 의해 복호되어 최종적으로 E-DCH 패킷 데이터를 얻는다.

한편, 상기 역확산기(306)는 E-DPCCH 데이터를 역확산하고, 물리채널 역매핑부(308)를 통해 수신하고자 하는 단말의 E-TFI 및 HARQ 관련 정보와 스케쥴링 정보를 나타내는 단말의 송신전력 정보를 분리해서 추출해 낸다. 상기 추출된 단말의 E-TFI 및 HARQ 관련 정보는 제1 누적기(312)에 의해 송신장치의 제1 반복기(228)에서 반복된 횟수만큼 누적된 후, 상기 제1 채널 복호기(316)를 통해 본 발명이 제안하는 실시예들 중 송신장치의 제1 채널 부호화기(218)에 의해 사용된 채널 인코딩 방법에 대응하는 채널 디코딩 방법으로 디코딩한다. 상기 제1 채널 복호기(316)를 통해 얻은 E-TFI 정보 및 HARQ 관련 정보는 역레이트 매칭부(324)로 인가되어 E- DCH 패킷 데이터를 역 레이트 매칭하고 복호하는데 활용되고, 또한 기지국 스케쥴러(318)로 인가되어 스케쥴링 동작을 수행하는데 이용된다.

상기 물리채널 역 매핑기(308)로부터 추출된 스케쥴링 정보는, 제2 누적기(310)에 의해 송신장치의 제2 반복기(229)에서 반복된 횟수만큼 누적된 후 제2 채널 복호기(314)를 통해 본 발명이 제안하는 실시예들 중 송신장치의 제2 채널 부호화기(219)에 의해 사용된 채널 인코딩 방법에 해당하는 채널 디코딩 방법으로 디코딩한다. 상기 제2 채널 복호기(314)를 통해 얻은 스케쥴링 정보는 기지국 스케쥴러(318)로 인가된다.

상기 기지국 스케쥴러(618)는 상기 제1 채널 복호기(316)와 상기 제2 채널 복호기(314)로부터 인가 받은 정보들과 단말의 버퍼 상태 및 RoT 등을 함께 고려하여 단말에 대한 스케쥴링 할당 정보를 생성한다.

송신장치에서와 마찬가지로 여기에서는 2개의 채널 복호기들(314,316)과 2개의 누적기들(310, 312)을 도시하였으나, E-TFI 정보, HARQ 관련 정보 및 E-DCH 파워 오프셋 정보와 스케쥴링 정보는 송신기 구조와 대응하여 동일한 하나의 채널 복호기에 의해 복호될 수 있다. 이 경우, 단지 하나의 채널 복호기 및 누적기가 사용된다.

이하 10비트 이하의 크기를 가지는 E-DCH 상향링크 제어정보를 부호화하기 위한 부호로써 [40,10] 부호, [40,9] 부호, [40,8] 부호를 각각 설명하기로 한다. 10비트보다 작거나 같은 크기를 가지는 제어정보를 위한 [40,N] 부호(여기서 N은 10보다 작거나 같은 양의 정수이다.)는 [32,N] 이차 리드뷸러 부호와 [8,N-6] 일차 리드뮬러 부호를 연접하여 얻을 수 있다. 10비트보다 작은 크기를 가지는 제어정보를 위한 [40,N] 부호(여기서 N은 10보다 작은 양의 정수이다.)는, [40,10] 부호의 기저들(basis sequences)에서, 각각 최하 순위의 기저들을 순차적으로 하나씩 제하면서 연접하여 얻을 수 있다.

<[40,10] 부호>

최소거리가 16인 최적의 [40,10] 부호를 설계하는 방법은 다음과 같다.

하기 <표 1>은 [32,10,12] 부호의 기저들로서, 길이 32인 10개의 기저들을 나타낸 것이다. 상기 12는 기저들의 최소거리를 의미하며, 상기 부호는 [32,10] 부호라고도 칭한다. 상기 <표 1>의 기저들 중 7~10번째 기저는 기출원특허 P1999-27932호(US Patent No. 6,882,636)에 개시된 마스크 시퀀스들로부터 유도된 마스크 기저들이다. 또한 첫번째 내지 다섯번째 기저는 왈시부호들로부터 유도된 왈시 기저들이다. 여섯 번째 기저는 올-원 시퀀스이다.

상기 [32,10,12] 부호에 [8,4] 일차 리드뮬러 부호를 연접(concatenation)시키는 방법으로 최소거리를 16으로 높일 수 있다. 하기 <표 2>는 [8,4] 일차 리드뮬러 부호의 기저들을 나타낸 것이다. 하기 <표 3>은 상기와 같은 방법으로 설계할 수 있는 [40,10] 부호이며, 16의 최소거리를 갖는 최적 부호(optimum code)이다.

<[40,9] 부호>

최소거리가 16인 최적의 [40,9] 부호를 설계하는 방법은 다음과 같다.

<표 1>의 [32,10] 부호에서 10번째 기저인 00011100001101110010111101010001을 제거하여 [32,9] 부호를 만들고, <표 2>의 [8,4] 일차 리드뮬러 부호에서 4번째 기저인 11111111을 제거함으로써 [8,3] 일차 리드뮬러 부호를 만든 후에, 상기 [32,9] 부호와 상기 [8,3] 부호를 연접시키는 방법으로 [40,9] 부호를 만들 수 있다. 하기 <표 4>와 <표 5>는 각각 상기와 같은 방법으로 만든 [32,9] 부호와 [8,3] 부호의 기저들을 표현한 것이다. 마찬가지로 하기 <표 6>은 상기와 같은 방법으로 설계할 수 있는 [40,9] 부호이며, 16의 최소거리를 갖는 최적 부호(optimum code)이다.

<[40,8] 부호>

최소거리가 16인 최적의 [40,8] 부호를 설계하는 방법은 다음과 같다.

<표 1>의 [32,10] 부호에서 9번째 기저인 00001010111110010001101100101011와 10번째 기저인 00011100001101110010111101010001을 제거하여 [32,8] 부호를 만들고, <표 2>의 [8,4] 일차 리드뮬러 부호에서 3번째 기저인 00001111과 4번째 기저인 11111111을 제거함으로써 [8,2] 일차 리드뮬러 부호를 만든 후에, 상기 [32,8] 부호와 상기 [8,2] 부호를 연접시키는 방법으로 [40,8] 부호를 만들 수 있다. 하기 <표 7>과 <표 8>은 각각 상기와 같은 방법으로 만든 [32,8] 부호와 [8,2] 부호의 기저들을 표현한 것이다. 마찬가지로 하기 <표 9>는 상기와 같은 방법으로 설계할 수 있는 [40,8] 부호이며, 16의 최소거리를 갖는 최적 부호(optimum code)이다.

상기 [40,10], [40,9], [40,8] 오류정정부호들을 사용하는 경우, 수신장치에서는 IFHT를 이용하는 상관기(correlator)를 사용함으로써 복호시 계산량을 줄일 수 있다.

<[40,10] 부호화>

도 4는 본 발명의 바람직한 실시예에 따른 [40,10] 부호화 장치의 구성을 도시하고 있다. 상기 도 4의 부호화 장치는 도 2의 채널 부호화기(218)의 일 예로 상기 E-DCH 상향링크 제어정보 10비트를 [40,10] 부호를 이용하여 40개의 부호화 심볼들(Encoded Symbols)로 변환한다. [40,10] 부호의 기저(basis)들은 상기 <표 3>에 제시된 바와 같다.

상기 도 4를 참조하면, 10비트의 상기 E-DCH 상향링크 제어정보인 a₀~a₉이 부호화기에 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅, a₆, a₇, a₈, a₉는 대응하는 제1 승산기들(404, 406, 408, 410, 412, 414, 416, 418, 420, 422)로 각각 입력된다. 또한 정보 비트 a₆, a₇, a₈, a₉는 대응하는 제2 승산기들(324, 326, 328, 330)로 각각 입력된다. 이와 같이, 10개의 정보 비트들이 입력되면, [32,10] 부호 발생기(400)과 [8,4] 일차 리드뮬러 부호 발생기(402)는 상기 <표 1>과 상기 <표 2>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [32,10] 부호 발생기(400)는 상기 <표 1>의 첫 번째 열인 '0000010000'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(404, 406, 408, 410, 412, 414, 416, 418, 420, 422)에 입력되어, 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅, a₆, a₇, a₈, a₉와 각각 곱해진 후, 제1 합산기(432)로 입력된다. 상기 제1 합산기(432)는 상기 입력된 10개의 값들을 모듈로(modulo)-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(436)로 출력한다. 상기 <표 1>의 서른 두번째 열인 '1111111111'까지 상기의 과정을 반복하면, 상기 멀티플랙서(436)로 32개의 부호화 심볼들이 입력된다.

동시에, 상기 [8,4] 일차 리드뮬러 부호 발생기(402)는 상기 <표 2>의 첫 번째 열인 '0001'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기들(424, 426, 428, 430)에 입력되어 상기 입력된 정보비트들 a₆, a₇, a₈, a₉와 각각 곱해진 후, 제2 합산기(434)로 입력된다. 상기 제2 합산기(434)는 상기 입력된 4개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(436)로 출력한다. 상기 <표 2>의 여덟 번째 열인 '1111'까지 상기의 과정을 반복하면, 상기 멀티플랙서(436)로 8개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(436)는 상기 제1 합산기(434)에서 발생된 상기 32개의 부호화 심볼들과 상기 제2 합산기(434)에서 발생된 8개의 부호화 심볼들을 다중화해서, 40개의 부호화 심볼들로 이루어진 부호어(438)를 발생한다.

보다 구체적으로 설명하면, 승산기(404)는 상기 <표 1>의 1번째 기저 시퀀스와 정보비트 a₀을 곱해서 출력하고, 승산기(406)는 2번째 기저 시퀀스와 정보비트 a₁을 곱해서 출력하며, 승산기(408)는 3번째 기저 시퀀스와 정보비트 a₂를 곱해서 출력하고, 승산기(410)는 4번째 기저 시퀀스와 정보비트 a₃을 곱해서 출력하며, 승산기(412)는 5번째 기저 시퀀스와 정보비트 a₄를 곱해서 출력하고, 승산기(414)는 6번째 기저 시퀀스와 정보비트 a₅를 곱해서 출력하며, 승산기(416)는 7번째 기저 시퀀스와 정보비트 a₆을 곱해서 출력하고, 승산기(418)는 8번째 기저 시퀀스와 정보비트 a₇을 곱해서 출력하며, 승산기(420)는 9번째 기저 시퀀스와 정보비트 a₈을 곱해서 출력하고, 승산기(422)는 10번째 기저 시퀀스와 정보비트 a₉를 곱해서 출력한다. 그러면, 제1 합산기(432)는 상기 승산기들(404 내지 422)로부터의 출력들을 심볼단위로 가산하여 32개의 부호화 심볼들을 출력한다.

한편, 승산기(424)는 상기 <표 2>의 1번째 기저 시퀀스와 정보비트 a₆을 곱해 곱해서 출력하고, 승산기(426)는 2번째 기저 시퀀스와 정보비트 a₇을 곱해서 출력하며, 승산기(428)는 3번째 기저 시퀀스와 정보비트 a₈을 곱해서 출력하며, 승산기(430)는 4번째 기저 시퀀스와 정보비트 a₉를 곱해서 출력한다. 그러면, 제2 합산기(434)는 상기 승산기들(424 내지 430)로부터의 출력들을 심볼단위로 가산하여 8개의 부호화 심볼들을 출력한다. 그리고 멀티플랙서(436)는 상기 제1 합산기(432)로부터의 심볼들과 상기 제2 합산기(434)로부터의 심볼들을 연접해서 40개의 부호화 심볼들을 출력한다.

<[40,9] 부호화>

도 5는 본 발명의 바람직한 실시예에 따른 [40,9] 부호화 장치의 구성을 도시하고 있다. 상기 도 5의 부호화 장치는 도 2의 채널 부호화기(218)의 일 예로 상기 E-DCH 상향링크 제어정보 9비트를 [40,9] 부호를 이용하여 40개의 부호화 심볼들로 변환한다. [40,9] 부호의 기저(basis)들은 상기 <표 6>에 제시된 바와 같다.

상기 도 5를 참조하면, 9비트의 상기 E-DCH 상향링크 제어정보인 a₀~a₈이 부호화기에 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅, a₆, a₇, a₈은 대응하는 제1 승산기들(504, 506, 508, 510, 512, 514, 516, 518, 520)로 각각 입력된다. 또한 정보 비트 a₆, a₇, a₈은 대응하는 제2 승산기들(522, 524, 526)로 각각 입력된다. 이와 같이, 9개의 정보 비트들이 입력되면, [32,9] 부호 발생기(500)와 [8,3] 일차 리드뮬러 부호 발생기(502)는 상기 <표 4>와 상기 <표 5>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [32,9] 부호 발생기(500)는 상기 <표 4>의 첫 번째 열인 '000001000'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기(504, 506, 508, 510, 512, 514, 516, 518, 520)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅, a₆, a₇, a₈ 과 각각 곱해진 후, 제1 합산기(528)로 입력된다. 상기 제1 합산기(528)는 상기 입력된 9개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(532)로 출력한다. 상기 <표 4>의 서른 두번째 열인 '111111111'까지 상기의 과정을 반복하면, 상기 멀티플랙서(532)로 32개의 부호화 심볼들이 입력된다.

동시에, 상기 [8,3] 일차 리드뮬러 부호 발생기(502)는 상기 <표 5>의 첫 번째 열인 '000'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기(522, 524, 526)에 입력된다. 그리고 상기 입력된 정보비트들 a₆, a₇, a₈와 각각 곱해진 후, 제2 합산기(530)로 입력된다. 상기 제2 합산기(530)는 상기 입력된 3개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(532)로 출력한다. 상기 <표 5>의 여덟 번째 열인 '111'까지 상기의 과정을 반복하면, 상기 멀티플랙서(532)로 8개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(532)는 상기 제1 합산기(528)에서 발생된 상기 32개의 부호화 심볼들과 상기 제2 합산기(530)에서 발생된 8개의 부호화 심볼들을 다중화해서, 40개의 부호화 심볼들로 이루어진 부호어(534)를 발생한다.

보다 구체적으로 설명하면, 승산기(504)는 상기 <표 4>의 1번째 기저 시퀀스와 정보비트 a₀을 곱해서 출력하고, 승산기(506)는 2번째 기저 시퀀스와 정보비트 a₁을 곱해서 출력하며, 승산기(508)는 3번째 기저 시퀀스와 정보비트 a₂를 곱해서 출력하고, 승산기(510)는 4번째 기저 시퀀스와 정보비트 a₃을 곱해서 출력하며, 승산기(512)는 5번째 기저 시퀀스와 정보비트 a₄를 곱해서 출력하고, 승산기(514)는 6번째 기저 시퀀스와 정보비트 a₅를 곱해서 출력하며, 승산기(516)는 7번째 기저 시퀀스와 정보비트 a₆을 곱해서 출력하고, 승산기(518)는 8번째 기저 시퀀스와 정보비트 a₇을 곱해서 출력하며, 승산기(520)는 9번째 기저 시퀀스와 정보비트 a₈을 곱해서 출력한다. 그러면, 제1 합산기(528)는 상기 승산기들(504 내지 520)로부터의 출력들을 심볼 단위로 가산하여 32개의 부호화 심볼들을 출력한다.

한편, 승산기(522)는 상기 <표 5>의 1번째 기저 시퀀스와 정보비트 a₆을 곱해서 출력하고, 승산기(524)는 2번째 기저 시퀀스와 정보비트 a₇을 곱해서 출력하며, 승산기(526)는 3번째 기저 시퀀스와 정보비트 a₈을 곱해서 출력한다. 그러면, 제2 합산기(530)는 상기 승산기들(522 내지 526)로부터 출력들을 가산하여 8개의 부호화 심볼들을 출력한다. 그리고 멀티플랙서(534)는 상기 제1 합산기(528)로부터의 심볼들과 상기 제2 합산기(530)로부터의 심볼들을 연접해서 40개의 부호화 심볼들을 출력한다.

<[40,8] 부호화>

도 6은 본 발명의 바람직한 실시예에 따른 [40,8] 부호화 장치의 구성을 도시하고 있다. 상기 도 6의 부호화 장치는 도 2의 채널 부호화기(218)의 일 예로 상기 E-DCH 상향링크 제어정보 8비트를 [40,8] 부호를 이용하여 40개의 부호화 심볼들로 변환한다. 상기 [40,8] 부호의 기저(basis)들은 상기 <표 9>에 제시된 바와 같다.

상기 도 6을 참조하면, 8비트의 상기 E-DCH 상향링크 제어정보인 a₀~a₇이 부호화기에 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅, a₆, a₇은 대응하는 제1 승산기들(604, 606, 608, 610, 612, 614, 616, 618)로 각각 입력된다. 또한 정보 비트 a₆, a₇은 대응하는 제2 승산기들(620, 622)로 각각 입력된다. 이와 같이, 8개의 정보 비트들이 입력되면, [32,8] 부호 발생기(600)와 [8,2] 일차 리드뮬러 부호 발생기(602)는 상기 <표 7>과 상기 <표 8>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [32,8] 부호 발생기(600)는 상기 <표 7>의 첫 번째 열인 '00000100'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기(604, 606, 608, 610, 612, 614, 616, 618)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅, a₆, a₇과 각각 곱해진 후, 제1 합산기(624)로 입력된다. 상기 제1 합산기(624)는 상기 입력된 8개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(628)로 출력한다. 상기 <표 7>의 서른 두번째 열인 '11111111'까지 상기의 과정을 반복하면, 상기 멀티플랙서(628)로 32개의 부호화 심볼들이 입력된다.

동시에, 상기 [8,2] 일차 리드뮬러 부호 발생기(602)는 상기 <표 8>의 첫 번째 열인 '00'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기(620, 622)에 입력되어 상기 입력된 정보비트들 a₆, a₇과 각각 곱해진 후, 제2 합산기(626)로 입력된다. 상기 제2 합산기(626)는 상기 입력된 2개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(628)로 출력한다. 상기 <표 8>의 여덟 번째 열인 '11'까지 상기의 과정을 반복하면, 상기 멀티플랙서(628)로 8개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(628)는 상기 제1 합산기(624)에서 발생된 상기 32개의 부호화 심볼들과 상기 제2 합산기(626)에서 발생된 8개의 부호화 심볼들을 다중화해서, 40개의 부호화 심볼들로 이루어진 부호어(630)를 발생한다.

보다 구체적으로 설명하면, 승산기(604)는 상기 <표 7>의 1번째 기저 시퀀스와 정보비트 a₀을 곱해서 출력하고, 승산기(606)는 2번째 기저 시퀀스와 정보비트 a₁을 곱해서 출력하며, 승산기(608)는 3번째 기저 시퀀스와 정보비트 a₂를 곱해서 출력하고, 승산기(610)는 4번째 기저 시퀀스와 정보비트 a₃을 곱해서 출력하며, 승산기(612)는 5번째 기저 시퀀스와 정보비트 a₄를 곱해서 출력하고, 승산기(614)는 6번째 기저 시퀀스와 정보비트 a₅를 곱해서 출력하며, 승산기(616)는 7번째 기저 시퀀스와 정보비트 a₆을 곱해서 출력하고, 승산기(618)는 8번째 기저 시퀀스와 정보비트 a₇을 곱해서 출력한다. 그러면, 제1 합산기(624)는 상기 승산기들(604 내지 618)로부터의 출력들을 심볼단위로 가산하여 32개의 부호화 심볼들을 출력한다.

한편, 승산기(620)는 상기 <표 8>의 1번째 기저 시퀀스와 정보비트 a₆을 곱해서 출력하고, 승산기(622)는 2번째 기저 시퀀스와 정보비트 a₇을 곱해서 출력한다. 그러면, 제2 합산기(626)는 상기 승산기들(620 내지 622)로부터의 출력들을 심볼단위로 가산하여 8개의 부호화 심볼들을 출력한다. 그리고 멀티플랙서(628)는 상기 제1 합산기(624)로부터의 심볼들과 상기 제2 합산기(626)로부터의 심볼들을 연접해서 40개의 부호화 심볼들을 출력한다.

<[40,10] 복호>

도 7은 본 발명의 바람직한 실시예에 따른 [40,10] 복호화 장치의 구성을 도시하고 있다. 상기 도 7의 복호화 장치는 도 3의 채널 복호기(316)의 일 예로서, 상술한 도 4의 부호화 장치에 대응하여, 40개의 부호화 심볼들로부터 10비트의 제어 정보를 복원한다.

도 7을 참조하면, 40개의 부호화 심볼들로 이루어진 수신신호 r(t)(700)은 디멀티플랙서(702)에서 상위 32개의 심볼들과 하위 8개의 심볼들로 분리된다. 상기 상위 32개의 심볼들은 15개의 가산기들(706, 708, ..., 710)과 제1 왈시 상관도 계산기(714)에 입력된다. 여기서, 상기 수신신호 r(t)(700)은 도 4와 같이 구성되는 채널 부호화기에서 [32,10] 부호와 [8,4] 일차 리드뮬러 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(704)는 상기 채널 부호화기에서 사용한 [32,10] 부호에 따른 15개의 마스크시퀀스들 M1, M2, M3, ...., M15를 생성하여 상기 가산기들(706 내지 710)로 출력한다. 상기 15개의 마스크시퀀스들 M1, M2, M3, ...., M15는 <표 1>의 7번째~10번째 부호어들을 순서대로 선형 조합(linear combination)하여 만든 16개의 부호어들 중에 all-zero 시퀀스를 제외한 15개의 시퀀스를 순서대로 나열한 것이다. 즉, 상기 마스크시퀀스들은 다음과 같다.

M1="00101000011000111111000001110111",

M2="00000001110011010110110111000111",

M3="00101001101011101001110110110000",

M4="00001010111110010001101100101011",

M5="00100010100110101110101101011100",

M6="00001011001101000111011011101100",

M7="00100011010101111000011010011011",

M8="00011100001101110010111101010001",

M9="00110100010101001101111100100110",

M10="00011101111110100100001010010110",

M11="00110101100110011011001011100001",

M12="00010110110011100011010001111010",

M13="00111110101011011100010000001101",

M14="00010111000000110101100110111101",

M15="00111111011000001010100111001010"

상기 제1 가산기(706)는 상기 디멀티플랙서(702)로부터의 상기 상위 32개의 심볼들과 상기 마스크 발생기(704)로부터의 마스크시퀀스 M1을 modulo-2로 가산하여 제2 왈시 상관도 계산기(716)로 출력한다. 상기 제2 가산기(708)는 상기 상위 32개의 심볼들과 상기 마스크 발생기(704)로부터의 마스크시퀀스 M2를 modulo-2로 가산하여 제3 왈시 상관도 계산기(718)로 출력한다. 이러한 식으로 반복하여, 상기 제15 가산기(710)는 상기 상위 32개의 심볼들과 상기 마스크 발생기(704)로부터의 마지막 마스크시퀀스 M15를 modulo-2로 가산하여 제16 왈시 상관도 계산기(720)로 출력한다. 이와 같이, 상기 가산기들(706 내지 710)은 상기 마스크시퀀스들의 개수만큼 구비되며, 상기 가산기들(706 내지 710) 각각은 상기 상위 32개의 심볼들과 해당 마스크시퀀스를 modulo-2로 가산하여 역마스크된 심볼들을 생성한 후, 대응되는 왈시 상관도 계산기들(716 내지 720)로 출력한다.

상기 상위 32개의 심볼들이 기저 마스크시퀀스들의 조합에 의해 부호화되었다면 상기 가산기들(706 내지 710)로부터의 출력들 중 어느 하나는 마스크시퀀스가 제거된 신호일 것이다. 이는 마스크 시퀀스들 간의 직교성 때문이다. 예를 들어, 정보 비트들이 마스크 시퀀스 M2를 사용하여 부호화되었다면, M2와 상기 상위 32개 심볼들을 가산하는 제2 가산기(708)의 출력이 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 소정 왈시부호에 의해서 확산된 신호라 할 수 있다.

제1 왈시 상관도 계산기(714)는 상기 디멀티플랙서(702)로부터의 상기 상위 32개의 심볼들을 64개의 상호 왈시부호들(bi-orthogonal walsh codes)로 상관하여 64개의 상관값들을 제1 합산기(730)로 출력한다. 제2 왈시 상관도 계산기(716)는 상기 제1 가산기(706)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제2 합산기(732)로 출력한다. 제3 왈시 상관도 계산기(718)는 상기 제2 가산기(708)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제3 합산기(734)로 출력한다. 제16 왈시 상관도 계산기(720)는 상기 제15 가산기(710)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제16 합산기(736)로 출력한다.

이와 같이, 왈시 상관도 계산기들(714 내지 720) 각각은 입력되는 32개의 심볼들을 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을, 대응되는 합산기들(730 내지 736)로 출력한다. 상기 64개의 상호 왈시부호들은 길이가 32인 다섯 개의 기저 왈시부호들과 all-one 시퀀스의 조합에 의해 생성될 수 있는 모든 왈시부호들을 말한다. 도 8a 및 도 8b는 상기 왈시 상관도 계산기들(714 내지 720)에서 상관값을 계산할 때 사용되는 왈시부호들을 나타낸 것이다.

도 8a 및 도 8b에서 W2, W3, W5, W9, W17, W33은 기저 왈시부호들이고, 여기서 W33은 all-one 시퀀스이다. 상기 기저 왈시부호들과 all-one 시퀀스를 선형 조합하면 도 8a 및 도 8b에 나타낸 64개의 왈시부호들이 생성된다. 한편, 상기 왈시 상관도 계산기들(714 내지 720)은 64개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(702)에서 분리된 상기 하위 8개의 심볼들은 상관도 계산기들(722, 724, 726, ..., 728)로 입력된다. [8,4] 일차 리드뮬러 부호 발생기(712)는 일차 리드뮬러 부호의 부호어들 R0, R1, R2, ...., R15를 생성하여 상기 상관도 계산기들(722, 724, 726, ..., 728)로 출력한다. 상기 16개의 부호어들 R0, R1, R2, ...., R15는 상기 채널 부호화기에서 사용한 [8,4] 일차 리드뮬러 부호의 부호어들로, <표 2>의 4개의 부호어들을 선형 조합하여 만든 16개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[00000000], R1=[01010101], R2=[00110011], R3=[01100110], R4=[00001111], R5=[01011010], R6=[00111100], R7=[01101001], R8=[11111111], R9=[10101010], R10=[11001100], R11=[10011001], R12=[11110000], R13=[10100101], R14=[11000011], R15=[10010110]이다.

제1 상관도 계산기(722)는 상기 디멀티플랙서(702)로부터의 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R0의 상관값을 계산하여 상기 제1 합산기(730)로 출력한다. 제2 상관도 계산기(724)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R1의 상관값을 계산하여 상기 제2 합산기(732)로 출력한다. 제3 상관도 계산기(726)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R2의 상관값을 계산하여 상기 제3 합산기(734)로 출력한다. 제16 상관도 계산기(728)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R15의 상관값을 계산하여 상기 제16 합산기(736)로 출력한다. 상기 상관도 계산기들(722 내지 728)은 [8,4] 일차 리드뮬러 부호의 부호어 개수만큼 구비되며, 상기 상관도 계산기들(722 내지 728) 각각은 입력되는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호의 해당 부호어를 상관하여 그 상관값을 대응되는 합산기들(730 내지 736)로 출력한다. 상기 상관도 계산기들(722 내지 728)은 상기 일차 리드뮬러 부호 R0, R1, R2, ...., R15와의 빠른 상관도 계산을 위하여 IFHT를 사용할 수 있다.

상기 제1 합산기(730)는 상기 제1 왈시 상관도 계산기(714)로부터의 64개의 상관값들 각각과 상기 제1 상관도 계산기(722)로부터의 상관값을 가산하여 64개의 가산된 상관값들을 상관도 비교기(738)로 출력한다. 상기 제2 합산기(732)는 상기 제2 왈시 상관도 계산기(716)로부터의 64개의 상관값들 각각과 상기 제2 상관도 계산기(724)로부터의 상관값을 가산하여 64개의 가산된 상관값들을 상기 상관도 비교기(738)로 출력한다. 상기 제16 합산기(736)는 상기 제16 왈시 상관도 계산기(720)로부터의 64개의 상관값들 각각과 상기 제16 상관도 계산기(728)로부터의 상관값을 합산하여 64개의 가산된 상관값들을 상기 상관도 비교기(738)로 출력한다. 이와 같이, 상기 합산기들(730 내지 736)에서 발생되는 총 1024개의 상관값들은 상관도 비교기(738)로 입력된다.

상기 상관도 비교기(738)는 상기 합산기들(730 내지 736)로부터 입력되는 1024개의 상관값들을 상호 비교하여 최대의 상관값을 결정한다. 상기 최대의 상관값이 결정되면 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 마스크시퀀스의 인덱스, 그리고 [8,4] 일차 리드뮬러 부호의 인덱스에 근거해서, 10개의 복호된 정보 비트들(740)을 결정하여 출력한다.

상기 복호된 정보 비트들은 상기 왈시부호의 인덱스와 마스크시퀀스의 인덱스를 결합함으로써 얻을 수 있다. 즉, 상기 최대 상관값에 대응하는 마스크시퀀스가 M2이고, 상기 최대 상관값에 대응하는 왈시부호가 W4라면, 상기 복호된 정보 비트들은 "(W4에 대응하는 인덱스)||(M2에 대응하는 인덱스)"로 결정된다. 상기의 "||"는 연접을 나타낸다.

예를 들어, 10개의 정보비트들(a₀ 내지 a₉)이 '1100000100'이고, 상기 채널 부호화기에서는 상기 정보 비트들을 "M2◎W4||R2"로 부호화하여 전송한다. 이는 전술된 부호화에 따른 동작에서 이미 설명하였다. 여기서 ◎는 모듈로-2 가산을 의미하는 기호이다. 채널 복호기에서는 "M2◎W4||R2"로 부호화된 수신신호 r(t)(700)을 디멀티플랙서(702)를 통해 "M2◎W4" 관련 부분과 "R2" 관련 부분으로 분리한다. 이후, 상위 32개의 심볼들인 "M2◎W4" 관련 부분을 상기한 모든 마스크시퀀스들과 modulo-2로 가산하고, 각각의 가산된 값들을 상기 64개의 상호 왈시부호들과 상관하여 총 1024개의 상관값들을 얻는다.

아울러, 상기 하위 8개의 심볼들인 "R2" 관련 부분을 상기 [8,4] 일차 리드뮬러 부호의 모든 부호어들과 상관하여 16개의 상관값들을 계산한다. 이후, 상기 16개의 상관값들과 상기 1024개의 상관값들을 미리 정해진 규칙에 의해 합산하여 1024개의 가산된 상관값들을 계산하고, 상기 1024개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스, 마스크시퀀스 인덱스 그리고 [8,4] 일차 리드뮬러 부호의 인덱스에 의해서 수신신호 r(t)이 M2, W4, R2에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(700)이 M2, W4, R2에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 W4에 대응하는 인덱스 '110000'과 M2에 대응하는 인덱스 '0100'을 붙여서 '1100000100'을 복호된 정보 비트들로서 출력하게 된다.

상기한 바와 같이, [32,10] 부호에 대한 복호 결과와 [8,4] 일차 리드뮬러 부호에 대한 복호 결과를 합산해서 정보비트 열을 결정하는 이유는, 최소거리 '16'을 만족시켜 정확한 복호결과를 얻기 위해서이다. 채널 상황이 좋을 경우 상기 [32,10] 부호에 대한 복호만으로 정보비트 열을 획득할 수 있으나, 상기 [32,10] 부호의 최소 거리는 '12'이기 때문에 채널상황이 좋지 않을 경우 정확한 복호 결과를 획득할 수 없다. 따라서, [32,10] 부호에 대한 복호와 [8,4] 일차 리드뮬러 부호에 대한 복호를 병행하고, 그 복호결과들을 결합해서 정보비트열을 결정한다.

<[40,9] 복호>

도 9는 본 발명의 바람직한 실시예에 따른 [40,9] 복호화 장치의 구성을 도시하고 있다. 상기 도 9의 복호화 장치는 도 3의 채널 복호기(316)의 일 예로서, 상술한 도 5의 부호화 장치에 대응하여, 40개의 부호화 심볼들로부터 9비트의 제어정보를 복원한다.

도 9를 참조하면, 40개의 부호화 심볼들로 이루어진 수신신호 r(t)(900)은 디멀티플랙서(902)에서 상위 32개의 심볼들과 하위 8개의 심볼들로 분리된다. 상기 상위 32개의 심볼들은 7개의 가산기들(906, 908, ..., 910)과 제1 왈시 상관도 계산기(914)에 입력된다. 여기서, 상기 수신신호 r(t)(900)은 도 5와 같이 구성되는 채널 부호화기에서 [32,9] 부호와 [8,3] 일차 리드뮬러 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(904)는 상기 채널 부호화기에서 사용한 [32,9] 부호에 따른 7개의 마스크시퀀스들 M1, M2, M3, ...., M7을 생성하여 상기 가산기들(906 내지 910)로 출력한다. 상기 7개의 마스크시퀀스들 M1, M2, M3, ...., M7은 <표 4>에서 7번째~9번째 부호어들을 순서대로 선형 조합하여 만든 8개의 부호어들 중에 all-zero 시퀀스를 제외한 7개의 시퀀스를 순서대로 나열한 것이다. 즉, 상기 마스크시퀀스들은 다음과 같다.

M1="00101000011000111111000001110111",

M2="00000001110011010110110111000111",

M3="00101001101011101001110110110000",

M4="00001010111110010001101100101011",

M5="00100010100110101110101101011100",

M6="00001011001101000111011011101100",

M7="00100011010101111000011010011011"

상기 제1 가산기(906)는 상기 디멀티플랙서(902)로부터의 상기 상위 32개의 심볼들과 상기 마스크 발생기(904)로부터의 마스크시퀀스 M1을 modulo-2로 가산하여 제2 왈시 상관도 계산기(916)로 출력한다. 상기 제2 가산기(908)는 상기 상위 32개의 심볼들과 상기 마스크 발생기(904)로부터의 마스크시퀀스 M2를 modulo-2로 가산하여 제3 왈시 상관도 계산기(918)로 출력한다. 상기 제7 가산기(910)는 상기 상위 32개의 심볼들과 상기 마스크 발생기(904)로부터의 마스크시퀀스 M7을 modulo-2로 가산하여 제8 왈시 상관도 계산기(920)로 출력한다. 이와 같이, 상기 가산기들(906 내지 910)은 마스크시퀀스들의 개수만큼 구비되며, 상기 가산기들(906 내지 910) 각각은 상기 상위 32개의 심볼들과 해당 마스크시퀀스를 modulo-2로 가산하여 역마스크된 심볼들을 생성한 후, 대응되는 왈시 상관도 계산기들(916 내지 920)로 출력한다.

상기 상위 32개의 심볼들이 기저 마스크시퀀스들의 조합에 의해 부호화되었다면 상기 가산기들(906 내지 910)로부터의 출력들 중 어느 하나는 마스크시퀀스가 제거된 신호일 것이다. 예를 들어, 정보 비트들이 마스크 시퀀스 M2를 사용하여 부호화되었다면, M2와 상기 상위 32개 심볼들을 가산하는 제2 가산기 가산기(908)의 출력이 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 상기 도 8a 및 도 8b의 왈시부호들 중 하나에 의해서 부호화된 신호이다.

제1 왈시 상관도 계산기(914)는 상기 디멀티플랙서(902)로부터의 상기 상위 32개의 심볼들을 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제1 합산기(930)로 출력한다. 제2 왈시 상관도 계산기(916)는 상기 제1 가산기(906)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제2 합산기(932)로 출력한다. 제3 왈시 상관도 계산기(918)는 상기 제2 가산기(908)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제3 합산기(934)로 출력한다. 제8 왈시 상관도 계산기(920)는 상기 제7 가산기(910)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제8 합산기(936)로 출력한다. 이와 같이, 왈시 상관도 계산기들(914 내지 920) 각각은 입력되는 32개의 심볼들을 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을, 대응되는 합산기들(930 내지 936)로 출력한다. 상기 왈시 상관도 계산기들(914 내지 920)은 64개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(902)에서 분리된 상기 하위 8개의 심볼들은 상관도 계산기들(922, 924, 926, ..., 928)로 입력된다. [8,3] 일차 리드뮬러 부호 발생기(912)는 일차 리드뮬러 부호의 부호어들 R0, R1, R2, ...., R7을 생성하여 상기 상관도 계산기들(922 내지 928)로 출력한다. 상기 8개의 부호어들 R0, R1, R2, ...., R7은 상기 채널 부호화기에서 사용한 [8,3] 일차 리드뮬러 부호의 부호어들로, <표 5>의 3개의 부호어들을 선형 조합하여 만든 8개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[00000000], R1=[01010101], R2=[00110011], R3=[01100110], R4=[00001111], R5=[01011010], R6=[00111100], R7=[01101001]이다.

제1 상관도 계산기(922)는 상기 디멀티플랙서(902)로부터의 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R0의 상관값을 계산하여 상기 제1 합산기(930)로 출력한다. 제2 상관도 계산기(924)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R1의 상관값을 계산하여 제2 합산기(932)로 출력한다. 제3 상관도 계산기(926)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R2의 상관값을 계산하여 상기 제3 합산기(934)로 출력한다. 제8 상관도 계산기(928)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R7의 상관값을 계산하여 제8 합산기(936)로 출력한다. 이와 같이, 상기 상관도 계산기들(922 내지 928)은 [8,3] 일차 리드뮬러 부호의 부호어 개수만큼 구비되며, 상기 상관도 계산기들(922 내지 928) 각각은 입력되는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호의 해당 부호어를 상관하여 그 상관값을 대응되는 합산기들(930 내지 936)로 출력한다. 상기 상관도 계산기들(922 내지 928)은 상기 일차 리드뮬러 부호 R0, R1, R2, ...., R7과의 빠른 상관도 계산을 위하여 IFHT를 사용할 수 있다.

상기 제1 합산기(930)는 상기 제1 왈시 상관도 계산기(914)로부터의 64개의 상관값들 각각과 상기 제1 상관도 계산기(922)로부터의 상관값을 가산하여 64개의 가산된 상관값들을 상관도 비교기(938)로 출력한다. 상기 제2 합산기(932)는 상기 제2 왈시 상관도 계산기(916)로부터의 64개의 상관값들 각각과 상기 제2 상관도 계산기(924)로부터의 상관값을 가산하여 64개의 가산된 상관값들을 상기 상관도 비교기(938)로 출력한다. 상기 제8 합산기(936)는 상기 제8 왈시 상관도 계산기(920)로부터의 64개의 상관값들 각각과 상기 제8 상관도 계산기(928)로부터의 상관값을 합산하여 64개의 가산된 상관값들을 상기 상관도 비교기(938)로 출력한다. 이와 같이, 상기 합산기들(930 내지 936)에서 발생되는 총 512개의 상관값들은 상관도 비교기(938)로 입력된다.

상기 상관도 비교기(938)는 상기 합산기들(930 내지 936)로부터 입력되는 512개의 상관값들을 상호 비교하여 최대의 상관값을 결정한다. 상기 최대의 상관값이 결정되면 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 마스크시퀀스의 인덱스, 그리고 [8,3] 일차 리드뮬러 부호의 인덱스에 근거해서, 9개의 복호된 정보 비트들(940)을 결정하여 출력한다.

상기 복호된 정보 비트들은 상기 왈시부호의 인덱스와 마스크시퀀스의 인덱스를 결합함으로써 얻을 수 있다. 즉, 상기 최대 상관값에 대응하는 마스크시퀀스가 M2이고, 상기 최대 상관값에 대응하는 왈시부호가 W4라면, 상기 복호된 정보 비트들은 "(W4에 대응하는 인덱스)||(M2에 대응하는 인덱스)"로 결정된다.

예를 들어, 9개의 정보비트들(a₀ 내지 a₈)이 '110000010'이고, 상기 채널 부호화기에서는 상기 정보 비트들을 "M2◎W4||R2"로 부호화하여 전송한다. 이는 전술된 부호화에 따른 동작에서 이미 설명하였다. 채널 복호기에서는 "M2◎W4||R2"로 부호화된 수신신호 r(t)(900)을 디멀티플랙서(902)를 통해 "M2◎W4" 관련 부분과 "R2" 관련 부분으로 분리한다. 이후, 상위 32개의 심볼들인 "M2◎W4" 관련 부분을 상기한 모든 마스크시퀀스들과 modulo-2로 가산하고, 각각의 가산된 값들을 상기 64개의 상호 왈시부호들과 상관하여 총 512개의 상관값들을 얻는다.

아울러, 상기 하위 8개의 심볼들인 "R2" 관련 부분을 상기 [8,3] 일차 리드뮬러 부호의 모든 부호어들과 상관하여 8개의 상관값들을 계산한다. 이후, 상기 8개의 상관값들과 상기 512개의 상관값들을 미리 정해진 규칙에 의해 합산하여 512개의 가산된 상관값들을 계산하고, 상기 512개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스, 마스크시퀀스 인덱스 그리고 [8,3] 일차 리드뮬러 부호의 인덱스에 의해서 상기 수신신호 r(t)(900)이 M2, W4, R2에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(900)이 M2, W4, R2에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 W4에 대응하는 인덱스 '110000'과 M2에 대응하는 인덱스 '010'을 붙여서 '110000010'을 복호된 정보 비트들로서 출력하게 된다.

<[40,8] 복호>

도 10은 본 발명의 바람직한 실시예에 따른 [40,8] 복호화 장치의 구성을 도시하고 있다. 상기 도 10의 복호화 장치는 도 3의 채널 복호기(316)의 일 예로서, 상술한 도 6의 부호화 장치에 대응하여, 40개의 부호화 심볼들로부터 8비트의 제어정보를 복원한다.

도 10을 참조하면, 40개의 부호화 심볼들로 이루어진 수신신호 r(t)(1000)은 디멀티플랙서(1002)에서 상위 32개의 심볼들과 하위 8개의 심볼들로 분리된다. 상기 상위 32개의 심볼들은 3개의 가산기들(1006, 1008, 1010)과 제1 왈시 상관도 계산기(1014)에 입력된다. 여기서, 상기 수신신호 r(t)(1000)은 도 6과 같이 구성되는 채널 부호화기에서 [32,8] 부호와 [8,2] 일차 리드뮬러 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(1004)는 상기 채널 부호화기에서 사용한 [32,8] 부호에 따른 3개의 마스크시퀀스들 M1, M2, M3을 생성하여 상기 가산기들(1006, 1008, 1010)로 출력한다. 상기 3개의 마스크시퀀스들 M1, M2, M3은 <표 7>에서 7번째~8번째 부호어들을 순서대로 선형 조합하여 만든 4개의 부호어들 중에 all-zero 시퀀스를 제외한 3개의 시퀀스를 순서대로 나열한 것이다. 즉, 상기 마스크시퀀스들은 다음과 같다.

M1="00101000011000111111000001110111",

M2="00000001110011010110110111000111",

M3="00101001101011101001110110110000"

상기 제1 가산기(1006)는 상기 디멀티플랙서(1002)로부터의 상기 상위 32개의 심볼들과 상기 마스크 발생기(1004)로부터의 마스크시퀀스 M1을 modulo-2로 가산하여 제2 왈시 상관도 계산기(1016)로 출력한다. 상기 제2 가산기(1008)는 상기 상위 32개의 심볼들과 상기 마스크 발생기(1004)로부터의 마스크시퀀스 M2를 modulo-2로 가산하여 제3 왈시 상관도 계산기(1018)로 출력한다. 상기 제3 가산기(1010)는 상기 상위 32개의 심볼들과 상기 마스크 발생기(1004)로부터의 마스크시퀀스 M3을 modulo-2로 가산하여 제4 왈시 상관도 계산기(1020)로 출력한다. 이와 같이, 상기 가산기들(1006 내지 1010)은 상기 마스크시퀀스들의 개수만큼 구비되며, 상기 가산기들(1006 내지 1010) 각각은 상기 상위 32개의 심볼들과 해당 마스크시퀀스를 modulo-2로 가산하여 역마스크된 심볼들을 생성한 후, 대응되는 왈시 상관도 계산기들(1016 내지 1020)로 출력한다.

상기 상위 32개의 심볼들이 기저 마스크시퀀스들의 조합에 의해 부호화되었다면 상기 가산기들(1006 내지 1010)로부터의 출력들 중 어느 하나는 마스크시퀀스가 제거된 신호일 것이다. 예를 들어, 정보 비트들이 마스크 시퀀스 M2를 사용하여 부호화되었다면, M2와 상기 상위 32개 심볼들을 가산하는 제2 가산기(1008)의 출력이 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 상기 도 8a 및 도 8b의 왈시부호들 중 하나에 의해서 부호화된 신호이다.

제1 왈시 상관도 계산기(1014)는 상기 디멀티플랙서(1002)로부터의 상기 상위 32개의 심볼들을 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제1 합산기(1030)로 출력한다. 제2 왈시 상관도 계산기(1016)는 상기 제1 가산기(1006)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제2 합산기(1032)로 출력한다. 제3 왈시 상관도 계산기(1018)는 상기 제2 가산기(1008)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제3 합산기(1034)로 출력한다. 제4 왈시 상관도 계산기(1020)는 상기 제3 가산기(1010)로부터의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제4 합산기(1036)로 출력한다. 이와 같이, 상관도 계산기들(1014 내지 1020) 각각은 입력되는 32개의 심볼들을 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 대응되는 합산기들(1030 내지 1036)로 출력한다. 상기 상관도 계산기들(1014 내지 1020)은 64개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(1002)에서 분리된 상기 하위 8개의 심볼들은 상관도 계산기들(1022, 1024, 1026, 1028)로 입력된다. [8,2] 일차 리드뮬러 부호 발생기(1012)는 일차 리드뮬러 부호의 부호어들 R0, R1, R2, R3을 생성하여 상기 상관도 계산기들(1022 내지 1028)로 출력한다. 상기 4개의 부호어들 R0, R1, R2, R3은 상기 채널 부호화기에서 사용한 [8,2] 일차 리드뮬러 부호의 부호어들로, <표 8>의 2개의 부호어들을 선형 조합하여 만든 4개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[00000000], R1=[01010101], R2=[00110011], R3=[01100110]이다.

제1 상관도 계산기(1022)는 상기 디멀티플랙서(1002)로부터의 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R0의 상관값을 계산하여 상기 제1 합산기(1030)로 출력한다. 제2 상관도 계산기(1024)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R1의 상관값을 계산하여 제2 합산기(1032)로 출력한다. 제3 상관도 계산기(1026)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R2의 상관값을 계산하여 상기 제3 합산기(1034)로 출력한다. 제4 상관도 계산기(1028)는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호 R3의 상관값을 계산하여 상기 제4 합산기(1036)로 출력한다. 이와 같이, 상기 상관도 계산기들(1022 내지 1028)은 [8,2] 일차 리드뮬러 부호의 부호어 개수만큼 구비되며, 상기 상관도 계산기들(1022 내지 1028) 각각은 입력되는 상기 하위 8개의 심볼들과 상기 일차 리드뮬러 부호의 해당 부호어를 상관하여 그 상관값을 대응되는 합산기들(1030 내지 1036)로 출력한다. 상기 상관도 계산기들(1022 내지 1028)은 상기 일차 리드뮬러 부호 R0, R1, R2, R3과의 빠른 상관도 계산을 위하여 IFHT를 사용할 수 있다.

상기 제1 합산기(1030)는 상기 제1 왈시 상관도 계산기(1014)로부터의 64개의 상관값들 각각과 상기 제1 상관도 계산기(1022)로부터의 상관값을 가산하여 64개의 가산된 상관값들을 상관도 비교기(1038)로 출력한다. 상기 제2 합산기(1032)는 상기 제2 왈시 상관도 계산기(1016)로부터의 64개의 상관값들 각각과 상기 제2 상관도 계산기(1024)로부터의 상관값을 가산하여 64개의 가산된 상관값들을 상기 상관도 비교기(1038)로 출력한다. 상기 제3 합산기(1034)는 상기 제3 왈시 상관도 계산기(1018)로부터의 64개의 상관값들 각각과 상기 제3 상관도 계산기(1026)로부터의 상관값을 가산하여 64개의 가산된 상관값들을 상기 상관도 비교기(1038)로 출력한다. 상기 제4 합산기(1036)는 상기 제4 왈시 상관도 계산기(1020)로부터의 64개의 상관값들 각각과 상기 제4 상관도 계산기(1028)로부터의 상관값을 합산하여 64개의 가산된 상관값들을 상기 상관도 비교기(1038)로 출력한다. 이와 같이, 상기 합산기들(1030 내지 1036)에서 발생되는 총 256개의 상관값들은 상관도 비교기(1038)로 입력된다.

상기 상관도 비교기(1038)는 상기 합산기들(1030 내지 1036)로부터 입력되는 256개의 상관값들을 상호 비교하여 최대의 상관값을 결정한다. 상기 최대의 상관값이 결정되면 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 마스크시퀀스의 인덱스, 그리고 [8,2] 일차 리드뮬러 부호의 인덱스에 근거해서, 8개의 복호된 정보 비트들(1040)을 결정하여 출력한다.

예를 들어, 8개의 정보비트들(a₀ 내지 a₇)이 '11000001'이고, 상기 채널 부호화기에서는 E-DCH 상향링크 제어정보비트들을 "M2◎W4||R2"로 부호화하여 전송하였을 것이다. 이는 전술된 부호화에 따른 동작에서 이미 설명하였다. 한편, 채널 복호기에서는 "M2◎W4||R2"로 부호화된 수신신호 r(t)(1000)을 디멀티플랙서(1002)를 통해 "M2◎W4" 관련 부분과 "R2" 관련 부분으로 분리한다. 이후, 상위 32개의 심볼들인 "M2◎W4" 관련 부분을 상기한 모든 마스크시퀀스들과 modulo-2로 가산하고, 각각의 가산된 값들을 상기 64개의 상호 왈시부호들과 상관하여 총 256개의 상관값들을 얻는다.

아울러, 상기 하위 8개의 심볼들인 "R2" 관련 부분을 상기 [8,2] 일차 리드뮬러 부호의 모든 부호어들과 상관하여 4개의 상관값들을 계산한다. 이후, 상기 4개의 상관값들과 상기 256개의 상관값들을 미리 정해진 규칙에 의해 합산하여 256개의 가산된 상관값들을 계산하고, 상기 256개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스, 마스크시퀀스 인덱스 그리고 [8,2] 일차 리드뮬러 부호의 인덱스에 의해서 상기 수신신호 r(t)(1000)이 M2, W4, R2에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(1000)이 M2, W4, R2에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 W4에 대응하는 인덱스 '110000'과 M2에 대응하는 인덱스 '01'을 붙여서 '110000001'을 복호된 정보 비트들로서 출력하게 된다.

상기 스케쥴링 정보 중에서 단말 버퍼의 데이터양은 시그널링 오버헤드를 고려할 때, 상위계층 시그널링을 통해 알려줄 수 있고, 단말이 송신 가능한 여분의 전력 정보는 기지국이 단말의 송신 전력 정보와 단말의 파워 클래스를 고려해서 계산할 수 있으므로, 실질적으로 물리채널로 전송되는 스케쥴링 정보는 단말의 송신 전력 정보가 될 수 있다. 상기 단말의 송신 전력 정보는 단말이 전송 가능한 송신 전력의 범위를 고려할 때 약 7비트를 필요로 한다.

상기 스케쥴링 정보와 같이 7비트 이하의 정보를 부호화하기 위해 [32,7] 부호, [32,6] 부호, [32,5] 부호를 이용할 수 있다. 이때, [32,7] 부호는 하기 <표 10>을 나타낸 바와 같다. [32,6] 부호는 <표 10>에서 1개의 마스크 기저를 삭제한 <표 13>를 이용하여 실시될 수 있다. 마지막으로 [32,5] 부호는 <표 10>에서 2개의 마스크 기저를 삭제하고, 다음으로 <표 10>에서 가장 밑에 있는 왈시 기저를 삭제한 <표 15>을 이용한다. 상기 [32,7] 부호, [32,6] 부호, [32,5] 부호는 후술될 실시예들의 구체적인 내용으로부터 유도될 수 있으므로 상세한 설명을 부가하지 않는다.

또한, 상기 [32,N] 부호 대신 7비트 이하의 스케줄링 정보를 부호화하기 위한 부호로써 [40,7] 부호, [40,6] 부호, [40,5] 부호, [20,5] CQI(Channel Quality Indication) 부호를 이용할 수 있다. 상기 [40,7] 부호, [40,6] 부호, [40,5] 부호, [20,5] CQI 부호는 후술되는 실시예들에서 각각 상세히 설명한다. 이때, 더 작은 정보 비트들을 위한 부호를 만들기 위해서 기저를 삭제하는 방법은, 상기한 바와 같이 먼저 마스크 기저를 삭제하고, 추가적으로 높은 번호의 왈시 기저를 아래로부터 삭제하는 방법을 기본 개념으로 한다.

<[40,7] 부호>

최소거리가 12인 [40,7] 부호를 설계하는 방법은 다음과 같다.

상기 <표 10>은 [32,7,12] 부호의 기저들로서, 길이 32인 7개의 기저들을 나타낸 것이다. 여기에서 12는 기저들의 최소 거리를 의미하며, 상기 부호는 [32,7] 부호라고도 칭한다. 상기 <표 10>의 기저들 중 첫번째 기저는 기출원 특허 P1999-27932호(US Patent NO. 6,882,636)에 개시된 마스크 시퀀스들로부터 유도된 마스크 기저들이다.

상기 [32,7,12] 부호에 [8,2] 부호를 연접시키는 방법으로 스케줄링 정보의 특정 위치 비트(들)에 더 큰 오류 정정 능력을 부여할 수 있다.

하기 <표 11>는 [8,2] 부호의 기저들을 나타낸 것이다. 하기 <표 11>에 나타낸 2개의 기저들은 상기 스케줄링 정보의 상위 6번째 비트에 25%(= 2 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 75%(= 6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여한 예이다. 따라서, 더 큰 오류정정 능력을 부가하고 싶은 비트 수에 따라, 그리고 각 비트별로 추가하고자 하는 오류정정 능력에 따라 상기 <표 11>는 변형될 수 있다. 또한, 상위 세 개의 정보 비트들에 오류정정 능력을 가중하고자 한다면 [8,3] 부호가 사용되고, <표 10>의 다섯번째, 여섯번째, 일곱번째 기저들과 상기 [8,3] 부호의 기저들을 연접한 [40,7] 부호가 사용된다. 즉 상기 연접되는 부호는 가중하고자 하는 비트수 M에 따라서 [8,M]부호가 된다.

하기 <표 11a>1 내지 <표 11k>는 오류정정능력을 가중하고자 하는 비트수 및 비트 위치에 따라 비트별로 더 큰 오류 정정 능력을 부여하는 또 다른 기저들의 예를 나타낸다. 즉, 하기 <표 11a>는 상위 7번째 비트에만 100%(8 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정 능력을 부여하도록 하는 기저들이고, 하기 <표 11b>는 상위 6번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 87.5%( 7 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 하기 <표 11c>는 상위 6번째 비트에 37.5%(3 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 하기 <표 11d>는 상위 6번째 비트에 50%(4 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 하기 <표 11e>은 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 75%(6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 하기 <표 11f>은 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 하기 <표 11g>은 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 하기 <표 11h>는 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 37.5%(3 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 50%( 4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 하기 <표 11i>은 상위 5번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 하기 <표 11j>은 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 하기 <표 11k>는 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 12.5%(= 1 비트 리피티션 / 추가 8비트 * 100), 상위 7번째 비트에 50%(= 4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다.

하기 <표 12>은 차상위 6번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 최상위 7번째 비트에 75%(6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하는 상기 <표 11>의 [8,2] 부호를 상기 <표 10>과 연접하여 생성한 [40,7] 부호이며, 12의 최소거리를 갖는다. 또한 상기 <표 10>과 <표 11a> 내지 <표 11k> 각각을 연접시킴으로써 오류정정능력을 가중하고자 하는 비트 수, 각 비트별로 추가하고자 하는 오류정정 능력에 따라 각각의 [40,7] 부호를 생성할 수 있다.

<[40,6] 부호>

최소거리가 16인 [40,6] 부호를 설계하는 방법은 다음과 같다.

<표 10>의 [32,7] 부호에서 첫번째 기저인 '00101000011000111111000001110111'을 제거하여 [32,6] 부호를 만든 후, 상기 [32,6] 부호와 상기 <표 11>의 [8,2] 부호를 연접시키는 방법으로 [40,6] 부호를 만들 수 있다. 상기와 같은 방법으로 스케줄링 정보의 최상위 비트인 6번째 비트와, 차상위 비트인 상위 5번째 비트에 더 큰 오류 정정 능력을 부여할 수 있다. 상기 <표 11>의 기저들은 상기 스케줄링 정보의 상위 5번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 75%(6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여한 예이다. 따라서, 더 큰 오류정정 능력을 부가하고 싶은 비트 수에 또는 각 비트별로 추가하고자 하는 오류정정 능력에 따라 상기 <표 11>는 다르게 구성할 수 있다.

즉, 앞서 설명한 바와 같이, 상기<표 11a>는 상위 6번째 비트에 100%(8 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정 능력을 부여하도록 하는 기저들이고, 상기<표 11b>은 상위 5번째 비트에 12.5%(= 1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 87.5%( 7 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기<표 11c>는 상위 5번째 비트에 37.5%(3 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기<표 11d>는 상위 5번째 비트에 50%(4 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기<표 11e>은 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 75%(= 6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기<표 11f>은 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기<표 11g>은 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기<표 11h>는 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 37.5%(3 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 50%(= 4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기<표 11i>은 상위 4번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기<표 11j>은 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기<표 11k>는 상위 2번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저이다.

하기 <표 13>는 상기 <표 10>의 [32,7] 부호에서 첫번째 기저인 ' 00101000011000111111000001110111'를 제거하여 만든 [32,6] 부호의 기저들을 표현한 것이다. 마찬가지로 하기 <표 14>는 상위 5번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 6번째 비트에 75%(6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 상기 <표 13>와 상기 <표 11>를 연접하여 설계한 [40,6] 부호이며, 16의 최소거리를 갖는다. 또한 상기 <표 13>와 상기 <표 11a> 내지 <표 11k> 각각을 연접시킴으로써 상기 오류정정능력을 가중하고자 하는 비트 수에 따라 비트별로 더 큰 오류 정정 능력을 부여하는 각각의 [40,6] 부호를 생성할 수 있다.

<[40,5] 부호>

최소거리가 16인 [40,5] 부호를 설계하는 방법은 다음과 같다.

<표 13>의 [32,6] 부호에서 여섯번째 기저인 '11111111111111111111111111111111'을 제거하여 [32,5] 부호를 만든 후, 상기 [32,5] 부호와 상기 <표 11>의 [8,2] 부호를 연접시키는 방법으로 [40,5] 부호를 만들 수 있다. 상기와 같은 방법으로 스케줄링 정보의 최상위 비트인 상위 5번째 비트와, 차상위 비트인 상위 4번째 비트에 더 큰 오류 정정 능력을 부여할 수 있다. 상기 <표 11>의 기저들은 상기 스케줄링 정보의 상위 4번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 75%(6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여한 예이다. 따라서, 더 큰 오류정정 능력을 부가하고 싶은 비트 수 또는 각 비트별로 추가하고자 하는 오류정정 능력에 따라 상기 <표 11>는 다르게 구성할 수 있다.

즉, 앞서 설명한 바와 같이, 상기 <표 11a>는 상위 5번째 비트에 100%(8 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정 능력을 부여하도록 하는 기저들이고, 상기 <표 11b>은 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 87.5%(7 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기 <표 11c>는 상위 4번째 비트에 37.5%(3 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기 <표 11d>는 상위 4번째 비트에 50%(4 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기 <표 11e>은 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 75%(6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기 <표 11f>은 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 62.5%(5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기 <표 11g>은 상위 2번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 62.5%( 5 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기 <표 11h>는 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 37.5%(3 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기 <표 11i>은 상위 3번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다. 상기 <표 11j>은 상위 2번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이고, 상기 <표 11k>는 상위 1번째 비트에 12.5%(= 1 비트 리피티션 / 추가 8비트 * 100),상위 2번째 비트에 12.5%( 1 비트 리피티션 / 추가 8비트 * 100), 상위 3번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 4번째 비트에 12.5%(1 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 50%(4 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 하는 기저들이다.

<표 15>은 상기 <표 13>의 [32,6] 부호에서 여섯번째 기저인 ' 11111111111111111111111111111111'를 제거하여 만든 [32,5] 부호의 기저들을 표현한 것이다. <표 16>은 상위 4번째 비트에 25%(2 비트 리피티션 / 추가 8비트 * 100), 상위 5번째 비트에 75%(6 비트 리피티션 / 추가 8 비트 * 100)의 추가적인 오류정정능력을 부여하도록 상기 <표 15>과 상기 <표 11>를 연접하여 설계한 [40,5] 부호이며, 16의 최소거리를 갖는다. 또한, 상기 <표 15>과 상기 <표 11a> 내지 <표 11k> 각각을 연접시킴으로써, 상기 오류정정능력을 가중하고자 하는 비트 수, 각 비트별로 추가하고자 하는 오류정정 능력에 따라 각각의 [40,5] 부호를 생성할 수 있다.

선형 오류정정 부호의 특성에 의하여, 상기 선형 오류정정 부호의 기저들을 열 치환한(즉, column 끼리 위치를 섞어준) 기저들도, 열치환 하지 않은 기저들과 동일한 부호로서 동작하게 된다. 따라서 상기 [40,7] 부호의 기저들을 나타내는 상기 <표 12>, 상기 [40,6] 부호의 기저들을 나타내는 상기 <표 14>, 상기 [40,5] 부호의 기저들을 나타내는 상기 <표 16>에서 각각의 기저들을 열치환한 기저들도, 원래의 기저들과 동일한 부호로서 동작하게 된다. 또한, 상기 <표 11> 내지 <표 11k>와, 상기 [32,7] 부호의 기저들을 나타내는 <표 10>, 상기 [32,6] 부호의 기저들을 나타내는 상기 <표 13>, 상기 [32,6] 부호의 기저들을 나타내는 <표 15>를 각각 연접하여 생성한 기저들을 열치환한 기저들도 열치환 하지 않은 기저들과 동일한 부호로서 동작하게 된다.

<[20,5] CQI 부호>

한편, 상기 스케쥴링 정보가 5 비트인 경우, 3GPP 표준규격 TS25.212에 정의되어 있는 HSDPA(High Speed Downlink Packet Access)의 CQI를 부호화하기 위한 [20,5] 부호를 사용할 수 있다. 하기 <표 17>은 3GPP 표준규격에 정의되어 있는 상기 [20,5] 부호의 기저들을 나타낸 것이다.

상기 <표 17>에서 예시하고 있는 길이 20인 5개의 기저들의 선형조합들에 의해 하기 <수학식 2>를 사용하여 [20,5] 채널 부호화를 적용할 수 있게 된다.

여기서, a_n은 부호화하고자 하는 (n+1)번째 정보비트로서 a₀가 LSB(Least Significant Bit)이고 a₄가 MSB(Most Significant Bit)이다. 상기 b_i는 정보비트에 대한 채널 부호화가 이루어진 (i+1)번째 출력비트, 즉 부호화된 비트이다. 따라서, 5 비트의 입력 정보로부터 20 비트의 부호화된 비트를 생성해 내게 된다.

이하에서는 10비트 이하의 상향링크 제어정보를 부호화하기 위한 부호로써 [32,10] 부호, [32,9] 부호, [32,8] 부호의 설계 방법을 각각 설명한다.

<[32,10] 부호>

3GPP 표준규격 TS25.212에서는, 10 비트의 TFCI(Transport Format Combination Indicator)를 부호화 하기 위해 하기 표 18>의 기저들을 갖는 [32,10] 부호를 정의하고 있다. 따라서, E-DCH의 상향링크 제어정보가 10 비트인 경우 상기 [32,10] 부호를 사용할 수 있다. 여기서, 하기 <표 18>의 기저들 중 6~10번째 기저는 기출원특허 P1999-27932호(US Patent No. 6,882,636)에 개시된 마스크 시퀀스로부터 유도된 것이다. 또한 두번째 및 여섯번째 기저는 왈시부호로부터 유도된 것이다

상기 <표 18>에서 예시하고 있는 길이 32인 10개의 기저들의 선형조합들에 의해 하기 <수학식 3>를 사용하여 [32,10] 채널 부호화를 적용할 수 있게 된다.

여기서, a_n은 부호화하고자 하는 (n+1)번째 정보비트로서 a₀이 LSB이고, a₉가 MSB이다. 상기 b_i는 입력 정보비트에 대한 채널 부호화가 이루어진 (i+1)번째 출력비트, 즉 부호화된 비트이다. 따라서, 10 비트의 입력 정보로부터 32 비트의 부호화된 비트를 생성해 내게 된다.

<[32,9] 부호>

E-DCH의 상향링크 제어정보가 9비트인 경우, 상기 [32,10] 부호의 마지막 기저를 제외한 나머지 기저들을 사용해서 [32,9]로 부호화할 수 있다. 하기 <표 19>은 [32,9] 부호의 기저들을 나타내고 있다.

상기 <표 19>에서 예시하고 있는 길이 32인 9개의 기저들의 선형조합들에 의해 하기 <수학식 4>에서와 같이 [32,9] 채널 부호화를 적용할 수 있게 된다.

여기서, a_n은 부호화하고자 하는 (n+1)번째 정보비트로서 a₀가 LSB이고, a₈이 MSB이다. 상기 b_i는 입력 정보비트에 대한 채널 부호화가 이루어진 (i+1)번째 출력비트, 즉 부호화된 비트이다. 따라서, 9 비트의 입력 정보로부터 32 비트의 부호화된 비트를 생성해 내게 된다.

<[32,8] 부호>

E-DCH의 상향링크 제어정보가 8비트인 경우, 상기 [32,10] 부호의 마지막 기저 2개를 제외한 나머지 기저들을 사용해서 [32,8]로 부호화할 수 있다. 하기 표 20>은 [32,8] 부호의 기저들을 나타내고 있다.

상기 <표 20>에서 예시하고 있는 길이 32인 8개의 기저들의 선형조합들에 의해 하기 <수학식 5>에서와 같이 [32,8] 채널 부호화를 적용할 수 있게 된다.

여기서, a_n은 부호화하고자 하는 (n+1)번째 정보비트로서 a₀이 LSB이고, a₇은MSB이다. 상기 b_i는 입력 정보비트에 대한 채널 부호화가 이루어진 (i+1)번째 출력 비트, 즉 부호화된 비트이다. 따라서, 8 비트의 입력 정보로부터 32 비트의 부호화된 비트를 생성해 내게 된다.

이상의 [40,7] 부호, [40,6] 부호, [40,5] 부호, [20,5] CQI 부호는 7비트 이하의 E-DCH 스케쥴링 정보를 부호화하기 위한 것으로, 상기 <표 11>를 <표 11a> 내지 <표 11k> 등과 같이 다르게 구성함으로써, 특정 비트에 더 큰 오류정정 능력을 부가할 수 있으며, 각 비트별로 추가하고자 하는 오류정정 능력 또한 조절할 수 있다. 상기 [20,5] CQI 부호는 3GPP 표준규격에 정의되어 있는 CQI 부호화를 활용하는 것이다.

또한, 이상의 [32,10] 부호, [32,9] 부호, [32,8] 부호는 10비트 이하의 E-DCH 상향링크 제어정보를 부호화하기 위한 것으로, 3GPP 표준규격에 정의되어 있는 TFCI 부호화를 재활용한다.

이하, 도 11을 참조하여 상기 부호화된 E-DCH 상향링크 제어정보와 E-DCH 스케쥴링 정보를 전송하기 위한 E-DCH 물리 제어채널인 E-DPCCH(Enhanced dedicated physical control channel)의 프레임 구조를 설명한다.

이미 언급한 바와 같이 E-DCH는 2ms TTI를 고려하고 있다. 10ms의 한 무선 프레임(1102)은 5개의 2ms E-DPCCH 서브프레임들로 구성되고, 각 서브프레임(1104)은 3개의 슬롯들로 구성된다. 상기 서브프레임(1104)에 부호화된 E-DCH 상향링크 제어정보와, 부호화된 E-DCH 스케쥴링 정보를 실어서 전송한다. 상기 E-DCH 상향링크 제어정보는 E-TFI 정보 및 HARQ 관련 정보를 포함하는 약 10비트의 정보로서 기지국 수신기가 E-DCH 패킷 데이터를 복호하는데 필요한 정보이고, E-DCH 스케쥴링 정보는 약 7비트의 정보로서 기지국이 스케쥴링 동작을 수행하는데 필요한 정보이다.

본 발명의 바람직한 실시예에 따르면, 상기 서브프레임(1104)에서 처음 2개의 슬롯들(1106)에 걸쳐 상기 E-DCH 상향링크 제어정보를 전송하고, 상기 서브프레임(1104)의 세번째 슬롯(1108)에 상기 스케쥴링 정보를 전송한다. 상기한 바와 같은 구조를 통해 기지국 수신기는 상기 서브프레임(1104)의 처음 두 슬롯들(1106)을 복호하여 E-DCH 패킷 데이터를 복호하는데 필요한 정보를 얻게 되고, E-DPCCH 서브프레임(1104)의 세번째 슬롯(1108)을 복호하여 스케쥴링을 수행하는데 필요한 정보를 얻게 된다.

상기 서브프레임(1104)이 수용할 수 있는 물리채널 비트 수는 E-DPCCH의 확산지수(Spreading Factor)에 따라 정해진다. 상기 부호화된 E-DCH 상향링크 제어정보는 앞서 언급한 [32,10] 부호, [32,9] 부호, [32,8] 부호 중 하나에 따라 32비트의 길이를 갖게 되는데, 상기 32비트는 상기 서브프레임(1104)의 처음 두 슬롯들(1106)이 수용할 수 있는 비트 수만큼, 부호화된 블록들(1110)에 따라 리피티션(repetition)된다. 또한, 상기 부호화된 E-DCH 스케쥴링 정보는 앞서 언급한 [40,7] 부호, [40,6] 부호, [40,5] 부호 중 하나에 따라 40 비트의 길이를 갖게 되는데, 상기 40비트는 상기 서브프레임(1104)의 세번째 슬롯(1108)이 수용할 수 있는 비트 수만큼, 부호화된 블록들(1112) 에 따라 리피티션된다. 한편, 앞서 언급한 [20,5] CQI 부호에 따르면 상기 부호화된 E-DCH 스케쥴링 정보는 20 비트의 길이를 갖게 되는데, 상기 20비트는 상기 서브프레임(1104)의 세번째 슬롯(1108)이 수용할 수 있는 비트 수만큼, 부호화된 블록들(1112)에 따라 리피티션된다. 상기 리피티션 동작을 통해서 시간 다이버시티(time diversity)를 얻게 되어 E-DPCCH의 에러율은 일정 수준으로 유지시키면서 E-DPCCH 전송 파워를 줄일 수 있게 된다.

하기 <표 12>는 E-DPCCH의 확산지수에 따른 한 슬롯 당 수용 가능한 물리채널 비트 수, 한 서브프레임 당 수용할 수 있는 물리채널 비트 수, 부호화된 E-DCH 상향링크 제어정보 비트 수와 반복회수, 부호화된 E-DCH 스케쥴링 정보 비트 수와 반복회수를 나타낸 것이다.

상기 <표 21>를 참조하면, E-DPCCH 확산지수가 16인 경우에 한 슬롯이 2560 칩으로 구성되므로, 160비트(=2560/16)의 물리채널 비트를 수용할 수 있고, 한 서브프레임에는 총 480비트의 물리채널 비트를 수용할 수 있다. 따라서, E-DCH 상향링크 제어정보를 부호화하여 생성된 32비트의 출력값은 10번 반복되어, 결과적으로 총 320비트가 E-DPCCH 서브프레임의 첫번째 슬롯과 두번째 슬롯에 걸쳐 전송된다. 또한, E-DCH 스케쥴링 정보는 40비트 또는 20비트로 부호화되는데, E-DCH 스케쥴링 정보가 40비트로 부호화된 경우에는 4번 반복되어 총 160비트가 E-DPCCH 서브프레임의 세번째 슬롯에 전송되고, E-DCH 스케쥴링 정보가 20비트로 부호화된 경우에는 8번 반복되어 총 160비트가 E-DPCCH 서브프레임의 세번째 슬롯에 전송된다.

상기 도 11에 나타낸 E-DPCCH 프레임구조는 2ms TTI를 기본 단위로 하고 있다. E-DCH TTI가 10ms 로 적용될 경우 상기 2ms 서브프레임 구조를 5번(=10ms/2ms) 리피티션해서 10ms에 걸쳐 전송하게 된다.

<[40,7] 부호화>

도 12는 본 발명의 바람직한 실시예에 따른 [40,7] 부호화 장치의 구성을 도시한 도면이다. 도 12의 부호화 장치는 상기 도 2의 채널 부호화기(219)에서 일 예로 스케줄링 정보 7비트를 [40,7] 부호를 이용하여 40개의 부호화 심볼들로 변환한다. [40,7] 부호의 기저(basis)들은 상기 <표 12>에 제시된 바와 같다.

상기 도 12를 참조하면, 7비트의 상기 스케줄링 정보인 a₀~a₆이 부호화기에 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅, a₆은 대응하는 제1 승산기들(1204, 1206, 1208, 1210, 1212, 1214, 1216)으로 각각 입력된다. 또한, 정보 비트 a₅, a₆은 대응하는 제2 승산기들(1218, 1220)로 각각 입력된다. 이와 같이, 7개의 정보 비트들이 입력되면, [32,7] 부호 발생기(1200)와 [8,2] 부호 발생기(1202)는 상기 <표 10>과 상기 <표 11>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [32,7] 부호 발생기(1200)는 상기 <표 10>의 첫 번째 열인 '0000001'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(1204 내지 1216)에 입력되어 상기 입력된 정보비트들은 a₀, a₁, a₂, a₃, a₄, a₅, a₆과 각각 곱해진 후, 제1 합산기(1222)로 입력된다. 상기 제1 합산기(1222)는 상기 입력된 7개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1226)로 출력한다. 상기 <표 10>의 서른 두번째 열인 '1111111'까지 상기의 과정을 반복하면, 상기 멀티플랙서(1226)로 32개의 부호화 심볼들이 입력된다.

동시에, 상기 [8,2] 부호 발생기(1202)는 상기 <표 11>의 첫 번째 열인 '10'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기들(1218, 1220)에 입력되어 상기 입력된 정보비트들 a₅, a₆과 각각 곱해진 후, 제2 합산기(1224)로 입력된다. 상기 제2 합산기(1224)는 상기 입력된 2개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1226)로 출력한다. 상기 <표 11>의 여덟 번째 열인 '01'까지 상기의 과정을 반복하면, 상기 멀티플랙서(1226)로 8개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(1226)는 상기 제1 합산기(1222)에서 발생된 상기 32개의 부호화 심볼들과 상기 제2 합산기(1224)에서 발생된 8개의 부호화 심볼들을 다중화해서, 40개의 부호화 심볼들로 이루어진 부호어(1228)를 발생한다.

<[40,6] 부호화>

도 13은 본 발명의 바람직한 실시예에 따른 [40,6] 부호화 장치의 구성을 도시하고 있다. 상기 도 13의 부호화 장치는 도 2의 채널 부호화기(219)의 일 예로, 스케줄링 정보 6비트를 [40,6] 부호를 이용하여 40개의 부호화 심볼들로 변환한다. [40,6] 부호의 기저(basis)들은 상기 <표 14>에 제시된 바와 같다.

상기 도 13을 참조하면, 6비트의 상기 스케줄링 정보인 a₀~a₅가 부호화기에 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅는 대응하는 제1 승산기들(1304, 1306, 1308, 1310, 1312, 1314)로 각각 입력된다. 또한, 정보 비트 a₄, a₅는 대응하는 제2 승산기들(1316, 1318)로 각각 입력된다. 이와 같이, 6개의 정보 비트들이 입력되면, [32,6] 부호 발생기(1300)와 [8,2] 부호 발생기(1302)는 상기 <표 13>와 상기 <표 11>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [32,6] 부호 발생기(1300)는 상기 <표 13>의 첫 번째 열인 '000001'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(1304 내지 1314)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅와 각각 곱해진 후, 제1 합산기(1320)로 입력된다. 상기 제1 합산기(1320)는 상기 입력된 6개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1324)로 출력한다. 상기 <표 13>의 서른 두번째 열인 '111111'까지 상기 과정을 반복하면, 상기 멀티플랙서(1324)로 32개의 부호화 심볼들이 입력된다.

동시에, 상기 [8,2] 부호 발생기(1302)는 상기 <표 11>의 첫 번째 열인 '10'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기들(1316, 1318)에 각각 입력되어 상기 입력된 정보비트들 a₄, a₅와 각각 곱해진 후, 제2 합산기(1322)로 입력된다. 상기 제2 합산기(1322)는 상기 입력된 2개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1324)로 출력한다. 상기 <표 11>의 여덟 번째 열인 '01'까지 상기 과정을 반복하면, 상기 멀티플랙서(1324)로 8개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(1324)는 상기 제1 합산기(1320)에서 발생된 상기 32개의 부호화 심볼들과 상기 제2 합산기(1322)에서 발생된 8개의 부호화 심볼들을 다중화해서, 40개의 부호화 심볼들로 이루어진 부호어(1326)를 발생한다.

<[40,5] 부호화>

도 14는 본 발명의 바람직한 실시예에 따른 [40,5] 부호화 장치의 구성을 도시하고 있다. 상기 도 14의 부호화 장치는 도 2의 채널 부호화기(219)의 일 예로, 스케줄링 정보 5비트를 [40,5] 부호를 이용하여 40개의 부호화 심볼들로 변환한다. [40,5] 부호의 기저(basis)들은 상기 <표 16>에 제시된 바와 같다.

도 14를 참조하면, 5비트의 상기 스케줄링 정보인 a₀~a₄가 부호화기에 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄는 대응하는 제1 승산기들(1404, 1406, 1408, 1410, 1412)로 각각 입력된다. 또한, 정보 비트 a3, a4는 대응하는 제2 승산기들(1414, 1416)로 각각 입력된다. 이와 같이, 5개의 정보 비트들이 입력되면, [32,5] 부호발생기(1400)과 [8,2] 부호 발생기(1402)는 상기 <표 15>과 상기 <표 11>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [32,5] 부호 발생기(1400)는 상기 <표 15>의 첫 번째 열인 '00000'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(1404 내지 1412)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄와 각각 곱해진 후, 제1 합산기(1418)로 입력된다. 상기 제1 합산기(1418)는 상기 입력된 5개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1422)로 출력한다. 상기 <표 15>의 서른 두번째 열인 '11111'까지 상기 과정을 반복하면, 상기 멀티플랙서(1422)로 32개의 부호화 심볼들이 입력된다.

동시에, 상기 [8,2] 부호 발생기(1402)는 상기 <표 11>의 첫 번째 열인 '10'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기들(1414, 1416)에 입력되어 상기 입력된 정보비트들 a₃, a₄와 각각 곱해진 후, 제2 합산기(1420)로 입력된다. 상기 제2 합산기(1420)는 상기 입력된 2개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1422)로 출력한다. 상기 <표 11>의 여덟 번째 열인 '01'까지 상기 과정을 반복하면, 상기 멀티플랙서(1422)로 8개의부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(1422)는 상기 제1 합산기(1418)에서 발생된 상기 32개의 부호화 심볼들과 상기 제2 합산기(1420)에서 발생된 8개의 부호화 심볼들을 다중화해서, 40개의 부호화 심볼들로 이루어진 부호어(1424)를 발생한다.

앞서 설명한 [20,5] CQI 부호, [32,10] 부호, [32,9] 부호, [32,8] 부호에 대한 부호화 장치의 구성은 3GPP TS 25.212의 CQI 또는 TFCI 부호화 방식을 활용하므로 별도 설명은 생략한다.

<[40,7] 복호>

도 15는 본 발명의 바람직한 실시예에 따른 [40,7] 복호화 장치의 구성을 도시하고 있다. 상기 도 15의 복호화 장치는 도 3의 채널 복호기(314)의 일 예로서, 상술한 도 12의 부호화 장치에 대응하여, 40개의 부호화 심볼들로부터 7비트의 스케줄링 정보를 복원한다.

도 15를 참조하면, 40개의 부호화 심볼들로 이루어진 수신신호 r(t)(1500)은 디멀티플랙서(1502)에서 상위 32개의 심볼들과 하위 8개의 심볼들로 분리된다. 상기 디멀티플랙서(1502)에서 분리된 상기 상위 32개의 심볼들은 가산기(1506)와, 제1 왈시 상관도 계산기(1510)에 입력된다. 여기서, 상기 수신신호 r(t)(1500)은 도 12와 같이 구성되는 채널 부호화기에서 [32,7] 부호와 [8,2] 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(1504)는 상기 채널 부호화기에서 사용한 [32,7] 부호에 따른 1개의 마스크시퀀스 M1을 생성하여 상기 가산기(1506)로 출력한다. 상기 마스크시퀀스 M1은 <표 10>의 첫번째 부호어를 의미한다. 즉, M1은 '00101000011000111111000001110111' 이다.

상기 가산기(1506)는 상기 디멀티플랙서(1502)로부터의 상기 상위 32개의 심볼들과 상기 마스크 발생기(1504)로부터의 마스크시퀀스 M1을 modulo-2로 가산하여, 역마스크된 32개의 심볼들을 제2 왈시 상관도 계산기(1512)로 출력한다. 상기 상위 32개의 심볼들이 기저 마스크시퀀스에 의해 부호화되었다면, 상기 가산기(1506)로부터의 출력은 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 소정 왈시부호에 의해서 확산된 신호라 할 수 있다.

제1 왈시 상관도 계산기(1510)는 상기 디멀티플랙서(1502)로부터의 상기 상위 32개의 심볼들을, 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제1 합산기(1516)로 출력한다. 제2 왈시 상관도 계산기(1512)는 상기 가산기(1506)으로부터 32개의 심볼들을 상기 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 제2 합산기(1518)로 출력한다. 이와 같이, 왈시 상관도 계산기들(1510, 1512) 각각은, 입력되는 32개의 심볼들을 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 대응되는 합산기들(1516, 1518)로 출력한다. 상기 64개의 상호 왈시부호들은 길이가 32인 다섯 개의 기저 왈시부호들과, all-one 시퀀스의 조합에 의해 생성될 수 있는 모든 왈시부호들을 의미하는 것으로, 앞서 언급한 도 8a 및 도 8b에 상기 왈시 상관도 계산기들(1510, 1512)에서 상관값을 계산할 때 사용되는 왈시 부호들을 나타내었다.

상기 왈시 상관도 계산기들(1510, 1512)에서 각각 출력되는 64개의 상관값들은 도 8a 및 도 8b의 상호 왈시부호 W1~W64를 가지고 순서대로 상관을 취한 후의 값들이다. 상기 왈시 상관도 계산기들(1510, 1512)는 상기 64개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(1502)에서 분리된 상기 하위 8개의 심볼들은 상관도 계산기(1514)로 입력된다. [8,2] 부호 발생기(1508)는 [8,2] 부호의 부호어들 R0, R1, R2, R3을 생성하여 상기 상관도 계산기(1514)로 제공한다. 상기 4개의 부호어들 R0, R1, R2, R3은 상기 채널 부호화기에서 사용한 [8,2] 부호의 부호어들로 상기 <표 11>의 2개의 부호어들을 선형 조합하여 만든 4개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[00000000], R1=[11000000], R2=[00111111], R3=[11111111]이다.

상관도 계산기(1514)는 상기 디멀티플랙서(1502)으로부터 상기 하위 8개의 심볼들과 상기 [8,2] 부호의 부호어들인 R0, R1, R2, R3와의 상관값을 각각 계산하여 나온 4개의 상관값들을 반복기(1520)로 출력한다. 상기 반복기(1520)에서는 순서대로 R0 내지 R3에 해당하는 상관값들을 각각 16번 반복함으로써, 총 64개의 상관값들을 상기 합산기들(1516, 1518)에 각각 출력한다.

상기 제1 합산기(1516)는 상기 제1 왈시 상관도 계산기(1510)으로부터의 64개의 상관값들 각각과 상기 반복기(1520)로부터의 64개의 상관값들을 순서대로 가산하여, 64개의 가산된 상관값들을 상관도 비교기(1522)로 출력한다. 상기 제2 합산기(1518)는 상기 제2 왈시 상관도 계산기(1512)으로부터 64개의 상관값들 각각과 상기 반복기(1520)로부터의 64개의 상관값들을 순서대로 가산하여, 64개의 가산된 상관값들을 상기 상관도 비교기(1522)로 출력한다. 이와 같이, 상기 합산기들(1516, 1518)에서 발생되는 총 128개의 상관값들은 상기 상관도 비교기(1522)로 입력된다.

상기 상관도 비교기(1522)는 상기 합산기들(1516, 1518)로부터 입력되는 128개의 상관값들을 상호 비교하여 최대 상관값을 결정한다. 상기 최대 상관값이 결정되면, 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와, 마스크시퀀스의 인덱스 및 [8,2] 부호의 인덱스에 근거해서, 7개의 복호된 정보 비트들(1524)을 결정하여 출력한다.

상기 복호된 정보 비트들은 상기 왈시부호의 인덱스와 마스크시퀀스의 인덱스를 결합함으로써 얻을 수 있다. 즉, 상기 최대 상관값에 대응하는 마스크시퀀스가 M1이고, 상기 최대 상관값에 대응하는 왈시부호가 W4라면, 상기 복호된 정보 비트들은 "(M1에 대응하는 인덱스)||(W4에 대응하는 인덱스)"로 결정된다. 상기의 "||"는 연접을 나타낸다.

예를 들어, 7개의 정보 비트들(a₀ 내지 a₆)이 '1110000'이고, 상기 채널 부호화기에서는 상기 정보비트들을 "M1◎W4||R0"로 부호화하여 전송한다. 여기서, ◎는 모듈로-2 가산을 나타내는 기호이다. 채널 복호기에서는 "M1◎W4||R0"로 부호화된 수신신호 r(t)(1500)를 디멀티플랙서(1502)를 통해 "M1◎W4" 관련 부분과 "R0" 관련 부분으로 분리한다. 이후, 상위 32개의 심볼들인 "M1◎W4" 관련 부분을 상기 64개의 상호 왈시부호들과 상관하여 64개의 상관값들을 얻는다. 또한, 상위 32개의 심볼들인 "M1◎W4" 관련 부분을 상기 마스크시퀀스 M1과 modulo-2로 가산하고, 각각의 가산된 값들을 상기 64개의 상호 왈시부호들과 상관하여 64개의 상관값들을 계산한다. 따라서, 총 128개의 상관값들을 얻는다.

아울러, 상기 하위 8개의 심볼들인 "R0" 관련 부분을 상기 [8,2] 부호의 모든 부호어들과 상관하여 4개의 상관값들을 계산한다. 다음으로, 상기 4개의 상관값들을 반복기(1520)를 통과시켜 반복시킨 후, 상기 128개의 상관값들과 미리 정해진 규칙에 의해 합산하여 128개의 가산된 상관값들을 계산하고, 상기 128개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스와 마스크시퀀스 인덱스 및 [8,2] 부호의 인덱스에 의해서, 수신신호 r(t)(1500)가 M1, W4, R0에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(1500)가 M1, W4, R0에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 M1에 대응하는 인덱스 '1'과 W4에 대응하는 인덱스 '110000'을 붙여서 '1110000'을 복호된 정보 비트들로서 출력한다.

상기한 바와 같이, [32,7] 부호에 대한 복호 결과와 [8,2] 부호에 대한 복호 결과를 합산해서 정보비트 열을 결정하는 이유는, 상위 7번째 비트와 6번째 비트에 더 큰 오류 정정 능력을 부여하기 위해서이다.

<[40,6] 복호>

도 16은 본 발명의 바람직한 실시예에 따른 [40,6] 복호화 장치의 구성을 도시하고 있다. 상기 도 16의 복호화 장치는 도 3의 채널 복호기(314)의 일 예로서, 상술한 도 13의 부호화 장치에 대응하여, 40개의 부호화 심볼들로부터 6비트의 스케줄링 정보를 복원한다.

도 16을 참조하면, 40개의 부호화 심볼들로 이루어진 수신신호 r(t)(1600)는 디멀티플랙서(1602)에서 상위 32개의 심볼들과 하위 8개의 심볼들로 분리된다. 상기 디멀티플랙서(1602)에서 분리된 상기 상위 32개의 심볼들은 왈시 상관도 계산기(1606)에 입력된다. 여기서, 상기 수신신호 r(t)(1600)는 도 13과 같이 구성되는 채널 부호화기에서 [32,6] 부호와 [8,2] 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

왈시 상관도 계산기(1606)는 상기 디멀티플랙서(1602)로부터의 상기 상위 32개의 심볼들을 64개의 상호 왈시부호들로 상관하여 64개의 상관값들을 합산기(1610)로 출력한다. 상기 도 8a 및 도 8b에, 상기 왈시 상관도 계산기(1606)에서 상관값을 계산할 때 사용되는 왈시부호들을 순서대로 나타내었다. 다시 말해서, 상기 왈시 상관도 계산기(1606)에서 출력되는 64개의 상관값들은 상기 도 8a 및 도 8b의 상호 왈시부호들 W1~W64를 가지고 순서대로 상관을 취한 값들이다. 상기 왈시 상관도 계산기(1606)는 상기 64개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(1602)에서 분리된 하위 8개의 심볼들은 상관도 계산기(1608)로 입력된다. [8,2] 부호 발생기(1604)는 [8,2] 부호의 부호어들 R0, R1, R2, R3을 생성하여 상기 상관도 계산기(1608)로 제공한다. 상기 4개의 부호어들 R0, R1, R2, R3은 상기 채널 부호화기에서 사용한 [8,2] 부호의 부호어들로, 상기 <표 11>의 2개의 부호어들을 선형 조합하여 만든 4개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[00000000], R1=[11000000], R2=[00111111], R3=[11111111]이다.

상기 상관도 계산기(1608)는 상기 디멀티플랙서(1602)로부터의 상기 하위 8개의 심볼들과 상기 [8,2] 부호의 부호어들인 R0, R1, R2, R3을 각각 상관하여 나온 4개의 상관값들을 반복기(1612)로 출력한다. 상기 반복기(1612)에선 순서대로 R0 내지 R3에 해당하는 상관값들을 각각 16번 반복하여, 총 64개의 상관값들을 상기 합산기(1610)에 출력한다.

상기 합산기(1610)는 상기 왈시 상관도 계산기(1606)로부터의 64개의 상관값들 각각과 상기 반복기(1612)로부터의 64개의 상관값들을 순서대로 가산하여, 64개의 가산된 상관값들을 상관도 비교기(1614)로 출력한다. 상기 상관도 비교기(1614)는 상기 합산기(1610)로부터 입력되는 64개의 상관값들을 상호 비교하여, 최대 상관값을 결정한다. 상기 최대 상관값이 결정되면, 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 [8,2] 부호의 인덱스에 근거해서, 6개의 복호된 정보 비트들(1616)을 결정하여 출력한다.

상기 복호된 정보 비트들은 상기 왈시부호의 인덱스를 결정함으로써 얻을 수 있다. 즉, 상기 최대 상관값에 대응하는 왈시부호가 W4라면, 상기 복호된 정보 비트들은 'W4에 대응하는 인덱스'로 결정된다.

예를 들어, 6개의 정보 비트들(a₀ 내지 a₅)이 '110000'이고, 상기 채널 부호화기에서는 상기 정보비트들을 "W4||R0"로 부호화하여 전송한다. 채널 복호기에서는 "W4||R0"로 부호화된 수신신호 r(t)(1600)를 디멀티플랙서(1602)를 통해 "W4" 관련 부분과 "R0" 관련 부분으로 분리한다. 이후, 상위 32개의 심볼들인 "W4" 관련 부분을 상기 64개의 상호 왈시부호들과 상관하여 총 64개의 상관값들을 얻는다. 아울러, 상기 하위 8개의 심볼들인 "R0" 관련 부분을 상기 [8,2] 부호의 모든 부호어들과 상관하여 4개의 상관값들을 계산한다. 이후, 상기 4개의 상관값들을 반복기(1612)에 의해 반복시켜 64개의 상관값들을 출력한다. 다음으로, 상기 64개의 상관값들을, 왈시부호들에 의해 상관된 64개의 상관값들과 미리 정해진 규칙에 의해 합산하여 64개의 가산된 상관값들을 계산하고, 상기 64개의 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스와 [8,2] 부호의 인덱스에 의해서, 수신신호 r(t)(1600)가 W4, R0에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(1600)가 W4, R0에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 W4에 대응하는 인덱스 '110000'을 복호된 정보 비트들로서 출력한다.

<[40,5] 복호>

도 17은 본 발명의 바람직한 실시예에 따른 [40,5] 복호화 장치의 구성을 도시하고 있다. 상기 도 17의 복호화 장치는 도 3의 채널 복호기(314)의 일 예로서, 상술한 도 14의 부호화 장치에 대응하여, 40개의 부호화 심볼들로부터 5비트의 스케줄링 정보를 복원한다.

도 17을 참조하면, 40개의 부호화 심볼들로 이루어진 수신신호 r(t)(1700)는 디멀티플랙서(1702)에서 상위 32개의 심볼들과 하위 8개의 심볼들로 분리된다. 상기 디멀티플랙서(1702)에서 분리된 상기 상위 32개의 심볼들은 왈시 상관도 계산기(1706)에 입력된다. 여기서, 상기 수신신호 r(t)(1700)는 도 14와 같이 구성되는 채널 부호화기에서 [32,5] 부호와 [8,2] 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

왈시 상관도 계산기(1706)는 상기 디멀티플랙서(1702)로부터의 상기 상위 32개의 심볼들을 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 합산기(1710)으로 출력한다.상기 64개의 상호 왈시부호들은 길이가 32인 다섯 개의 기저 왈시부호들과 all-one 시퀀스의 조합에 의해 생성될 수 있는 모든 왈시부호들을 의미하는 것으로서, 도 18은 상기 왈시 상관도 계산기(1706)에서 상관값을 계산할 때 사용되는 왈시부호들을 순서대로 나타낸 것이다. 도시한 바와 같이, 상기 왈시 상관도 계산기(1706)에서 출력되는 32개의 상관값들은 도 18에 도시한상호 왈시부호 W1~W32를 가지고 순서대로 상관을 취한값들이다. 도 18을 참조하면, W2, W3, W5, W9, W17은 기저 왈시부호들이다. 상기 기저 왈시부호들을 선형 조합하면 32개의 왈시부호들을 생성할 수 있다. 상기 왈시 상관도 계산기(1706)은 상기 32개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(1702)에서 분리된 상기 하위 8개의 심볼들은 상관도 계산기(1708)로 입력된다. [8,2] 부호 발생기(1704)는 [8,2] 부호의 부호어들 R0, R1, R2, R3을 생성하여 상기 상관도 계산기(1708)로 출력한다. 상기 4개의 부호어들 R0, R1, R2, R3은 상기 채널 부호화기에서 사용한 [8,2]부호의 부호어들로, 상기 <표 11>의 2개의 부호어들을 선형 조합하여 만든 4개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[00000000], R1=[11000000], R2=[00111111], R3=[11111111]이다.

상기 상관도 계산기(1708)는 상기 디멀티플랙서(1702)으로부터 상기 하위 8개의 심볼들과 상기 [8,2] 부호의 부호어들인 R0, R1, R2, R3을 각각 상관하여 얻은 4개의 상관값들을 반복기(1712)로 출력한다. 상기 반복기(1712)에선 순서대로 R0 내지 R3에 해당하는 상관값들를 각각 8번 반복함으로써, 총 32개의 상관값들을 상기 합산기(1710)에 출력한다.

상기 합산기(1710)는 상기 왈시 상관도 계산기(1706)으로부터의 32개의 상관값들 각각과 상기 반복기(1712)로부터의 32개의 상관값들을 순서대로 가산하여, 32개의 가산된 상관값들을 상관도 비교기(1714)로 출력한다. 상기 상관도 비교기(1714)는 상기 합산기(1710)로부터 입력되는 32개의 상관값들을 상호 비교하여 최대 상관값을 결정한다. 상기 최대 상관값이 결정되면 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 [8,2] 부호의 인덱스에 근거해서, 상기 5개의 복호된 정보 비트들을 결정하여 출력한다.

예를 들어, 5개의 정보 비트들(a₀ 내지 a₄)이 '11000'이고, 상기 채널 부호화기에서는 상기 정보비트들을 "W4||R0"로 부호화하여 전송한다. 채널 복호기에서는 "W4||R0"로 부호화된 수신신호 r(t)(1700)를 디멀티플랙서(1702)를 통해 "W4" 관련 부분과 "R0" 관련 부분으로 분리한다. 이후, 상위 32개의 심볼들인 "W4" 관련 부분을 상기 32개의 상호 왈시부호들과 상관하여 총 32개의 상관값들을 얻는다. 아울러, 상기 하위 8개의 심볼들인 "R0" 관련 부분을 상기 [8,2] 부호의 모든 부호어들과 상관하여 4개의 상관값들로 계산하고, 상기 4개의 상관값들을 반복기(1712)에 의해 반복시켜서 32개의 상관값들을 출력한다. 다음으로, 상기 32개의 상관값들을, 상기 왈시부호들과 상관하여 얻어진 32개의 상관값들과 미리 정해진 규칙에 의해 합산하여 32개의 가산된 상관값들을 계산하고, 상기 32개의 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스와 [8,2] 부호의 인덱스에 의해서, 수신신호 r(t)(1700)가 W4, R0에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(1700)가 W4, R0에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 W4에 대응하는 인덱스 '11000'을 복호된 정보 비트들로서 출력하게 된다.

앞서 설명한 [20,5] CQI 부호, [32,10] 부호, [32,9] 부호, [32,8] 부호에 대한 복호화 장치의 구성은 3GPP TS 25.212의 CQI 또는 TFCI 복호화 방식을 활용하므로 별도 설명은 생략하도록 한다.

하기에서는 스케줄링 정보를 코딩하기 위한 부호들을 설명할 것이나 하기에서 설명된 부호들은 상기에서 언급된 제어정보에도 동일하게 적용될 수 있다. 먼저 스케줄링 정보를 부호화하기 위한 부호로써 스케쥴링 정보의 모든 비트들에 대해 동일한 오류정정 능력을 부여할 수 있는 2가지의 균등 보호(equal protection) 부호들을 설명한다.

<[20,7] 균등 보호 부호>

최소거리가 8인 최적의 [20,7] 부호를 설계하는 방법은 다음과 같다.

하기 <표 22>은 [16,7,6] 부호의 기저들을 나타낸 것으로서, 길이 16인 7개의 기저들을 포함하고, 상기 기저들의 최소 거리는 6이다. 즉, 상기 [16,7,6] 부호는 7개의 심볼들로 이루어진 16개의 열들로 이루어진다. 상기 [16,7,6] 부호에 [4,2] 일차 리드뮬러 부호를 연접시키는 방법으로 최소거리를 8로 높일 수 있다. 하기 <표 23>는 상기 [4,2] 일차 리드뮬러 부호의 기저들을 나타낸 것이다. 하기 <표 24>은 상기와 같은 방법으로 설계할 수 있는 [20,7] 부호이며, 8의 최소거리를 갖는 최적 부호(optimum code)이다.

<[20,6] 균등 보호 부호>

최소거리가 8인 최적의 [20,6] 부호를 설계하는 방법은 다음과 같다.

상기 <표 22>의 [16,7] 부호에서 첫번째 기저인 0110001111110101을 제거하여 [16,6] 부호를 만들고, <표 23>의 [4,2] 일차 리드뮬러 부호에서 첫번째 기저인 0011을 제거함으로써 [4,1] 부호를 만든 후에, 상기 [16,6] 부호와 상기 [4,1] 부호를 연접시키는 방법으로 [20,6] 부호를 만들 수 있다. 하기 <표 25>와 <표 26>는 각각 상기와 같은 방법으로 만든 [16,6] 부호와 [4,1] 부호의 기저들을 표현한 것이다. 마찬가지로 하기 <표 27>은 상기와 같은 방법으로 설계한 [20,6] 부호로서, 이는 8의 최소거리를 갖는 최적 부호(optimum code)가 된다.

상기 오류정정부호들 [20,7] 부호와 [20,6] 부호를 사용하는 경우, 수신장치에서는 IFHT을 이용하는 상관기를 사용함으로써 복호시 계산량을 줄일 수 있다.

다음으로, 상위 비트에 더 큰 오류정정능력을 부여할 수 있는 불균등 보호(unequal protection) 부호들로써, 7비트 또는 6비트의 스케줄링 정보를 부호화하기 위한 [20,7] 부호와 [20,6] 부호를 설명하기로 한다.

<[20,7] 불균등 보호 부호>

최소거리가 6인 [20,7] 부호를 설계하는 방법은 다음과 같다.

하기 <표 28>은 [16,7,6] 부호의 기저들로서, 길이 16인 7개의 기저들을 나타낸 것이다. 상기 기저들의 최소거리는 6이다. 상기 [16,7,6] 부호에 하기 <표 29a>와 같은 [4,2] 부호를 연접시키는 방법으로, 상기 스케줄링 정보의 최상위 비트인 상위 7번째 비트와 차상위 비트인 6번째 비트에 더 큰 오류 정정 능력을 부여할 수 있다. 하기 <표 29a>은 상기 [4,2] 부호의 기저들을 나타낸 것이다. 하기 <표 30>는 상기와 같은 방법으로 설계할 수 있는 [20,7] 부호이며, 6의 최소거리를 갖는다. 하기 <표 29a>의 기저들은, 상기 스케줄링 정보의 상위 7번째 비트에 75%(= 3 비트 리피티션 / 추가 4비트 * 100), 상위 6번째 비트에 25%(= 1 비트 리피티션 / 추가 4 비트 * 100)의 추가적인 오류정정능력을 부여한 예이다. 따라서 더 큰 오류정정 능력을 부가하고 싶은 비트 수에 따라, 그리고 각 비트별로 추가하고자 하는 오류정정 능력에 따라 상기 <표 29a>은 변형될 수 있다.

상기 [20,7] 부호를 만들기 위해 [16,7,6] 부호에 연접하게 되는 부호는 오류 정정능력을 가중하고자 하는 비트수 M에 따라서 [4,M]부호를 사용한다.

예를 들어, 하기 <표 29b>는 상기 스케줄링 정보의 상위 7번째 비트에 50%(= 2 비트 리피티션 / 추가 4비트 * 100), 상위 6번째 비트에 50%(= 2 비트 리피티션 / 추가 4 비트 * 100)의 추가적인 오류정정능력을 부여한 기저들이고, 하기 <표 29c>는 상기 스케줄링 정보의 상위 7번째 비트에 100%(= 4 비트 리피티션 / 추가 4비트 * 100) 추가적인 오류정정능력을 부여한 기저들이고, 하기 <표 29d>는 상기 스케줄링 정보의 상위 7번째 비트에 50%(= 2 비트 리피티션 / 추가 4비트 * 100), 상위 6번째 비트에 25%(= 1 비트 리피티션 / 추가 4 비트 * 100), 상위 5번째 비트에 25%(= 1 비트 리피티션 / 추가 4 비트 * 100)의 추가적인 오류정정능력을 부여한 기저들이다.

따라서 상기 <표 28>과 상기 <표 29b> 내지 <표 29d> 각각을 연접시킴으로써 상기 오류정정능력을 가중하고자 하는 비트수에 따라 비트별로 더 큰 오류 정정 능력을 부여하는 각각의 [20,7] 부호를 생성할 수 있다.

<[20,6] 불균등 보호 부호>

최소거리가 6인 [20,6] 부호를 설계하는 방법은 다음과 같다.

상기 <표 28>의 [16,7] 부호에서 첫번째 기저인 1111110001010110을 제거하여 [16,6] 부호를 만든 후, 상기 [16,6] 부호와 상기 <표 29a>의 [4,2] 부호를 연접시키는 방법으로 [20,6] 부호를 만들 수 있다. 상기와 같은 방법으로 스케줄링 정보의 최상위 비트인 상위 6번째 비트와 차상위 비트인 상위 5번째 비트에 더 큰 오류 정정 능력을 부여할 수 있다. 하기 <표 31> 은 상기 [16,6] 부호의 기저들을 표현한 것이다. 이때 상기 [16,6] 부호와 연접하게 되는 <표 29a>의 [4,2] 부호는 상기 스케줄링 정보의 상위 6번째 비트에 75%(= 3 비트 리피티션 / 추가 4비트 * 100), 상위 5번째 비트에 25%(= 1 비트 리피티션 / 추가 4 비트 * 100)의 추가적인 오류정정능력을 부여하게 된다. 하기 <표 32>는 상기 [16,6] 부호와 상기 [4,2] 부호을 연접하여 설계할 수 있는 [20,6] 부호이며, 6의 최소거리를 갖는다.

한편 더 큰 오류정정 능력을 부가하고 싶은 비트 수에 따라, 그리고 각 비트별로 추가하고자 하는 오류정정 능력에 따라 상기 [20,6] 부호를 다르게 설계할 수 있다. 상기 [20,6] 부호를 만들기 위해 [16,6] 부호에 연접하게 되는 부호는 오류 정정능력을 가중하고자 하는 비트수 M에 따라서 [4,M]부호를 사용한다.

예를 들어, 상기 <표 29b>는 상기 스케줄링 정보의 상위 6번째 비트에 50%(= 2 비트 리피티션 / 추가 4비트 * 100), 상위 5번째 비트에 50%(= 2 비트 리피티션 / 추가 4 비트 * 100)의 추가적인 오류정정능력을 부여한 기저들이고, 상기 <표 29c>의 기저는 상기 스케줄링 정보의 상위 6번째 비트에 100%(= 4 비트 리피티션 / 추가 4비트 * 100) 추가적인 오류정정능력을 부여한 기저들이고, 상기 <표 29d>의 기저는 상기 스케줄링 정보의 상위 6번째 비트에 50%(= 2 비트 리피티션 / 추가 4비트 * 100), 상위 5번째 비트에 25%(= 1 비트 리피티션 / 추가 4 비트 * 100), 상위 4번째 비트에 25%(= 1 비트 리피티션 / 추가 4 비트 * 100)의 추가적인 오류정정능력을 부여한 기저들이다.

따라서 상기 <표 31>과 상기 <표 29b> 내지 <표 29d> 각각을 연접시킴으로써 상기 오류정정능력을 가중하고자 하는 비트수에 따라 비트별로 더 큰 오류 정정 능력을 부여하는 각각의 [20,6] 부호를 생성할 수 있다.

선형 오류정정 부호의 특성에 의하여, 상기 선형 오류정정 부호의 기저들을 열 치환한(즉, column 끼리 위치를 섞어준) 기저들도, 열치환 하지 않은 기저들과 동일한 부호로서 동작하게 된다. 따라서 상기 [20,7] 부호의 기저들을 나타내는 상기 <표 24>, 상기 [20,6] 부호의 기저들을 나타내는 상기 <표 27>, 상기 [20,7] 부호의 기저들을 나타내는 상기 <표 30>, 상기 [20,6] 부호의 기저들을 나타내는 상기 <표 32>에서 각각의 기저들을 열치환한 기저들도, 원래의 기저들과 동일한 부호로서 동작하게 된다. 또한 상기 <표 29b> 내지 <표 29d>와 상기 [16,7] 부호의 기저들을 나타내는 <표 28>을 연접하여 생성한 [20,7] 부호의 기저들과, 상기 <표 29b> 내지 <표 29d>와 상기 [16,6] 부호의 기저들을 나타내는 상기 <표 31>을 연접하여 생성한 [20,6] 부호의 기저들을 열치환한 기저들도, 원래의 기저들과 동일한 부호로서 동작하게 된다.

일 예로서, 상기 <표 28>의 [16,7] 부호와 <표 31>의 [16,6] 부호에서 각각 열 여섯번째 열을 첫번째 열로 열 치환하고, 원래의 첫번째 열부터 열 다섯번째 열까지를 하나씩 뒤로 쉬프트한 후의, 열 치환된 [16,7] 부호와 열 치환된 [16,6] 부호를 각각 <표 33>과 <표 34>에 나타내었다. 그러면 상기와 같이 열 치환된 [16,7] 부호의 3번째 부호어~7번째 부호어들은 길이가 16인 상호 왈시부호의 기저부호어임을 <표 33>에서 쉽게 알 수 있다. 마찬가지로 상기와 같이 열 치환된 [16,6] 부호의 2번째 부호어~6번째 부호어들은 길이가 16인 상호 왈시 부호의 기저부호어임을 <표 34>에서 쉽게 알 수 있다.

따라서 상기 열 치환된 부호들을 사용하는 경우, 수신기에서는 20개의 부호화된 심볼들 중 열 여섯 번째 심볼을 첫 번째 심볼로 이동시키고, 원래의 첫 번째 심볼부터 열 다섯 번째 심볼까지는 하나씩 뒤로 시프트하면, IFHT을 이용하는 상관기를 사용함으로써 복호 시 계산량을 줄일 수 있다. 상기와 같이 부호화된 심볼들의 위치를 치환하여 복호를 하는 구조는 도 26과 도 27에서 자세히 설명하도록 한다.

<[20,7] 균등 보호 부호화>

도 19는 본 발명의 바람직한 실시예에 따른 [20,7] 부호화 장치의 구성을 도시하고 있다. 상기 도 19의 부호화 장치는 도 2의 채널 부호화기(218 혹은 219)의 일 예로 7비트의 제어 정보를 [20,7] 균등 보호 부호를 이용하여 20개의 부호화 심볼들로 변환한다. 상기 [20,7] 균등 보호 부호의 기저들은 상기 <표 24>에 제시된 바와 같다.

상기 도 19를 참조하면, 7비트의 제어 정보 a₀~a₆이 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅, a₆은 대응하는 제1 승산기들(1904, 1906, 1908, 1910, 1912, 1914, 1916)로 각각 입력된다. 또한 정보 비트 a₀, a₁은 대응하는 제2 승산기들(1918, 1920)로 각각 입력된다. [16,7] 부호 발생기(1900)와 [4,2] 일차 리드뮬러 부호 발생기(1902)는 상기 <표 22>과 상기 <표 23>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [16,7] 부호 발생기(1900)는 상기 <표 22>의 첫 번째 열인 '0010000'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(1904 내지 1916)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅, a₆과 각각 곱해진 후, 제1 합산기(1922)로 입력된다. 상기 제1 합산기(1922)는 상기 입력된 7개의 값들을 modulo-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1926)로 출력한다. 이상과 같은 동작을 상기 <표 22>의 마지막 열인 '1111111'까지 반복하면, 상기 멀티플랙서(1926)로는 16개의 부호화 심볼들이 입력된다.

동시에, 상기 [4,2] 일차 리드뮬러 부호 발생기(1902)는 상기 <표 23>의 첫 번째 열인 '00'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기들(1918, 1920)에 입력되어 상기 입력된 정보비트들 a₀, a₁과 각각 곱해진 후, 제2 합산기(1924)로 입력된다. 상기 제2 합산기(1924)는 상기 입력된 2개의 값들을 모듈로-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(1926)로 출력한다. 마찬가지로 상기 <표 23>의 네 열들에 대해 상기의 과정을 반복하면, 상기 멀티플랙서(1926)로 4개의 부호화 심볼들이 입력된다.

상기 멀티플랙서(1926)는 상기 제1 합산기(1922)에서 발생된 상기 16개의 부호화 심볼들과 상기 제2 합산기(1924)에서 발생된 4개의 부호화 심볼들을 다중화해서, 20개의 부호화 심볼들로 이루어진 부호어(1928)를 발생한다.

보다 구체적으로 설명하면, 승산기(1904)는 상기 <표 22>의 1번째 기저 시퀀스와 정보비트 a₀을 곱해서 출력하고, 승산기(1906)는 2번째 기저 시퀀스와 정보비트 a₁을 곱해서 출력하며, 승산기(1908)는 3번째 기저 시퀀스와 정보비트 a₂를 곱해서 출력하고, 승산기(1910)는 4번째 기저 시퀀스와 정보비트 a₃을 곱해서 출력하며, 승산기(1912)는 5번째 기저 시퀀스와 정보비트 a₄를 곱해서 출력하고, 승산기(1914)는 6번째 기저 시퀀스와 정보비트 a₅를 곱해서 출력하며, 승산기(1916)는 7번째 기저 시퀀스와 정보비트 a₆을 곱해서 출력한다. 그러면, 제1 합산기(1922)는 상기 승산기들(1904 내지 1916)로부터의 출력들을 심볼단위로 가산하여 16개의 부호화 심볼들을 출력한다.

한편, 승산기(1918)는 상기 <표 23>의 1번째 기저 시퀀스와 정보비트 a₀을 곱해서 출력하고, 승산기(1920)는 2번째 기저 시퀀스와 정보비트 a₁을 곱해서 출력한다. 그러면, 제2 합산기(1924)는 상기 승산기들(1918 내지 1920)로부터의 출력들을 심볼단위로 가산하여 4개의 부호화 심볼들을 출력한다. 최종적으로 멀티플랙서(1926)는 상기 제1 합산기(1922)로부터의 심볼들과 상기 제2 합산기(1924)로부터의 심볼들을 연접해서 20개의 부호화 심볼들을 출력한다.

<[20,6] 균등 보호 부호화>

도 20은 본 발명의 바람직한 실시예에 따른 [20,6] 부호화 장치의 구성을 도시하고 있다. 상기 도 20의 부호화 장치는 도 2의 채널 부호화기(218 혹은 219)의 일 예로, 6비트의 제어 정보를 [20,6] 균등 보호 부호를 이용하여 20개의 부호화 심볼들로 변환한다. 상기 [20,6] 균등 보호 부호의 기저들은 상기 <표 27>에 제시된 바와 같다.

상기 도 20을 참조하면, 6비트의 제어 정보 a₀~a₅가 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅는 대응하는 제1 승산기들(2004, 2006, 2008, 2010, 2012, 2014)로 각각 입력된다. 또한 정보 비트 a₀은 대응하는 제2 승산기(2016)로 입력된다. [16,6] 부호 발생기(2000)와 [4,1] 부호 발생기(2002)는 상기 <표 25>와 상기 <표 26>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [16,6] 부호 발생기(2000)는 상기 <표 25>의 첫 번째 열인 '010000'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(2004 내지 2014)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅와 각각 곱해진 후, 합산기(2018)로 입력된다. 상기 합산기(2018)는 상기 입력된 6개의 값들을 모듈로-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(2020)로 출력한다. 이상과 같은 동작을 상기 <표 25>의 마지막 열인 '111111'까지 반복하면, 상기 멀티플랙서(2020)로 16개의 부호화 심볼들이 입력된다.

동시에, 상기 [4,1] 부호 발생기(2002)는 상기 <표 26>의 첫 번째 열인 '0'을 발생하고, 상기 발생된 비트는 순서대로 제2 승산기(2016)에 입력되어 상기 입력된 정보비트들 a₀과 곱해진 후, 부호화 심볼로서 멀티플랙서(2020)로 출력된다. 상기 <표 26>의 네 열들에 대해 상기 멀티플랙서(2020)로 4개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(2020)는 상기 합산기(2018)에서 발생된 상기 16개의 부호화 심볼들과 상기 제2 승산기(2016)에서 발생된 4개의 부호화 심볼들을 다중화해서, 20개의 부호화 심볼들로 이루어진 부호어(2022)를 발생한다.

보다 구체적으로 설명하면, 승산기(2004)는 상기 <표 25>의 1번째 기저 시퀀스와 정보비트 a₀을 곱해서 출력하고, 승산기(2006)는 2번째 기저 시퀀스와 정보비트 a₁을 곱해서 출력하며, 승산기(2008)는 3번째 기저 시퀀스와 정보비트 a₂를 곱해서 출력하고, 승산기(2010)는 4번째 기저 시퀀스와 정보비트 a₃을 곱해서 출력하며, 승산기(2012)는 5번째 기저 시퀀스와 정보비트 a₄를 곱해서 출력하고, 승산기(2014)는 6번째 기저 시퀀스와 정보비트 a₅를 곱해서 출력한다. 그러면, 합산기(2018)는 상기 제1 승산기들(2004 내지 2014)로부터의 출력들을 심볼단위로 가산하여 16개의 부호화 심볼들을 출력한다.

한편, 제2 승산기(2016)는 상기 <표 26>의 1번째 기저 시퀀스와 정보비트 a₀을 곱해서 4개의 부호화 심볼들을 출력한다. 그리고 멀티플랙서(2020)는 상기 합산기(2018)로부터의 심볼들과 상기 제2 승산기(2016)로부터의 심볼들을 연접해서 20개의 부호화 심볼들을 출력한다.

<[20,7] 불균등 보호 부호화>

도 21은 본 발명의 바람직한 실시예에 따른 [20,7] 부호화 장치의 구성을 도시하고 있다. 상기 도 21의 부호화 장치는 도 2의 채널 부호화기(218 혹은 219)의 일 예로 상기 제어 정보 7비트를 [20,7] 불균등 보호 부호를 이용하여 20개의 부호화 심볼들로 변환한다. [20,7] 불균등 보호 부호의 기저들은 상기 <표 30>에 제시된 바와 같다.

상기 도 21을 참조하면, 7비트의 제어 정보 a₀~a₆이 부호화기에 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅, a₆은 대응하는 제1 승산기들(2104, 2106, 2108, 2110, 2112, 2114, 2116)로 각각 입력된다. 또한 정보 비트 a₅, a₆은 대응하는 제2 승산기들(2118, 2120)로 각각 입력된다. [16,7] 부호 발생기(2100)와 [4,2] 부호 발생기(2102)는 상기 <표 28>과 상기 <표 29a>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [16,7] 부호 발생기(2100)는 상기 <표 28>의 첫 번째 열인 '1110001'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(2104 내지 2116)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅, a₆과 각각 곱해진 후, 제1 합산기(2122)로 입력된다. 상기 제1 합산기(2122)는 상기 입력된 7개의 값들을 모듈로-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(2126)로 출력한다. 이상과 같은 동작을 상기 <표 28>의 모든 열들에 대해 반복하면, 상기 멀티플랙서(2126)로 16개의 부호화 심볼들이 입력된다.

동시에, 상기 [4,2] 부호 발생기(2102)는 상기 <표 29a>의 첫 번째 열인 '01'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기들(2118, 2120)에 입력되어 상기 입력된 정보비트들 a₅, a₆과 각각 곱해진 후, 제2 합산기(2124)로 입력된다. 상기 제2 합산기(2124)는 상기 입력된 2개의 값들을 모듈로-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(2126)로 출력한다. 결과적으로 상기 <표 29a>의 네 열들에 대해 상기의 과정을 반복하면, 상기 멀티플랙서(2126)로 4개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(2126)는 상기 제1 합산기(2122)에서 발생된 상기 16개의 부호화 심볼들과 상기 제2 합산기(2124)에서 발생된 4개의 부호화 심볼들을 다중화해서, 20개의 부호화 심볼들로 이루어진 부호어(2128)를 발생한다.

<[20,6] 불균등 보호 부호화>

도 22는 본 발명의 바람직한 실시예에 따른 [20,6] 부호화 장치의 구성을 도시하고 있다. 상기 도 22의 부호화 장치는 도 2의 채널 부호화기(218 혹은 219)의 일 예로, 상기 제어 정보 6비트를 [20,6] 불균등 보호 부호를 이용하여 20개의 부호화 심볼들로 변환한다. 상기 [20,6] 불균등 보호 부호의 기저들은 상기 <표 32>에 제시된 바와 같다.

상기 도 22를 참조하면, 6비트의 제어 정보 a₀~a₅가 입력되면, 각각의 정보 비트 a₀, a₁, a₂, a₃, a₄, a₅는 대응하는 제1 승산기들(2204, 2206, 2208, 2210, 2212, 2214)로 각각 입력된다. 또한 정보 비트 a₄, a₅는 대응하는 제2 승산기들(2216, 2218)로 각각 입력된다. [16,6] 부호 발생기(2200)와 [4,2] 부호 발생기(2202)는 상기 <표 31>와 상기 <표 29a>의 기저 시퀀스들을 각각 발생시킨다.

구체적으로, 상기 [16,6] 부호 발생기(2200)는 상기 <표 31>의 첫 번째 열인 '110001'을 병렬로 발생하고, 상기 발생된 비트들은 순서대로 제1 승산기들(2204 내지 2214)에 입력되어 상기 입력된 정보비트들 a₀, a₁, a₂, a₃, a₄, a₅와 각각 곱해진 후, 제1 합산기(2220)로 입력된다. 상기 제1 합산기(2220)는 상기 입력된 6개의 값들을 모듈로-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(2224)로 출력한다. 이와 같은 동작을 상기 <표 31>의 모든 열들에 대해 반복하면, 상기 멀티플랙서(2224)로 16개의 부호화 심볼들이 입력된다.

동시에, 상기 [4,2] 부호 발생기(2202)는 상기 <표 29a>의 첫 번째 열인 '01'을 발생하고, 상기 발생된 비트들은 순서대로 제2 승산기들(2216, 2218)에 입력되어 상기 입력된 정보비트들 a₄, a₅와 각각 곱해진 후, 제2 합산기(2222)로 입력된다. 상기 제2 합산기(2222)는 상기 입력된 2개의 값들을 모듈로-2로 가산하여 생성한 부호화 심볼을 멀티플랙서(2224)로 출력한다. 이와 같이 상기 <표 29a>의 모든 열들에 대해 상기의 동작을 반복하면, 상기 멀티플랙서(2224)로 4개의 부호화 심볼들이 입력된다.

이후, 상기 멀티플랙서(2224)는 상기 제1 합산기(2220)에서 발생된 상기 16개의 부호화 심볼들과 상기 제2 합산기(2222)에서 발생된 4개의 부호화 심볼들을 다중화해서, 20개의 부호화 심볼들로 이루어진 부호어(2226)를 발생한다.

<[20,7] 균등 보호 부호의 복호>

도 23은 본 발명의 바람직한 실시예에 따른 복호화 장치의 구성을 도시하고 있다. 상기 도 23의 복호화 장치는 도 3의 채널 복호기(316 혹은 314)의 일 예로서, 상술한 도 19의 부호화 장치에 대응하여, 20개의 부호화 심볼들로부터 7비트의 제어 정보를 복원한다.

도 23을 참조하면, 20개의 부호화 심볼들로 이루어진 수신신호 r(t)(2300)은 디멀티플랙서(2302)에서 상위 16개의 심볼들과 하위 4개의 심볼들로 분리된다. 상기 상위 16개의 심볼들은 3개의 가산기들(2306, 2308, 2310)과 제1 왈시 상관도 계산기(2314)에 입력된다. 여기서, 상기 수신신호 r(t)(2300)은 도 19와 같이 구성되는 채널 부호화기에서 [16,7] 부호와 [4,2] 일차 리드뮬러 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(2304)는 상기 채널 부호화기에서 사용한 [16,7] 부호에 따른 3개의 마스크시퀀스들 M1, M2, M3을 생성하여 상기 가산기들(2306 내지 2310)로 출력한다. 상기 3개의 마스크시퀀스들 M1, M2, M3은 <표 22>에서 1번째~2번째 부호어를 순서대로 선형 조합하여 만든 4개의 부호어들 중에 올-제로(all-zero) 시퀀스를 제외한 3개의 시퀀스들을 순서대로 나열한 것이다. 즉, M1="0110001111110101", M2="0111111000101011", M3="0001110111011110"이다.

상기 제1 가산기(2306)은 상기 디멀티플랙서(2302)로부터의 상기 상위 16개의 심볼들과 상기 마스크 발생기(2304)로부터의 마스크시퀀스 M1을 모듈로-2로 가산하여 제2 왈시 상관도 계산기(2316)로 출력한다. 상기 제2 가산기(2308)은 상기 상위 16개의 심볼들과 상기 마스크 발생기(2304)로부터의 마스크시퀀스 M2를 모듈로-2로 가산하여 제3 왈시 상관도 계산기(2318)로 출력한다. 상기 제3 가산기(2310)은 상기 상위 16개의 심볼들과 상기 마스크 발생기(2304)로부터의 마스크시퀀스 M3를 모듈로-2로 가산하여 제4 왈시 상관도 계산기(2320)로 출력한다. 상기 가산기들(2306 내지 2310)은 마스크시퀀스들의 개수만큼 구비되며, 상기 가산기들(2306 내지 2310) 각각은 상기 상위 16개의 심볼들과 해당 마스크시퀀스를 모듈로-2로 가산하여 역마스크된 심볼들을 생성한 후, 대응되는 왈시 상관도 계산기들(2316 내지 2320)으로 출력한다.

상기 제어 정보 중 상위 16개의 심볼들이 기저 마스크시퀀스들의 조합에 의해 부호화되었다면 상기 가산기들(2306 내지 2310)로부터의 출력들 중 어느 하나는 마스크시퀀스가 제거된 신호일 것이다. 예를 들어, 정보 비트들이 마스크 시퀀스 M2를 사용하여 부호화되었다면, M2와 상기 상위 16개 심볼들을 가산하는 제2 가산기(2308)의 출력이 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 소정 왈시부호에 의해서 확산된 신호라 할 수 있다.

제1 왈시 상관도 계산기(2314)는 상기 디멀티플랙서(2302)로부터의 상기 상위 16개의 심볼들을 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제1 합산기(2330)으로 출력한다. 제2 왈시 상관도 계산기(2316)은 상기 제1 가산기(2306)로부터의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제2 합산기(2332)로 출력한다. 제3 왈시 상관도 계산기(2318)은 상기 제2 가산기(2308)로부터의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제3 합산기(2334)로 출력한다. 제4 왈시 상관도 계산기(2320)은 상기 제3 가산기(2310)로부터의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제4 합산기(2336)로 출력한다.

이와 같이, 상기 왈시 상관도 계산기들(2314 내지 2320) 각각은 입력되는 16개의 심볼들을 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을, 대응되는 합산기들(2330 내지 2336)로 출력한다. 상기 32개의 상호 왈시부호들은 길이가 16인 네 개의 기저 왈시부호들과 올-원(all-one) 시퀀스의 조합에 의해 생성될 수 있는 모든 왈시부호들을 말한다. 도 24에 상기 왈시 상관도 계산기들(2314 내지 2320)에서 상관값을 계산할 때 사용되는 왈시부호들을 나타내었다.

도 24에서 W2, W3, W5, W9는 기저 왈시부호들이고, 여기서 W17은 올-원 시퀀스이다. 상기 기저 왈시부호들과 상기 올-원 시퀀스를 선형 조합하면 도 24의 32개의 왈시부호들을 생성할 수 있다. 상기 왈시 상관도 계산기들(2314 내지 2320)은 상기 32개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(2302)에서 분리된 상기 하위 4개의 심볼들은 상관도 계산기들(2322, 2324, 2326, 2328)로 입력된다. [4,2] 일차 리드뮬러 부호 발생기(2312)는 일차 리드뮬러 부호의 부호어들 R0, R1, R2, R3을 생성하여 상기 상관도 계산기(2322 내지 2328)로 출력한다. 상기 4개의 부호어들 R0, R1, R2, R3은 상기 채널 부호화기에서 사용한 [4,2] 일차 리드뮬러 부호의 부호어들로, <표 23>의 2개의 부호어들을 선형 조합하여 만든 4개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[0000], R1=[0011], R2=[0101], R3=[0110]이다.

제1 상관도 계산기(2322)는 상기 디멀티플랙서(2302)로부터의 상기 하위 4개의 심볼들과 상기 일차 리드뮬러 부호 R0의 상관값을 계산하여 상기 제1 합산기(2330)로 출력한다. 제2 상관도 계산기(2324)는 상기 하위 4개의 심볼들과 상기 일차 리드뮬러 부호 R1의 상관값을 계산하여 상기 제2 합산기(2332)로 출력한다. 제3 상관도 계산기(2326)은 상기 하위 4개의 심볼들과 상기 일차 리드뮬러 부호 R2의 상관값을 계산하여 상기 제3 합산기(2334)로 출력한다. 제4 상관도 계산기(2328)은 상기 하위 4개의 심볼들과 상기 일차 리드뮬러 부호 R3의 상관값을 계산하여 상기 제4 합산기(2336)로 출력한다. 이와 같이, 상기 상관도 계산기들(2322 내지 2328)은 [4,2] 일차 리드뮬러 부호의 부호어 개수만큼 구비되며, 상기 상관도 계산기들(2322 내지 2328) 각각은 입력되는 상기 하위 4개의 심볼들과 상기 일차 리드뮬러 부호의 해당 부호어를 상관하여 그 상관값을 대응되는 합산기로 출력한다. 한편, 상기 상관도 계산기들(2322 내지 2328)은 상기 일차 리드뮬러 부호 R0, R1, R2, R3과의 빠른 상관도 계산을 위하여 IFHT를 사용할 수 있다.

상기 제1 합산기(2330)은 상기 제1 왈시 상관도 계산기(2314)로부터의 32개의 상관값들 각각과 상기 제1 상관도 계산기(2322)로부터의 상관값을 가산하여 32개의 가산된 상관값들을 상관도 비교기(2338)로 출력한다. 상기 제2 합산기(2332)는 상기 제2 왈시 상관도 계산기(2316)로부터의 32개의 상관값들 각각과 상기 제2 상관도 계산기(2324)로부터의 상관값을 가산하여 32개의 가산된 상관값들을 상기 상관도 비교기(2338)로 출력한다. 상기 제3 합산기(2334)은 상기 제3 왈시 상관도 계산기(2318)로부터의 32개의 상관값들 각각과 상기 제3 상관도 계산기(2326)로부터의 상관값을 합산하여 32개의 가산된 상관값들을 상기 상관도 비교기(2338)로 출력한다. 상기 제4 합산기(2336)은 상기 제4 왈시 상관도 계산기(2320)로부터의 32개의 상관값들 각각과 상기 제4 상관도 계산기(2328)로부터의 상관값을 합산하여 32개의 가산된 상관값들을 상기 상관도 비교기(2338)로 출력한다. 이와 같이, 상기 합산기들(2330 내지 2336)에서 발생되는 총 128개의 상관값들은 상기 상관도 비교기(2338)로 입력된다.

상기 상관도 비교기(2338)은 상기 합산기들(2330 내지 2336)로부터 입력되는 128개의 상관값들을 상호 비교하여 최대의 상관값을 결정한다. 상기 최대의 상관값이 결정되면, 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 마스크시퀀스의 인덱스, 그리고 [4,2] 일차 리드뮬러 부호의 인덱스에 근거해서, 7개의 복호된 정보 비트들(2340)을 결정하여 출력한다.

상기 복호된 정보 비트들은 상기 왈시부호의 인덱스와 마스크시퀀스의 인덱스를 결합함으로써 얻을 수 있다. 즉, 상기 최대 상관값에 대응하는 마스크시퀀스가 M2이고, 상기 최대 상관값에 대응하는 왈시부호가 W4라 가정하면, 상기 복호된 정보 비트들은 "(M2에 대응하는 인덱스)||(W4에 대응하는 인덱스)"로 결정된다. 상기의 "||"는 연접을 나타내는 기호이다.

예를 들어, 7개의 정보 비트들(a₀ 내지 a₆)이 '0100011'이고, 상기 채널 부호화기에서는 상기 정보비트들을 "M2◎W4||R2"로 부호화하여 전송한다. 여기서 ◎는 모듈로-2 가산을 의미한다. 이는 전술된 부호화에 따른 동작에서 이미 설명하였다. 채널 복호기에서는 "M2◎W4||R2"로 부호화된 수신신호 r(t)(2300)을 디멀티플랙서(2302)를 통해 "M2◎W4" 관련 부분과 "R2" 관련 부분으로 분리한다. 이후, 상위 16개의 심볼들인 "M2◎W4" 관련 부분을 상기한 모든 마스크시퀀스들과 modulo-2로 가산하고, 각각의 가산된 값들을 상기 32개의 상호 왈시부호들과 상관하여 총 128개의 상관값들을 얻는다.

아울러, 채널 복호기에서는 상기 하위 4개의 심볼들인 "R2" 관련 부분을 상기 [4,2] 일차 리드뮬러 부호의 모든 부호어들과 상관하여 4개의 상관값들을 계산한다. 이후, 상기 4개의 상관값들과 상기 128개의 상관값들을 미리 정해진 규칙에 의해 합산하여 128개의 가산된 상관값들을 계산하고, 상기 128개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스, 마스크시퀀스 인덱스 그리고 [4,2] 일차 리드뮬러 부호의 인덱스에 의해서 상기 수신신호 r(t)(2300)이 M2, W4, R2에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(2300)이 M2, W4, R2에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 M2에 대응하는 인덱스 '01'과 W4에 대응하는 인덱스 '00011'을 붙여서 '0100011'을 복호된 정보 비트들로서 출력하게 된다.

상기한 바와 같이, [16,7] 부호에 대한 복호 결과와 [4,2] 일차 리드뮬러 부호에 대한 복호 결과를 합산해서 정보비트열을 결정하는 이유는, 최소거리 '8'을 만족시켜 정확한 복호결과를 얻기 위해서이다. 채널 상황이 좋을 경우, 상기 [16,7] 부호에 대한 복호만으로 정보비트열을 획득할 수 있으나, 상기 [16,7] 부호의 최소 거리는 6이기 때문에 채널상황이 좋지 않을 경우 정확한 복호결과를 획득할 수 없다. 따라서, [16,7] 부호에 대한 복호와 [4,2] 일차 리드뮬러 부호에 대한 복호를 병행하고, 그 복호결과들을 결합해서 정보비트열을 결정한다.

<[20,6] 균등 보호 부호의 복호>

도 25는 본 발명의 바람직한 실시예에 따른 [20,6] 복호화 장치의 구성을 도시하고 있다. 상기 도 25의 복호화 장치는 도 3의 채널 복호기(316 혹은 314)의 일 예로서, 상술한 도 20의 부호화 장치에 대응하여, 20개의 부호화 심볼들로부터 제어 정보 6비트를 복원한다.

도 25를 참조하면, 20개의 부호화 심볼들로 이루어진 수신신호 r(t)(2500)은 디멀티플랙서(2502)에서 상위 16개의 심볼들과 하위 4개의 심볼들로 분리된다. 상기 상위 16개의 심볼들은 가산기(2506)과 제1 왈시 상관도 계산기(2514)에 입력된다. 여기서, 상기 수신신호 r(t)(2500)은 송도 20과 같이 구성되는 채널 부호화기에서 [16,6] 부호와 [4,1] 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(2504)는 상기 채널 부호화기에서 사용한 [16,6] 부호에 따른 1개의 마스크시퀀스 M1을 생성하여 상기 가산기(2506)로 출력한다. 상기 마스크시퀀스 M1은 <표 25>의 1번째 부호어이다. 즉, M1="0111111000101011"이다.

상기 가산기(2506)는 상기 디멀티플랙서(2502)로부터의 상기 상위 16개의 심볼들과 상기 마스크 발생기(2504)로부터의 마스크시퀀스 M1을 모듈로-2로 가산하여 역마스크된 심볼들을 생성한 후, 제2 왈시 상관도 계산기(2516)로 출력한다. 상기 제어 정보 중 상위 16개의 심볼들이 기저 마스크시퀀스에 의해 부호화되었다면 상기 가산기(2506)로부터의 출력은 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 상기 도 24의 왈시부호들 중 하나에 의해서 부호화된 신호이다.

제1 왈시 상관도 계산기(2514)는 상기 디멀티플랙서(2502)로부터의 상기 상위 16개의 심볼들을 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제1 합산기(2518)로 출력한다. 제2 왈시 상관도 계산기(2516)는 상기 가산기(2506)로부터의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제2 합산기(2520)로 출력한다. 이와 같이, 상관도 계산기들 (2514, 2516) 각각은 입력되는 16개의 심볼들을 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 대응되는 합산기들(2518, 2520)로 출력한다. 상기 왈시 상관도 계산기들(2514, 2516)은 32개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(2502)에서 분리된 상기 하위 4개의 심볼들은 상관도 계산기들(2510, 2512)로 입력된다. [4,1] 부호 발생기(2508)는 부호어들 R0, R1을 생성하여 상기 상관도 계산기들(2510, 2512)로 출력한다. 상기 2개의 부호어들 R0, R1은 상기 채널 부호화기에서 사용한 [4,1] 부호의 부호어들로, <표 26>의 부호어를 선형 조합하여 만든 2개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[0000], R1=[0101]이다.

제1 상관도 계산기(2510)는 상기 디멀티플랙서(2502)로부터의 상기 하위 4개의 심볼들과 상기 부호어 R0의 상관값을 계산하여 상기 제1 합산기(2518)로 출력한다. 제2 상관도 계산기(2512)는 상기 하위 4개의 심볼들과 상기 부호어 R1의 상관값을 계산하여 제2 합산기(2520)로 출력한다. 이와 같이, 상기 상관도 계산기들(2510, 2512)은 [4,1] 부호의 부호어 개수만큼 구비되며, 상기 상관도 계산기들(2510, 2512) 각각은 입력되는 상기 하위 4개의 심볼들과 상기 [4,1] 부호의 해당 부호어를 상관하여 그 상관값을 대응되는 합산기들(2518, 2520)로 출력한다.

상기 제1 합산기(2518)는 상기 제1 왈시 상관도 계산기(2514)로부터의 32개의 상관값들 각각과 상기 제1 상관도 계산기(2510)로부터의 상관값을 가산하여 32개의 가산된 상관값들을 상관도 비교기(2522)로 출력한다. 상기 제2 합산기(2520)는 상기 제2 왈시 상관도 계산기(2516)로부터의 32개의 상관값들 각각과 상기 제2 상관도 계산기(2512)로부터의 상관값을 가산하여 32개의 가산된 상관값들을 상기 상관도 비교기(2522)로 출력한다. 이와 같이, 상기 합산기들(2518, 2520)에서 발생되는 총 64개의 상관값들은 상기 상관도 비교기(2522)로 입력된다.

상기 상관도 비교기(2522)는 상기 합산기들(2518,25920)로부터 입력되는 64개의 상관값들을 상호 비교하여 그 중에서 최대의 상관값을 결정한다. 상기 최대의 상관값이 결정되면, 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 마스크시퀀스의 인덱스, 그리고 [4,1] 부호의 인덱스에 근거해서, 6개의 복호된 정보 비트들(2524)을 결정하여 출력한다.

상기 복호된 정보 비트들은 상기 왈시부호의 인덱스와 마스크시퀀스의 인덱스를 결합함으로써 얻을 수 있다. 즉, 상기 최대 상관값에 대응하는 마스크시퀀스가 M1이고, 상기 최대 상관값에 대응하는 왈시부호가 W4라면, 상기 복호된 정보 비트들은 "(M1에 대응하는 인덱스)||(W4에 대응하는 인덱스)"로 결정된다.

예를 들어, 6개의 정보 비트들(a₀ 내지 a₅)이 '100011'이고, 상기 채널 부호화기에서는 상기 정보비트들을 "M1◎W4||R1"로 부호화하여 전송한다. 이는 전술된 부호화에 따른 동작에서 이미 설명하였다. 채널 복호기에서는 "M1◎W4||R1"로 부호화된 수신신호 r(t)(2500)을 디멀티플랙서(2502)를 통해 "M1◎W4" 관련 부분과 "R1" 관련 부분으로 분리한다. 이후, 상위 16개의 심볼들인 "M1◎W4" 관련 부분을 상기한 모든 마스크시퀀스들과 모듈로-2로 가산하고, 각각의 가산된 값들을 상기 32개의 상호 왈시부호들과 상관하여 총 64개의 상관값들을 얻는다.

아울러, 채널 복호기에서는 상기 하위 4개의 심볼들인 "R1" 관련 부분을 상기 [4,1] 부호의 모든 부호어들과 상관하여 2개의 상관값들을 계산한다. 이후, 상기 2개의 상관값들과 상기 64개의 상관값들을 미리 정해진 규칙에 의해 합산하여 64개의 가산된 상관값들을 계산하고, 상기 64개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스, 마스크시퀀스 인덱스 그리고 [4,1] 부호의 인덱스에 의해서 상기 수신신호 r(t)(2500)이 M1, W4, R1에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(2500)이 M1, W4, R1에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 M1에 대응하는 인덱스 '1'과 W4에 대응하는 인덱스 '00011'을 붙여서 '100011'을 복호된 정보 비트들로서 출력하게 된다.

<[20,7] 불균등 보호 부호의 복호>

도 26은 본 발명의 바람직한 실시예에 따른 [20,7] 복호화 장치의 구성을 도시하고 있다. 상기 도 26의 복호화 장치는 도 3의 채널 복호기(316 혹은 314)의 일 예로서, 상술한 도 21의 부호화 장치에 대응하여, 20개의 부호화 심볼들로부터 제어 정보 7비트를 복원한다.

도 26을 참조하면, 20개의 부호화 심볼들로 이루어진 수신신호 r(t)(2600)에 대해, 열치환기(2602)에서는 열 여섯 번째 심볼을 첫 번째 심볼로 이동하고, 원래의 첫 번째 심볼부터 열 다섯 번째 심볼까지는 심볼 위치를 하나씩 뒤로 밀고, 원래의 열 일곱번째 심볼부터 스무번째 심볼은 그대로 유지시킨다. 상기 열 치환된 20개의 부호화 심볼들은 디멀티플랙서(2604)에서 상위 16개의 심볼들과 하위 4개의 심볼들로 분리된다 상기 디멀티플랙서(2604)에서 분리된 상기 상위 16개의 심볼들은 가산기들(2608, 2610, 2612)과 제1 왈시 상관도 계산기(2616)에 입력된다. 여기서, 상기 수신신호 r(t)(2600)은 도 21과 같이 구성되는 채널 부호화기에서 [16,7] 부호와 [4,2] 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(2606)는 상기 채널 부호화기에서 사용한 [16,7] 부호에 따른 3개의 마스크시퀀스들 M1, M2, M3을 생성하여 상기 가산기들(2608, 내지 2612)로 출력한다. 상기 마스크시퀀스들 M1, M2, M3은 <표 28>에서 1번째 및 2번째 부호어를 상기 열치환기(2602)에 의해 사용된 열 치환 규칙과 동일하게 열 치환한 후, 상기 열 치환된 1번째 및 2번째 부호어를 순서대로 선형 조합하여 만든 4개의 부호어들 중에 all-zero 시퀀스를 제외한 3개의 시퀀스를 순서대로 나열한 것이다. 즉, M1="0111111000101011", M2="0110001111110101", M3="0001110111011110"이다.

상기 제1 가산기(2608)는 상기 디멀티플랙서(2604)로부터의 상기 상위 16개의 심볼들과 상기 마스크 발생기(2606)로부터의 마스크시퀀스 M1을 모듈로-2로 가산하여 16개의 심볼들을 제2 왈시 상관도 계산기(2618)로 출력한다. 상기 제2 가산기(2610)는 상기 디멀티플랙서(2604)로부터의 상기 상위 16개의 심볼들과 상기 마스크 발생기(2606)로부터의 마스크시퀀스 M2를 모듈로-2로 가산하여 16개의 심볼들을 제3 왈시 상관도 계산기(2620)으로 출력한다. 상기 제3 가산기(2612)는 상기 디멀티플랙서(2604)로부터의 상기 상위 16개의 심볼들과 상기 마스크 발생기(2606)로부터의 마스크시퀀스 M3을 모듈로-2로 가산하여 16개의 심볼들을 제4 왈시 상관도 계산기(2622)로 출력한다.

상기 제어 정보 중 상위 16개의 심볼들이 기저 마스크시퀀스에 의해 부호화되었다면 상기 가산기들(2608 내지 2612)로부터의 역마스크된 출력들 중 어느 하나는 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 소정 왈시부호에 의해서 확산된 신호라 할 수 있다.

제1 왈시 상관도 계산기(2616)는 상기 디멀티플랙서(2604)로부터의 상기 상위 16개의 심볼들을 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제1 합산기(2628)로 출력한다. 제2 왈시 상관도 계산기(2618)는 상기 제1 가산기(2608)로부터의 16개의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제2 합산기(2630)로 출력한다. 제3 왈시 상관도 계산기(2620)는 상기 제2 가산기(2610)로부터의 16개의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제3 합산기(2632)로 출력한다. 제4 왈시 상관도 계산기(2622)는 상기 제3 가산기(2612)로부터의 16개의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제4 합산기(2634)로 출력한다.

이와 같이, 상기 왈시 상관도 계산기들(2616 내지 2622) 각각은 입력되는 16개의 심볼들을 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을, 대응되는 합산기들(2628 내지 2634)로 출력한다. 상기 32개의 상호 왈시부호들은 길이가 16인 네 개의 기저 왈시부호들과 올-원 시퀀스의 조합에 의해 생성될 수 있는 모든 왈시부호들을 말한다. 상기 왈시 상관도 계산기들(2616 내지 2622)에서 상관값을 계산할 때 사용되는 32개의 왈시부호들은 앞서 언급한 도 24와 같다. 상기 왈시 상관도 계산기들(2616 내지 2622)은 상기 32개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(2604)에서 분리된 상기 하위 4개의 심볼들은 상관도 계산기(2624)로 입력된다. [4,2] 부호 발생기(2614)는 [4,2] 부호의 부호어들 R0, R1, R2, R3을 생성하여 상기 상관도 계산기(2624)로 출력한다. 상기 4개의 부호어들 R0, R1, R2, R3은 상기 채널 부호화기에서 사용한 [4,2] 부호의 부호어들로, <표 29a>의 2개의 부호어들을 선형 조합하여 만든 4개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[0000], R1=[0001], R2=[1110], R3=[1111]이다.

상기 상관도 계산기(2624)는 상기 디멀티플랙서(2604)로부터의 상기 하위 4개의 심볼들을 상기 [4,2] 부호의 부호어들인 R0, R1, R2, R3과 각각 상관하여 계산된 4개의 상관값들을 반복기(2626)로 출력한다. 상기 반복기(2626)에서는 순서대로 R0, R1, R2, R3에 해당하는 상관값들을 각각 8번 반복하여, 총 32개의 상관값들을 상기 합산기들(2628 내지 2634)로 출력한다.

상기 제1 합산기(2628)는 상기 제1 왈시 상관도 계산기(2616)로부터의 32개의 상관값들 각각과 상기 반복기(2626)로부터의 32개의 상관값들을 순서대로 가산하여, 32개의 가산된 상관값들을 상관도 비교기(2636)로 출력한다. 상기 제2 합산기(2630)는 상기 제2 왈시 상관도 계산기(2618)로부터의 32개의 상관값들 각각과 상기 반복기(2626)로부터의 32개의 상관값들을 순서대로 가산하여, 32개의 가산된 상관값들을 상기 상관도 비교기(2636)로 출력한다. 상기 제3 합산기(2632)는 상기 제3 왈시 상관도 계산기(2620)로부터의 32개의 상관값들 각각과 상기 반복기(2626)로부터의 32개의 상관값들을 순서대로 가산하여, 32개의 가산된 상관값들을 상기 상관도 비교기(2636)로 출력한다. 상기 제4 합산기(2634)는 상기 제4 왈시 상관도 계산기(2622)로부터의 32개의 상관값들 각각과 상기 반복기(2626)로부터의 32개의 상관값들을 순서대로 가산하여, 32개의 가산된 상관값들을 상기 상관도 비교기(2636)로 출력한다. 이와 같이, 상기 합산기들(2628 내지 2634)에서 발생되는 총 128개의 상관값들은 상기 상관도 비교기(2636)로 입력된다.

상기 상관도 비교기(2636)는 상기 합산기들(2628 내지 2634)로부터 입력되는 128개의 상관값들을 상호 비교하여 최대의 상관값을 결정한다. 상기 최대의 상관값이 결정되면, 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 마스크시퀀스의 인덱스, 그리고 [4,2] 부호의 인덱스에 근거해서, 7개의 복호된 비트들(2638)을 결정하여 출력한다.

예를 들어, 7개의 정보 비트들(a₀ 내지 a₆)이 '1011000'이고, 상기 채널 부호화기에서는 상기 정보비트들을 "Π(M1◎W4)||R0"으로 부호화하여 전송한다. 여기서 Π는 열치환기(2602)의 역동작을 의미한다. 즉, 상기 역동작은, 첫번째 심볼은 열여섯번째 위치로 이동시키고, 원래의 두번째부터 열 여섯번째 심볼들은 첫번째부터 열 다섯번째 심볼들로 이동시키는 것을 의미한다. 채널 복호기에서는 "Π(M1◎W4)||R0"으로 부호화된 수신신호 r(t)(2600)을 열치환기(2602)와 디멀티플랙서(2604)를 통해 "M1◎W4" 관련 부분과 "R0" 관련 부분으로 분리한다. 이후, 상위 16개의 심볼들인 "M1◎W4" 관련 부분을 상기 마스크시퀀스들와 모듈로-2로 가산하고, 각각의 가산된 값들을 상기 32개의 상호 왈시부호들과 상관하여 총 128개의 상관값들을 얻는다.

아울러, 상기 하위 4개의 심볼들인 "R0" 관련 부분을 상기 [4,2] 부호의 모든 부호어들과 상관하여 4개의 상관값들을 얻는다. 다음으로, 상기 4개의 상관값들을 반복기(2626)를 통과시켜 반복시킨 후, 상기 128개의 상관값들과 미리 정해진 규칙에 의해 합산하여 128개의 가산된 상관값들을 계산하고, 상기 128개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스, 마스크시퀀스 인덱스 그리고 [4,2] 부호의 인덱스에 의해서, 상기 수신신호 r(t)(2600)이 M1, W4, R0에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(2600)이 M1, W4, R0에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 M2에 대응하는 인덱스 '10'과 W4에 대응하는 인덱스 '11000'을 붙여서 '1011000'을 복호된 정보 비트들로서 출력하게 된다.

상기한 바와 같이, [16,7] 부호에 대한 복호 결과와 [4,2] 부호에 대한 복호 결과를 합산해서 정보비트 열을 결정하는 이유는, 상기 제어 정보의 상위 7번째 비트와 6번째 비트에 더 큰 오류 정정 능력을 부여하기 위해서이다.

<[20,6] 불균등 보호 부호의 복호>

도 27은 본 발명의 바람직한 실시예에 따른 [20,6] 복호화 장치의 구성을 도시하고 있다. 상기 도 27의 복호화 장치는 도 3의 채널 복호기(316 혹은 314)의 일 예로서, 상술한 도 22의 부호화 장치에 대응하여, 20개의 부호화 심볼들로부터 제어 정보 6비트를 복원한다.

도 27을 참조하면, 20개의 부호화 심볼들로 이루어진 수신신호 r(t)(2700)에 대해, 열치환기(2702)에서는 열 여섯 번째 심볼을 첫 번째 심볼로 이동하고, 원래의 첫 번째 심볼부터 열 다섯 번째 심볼까지는 심볼 위치를 하나씩 뒤로 밀고, 원래의 열 일곱번째 심볼부터 스무번째 심볼은 그대로 유지시킨다. 상기 열 치환된 20개의 부호화 심볼들은 디멀티플랙서(2702)에서 상위 16개의 심볼들과 하위 4개의 심볼들로 분리된다 상기 디멀티플랙서(2702)에서 분리된 상기 상위 16개의 심볼들은 가산기(2708)와 제1 왈시 상관도 계산기(2712)에 입력된다. 여기서, 상기 수신신호 r(t)(2700)은 도 22와 같이 구성되는 채널 부호화기에서 [16,6] 부호와 [4,2] 부호에 의해 부호화된 후, 채널을 통과한 신호이다.

마스크 발생기(2706)은 상기 채널 부호화기에서 사용한 [16,6] 부호에 따른 1개의 마스크시퀀스 M1을 생성하여 상기 가산기(2708)로 출력한다. 상기 마스크시퀀스 M1은 <표 31>에서 1번째 부호어를 상기 열치환기(2702)의 열 치환 규칙과 동일한 방식으로 열 치환한 후, 상기 열 치환된 1번째 부호어이다. 즉, M1="0110001111110101"이다.

상기 가산기(2708)은 상기 디멀티플랙서(2704)로부터의 상기 상위 16개의 심볼들과 상기 마스크 발생기(2706)로부터의 마스크시퀀스 M1을 모듈로-2로 가산하여 16개의 심볼들을 제2 왈시 상관도 계산기(2714)로 출력한다. 만일, 상기 제어 정보 중 상위 16개의 심볼들이 기저 마스크시퀀스에 의해 부호화되었다면 상기 가산기(2708)로부터의 역마스크된 출력은 마스크시퀀스가 제거된 신호일 것이다. 여기서, 상기 마스크시퀀스가 제거된 신호는 도 24에 나타낸 32개의 상호 왈시부호들 중 하나에 의해서 부호화된 신호라 할 수 있다.

제1 왈시 상관도 계산기(2712)는 상기 디멀티플랙서(2704)로부터의 상기 상위 16개의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제1 합산기(2720)로 출력한다. 제2 왈시 상관도 계산기(2714)는 상기 가산기(2708)로부터의 16개의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을 제2 합산기(2722)로 출력한다. 이와 같이, 왈시 상관도 계산기들(2712, 2714) 각각은 입력되는 16개의 심볼들을 상기 32개의 상호 왈시부호들로 상관하여 32개의 상관값들을, 대응되는 합산기들(2720, 2722)로 출력한다. 상기 왈시 상관도 계산기들(2712, 2714)는 상기 32개의 왈시부호들과의 빠른 상관도 계산을 위하여 IFHT를 사용한다.

한편, 상기 디멀티플랙서(2704)에서 분리된 상기 하위 4개의 심볼들은 상관도 계산기(2716)로 입력된다. [4,2] 부호 발생기(2710)는 [4,2] 부호의 부호어들 R0, R1, R2, R3을 생성하여 상기 상관도 계산기(2716)로 출력한다. 상기 4개의 부호어들 R0, R1, R2, R3은 상기 채널 부호화기에서 사용한 [4,2] 부호의 부호어들로, <표 29a>의 2개의 부호어들을 선형 조합하여 만든 4개의 부호어들을 순서대로 나열한 것이다. 즉, R0=[0000], R1=[0001], R2=[1110], R3=[1111]이다.

상기 상관도 계산기(2716)는 상기 디멀티플랙서(2704)로부터의 상기 하위 4개의 심볼들을 상기 [4,2] 부호의 부호어들인 R0, R1, R2, R3과 각각 상관하여 계산된 4개의 상관값들을 반복기(2718)로 출력한다. 상기 반복기(2718)에서는 순서대로 R0, R1, R2, R3에 해당하는 상관값들을 각각 8번 반복하여, 총 32개의 상관값들을 상기 합산기들(2720, 2722)에 출력한다.

상기 제1 합산기(2720)은 상기 제1 왈시 상관도 계산기2712)로부터의 32개의 상관값들 각각과 상기 반복기(2718)로부터의 32개의 상관값들을 순서대로 가산하여, 32개의 가산된 상관값들을 상관도 비교기(2724)로 출력한다. 상기 제2 합산기(2722)는 상기 제2 왈시 상관도 계산기(2714)로부터의 32개의 상관값들 각각과 상기 반복기(2718)로부터의 32개의 상관값들을 순서대로 가산하여, 32개의 가산된 상관값들을 상기 상관도 비교기(2724)로 출력한다. 이와 같이, 상기 합산기들(2720, 2722)에서 발생되는 총 64개의 상관값들은 상기 상관도 비교기(2724)로 입력된다.

상기 상관도 비교기(2724)는 상기 합산기들(2720, 2722)로부터 입력되는 64개의 상관값들을 상호 비교하여 최대의 상관값을 결정한다. 상기 최대의 상관값이 결정되면, 상기 결정된 최대 상관값에 대응하는 왈시부호의 인덱스와 마스크시퀀스의 인덱스, 그리고 [4,2] 부호의 인덱스에 근거해서, 6개의 복호된 비트들(2726)을 결정하여 출력한다.

상기 복호된 정보 비트들은 상기 왈시부호의 인덱스와 상기 마스크시퀀스의 인덱스를 결합함으로써 얻을 수 있다. 즉, 상기 최대 상관값에 대응하는 마스크시퀀스가 M1이고, 상기 최대 상관값에 대응하는 왈시부호가 W4라면, 상기 복호된 정보 비트들은 "(M1에 대응하는 인덱스)||(W4에 대응하는 인덱스)"로 결정된다.

예를 들어, 6개의 정보 비트들(a₀ 내지 a₅)이 '111000'이고, 채널 부호화기에서는 상기 정보비트들을 "Π(M1◎W4)||R0"으로 부호화하여 전송한다. 여기서 Π는 열치환기(2702)의 역동작을 의미한다. 즉, 상기 역동작은, 첫번째 심볼은 열여섯번째 심볼로 이동시키고, 원래의 두번째 심볼부터 열 여섯번째 심볼은 첫번째 심볼부터 열 다섯번째 심볼로 이동시키는 것을 의미한다. 채널 복호기에서는 "Π(M1◎W4)||R0"으로 부호화된 수신신호 r(t)(2700)을 열치환기(2702)와 디멀티플랙서(2704)를 통해 "M1◎W4" 관련 부분과 "R0" 관련 부분으로 분리한다. 이후, 상위 16개의 심볼들인 "M1◎W4" 부분을 상기 마스크시퀀스와 모듈로-2로 가산하고, 각각의 가산된 값들을 상기 32개의 상호 왈시부호들과 상관하여 총 64개의 상관값들을 얻는다.

아울러, 상기 하위 4개의 심볼들인 "R0" 관련 부분을 상기 [4,2] 부호의 모든 부호어들과 상관하여 4개의 상관값들을 얻는다. 다음으로, 상기 4개의 상관값들을 반복기(2718)를 통과시켜 반복시킨 후, 상기 64개의 상관값들과 미리 정해진 규칙에 의해 합산하여 64개의 가산된 상관값들을 계산하고, 상기 64개의 가산된 상관값들 중 가장 큰 값에 해당하는 왈시부호 인덱스, 마스크시퀀스 인덱스 그리고 [4,2] 부호의 인덱스에 의해서, 상기 수신신호 r(t)(2700)이 M1, W4, R0에 의해 부호화되었음을 확인한다. 상기 수신신호 r(t)(2700)이 M1, W4, R0에 의해 부호화되었음을 알게 된 채널 복호기는, 상기 M2에 대응하는 인덱스 '1'과 W4에 대응하는 인덱스 '11000'을 붙여서 '111000'을 복호된 정보 비트들로서 출력하게 된다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 예를 들어 본 발명의 실시예에서는 상향링크 스케쥴링 정보인 단말의 송신 전력 정보를 부호화 및 복호화하는 방법을 설명하였으나, 상기 정보 이외의 정보에도 적용할 수 있음은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

이상에서 상세히 설명한 바와 같이 동작하는 본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은 E-DCH 상향링크 제어정보와 스케쥴링 정보에 대한 구체적인 채널코딩 방법을 제안하고 있다. 특히 오류 정정 부호로써 최소거리 특성이 우수한 부호와 특정 상위 비트의 오류정정능력을 부가한 부호를 생성하고 있다. 이와 같이, 본 발명에서 제안된 오류 정정 부호는 소프트 디시젼(soft decision) 복호기 사용이 가능하고, IFHT 복호기를 사용하여 적은 계산량으로 복호가 가능하며, 최소 거리 특성이 우수한 장점이 있다. 그러므로, 상기 오류 정정 부호를 이용해 스케쥴링 정보와 같은 중요한 데이터의 오류를 정정할 경우, 비트 에러율 또는 블록 에러율을 줄이고 신뢰도를 향상시킬수 있는 효과가 있다.

Claims

패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 6보다 큰 양의 정수)의 정보를 부호화하는 방법에 있어서,

[32,N] 이차 리드뮬러 부호를 이용하여 상기 N비트의 정보를 부호화하는 과정과,

[8,N-6] 일차 리드뮬러 부호를 이용하여 상기 N비트의 정보 중 N-6비트의 정보를 부호화하는 과정과,

상기 [32,N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [8,N-6] 일차 리드뮬러 부호에 의해 부호화된 심볼들을 연접하여 40개의 부호화 심볼들로 이루어진 [40,N] 부호어를 출력하는 과정으로 구성되며, 상기 [32,N] 이차 리드뮬러 부호는 길이 32인 하기 10개의 기저 시퀀스들 중 상위 N개의 [32,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 1 항에 있어서, 상기 [8,N-6] 일차 리드뮬러 부호는, 길이 8인 하기 4개의 기저 시퀀스들 중 상위 N-6개의 [8,N-6] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 2 항에 있어서, 상기 [8,N-6] 일차 리드뮬러 부호를 이용하여 부호화하는 과정은,

상기 N-6개의 [8,N-6] 기저 시퀀스들의 각 비트들을 순차적으로 발생하는 과정과,

상기 [8,N-6] 기저시퀀스들의 각 비트들에 상기 N-6비트의 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 8개의 부호화 심볼들을 생성하는 과정으로 구성됨을 특징으로 하는 상기 방법.
제 1 항에 있어서, 상기 [32, N] 이차 리드뮬러 부호를 이용하여 부호화하는 과정은,

상기 N개의 [32,N] 기저 시퀀스들을 순차적으로 발생하는 과정과,

상기 [32,N] 기저시퀀스들의 각 비트들에 상기 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 32개의 부호화 심볼들을 생성하는 과정으로 구성됨을 특징으로 하는 상기 방법.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 6보다 큰 양의 정수)의 정보를 부호화하는 장치에 있어서,

상기 N비트의 정보를 [32,N] 이차 리드뮬러 부호를 이용하여 부호화하는 [32, N] 이차 리드뮬러 부호기와,

상기 N비트의 정보 중 N-6비트의 정보를 [8,N-6] 일차 리드뮬러 부호를 이용하여 부호화하는 [8,N-6] 일차 리드뮬러 부호기와,

상기 [32, N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [8,N-6] 일차 리드뮬러 부호에 의해 부호화된 심볼들을 연접하여 40개의 부호화 심볼들로 이루어진 [40,N] 부호어를 출력하는 멀티플랙서로 구성되며, 상기 [32,N] 이차 리드뮬러 부호는 길이 32인 하기 10개의 기저 시퀀스들 중 상위 N개의 [32,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 5 항에 있어서, 상기 [8,N-6] 일차 리드뮬러 부호는, 길이 8인 하기 4개의 기저 시퀀스들 중 상위 N-6개의 [8,N-6] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 6 항에 있어서, 상기 [8,N-6] 일차 리드뮬러 부호기는,

상기 N-6개의 [8,N-6] 기저 시퀀스들을 순차적으로 발생하는 부호 발생기와,

상기 [8,N-6] 기저시퀀스들의 각 비트들에 상기 N-6비트의 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 8개의 부호화 심볼들을 출력하는 합산기로 구성됨을 특징으로 하는 상기 장치.
제 5 항에 있어서, 상기 [32, N] 이차 리드뮬러 부호기는,

상기 N개의 [32,N] 기저 시퀀스들을 순차적으로 발생하는 부호 발생기와,

상기 [32,N] 기저시퀀스들에 상기 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 32개의 부호화 심볼들을 출력하는 합산기로 구성됨을 특징으로 하는 상기 장치.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 양의 정수)의 정보를 부호화하는 방법에 있어서,

[32,N] 이차 리드뮬러 부호를 이용하여 상기 N비트의 정보를 부호화하는 과정과,

[8,M] 불균등 보호 부호를 이용하여 상기 N비트의 정보 중 오류정정능력을 가중하고자 하는 M비트(여기서 M은 N보다 작은 양의 정수)의 정보를 부호화하는 과정과,

상기 [32,N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [8,M] 불균등 보호 부호에 의해 부호화된 심볼들을 연접하여 40개의 부호화 심볼들로 이루어진 [40,N] 부호어를 출력하는 과정으로 구성되며, 상기 [32,N] 이차 리드뮬러 부호는 길이 32인 하기 7개의 기저 시퀀스들 중 N개의 [32,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우, 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 4인 경우 길이 8인 하기의 [8,4] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 4인 경우 길이 8인 하기의 [8,4] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 5인 경우 길이 8인 하기의 [8,5] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 9 항에 있어서, 상기 [32, N] 이차 리드뮬러 부호를 이용하여 부호화하는 과정은,

상기 상위 N개의 [32,N] 기저 시퀀스들을 순차적으로 발생하는 과정과,

상기 [32,N] 기저시퀀스들의 각 비트들에 상기 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 32개의 부호화 심볼들을 출력하는 과정으로 구성됨을 특징으로 하는 상기 방법.
제 10 항 내지 제 21 항 중 어느 한 항에 있어서, 상기 [8,M] 불균등 보호 부호를 이용하여 부호화하는 과정은,

상기 M개의 [8,M] 기저 시퀀스들의 각 비트들을 순차적으로 발생하는 과정과,

상기 [8,M] 기저시퀀스들의 각 비트들에 상기 M비트의 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 8개의 부호화 심볼들을 출력하는 과정으로 구성됨을 특징으로 하는 상기 방법.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 양의 정수)의 정보를 부호화하는 장치에 있어서,

상기 N비트의 정보를 [32,N] 이차 리드뮬러 부호를 이용하여 부호화하는 [32, N] 이차 리드뮬러 부호기와,

상기 N비트의 정보 중 오류정정능력을 가중하고자 하는 M비트(여기서 M은 N보다 작은 양의 정수)의 정보를 [8,M] 불균등 보호 부호를 이용하여 부호화하는 [8,M] 부호기와,

상기 [32, N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [8,M] 불균등 보호 부호에 의해 부호화된 심볼들을 연접하여 40개의 부호화 심볼들로 이루어진 [40,N] 부호어를 출력하는 멀티플랙서로 구성되며, 상기 [32,N] 이차 리드뮬러 부호는 길이 32인 하기 7개의 기저 시퀀스들 중 N개의 [32,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 2인 경우 길이 8인 하기의 [8,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 4인 경우 길이 8인 하기의 [8,4] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 3인 경우 길이 8인 하기의 [8,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 4인 경우 길이 8인 하기의 [8,4] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [8,M] 불균등 보호 부호는, M이 5인 경우 길이 8인 하기의 [8,5] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 24 항에 있어서, 상기 [32, N] 이차 리드뮬러 부호기는,

상기 상위 N개의 [32,N] 기저 시퀀스들을 순차적으로 발생하는 부호 발생기와,

상기 [32,N] 기저시퀀스들의 각 비트들에 상기 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 32개의 부호화 심볼들을 출력하는 합산기로 구성됨을 특징으로 하는 상기 장치.
제 25 항 내지 제 36 항 중 어느 한 항에 있어서, 상기 [8,M] 부호기는,

상기 M개의 [8,M] 기저 시퀀스들의 각 비트들을 순차적으로 발생하는 부호 발생기와,

상기 [8,M] 기저시퀀스들의 각 비트들에 상기 M비트의 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 8개의 부호화 심볼들을 출력하는 합산기로 구성됨을 특징으로 하는 상기 장치.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 5보다 큰 양의 정수)의 정보를 부호화하는 방법에 있어서,

[16,N] 이차 리드뮬러 부호를 이용하여 상기 N비트의 정보를 부호화하는 과정과,

[4,N-5] 부호를 이용하여 상기 N비트의 정보 중 N-5비트의 정보를 부호화하는 과정과,

상기 [16,N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [4,N-5] 부호에 의해 부호화된 심볼들을 연접하여 20개의 부호화 심볼들로 이루어진 [20,N] 부호어를 출력하는 과정으로 구성되며, 상기 [16,N] 이차 리드뮬러 부호는 길이 16인 하기 7개의 기저 시퀀스들 중 N개의 [16,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 39 항에 있어서, 상기 [4,N-5] 부호는, 길이 4인 하기의 [4,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 40 항에 있어서, 상기 [4,N-5] 부호를 이용하여 부호화하는 과정은,

상기 N-5개의 [4,N-5] 기저 시퀀스들의 각 비트들을 순차적으로 발생하는 과정과,

상기 [4,N-5] 기저시퀀스들의 각 비트들에 상기 N-5비트의 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 4개의 부호화 심볼들을 출력하는 과정으로 구성됨을 특징으로 하는 상기 방법.
제 39 항에 있어서, 상기 [16,N] 이차 리드뮬러 부호를 이용하여 부호화하는 과정은,

상기 N개의 [16,N] 기저 시퀀스들을 순차적으로 발생하는 과정과,

상기 [16,N] 기저시퀀스들의 각 비트들에 상기 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 16개의 부호화 심볼들을 출력하는 과정으로 구성됨을 특징으로 하는 상기 방법.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 5보다 큰 양의 정수)의 정보를 부호화하는 장치에 있어서,

상기 N비트의 정보를 [16,N] 이차 리드뮬러 부호를 이용하여 부호화하는 [16,N] 이차 리드뮬러 부호기와,

상기 N비트의 정보 중 N-5비트의 정보를 [4,N-5] 부호를 이용하여 부호화하는 [4,N-5] 부호기와,

상기 [16,N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [4,N-5] 부호에 의해 부호화된 심볼들을 연접하여 20개의 부호화 심볼들로 이루어진 [20,N] 부호어를 출력하는 멀티플랙서로 구성되며, 상기 [16,N] 이차 리드뮬러 부호는 길 이 16인 하기 7개의 기저 시퀀스들 중 N개의 [16,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 43 항에 있어서, 상기 [4,N-5] 부호는, 길이 4인 하기의 [4,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 44 항에 있어서, 상기 [4,N-5] 부호기는,

상기 N-5개의 [4,N-5] 기저 시퀀스들의 각 비트들을 순차적으로 발생하는 부호 발생기와,

상기 [4,N-5] 기저시퀀스들의 각 비트들에 상기 N-5비트의 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 4개의 부호화 심볼들을 출력하는 합산기로 구 성됨을 특징으로 하는 상기 장치.
제 43 항에 있어서, 상기 [16,N] 이차 리드뮬러 부호기는,

상기 N개의 [16,N] 기저 시퀀스들을 순차적으로 발생하는 부호 발생기와,

상기 [16,N] 기저시퀀스들의 각 비트들에 상기 N비트의 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 16개의 부호화 심볼들을 출력하는 합산기로 구성됨을 특징으로 하는 상기 장치.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 양의 정수)의 정보를 부호화하는 방법에 있어서,

[16,N] 이차 리드뮬러 부호를 이용하여 상기 N비트의 정보를 부호화하는 과정과,

[4,M] 불균등 보호 부호를 이용하여 상기 N비트의 정보 중 오류정정능력을 가중하고자 하는 M비트(여기서 M은 N보다 작은 양의 정수)의 정보를 부호화하는 과정과,

상기 [16,N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [4,M] 불균등 보호 부호에 의해 부호화된 심볼들을 연접하여 20개의 부호화 심볼들로 이루어 진 [20,N] 부호어를 출력하는 과정으로 구성되며, 상기 [16,N] 이차 리드뮬러 부호는 길이 16인 하기 7개의 기저 시퀀스들 중 N개의 [16,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 47 항에 있어서, 상기 [4,M] 부호는, M이 2인 경우 길이 4인 하기의 [4,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 47 항에 있어서, 상기 [4,M] 부호는, M이 2인 경우 길이 4인 하기의 [4,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 47 항에 있어서, 상기 [4,M] 부호는, M이 1인 경우 길이 4인 하기의 [4,1] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 47 항에 있어서, 상기 [4,M] 부호는, M이 3인 경우 길이 4인 하기의 [4,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 방법.
제 47 항에 있어서, 상기 [16,N] 이차 리드뮬러 부호를 이용하여 부호화하는 과정은,

상기 N개의 [16,N] 기저 시퀀스들을 순차적으로 발생하는 과정과,

상기 [16,N] 기저시퀀스들의 각 비트들에 상기 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 16개의 부호화 심볼들을 출력하는 과정으로 구 성됨을 특징으로 하는 상기 방법.
제 48 항 내지 제 51 항 중 어느 한 항에 있어서, 상기 [4,M] 불균등 보호 부호를 이용하여 부호화하는 과정은,

상기 M개의 [4,M] 기저 시퀀스들의 각 비트들을 순차적으로 발생하는 과정과,

상기 [4,M] 기저시퀀스들의 각 비트들에 상기 M비트의 정보를 비트 단위로 승산하는 과정과,

상기 승산된 값들을 합산하여 4개의 부호화 심볼들을 출력하는 과정으로 구성됨을 특징으로 하는 상기 방법.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위한 N비트(여기서 N은 양의 정수)의 정보를 부호화하는 장치에 있어서,

상기 N비트의 정보를 [16,N] 이차 리드뮬러 부호를 이용하여 부호화하는 [16,N] 이차 리드뮬러 부호기와,

상기 N비트의 정보 중 오류정정능력을 가중하고자 하는 M비트(여기서 M은 N보다 작은 양의 정수)의 정보를 [4,M] 불균등 보호 부호를 이용하여 부호화하는 [4,M] 부호기와,

상기 [16,N] 이차 리드뮬러 부호에 의해 부호화된 심볼들과 상기 [4,M] 부호에 의해 부호화된 심볼들을 연접하여 20개의 부호화 심볼들로 이루어진 [20,N] 부호어를 출력하는 멀티플랙서로 구성되며, 상기 [16,N] 이차 리드뮬러 부호는 길이 16인 하기 7개의 기저 시퀀스들 중 N개의 [16,N] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 54 항에 있어서, 상기 [4,M] 부호는, M이 2인 경우 길이 4인 하기의 [4,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 54 항에 있어서, 상기 [4,M] 부호는, M이 2인 경우 길이 4인 하기의 [4,2] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 54 항에 있어서, 상기 [4,M] 부호는, M이 1인 경우 길이 4인 하기의 [4,1] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 54 항에 있어서, 상기 [4,M] 부호는, M이 3인 경우 길이 4인 하기의 [4,3] 기저 시퀀스들로 구성됨을 특징으로 하는 상기 장치.
제 54 항에 있어서, 상기 [16,N] 이차 리드뮬러 부호기는,

상기 N개의 [16,N] 기저 시퀀스들을 순차적으로 발생하는 부호 발생기와,

상기 [16,N] 기저시퀀스들의 각 비트들에 상기 N비트의 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 16개의 부호화 심볼들을 출력하는 합산기로 구성됨을 특징으로 하는 상기 장치.
제 55 항 내지 58 항 중 어느 한 항에 있어서, 상기 [4,M] 부호기는,

상기 M개의 [4,M] 기저 시퀀스들의 각 비트들을 순차적으로 발생하는 부호 발생기와,

상기 [4,M] 기저시퀀스들의 각 비트들에 상기 M비트의 정보를 비트 단위로 승산하는 승산기들과,

상기 승산된 값들을 합산하여 4개의 부호화 심볼들을 출력하는 합산기로 구성됨을 특징으로 하는 상기 장치.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위해 부호화된 심볼들을 복호하는 방법에 있어서,

복수의 부호화된 심볼들로 이루어진 수신 신호를, 상위 심볼열과 하위 심볼열로 분리하는 과정과,

상기 상위 심볼열과, 상기 상위 심볼열에 적어도 하나의 마스크 시퀀스를 각각 가산하여 생성한 적어도 하나의 역마스크된 심볼열을, W개의 상호 왈시부호들과 상관시켜 제1 상관값들을 계산하는 과정과, 여기서 상기 적어도 하나의 마스크 시퀀스는 상기 상위 심볼열을 생성하는데 이용된 이차 리드뮬러 부호에 따라 생성된 것이며,

상기 하위 심볼열을, 상기 하위 심볼열을 생성하는데 이용된 리드뮬러 부호에 따른 부호어들과 각각 상관시켜 제2 상관값들을 계산하는 과정과,

상기 제1 상관값들 중 각 W개의 제1 상관값들에, 대응하는 상기 제2 상관값들을 가산하여, 상기 W개의 상호 왈시 부호들 각각에 대하여 가산된 상관값들을 계산하는 과정과,

상기 가산된 상관값들 중 최대 상관값에 대응하는 상호 왈시부호 인덱스와 마스크시퀀스 인덱스를 연접하여 복호된 정보 비트들을 결정하는 과정으로 구성되는 것을 특징으로 하는 상기 방법.
제 61 항에 있어서, 상기 제2 상관값들을 생성하는 과정은,

상기 하위 심볼열을, 상기 하위 심볼열을 생성하는데 이용된 리드뮬러 부호에 따른 부호어들과 각각 상관시키고,

상기 부호어들과의 상관값들을 소정회수만큼 반복하여 W개의 상기 제2 상관값들을 생성하는 것을 특징으로 하는 상기 방법.
제 62 항에 있어서, 상기 수신 신호는,

특정 비트 위치의 정보에 오류정정능력을 가산하도록 생성된 복수의 부호화된 심볼들로 이루어진 것을 특징으로 하는 상기 방법.
제 61 항에 있어서, 상기 수신 신호를 분리하기 이전에 상기 수신 신호의 부보화 심볼들을 열 치환하는 과정을 더 포함하는 것을 특징으로 하는 상기 방법.
패킷 데이터 서비스를 지원하는 이동통신 시스템에서 상기 패킷 데이터 서비스를 위해 부호화된 심볼들을 복호하는 장치에 있어서,

복수의 부호화된 심볼들로 이루어진 수신 신호를, 상위 심볼열과 하위 심볼열로 분리하는 디멀티플렉서와,

상기 상위 심볼열과, 상기 상위 심볼열에 적어도 하나의 마스크 시퀀스를 각각 가산하여 생성한 적어도 하나의 역마스크된 심볼열을, W개의 상호 왈시부호들과 상관시켜 제1 상관값들을 출력하는 제1 장치와, 여기서 상기 적어도 하나의 마스크들은 상기 상위 심볼열을 생성하는데 이용된 이차 리드뮬러 부호에 따라 생성된 것이며,

상기 하위 심볼열을, 상기 하위 심볼열을 생성하는데 이용된 리드뮬러 부호에 따른 부호어들과 각각 상관시켜 제2 상관값들을 출력하는 제2 장치와,

상기 제1 상관값들 중 각 W개의 제1 상관값들에, 대응하는 상기 제2 상관값들을 가산하여, 상기 W개의 상호 왈시부호들 각각에 대하여 가산된 상관값들을 출력하는 합산기들과,

상기 가산된 상관값들 중 최대 상관값에 대응하는 왈시부호 인덱스와 마스크시퀀스 인덱스를 연접하여 복호된 정보 비트들을 결정하는 상관도 비교기로 구성되는 것을 특징으로 하는 상기 장치.
제 65 항에 있어서, 상기 제1 장치는,

상기 상위 심볼열을 생성하는데 이용된 이차 리드뮬러 부호에 따른 적어도 하나의 마스크 시퀀스를 생성하는 마스크 발생기와,

상기 상위 심볼열에 상기 적어도 하나의 마스크 시퀀스를 각각 가산하여 역마스크된 적어도 하나의 심볼열을 생성하는 적어도 하나의 가산기와,

상기 상위 심볼열과 상기 역마스크된 적어도 하나의 심볼열을, W개의 상호 왈시부호들과 상관시켜 상기 제1 상관값들을 출력하는 왈시 상관도 계산기들로 구성되는 것을 특징으로 하는 상기 장치.
제 65 항에 있어서, 상기 제2 장치는,

상기 하위 심볼열을 생성하는데 이용된 리드뮬러 부호에 따른 부호어들을 생 성하는 부호 발생기와,

상기 하위 심볼열을 상기 부호어들과 각각 상관시켜 상기 제2 상관값들을 출력하는 상관도 계산기들로 구성되는 것을 특징으로 하는 상기 장치.
제 65 항에 있어서, 상기 제2 장치는,

상기 하위 심볼열을 부호화하는데 이용된 리드뮬러 부호에 따른 부호어들을 생성하는 부호 발생기와,

상기 하위 심볼열을 상기 부호어들과 각각 상관시키는 과정과,

상기 부호어들과의 상관값들을 소정회수만큼 반복하여 W개의 상기 제2 상관값들을 생성하는 반복기로 구성되는 것을 특징으로 하는 상기 장치.
제 68 항에 있어서, 상기 수신 신호는,

특정 비트 위치의 정보에 오류정정능력을 가산하도록 생성된 복수의 부호화된 심볼들로 이루어진 것을 특징으로 하는 상기 장치.
제 65 항에 있어서, 상기 수신 신호를 분리하기 이전에 상기 수신 신호의 부호화 심볼들을 열 치환하여 상기 디멀티플렉서로 입력하는 열치환기를 더 포함하는 것을 특징으로 하는 상기 장치.