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KR100603509B1 - Method for manufacturing semiconductor device - Google Patents

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KR100603509B1
KR100603509B1 KR1020000016008A KR20000016008A KR100603509B1 KR 100603509 B1 KR100603509 B1 KR 100603509B1 KR 1020000016008 A KR1020000016008 A KR 1020000016008A KR 20000016008 A KR20000016008 A KR 20000016008A KR 100603509 B1 KR100603509 B1 KR 100603509B1
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insulating layer
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안정수
박제성
양창집
최진오
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삼성전자주식회사
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Abstract

전기적 불량률을 최소화할 수 있는 반도체 장치의 제조방법이 개시되어 있다. 반도체 기판 상에 제1 도전층, 제2 도전층 및 제1 절연층을 순차적으로 형성한다. 상기 제1 절연층 및 상기 제1 도전층보다 상기 제2 도전층에 대해 높은 식각률을 갖는 혼합 가스를 이용하여 상기 제1 절연층, 상기 제2 도전층 및 상기 제1 도전층을 선택적으로 이방성 식각 및 과식각하여 측면에 리세스가 형성된 게이트전극을 형성한다. 상기 게이트전극이 형성된 상기 반도체 기판 상에 상기 게이트전극의 형상을 따라 균일한 두께를 갖는 고온산화막 및 제2 절연막을 순착적으로 형성하고, 상기 제2 절연막 및 상기 고온산화막을 이방성 식각하여 상기 게이트전극의 측면에 스페이서 및 게이트보호막를 형성한다. 게이트전극의 측면에 고온산화물을 증착시켜 균일한 두께의 게이트보호막을 형성함으로써, 스페이서의 일부가 식각되는 경우에도 상기 도전층으로부터 인접한 컨택으로의 누설전류가 발생하는 것을 방지할 수 있어 반도체 장치의 전기적 불량률을 최소화할 수 있다. A method of manufacturing a semiconductor device capable of minimizing an electrical failure rate is disclosed. The first conductive layer, the second conductive layer, and the first insulating layer are sequentially formed on the semiconductor substrate. Selective anisotropic etching of the first insulating layer, the second conductive layer and the first conductive layer using a mixed gas having an etching rate higher than that of the first insulating layer and the first conductive layer with respect to the second conductive layer. And overetching to form a gate electrode having a recess formed on a side surface thereof. The high temperature oxide film and the second insulating film having a uniform thickness are sequentially formed on the semiconductor substrate on which the gate electrode is formed, and the second insulating film and the high temperature oxide film are anisotropically etched to form the gate electrode. The spacer and the gate protective film are formed on the side surface of the spacer. By depositing a high temperature oxide on the side of the gate electrode to form a gate protective film having a uniform thickness, it is possible to prevent the leakage current from the conductive layer to the adjacent contact even when a portion of the spacer is etched to prevent the electrical The defect rate can be minimized.

Description

반도체 장치의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}Manufacturing method of semiconductor device {METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

도 1a 및 도 1d는 종래의 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.1A and 1D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

도 2는 도 1d의 'A'부분을 확대한 단면도이다. FIG. 2 is an enlarged cross-sectional view of portion 'A' of FIG. 1D.

도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of the drawings>

30 : 기판 32 : 산화막30 substrate 32 oxide film

34 : 제1 도전층 36 : 제2 도전층34: first conductive layer 36: second conductive layer

38 : 질화물층 40 : 고온산화물층38: nitride layer 40: high temperature oxide layer

42 : SiON층 43 : 제1 절연층42 SiON layer 43 First insulating layer

44 : 포토레지스트 패턴 46 : SiON층 패턴44: photoresist pattern 46: SiON layer pattern

48 : 고온산화물층 패턴 50 : 질화물층 패턴48: high temperature oxide layer pattern 50: nitride layer pattern

52 : 제2 도전층 패턴 53 : 제1 절연층 패턴52: second conductive layer pattern 53: first insulating layer pattern

54 : 제1 도전층 패턴 56 : 게이트 산화막54: first conductive layer pattern 56: gate oxide film

58 : 게이트 전극 60 : 리세스58 gate electrode 60 recess

62 : 고온산화막 64 : 열산화막62: high temperature oxide film 64: thermal oxide film

66 : 제2 절연층 70 : 스페이서66: second insulating layer 70: spacer

72 : 제1 게이트보호막 74 : 제2 게이트보호막72: first gate protective film 74: second gate protective film

본 발명은 반도체 장치의 제조방법에 관한 것으로써, 보다 상세하게는 반도체 기판 상에 형성된 게이트전극의 도전층으로부터 상기 게이트전극에 인접한 도전층으로 누설전류가 발생하는 것을 방지할 수 있는 반도체 장치의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to manufacturing a semiconductor device capable of preventing leakage current from being generated from a conductive layer of a gate electrode formed on a semiconductor substrate to a conductive layer adjacent to the gate electrode. It is about a method.

VLSI 초기에 저전압 구동 디바이스로 채택되어온 폴리실리콘 게이트 구조는 전기적 특성, 신뢰성 및 집적도 등의 측면에서 우수하여 산업용을 중심으로 하는 마이크로 컴퓨터용 LSI나, 고밀도 메모리용 디바이스로서 크게 성장하여 현재 여러분야에서 사용되고 있다. 또한, 폴리실리콘은 고융점 물질이기 때문에. 게이트전극 형성시 소오스와 드레인 부분의 확산층을 함께 형성하는 자기정렬(self-align)방식이 가능할 뿐만 아니라, 폴리실리콘을 게이트전극으로 패터닝한 후, 상기 폴리실리콘을 열적 산화시키는 것이 가능하다. 따라서, 게이트전극의 모서리 부분에서 반응성 이온 식각에 의해 발생한 손상을 보상함과 동시에, 게이트전극에 전압을 인가할 때, 상기 모서리 부분에서의 높은 프린지 전계를 완화시켜 디바이스의 신뢰성을 증가시킬 수 있다.The polysilicon gate structure, which was adopted as a low voltage driving device at the beginning of VLSI, is excellent in terms of electrical characteristics, reliability, and integration, and has grown rapidly as an industrial-oriented microcomputer LSI or a high-density memory device. have. In addition, because polysilicon is a high melting point material. Not only a self-aligning method of forming a diffusion layer of a source and a drain portion together when forming a gate electrode is possible, but also polysilicon may be thermally oxidized after patterning polysilicon as a gate electrode. Therefore, while compensating for damage caused by reactive ion etching in the corner portion of the gate electrode, when a voltage is applied to the gate electrode, the high fringe electric field at the corner portion can be alleviated to increase the reliability of the device.

그러나, 상기 폴리실리콘 게이트 구조는, 디자인 규격이 1㎛ 이하인 미세소 자에서는 고집적화의 의한 디바이스 동작 속도의 증가 효과가 없어지고, 미세화에 의한 배선저항의 증대와 배선 피치의 축소에 의한 커패시턴스의 증대에 따른 신호 전달 지연의 증가가 큰 문제가 됨과 동시에 상기 폴리실리콘 게이트 구조는 다른 도전물질에 비해 상대적으로 큰 저항을 가지고 있기 때문에, 디비아스의 주파수 특성을 저하시킨다.However, the polysilicon gate structure has no effect of increasing the device operation speed due to high integration in a microelement having a design specification of 1 µm or less, and increases the capacitance due to an increase in wiring resistance and a reduction in wiring pitch. In addition, the increase in signal propagation delay becomes a big problem and the polysilicon gate structure has a relatively large resistance compared to other conductive materials, thereby degrading the frequency characteristics of the divias.

따라서, 최근에는 게이트전극의 재료로서, 폴리실리콘과 유사한 특성을 가지면서 폴리실리콘보다 저항이 1자리 이상 낮은 고융점 실리사이드가 사용되고 있고, 대표적인 것으로 텅스텐 실리사이드가 사용되고 있다.Therefore, recently, high melting point silicides having properties similar to those of polysilicon and having at least one resistance lower than polysilicon have been used as the material of the gate electrode, and tungsten silicide has been used as a representative one.

한편, 최근 개발되고 있는 고집적 반도체 소자의 디자인 룰(Design rule)은 약 0.15㎛ 정도의 수준으로 작아지고 있다. 이에 따라, 실리콘에 대한 전기적인 접촉부인 컨택홀의 칫수도 점차 축소되고 있으며, 이러한 디자인 룰에 의하여 스토리지 노드와 트랜지스터의 소스/드레인 영역과의 전기적인 접속을 위한 BC공정 마아진(margin)이 크게 제한되고 있다. On the other hand, the design rule of the highly integrated semiconductor device, which is recently developed, has been reduced to a level of about 0.15 μm. As a result, the size of the contact hole, which is an electrical contact to silicon, is gradually decreasing, and this design rule greatly limits the BC process margin for electrical connection between the storage node and the source / drain regions of the transistor. have.

현재에는 BC공정 마아진을 확보하기 위하여 자기-정렬(self-align) 방식이 사용되고, 이와 함께 게이트전극과 스토리지 노드가 연결되는 것을 방지하기 위하여 게이트전극의 측벽에 스페이서를 사용하고 있으나, 점차 고집적 반도체 소자의 디자인 룰이 작아짐에 따라, 여전히 BC공정 마아진을 확보하는 것이 큰 문제점으로 되고 있다.Currently, self-aligning method is used to secure BC process margin, and spacers are used on the sidewalls of the gate electrode to prevent the gate electrode and the storage node from being connected to each other. As the design rule of N is smaller, it is still a big problem to secure the BC process margin.

또한, 컨택형성을 위한 식각 공정시 스페이서가 일부 식각되어 게이트 전극라인과 비트 라인 간의 전기적 쇼트가 발생하는 문제점이 발생한다.In addition, a portion of the spacer is etched during an etching process for forming a contact, thereby causing an electrical short between the gate electrode line and the bit line.

최근에는 이와 같은 문제점을 해결하고자 게이트 전극을 형성한 후, 열산화공정을 이용하여 게이트 전극의 측면에 열산화막을 형성하는 방법이 연구되고 있다. Recently, in order to solve such a problem, a method of forming a thermal oxide film on the side of the gate electrode by using a thermal oxidation process has been studied.

도 1a 및 도 1d는 종래의 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.1A and 1D are cross-sectional views illustrating a conventional method for manufacturing a semiconductor device.

도 1a를 참조하면, 반도체 기판(1) 상에 열산화법을 이용하여 산화막(2)을 형성한다. 이어서, 상기 산화막(2)이 형성된 상기 반도체 기판(1)상에 전도성 물질을 증착하여 제1 도전층(4)을 형성한다. 이러한 전도성 물질로서는 예를 들면 불순물이 도핑되어 전도성을 갖는 폴리실리콘을 들 수 있다.Referring to FIG. 1A, an oxide film 2 is formed on a semiconductor substrate 1 by thermal oxidation. Subsequently, a conductive material is deposited on the semiconductor substrate 1 on which the oxide film 2 is formed to form a first conductive layer 4. Examples of such conductive materials include polysilicon that is doped with impurities and has conductivity.

이어서, 상기 제1 도전층(4)의 상부에 제2 도전층(6)을 형성한다. 상기 제2 도전층(6)은 금속-실리사이드 예를 들면, 텅스텐-실리사이드(WSix), 탄탈륨-실리사이드(TaSi2), 몰리브덴-실리사이드(MoSi2) 등과 같은 금속-실리사이드를 소정의 두께로 증착시켜 형성된다. Subsequently, a second conductive layer 6 is formed on the first conductive layer 4. The second conductive layer 6 deposits a metal-silicide such as tungsten-silicide (WSi x ), tantalum-silicide (TaSi 2 ), molybdenum-silicide (MoSi 2 ), or the like to a predetermined thickness. It is formed by.

계속하여 상기 제2 도전층(6)의 상부에 제1 절연층(8)을 형성한다. 상기 제1 절연층(8)은 질화물을 저압화학기상증착(LPCVD)방법을 이용하여 소정의 두께를 갖도록 증착시켜 형성한다. 상기 제1 절연층(8)은 이후 수행되는 식각 공정 및 이온 주입 공정시 상기 제2 도전층(6)을 보호하는 역할을 한다. Subsequently, a first insulating layer 8 is formed on the second conductive layer 6. The first insulating layer 8 is formed by depositing nitride to have a predetermined thickness using a low pressure chemical vapor deposition (LPCVD) method. The first insulating layer 8 serves to protect the second conductive layer 6 during an etching process and an ion implantation process to be performed later.

도 1b를 참조하면, 상기 제1 절연층(8)의 상부에 포토레지스트(도시안됨)를 도포하여 포토레지스트층을 형성한 후, 통상의 사진공정에 의해 게이트 전극을 형 성하기 위한 포토레지스트 패턴(10)을 형성한다.Referring to FIG. 1B, after forming a photoresist layer by applying a photoresist (not shown) on the first insulating layer 8, a photoresist pattern for forming a gate electrode by a conventional photolithography process To form (10).

이어서, 상기 포토레지스트 패턴(10)을 식각마스크로 하여 상기 제1 절연층(8) 및 상기 제1 도전층(4)에 비하여 상기 제2 도전층(6)에 대한 식각률이 높은 혼합 가스를 이용하여 상기 제1 절연막(8), 상기 제2 도전층(6), 상기 제1 도전층(4) 및 상기 산화막(2)을 이방성식각하여 게이트산화막(18), 제1 도전층 패턴(16), 제2 도전층 패턴(14) 및 제1 절연층 패턴(12)을 포함하는 게이트전극(20)을 형성한다.Subsequently, by using the photoresist pattern 10 as an etch mask, a mixed gas having a higher etch rate with respect to the second conductive layer 6 than the first insulating layer 8 and the first conductive layer 4 is used. The first insulating layer 8, the second conductive layer 6, the first conductive layer 4, and the oxide layer 2 are anisotropically etched to form the gate oxide layer 18 and the first conductive layer pattern 16. The gate electrode 20 including the second conductive layer pattern 14 and the first insulating layer pattern 12 is formed.

이어서, 상기 혼합가스를 이용하여 상기 제2 도전층 패턴(14)을 과식각하여 상기 게이트전극(20)의 측면 중 상기 제2 도전층 패턴(14)이 형성된 부분에 리세스(recess)(22)를 형성한다.Subsequently, the second conductive layer pattern 14 is overetched using the mixed gas to recess (22) a portion of the side surface of the gate electrode 20 where the second conductive layer pattern 14 is formed. ).

그리고, 상기 포토레지스트 패턴(10)을 제거한다.In addition, the photoresist pattern 10 is removed.

도 1c를 참조하면, 상기 게이트전극(20)의 측면에 열산화법을 이용하여 열산화막(24)을 형성한다. 상기 열산화막(24)은 식각공정시 제1 및 제2 도전층 패턴의 엣지부위에 발생되는 손상을 보상하는 역할을 한다.Referring to FIG. 1C, a thermal oxide film 24 is formed on the side of the gate electrode 20 by thermal oxidation. The thermal oxide layer 24 compensates for damage occurring at edge portions of the first and second conductive layer patterns during the etching process.

또한, 상기 열산화막(24)은 상기 게이트 전극(20)의 측면에 형성되는 스페이서가 이 후 수행되는 컨택홀을 형성하기 위한 식각공정시 일부 식각됨으로써, 게이트 전극라인과 비트 라인 간의 전기적 쇼트가 발생하는 것을 방지하는 역할을 한다.In addition, the thermal oxide layer 24 is partially etched during an etching process for forming a contact hole in which a spacer formed on a side of the gate electrode 20 is subsequently formed, thereby causing an electrical short between the gate electrode line and the bit line. It prevents you from doing it.

도 1d를 참조하면, 상기 열산화막(24)이 형성된 상기 반도체 기판 상에 질화규소와 같은 질화물을 증착시켜 제2 절연층(도시 안됨)을 형성한다.Referring to FIG. 1D, a second insulating layer (not shown) is formed by depositing nitride such as silicon nitride on the semiconductor substrate on which the thermal oxide film 24 is formed.

이어서, 상기 제2 절연층을 상기 반도체 기판(1)의 활성영역이 노출될 때까지 에치백(etch back)공정을 실시하여, 상기 게이트전극(20)의 측면에 스페이서(26)를 형성한다.Subsequently, the second insulating layer is etched back until the active region of the semiconductor substrate 1 is exposed to form a spacer 26 on the side of the gate electrode 20.

이어서, 통상적인 공정에 따라, 상기 게이트 전극이 형성된 반도체 기판 전면에 층간절연층을 형성한 후, 이를 식각하여 컨택홀을 형성한다. Subsequently, according to a conventional process, an interlayer insulating layer is formed on the entire surface of the semiconductor substrate on which the gate electrode is formed, and then etched to form a contact hole.

그러나, 상술한 종래의 반도체 장치의 제조방법에 따르면, 게이트 전극의 도전층으로부터 인접한 컨택으로의 누설전류가 발생하는 것을 방지하기 위하여, 게이트 전극의 측면에 열산화 공정을 이용하여 얇은 열산화막을 형성한 후, 그 상부에 스페이서를 형성하고 있으나, 상기와 같이 게이트 전극의 측면에 열산화막을 형성하게 되면, 상기 제2 도전층과 상기 제1 절연층의 측면에 형성되는 열산화막의 두께가 다르게 되어, 상기 제2 도전층 및 상기 제1 절연층의 접합면에 형성되는 열산화막이 취약해진다. 이를 도면을 참조하여 설명하면 다음과 같다.However, according to the manufacturing method of the conventional semiconductor device described above, in order to prevent the leakage current from the conductive layer of the gate electrode to the adjacent contact, a thin thermal oxide film is formed on the side of the gate electrode by using a thermal oxidation process. After that, although the spacer is formed on the upper portion, when the thermal oxide film is formed on the side of the gate electrode as described above, the thickness of the thermal oxide film formed on the side of the second conductive layer and the first insulating layer is different. The thermal oxide film formed on the bonding surface of the second conductive layer and the first insulating layer becomes weak. This will be described with reference to the drawings.

도 2는 도 1d의 'A'부분을 확대한 단면도이다.FIG. 2 is an enlarged cross-sectional view of portion 'A' of FIG. 1D.

도 2를 참조하면, 게이트 전극(20)이 형성된 반도체 기판(1) 상에 열산화법을 이용하여 열산화막(24)을 형성한 후, 그 상부에 제2 절연층(도시안됨)을 형성하고, 상기 제2 절연층 및 상기 열산화막(24)을 상기 반도체 기판(1)의 표면이 노출될 때까지 식각하여 상기 게이트 전극(20)의 측면에 열산화막(24) 및 스페이서(26)을 형성한다. 이 때, 열산화법에 의해 형성된 상기 열산화막(24)의 두께는 열산화되는 층의 종류에 따라 각기 다르고, 따라서 질화물로 이루어진 제1 절연층 패턴(12)의 측면에 형성되는 열산화막, 제2 도전층 패턴(14)의 측면에 형성되는 열 산화막 및 제1 도전층 패턴(18)의 측면에 형성되는 열산화막은 각기 다른 두께를 갖는다.Referring to FIG. 2, after the thermal oxide film 24 is formed on the semiconductor substrate 1 on which the gate electrode 20 is formed by thermal oxidation, a second insulating layer (not shown) is formed thereon. The second insulating layer and the thermal oxide film 24 are etched until the surface of the semiconductor substrate 1 is exposed to form a thermal oxide film 24 and a spacer 26 on the side of the gate electrode 20. . At this time, the thickness of the thermal oxide film 24 formed by the thermal oxidation method is different depending on the type of the thermally oxidized layer, and thus the thermal oxide film and the second thermal oxide film formed on the side surface of the first insulating layer pattern 12 made of nitride. The thermal oxide film formed on the side of the conductive layer pattern 14 and the thermal oxide film formed on the side of the first conductive layer pattern 18 have different thicknesses.

이에 따라, 상기 제1 절연층 패턴(12)과 제2 도전층 패턴(14)의 접합지역(B 영역)에는 산화정도의 차이에 의해서 상대적으로 열산화막이 얇게 형성된다. As a result, a relatively thin thermal oxide film is formed in the junction region (region B) of the first insulating layer pattern 12 and the second conductive layer pattern 14 due to the difference in oxidation degree.

이와 같이, B 영역에 열산화막(24)이 상대적으로 취약해지면, 그 상부에 형성되는 스페이서(26)도 취약하게 형성되고, 이에 따라 이 후 컨택 형성공정시 상기 열산화막(24) 및 상기 스페이서(26)가 절연막의 역할을 충분히 하지 못함에 따라, 반도체 장치의 구동시 상기 게이트전극의 제2 도전층 패턴(14)으로부터 인접한 컨택으로의 누설전류가 발생한다. 이와 같이 누설전류가 발생하게 되면, 해당 트랜지스터가 오동작하게되는 문제점이 있다.As such, when the thermal oxide film 24 becomes relatively weak in the region B, the spacer 26 formed thereon is also weakly formed. Accordingly, the thermal oxide film 24 and the spacer ( 26 does not sufficiently serve as an insulating film, a leakage current from the second conductive layer pattern 14 of the gate electrode to an adjacent contact occurs when the semiconductor device is driven. If a leakage current is generated in this way, there is a problem that the transistor malfunctions.

또한, 상술한 바와 같이 상기 스페이서(26)가 상대적으로 얇게 형성되는 취약부('C'부분)가 발생하면, 이 후 상기 스페이서(26) 및 상기 반도체 기판(1)의 일부를 노출시켜 컨택홀을 형성한 후 도전성 물질을 채우는 컨택 형성 공정시 상기 컨택홀이 완전치 채워지지 않고, 상기 'C'부분에 보이드(void)와 같은 결함이 발생하게 되는 문제점이 있다. In addition, as described above, when the weak portion ('C' portion) in which the spacer 26 is formed relatively thinly occurs, the contact hole may be exposed by exposing the spacer 26 and a part of the semiconductor substrate 1. In the contact forming process of filling the conductive material after forming, the contact hole is not completely filled, and a defect such as a void occurs in the 'C' portion.

따라서, 본 발명의 목적은 게이트전극의 측면에 균일한 두께를 갖는 산화막을 형성함으로써, 트랜지스터의 전기적 불량에 따른 오동작을 방지할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of preventing malfunction due to electrical failure of a transistor by forming an oxide film having a uniform thickness on the side of the gate electrode.

상술한 본 발명의 목적을 달성하기 위하여 본 발명은 반도체 기판 상에 제1 도전층, 제2 도전층 및 제1 절연층을 순차적으로 형성하는 단계, 상기 제1 절연층 및 상기 제1 도전층보다 상기 제2 도전층에 대해 높은 식각률을 갖는 혼합 가스를 이용하여 상기 제1 절연층, 상기 제2 도전층 및 상기 제1 도전층을 선택적으로 이방성 식각하여 제1 절연층 패턴, 제2 도전층 패턴 및 제1 도전층 패턴을 포함하는 게이트전극을 형성하는 단계, 상기 혼합가스를 이용하여 상기 제2 도전층을 과식각하여 상기 게이트전극의 측면에 리세스를 형성하는 단계, 상기 게이트전극이 형성된 상기 반도체 기판 상에 고온산화물을 증착시켜 상기 게이트전극의 형상을 따라 균일한 두께를 갖는 고온산화막을 형성하는 단계, 상기 고온산화막이 형성된 반도체 기판 상에 제2 절연막을 형성하는 단계, 및 상기 제2 절연막 및 상기 고온산화막을 이방성 식각하여 상기 게이트전극의 측면에 스페이서 및 게이트보호막를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법을 제공한다.In order to achieve the above object of the present invention, the present invention comprises the steps of sequentially forming a first conductive layer, a second conductive layer and a first insulating layer on the semiconductor substrate, than the first insulating layer and the first conductive layer By selectively anisotropically etching the first insulating layer, the second conductive layer and the first conductive layer by using a mixed gas having a high etching rate with respect to the second conductive layer, the first insulating layer pattern, the second conductive layer pattern And forming a gate electrode including a first conductive layer pattern, overetching the second conductive layer using the mixed gas to form a recess in a side surface of the gate electrode, and forming the gate electrode. Depositing a high temperature oxide on a semiconductor substrate to form a high temperature oxide film having a uniform thickness along the shape of the gate electrode, and a second insulating film on the semiconductor substrate on which the high temperature oxide film is formed Provide a forming, and a method for manufacturing a semiconductor device comprising the step of forming the second insulating film and the gate and spacers bohomakreul on the side of the gate electrode by anisotropically etching the high temperature oxide film.

상기 고온산화막은 고온산화물을 저압화학기상증착 방법을 이용하여 80∼120Å의 두께로 증착시켜 형성되며, 상기 고온산화막 상에는 열산화법을 이용하여 열산화막을 형성할 수도 있다.The high temperature oxide film is formed by depositing a high temperature oxide to a thickness of 80 ~ 120Å by using a low pressure chemical vapor deposition method, a thermal oxide film may be formed on the high temperature oxide film using a thermal oxidation method.

본 발명에 따르면, 반도체 기판 상에 게이트전극을 형성한 후, 상기 게이트 전극의 측면에 균일한 두께를 갖는 고온산화막을 형성한 후, 상기 게이트 전극의 측면에 스페이서를 형성함으로써, 종래의 상기 게이트 전극의 측면에 균일하지 못한 열산화막을 형성함으로써 스페이서에 취약부가 발생하는 것을 방지할 수 있으므로, 반도체 장치의 구동시 상기 게이트 전극으로부터 상기 게이트전극에 인접한 컨 택으로 누설전류가 발생하는 것을 방지할 수 있고, 또한, 컨택 형성시 보이드(void)와 같은 결함이 발생하는 것을 방지할 수 있다.. According to the present invention, after forming a gate electrode on a semiconductor substrate, after forming a high temperature oxide film having a uniform thickness on the side of the gate electrode, by forming a spacer on the side of the gate electrode, the conventional gate electrode By forming a non-uniform thermal oxide film on the side surface of the spacer, the weak portion may be prevented from occurring in the spacer, and thus, leakage current may be prevented from being generated from the gate electrode to the contact adjacent to the gate electrode when the semiconductor device is driven. In addition, it is possible to prevent the occurrence of defects such as voids during contact formation.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체 장치의 게이트 전극 형성방법을 상세하게 설명한다.Hereinafter, a method of forming a gate electrode of a semiconductor device according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3a 내지 도 3f는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 단면도들이다. 3A to 3F are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with a preferred embodiment of the present invention.

도 3a를 참조하면, 반도체 기판(30) 상에 열산화법을 이용하여 산화막(32)을 형성한다. 이어서, 상기 산화막(32)이 형성된 상기 반도체 기판(30) 상에 제1 도전층(34) 예를 들면, 불순물이 도핑되어 전도성을 갖는 폴리실리콘을 소정의 두께로 증착시켜 형성하고, 상기 제1 도전층(34) 상에 예를 들면 텅스텐-실리사이드(WSix), 탄탈륨-실리사이드(TaSi2), 몰리브덴-실리사이드(MoSi2) 등과 같은 금속-실리사이드를 화학기상증착방법으로 증착시켜 제2 도전층(36)을 형성한다. 바람직하게는 상기 제2 도전층(36)은 텅스텐-실리사이드를 화학기상증착방법으로 증착시켜 형성한다. Referring to FIG. 3A, an oxide film 32 is formed on a semiconductor substrate 30 by thermal oxidation. Subsequently, a first conductive layer 34, for example, a polysilicon having a conductivity, is formed by depositing a conductive layer 34 to a predetermined thickness on the semiconductor substrate 30 on which the oxide film 32 is formed. A second conductive layer is deposited on the conductive layer 34 by depositing a metal silicide such as tungsten-silicide (WSi x ), tantalum-silicide (TaSi 2 ), molybdenum-silicide (MoSi 2 ), or the like by chemical vapor deposition. Form 36. Preferably, the second conductive layer 36 is formed by depositing tungsten-silicide by chemical vapor deposition.

계속하여 제2 도전층(36)의 상부에 제1 절연층(43)을 형성한다. Subsequently, a first insulating layer 43 is formed on the second conductive layer 36.

상기 제1 절연층(43)은 질화물층(38), 고온산화물층(40) 및 SiON층(42)을 순차적으로 증착시켜 형성된다.The first insulating layer 43 is formed by sequentially depositing the nitride layer 38, the high temperature oxide layer 40, and the SiON layer 42.

상기 제1 절연층(43)은 질화물층(38)으로만 형성될 수도 있다.The first insulating layer 43 may be formed only of the nitride layer 38.

상기 제1 절연층(43)은 이후 수행되는 식각 공정 및 이온 주입 공정으로부터 상기 제2 도전층(36)을 보호하는 역할을 한다.The first insulating layer 43 serves to protect the second conductive layer 36 from an etching process and an ion implantation process which are subsequently performed.

도 3b를 참조하면, 상기 제1 절연층(43)의 상부에 포토레지스트(도시안됨)를 도포한 후, 통상의 사진공정에 의해 게이트전극을 형성하기 위한 포토레지스트 패턴(44)을 형성한다.Referring to FIG. 3B, after a photoresist (not shown) is applied on the first insulating layer 43, a photoresist pattern 44 for forming a gate electrode is formed by a general photolithography process.

이어서, 상기 포토레지스트 패턴(44)을 식각마스크로 하여 상기 제1 절연층(43) 및 상기 제1 도전층(34)에 비하여 상기 제2 도전층(36)에 대한 식각률이 높은 혼합가스를 이용하여 상기 제1 절연층(43), 상기 제2 도전층(36), 상기 제1 도전층(34) 및 상기 산화막(32)을 반도체 기판(30)이 노출될 때까지 이방성 식각하여 게이트산화막(56), 제1 도전층 패턴(54), 제2 도전층 패턴(52) 및 제1 절연층 패턴(53)을 포함하는 게이트전극(58)을 형성한다. Subsequently, by using the photoresist pattern 44 as an etching mask, a mixed gas having a higher etching rate with respect to the second conductive layer 36 is used than the first insulating layer 43 and the first conductive layer 34. The first insulating layer 43, the second conductive layer 36, the first conductive layer 34, and the oxide layer 32 are anisotropically etched until the semiconductor substrate 30 is exposed to form a gate oxide layer ( 56, a gate electrode 58 including a first conductive layer pattern 54, a second conductive layer pattern 52, and a first insulating layer pattern 53 is formed.

바람직하게는 상기 혼합가스는 육플루오르화황(SF6) 및 염소(Cl2)로 이루어진 혼합 가스를 사용하는 것이 바람직하다.Preferably, the mixed gas may be a mixed gas consisting of sulfur hexafluoride (SF 6 ) and chlorine (Cl 2 ).

계속하여, 제2 도전층 패턴(52)을 상기 혼합가스를 이용하여 과식각한다. 상기 과식각 공정은 약 30∼60초동안 수행된다. 따라서, 상기 게이트전극(58)의 측면 중 상기 제2 도전층 패턴(52)이 형성된 부분에 리세스(recess)(60)가 형성된다.Subsequently, the second conductive layer pattern 52 is overetched using the mixed gas. The overetch process is performed for about 30 to 60 seconds. Accordingly, a recess 60 is formed in a portion of the side surface of the gate electrode 58 in which the second conductive layer pattern 52 is formed.

상기 과식각 공정은 상기 게이트 전극(58) 형성을 위한 이방성 식각공정 후 연속적으로 수행된다.The overetch process is continuously performed after the anisotropic etching process for forming the gate electrode 58.

도 3c를 참조하면, 상기 포토레지스트 패턴(44)을 제거한 후, 상기 게이트전극(58)이 형성된 상기 반도체 기판(30) 상에 고온산화물(High Temperature Oxide;HTO)을 증착시켜 고온산화막(62)을 형성한다. 상기 고온산화막(62)은 저압화 학기상증착(LPCVD)방법으로 증착시켜 형성되며, 상기 게이트전극의 형상을 따라 균일한 두께로 형성된다.Referring to FIG. 3C, after removing the photoresist pattern 44, a high temperature oxide layer 62 is deposited by depositing a high temperature oxide (HTO) on the semiconductor substrate 30 on which the gate electrode 58 is formed. To form. The high temperature oxide layer 62 is formed by deposition by low pressure chemical vapor deposition (LPCVD), and is formed to have a uniform thickness along the shape of the gate electrode.

바람직하게는 상기 고온산화막(62)은 약 80∼120Å정도의 균일한 두께로 형성된다.Preferably, the high temperature oxide film 62 is formed to have a uniform thickness of about 80 to 120 kPa.

상기 고온 산화막(62)은 상기 게이트 전극(58)의 측면에 형성되는 스페이서가 이 후 수행되는 컨택홀을 형성하기 위한 식각공정시 일부 식각됨으로써, 게이트 전극의 도전층으로부터 인접한 컨택으로 전류가 누설되어, 게이트 전극라인과 비트 라인 간의 전기적 쇼트가 발생하는 것을 방지하는 역할을 한다.The high temperature oxide layer 62 is partially etched during an etching process for forming a contact hole in which a spacer formed on a side of the gate electrode 58 is subsequently formed, so that a current leaks from the conductive layer of the gate electrode to an adjacent contact. In addition, the electrical short between the gate electrode line and the bit line may be prevented from occurring.

종래에는 상술한 게이트 전극라인과 비트 라인 간의 전기적 쇼트를 방지하기 위하여 게이트 전극의 측면에 열산화공정을 이용하여 열산화막을 형성하였으나, 상기 열산화막은 열산화되는 층의 종류에 따라 그 두께가 다르게 형성되기 때문에 부분적으로 취약해지는 문제점이 있었다. Conventionally, in order to prevent the electrical short between the gate electrode line and the bit line described above, a thermal oxide film is formed on the side of the gate electrode using a thermal oxidation process, but the thermal oxide film has a different thickness depending on the type of the thermally oxidized layer. There was a problem of being partially weakened because it is formed.

따라서, 본 발명에서는 게이트 전극의 측면에 균일한 두께의 고온산화막을 형성한 후, 그 상부에 스페이서를 형성함으로써, 취약부가 발생하지 않기 때문에 게이트 전극라인과 비트 라인 간에 전기적 쇼트가 발생하는 것을 효과적으로 방지할 수 있다.Therefore, in the present invention, by forming a high-temperature oxide film having a uniform thickness on the side of the gate electrode, and then forming a spacer thereon, a weak portion does not occur, effectively preventing electrical short between the gate electrode line and the bit line. can do.

도 3d를 참조하면, 상기 고온산화막(62)이 형성된 상기 반도체 기판(30) 상에 열산화법을 이용하여 열산화막(64)을 형성한다. 상기 열산화막(64)은 약 100∼200Å정도의 두께로 형성된다.Referring to FIG. 3D, a thermal oxide film 64 is formed on the semiconductor substrate 30 on which the high temperature oxide film 62 is formed by thermal oxidation. The thermal oxide film 64 is formed to a thickness of about 100 to 200 kPa.

본 실시예에서는 상기 고온산화막(62)의 상부에 열산화막(64)을 형성하였으 나, 상기 열산화막(64)은 형성되지 않을 수도 있다.In this embodiment, the thermal oxide film 64 is formed on the high temperature oxide film 62, but the thermal oxide film 64 may not be formed.

도 3e를 참조하면, 상기 열산화막(64)이 형성된 상기 반도체 기판(30) 전면에 제2 절연층(66)을 형성한다. Referring to FIG. 3E, a second insulating layer 66 is formed on the entire surface of the semiconductor substrate 30 on which the thermal oxide film 64 is formed.

상기 제2 절연층(66)은 질화규소와 같은 질화물을 증착시켜 제2 절연층(도시 안됨)을 형성한다.The second insulating layer 66 deposits a nitride such as silicon nitride to form a second insulating layer (not shown).

이 때, 상기 게이트 전극(58)의 측면에 형성된 상기 리세스(60)에도 상기 질화물이 완전히 채워지게 된다. 종래에는 상기 리세스(60) 부분에 형성된 열산화막이 취약하게 형성됨에 따라 상기 리세스(60) 부분에 형성되는 상기 제2 절연층이 다른 부분보다 상대적으로 얇게 형성되는 문제점이 있었으나, 본 발명에서는 상기 게이트 전극(58)의 측면에 상기 고온산화막(62) 및 열산화막(64)이 균일한 두께로 형성되기 때문에 그 상부에 형성되는 상기 제2 절연층(66)이 취약해지는 것을 방지할 수 있다. At this time, the nitride 60 is also completely filled in the recess 60 formed on the side surface of the gate electrode 58. Conventionally, as the thermal oxide film formed on the recess 60 is weakly formed, the second insulating layer formed on the recess 60 is relatively thinner than other portions. Since the high temperature oxide layer 62 and the thermal oxide layer 64 are formed to have a uniform thickness on the side surface of the gate electrode 58, the second insulating layer 66 formed on the upper portion thereof may be prevented from becoming weak. .

도 3f를 참조하면, 상기 제2 절연층(66), 상기 열산화막(64) 및 상기 고온산화막(62)을 상기 반도체 기판의 표면이 노출될 때까지 에치백(etch back)공정을 실시하여, 상기 게이트전극(66)의 측면에 제1 게이트보호막(72), 상기 제2 게이트보호막(74) 및 스페이서(70)를 형성한다.Referring to FIG. 3F, an etch back process is performed on the second insulating layer 66, the thermal oxide film 64, and the high temperature oxide film 62 until the surface of the semiconductor substrate is exposed. The first gate passivation layer 72, the second gate passivation layer 74, and the spacer 70 are formed on side surfaces of the gate electrode 66.

따라서, 상기 게이트 전극의 측면에는 약 80∼120Å정도의 균일한 두께를 갖는 제1 게이트보호막(72), 약 100∼200Å정도의 균일한 두께를 갖는 제2 게이트보호막(74) 및 스페이서(70)가 형성되며, 상기 리세스(60)가 형성된 상기 제2 도전층 패턴(52) 패턴의 측면에도 상기 스페이서(70)가 상기 리세스(60) 깊이만큼 두껍게 형성된다. Accordingly, the first gate protective film 72 having a uniform thickness of about 80 to 120 GPa, the second gate protective film 74 and a spacer 70 having a uniform thickness of about 100 to 200 GPa are formed on the side surface of the gate electrode. Is formed, and the spacer 70 is formed to be thick enough to the depth of the recess 60 on the side surface of the second conductive layer pattern 52 pattern in which the recess 60 is formed.

계속하여, 통상적인 반도체 장치의 컨택 형성공정에 따라, 상기 반도체 기판 상에 컨택홀이 형성된 층간절연막을 형성한 후, 상기 컨택홀에 도전성 물질을 채워 도전층을 형성한다. Subsequently, according to a contact forming process of a conventional semiconductor device, after forming an interlayer insulating film having contact holes formed on the semiconductor substrate, a conductive material is formed by filling a conductive material in the contact holes.

이 때, 종래에는 상기 컨택홀에 의해 노출된 상기 게이트 전극의 스페이서 중 상기 리세스 상에 형성된 상대적으로 얇아지는 취약부가 발생하여 컨택홀에 도전성 물질을 채우는 공정시 상기 취약부에서 보이드(void)와 같은 결함이 발생하였으나, 본 발명에서는 스페이서에 취약부가 발생하지 않음으로써, 컨택 형성시 결함이 발생하는 것을 방지할 수 있다. 상기 도전층은 이후 커패시터의 스토리지 전극 또는 커패시터의 스토리지 전극과 소오스/드레인 영역과의 전기적 접속을 위한 컨택으로 사용된다. At this time, in the prior art, a relatively thin weakened portion formed on the recess among spacers of the gate electrode exposed by the contact hole is generated, such as voids in the weakened portion during a process of filling a conductive material in the contact hole. Although a defect has occurred, in the present invention, a weak portion does not occur in the spacer, and thus, a defect may be prevented from occurring during contact formation. The conductive layer is then used as a contact for electrical connection between the storage electrode of the capacitor or the storage electrode of the capacitor and the source / drain regions.

계속하여 통상적인 반도체 장치의 제조방법에 따라 커패시터를 형성함으로써 반도체 장치가 완성된다. Subsequently, the semiconductor device is completed by forming a capacitor in accordance with a conventional method for manufacturing a semiconductor device.

본 발명에 따른 반도체 장치의 제조방법에 의하면, 반도체 기판 상에 게이트 전극을 형성한 후, 상기 게이트 전극의 측면에 균일한 두께를 갖는 게이트 보호막 및 스페이서를 형성함으로써, 종래의 상기 게이트 전극의 측면에 형성되는 균일하지 못한 열산화막에 의해 스페이서에 취약부가 발생하는 것을 방지할 수 있으므로, 반도체 장치의 구동시 상기 게이트 전극으로부터 상기 게이트전극에 인접한 컨택으로 누설전류가 발생하는 것을 방지할 수 있고, 또한, 컨택 형성시 보이드(void)와 같은 결함이 발생하는 것을 방지할 수 있다. 따라서, 반도체 장치의 전기적 불량률을 최소화할 수 있다. According to the method of manufacturing a semiconductor device according to the present invention, after forming a gate electrode on a semiconductor substrate, a gate protective film and a spacer having a uniform thickness are formed on the side surface of the gate electrode, thereby forming a side surface of the conventional gate electrode. Since a weak portion in the spacer can be prevented from being generated by the non-uniform thermal oxide film formed, a leakage current can be prevented from being generated from the gate electrode to a contact adjacent to the gate electrode when the semiconductor device is driven. It is possible to prevent the occurrence of defects such as voids during contact formation. Therefore, the electrical failure rate of the semiconductor device can be minimized.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.

Claims (3)

반도체 기판 상에 산화막, 제1 도전층, 제2 도전층 및 제1 절연층을 순차적으로 형성하는 단계;Sequentially forming an oxide film, a first conductive layer, a second conductive layer, and a first insulating layer on the semiconductor substrate; 상기 제1 절연층 및 상기 제1 도전층보다 상기 제2 도전층에 대해 높은 식각률을 갖는 혼합 가스를 이용하여 상기 산화막, 제1 절연층, 상기 제2 도전층 및 상기 제1 도전층을 선택적으로 이방성 식각하여, 게이트 산화막, 제1 절연층 패턴, 제2 도전층 패턴 및 제1 도전층 패턴을 포함하는 게이트전극을 형성하는 단계;Selectively the oxide film, the first insulating layer, the second conductive layer and the first conductive layer using a mixed gas having a higher etching rate with respect to the second conductive layer than the first insulating layer and the first conductive layer. Anisotropically etching to form a gate electrode including a gate oxide film, a first insulating layer pattern, a second conductive layer pattern, and a first conductive layer pattern; 상기 혼합가스를 이용하여 상기 제2 도전층을 과식각하여 상기 게이트전극의 측면에 리세스를 형성하는 단계;Over-etching the second conductive layer using the mixed gas to form a recess in a side surface of the gate electrode; 상기 게이트전극이 형성된 상기 반도체 기판 상에 고온산화물을 증착시켜 상기 게이트전극의 형상을 따라 균일한 두께를 갖는 고온산화막을 형성하는 단계;Depositing a high temperature oxide on the semiconductor substrate on which the gate electrode is formed to form a high temperature oxide film having a uniform thickness along the shape of the gate electrode; 상기 고온산화막이 형성된 반도체 기판 상에 제2 절연층을 형성하는 단계; 및 Forming a second insulating layer on the semiconductor substrate on which the high temperature oxide film is formed; And 상기 제2 절연층 및 상기 고온산화막을 이방성 식각하여 상기 게이트전극의 측면에 스페이서 및 게이트보호막를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.And anisotropically etching the second insulating layer and the high temperature oxide film to form a spacer and a gate protection film on side surfaces of the gate electrode. 제1항에 있어서, 상기 고온산화막을 형성하는 단계는 고온산화물을 저압화학기상증착 방법을 이용하여 80∼120Å의 두께로 증착시켜 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, wherein the forming of the high temperature oxide film is performed by depositing a high temperature oxide to a thickness of 80 to 120 GPa using a low pressure chemical vapor deposition method. 제1항에 있어서, 상기 고온산화막을 형성하는 단계 이후에, 상기 고온산화막 상에 열산화법을 이용하여 균일한 두께로 열산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.The method of claim 1, further comprising, after forming the high temperature oxide film, forming a thermal oxide film having a uniform thickness on the high temperature oxide film using a thermal oxidation method.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970023894A (en) * 1995-10-06 1997-05-30 문정환 Method of manufacturing thin film transistor
JPH10242261A (en) * 1997-02-28 1998-09-11 Nippon Steel Corp Manufacture of semiconductor device
JPH10284716A (en) * 1997-04-08 1998-10-23 Nippon Steel Corp Manufacture of semiconductor device
KR19990046953A (en) * 1997-12-02 1999-07-05 구본준 Transistor manufacturing method of semiconductor device
KR20000002783A (en) * 1998-06-23 2000-01-15 김영환 Forming method of inter-layer insulation film for semiconductor device

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970023894A (en) * 1995-10-06 1997-05-30 문정환 Method of manufacturing thin film transistor
JPH10242261A (en) * 1997-02-28 1998-09-11 Nippon Steel Corp Manufacture of semiconductor device
JPH10284716A (en) * 1997-04-08 1998-10-23 Nippon Steel Corp Manufacture of semiconductor device
KR19990046953A (en) * 1997-12-02 1999-07-05 구본준 Transistor manufacturing method of semiconductor device
KR20000002783A (en) * 1998-06-23 2000-01-15 김영환 Forming method of inter-layer insulation film for semiconductor device

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