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KR100576450B1 - 동기식 메모리의 데이타 액세스장치 - Google Patents

동기식 메모리의 데이타 액세스장치 Download PDF

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KR100576450B1
KR100576450B1 KR1019980059533A KR19980059533A KR100576450B1 KR 100576450 B1 KR100576450 B1 KR 100576450B1 KR 1019980059533 A KR1019980059533 A KR 1019980059533A KR 19980059533 A KR19980059533 A KR 19980059533A KR 100576450 B1 KR100576450 B1 KR 100576450B1
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latch
address signal
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최윤희
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주식회사 하이닉스반도체
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Abstract

본 발명은 프로그램가능한 리드 레이턴시를 갖는 동기식 메모리의 데이타 액세스장치에 관한 것으로, 특히 버퍼링 후 래치되어 입력된 컬럼 어드레스신호를 카스 레이턴시 주기정보를 갖고 입력되는 제어신호에 따라 일정시간 딜레이시켜 전달하는 지연수단, 컬럼 디코더에서 발생된 컬럼 선택신호를 입력받아 래치시킨 다음 상기 지연수단으로부터 출력되는 신호의 제어하에 출력 타이밍을 조절하여 발생시키는 출력 제어수단을 구비함으로써, 고속의 액세스실현을 위해 줄인 시간 파라미터(tRCD)에 대한 보상을 수행하여 시스템 동작을 안정화시키면서 고속의 액세스동작을 가능케 한 동기식 메모리의 데이타 액세스장치에 관한 것이다.

Description

동기식 메모리의 데이타 액세스장치
본 발명은 프로그램가능한 리드 레이턴시(read latency)를 갖는 동기식 메모리(Synchronous Memory)의 데이타 액세스장치에 관한 것으로, 보다 상세하게는 데이타 액세스를 위해 요구되는 클럭 사이클 중 특정의 시간 파라미터에 할당되는 클럭 사이클을 줄이고 과도시간을 갖는 다른 파라미터에 할당된 시간을 사용하여 보상함으로써, 클럭 주파수가 낮은 시스템에서 카스 레이턴시가 크게 동작하는 경우의 버스 사용효율을 높이고 고속의 액세스동작을 수행하도록 한 동기식 메모리의 데이타 액세스장치에 관한 것이다.
일반적으로, 동기식 디램(Synchronous Dynamic Random Access Memory: 이하 'SDRAM'이라 칭함)은 동기식 메모리 시스템에서 동작되도록 설계되어져 파워-다운 모드나 셀프-리프레쉬 모드를 제외하고는 입·출력신호가 모두 시스템 클럭에 동기되어 동작하는 메모리이다.
또한, SDRAM은 리드 레이턴시 주기(read latency period)와 같이 프로그램 가능한 형태를 취하고 있는데, 이들 리드 레이턴시는 보통 1, 2, 3 클럭을 취하며, 클럭주기(tCK)와 관계없이 초기화되어 리드명령의 인가후 데이타가 유효해질 경우의 클럭으로 정해진다.
한편, 주파수에 따라 리드 레이턴시(read latency)와 그보다 한 클럭 이전에 발생되는 클럭 사이의 임의의 시점에서 데이타를 얻을 수가 있는데, 예를들어 리드명령으로부터의 최소 액세스시간(tAA)보다 긴 클럭주기를 갖는 리드 레이턴시가 2 클럭주기라고 가정할 경우, 첫번째 클럭주기 후 즉시 데이타를 제공하게 되지만 상기 데이타는 프로그램된 리드 레이턴시가 2 클럭주기이기 때문에 두번째 클럭주기 후까지도 유효해지기 때문이다.
또한, 프로그램 가능한 리드 레이턴시(read latency)는 동기식 디램을 서로다른 시스템 클럭 주파수들을 갖는 메모리 시스템에서 효율적으로 이용할 수 있게 한다.
예를들어, 동기식 디램의 클럭주기(tCK)가 10ns(100MHz)이고 리드 레이턴시가 3 클럭주기일 경우, 리드 명령의 인가후 두번째 클럭주기(20ns)와 세번째 클럭주기(30ns) 사이에서 첫번째 유효한 데이타가 출력될 것이며, 상기 데이타는 세번째 클럭주기(30ns) 후까지 유효하게 된다.
그리고, 메모리 시스템을 위한 클럭주기(tCK)가 만약 15ns(66MHz)인 상태에서 리드 레이턴시를 2 클럭으로 프로그램할 경우, 리드 명령의 인가 후 첫번째 클럭주기(15ns)와 두번째 클럭주기(30ns) 사이에 첫번째 유효한 데이타를 얻을 수 있기 때문에 시간적 이득을 얻을 수 있게 된다.
그런데, 상기 리드 레이턴시가 3 클럭으로 프로그램될 경우의 유효 데이타는 세번째 클럭주기(45ns)까지도 남아있게 되므로, 액세스시간을 비효율적으로 사용하게 되는 문제가 발생한다.
이와 같이, 종래의 기술에서는 시스템 클럭주기가 낮으면서 리드 레이턴시가 크게 프로그램되어 동작되는 경우, 데이타 유효시간이 증가되면서 야기되는 데이타 액세스시간의 비효율적 사용으로 인해 시스템 동작의 고속화에 영향을 미치게 된다.
또한, 동기식 디램(SDRAM)에서의 2개의 주요 파라미터로는 tRCD(로우 어드레스를 입력받아 래치시킨 후, 컬럼 어드레스를 입력받아 래치시키기까지의 요구시간)과 tAA(리드 및 라이트 명령의 인가 후, 데이타가 출력되기까지의 시간)이 있는데, 통상의 경우 상기 두 파라미터(tRCD, tAA)에 각각 3 시스템 클럭주기를 할당하며, 보다 낮은 주파수 동작에서는 각각의 파라미터를 2개의 시스템 클럭주기로 고정시키기도 한다.
이에따라, 총 데이타 액세스시간은 각각 6, 4 클럭주기가 되는데, 메모리 시스템의 고속동작을 위한 상기 데이타 액세스시간의 최소화에 대한 요구가 지속적으로 제시되고 있으며, 상기 두 파라미터(tRCD, tAA)가 시스템 동작에 영향을 주지 않으면서도 상기 데이타 액세스시간을 줄일 수 있는 방법 및 이를 실현할 수 있는 장치에 대한 관심이 커지고 있는 실정이다.
따라서, 본 발명은 상기 문제점의 해결 및 상기 요구에 부응하기 위해 이루어진 것으로, 본 발명의 목적은 메모리 액세스를 위해 요구되는 클럭주기 중 특정 시간 파라미터에 할당되는 클럭주기를 줄여 고속화를 실현함과 동시에 상기 줄어든 액세스시간을 다른 파라미터에 할당되는 과도시간을 사용해 보상하도록 함으로써 시스템동작을 안정화시킨 동기식 메모리의 데이타 액세스장치를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 동기식 메모리의 데이타 액세스장치는 컬럼 어드레스신호를 입력받아 버퍼링하는 버퍼링수단과;
버퍼링된 컬럼 어드레스신호를 일정하게 래치시키는 래치수단과;
래치수단에서 래치된 컬럼 어드레스신호를 입력받아 디코딩하여 컬럼 선택신호를 발생시키는 디코딩수단과;
래치수단으로부터 입력된 컬럼 어드레스신호를 카스 레이턴시 주기정보를 갖고 입력되는 제어신호에 따라 일정시간 딜레이시켜 전달하는 지연수단과;
지연수단을 거쳐 전달된 컬럼 어드레스신호에 따라 디코딩수단으로부터 전달받은 컬럼 선택신호의 타이밍을 조절하는 출력 제어수단을 구비하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 본 발명에 따른 동기식 메모리의 데이타 액세스장치를 나타낸 블럭 구성도로, 컬럼 어드레스신호를 입력받아 버퍼링하는 버퍼링수단(100), 상기 버퍼링된 컬럼 어드레스신호를 일정하게 래치시키는 래치수단(200)과, 래치수단(200)에서 래치된 컬럼 어드레스신호를 입력받아 디코딩하여 컬럼 선택신호(Yi_old)를 발생시키는 디코딩수단(300)과, 상기 래치수단(200)으로부터 입력된 컬럼 어드레스신호(/add_latch)를 카스 레이턴시(cas latency)주기 정보를 갖고 입력되는 제어신호(latency)에 따라 일정시간 딜레이시켜 전달하는 지연수단(400)과; 상기 지연수단(400)을 거쳐 전달된 컬럼 어드레스신호(delay)에 따라 상기 디코딩수단(300)으로부터 전달받은 컬럼 선택신호(Yi_old)의 타이밍(소정의 시간만큼 늦어지도록)을 조절하는 출력 제어수단(500)을 구비한다.
상기 구성에 의해, 로오 어드레스의 래치이후 컬럼 어드레스를 래치시키기까지의 시간(이하, 이 시간을 'tRCD'라고 칭함)을 줄여 고속화하면서, 이에 따른 동작 안정화 문제를 해결하기 위해 다른 시간적 파라미터(예를들어, 도 4 에 도시된 'tAA' 가 됨)에 할당된 클럭주기를 사용하여 상기 tRCD에 부가적 시간을 제공할 수 있도록 컬럼 어드레스의 디코딩 이후 컬럼 선택신호(Yi_new)가 발생되기까지의 시간을 늦추도록 제어하게 된다.
도 2 는 도 1 에 도시된 지연수단(400)의 일예를 나타낸 회로 구성도로, 상기 래치수단(200)으로부터 컬럼 어드레스신호의 반전신호(/add_latch)를 입력받아 이를 반전시키는 인버터(I1)와; 상기 인버터(I1)의 출력신호 및 카스 레이턴시 주기정보를 갖고 입력되는 제어신호(latency)를 입력받아 조합하는 낸드게이트(NAND1)와; 상기 컬럼 어드레스신호의 반전신호(/add_latch) 및 상기 낸드게이트(NAND1)의 출력신호를 입력받아 조합하는 노아게이트(NOR1)로 구성된다.
또한, 도 3 은 도 1 에 도시된 출력 제어수단(500)의 일예를 나타낸 회로 구성도로, 상기 디코딩수단(300)의 출력신호(Yi_old)를 입력받아 래치하는 래치부(10)와, 상기 래치부(10)의 출력신호 및 상기 지연수단(400)의 출력신호(delay))를 입력받아 조합하는 논리부(20)와, 상기 논리부(20)의 출력신호를 조합하여 펄스를 발생시키는 펄스 발생부(30)를 구비한다.
동 도면의 경우, 상기 래치부(10)는 상호 입·출력단이 연결된 2개의 인버터(I2, I3)로 구성되며, 상기 논리부(20)는 낸드게이트(NAND2)로 구성된다.
또한, 상기 펄스 발생부(30)는 상기 논리부(20)를 구성하는 낸드게이트(NAND2)의 출력단에 연결된 인버터(I4)와, 상기 인버터(I4)의 출력신호 및 상기 낸드게이트(NAND2)의 출력신호를 입력받아 조합하는 노아게이트(NOR2)로 구성된다.
이하, 상기 구성을 갖는 본 발명의 동작을 도면을 참조하며 자세히 살펴보기로 한다.
우선, 도 1 에 도시된 바와 같이, 상기 버퍼링수단(100)에서 컬럼 어드레스를 입력받아 버퍼링하고, 래치수단(200)에서 상기 컬럼 어드레스신호를 일정하게 래치시킨 후, 상기 래치된 컬럼 어드레스신호를 디코딩수단(300)에서 입력받아 디코딩하여 해당 컬럼 선택신호(Yi_old)를 발생시키게 되는데, 이때 몇개의 시스템 클럭주기로 구성되는가 하는 레이턴시 주기의 정보를 갖는 제어신호(latency)가 상기 지연수단(400)으로 인가되며, 상기 제어신호(latency)가 '로직하이'일 경우 지연수단(400)은 활성화되어진다.
상기한 바와 같이, 하이레벨로 인가되는 레이턴시 주기정보를 갖는 제어신호(latency)에 의해 상기 지연수단(400)이 활성화된 상태에서 상기 래치수단(200)에 의해 래치된 컬럼 어드레스신호의 반전신호(/add_latch)가 '로직로우'레벨로 인가될 경우, 도 2 에 도시된 인버터(I1)는 상기 신호(/add_latch)를 반전시켜 그 출력단으로 '로직하이'의 신호를 출력하게 되며, 후단에 연결된 낸드게이트(NAND1)의 두 입력 신호는 모두 '로직하이'레벨 신호가 되어, 그 출력단으로 '로직로우'레벨의 신호를 출력하게 된다.
이에 따라, 상기 래치수단(200)에 의해 래치된 컬럼 어드레스신호의 반전신호(/add_latch)와 상기 낸드게이트(NAND1)의 출력신호를 입력받아 조합하는 노아게이트(NOR1)는 그 출력신호(delay)로 '로직하이'레벨 신호를 출력하게 된다.
이후, 상기 래치수단(200)에 의해 래치된 컬럼 어드레스신호의 반전신호(/add_latch)가 '로직하이'레벨로 천이되면, 상기 인버터(I1)의 출력신호는 '로직로우'레벨 신호로 반전되기 때문에, 후단에 연결된 낸드게이트(NAND1)의 출력신호는 '로직하이'레벨 신호로 천이되게 된다.
이에 따라, 각각 '로직하이'레벨로 천이된 상기 낸드게이트(NAND1)의 출력신호 및 상기 컬럼 어드레스신호의 반전신호(/add_latch)를 입력받는 노아게이트(NOR1)는 그 출력신호(delay)로 '로직하이'레벨 신호를 출력하게 된다.
상기 동작을 반복하며 신호천이를 수행하게 되는데, 이때 상기 인버터(I1)와 낸드게이트(NAND1) 및 노아게이트(NOR1)를 거치면서 일정시간의 딜레이(Dt)가 이루어지게 되는 것이다.
한편, 출력 제어수단(500)에서는 래치부(10)에 의해 상기 디코딩수단(300)에서 발생된 컬럼 선택신호(Yi_old)를 '로직하이'레벨로 래치하고 있다가, 상기 지연수단(400)에서 일정시간의 딜레이(Dt) 이후 발생된 신호(delay)가 '로직하이'로 천이되어 인가되면 논리부(20)를 구성하는 낸드게이트(NAND2)가 그출력단 신호를 '로직로우'레벨로 발생시키게 된다.
이후, 후단의 펄스 발생부(30)는 인버터(I4)를 통해 '로직로우'레벨을 갖는 상기 낸드게이트(NAND2)의 출력신호를 '로직하이'로 천이시키게 되어, 노아게이트(NOR2)의 출력단에서 일정 펄스신호(Yi_new)가 발생되게 되는 것이다.
도 4 는 본 발명에 따른 동기식 메모리의 데이타 액세스장치의 동작 타이밍도를 나타낸 것으로, 상단부에 도시된 신호파형은 고주파수 동작에 따른 타이밍도를 나타내며, 하단부에 도시된 신호파형은 저주파수 동작에 따른 타이밍도를 나타낸다.
본 발명은 시스템 클럭 주파수가 낮아지고 리드 레이턴시가 길어질 때의 데이타 유효시간의 증가로 인해 야기되는 액세스시간의 비효율화를 막기 위해, 동 도면의 하단부에 도시된 신호파형과 같이 로우 어드레스신호가 래치된 이후 컬럼 어드레스신호가 래치되기까지의 시간(tRCD)을 일정 클럭주기만큼(동 도면의 경우는 3 클럭주기에서 2클럭주기로 1클럭주기만큼을 줄이게 됨) 줄여 액세스시간을 효율적으로 사용할 수 있게 하였으며, 이로 인해 고속의 액세스동작을 가능하게 하는 것이다.
또한, 컬럼 선택신호(Yi_new)의 발생에 있어서 점선으로 도시된 Yi_old 신호파형에 비해 실선으로 도시된 Yi_new 신호파형이 일정시간('Dt'의 시간이 됨)만큼 늦어지도록 제어함으로써, 상기 고속의 액세스동작을 위해 줄어든 상기 시간 파라미터(tRCD에 대한 시간보상을 상기 딜레이시간(Dt)을 사용해 수행하게 된다.
결과적으로, 본 발명은 디코딩수단(300)에 의해 발생된 컬럼 선택신호(Yi_old)가 상기 지연수단(400)에서 이루어지는 지연시간(Dt) 이후 천이되는 컬럼 어드레스신호 (delay)의 제어를 받아 소정의 시간 딜레이되어 발생되도록 제어하므로써 고속화 실현을 위해 줄어든 tRCD시간에 대한 보상을 상기 딜레이시간(Dt)동안 수행할 수 있게 하여, 줄어든 액세스시간이 시스템 동작의 안정화에 미칠 수도 있는 악영향을 배제할 수 있게 되는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 동기식 메모리의 데이타 액세스장치에 의하면, 시스템 클럭 주파수가 낮아지고 리드 레이턴시가 길어질 때의 tRCD 파라미터에 할당된 시간을 줄여 최적화함으로써 시스템 전체의 액세스시간을 줄여 고속화를 실현할 수 있게 되는 매우 뛰어난 효과가 있다.
또한, 상기 줄어든 tRCD 시간 파라미터에 대한 시간보상을 컬럼 선택신호의 발생시간이 늦어지도록 조절하여 그 시간 동안 수행할 수 있게 되어, 시스템 동작의 안정화도 동시에 기할 수 있는 매우 뛰어난 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.
도 1 은 본 발명에 따른 동기식 메모리의 데이타 액세스장치를 나타낸 블럭 구성도
도 2 는 도 1 에 도시된 지연수단의 일예를 나타낸 회로 구성도
도 3 은 도 1 에 도시된 출력 제어수단의 일예를 나타낸 회로 구성도
도 4 는 본 발명에 따른 동기식 메모리의 데이타 액세스장치의 동작 타이밍도
<도면의 주요부분에 대한 부호의 설명>
10: 래치부 20: 논리부
30: 펄스 발생부 100: 버퍼링수단
200: 래치수단 300: 디코딩수단
400: 지연수단 500: 출력 제어수단

Claims (6)

  1. 컬럼 어드레스신호를 입력받아 버퍼링하는 버퍼링수단과;
    상기 버퍼링된 컬럼 어드레스신호를 일정하게 래치시키는 래치수단과;
    상기 래치수단에서 래치된 컬럼 어드레스신호를 입력받아 디코딩하여 컬럼 선택신호를 발생시키는 디코딩수단과;
    상기 래치수단으로부터 입력된 컬럼 어드레스신호를 카스 레이턴시 주기정보를 갖고 입력되는 제어신호에 따라 일정시간 딜레이시켜 전달하는 지연수단과;
    상기 지연수단을 거쳐 전달된 컬럼 어드레스신호에 따라 상기 디코딩수단으로부터 전달받은 컬럼 선택신호의 타이밍을 조절하는 출력 제어수단을 구비하는 것을 특징으로 하는 동기식 메모리의 데이타 액세스장치.
  2. 제 1 항에 있어서,
    상기 지연수단은 상기 래치수단으로부터 상기 컬럼 어드레스신호의 반전신호를 입력받아 이를 반전시키는 인버터와;
    상기 인버터의 출력신호 및 상기 제어신호를 입력받아 조합하는 낸드게이트와;
    상기 컬럼 어드레스신호의 반전신호 및 상기 낸드게이트의 출력신호를 입력받아 조합하는 노아게이트를 구비하는 것을 특징으로 하는 동기식 메모리의 데이타 액세스장치.
  3. 제 1 항에 있어서,
    상기 출력 제어수단은 상기 디코딩수단의 출력신호를 입력받아 래치하는 래치부와;
    상기 래치부의 출력신호 및 상기 지연수단의 출력신호를 입력받아 이를 조합하는 논리부와;
    상기 논리부의 출력신호를 조합하여 펄스를 발생시키는 펄스 발생부를 구비하는 것을 특징으로 하는 동기식 메모리의 데이타 액세스장치.
  4. 제 3 항에 있어서,
    상기 래치부는 상호 입·출력단이 연결된 2개의 인버터로 구성되는 것을 특징으로 하는 동기식 메모리의 데이타 액세스장치.
  5. 제 3 항에 있어서,
    상기 논리부는 낸드게이트로 구성되는 것을 특징으로 하는 동기식 메모리의 데이타 액세스장치.
  6. 제 3 항에 있어서,
    상기 펄스 발생부는 상기 논리부의 출력신호를 반전시키는 인버터와,
    상기 인버터의 출력신호와 상기 논리부의 출력신호를 입력받아 조합하는 노아게이트로 구성되는 것을 특징으로 하는 동기식 메모리의 데이타 액세스장치.
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